KR20190115348A - 위상 보간법을 이용한 위상 변위 장치 및 방법 - Google Patents

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Abstract

본 발명은 위상 보간법을 이용한 위상 변위 장치에 관한 것이다. 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치는 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 신호 생성부; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 신호 변환부; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 신호 가산부; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 출력 매칭부를 포함한다.

Description

위상 보간법을 이용한 위상 변위 장치 및 방법{APPARATUSES AND METHODS FOR SHIFTING PHASE USING PHASE INTERPOLATION}
본 발명은 위상 보간법을 이용한 위상 변위 장치 및 방법에 관한 것이다.
위상 변위기는 위상 배열 시스템 안테나의 핵심 구성품 중 하나이며 다수로 구성되어 있다. 각각의 위상 변위기는 빔을 발진하는 레이더로서 작동한다. 위상 변위기는 위상을 전자적으로 제어하여 빔의 형태나 방향을 조절하여 일정한 범위 내의 목표물을 탐색하거나 추적할 수 있는 무기체계의 레이더로 사용된다. 위상 변위기는 전자적으로 위상 배열을 조절함으로써, 빠른 탐색 및 추적을 가능하게 하여 현재 전투기, 미사일 등 군사용 무기체계에 많이 사용되고 있다. 이러한 위상 배열 안테나의 정밀한 빔 제어를 위해서는 동작 주파수에서 높은 해상도, 낮은 삽입손실, 일정한 위상 변화율 및 진폭 변화율의 최소화, 낮은 입출력 반사손실 등이 요구된다.
이와 같이, 위상 변위기는 송수신기/위상배열 시스템에서 위상 배열 안테나의 정밀한 위상 제어를 위한 것이다. 위상 변위기의 동작 상태 변화에 따른 정밀한 위상 조절 및 낮은 삽입손실, 낮은 크기 변화, 낮은 입출력 반사 손실을 최소화하는 것이 필요하다.
디지털 위상 변위기 구조로는 크게 전송선 교체 방식(switched line), 부하 선로형(load line) 방식, I/Q 변조(modulation) 방식으로 나뉠 수 있다. 전송선 교체 방식 및 부하 선로형 방식 모두 핀(pin) 다이오드의 스위칭을 방식을 이용하여 위상을 구현하는데 공통점이 있다. 전송선 교체 방식은 전송선의 길이가 다른 전송선들을 스위칭하여 위상을 조절한다. 전송선 교체 방식은 정밀한 위상 제어를 하는데 장점이 있지만, 전송선 및 스위치를 통한 손실 및 크기 변화에 대한 단점을 가지고 있다. 부하선로형 방식의 위상 변위기는 회로의 구조가 간단하지만, 45o 이하의 위상에서만 정밀한 위상 차이를 갖는데 용이하다. RC 다 위상(poly phase) 방식은 삽입 손실 및 위상 크기의 변화가 크다는 단점을 가지고 있다. RC 다 위상 필터는 대역폭(bandwidth)을 높이기 위해 1단보다 여러 단을 합쳐서 사용하는 경우가 많다. 그러나 여러 단을 쓸 경우 삽입손실 및 위상 크기 변화가 크다.
디지털 위상 변위기 중에서 I/Q 벡터 변조 방식은 삽입 손실, 위상 및 크기 변화에 상대적으로 좋은 특성을 가진다. I/Q 벡터 변조 방식은 종래의 다른 종류의 위상 변위기와 비교하였을 때 칩 사이즈의 최소화, 정확한 위상, 낮은 진폭 변화 등의 장점을 가지고 있다.
그러나 해상도가 높아질수록 DAC 회로의 복잡성 증가와 칩 사이즈가 커지는 단점을 가지고 있다. I/Q 벡터 변조 방식의 위상 변위기는 인페이즈(inphase)와 쿼드러처(quadrature) 신호를 생성하기 위해 대표적으로 RC 다 위상 필터(poly phase filter)와 QAF 필터(filter) 2가지 방식이 있다. RC 다 위상 필터는 크기가 작은 강점이 있지만, 대역폭이 작고 상대적으로 큰 삽입손실과 위상 변위기의 상태별 위상 크기 차이가 큰 단점이 있다.
I/Q 벡터 변조 방식의 위상 변위기는 해상도를 향상시키고자 할 때 DAC 회로가 복잡해지고 이는 회로의 사이즈가 커지는 문제를 야기한다. 예를 들어, 4-비트에서는 16개, 5-비트에서는 32개, 6-비트에서는 64개로서, 계수(coefficient)의 수가 배로 증가한다. 각각의 계수를 제어하기 위해서는 DAC 회로에 각각의 계수를 제어하기 위한 추가적인 로직(logic) 부분이 요구되고, 회로가 추가됨에 따라 회로의 복잡도와 칩 사이즈가 급격히 증가한다. 이는 종래 방식의 위상 변위기 구조가 갖고 있는 한계이며, 정밀한 위상 변위기를 설계하는 것이 힘든 단점을 갖고 있다. 종래 위상 변위기는 주로 코어스 비트(coarse bit)를 이용하여 해상도를 증가시킨다.
본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 새로운 파인 비트(fine bit)를 정의하고, 파인 비트를 이용하여 추가적인 해상도를 얻어 종래보다 높은 해상도(위상 분해능)를 가지면서도 회로의 복잡성 증가 문제를 해결할 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.
본 발명의 실시 예들은 위상 보간 방법을 사용하여 종래의 위상 변위기보다 해상도를 높이면서도 회로의 복잡성 증가를 해결하고 칩 사이즈를 최소화할 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.
본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 DAC에서 4비트 로직과 스위칭 부분을 이용하여 복잡성 증가 문제를 해결하고, 전체적으로 6비트의 위상 분해능을 가질 수 있어서 복잡성과 칩 사이즈를 감소시킬 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.
이와 같이, 본 발명의 실시 예들은 위상 변위기 회로의 크기를 대폭 감소시킴으로써, 위상 변위기를 이용한 모든 회로의 활용성 증가와, 제작비용 또한 감소시킬 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.
본 발명의 일 실시 예에 따르면, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 신호 생성부; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 신호 변환부; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 신호 가산부; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 출력 매칭부를 포함하는 위상 보간법을 이용한 위상 변위 장치가 제공될 수 있다.
상기 신호 생성부는, 차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성할 수 있다.
상기 신호 변환부는, 원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 상기 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정할 수 있다.
상기 신호 변환부는, 전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분할 수 있다.
전체 위상을 나타내는 원주 상에 코어스 비트들 지점이 위치하고, 상기 원주 상이 아닌 코어스 비트들 지점을 잇는 직선상에 파인 비트들 지점이 위치할 수 있다.
상기 신호 변환부는, 인페이즈(inphase)와 쿼드러쳐(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절할 수 있다.
상기 신호 변환부는, 인페이즈(inphase)와 쿼드러쳐(quadrature)의 위상 크기가 동일해 지도록, 상기 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지할 수 있다.
상기 신호 변환부는, 인페이즈(inphase) 성분인 I 채널 및 쿼드러쳐(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절할 수 있다.
상기 신호 변환부는, 복수의 트랜지스터의 온오프를 통해 상기 생성된 제1 및 제2 신호의 전류를 조절하는 제1 전류 미러부; 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하도록, 상기 복수의 트랜지스터의 온오프를 조절하는 로직 회로부; 상기 로직 회로부로부터 출력된 조절 신호를 스위칭시켜 상기 제1 전류 미러부로 전달하는 스위칭 회로부; 상기 제1 전류 미러부로부터 출력된 신호를 스위칭시키는 스위칭부; 및 상기 스위칭부로부터 전달된 전류를 증폭시켜 출력하는 제2 전류 미러부를 포함할 수 있다.
상기 출력 매칭부는, 출력 반사 손실이 감소하도록 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭할 수 있다.
한편, 본 발명의 다른 실시 예에 따르면, 위상 변위 장치에 의해 수행되는 위상 보간법을 이용한 위상 변위 방법에 있어서, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 포함하는 위상 보간법을 이용한 위상 변위 방법이 제공될 수 있다.
상기 제1 및 제2 신호를 생성하는 단계는, 차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성할 수 있다.
상기 위상을 생성하는 단계는, 원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 상기 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정할 수 있다.
상기 위상을 생성하는 단계는, 전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분할 수 있다.
전체 위상을 나타내는 원주 상에 코어스 비트들 지점이 위치하고, 상기 원주 상이 아닌 코어스 비트들 지점을 잇는 직선상에 파인 비트들 지점이 위치할 수 있다.
상기 위상을 생성하는 단계는, 인페이즈(inphase)와 쿼드러쳐(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절할 수 있다.
상기 위상을 생성하는 단계는, 인페이즈(inphase)와 쿼드러쳐(quadrature)의 위상 크기가 동일해 지도록, 상기 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지할 수 있다.
상기 위상을 생성하는 단계는, 인페이즈(inphase) 성분인 I 채널 및 쿼드러쳐(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절할 수 있다.
상기 출력하는 단계는, 출력 반사 손실이 감소하도록 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭할 수 있다.
한편, 본 발명의 다른 실시 예예 따르면, 위상 보간법을 이용한 위상 변위 방법을 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 있어서, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체가 제공될 수 있다.
본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 새로운 파인 비트(fine bit)를 정의하고, 파인 비트를 이용하여 추가적인 해상도를 얻어 종래보다 높은 해상도(위상 분해능)를 가지면서도 회로의 복잡성 증가 문제를 해결할 수 있다.
본 발명의 실시 예들은 위상 보간 방법을 사용하여 종래의 위상 변위기보다 해상도를 높이면서도 회로의 복잡성 증가를 해결하고 칩 사이즈를 최소화할 수 있다.
본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 DAC에서 4비트 로직과 스위칭 부분을 이용하여 복잡성 증가 문제를 해결하고, 전체적으로 6비트의 위상 분해능을 가질 수 있어서 복잡성과 칩 사이즈를 감소시킬 수 있다.
이와 같이, 본 발명의 실시 예들은 위상 변위기 회로의 크기를 대폭 감소시킴으로써, 위상 변위기를 이용한 모든 회로의 활용성 증가와, 제작비용 또한 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 구성을 설명하기 위한 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 위상 보간법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호들을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 구성을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 사용된 DQAF의 시뮬레이션 결과를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 가산부의 구성을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 신호 가산부에 의한 상태별 극성 변환 과정을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 출력 매칭부 및 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 출력 매칭부에서의 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 코어스 비트와 파인 비트 지점을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 신호 변환부의 구성을 설명하기 위한 구성도이다.
도 12는 본 발명의 일 실시 예에 따른 Q쪽 신호 변환부를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 신호 변환부에서의 로직 회로부를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 회로 구성을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 위상 변위 장치의 동작 주파수 대역에서 상태별 위상 변화 및 크기를 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 위상 변위 장치의 입력 반사 손실 및 출력 반사 손실을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 위상 변위 장치의 최소 및 최대 삽입 손실과 진폭 최대 변화율을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차를 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 및 크기를 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.
도 21은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 위상 차이 및 크기 차이를 설명하기 위한 도면이다.
도 22는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 입력 반사손실 및 출력 반사손실에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 구성을 설명하기 위한 구성도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치(100)는 신호 생성부(110), 신호 변환부(120), 신호 가산부(130) 및 출력 매칭부(140)를 포함한다. 그러나 도시된 구성요소 모두가 필수구성요소인 것은 아니다. 도시된 구성요소보다 많은 구성요소에 의해 위상 보간법을 이용한 위상 변위 장치(100)가 구현될 수도 있고, 그보다 적은 구성요소에 의해서도 위상 보간법을 이용한 위상 변위 장치(100)는 구현될 수 있다.
이하, 도 1의 위상 보간법을 이용한 위상 변위 장치(100)의 각 구성요소들의 구체적인 구성 및 동작을 설명한다.
신호 생성부(110)는 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성한다. 신호 생성부(110)는 차동 입력 신호가 입력되면, 90o의 위상 차이가 나는 인페이즈(inphase) 신호 및 쿼드러처(quadrature) 신호를 생성할 수 있다. 신호 생성부(110)는, 차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성할 수 있다.
신호 변환부(120)는 위상 보간법을 이용하여 신호 생성부(110)에서 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성한다.
신호 가산부(130)는 제1 및 제2 신호를 합성한다. 신호 가산부(130)는 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성한다. 여기서, 신호 변환부(120)는, 신호 생성부(110)에서 생성된 제1 및 제2 신호의 전류 제어를 통해 상기 제1 및 제2 신호의 가중치를 조절할 수 있다. 신호 변환부(120)는, 원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 그 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정할 수 있다. 이와 같이, 제1 및 제2 신호는 전류 제어를 통해 신호의 크기 및 가중치를 조절하는 역할을 하는 신호 변환부(120)를 거쳐 신호 가산부(130)로 전달된다. 신호 가산부(130)는 가중치가 조절된 인페이즈 신호 및 쿼드러처 신호들을 백터 신호의 합을 이용하여 원하는 위상을 생성할 수 있다.
신호 변환부(120)는, 전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분할 수 있다. 전체 위상을 나타내는 원주 상에 코어스 비트들 지점이 위치하고, 원주 상이 아닌 코어스 비트들 지점을 잇는 직선 상에 파인 비트들 지점이 위치할 수 있다.
신호 변환부(120)는, 인페이즈(inphase)와 쿼드러처(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절할 수 있다. 신호 변환부(120)는, 인페이즈(inphase)와 쿼드러처(quadrature)의 위상 크기가 동일해 지도록, 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지할 수 있다. 신호 변환부(120)는, 인페이즈(inphase) 성분인 I 채널 및 쿼드러처(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절할 수 있다.
출력 매칭부(140)는 신호 가산부(130)에서 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력한다. 여기서, 출력 매칭부(140)는 출력 반사 손실을 줄이는 역할을 한다. 출력 매칭부(140)는, 출력 반사 손실이 감소하도록, 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭할 수 있다.
이와 같이, 본 발명의 일 실시 예로서, 위상 변위 장치(100)는 위상 보간법을 이용하여 신호 변환부(120)에서 4-비트 로직 및 스위칭만으로도 6-비트의 해상도를 가질 수 있다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 위상 보간법을 이용하여 새로운 방식의 6-비트의 위상 변위기에 관한 것이다. 위상 변위 장치(100)는 전체 위상(360o)을 3비트의 코어스 비트와 3비트의 파인 비트로 구분하고, 코어스 지점의 위상은 일반적인 위상 변위기와 동일하게 신호 변환부(120)를 조절하여 위상을 구현한다. 위상 변위 장치(100)는 파인 비트 지점의 위상을 인접한 두 코어스 비트들 지점의 위상을 보간 방식을 이용하여 구현한다. 종래의 위상 변위기는 코어스 비트를 이용하여 해상도를 증가할 때 회로의 복잡성 증가가 문제가 된다. 하지만, 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 위상 보간법을 이용하여 회로의 복잡성 문제를 해결하면서도, 종래보다 해상도를 2-비트만큼 증가시킬 수 있다.
도 2는 본 발명의 일 실시 예에 따른 위상 보간법을 설명하기 위한 도면이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 위상 보간법은 종래 위상 변위기가 가지는 문제점을 개선하기 위한 것으로, 위상 보간(interpolation) 방식을 이용하여 새로운 방식의 위상 변위 장치(100)에 적용될 수 있다. 종래의 위상 변위기는 해상도를 증가하게 되면, 디지털 아날로그 변환기(DAC) 회로에 대해 수정 및 회로의 복잡성 문제를 야기시킨다. 본 발명의 일 실시 예에 따른 위상 보간법 기반의 위상 변위 장치(100)는 종래 위상 변위기보다 상대적으로 높은 해상도를 가지면서도 디지털 아날로그 변환기 회로의 복잡성 증가 문제를 해결할 수 있다.
종래 위상 변위기는 해상도를 증가시키기 위해 코어스 비트(coarse bit)를 증가하여 해상도를 증가시킨다. 하지만, 본 발명의 일 실시 예에 따른 위상 보간법은 인접한 2개의 코어스 비트들(201)을 분할한다. 여기서, 분할된 지점들을 파인 비트(fine bit, 202)라고 정의한다. 본 발명의 일 실시 예에 따른 위상 보간법은 분할된 파인 비트 지점들을 이용하여 추가적인 위상을 얻을 수 있다.
도 2에 코어스 비트들(201)이 나타나 있다. 이러한 코어스 비트들은 종래 위상 변위기에서 해상도를 결정하는 역할을 한다. 종래 위상 변위기는 해상도를 높이려면 코어스 비트들을 증가시켜야 한다. 이는 DAC 회로의 복잡성 문제를 야기시킨다.
반면, 본 발명의 일 실시 예에서는 코어스 비트(201)들의 각 지점을 잇고 8등분 간격으로 분할하여 얻은 각 지점을 파인 비트(202)라 한다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 코어스 비트들(201)을 증가하지 않고 파인 비트들(202)을 추가하여 해상도를 증가시킬 수 있다. 도 2에 도시된 바와 같이, 파인 비트들(202)은 원주상이 아닌 코어스 비트들(201)의 지점을 잇는 직선상에 위치하게 된다.
도 3은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호들을 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 입력 신호는 신호 생성부(110)를 거치면서 인페이즈 신호 및 쿼드러처 신호로 분리된다. 신호 변환부(120) 및 신호 가산부(130)는 원하는 위상을 얻기 위해서, 인페이즈 신호 및 쿼드러처 신호인 두 신호의 가중치 조절을 수행한다. 신호 변환부(120) 및 신호 가산부(130)는 두 신호에 흐르는 전류의 비율을 조절하여 원하는 위상을 구현할 수 있다. 두 신호에 흐르는 전류의 양을 조절하기 위해, TX 및 SX 트랜지스터들(transistors)이 사용되며, 이 트랜지스터들을 조절하기 위해서는 로직 파트가 추가된다.
도 4는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 구성을 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 6-비트 위상 변위 장치(100)는 인페이즈와 쿼드러처인 두 벡터 신호를 합하여 위상을 만드는 위상 보간법을 기반으로 한다. 정밀한 위상 변위를 위해서, 인페이즈 및 쿼드러처를 생성하는 부분에서 낮은 크기 변화와 정확한 90o의 위상을 만드는 것이 중요하다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 신호 손실을 최소화하면서 낮은 크기 변화, 정확한 90o의 위상차를 가지는 인페이즈 신호와 쿼드러처 신호를 만들기 위해 LC 공진 기반의 DQAF (differential all pass filter) 방식을 사용할 수 있다.
위상 변위 장치(100)에서의 신호 생성부(110)는 2개의 QAF(quadrature all pass filter)를 이용하여 각각의 신호들을 생성하지 않고, 하나의 DQAF를 사용할 수 있다. DQAF 방식은 QAF와 비교시 중복으로 사용되는 인덕터 및 커패시터 사용을 줄여 Q값을 1/2 만큼 줄일 수 있다. 이로 인해 DQAF는 QAF 보다 상대적으로 낮은 Q 값을 가짐으로써, 대역폭이 증가될 수 있다.
도 5는 본 발명의 일 실시 예에 사용된 DQAF의 시뮬레이션 결과를 설명하기 위한 도면이다.
도 5의 (a)에는 본 발명의 일 실시 예에 사용된 DQAF의 인페이즈 및 쿼드러처의 위상 변화(phase variation)에 대한 시뮬레이션 결과가 나타나 있다.
도 5의 (b)에는 본 발명의 일 실시 예에 사용된 DQAF의 크기 변화(magnitude variation)에 대한 시뮬레이션 결과가 나타나 있다.
본 발명의 일 실시 예에 사용된 DQAF의 위상은 97o 이하, 크기는 1.8 dB 이하이다.
도 6은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 가산부의 구성을 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 위상 변위 장치(100)에서의 신호 가산부(130)는 신호 생성부(110)에서 생성된 인페이즈 신호(제1 신호) 및 쿼드러처 신호(제2 신호)를 가산한다. 신호 가산부(130)는 신호 변환부(120)를 통해 가중치가 조절된 제1 및 제2 신호를 합성하고, 제1 신호 및 제2 신호의 극성을 조절하여 출력 위상을 만들 수 있다. 일례로, 신호 가산부(130)는 아날로그 차동 가산기(analog differential adder) 회로로 구현될 수 있다.
본 발명의 일 실시 예에 따른 신호 가산부(130)는 길버트 타입(Gilbert type) 회로 및 10개의 트랜지스터로 구성될 수 있다. 신호 가산부(130)는 가변 증폭기 기능도 포함할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 신호 가산부(130)는 신호 전달 회로(610), 스위칭 회로(620) 및 전압 조절 회로(630)를 포함할 수 있다.
신호 입력 회로(610)는 신호 생성부(110)에서 생성된 IP, In, QP, Qn 신호를 전달받는다.
스위칭 회로(620)는 8개의 트랜지스터로 구성될 수 있다. 스위칭 회로(620)는 각각 인페이즈와 쿼드러처의 극성 변환을 조절한다. 스위칭 회로(620)는 전체 6-비트 중 상위 2-비트를 이용하여 신호의 극성을 조절한다.
전압 조절 회로(630)는 인페이즈와 쿼드러처 신호의 가중치 조절을 위해 신호 변환부(120)로부터 인가된 전압(voltage)을 통해 인페이즈와 쿼드러처 두 신호의 트랜지스터 게이트-소스(gate-source) 전압을 조절한다.
도 7은 본 발명의 일 실시 예에 따른 신호 가산부에 의한 상태별 극성 변환 과정을 설명하기 위한 도면이다.
도 7에는 본 발명의 일 실시 예에 따른 신호 가산부(130)에 의한 상태별 극성 변환 과정이 나타나 있다. 신호 가산부(130)는 도 7에 도시된 제어 비트(Control bit)와 극성(Polarity)에 따라 I≥0 및 Q≥0와, I≥0 및 Q≤0와, I≤0 및 Q≤0와, I≤0 및 Q≥0와 같이 상태별 극성 변환을 조절할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 출력 매칭부 및 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.
도 8에 도시된 바와 같이, 출력 매칭부(140)는 인페이즈 및 쿼드러처 신호의 균형을 위해 최대한 대칭되게 구현될 수 있다.
본 발명의 일 실시 예에 따른 위상 변위 장치(100)에서의 출력 매칭부(140)는 출력 반사 손실(output return loss)을 줄이기 위해 L, C를 이용한 매칭 회로를 사용할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 출력 매칭부에서의 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.
도 9는 S(scattering) 파라미터인 S22(dB)에 대한 시뮬레이션 결과이며 약 9-10GHz에서 약 -13dB를 나타내었다. 여기서, S 파라미터는 주파수 분포 상에서 입력 전압 대 출력전압의 비를 의미한다. 일례로, S22(dB)라고 하면, 2번 포트에서 입력한 전압과 2번 포트에서 출력된 전압의 비율을 의미한다. 즉, 2번으로 입력된 전력이 2번 포트로는 얼마나 출력되는가를 나타내는 수치이다.
도 10은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 코어스 비트와 파인 비트 지점을 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 위상 변위 장치(100)에서의 신호 변환부(120)는 디지털 아날로그 컨버터(Digital to Analog Converter)로 구현될 수 있다. 신호 변환부(120)는 원하는 위상을 만들기 위해 인페이즈 및 쿼드러처 경로에 흐르는 두 신호의 전류 조절을 이용하여 신호들의 가중치를 조절할 수 있다.
신호 변환부(120)는 인페이즈(inphase)와 쿼드러처(quadrature)인 두 경로에 흐르는 신호의 전류 비율을 조절함으로써, 원하는 출력 위상 및 크기를 만들 수 있다.
일례로, 신호 변환부(120)는 하기의 [수학식 1] 및 [수학식 2]를 이용하여 구현될 수 있다.
Figure pat00001
Figure pat00002
[수학식 1]에서 인페이즈와 쿼드러처의 위상 크기를 동일하게 만들기 위해 두 전류의 합은 항상 상수로 일정하다. 또한, 신호 변환부(120)는 [수학식 2]와 같이 비율을 조절하여 원하는 위상을 생성할 수 있다.
도 10에 도시된 바와 같이, 원주 상에 위치한 코어스 비트(coarse bit) 지점의 전류 및 파인 비트(fine bit) 지점의 전류가 일례로 나타나 있다.
Figure pat00003
[표 1]에는 신호 변환부(120)에서 사용된 트랜지스터 소자값(transistor value)이 나타나 있다. [표 1]에는 원하는 위상을 얻기 위해, 0o에서부터 90o까지 상태별 I와 Q쪽에 흐르는 전류의 비율이 나타나 있다.
전류의 비율로써 원하는 위상을 만들 수 있기 때문에, 신호 변환부(120)는 I와 Q쪽에 흐르는 II, IQ 두 전류의 양을 조절할 수 있다. 이를 위해, 신호 변환부(120)는 먼저 코어스 비트(coarse bit)와 파인 비트(fine bit)들을 먼저 결정할 수 있다.
여기서, 원주 상에 존재하는 코어스 비트들 각각 II, IQ 두 전류의 양이 구해진다. 이후, 인접한 2개의 코어스 비트 전류를 보간 방법을 이용한 8등분으로 균등하게 나눠 파인 비트들이 결정될 수 있다. 보간법을 사용하면 두 전류의 양이 안정하게 증가 및 증감됨을 알 수 있다.
도 11은 본 발명의 일 실시 예에 따른 신호 변환부의 구성을 설명하기 위한 구성도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 신호 변환부(120)는, 제1 전류 미러부(121), 로직 회로부(122), 스위칭 회로부(123), 스위칭부(124) 및 제2 전류 미러부(125)를 포함한다. 도 11에는 본 발명의 일 실시 예에 따른 신호 변환부(120)의 전체 회로도가 나타나 있다. 신호 변환부(120)는 I/Q 양방향에 일정한 전류가 흐르도록 대칭성을 고려하여 구현될 수 있다. 또한, 신호 변환부(120)는 고속 동작이 필요하지 않기 때문에 RF용 트랜지스터 대신 사이즈 측면에서 효율성이 좋은 DC용 트랜지스터를 사용하여 구현될 수 있다.
이하, 도 11의 신호 변환부(120)의 각 구성요소들의 구체적인 구성 및 동작을 설명한다.
제1 전류 미러부(121)는 복수의 트랜지스터의 온오프를 통해 상기 생성된 제1 및 제2 신호의 전류를 조절한다. 제1 전류 미러부(121)는 pmos 전류 미러(current mirror)로 구성될 수 있다.
로직 회로부(122)는 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하도록, 복수의 트랜지스터의 온오프를 조절한다.
스위칭 회로부(123)는 로직 회로부(122)로부터 출력된 조절 신호를 스위칭시켜 상기 제1 전류 미러부(121)로 전달한다. 스위칭 회로부(123)는 각 트랜지스터를 제어할 수 있다.
스위칭부(124)는 제1 전류 미러부(121)로부터 출력된 신호를 스위칭시킨다.
제2 전류 미러부(125)는 스위칭부(124)로부터 전달된 전류를 증폭시켜 출력한다. 제2 전류 미러부(125)는 nmos 전류 미러(current mirror)로 구성될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 Q쪽 신호 변환부를 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 신호 변환부(120)에 사용된 DAC의 Q쪽 전류를 제어하기 위한 회로가 도 12에 나타나 있다. I쪽은 반대로 동작하므로 생략하였다.
도 12에 도시된 바와 같이, 제1 전류 미러부(121)는 pmos 전류 미러(current mirror)로 구성될 수 있다. 제1 전류 미러부(121)는 8개의 Tx 트랜지스터와 8개의 Sx 트랜지스터로 구성된 트랜지스터를 온오프(on/off)를 조절함으로써, 트랜지스터의 채널 폭(channel width)을 조절하여 전류의 양을 조절한다. 코어스 비트 및 파인 비트에서 결정된 전류의 비를 바탕으로 트랜지스터 Tx 및 Sx의 채널 폭이 결정될 수 있다. 트랜지스터의 소자값(transistor value)은 [표 2]에 나타나 있다.
Figure pat00004
또한, 0 내지 31까지 상태별 Tx 및 Sx 트랜지스터들의 동작은 [표 3]에 나타나 있다. [표 3]에는 Tx 및 Sx 트랜지스터들의 상태별 동작 테이블이 나타나 있다.
Figure pat00005
트랜지스터 32 내지 63까지의 상태별 동작 상태는 0 내지 31까지의 상태별 동작 상태와 동일하므로 생략하기로 한다. [표 3]에는 [표 1]에 나타난 것과 같이, 전류의 양을 조절하기 위한 TX 및 SX 트랜지스터들 동작 테이블이 나타나 있다. TX 및 SX 트랜지스터들의 온/오프(on/off)를 통해 전류의 양을 조절한다. [표 3]에 나타난 바와 같이, TX 및 SX 트랜지스터들은 4-비트 단위로 일정하게 동작함을 알 수 있다. 본 발명의 일 실시 예에 따른 신호 변환부(120)는 4-비트의 로직 회로부(122) 및 스위칭부(124)를 포함하여 6-비트 해상도를 가지는 위상 변위 장치(100)를 구현할 수 있다.
스위칭부(124)는 Tx 및 Sx 트랜지스터들의 추가적인 스위칭을 수행한다.
제2 전류 미러부(125)는 nmos 전류 미러(current mirror)로 구성될 수 있다. 제2 전류 미러부(125)는 제1 전류 미러부(121)에서 전달받은 전류를 5배 증폭하여 신호 가산부(130)에 전달할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 신호 변환부에서의 로직 회로부를 설명하기 위한 도면이다.
종래의 위상 변위기는 6-비트의 위상 해상도를 구현하기 위해서, DAC 부분의 전류를 조절하는 트랜지스터마다 스위칭시켜야 한다. 그래서 종래의 위상 변위기에는 트랜지스터의 스위칭을 위해 6-비트 로직 회로가 필요하다.
그러나 본 발명의 일 실시 예에서는 보간 방법을 사용하여 종래 구조보다 더욱 간략하게 로직 회로를 구현할 수 있다. 본 발명의 일 실시 예에 따른 신호 변환부(120)는 상위 부분으로는 I와 Q쪽을 제어하고, Q쪽은 I쪽과 반대로 작동한다. 또한, 하위 부분으로는 Q쪽 전류를 조절하기 위해서는 Tx와 Sx 파트로 다시 나뉜다. [표 3]을 보면 트랜지스터들의 동작 상태는 0-15까지의 상태가 반복된다.
본 발명의 일 실시 예에 따른 신호 변환부(120)에는 이를 이용한 4-비트 로직을 이용한 Tx 스위칭 로직 회로로 이루어진 로직 회로부(122)가 포함되어 있다. 신호 변환부(120)는 추가적인 제어 스위치를 통해 Sx 부분과 I와 Q를 조절하여 6-비트 DAC를 구현할 수 있다. 신호 변환부(120)는 2-비트를 추가하여 신호 가산부(130)에서의 극성 및 신호 변환부(120)에서의 I/Q 쪽 전체 스위칭하는데 이용할 수 있다. 이로써, 전체 64가지의 위상을 얻는 6-비트 위상 변위기가 구현될 수 있다.
[표 4]는 신호 변환부(120)의 Tx 트랜지스터들의 스위칭 조절을 위한 로직 조절 방법이 나타나 있다.
Figure pat00006
도 14는 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 회로 구성을 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 인페이즈 신호와 쿼드러처 신호의 균형을 위해 신호 가산부(130), 신호 생성부(110), 출력 매칭부(140)에서 최대한 대칭되게 구현될 수 있다. 일례로, 패드를 제외한 칩 크기는 0.38×0.44 mm2 이 될 수 있다
종래 위상 변위기는 6-비트 해상도를 얻기 위해서는 6-비트 로직을 설계하여 추가하여야 한다. 하지만, 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 4-비트 로직과 스위칭 부분을 이용하여 로직 회로부(122)의 회로 복잡성 문제를 효과적으로 해결할 수 있고, 4-비트 제어를 위한 로직 회로부(122)만으로도 6-비트 해상도를 가질 수 있다.
본 발명의 일 실시 예에 따른 위상 변위 장치(100)에 포함된 모든 구성 회로는 상용 반도체 공정을 이용하여 특별한 기술적 어려움 없이 구현이 가능하며, 모든 회로의 활용성 증가와 제작비용 등이 감소할 것으로 기대된다.
한편, 본 발명의 일 실시 예에 따른 위상 변위 장치(100)의 시뮬레이션 결과에 대해서 설명하기로 한다.
이하, 65nm CMOS 공정을 이용한 10GHz 대역의 보간법 기반으로 6-비트 위상 변위기 회로의 구현 및 시뮬레이션 결과를 기술하기로 한다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 8-14GHz 동작 주파수 대역에서 6-비트의 해상도를 갖는다. 위상 변위 장치(100)의 해상도 범위는 0o - 354.375o를 가지며 RMS 위상 오차(phase error)는 1.51o 이하이고, RMS 크기 오차(magnitude error)는 1.3dB 이하이다. 참조 상태 손실은 8dB 이하이며, 동작 주파수에서 입출력 반사손실은 8dB 이하이다. 소비 전력은 60mW 이하이며, 패드(pad)를 제외한 칩 크기는 0.38×0.44 mm2 이다.
본 발명의 일 실시 예에서는 높은 해상도를 가지면서 신호 변환부(120)의 간결화 및 칩 크기의 최소화를 위해 보간 방식을 사용하여 6-비트 위상 변위 장치(100)가 구현될 수 있다. 신호 변환부(120)는 제어 로직 회로부(122)를 조절되며, 본 발명의 일 실시 예에서는 4비트 제어 로직 회로부(122) 및 스위칭부(124)를 사용하여 전체 6비트 즉, 64가지의 위상을 가지는 위상 변위 장치(100)가 구현될 수 있다. 본 발명의 일 실시 예는 높은 해상도, 정확한 해상도, 낮은 변화율을 가지는 진폭변화, 낮은 입출력 반사손실, 낮은 삽입 손실, 칩 사이즈를 최소화할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 위상 변위 장치의 동작 주파수 대역에서 상태별 위상 변화 및 크기를 설명하기 위한 도면이다.
도 15에는 65nm CMOS공정을 이용하여 구현된 6-비트 위상 변위 장치(100)의 동작 주파수 대역에서 상태별 위상 변화 및 크기가 나타나 있다.
도 15의 (a)에는 8-14 GHz 주파수 대역에서의 6-비트 위상 변위 장치(100)의 상태별 S21의 위상 변화(최소 위상 변화를 기준으로 한 상대 위상 변화)에 대한 시뮬레이션 결과가 나타나 있다. 구현된 위상 변위기의 전체 해상도 범위는 0o-354.375o이며 64가지의 위상 변화를 갖는다.
도 15의 (b)에는 6-비트 위상 변위 장치(100)의 상태별 S21의 크기가 나타나 있다. S21의 크기 변화율은 약 3 dB 이하 이다.
도 16은 본 발명의 일 실시 예에 따른 위상 변위 장치의 입력 반사 손실 및 출력 반사 손실을 설명하기 위한 도면이다.
도 16의 (a) 및 (b)에는 S11의 입력 반사 손실(input return loss)과 S22의 출력 반사 손실(output return loss)이 나타나 있다. 도 16의 (a)는 입력 반사 손실을 나타내고, (b)는 출력 반사 손실을 나타내고 있다. 동작 주파수 대역에서 모두 약 6.5 dB 이하이다.
도 17은 본 발명의 일 실시 예에 따른 위상 변위 장치의 최소 및 최대 삽입 손실과 진폭 최대 변화율을 설명하기 위한 도면이다.
도 17의 (a)에는 6-비트 상태별 위상 변위기의 최대 및 최소 삽입 손실(minimum and maximum insertion loss)이 나타나 있다.
도 17의 (b)에는 최소 및 최대 삽입 상태의 S21의 최대 진폭 변화율(amplitude maximum variation)이 나타나 있다. 최대 진폭 변화율은 4-18GHz에서 약 2dB 이하이다.
도 18은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차를 설명하기 위한 도면이다.
도 18의 (a)에는 RMS 위상 오차가 나타나 있고, (b)에는 RMS 크기 오차를 나타나 있다.
[수학식 3]은 위상 변화를 나타내고, [수학식 4]는 RMS 위상 오차를 나타낸다.
Figure pat00007
Figure pat00008
Figure pat00009
Figure pat00010
여기서,
Figure pat00011
는 이상적인 위상 변화와 시뮬레이션 값의 차이다.
[수학식 3]은 크기 변화(magnitude error)를 나타내며, [수학식 4]는 RMS 크기 오차(gain error)를 나타낸다.
도 18의 (a)는 RMS 위상 오차를 나타내었으며, 사용 주파수 대역에서 1.9o 이하이다. 도 18의 (b)는 RMS 크기 오차를 나타내었고, 0.6 dB 이하 이다.
한편, 소자 간의 간섭 및 레이아웃 기생 성분을 포함한 EM(ElectroMagnetic) 시뮬레이션 결과를 이용하여 시뮬레이션 결과와 비교하기로 한다.
도 19는 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 및 크기를 설명하기 위한 도면이다.
도 19의 (a)에는 주파수에 따른 S21 위상이 나타나 있다. 도 19의 (b)에는 주파수에 따른 S21 크기가 나타나 있다.
도 20은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.
도 20의 (a)에는 주파수에 따른 S21 위상이 나타나 있다. 도 20의 (b)에는 주파수에 따른 S21 크기가 나타나 있다.
도 20의 (a)에는 RMS 위상 오차가 나타나 있다. RMS 위상 오차는 14GHz 이하에서는 약 2o 이하이고, 14GHz 이상에서는 4o 이하이다. 시뮬레이션과 비교 시 고주파에서 RMS 위상 오차가 커짐을 알 수 있다.
도 20의 (b)에는 RMS 크기 오차가 나타나 있고, 동작 주파수 대역에서 1.3dB 이하이다. RMS 위상, 크기 오차 및 모두 시뮬레이션과 비교 시, 고주파 부분에서 악화되었지만 상대적으로 적은 오차를 가지고 있다. 본 발명의 일 실시 예에서 구현한 6-비트 위상 변위 장치(100)의 10GHz에서 위상 및 크기를 [표 5] 및 [표 6]에 수치로 다시 나타낸다.
Figure pat00012
Figure pat00013
[표 5] 및 [표 6]에는 6-비트 위상 변위 장치(100)의 상태별 위상과 크기가 나타나 있다.
도 21은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 위상 차이 및 크기 차이를 설명하기 위한 도면이다.
도 21의 (a)는 신호 생성부(110)로 구현된 DQAF의 위상 차이를 나타내고, (b)는 DQAF의 크기 차이를 나타내고 있다. 위상은 시뮬레이션과 비교 시 좀 더 악화되었지만, 10GHz에서는 좀 더 90도에 가까워진다. DQAF의 크기 차이 경우, 시뮬레이션보다 최대 1.5 dB 악화되었다.
도 22는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 입력 반사손실 및 출력 반사손실에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.
도 22의 (a)에는 입력 반사손실(S11)이 나타나 있고, 도 22의 (b)에는 출력 반사손실(S22)이 나타나 있다. 동작 주파수 대역에서 모두 8dB 이하의 적절한 성능을 나타내고 있다.
전술된 바와 같이, 본 발명의 일 실시 예에서는 65nm CMOS 공정을 이용한 10GHz 대역의 보간법 기반 6-비트 위상 변위 장치(100)의 회로 구현 및 시뮬레이션 결과가 기술되어 있다. 구현된 위상 변위 장치(100)는 8-14 GHz 동작 주파수 대역에서 6-비트의 해상도를 갖는다. 위상 변위기의 해상도 범위는 0o-354.375o를 가지며, RMS 위상 오차(phase error)는 1.51o 이하이며, RMS 크기 오차(magnitude error)는 1.3dB 이하이다. 참조 상태 손실은 8dB 이하이며, 동작 주파수에서 입출력 반사손실은 8dB 이하이다. 소비 전력은 60mW 이하이며, 패드(pad)를 제외한 칩 크기는 0.38×0.44 mm2 이다.
본 발명의 일 실시 예에서는 위상 보간법(phase interpolation)을 이용하여 새로운 방식의 위상 변위 장치(100)가 제공된다. 본 발명의 일 실시 예에서는 전체 위상(360o)을 코어스 3비트와 파인 3비트로 구분하고, 코어스 지점의 위상은 종래 위상 변위기와 동일하게 DAC를 조절하여 위상을 구현할 수 있다. 파인 비트 지점의 위상은 인접한 두 코어스 비트들(coarse bits) 지점의 위상을 보간 방식을 이용하여 구현할 수 있다. 본 발명의 일 실시 예는 종래 위상 변위기의 해상도를 증가시킬 경우 회로의 복잡성이 증가하는 문제점을 효과적으로 해결하면서도 해상도를 2-비트 증가시킬 수 있다. 본 발명의 일 실시 예에서 구현한 6-비트 위상 변위 장치(100)는 높은 해상도를 가짐으로써 정밀한 위상 변위를 요구하는 위상배열/송수신기 시스템에 유리하다.
상술한 본 발명의 실시 예들에 따른 위상 보간법을 이용한 위상 변위 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현되는 것이 가능하다.
본 발명의 실시 예들에 따른 위상 보간법을 이용한 위상 변위 방법은, 프로세서에 의해 실행 가능한 명령어들을 포함하는 컴퓨터 판독 가능한 저장 매체로서, 상기 명령어들은 상기 프로세서로 하여금, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계, 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계, 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계, 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 포함하여 실행하도록 구성되는, 컴퓨터 판독 가능한 저장 매체를 포함한다.
컴퓨터가 읽을 수 있는 기록 매체로는 컴퓨터 시스템에 의하여 해독될 수 있는 데이터가 저장된 모든 종류의 기록 매체를 포함한다. 예를 들어, ROM(Read Only Memory), RAM(Random Access Memory), 자기 테이프, 자기 디스크, 플래시 메모리, 광 데이터 저장장치 등이 있을 수 있다. 또한, 컴퓨터로 판독 가능한 기록매체는 컴퓨터 통신망으로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
이상, 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
구체적으로, 설명된 특징들은 디지털 전자 회로, 또는 컴퓨터 하드웨어, 펌웨어, 또는 그들의 조합들 내에서 실행될 수 있다. 특징들은 예컨대, 프로그래밍 가능한 프로세서에 의한 실행을 위해, 기계 판독 가능한 저장 디바이스 내의 저장장치 내에서 구현되는 컴퓨터 프로그램 제품에서 실행될 수 있다. 그리고 특징들은 입력 데이터 상에서 동작하고 출력을 생성함으로써 설명된 실시예들의 함수들을 수행하기 위한 지시어들의 프로그램을 실행하는 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 설명된 특징들은, 데이터 저장 시스템으로부터 데이터 및 지시어들을 수신하기 위해, 및 데이터 저장 시스템으로 데이터 및 지시어들을 전송하기 위해 결합된 적어도 하나의 프로그래밍 가능한 프로세서, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래밍 가능한 시스템 상에서 실행될 수 있는 하나 이상의 컴퓨터 프로그램들 내에서 실행될 수 있다. 컴퓨터 프로그램은 소정 결과에 대해 특정 동작을 수행하기 위해 컴퓨터 내에서 직접 또는 간접적으로 사용될 수 있는 지시어들의 집합을 포함한다. 컴퓨터 프로그램은 컴파일된 또는 해석된 언어들을 포함하는 프로그래밍 언어 중 어느 형태로 쓰여지고, 모듈, 소자, 서브루틴(subroutine), 또는 다른 컴퓨터 환경에서 사용을 위해 적합한 다른 유닛으로서, 또는 독립 조작 가능한 프로그램으로서 포함하는 어느 형태로도 사용될 수 있다.
지시어들의 프로그램의 실행을 위한 적합한 프로세서들은, 예를 들어, 범용 및 특수 용도 마이크로프로세서들 둘 모두, 및 단독 프로세서 또는 다른 종류의 컴퓨터의 다중 프로세서들 중 하나를 포함한다. 또한 설명된 특징들을 구현하는 컴퓨터 프로그램 지시어들 및 데이터를 구현하기 적합한 저장 디바이스들은 예컨대, EPROM, EEPROM, 및 플래쉬 메모리 디바이스들과 같은 반도체 메모리 디바이스들, 내부 하드 디스크들 및 제거 가능한 디스크들과 같은 자기 디바이스들, 광자기 디스크들 및 CD-ROM 및 DVD-ROM 디스크들을 포함하는 비휘발성 메모리의 모든 형태들을 포함한다. 프로세서 및 메모리는 ASIC들(application-specific integrated circuits) 내에서 통합되거나 또는 ASIC들에 의해 추가될 수 있다.
이상에서 설명한 본 발명은 일련의 기능 블록들을 기초로 설명되고 있지만, 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 실시 예들의 조합은 전술한 실시 예에 한정되는 것이 아니며, 구현 및/또는 필요에 따라 전술한 실시예들 뿐 아니라 다양한 형태의 조합이 제공될 수 있다.
전술한 실시 예들에서, 방법들은 일련의 단계 또는 블록으로서 순서도를 기초로 설명되고 있으나, 본 발명은 단계들의 순서에 한정되는 것은 아니며, 어떤 단계는 상술한 바와 다른 단계와 다른 순서로 또는 동시에 발생할 수 있다. 또한, 당해 기술 분야에서 통상의 지식을 가진 자라면 순서도에 나타난 단계들이 배타적이지 않고, 다른 단계가 포함되거나, 순서도의 하나 또는 그 이상의 단계가 본 발명의 범위에 영향을 미치지 않고 삭제될 수 있음을 이해할 수 있을 것이다.
전술한 실시 예는 다양한 양태의 예시들을 포함한다. 다양한 양태들을 나타내기 위한 모든 가능한 조합을 기술할 수는 없지만, 해당 기술 분야의 통상의 지식을 가진 자는 다른 조합이 가능함을 인식할 수 있을 것이다. 따라서, 본 발명은 이하의 특허청구범위 내에 속하는 모든 다른 교체, 수정 및 변경을 포함한다고 할 것이다.
이상 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 위상 변위 장치
110: 신호 생성부
120: 신호 변환부
130: 신호 가산부
140: 출력 매칭부
121: 제1 전류 미러부
122: 로직 회로부
123: 스위칭 회로부
124: 스위칭부
125: 제2 전류 미러부

Claims (20)

  1. 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 신호 생성부;
    위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 신호 변환부;
    상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 신호 가산부; 및
    상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 출력 매칭부를 포함하는 위상 보간법을 이용한 위상 변위 장치.
  2. 제1항에 있어서,
    상기 신호 생성부는,
    차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성하는 위상 보간법을 이용한 위상 변위 장치.
  3. 제1항에 있어서,
    상기 신호 변환부는,
    원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 상기 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정하는 위상 보간법을 이용한 위상 변위 장치.
  4. 제1항에 있어서,
    상기 신호 변환부는,
    전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분하는 위상 보간법을 이용한 위상 변위 장치.
  5. 제1항에 있어서,
    전체 위상을 나타내는 원주 상에 코어스 비트들 지점이 위치하고, 상기 원주 상이 아닌 코어스 비트들 지점을 잇는 직선상에 파인 비트들 지점이 위치하는 위상 보간법을 이용한 위상 변위 장치.
  6. 제1항에 있어서,
    상기 신호 변환부는,
    인페이즈(inphase)와 쿼드러쳐(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절하는 위상 보간법을 이용한 위상 변위 장치.
  7. 제1항에 있어서,
    상기 신호 변환부는,
    인페이즈(inphase)와 쿼드러쳐(quadrature)의 위상 크기가 동일해 지도록, 상기 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지하는 위상 보간법을 이용한 위상 변위 장치.
  8. 제1항에 있어서,
    상기 신호 변환부는,
    인페이즈(inphase) 성분인 I 채널 및 쿼드러쳐(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절하는 위상 보간법을 이용한 위상 변위 장치.
  9. 제1항에 있어서,
    상기 신호 변환부는,
    복수의 트랜지스터의 온오프를 통해 상기 생성된 제1 및 제2 신호의 전류를 조절하는 제1 전류 미러부;
    코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하도록, 상기 복수의 트랜지스터의 온오프를 조절하는 로직 회로부;
    상기 로직 회로부로부터 출력된 조절 신호를 스위칭시켜 상기 제1 전류 미러부로 전달하는 스위칭 회로부;
    상기 제1 전류 미러부로부터 출력된 신호를 스위칭시키는 스위칭부; 및
    상기 스위칭부로부터 전달된 전류를 증폭시켜 출력하는 제2 전류 미러부를 포함하는 위상 보간법을 이용한 위상 변위 장치.
  10. 제1항에 있어서,
    상기 출력 매칭부는,
    출력 반사 손실이 감소하도록 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭하는 위상 보간법을 이용한 위상 변위 장치.
  11. 위상 변위 장치에 의해 수행되는 위상 보간법을 이용한 위상 변위 방법에 있어서,
    차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계;
    위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계;
    상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계; 및
    상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 포함하는 위상 보간법을 이용한 위상 변위 방법.
  12. 제11항에 있어서,
    상기 제1 및 제2 신호를 생성하는 단계는,
    차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성하는 위상 보간법을 이용한 위상 변위 방법.
  13. 제11항에 있어서,
    상기 위상을 생성하는 단계는,
    원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 상기 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정하는 위상 보간법을 이용한 위상 변위 방법.
  14. 제11항에 있어서,
    상기 위상을 생성하는 단계는,
    전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분하는 위상 보간법을 이용한 위상 변위 방법.
  15. 제11항에 있어서,
    전체 위상을 나타내는 원주 상에 코어스 비트들 지점이 위치하고, 상기 원주 상이 아닌 코어스 비트들 지점을 잇는 직선상에 파인 비트들 지점이 위치하는 위상 보간법을 이용한 위상 변위 방법.
  16. 제11항에 있어서,
    상기 위상을 생성하는 단계는,
    인페이즈(inphase)와 쿼드러쳐(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절하는 위상 보간법을 이용한 위상 변위 방법.
  17. 제11항에 있어서,
    상기 위상을 생성하는 단계는,
    인페이즈(inphase)와 쿼드러쳐(quadrature)의 위상 크기가 동일해 지도록, 상기 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지하는 위상 보간법을 이용한 위상 변위 방법.
  18. 제11항에 있어서,
    상기 위상을 생성하는 단계는,
    인페이즈(inphase) 성분인 I 채널 및 쿼드러쳐(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절하는 위상 보간법을 이용한 위상 변위 방법.
  19. 제11항에 있어서,
    상기 출력하는 단계는,
    출력 반사 손실이 감소하도록 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭하는 위상 보간법을 이용한 위상 변위 방법.
  20. 위상 보간법을 이용한 위상 변위 방법을 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 있어서,
    차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계;
    위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계;
    상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계; 및
    상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Kim, Ki-Jin 외 1명. Design of 60 GHz vector modulator based active phase shifter. 2011 Sixth IEEE International Symposium on Electronic Design, Test and Application. IEEE. 2011.* *
Mohsenpour 외 2명. Variable 360° vector-sum phase shifter with coarse and fine vector scaling. IEEE Transactions on Microwave Theory and Techniques. 2016., Pages 2113-2120.* *
Wang, Minghua 외 6명. A 6-bit 38 GHz SiGe BiCMOS phase shifter for 5G phased array communications. IEICE Electronics Express. 2017.* *

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