KR20190109097A - Method for manufacturing a compound semiconductor solar cell - Google Patents
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Abstract
Description
본 발명은 화합물 반도체 태양전지의 제조 방법에 관한 것으로, 보다 상세하게는 메사 에칭(mesa etching) 공정에서의 안정성을 확보하여 수율을 향상시킬 수 있으며, 저렴한 전극 재료를 사용하여 후면 전극을 형성함으로써 제조 원가를 낮출 수 있는 화합물 반도체 태양전지의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a compound semiconductor solar cell, and more particularly, it is possible to improve the yield by securing the stability in the mesa etching (mesa etching) process, manufactured by forming a back electrode using an inexpensive electrode material The present invention relates to a method for manufacturing a compound semiconductor solar cell that can lower the cost.
화합물 반도체는 실리콘이나 게르마늄과 같은 단일 원소가 아닌 2종 이상의 원소가 결합되어 반도체로서 동작한다. 이러한 화합물 반도체는 현재 다양한 종류가 개발되어 다양한 분야에서 사용되고 있으며, 대표적으로, 광전 변환 효과를 이용한 발광 다이오드나 레이저 다이오드 등의 발광 소자, 태양 전지, 그리고 펠티어 효과(Peltier Effect)를 이용한 열전 변환 소자 등에 이용된다.Compound semiconductors act as semiconductors by combining two or more elements rather than a single element such as silicon or germanium. Various kinds of compound semiconductors are currently developed and used in various fields, and typically, light emitting devices such as light emitting diodes and laser diodes using photoelectric conversion effects, solar cells, and thermoelectric conversion devices using Peltier effect. Is used.
이 중에서 화합물 반도체 태양전지는 갈륨 아세나이드(이하, GaAs라 함), 갈륨 인듐 인(이하, GaInP라 함), 갈륨 알루미늄 아세나이드(이하, GaAlAs라 함), 갈륨 인듐 아세나이드(이하, GaInAs라 함), 알루미늄 인듐 아세나이드(이하, AlInP라 함) 등의 Ⅲ-V족 화합물 반도체, 카드뮴 황(CdS), 카드뮴 텔루륨(CdTe), 아연 황(ZnS) 등의 Ⅱ-Ⅵ족 화합물 반도체, 구리 인듐 셀레늄(CuInSe2)으로 대표되는 I-Ⅲ-Ⅵ족 화합물 반도체 등을 사용하여 다양한 층들을 형성하고 있다.Among these, compound semiconductor solar cells are gallium arsenide (hereinafter referred to as GaAs), gallium indium phosphorus (hereinafter referred to as GaInP), gallium aluminum arsenide (hereinafter referred to as GaAlAs), gallium indium arsenide (hereinafter referred to as GaInAs). III-V compound semiconductors such as aluminum indium arsenide (hereinafter referred to as AlInP), II-VI compound semiconductors such as cadmium sulfur (CdS), cadmium tellurium (CdTe), and zinc sulfur (ZnS), Various layers are formed using an I-III-VI compound semiconductor or the like represented by copper indium selenium (CuInSe2).
화합물 반도체로 형성되는 다양한 층(이하, 화합물 반도체층이라 함)들은 MOCVD(Metal Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법 또는 에피택셜층을 형성하기 위한 임의의 다른 적절한 방법에 의해 모기판(mother substrate)에 형성되고, 이후 화합물 반도체층의 전면에는 그리드 패턴의 전면 전극이, 화합물 반도체층의 후면에는 면(sheet) 형상의 후면 전극이 형성된다.The various layers formed of the compound semiconductor (hereinafter referred to as the compound semiconductor layer) are mosquitoes by metal organic chemical vapor deposition (MOCVD) method, molecular beam epitaxy (MBE) method or any other suitable method for forming an epitaxial layer. The substrate is formed on a mother substrate, and then a front surface electrode of a grid pattern is formed on the front surface of the compound semiconductor layer, and a rear surface electrode having a sheet shape is formed on the rear surface of the compound semiconductor layer.
따라서, 종래에는 화합물 반도체층에 전면 전극과 후면 전극을 형성한 후, 에칭 방지막을 화합물 반도체층의 전면에 형성하고, 화합물 반도체층을 형성하는 화합물 반도체를 에칭하기 위한 에칭 용액(산/염기)을 이용한 메사 에칭(mesa etching)을 실시한 다음, 메사 에칭에 의해 노출된 후면 전극을 스크라이빙(scribing)하여 복수의 화합물 반도체 태양전지를 제조한다.Therefore, conventionally, after forming the front electrode and the back electrode on the compound semiconductor layer, an etching prevention film is formed on the entire surface of the compound semiconductor layer, and an etching solution (acid / base) for etching the compound semiconductor forming the compound semiconductor layer is formed. After using mesa etching, a back electrode exposed by mesa etching is scribed to manufacture a plurality of compound semiconductor solar cells.
여기에서, 메사 에칭은 1개의 화합물 반도체층을 여러 개로 분리하여 1개의 화합물 반도체층에서 여러 개의 화합물 반도체 태양전지를 제조하기 위한 에칭 공정을 의미한다.Here, mesa etching means an etching process for manufacturing several compound semiconductor solar cells from one compound semiconductor layer by separating one compound semiconductor layer into several.
이러한 구성의 화합물 반도체 태양전지의 제조 방법에 있어서, 화합물 반도체 태양전지의 후면 전극을 형성하는 금속은 화합물 반도체층의 최하부층, 일례로 GaAs로 형성된 후면 컨택층과의 접촉 저항이 낮고, 메사 에칭 공정 및 ELO(Epotaxial Lift Off) 공정을 거쳐도 식각되지 않으며, 높은 후면 반사도를 갖는 가져야 하는 등의 조건을 충족시켜야 한다.In the method of manufacturing a compound semiconductor solar cell having such a configuration, the metal forming the back electrode of the compound semiconductor solar cell has a low contact resistance with a lowermost layer of the compound semiconductor layer, for example, a back contact layer formed of GaAs, and a mesa etching process. And it is not etched through the EPO (Epotaxial Lift Off) process, and must meet the conditions such as having a high back reflectivity.
따라서, 후면 전극을 형성하는 금속으로는 통상적으로 금(Au)을 사용한다.Therefore, gold (Au) is usually used as a metal for forming the back electrode.
그런데, 후면 전극을 형성하는 금(Au)은 매우 고가이므로, 화합물 반도체 태양전지의 제조 원가를 낮추는 것이 매우 어렵다.However, since gold (Au) forming the back electrode is very expensive, it is very difficult to reduce the manufacturing cost of the compound semiconductor solar cell.
따라서, 금(Au)보다 저렴한 금속으로 후면 전극을 형성하여 제조 원가를 낮춤과 아울러 메사 에칭 공정에서 안정성을 확보할 수 있는 신규한 방법이 요구된다.Accordingly, there is a need for a new method for forming a back electrode from a metal that is cheaper than gold (Au) to lower manufacturing costs and to ensure stability in a mesa etching process.
본 발명은 메사 에칭(mesa etching) 공정에서의 안정성을 확보하여 수율을 향상시킬 수 있으며, 저렴한 금속 재료를 사용하여 후면 전극을 제조함으로써 제조 원가를 낮출 수 있는 화합물 반도체 태양전지의 제조 방법을 제공하는데 그 목적이 있다.The present invention provides a method for manufacturing a compound semiconductor solar cell that can ensure the stability in the mesa etching process (mea etching) to improve the yield, and can reduce the manufacturing cost by manufacturing the back electrode using an inexpensive metal material Its purpose is.
본 발명의 한 측면에 따른 화합물 반도체 태양전지의 제조 방법은 모기판 위에 희생층을 형성하는 단계; 상기 희생층 위에 화합물 반도체층을 형성하는 단계; 1차 메사 에칭을 실시하여, 상기 화합물 반도체층의 제1 영역을 제1 두께의 제1 부분으로 형성함과 아울러, 상기 화합물 반도체층의 제2 영역을 상기 제1 두께에 비해 작은 제2 두께의 제2 부분으로 형성하는 단계; 상기 화합물 반도체층의 제1 면 위에 보호층을 형성하는 단계; 상기 화합물 반도체층을 상기 모기판과 분리하는 단계; 상기 제1 면의 반대쪽인 상기 화합물 반도체층의 제2 면 위에 후면 전극을 형성하는 단계; 상기 보호층을 제거하는 단계; 2차 메사 에칭을 실시하여, 상기 제2 영역의 상기 화합물 반도체층의 상기 제2 부분을 제거하는 단계; 및 상기 제2 영역의 후면 전극을 스크라이빙하는 단계를 포함할 수 있다.Method of manufacturing a compound semiconductor solar cell according to an aspect of the present invention comprises the steps of forming a sacrificial layer on the mother substrate; Forming a compound semiconductor layer on the sacrificial layer; Primary mesa etching is performed to form a first region of the compound semiconductor layer as a first portion having a first thickness, and to form a second region of the compound semiconductor layer having a second thickness smaller than the first thickness. Forming into a second portion; Forming a protective layer on the first surface of the compound semiconductor layer; Separating the compound semiconductor layer from the mother substrate; Forming a back electrode on a second side of the compound semiconductor layer opposite to the first side; Removing the protective layer; Performing a second mesa etch to remove the second portion of the compound semiconductor layer in the second region; And scribing the back electrode of the second region.
본 발명의 한 측면에 따르면, 상기 후면 전극을 형성하는 단계는 상기 화합물 반도체층의 제2 면과 직접 접촉하는 제1 전극층을 은(Ag)으로 형성하는 단계; 및 상기 제1 전극층의 후면에 구리(Cu)로 제2 전극층을 형성하는 단계를 포함할 수 있다.According to an aspect of the present invention, the forming of the back electrode may include forming a first electrode layer made of silver (Ag) in direct contact with the second surface of the compound semiconductor layer; And forming a second electrode layer of copper (Cu) on a rear surface of the first electrode layer.
이 경우, 상기 후면 전극의 전체 두께의 70% 이상으로 상기 제2 전극층의 두께를 형성할 수 있다.In this case, the thickness of the second electrode layer may be formed to 70% or more of the total thickness of the rear electrode.
화합물 반도체층은 단일 접합 구조 또는 다중 접합 구조로 형성할 수 있다.The compound semiconductor layer can be formed in a single junction structure or multiple junction structures.
단일 접합 구조의 경우, 상기 화합물 반도체층은 인듐 인(InP)을 기반으로 하는 제1 광 흡수층; 상기 제1 광 흡수층의 제1 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제1 주변층; 및 상기 제1 광 흡수층의 제2 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제2 주변층을 포함할 수 있다.In the case of a single junction structure, the compound semiconductor layer may include a first light absorbing layer based on indium phosphorus (InP); At least one first peripheral layer on the first surface of the first light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs); And at least one second peripheral layer on the second surface of the first light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs).
단일 접합 구조의 경우, 상기 1차 메사 에칭 단계는 염산(HCl)을 포함하는 제1 솔루션 및/또는 수산화 암모늄(NH4OH)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제2 솔루션을 사용하여 상기 제2 영역의 상기 제1 주변층을 제거하는 제1 메사 에칭 단계를 포함하고, 상기 2차 메사 에칭 단계는 상기 제1 솔루션을 사용하여 상기 제2 영역의 상기 제1 광 흡수층을 제거하는 제2 메사 에칭 단계; 및 상기 제2 솔루션 및/또는 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제3 솔루션을 사용하여 상기 제2 영역의 상기 제2 주변층을 제거하는 제3 메사 에칭 단계를 포함할 수 있다.In the case of a single junction structure, the first mesa etching step is a mixture of a first solution containing hydrochloric acid (HCl) and / or ammonium hydroxide (NH 4 OH) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI). A first mesa etch step of removing the first peripheral layer of the second region using a second solution, wherein the second mesa etch step comprises the first solution of the second region using the first solution A second mesa etching step of removing the light absorbing layer; And removing the second peripheral layer in the second region using a third solution mixed with the second solution and / or phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI). A third mesa etching step may be included.
다중 접합 구조의 경우, 상기 화합물 반도체층은 갈륨 아세나이드(GaAs)를 기반으로 하는 제2 광 흡수층; 상기 제2 광 흡수층의 제1 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제3 주변층; 및 상기 제2 광 흡수층의 제2 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제4 주변층을 더 포함할 수 있으며, 상기 제2 광 흡수층은 상기 제1 광 흡수층과 상기 후면 전극 사이에 위치할 수 있다.In the case of a multi-junction structure, the compound semiconductor layer includes a second light absorbing layer based on gallium arsenide (GaAs); At least one third peripheral layer on the first surface of the second light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs); And at least one fourth peripheral layer positioned on a second surface of the second light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs). The light absorbing layer may be located between the first light absorbing layer and the back electrode.
다중 접합 구조의 경우, 상기 1차 메사 에칭 단계는 염산(HCl)을 포함하는 제1 솔루션 및/또는 수산화 암모늄(NH4OH)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제2 솔루션을 사용하여 상기 제2 영역의 상기 제1 주변층을 제거하는 제1 메사 에칭 단계; 상기 제1 솔루션을 사용하여 상기 제2 영역의 상기 제1 광 흡수층을 제거하는 제2 메사 에칭 단계; 및 상기 제1 솔루션 및/또는 상기 제2 솔루션을 사용하여 상기 제2 영역의 상기 제2 주변층을 제거하는 제3 메사 에칭 단계를 포함할 수 있고, 상기 2차 메사 에칭 단계는 상기 제1 솔루션 및/또는 상기 제2 솔루션을 사용하여 상기 제2 영역의 상기 제3 주변층을 제거하는 제4 메사 에칭 단계; 상기 제2 솔루션을 사용하여 상기 제2 영역의 상기 제2 광 흡수층을 제거하는 제5 메사 에칭 단계; 제2 솔루션 및/또는 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제3 솔루션을 사용하여 상기 제2 영역의 상기 제4 주변층을 제거하는 제6 메사 에칭 단계를 포함할 수 있다.In the case of a multi-junction structure, the first mesa etching step is a mixture of a first solution containing hydrochloric acid (HCl) and / or ammonium hydroxide (NH 4 OH) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI). A first mesa etch step of removing the first peripheral layer of the second region using a second solution; A second mesa etching step of removing the first light absorbing layer in the second region using the first solution; And a third mesa etch step of removing the second peripheral layer of the second region using the first solution and / or the second solution, wherein the second mesa etch step comprises the first solution. And / or a fourth mesa etching step of removing the third peripheral layer of the second region using the second solution; A fifth mesa etching step of removing the second light absorbing layer in the second region using the second solution; Removing the fourth peripheral layer in the second region using a third solution mixed with a second solution and / or phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI) Six mesa etching steps.
본 발명의 한 측면에 따르면, 단일 접합 구조의 경우에는 제2 주변층, 및 다중 접합 구조의 경우에는 제4 주변층 중에서 상기 후면 전극과 직접 접촉하고 있는 최하부층을 갈륨 아세나이드(GaAs)를 기반으로 형성할 수 있으며, 상기 최하부층은 상기 제3 솔루션을 사용하여 제거할 수 있다.According to an aspect of the present invention, the lowermost layer in direct contact with the rear electrode among the second peripheral layer in the case of a single junction structure and the fourth peripheral layer in the case of the multiple junction structure is based on gallium arsenide (GaAs). The bottom layer may be removed using the third solution.
상기 제3 솔루션은 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)를 1:0.3 내지3:5 내지 20의 비율로 혼합하여 형성할 수 있다.The third solution may be formed by mixing phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI) in a ratio of 1: 0.3 to 3: 5 to 20.
그리고 상기 보호층을 형성하는 단계는 인듐 인(InP)을 기반으로 하는 제1 보호층을 상기 제1 주변층 위에 형성하는 단계, 구리(Cu)로 형성된 제2 보호층을 상기 제1 보호층 위에 형성하는 단계, 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo) 중에서 선택된 적어도 하나 또는 이의 합금으로 형성된 제3 보호층을 상기 제2 보호층 위에 형성하는 단계, 및 보호 필름을 상기 제3 보호층 위에 부착하는 단계를 포함할 수 있다.The forming of the protective layer may include forming a first protective layer based on indium phosphorus (InP) on the first peripheral layer, and forming a second protective layer formed of copper (Cu) on the first protective layer. Forming a third protective layer formed of at least one selected from silver (Ag), gold (Au), platinum (Pt), palladium (Pd), nickel (Ni), and molybdenum (Mo) or an alloy thereof; Forming on the protective layer, and attaching a protective film on the third protective layer.
그리고 상기 1차 메사 에칭을 실시하는 단계 및 상기 2차 메사 에칭을 실시하는 단계는 서로 동일한 식각 방지막을 사용하여 실시할 수 있다. The step of performing the first mesa etching and the step of performing the second mesa etching may be performed using the same etch stop layer.
이 경우, 상기 1차 메사 에칭을 실시하기 위한 식각 방지막은 1차 메사 에칭을 완료한 후에 제거되지 않으며, 상기 2차 메사 에칭을 실시한 후에 제거할 수 있다.In this case, the etch stop layer for performing the primary mesa etching is not removed after completing the primary mesa etching, it can be removed after performing the secondary mesa etching.
이와 달리, 상기 1차 메사 에칭을 실시하는 단계 및 상기 2차 메사 에칭을 실시하는 단계는 서로 다른 식각 방지막을 사용하여 실시할 수 있다. Alternatively, the step of performing the first mesa etching and the step of performing the second mesa etching may be performed using different etching prevention layers.
이 경우, 상기 제2 영역에 형성한 식각 방지막을 사용하여 1차 메사 에칭을 실시한 후 상기 식각 방지막을 제거하고, 상기 2차 메사 에칭을 실시하기 위한 다른 식각 방지막을 상기 제2 영역에 형성할 수 있다.In this case, after performing the first mesa etching using the etch stop layer formed in the second region, the etch stop layer is removed, and another etch stop layer for the second mesa etch may be formed in the second region. have.
본 발명에 따른 화합물 반도체 태양전지의 제조 방법에 따르면, 후면 전극을 형성할 때 고가의 금(Au)을 사용하지 않아도 되며, 금에 비해 매우 저렴한 구리(Cu)/은(Ag)을 사용하여 후면 전극을 형성할 수 있으므로, 화합물 반도체 태양전지의 제조 원가를 낮출 수 있다.According to the method for manufacturing a compound semiconductor solar cell according to the present invention, it is not necessary to use expensive gold (Au) when forming the back electrode, and the back side using copper (Cu) / silver (Ag) which is very inexpensive compared to gold. Since the electrode can be formed, the manufacturing cost of the compound semiconductor solar cell can be reduced.
그리고 후면 전극을 형성하기 전에 1차 메사 에칭을 실시하고, 후면 전극을 형성한 후에 2차 메사 에칭을 실시하므로, 인듐 인(InP)을 기반으로 하는 광 흡수층 또는 주변층에 비해 산화 경향이 높은 구리(Cu)나 은(Ag)을 후면 전극 재료로 사용하더라도 인듐 인(InP)을 기반으로 하는 광 흡수층 또는 주변층이 제1 솔루션에 의해 잘 제거되지 않는 것을 방지할 수 있다.Since the first mesa etching is performed before forming the back electrode and the second mesa etching after forming the back electrode, copper having a higher tendency of oxidation than the light absorbing layer or the peripheral layer based on indium phosphorus (InP). Even using (Cu) or silver (Ag) as the back electrode material, it is possible to prevent the light absorbing layer or the peripheral layer based on indium phosphorus (InP) from being removed by the first solution.
또한, 후면 전극의 제1 전극층을 형성하는 은(Ag)이 내식각성을 갖는 제3 솔루션을 사용하여 제2 주변층의 최하부층을 제거하므로, 최하부층이 제거되는 순간 제1 전극층이 제3 솔루션에 노출되더라도 제1 전극층이 식각되는 것을 방지할 수 있다.In addition, since silver (Ag) forming the first electrode layer of the rear electrode is removed using the third solution having etching resistance, the first electrode layer is the third solution as soon as the bottom layer is removed. Even if exposed to the first electrode layer can be prevented from etching.
이에 따라, 메사 에칭(mesa etching) 공정에서의 안정성을 확보하여 수율을 향상시킬 수 있으며 제조 원가를 낮출 수 있다.Accordingly, it is possible to improve the yield by securing the stability in the mesa etching (mesa etching) process and to reduce the manufacturing cost.
도 1은 본 발명의 제1 실시예에 따른 화합물 반도체 태양전지의 제조 방법을 나타내는 블록도이다.
도 2는 도 1에 도시한 희생층 형성 단계 및 화합물 반도체층 형성 단계를 나타내는 공정도이다.
도 3은 도 1에 도시한 1차 메사 에칭 단계의 제1 실시예를 나타내는 공정도이다.
도 4는 도 1에 도시한 보호층 형성 단계를 나타내는 공정도이다.
도 5는 도 1에 도시한 분리 단계를 나타내는 공정도이다.
도 6은 도 1에 도시한 후면 전극 형성 단계를 나타내는 공정도이다.
도 7은 도 1에 도시한 2차 메사 에칭 단계의 제1 실시예를 나타내는 공정도이다.
도 8은 도 1에 도시한 스크라이빙 단계를 나타내는 공정도이다.
도 9는 도 1에 도시한 제조 방법에 의해 제조한 단일 접합 구조의 화합물 반도체층을 구비한 화합물 반도체 태양전지의 단면도이다.
도 10은 후면 전극 형성 물질의 파장별 광 반사도를 비교한 그래프이다.
도 11은 도 1에 도시한 1차 메사 에칭 단계의 제2 실시예를 나타내는 공정도이다.
도 12는 도 1에 도시한 2차 메사 에칭 단계의 제2 실시예를 나타내는 공정도이다.
도 13은 도 1에 도시한 제조 방법에 의해 제조한 이중 접합 구조의 화합물 반도체층을 구비한 화합물 반도체 태양전지의 단면도이다.1 is a block diagram illustrating a method of manufacturing a compound semiconductor solar cell according to a first embodiment of the present invention.
FIG. 2 is a process diagram illustrating a sacrificial layer forming step and a compound semiconductor layer forming step shown in FIG. 1.
3 is a process diagram showing a first embodiment of the first mesa etching step shown in FIG.
FIG. 4 is a process diagram illustrating the protective layer forming step illustrated in FIG. 1.
FIG. 5 is a process diagram showing the separation step shown in FIG. 1.
FIG. 6 is a process chart illustrating a step of forming a rear electrode illustrated in FIG. 1.
FIG. 7 is a process diagram showing a first embodiment of the second mesa etching step shown in FIG. 1.
FIG. 8 is a process diagram illustrating the scribing step shown in FIG. 1.
9 is a cross-sectional view of a compound semiconductor solar cell having a compound semiconductor layer of a single junction structure manufactured by the manufacturing method shown in FIG. 1.
10 is a graph comparing light reflectance of wavelengths of the back electrode forming material.
FIG. 11 is a process diagram illustrating a second embodiment of the first mesa etching step illustrated in FIG. 1.
12 is a process diagram showing a second embodiment of the secondary mesa etching step shown in FIG.
FIG. 13 is a cross-sectional view of a compound semiconductor solar cell having a compound semiconductor layer having a double junction structure manufactured by the manufacturing method shown in FIG.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. It is not intended to limit the invention to the specific embodiments, it can be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.
본 발명을 설명함에 있어서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않을 수 있다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. In describing the present invention, terms such as first and second may be used to describe various components, but the components may not be limited by the terms. The terms may be used only for the purpose of distinguishing one component from another component.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
"및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함할 수 있다.The term "and / or" may include a combination of a plurality of related items or any of a plurality of related items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "결합되어" 있다고 언급되는 경우는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 결합되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해될 수 있다.When a component is referred to as being "connected" or "coupled" to another component, it may be directly connected to or coupled to the other component, but other components may be present in between. Can be understood.
반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 결합되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있다.On the other hand, when a component is said to be "directly connected" or "directly coupled" to another component, it may be understood that there is no other component in between.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions may include plural expressions unless the context clearly indicates otherwise.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것으로서, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 수 있다.In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and one or more other features. It may be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or a combination thereof.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right over" but also when there is another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. Unless defined otherwise, all terms used herein, including technical or scientific terms, may have the same meaning as commonly understood by one of ordinary skill in the art.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않을 수 있다.Terms such as those defined in the commonly used dictionaries may be interpreted to have meanings consistent with the meanings in the context of the related art, and shall be interpreted in ideal or excessively formal meanings unless expressly defined in the present application. It may not be.
아울러, 이하의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 보다 완전하게 설명하기 위해서 제공되는 것으로서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.In addition, the following embodiments are provided to more fully describe those skilled in the art, and the shape and size of elements in the drawings may be exaggerated for clarity.
이하, 첨부도면을 참조하여 본 발명을 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 제1 실시예에 따른 화합물 반도체 태양전지의 제조 방법을 나타내는 블록도이고, 도 2는 도 1에 도시한 희생층 형성 단계 및 화합물 반도체층 형성 단계를 나타내는 공정도이며, 도 3은 도 1에 도시한 1차 메사 에칭 단계의 제1 실시예를 나타내는 공정도이다.1 is a block diagram illustrating a method of manufacturing a compound semiconductor solar cell according to a first embodiment of the present invention, FIG. 2 is a process diagram illustrating a sacrificial layer forming step and a compound semiconductor layer forming step shown in FIG. 1, and FIG. 3. 1 is a process chart showing a first embodiment of the first mesa etching step shown in FIG.
그리고 도 4는 도 1에 도시한 보호층 형성 단계를 나타내는 공정도이고, 도 5는 도 1에 도시한 분리 단계를 나타내는 공정도이며, 도 6은 도 1에 도시한 후면 전극 형성 단계를 나타내는 공정도이다.4 is a process chart showing the protective layer forming step shown in FIG. 1, FIG. 5 is a process chart showing the separating step shown in FIG. 1, and FIG. 6 is a process chart showing the back electrode forming step shown in FIG.
그리고 도 7은 도 1에 도시한 2차 메사 에칭 단계의 제1 실시예를 나타내는 공정도이고, 도 8은 도 1에 도시한 스크라이빙 단계를 나타내는 공정도이다.7 is a process chart showing a first embodiment of the second mesa etching step shown in FIG. 1, and FIG. 8 is a process chart showing the scribing step shown in FIG.
그리고 도 9는 도 1에 도시한 제조 방법에 의해 제조한 단일 접합 구조의 화합물 반도체층을 구비한 화합물 반도체 태양전지의 단면도이며, 도 10은 후면 전극 형성 물질의 파장별 광 반사도를 비교한 그래프이다.FIG. 9 is a cross-sectional view of a compound semiconductor solar cell having a compound semiconductor layer having a single junction structure manufactured by the manufacturing method illustrated in FIG. 1, and FIG. 10 is a graph comparing light reflectance of each wavelength of the back electrode forming material. .
먼저, 본 발명의 제조 방법에 의해 제조한 단일 접합 구조의 화합물 반도체층을 구비한 화합물 반도체 태양전지에 대해 도 9를 참조하여 설명한다.First, the compound semiconductor solar cell provided with the compound semiconductor layer of the single junction structure manufactured by the manufacturing method of this invention is demonstrated with reference to FIG.
단일 접합 구조의 화합물 반도체층을 구비한 화합물 반도체 태양전지는 하나의 셀, 즉 제1 셀(C1)만 구비하며, 제1 셀(C1)을 형성하는 각 층은 모두 화합물 반도체로 형성된다.A compound semiconductor solar cell having a compound semiconductor layer having a single junction structure includes only one cell, that is, the first cell C1, and each layer forming the first cell C1 is formed of a compound semiconductor.
제1 셀(C1)은 제1 광 흡수층(PV1), 제1 광 흡수층(PV1)의 제1 면, 예를 들어 전면(front surface)에 위치하는 제1 윈도우층(WD1), 제1 광 흡수층(PV1)의 제2 면, 예를 들어 후면에 위치하는 제1 후면 전계층(BSF1), 제1 윈도우층(WD1)의 전면에 위치하는 전면 콘택층(FC), 및 제1 후면 전계층(BSF1)의 후면에 위치하는 후면 콘택층(BC)을 포함한다.The first cell C1 may include a first light absorbing layer PV1 and a first window layer WD1 and a first light absorbing layer positioned on a first surface of the first light absorbing layer PV1, for example, a front surface. The first rear electric field layer BSF1 disposed on the second surface of the PV1, for example, the rear surface, the front contact layer FC disposed on the front surface of the first window layer WD1, and the first rear electric field layer And a rear contact layer (BC) located at the rear of the BSF1).
여기에서, 전면 윈도우층(WD1)과 전면 콘택층(FC)은 제1 주변층(BL1)을 형성하고, 후면 전계층(BSF1)과 후면 콘택층(BC)은 제2 주변층(BL2)을 형성한다.Here, the front window layer WD1 and the front contact layer FC form the first peripheral layer BL1, and the rear electric field layer BSF1 and the rear contact layer BC form the second peripheral layer BL2. Form.
그리고 단일 접합 구조의 화합물 반도체층을 구비한 화합물 반도체 태양전지는 상기 제1 셀(C1)에 더하여, 전면 콘택층(FC) 위에 위치하는 그리드 형상의 전면 전극(100)과, 후면 콘택층(BC)의 후면에 위치하는 시트(sheet) 형상의 후면 전극(200)을 더 포함한다.In addition, the compound semiconductor solar cell including the compound semiconductor layer having a single junction structure includes a grid-shaped
제1 광 흡수층(PV1)은 n형 불순물을 포함하며 제1 윈도우층(WD1)과 접촉하는 제1 베이스층(PV1-1)과, p형 불순물을 포함하여 제1 베이스층(PV1-1)과 pn 접합을 형성하며 제1 베이스층(PV1-1)의 후면에 위치하는 제1 에미터층(PV1-2)을 포함하며, 제1 베이스층(PV1-1)과 제1 에미터층(PV1-2)은 인듐 인(이하, InP라 함) 기반의 화합물 반도체로 형성된다.The first light absorbing layer PV1 includes the first base layer PV1-1 including n-type impurities and in contact with the first window layer WD1, and the first base layer PV1-1 including p-type impurities. The first emitter layer PV1-2 is formed on the rear surface of the first base layer PV1-1 to form a pn junction with the first base layer PV1-1 and the first emitter layer PV1 -1. 2) is formed of a compound semiconductor based on indium phosphorus (hereinafter referred to as InP).
한 예로, 제1 베이스층(PV1-1)은 n형 GaInP로 형성되고, 제1 에미터층(PV1-2)은 p형 GaInP로 형성된다.For example, the first base layer PV1-1 is formed of n-type GaInP, and the first emitter layer PV1-2 is formed of p-type GaInP.
제1 에미터층(PV1-2)에 도핑되는 p형 불순물은 탄소(C), 마그네슘(Mg), 아연(Zn) 또는 이들의 조합으로부터 선택될 수 있고, 제1 베이스층(PV1-1)에 도핑되는 n형 불순물은 실리콘(Si), 셀레늄(Se), 텔루륨(Te) 또는 이들의 조합으로부터 선택될 수 있다.The p-type impurity doped in the first emitter layer PV1-2 may be selected from carbon (C), magnesium (Mg), zinc (Zn), or a combination thereof, and may be selected from the first base layer PV1-1. The doped n-type impurity may be selected from silicon (Si), selenium (Se), tellurium (Te), or a combination thereof.
제1 베이스층(PV1-1)은 전면 전극(100)에 인접한 영역에 위치할 수 있으며, 제1 에미터층(PV1-2)은 제1 베이스층(PV1-1) 바로 아래에서 후면 전극(200)에 인접한 영역에 위치할 수 있다.The first base layer PV1-1 may be positioned in an area adjacent to the
즉, 제1 베이스층(PV1-1)과 전면 전극(100) 사이의 간격은 제1 에미터층(PV1-2)과 전면 전극(100) 사이의 간격보다 작으며, 제1 베이스층(PV1-1)과 후면 전극(200) 사이의 간격은 제1 에미터층(PV1-2)과 후면 전극(200) 사이의 간격보다 크다.That is, the distance between the first base layer PV1-1 and the
이에 따라, 제1 광 흡수층(PV1)의 내부에는 제1 에미터층(PV1-2)과 제1 베이스층(PV1-1)이 접합된 pn 접합이 형성되므로, 제1 광 흡수층(PV1)에 입사된 빛에 의해 생성된 전자-정공 쌍은 제1 광 흡수층(PV1)의 pn 접합에 의해 형성된 내부 전위차에 의해 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고, 정공은 p형 쪽으로 이동한다.As a result, a pn junction in which the first emitter layer PV1-2 and the first base layer PV1-1 are joined to each other is formed in the first light absorbing layer PV1, and thus, the first light absorbing layer PV1 is incident on the first light absorbing layer PV1. The electron-hole pair generated by the generated light is separated into electrons and holes by the internal potential difference formed by the pn junction of the first light absorption layer PV1, and the electrons move toward the n-type, and the holes move toward the p-type.
따라서, 제1 광 흡수층(PV1)에서 생성된 정공은 후면 콘택층(BC)을 통하여 후면 전극(200)으로 이동하고, 제1 광 흡수층(PV1)에서 생성된 전자는 제1 윈도우층(WD1)과 전면 콘택층(FC)을 통해 전면 전극(100)으로 이동한다.Therefore, holes generated in the first light absorbing layer PV1 move to the
이와 달리, 제1 에미터층(PV1-2)과 제1 베이스층(PV1-1)의 위치가 서로 바뀐 경우, 제1 광 흡수층(PV1)에서 생성된 정공은 전면 콘택층(FC)을 통하여 전면 전극(100)으로 이동하고, 제1 광 흡수층(PV1)에서 생성된 전자는 후면 콘택층(BC)을 통하여 후면 전극(200)으로 이동한다.On the contrary, when the positions of the first emitter layer PV1-2 and the first base layer PV1-1 are exchanged with each other, holes generated in the first light absorbing layer PV1 are entirely covered through the front contact layer FC. The electrons generated in the first light absorbing layer PV1 move to the
제1 셀(C1)이 제1 후면 전계층(BSF1)을 포함하는 경우, 제1 후면 전계층(BSF1)은 직접 접촉하는 상부의 층, 즉 제1 에미터층(PV1-2)과 동일한 도전성 타입을 가지며, 제1 윈도우층(WD1)과 동일한 물질로 형성될 수 있다.When the first cell C1 includes the first rear electric field layer BSF1, the first rear electric field layer BSF1 has the same conductivity type as that of the upper layer that is in direct contact, that is, the first emitter layer PV1-2. It may be formed of the same material as the first window layer (WD1).
제1 후면 전계층(BSF1)은 전면 전극(100) 쪽으로 이동해야 할 전하(정공 또는 전자)가 후면 전극(200) 쪽으로 이동하는 것을 효과적으로 차단(blocking)하기 위해, 직접 접촉하는 상부의 층, 즉 제1 에미터층(PV1-2)의 후면에 전체적으로(entirely) 형성된다.The first rear electric field layer BSF1 is an upper layer that is in direct contact, that is, to effectively block the movement of charges (holes or electrons) to be moved toward the
즉, 도 9에 도시한 태양전지에 있어서, 제1 에미터층(PV1-2)의 후면에 제1 후면 전계층(BSF1)이 형성된 경우, 제1 후면 전계층(BSF1)은 전자가 후면 전극(200) 쪽으로 이동하는 것을 차단하는 작용을 하며, 후면 전극(200) 쪽으로 전자가 이동하는 것을 효과적으로 차단하기 위해, 제1 후면 전계층(BSF1)은 제1 에미터층(PV1-2)의 후면 전체에 위치한다.That is, in the solar cell illustrated in FIG. 9, when the first rear electric field layer BSF1 is formed on the rear surface of the first emitter layer PV1-2, the first rear electric field layer BSF1 is formed of electrons having a rear electrode ( The first rear electric field layer BSF1 is disposed on the entire rear surface of the first emitter layer PV1-2 in order to block the movement toward the 200 and to effectively block the movement of electrons toward the
제1 에미터층(PV1-2)과 제1 베이스층(PV1-1)은 서로 동일한 밴드갭을 갖는 서로 동일한 물질로 이루어질 수 있고(동종 접합), 이와 달리, 서로 다른 밴드갭을 갖는 서로 다른 물질로 이루어질 수 있다(이종 접합).The first emitter layer PV1-2 and the first base layer PV1-1 may be made of the same material having the same bandgap (homogeneous junction), and different materials having different bandgaps may be different. It may consist of (heterojunction).
동종 접합의 경우, 제1 베이스층(PV1-1)은 n형 GaInP로 형성될 수 있고, 제1 에미터층(PV1-2)은 p형 GaInP로 형성될 수 있다.In the case of homogeneous bonding, the first base layer PV1-1 may be formed of n-type GaInP, and the first emitter layer PV1-2 may be formed of p-type GaInP.
제1 윈도우층(WD1)은 제1 광 흡수층(PV1)과 전면 전극(100) 사이에 형성될 수 있으며, 4성분계 III-VI족 반도체 화합물에 제2 도전성 타입, 즉 n형의 불순물을 도핑하여 형성할 수 있다.The first window layer WD1 may be formed between the first light absorbing layer PV1 and the
그러나, 제1 에미터층(PV1-2)이 제1 베이스층(PV1-1) 위에 위치하고 제1 윈도우층(WD1)이 제1 에미터층(PV1-2) 위에 위치하는 경우, 제1 윈도우층(WD1)은 제1 도전성 타입, 즉 p형의 불순물을 포함할 수 있다.However, when the first emitter layer PV1-2 is positioned on the first base layer PV1-1 and the first window layer WD1 is positioned on the first emitter layer PV1-2, the first window layer ( WD1) may include impurities of a first conductivity type, that is, p-type.
제1 윈도우층(WD1)은 제1 광 흡수층(PV1)의 전면(front surface)을 패시베이션(passivation)하는 기능을 한다. 따라서, 제1 광 흡수층(PV1)의 표면으로 캐리어(전자나 정공)가 이동할 경우, 제1 윈도우층(WD1)은 캐리어가 제1 광 흡수층(PV1)의 표면에서 재결합하는 것을 방지할 수 있다.The first window layer WD1 functions to passivate the front surface of the first light absorbing layer PV1. Therefore, when the carrier (electrons or holes) move to the surface of the first light absorption layer PV1, the first window layer WD1 may prevent the carrier from recombining on the surface of the first light absorption layer PV1.
아울러, 제1 윈도우층(WD1)은 제1 광 흡수층(PV1)의 전면, 즉 광 입사면에 배치되므로, 제1 광 흡수층(PV1)으로 입사되는 빛을 거의 흡수하지 않도록 하기 위하여 제1 광 흡수층(PV1)의 에너지 밴드갭보다 높은 에너지 밴드갭을 가질 필요가 있다.In addition, since the first window layer WD1 is disposed on the entire surface of the first light absorbing layer PV1, that is, on the light incident surface, the first light absorbing layer hardly absorbs the light incident on the first light absorbing layer PV1. It is necessary to have an energy band gap higher than the energy band gap of (PV1).
또한, 불산을 이용한 ELO 공정에서 용해되기 어려운 물질로 제1 윈도우층(WD1)을 형성할 필요가 있다.In addition, it is necessary to form the first window layer WD1 using a material that is difficult to dissolve in an ELO process using hydrofluoric acid.
따라서, 본 발명에서는 AlInP 또는 AlGaInP로 제1 윈도우층(WD1)을 형성할 수 있다.Therefore, in the present invention, the first window layer WD1 may be formed of AlInP or AlGaInP.
AlGaInP는 알루미늄(Al)의 함량을 적절히 조절하는 것에 의해 AlInP와 유사한 밴드갭 특성을 나타낼 수 있으며, AlInP와 달리 ELO 공정에서 사용되는 불산에 의한 용해 현상을 억제할 수 있다.AlGaInP may exhibit a bandgap similar to that of AlInP by appropriately adjusting the content of aluminum (Al), and unlike AlInP, AlGaInP may suppress dissolution due to hydrofluoric acid used in an ELO process.
AlGaInP의 밴드갭은 알루미늄의 함량이 53%일 때 직접/간접 전이(direct/indirect transition)가 발생하며, 알루미늄의 함량이 53% 이하인 구간에서는 알루미늄의 함량 감소에 따라 밴드갭이 급격히 작아지고, 알루미늄의 함량이 53% 이상인 구간에서는 AlInP와 거의 유사한 밴드갭을 갖는 것을 알 수 있다.In the bandgap of AlGaInP, the direct / indirect transition occurs when the aluminum content is 53%, and in the section where the aluminum content is 53% or less, the band gap decreases rapidly as the aluminum content decreases. It can be seen that the content of 53% or more has a bandgap almost similar to that of AlInP.
한 예로, 알루미늄의 함량이 50%인 경우, 즉 알루미늄과 갈륨의 함량이 1:1인 경우 AlGaInP는 AlInP의 밴드갭인 2.3eV와 유사한 2.22Ev의 밴드갭을 갖는 것을 알 수 있다.For example, when the content of aluminum is 50%, that is, when the content of aluminum and gallium is 1: 1, it can be seen that AlGaInP has a bandgap of 2.22Ev similar to 2.3eV, which is a bandgap of AlInP.
그리고 알루미늄의 함량에 따른 AlGaInP의 용해 성향을 테스트해본 결과, 알루미늄의 함량이 70%가 넘은 경우에는 ELO 공정 후에 100㎛ 이상의 크기를 갖는 결함이 발생되는 것을 알 수 있었다.As a result of testing the dissolution propensity of AlGaInP according to the aluminum content, it was found that a defect having a size of 100 μm or more occurred after the ELO process when the aluminum content was more than 70%.
따라서, AlInP와 유사한 밴드갭, 예를 들어 2.2eV 이상의 밴드갭을 가지면서 불산에 의한 결함 발생을 억제할 수 있는 범위 내에서 알루미늄 함량을 조절하는 것이 바람직하며, 상기한 조건을 만족시키는 알루미늄의 함량 범위는 알루미늄과 갈륨의 함량을 100으로 할 때 알루미늄의 함량이 45 내지 70인 것을 알 수 있다.Therefore, it is desirable to adjust the aluminum content within a range that can suppress defects caused by hydrofluoric acid while having a bandgap similar to that of AlInP, for example, 2.2 eV or more, and an aluminum content satisfying the above conditions. It can be seen that the content of aluminum is 45 to 70 when the content of aluminum and gallium is in the range of 100.
여기에서, 알루미늄의 최소 함량을 45로 한정하는 이유는 AlGaInP의 밴드갭을 2.2ev 이상으로 형성하기 위한 것이고, 알루미늄의 최대 함량을 70으로 한정하는 이유는 불산에 의해 용해되는 것을 억제하기 위한 것이다.Here, the reason for limiting the minimum content of aluminum to 45 is to form a bandgap of AlGaInP of 2.2 ev or more, and the reason for limiting the maximum content of aluminum to 70 is for suppressing dissolution by hydrofluoric acid.
따라서, 제1 윈도우층(WD1)은 X가 0.45 내지 0.7인 n형 AlxGa1 - xInP로 형성하는 것이 바람직하다.Therefore, the first window layer WD1 may be formed of n-type Al x Ga 1 - x InP having X of 0.45 to 0.7.
AlGaInP로 형성된 제1 윈도우층(WD1)은 20 내지 35nm의 두께로 형성될 수 있으며, 제1 후면 전계층(BSF1)은 제1 윈도우층(WD1)과 동일한 물질로 형성될 수 있다.The first window layer WD1 formed of AlGaInP may be formed to a thickness of 20 to 35 nm, and the first back surface field layer BSF1 may be formed of the same material as the first window layer WD1.
그리고 제1 후면 전계층(BSF1)은 제1 윈도우층(WD1)의 두께보다 두껍게 형성될 수 있다. 한 예로, 제1 후면 전계층(BSF1)은 50 내지 100nm의 두께로 형성될 수 있다.The first rear electric field layer BSF1 may be formed thicker than the thickness of the first window layer WD1. For example, the first back surface field layer BSF1 may be formed to a thickness of 50 to 100 nm.
반사 방지막(도시하지 않음)은 제1 윈도우층(WD1)의 전면 위 중에서 전면 전극(100) 및/또는 전면 콘택층(FC)이 위치하는 영역을 제외한 나머지 영역에 위치할 수 있다.The anti-reflection film (not shown) may be located in the remaining areas except the area where the
이와 달리, 반사 방지막은 제1 윈도우층(WD1) 뿐만 아니라, 전면 콘택층(FC) 및 전면 전극(100) 위에도 배치될 수 있다.Alternatively, the anti-reflection film may be disposed not only on the first window layer WD1 but also on the front contact layer FC and the
이러한 구성의 반사 방지막은 불화마그네슘, 황화아연, 티타늄 옥사이드, 실리콘 옥사이드, 이들의 유도체 또는 이들의 조합을 포함할 수 있다.The antireflection film having such a configuration may include magnesium fluoride, zinc sulfide, titanium oxide, silicon oxide, derivatives thereof, or a combination thereof.
도 9에 도시하지는 않았지만 화합물 반도체 태양전지는 복수의 전면 전극(100)을 물리적으로 연결하는 버스바 전극을 더 구비할 수 있으며, 버스바 전극은 반사 방지막에 의해 덮여지지 않고 외부로 노출될 수 있다.Although not shown in FIG. 9, the compound semiconductor solar cell may further include a busbar electrode that physically connects the plurality of
전면 전극(100)은 제1 방향으로 길게 연장되어 형성될 수 있으며, 제1 방향과 직교하는 제2 방향(Y-Y')을 따라 복수개가 일정한 간격으로 이격될 수 있다.The
이러한 구성의 전면 전극(100)은 전기 전도성 물질을 포함하여 형성될 수 있으며, 일례로 금속인 금(Au), 게르마늄(Ge), 니켈(Ni) 중 적어도 하나를 포함하여 형성될 수 있다.The
제1 윈도우층(WD1)과 전면 전극(100) 사이에 위치하는 전면 콘택층(FC)은 III-VI족 반도체 화합물에 제2 도전성 타입의 불순물을 제1 베이스층(PV1-1)보다 높은 도핑농도로 도핑하여 형성할 수 있다. 한 예로, 전면 콘택층(FC)은 n+형 GaAs로 형성할 수 있다.The front contact layer FC positioned between the first window layer WD1 and the
전면 콘택층(FC)은 제1 윈도우층(WD1)과 전면 전극(100) 간에 오믹 콘택(ohmic contact)을 형성한다. 즉, 전면 전극(100)이 제1 윈도우층(WD1)에 바로 접촉하는 경우, 제1 윈도우층(WD1)의 불순물 도핑농도가 낮음으로 인해 전면 전극(100)과 제1 광 흡수층(PV1) 간의 오믹 콘택이 잘 형성되지 않는다. The front contact layer FC forms an ohmic contact between the first window layer WD1 and the
따라서, 제1 윈도우층(WD1)으로 이동한 캐리어가 전면 전극(100)으로 쉽게 이동하지 못하고 소멸될 수 있다.Therefore, the carrier moved to the first window layer WD1 may disappear easily rather than move to the
그러나, 전면 전극(100)과 제1 윈도우층(WD1) 사이에 전면 콘택층(FC)이 형성된 경우, 전면 전극(100)과 오믹 콘택을 형성하는 전면 콘택층(FC)에 의해 캐리어의 이동이 원활하게 이루어져 화합물 반도체 태양전지의 단락전류밀도(Jsc)가 증가한다. 이에 따라 태양전지의 효율을 보다 향상시킬 수 있다.However, when the front contact layer FC is formed between the
전면 콘택층(FC)은 전면 전극(100)과 동일한 평면 형상으로 형성할 수 있다.The front contact layer FC may be formed in the same planar shape as the
제1 후면 전계층(BSF1)의 후면 위에 위치하는 후면 콘택층(BC)은 제1 후면 전계층(BSF1)의 후면에 전체적으로 위치하며, III-VI족 반도체 화합물에 제1 도전성 타입의 불순물을 도핑하여 형성할 수 있다. 한 예로, 후면 콘택층(BC)은 p형 GaAs로 형성할 수 있다.The rear contact layer BC disposed on the rear surface of the first rear electric field layer BSF1 is generally located at the rear of the first rear electric field layer BSF1 and doped with impurities of the first conductivity type to the group III-VI semiconductor compound. Can be formed. For example, the back contact layer BC may be formed of p-type GaAs.
이러한 후면 콘택층(BC)은 후면 전극(200)과 오믹 콘택을 형성할 수 있어, 화합물 반도체 태양전지의 단락전류밀도(Jsc)를 보다 향상시킬 수 있다. 이에 따라 태양전지의 효율을 보다 향상시킬 수 있다.The back contact layer BC may form an ohmic contact with the
전면 콘택층(FC)의 두께와 후면 콘택층(BC)은 각각 100nm 내지 300nm의 두께로 형성될 수 있다. 한 예로, 전면 콘택층(FC)은 100nm의 두께로 형성되고 후면 콘택층(BC)은 300nm의 두께로 형성될 수 있다.The thickness of the front contact layer FC and the back contact layer BC may be formed to have a thickness of 100 nm to 300 nm, respectively. For example, the front contact layer FC may be formed to a thickness of 100 nm and the rear contact layer BC may be formed to a thickness of 300 nm.
그리고 후면 콘택층(BC)의 후면 위에 위치하는 후면 전극(200)은 전면 전극(100)과는 다르게 후면 콘택층(BC)의 후면에 전체적으로 위치하는 시트(Sheet) 형상의 도전체로 형성될 수 있다. 즉, 후면 전극(200)은 후면 콘택층(BC)의 후면 전체에 위치하는 면 전극(sheet electrode)이라고 말할 수 있다.In addition, unlike the
이때, 후면 전극(200)은 제1 광 흡수층(PV1)과 동일한 평면적으로 형성될 수 있으며, 제1 전극층(200A)과 제2 전극층(200B)으로 구성될 수 있다.In this case, the
제1 전극층(200A)은 제1 셀(C1)의 제2 주변층(BL2)의 최하부층, 예컨대 후면 콘택층(BC)의 후면에 위치하여 후면 콘택층(BC)의 후면과 직접 접촉하여 전하(carrier)를 전송하며, 제2 전극층(200B)은 제1 전극층(200A)을 지지하기 위하여 제1 전극층(200A)의 후면에 위치한다.The
이때, 전하(carrier)를 전송하는 제1 전극층(200A)은 종래의 후면 전극 형성 물질, 즉 금(Au)과 유사한 수준의 접촉 저항을 갖는 물질로 형성함과 아울러, 높은 반사도를 갖는 물질로 형성하는 것이 바람직하다.In this case, the
이에, 아연(Zn)이 1e19/㎤ 수준의 고농도로 도핑된 p+GaAs층과의 접촉 저항을 확인한 바에 따르면, 금(Au)은 대략 3.5×10- 3Ω㎠의 접촉 저항을 갖고, 은(Ag)은 대략 3.6×10- 3Ω㎠의 접촉 저항을 가지며, 구리(Cu)는 대략 5.2×10- 2Ω㎠의 접촉 저항을 갖는 것을 알 수 있다.Therefore, zinc (Zn) is According to check the contact resistance with the p + GaAs layer doped with a high concentration of 1e19 / ㎤ level, gold (Au) is approximately 3.5 × 10 - has a contact resistance of Ω㎠ 3, is ( Ag) is approximately 3.6 × 10 - it can be seen that it has a contact resistance of 2 Ω㎠ - has a contact resistance of 3 Ω㎠, copper (Cu) is about 5.2 × 10.
또한, 도 10을 참조하여 파장별 광 반사도를 확인한 바에 따르면, 관심 파장 범위인 600nm 내지 950nm의 파장에서 은(Ag)은 평균 95% 이상의 반사도를 갖지만, 구리(Cu)는 은(Ag)에 비해 반사도가 낮은 것을 알 수 있다.In addition, according to the light reflectivity of each wavelength with reference to FIG. 10, silver (Ag) has an average reflectivity of 95% or more at a wavelength of 600 nm to 950 nm, which is a wavelength range of interest, but copper (Cu) is higher than silver (Ag). It can be seen that the reflectivity is low.
따라서, 후면 콘택층과 직접 접촉하는 제1 전극층(200A)으로는 후면 콘택층(BC)과의 전기적 접합 특성이 우수하며 600nm 내지 950nm의 파장대에서 95% 이상의 평균 반사도를 갖는 은(Ag)을 물리적 기상 증착법(physical vapour deposition)에 의해 50 내지 500nm의 두께로 증착하는 것에 의해 형성할 수 있다.Therefore, the
그리고 제2 전극층(200B)으로는 제1 전극층(200B)을 형성하는 은(Ag)에 비해 접촉 저항이 높고 600nm 내지 950nm의 파장대에서 반사도가 낮지만 재료비가 저렴한 구리(Cu)를 전기도금법(electroplating)에 의해 1 내지 10㎛의 두께로 도금하는 것에 의해 형성할 수 있다.The
이와 같이, 제1 전극층(200A)을 형성하는 물질로 후면 콘택층(BC)과의 접촉 저항이 낮고 600nm 내지 950nm의 파장대에서 평균 반사도가 높은 은(Ag)을 사용하면, 후면 콘택층(BC)과의 접촉 저항을 양호하게 유지함과 아울러, 광 손실 감소로 인해 광자 재활용(photon recycling)을 증가시킬 수 있어 태양전지의 효율을 개선할 수 있다.As such, when the
이러한 구성의 화합물 반도체 태양전지는 ELO 공정을 이용하여 제조할 수 있다.The compound semiconductor solar cell of such a structure can be manufactured using an ELO process.
이하, 도 1 내지 도 8을 참조하여 도 9에 도시한 화합물 반도체 태양전지의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing the compound semiconductor solar cell shown in FIG. 9 will be described with reference to FIGS. 1 to 8.
본 발명의 제조 방법은 크게, 모기판(300) 위에 희생층(400)을 형성하는 단계(S10), 상기 희생층(400) 위에 제1 화합물 반도체층(CS1)을 형성하는 단계(S20), 1차 메사 에칭을 실시하여 제1 화합물 반도체층(CS1)의 제2 영역(A2)을 제1 영역(A1)의 제1 두께(T1)에 비해 작은 제2 두께(T2)로 형성하는 단계(S30), 제1 화합물 반도체층(CS1)의 제1 면 위에 보호층(PL)을 형성하는 단계(S40), 제1 화합물 반도체층(CS1)을 모기판(300)과 분리하는 단계(S50), 제1 면의 반대쪽인 제1 화합물 반도체층(CS1)의 제2 면 위에 후면 전극(200)을 형성하는 단계(S60), 보호층(PL)을 제거하는 단계(S70), 2차 메사 에칭을 실시하여 제2 영역(A2)에 위치한 제1 화합물 반도체층(CS1)의 제2 부분(P2)을 제거하는 단계(S80), 및 제2 영역(A2)에 위치한 후면 전극(200)을 스크라이빙하는 단계(S90)를 포함할 수 있다.In the manufacturing method of the present invention, a step (S10) of forming a
이에 대해 구체적으로 설명하면, 먼저, 제1 화합물 반도체층(CS1)이 형성되는 적절한 격자 구조를 제공하기 위한 베이스층으로 작용하는 모기판(300), 예를 들어 GaAs 기판의 한쪽 면에 희생층(400)을 형성하고(S10), 희생층(400) 위에 제1 화합물 반도체층(CS1)을 형성한다(S20).Specifically, first, a sacrificial layer (1) on one side of a
희생층(400)과 제1 화합물 반도체층(CS1)은 MOCVD(Metal Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법 또는 에피택셜층을 형성하기 위한 임의의 다른 적절한 방법에 의해 형성할 수 있다.The
이때, 모기판(300)은 복수의 화합물 반도체 태양전지를 제조할 수 있는 크기를 가지며, 모기판(300)의 희생층(400) 위에 형성되는 제1 화합물 반도체층(CS1) 또한 모기판(300)과 동일한 크기를 갖는다. 예를 들면, 모기판(300)의 평면적과 제1 화합물 반도체층(CS1)의 평면적은 서로 동일하다.In this case, the
도면의 간략화를 위해, 도 2 내지 도 9에서는 모기판(300)에서 분리된 1개의 제1 화합물 반도체층(CS1)이 2개의 화합물 반도체 태양전지를 형성하는 것을 예로 들어 설명하지만, 화합물 반도체 태양전지의 개수는 필요에 따라 적절히 선택할 수 있다.For simplicity of the drawings, FIGS. 2 to 9 illustrate that one first compound semiconductor layer CS1 separated from the
제1 화합물 반도체층(CS1)은 p형 GaAs로 형성된 후면 콘택층(BC)과 p형 AlGaInP로 형성된 제1 후면 전계층(BSF1)을 순차적으로 형성하여 제2 주변층(BL2)을 형성하고, p형 GaInP로 형성된 제1 에미터층(PV1-2)과 n형 GaInP로 형성된 제1 베이스층(PV1-1)을 순차적으로 형성하여 제1 광 흡수층(PV1)을 형성하며, n형 AlGaInP로 형성된 제1 윈도우층(WD1)과 n+형 GaAs로 형성된 전면 콘택층(FC)을 순차적으로 형성하여 제1 주변층(BL1)을 형성하는 것에 의해 제조할 수 있다.The first compound semiconductor layer CS1 sequentially forms a rear contact layer BC formed of p-type GaAs and a first rear electric field layer BSF1 formed of p-type AlGaInP to form a second peripheral layer BL2. The first light emitting layer PV1 is formed by sequentially forming the first emitter layer PV1-2 formed of p-type GaInP and the first base layer PV1-1 formed of n-type GaInP, and formed of n-type AlGaInP. The front contact layer FC formed of the first window layer WD1 and the n + type GaAs may be sequentially formed to form the first peripheral layer BL1.
이때, 제1 주변층(BL1)을 구성하는 복수의 층 중에서 적어도 하나의 층은 생략이 가능하고, 제2 주변층(BL2)을 구성하는 복수의 층 중에서 적어도 하나의 층도 생략이 가능하다.In this case, at least one layer of the plurality of layers constituting the first peripheral layer BL1 may be omitted, and at least one layer of the plurality of layers constituting the second peripheral layer BL2 may be omitted.
이어서, 제1 화합물 반도체층(CS1)의 제2 영역(A2)을 노출하는 식각 방지막(500A)을 제1 영역(A1)의 제1 주변층(BL1) 위에 형성하고, 식각 방지막(500A)을 마스크로 사용하여 1차 메사 에칭을 실시한다(S30).Subsequently, an
본 발명에 있어서, 후면 전극(200)을 형성하기 전에 1차 메사 에칭을 실시하는 이유는 제1 셀(C1)을 형성하는 제1 주변층(BL1) 중에서 GaInP, AlInP, 또는 AlGaInP 등의 InP를 기반으로 하여 형성된 층을 제거하기 위해 염산(HCl)을 포함하는 제1 솔루션을 사용한 식각 공정을 실시할 때, 후면 전극(200)을 형성하는 물질인 은(Ag)/구리(Cu)의 산화 경향이 InP를 기반으로 하는 화합물 반도체층에 비해 높음으로 인해 InP를 기반으로 하는 화합물 반도체층들의 식각이 잘 이루어지지 않는 것을 방지하기 위함이다.In the present invention, the reason for performing the first mesa etching before forming the
이와 같이, 후면 전극을 형성하기 전에 1차 메사 에칭을 실시하면, 제1 화합물 반도체층(CS1) 중에서 GaInP, AlInP, 또는 AlGaInP로 형성된 층의 제거하고자 하는 부분을 제1 솔루션을 사용하여 효과적으로 제거할 수 있다.As described above, when the first mesa etching is performed before forming the back electrode, the portion of the first compound semiconductor layer CS1 to be removed of the layer formed of GaInP, AlInP, or AlGaInP can be effectively removed using the first solution. Can be.
단일 접합 구조의 제1 화합물 반도체층(CS1)을 구비한 경우, 1차 메사 에칭 단계(S30)는 염산(HCl)을 포함하는 제1 솔루션 및/또는 수산화 암모늄(NH4OH)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제2 솔루션을 사용하여 제2 영역(A2)의 제1 주변층(BD1)을 제거하는 제1 메사 에칭 단계를 포함한다.When the first compound semiconductor layer CS1 of the single junction structure is provided, the first mesa etching step S30 may include a first solution including hydrochloric acid (HCl) and / or ammonium hydroxide (NH 4 OH) / hydrogen peroxide (H). And a first mesa etching step of removing the first peripheral layer BD1 of the second region A2 using a second solution mixed with 2 O 2 ) / deionized water DI.
구체적으로, 제1 주변층(BL1)의 n+형 GaAs로 형성된 전면 콘택층(FC) 중에서 제2 영역(A2)에 위치하는 부분은 수산화 암모늄과 과산화수소 및 탈이온수를 1:2:10의 비율로 혼합하여 형성한 제2 솔루션을 사용하여 제거하고, 이후, n형 AlInP 또는 n형 AlGaInP로 형성된 제1 윈도우층(WD1) 중에서 제2 영역(A2)에 위치하는 부분은 제1 솔루션을 사용하여 제거한다.Specifically, in the front contact layer FC formed of n + type GaAs of the first peripheral layer BL1, the portion located in the second region A2 may have ammonium hydroxide, hydrogen peroxide and deionized water in a ratio of 1: 2: 10. The second solution formed by mixing is removed using a second solution, and then a portion of the first window layer WD1 formed of n-type AlInP or n-type AlGaInP located in the second region A2 is removed using the first solution. do.
제1 주변층(BL1)이 한 개의 층으로만 형성된 경우, 1차 메사 에칭 단계에서는 제1 솔루션 또는 제2 솔루션 중 한 개의 솔루션만 사용하여 해당 층을 제거할 수 있다.When the first peripheral layer BL1 is formed of only one layer, the first mesa etching step may remove the layer using only one of the first solution and the second solution.
이러한 제1 메사 에칭 단계를 실시하면, 제1 화합물 반도체층(CS1)의 제1 영역(A1)은 제1 두께(T1)의 제1 부분(P1)으로 형성되고, 제1 화합물 반도체층(CS1)의 제2 영역(A2)은 제1 두께(T1)에 비해 작은 제2 두께(T2)의 제2 부분(P2)으로 형성된다.When the first mesa etching step is performed, the first region A1 of the first compound semiconductor layer CS1 is formed of the first portion P1 having the first thickness T1, and the first compound semiconductor layer CS1 is formed. The second area A2 of) is formed of the second portion P2 of the second thickness T2 smaller than the first thickness T1.
1차 메사 에칭 단계(S30)를 실시하기 위한 식각 방지막(500A)은 1차 메사 에칭 단계를 실시한 후에 제거한다. 하지만, 1차 메사 에칭 단계를 실시한 후 식각 방지막(500A)을 제거하지 않고 2차 메사 에칭 단계에서 마스크로 사용하는 것도 가능하다.The
이어서, 제1 화합물 반도체층(CS1)의 제1 면 위에 보호층(PL)을 형성한다(S40).Next, the protective layer PL is formed on the first surface of the first compound semiconductor layer CS1 (S40).
상기 보호층(PL)을 형성하는 단계는 인듐 인(InP)을 기반으로 하는 제1 보호층(PL1)을 제1 주변층(BL1) 위에 형성하고, 구리(Cu)로 형성된 제2 보호층(PL2)을 제1 보호층(PL1) 위에 형성하며, 제2 보호층(PL2)의 표면이 산화되는 것을 방지할 수 있는 금속, 예를 들면 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo) 중에서 선택된 적어도 하나 또는 이의 합금으로 형성된 제3 보호층(PL3)을 제2 보호층(PL2) 위에 형성한 후, 라미네이션 필름으로 형성된 제4 보호층(PL4)을 제3 보호층(PL3) 위에 부착하는 단계를 포함할 수 있다.The forming of the protective layer PL may include forming a first protective layer PL1 based on indium phosphorus (InP) on the first peripheral layer BL1 and forming a second protective layer formed of copper (Cu). PL2 is formed on the first passivation layer PL1, and a metal capable of preventing the surface of the second passivation layer PL2 from being oxidized, for example, silver (Ag), gold (Au), and platinum (Pt) And a fourth protective layer PL3 formed of at least one selected from palladium (Pd), nickel (Ni), and molybdenum (Mo) or an alloy thereof on the second protective layer PL2 and then formed of a lamination film. The protective layer PL4 may be attached onto the third protective layer PL3.
이와 같이, 제1 보호층(PL1)과 전면 콘택층(FC)을 서로 다른 화합물 반도체로 형성하면, 복수 회의 식각 공정, 특히 ELO 공정을 실시하는 동안 제1 화합물 반도체층(CS1)과 보호층(PL), 특히 제1 화합물 반도체층(CS1)과 제2 보호층(PL2)이 박리되는 현상을 효과적으로 방지할 수 있으며, 보호층(PL)을 제거하는 공정을 실시하는 동안 제1 화합물 반도체층(CS1)의 일부분이 식각되는 현상을 효과적으로 방지할 수 있다.As such, when the first protective layer PL1 and the front contact layer FC are formed of different compound semiconductors, the first compound semiconductor layer CS1 and the protective layer ( PL), in particular, can effectively prevent the first compound semiconductor layer CS1 and the second protective layer PL2 from being peeled off, and during the process of removing the protective layer PL, the first compound semiconductor layer ( Partial etching of CS1) can be effectively prevented.
제3 보호층(PL3)은 제1 보호층(PL1)과 제2 보호층(PL2) 사이에 형성할 수도 있으며, 제2 보호층(PL2)이 적어도 2개인 경우 2개의 제2 보호층(PL2) 사이에 제3 보호층(PL3)을 형성할 수도 있다.The third passivation layer PL3 may be formed between the first passivation layer PL1 and the second passivation layer PL2. When the second passivation layer PL2 has at least two second passivation layers PL2. The third passivation layer PL3 may be formed between the layers.
제4 보호층(PL4)을 형성하는 라미네이션 필름은 지지 기판으로 작용하는 PET 필름 및 상기 PET 필름의 한쪽 면에 위치하며 접착제로 작용하는 EVA 필름으로 형성할 수 있다.The lamination film forming the fourth protective layer PL4 may be formed of a PET film serving as a support substrate and an EVA film positioned on one side of the PET film and acting as an adhesive.
이때, PET 필름 및 EVA 필름의 두께를 각각 25㎛ 내지 75㎛의 두께로 형성하고, 제4 보호층(PL4)을 70℃ 내지 150℃의 온도에서 부착하면, ELO 공정을 실시할 때 제4 보호층(PL4)의 온도 저하로 인해 PET 필름이 응축되어 크게 변형되므로, ELO 공정을 실시하기 위한 시간을 단축할 수 있으며, 대면적의 화합물 반도체 태양전지의 생산성을 향상시킬 수 있다.At this time, if the thickness of the PET film and EVA film is formed to a thickness of 25㎛ to 75㎛, respectively, and attaching the fourth protective layer (PL4) at a temperature of 70 ℃ to 150 ℃, the fourth protection when performing the ELO process Since the PET film is condensed and greatly deformed due to the temperature drop of the layer PL4, the time for performing the ELO process can be shortened, and the productivity of a large-area compound semiconductor solar cell can be improved.
한 예로, PET 필름 및 EVA 필름의 두께를 각각 50㎛로 형성하고, 제4 보호층(PL4)을 100℃의 온도에서 부착할 수 있다.For example, each of the PET film and the EVA film may have a thickness of 50 μm, and the fourth protective layer PL4 may be attached at a temperature of 100 ° C. FIG.
보호층(PL)을 형성한 후, ELO(Epitaxial Lift Off) 공정을 실시하여 희생층(400)을 제거함으로써 제1 화합물 반도체층(CS1)을 모기판(300)과 분리한다(S50).After forming the protective layer PL, the first compound semiconductor layer CS1 is separated from the
ELO 공정에서는 불산(HF)을 식각 용액으로 사용할 수 있으며, ELO 공정을 실시하면 불산(HF)에 의해 희생층(400)이 제거되므로, 제1 화합물 반도체층(CS1) 및 보호층(PL)을 모기판(300)과 분리할 수 있으며, PET 필름의 응축으로 인해 제4 보호층(PL4)이 변형되어 분리 공정을 빠른 시간 내에 완료할 수 있다.In the ELO process, hydrofluoric acid (HF) may be used as an etching solution. When the ELO process is performed, the
이어서, 제1 면의 반대쪽인 제1 화합물 반도체층(CS1)의 제2 면 위에 후면 전극(200)을 형성한다(S60).Subsequently, the
후면 전극 형성 단계(S60)에서, 제1 화합물 반도체층(CS1)의 후면에는 제2 주변층(BL2)의 후면 콘택층(BC)과 직접 접촉하는 제1 전극층(200A) 및 제1 전극층(200A)의 후면에 위치하는 제2 전극층(200B)을 포함하는 면(sheet) 형상의 후면 전극(200)을 형성한다.In the back electrode forming step S60, the
이때, 제1 전극층(200A)은 물리적 기상 증착법(physical vapour deposition)을 이용하여 은(Ag)을 50 내지 500nm의 두께로 증착하는 것에 의해 형성할 수 있고, 제2 전극층(200B)은 전기도금법(electroplating)을 이용하여 구리(Cu)를 1 내지 10㎛의 두께로 도금하는 것에 의해 형성할 수 있다.In this case, the
그리고, 제2 전극층(200B)의 두께는 후면 전극(200)의 전체 두께의 70% 이상으로 형성하는 것이 바람직하다.The thickness of the
도 6에서, 미설명 도면부호 600은 후면 전극(200)의 후면에 부착되는 지지 기판이다.In FIG. 6,
이어서, 보호층(PL)을 제거한다(S70).Next, the protective layer PL is removed (S70).
제3 보호층(PL3)을 제거할 때에는 제2 보호층(PL2)을 형성하는 금속 물질이 내식각성을 갖는 식각 용액을 사용한다. 이러한 공정에 따르면, 제3 보호층(PL3)을 제거하는 동안 제2 보호층(PL2)이 제거되지 않는다.When the third protective layer PL3 is removed, an etching solution in which the metal material forming the second protective layer PL2 has etching resistance is used. According to this process, the second protective layer PL2 is not removed while the third protective layer PL3 is removed.
그리고 제1 보호층(PL1)은 GaAs로 형성된 전면 콘택층(FC)이 내식각성을 갖는 제1 솔루션으로 제거할 수 있다.In addition, the first passivation layer PL1 may be removed by the first solution having the etching resistance of the front contact layer FC formed of GaAs.
보호층(PL)을 제거한 후, 제1 화합물 반도체층(CS1)의 제2 영역(A2)을 노출하는 식각 방지막(500B)을 제1 화합물 반도체층(CS1)의 제1 영역(A1)에 형성하고, 식각 방지막(500B)을 마스크로 사용하여 2차 메사 에칭을 실시한다(S80).After removing the protective layer PL, an
이와 같이, 1차 메사 에칭을 실시하는 단계 및 2차 메사 에칭을 실시하는 단계는 서로 다른 식각 방지막을 사용하여 실시할 수 있다.As such, the step of performing the first mesa etching and the step of performing the second mesa etching may be performed using different etching prevention films.
이 경우, 위에서 설명한 바와 같이 1차 메사 에칭을 실시한 후 식각 방지막(500A)을 제거하고, 2차 메사 에칭을 실시하기 위한 다른 식각 방지막(500B)을 제2 영역에 형성할 수 있다.In this case, as described above, after performing the first mesa etching, the
이와 달리, 1차 메사 에칭을 실시하는 단계 및 2차 메사 에칭을 실시하는 단계는 서로 동일한 식각 방지막을 사용하여 실시할 수 있다. Alternatively, the step of performing the first mesa etching and the step of performing the second mesa etching may be performed using the same etching prevention film.
이 경우, 1차 메사 에칭을 실시하기 위한 식각 방지막(500A)은 1차 메사 에칭을 완료한 후에 제거되지 않으며, 2차 메사 에칭을 실시한 후에 제거할 수 있다.In this case, the
2차 메사 에칭 단계(S80)는 제2 영역(A2)에 위치하며 GaInP로 형성된 제1 광 흡수층(PV1)을 제1 솔루션을 사용하여 제거하는 제2 메사 에칭 단계와, 제1 솔루션 및/또는 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제3 솔루션을 사용하여 제2 영역(A2)의 제2 주변층(BL2)을 제거하는 제3 메사 에칭 단계를 포함할 수 있다.Secondary mesa etching step (S80) is a second mesa etching step to remove the first light absorbing layer (PV1) formed of GaInP in the second region (A2) using a first solution, and the first solution and / or A third mesa that removes the second peripheral layer BL2 of the second region A2 using a third solution of phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI) An etching step may be included.
제3 메사 에칭 단계에서는 제2 영역(A2)에 위치하며 AlGaInP로 형성된 제1 후면 전계층(BSF1)을 제1 솔루션을 사용하여 제거하고, 제2 영역(A2)에 위치하며 GaAs로 형성된 후면 콘택층(BC)을 제3 솔루션을 사용하여 제거한다.In the third mesa etching step, the first backside electric field layer BSF1 positioned in the second region A2 and formed of AlGaInP is removed using the first solution, and the backside contact formed of GaAs in the second region A2 is removed. Layer BC is removed using a third solution.
통상적으로, 후면 전극(200)과 직접 접촉하는 제2 주변부(BL2)의 최하부층은 GaAs 또는 AlGaAs로 형성된 후면 콘택층(BC)이다.Typically, the bottom layer of the second peripheral portion BL2 in direct contact with the
그런데, 제2 솔루션을 이용하여 상기 최하부층, 예를 들어 후면 콘택층(BC)을 제거하면, 후면 콘택층(BC)을 제거하는 순간 제1 전극층(200A)이 제2 솔루션에 노출되는데, 제1 전극층(200A)을 형성하는 은(Ag)은 제2 솔루션에 의해 용해된다.However, when the bottom layer, for example, the back contact layer BC, is removed using the second solution, the
따라서, 본 발명에서는 GaAs 또는 AlGaAs로 형성되는 후면 콘택층(BC)을 제거하는 것이 가능하면서도 은(Ag)으로 형성된 제1 전극층(200A)이 용해되는 것을 방지할 수 있는 제3 솔루션을 사용한 제3 메사 에칭 단계를 이용하여 제2 주변층(BL2)의 최하부층(예, 후면 콘택층)을 에칭한다.Therefore, in the present invention, it is possible to remove the back contact layer (BC) formed of GaAs or AlGaAs, while using a third solution that can prevent the
제3 솔루션으로는 제1 전극층(200A)을 형성하는 은(Ag)이 내식각성을 갖는 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)의 혼합 용액을 사용할 수 있으며, 제3 솔루션은 인산:과산화수소:탈이온수를 1:0.3 내지3:5 내지 20의 비율로 혼합하여 형성할 수 있다.As a third solution, a mixed solution of phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI) having silver (Ag) forming the
제3 솔루션을 이용한 제3 메사 에칭 단계는 위에서 설명한 바와 같이, 메사 에칭 공정에서 가장 마지막 공정으로 실시할 수 있다.The third mesa etching step using the third solution may be performed as the last step in the mesa etching process, as described above.
이와 같이, 제3 솔루션을 사용한 제3 메사 에칭 단계를 이용하여 제2 주변층(BL2)의 최하부층(BC)을 에칭하면, 최하부층(BC)이 제거되는 순간 제1 전극층(200A)이 제3 솔루션에 노출된다. 하지만 제1 전극층(200A)을 형성하는 은(Ag)이 제3 솔루션에 대해 내식각성을 가지므로, 제1 전극층(60)은 제3 솔루션에 의해 용해되지 않는다.As such, when the bottom layer BC of the second peripheral layer BL2 is etched using the third mesa etching step using the third solution, the
제2 주변층(BL2)이 제1 후면 전계층(BSF1)을 구비하지 않는 경우, 제2 주변층(BL2)은 제3 솔루션을 사용한 1회의 식각 공정으로 제거할 수 있다.When the second peripheral layer BL2 does not include the first backside electric field layer BSF1, the second peripheral layer BL2 may be removed by one etching process using the third solution.
2차 메사 에칭 단계(S80)를 완료하면, 제1 화합물 반도체층(CS1)의 셀간 분리가 완료되며, 1개의 모기판(300)에서 복수의 화합물 반도체 태양전지를 제조할 수 있게 된다.When the secondary mesa etching step (S80) is completed, the separation between the cells of the first compound semiconductor layer (CS1) is completed, it is possible to manufacture a plurality of compound semiconductor solar cells in one mother substrate (300).
2차 메사 에칭 단계(S80)를 완료한 후에는 제2 영역(A2)에 위치하는 후면 전극 부분을 스크라이빙한다(S90). 스크라이빙은 레이저 등의 절단장치를 이용하여 실시할 수 있다.After the second mesa etching step S80 is completed, the back electrode portion positioned in the second area A2 is scribed (S90). Scribing can be performed using a cutting device, such as a laser.
그리고 전면 전극(100)은 스크라이빙 단계(S90)를 실시하기 이전, 또는 스크라이빙 단계(S90)를 실시한 이후에 형성할 수 있으며, 전면 콘택층(FC)은 전면 전극(100)을 마스크로 사용한 에칭 공정에 의해 제거될 수 있다. 따라서, 도 9에 도시한 바와 같이, 전면 전극(100)과 동일한 패턴으로 전면 콘택층(FC)을 형성할 수 있다.The
이상에서 설명한 방법에 따라 제조한 화합물 반도체 태양전지는 금(Au)에 비해 원자재 가격이 매우 저렴한 은(Ag)과 구리(Cu)를 사용하여 후면 전극(200)을 형성하면서도 화합물 반도체 태양전지의 제조 공정 중에 발생하는 문제점, 예컨대 제1 화합물 반도체층(CS1) 중에서 인듐 인(InP)을 기반으로 하는 층이 식각되지 않는 현상 및 후면 전극(200)의 일부가 용해되는 현상을 효과적으로 억제할 수 있다.The compound semiconductor solar cell manufactured according to the method described above is manufactured of the compound semiconductor solar cell while forming the
아래의 표 1은 금(Au)으로 형성된 후면 전극을 구비하는 종래의 화합물 반도체 태양전지와, 은(Ag)으로 형성된 제1 전극층(200A)과 구리로 형성된 제2 전극층(200B)을 포함하는 후면 전극(200)을 구비하는 실시예 1 및 2의 화합물 반도체 태양전지의 전기적 특성을 측정한 것이다.Table 1 below shows a conventional compound semiconductor solar cell having a back electrode formed of gold (Au), and a back surface including a
아래의 표 1에서, 실시예 1의 화합물 반도체 태양전지와 실시예 2의 화합물 반도체 태양전지는 본 발명의 제조 방법에 의해 제조한 복수의 태양전지 중에서 선택된 2개의 태양전지이다.In Table 1 below, the compound semiconductor solar cell of Example 1 and the compound semiconductor solar cell of Example 2 are two solar cells selected from a plurality of solar cells manufactured by the manufacturing method of the present invention.
상기 표 1을 참조하면, 실시예 1 및 2의 화합물 반도체 태양전지가 종래예의 화합물 반도체 태양전지와 동일 내지 유사한 전기적 특성을 나타내는 것을 알 수 있다.Referring to Table 1, it can be seen that the compound semiconductor solar cells of Examples 1 and 2 exhibit the same or similar electrical characteristics as the compound semiconductor solar cells of the prior art.
이상에서는 화합물 반도체 태양전지가 단일 접합 구조의 제1 화합물 반도체층(CS1)을 구비한 것을 예로 들어 설명하였지만, 화합물 반도체 태양전지는 다중 접합 구조의 제2 화합물 반도체층을 구비하는 것도 가능하다.In the above description, the compound semiconductor solar cell includes the first compound semiconductor layer CS1 having a single junction structure as an example, but the compound semiconductor solar cell may include the second compound semiconductor layer having a multiple junction structure.
즉, 본 발명의 제조 방법은 다중 접합 구조의 제2 화합물 반도체층을 구비한 화합물 반도체 태양전지를 제조할 때에도 사용이 가능하다.That is, the manufacturing method of this invention can be used also when manufacturing a compound semiconductor solar cell provided with the 2nd compound semiconductor layer of a multiple junction structure.
이하에서는 이중 접합 구조의 제2 화합물 반도체층(CS2)을 구비한 화합물 반도체 태양전지를 예로 들어 설명하지만, 본 발명의 제조 방법은 삼중 접합 이상의 구조를 갖는 화합물 반도체층을 구비한 화합물 반도체 태양전지를 제조할 때에도 사용할 수 있음이 자명하다.Hereinafter, a compound semiconductor solar cell having a second compound semiconductor layer (CS2) having a double junction structure will be described as an example, but the manufacturing method of the present invention provides a compound semiconductor solar cell having a compound semiconductor layer having a structure of triple junction or more. It is obvious that it can also be used when manufacturing.
이중 접합 구조의 제2 화합물 반도체층(CS2)을 구비한 화합물 반도체 태양전지에 대해 도 1 및 도 11 내지 도 13을 참조하여 설명하면, 본 실시예의 화합물 반도체 태양전지는 제1 셀(C1-1)과, 제1 셀(C1-1)의 후면에 위치하는 제2 셀(C2), 및 제1 셀(C1-1)과 제2 셀(C2)의 사이에 위치하는 제1 터널층(TRJ1)을 포함할 수 있다.A compound semiconductor solar cell having a second compound semiconductor layer CS2 having a double junction structure will be described with reference to FIGS. 1 and 11 to 13. The compound semiconductor solar cell of the present embodiment may include a first cell C1-1. ), The second cell C2 located on the rear surface of the first cell C1-1, and the first tunnel layer TRJ1 located between the first cell C1-1 and the second cell C2. ) May be included.
이때, 제1 셀(C1-1)은 제2 주변층(BL2-1)이 후면 콘택층(BC)을 구비하지 않는 점을 제외하면 나머지 구성이 도 9에 도시한 제1 셀(C1)과 동일하므로, 제1 셀(C1-1)에 대한 상세한 설명은 생략한다.In this case, the first cell C1-1 has the remaining configuration except that the second peripheral layer BL2-1 does not include the rear contact layer BC. Since the same, the detailed description of the first cell (C1-1) is omitted.
즉, 이중 접합 구조의 제2 화합물 반도체층(CS2)을 구비한 화합물 반도체 태양전지에서, 전면 콘택층(FC)은 탑 셀(top cell)에만 위치하며, 후면 콘택층(BC)은 바텀 셀(bottom cell)에만 위치한다.That is, in the compound semiconductor solar cell having the second compound semiconductor layer CS2 having the double junction structure, the front contact layer FC is positioned only in the top cell, and the back contact layer BC is the bottom cell. located only on the bottom cell).
도 13에 있어서, 탑 셀(top cell)은 제1 셀(C1-1)이며, 바텀 셀(bottom cell)은 제2 셀(C2)이다.In FIG. 13, a top cell is a first cell C1-1, and a bottom cell is a second cell C2.
이중 접합 구조의 제2 화합물 반도체층(CS2)을 구비한 화합물 반도체 태양전지의 제2 셀(C2)은 GaAs를 기반으로 하는 제2 광 흡수층(PV2), 제2 광 흡수층(PV2)의 제1 면에 위치하며 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제3 주변층(BL3), 및 제2 광 흡수층(PV2)의 제2 면에 위치하며 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제4 주변층(BL4)을 더 포함한다.The second cell C2 of the compound semiconductor solar cell having the second compound semiconductor layer CS2 having the double junction structure is formed of the second light absorbing layer PV2 and the first light absorbing layer PV2 based on GaAs. At least one third peripheral layer BL3 based on indium phosphorus (InP) and / or gallium arsenide (GaAs), and on a second side of the second light absorbing layer PV2 It further includes at least one fourth peripheral layer BL4 based on phosphorus (InP) and / or gallium arsenide (GaAs).
이러한 구성에서, 제1 셀(C1-1)과 제2 셀(C2) 사이에 위치하는 제1 터널층(TRJ1)은 제1 셀(C1-1)의 제2 주변층(BL2)의 구성 요소로 정의할 수도 있고, 제2 셀(C2)의 제3 주변층(BL3)의 구성 요소로 정의할 수도 있으며, 제2 주변층(BL2) 및 제3 주변층(BL3)과 별개의 층으로 정의할 수도 있다.In this configuration, the first tunnel layer TRJ1 positioned between the first cell C1-1 and the second cell C2 is a component of the second peripheral layer BL2 of the first cell C1-1. It may be defined as a component of the third peripheral layer BL3 of the second cell C2, and may be defined as a layer separate from the second peripheral layer BL2 and the third peripheral layer BL3. You may.
이하의 설명에서는 제1 터널층(TRJ)을 제3 주변층(BL3)의 구성 요소로 정의하고 설명한다.In the following description, the first tunnel layer TRJ is defined and described as a component of the third peripheral layer BL3.
제2 셀(C2)은 GaAs 기반의 화합물 반도체, 예를 들어 n형 GaAs로 형성되는 제2 베이스층(PV2-1) 및 제2 베이스층(PV2-1)과 pn 접합을 형성하며 p형 GaAs로 형성되는 제2 에미터층(PV2-2)을 포함하는 제2 광 흡수층(PV2), 제1 터널층(TRJ1)과 제2 베이스층(PV2-1) 사이에 위치하며 n형 GaInP로 형성되는 제2 윈도우층(WD2) 및 상기 제1 터널층(TRJ1)을 포함하는 제3 주변층(BL3), 및 제2 에미터층(PV2-2)의 후면에 위치하며 p형 GaAs로 형성되는 제2 후면 전계층(BSF2) 및 제2 후면 전계층(BSF2)과 후면 전극(200) 사이에 위치하는 후면 콘택층(BC)을 포함하는 제4 주변층(BL4)을 포함한다.The second cell C2 forms a pn junction with a second base layer PV2-1 and a second base layer PV2-1 formed of a GaAs-based compound semiconductor, for example, n-type GaAs. It is formed between the second light absorbing layer PV2 including the second emitter layer PV2-2, the first tunnel layer TRJ1 and the second base layer PV2-1 and formed of n-type GaInP. A second peripheral layer BL3 including the second window layer WD2 and the first tunnel layer TRJ1, and a second layer formed on the rear surface of the second emitter layer PV2-2 and formed of p-type GaAs And a fourth peripheral layer BL4 including a rear contact layer BSF2 and a rear contact layer BC positioned between the second rear electric field layer BSF2 and the
제2 셀(C2)은 제1 셀(C1-1)에서 흡수되지 못하고 제1 셀(C1-1)을 투과한 장파장의 빛을 흡수하기 위해 제1 셀(C1-1)의 후면에 위치한다.The second cell C2 is positioned at the rear of the first cell C1-1 in order to absorb light having a long wavelength transmitted through the first cell C1-1 without being absorbed by the first cell C1-1. .
따라서, 제2 베이스층(PV2-1)과 제2 에미터층(PV2-2)은 제1 셀(C1-1)의 제1 베이스층(PV1-1)과 제1 에미터층(PV1-2)을 형성하는 GaInP의 밴드갭(대략 1.9Ev)보다 낮은 밴드갭을 갖는 물질, 예를 들어 대략 1.42eV의 밴드갭을 갖는 GaAs로 형성된다.Therefore, the second base layer PV2-1 and the second emitter layer PV2-2 are formed of the first base layer PV1-1 and the first emitter layer PV1-2 of the first cell C1-1. It is formed of a material having a bandgap lower than the bandgap of GaInP (approximately 1.9Ev), for example, GaAs having a bandgap of approximately 1.42 eV.
그리고, 제2 셀(C2)의 제2 윈도우층(WD2)과 제2 후면 전계층(BSF2)은 제2 베이스층(PV2-1)과 제2 에미터층(PV2-2)보다 높은 밴드갭을 갖는 물질, 예를 들어 GaInP 또는 AlGaInP로 형성될 수 있다.The second window layer WD2 and the second back surface field layer BSF2 of the second cell C2 have a higher bandgap than the second base layer PV2-1 and the second emitter layer PV2-2. It can be formed of a material having, for example, GaInP or AlGaInP.
이때, 제2 셀(C2)의 제2 윈도우층(WD2) 및 제2 후면 전계층(BSF2)이 제1 윈도우층(WD1) 및 제1 후면 전계층(BSF1)과 달리 알루미늄을 포함하지 않는 GaInP로 형성될 수도 있는데, 그 이유는 제2 셀(C2)의 제2 베이스층(PV2-1)과 제2 에미터층(PV2-2)의 밴드갭이 제1 셀(C1)의 제1 베이스층(PV1-1)과 제1 에미터층(PV1-2)의 밴드갭보다 낮기 때문이다.In this case, unlike the first window layer WD1 and the first rear electric field layer BSF1, the second window layer WD2 and the second rear electric field layer BSF2 of the second cell C2 do not contain aluminum. The band gap between the second base layer PV2-1 and the second emitter layer PV2-2 of the second cell C2 may be formed in the first base layer of the first cell C1. This is because it is lower than the band gap of (PV1-1) and the first emitter layer (PV1-2).
제1 터널층(TRJ1)은 p형 불순물이 제1 후면 전계층(BSF1)보다 고농도로 도핑된 p+형 AlGaAs로 형성되며 제1 후면 전계층(BSF1)과 물리적으로 직접 접촉하는 제1 층(TRJ1-1)과, n형 불순물이 제2 윈도우층(WD2)보다 고농도로 도핑된 n+형 GaInP로 형성되며 제2 윈도우층(WD2)과 물리적으로 직접 접촉하는 제2 층(TRJ1-2)을 포함할 수 있다.The first tunnel layer TRJ1 is formed of p + type AlGaAs doped with a higher concentration of p-type impurities than the first back surface field layer BSF1, and the first layer TRJ1 is in direct physical contact with the first back surface field layer BSF1. -1) and a second layer (TRJ1-2) in which n-type impurities are formed of n + type GaInP doped at a higher concentration than the second window layer WD2 and in direct physical contact with the second window layer WD2. can do.
이하에서 도 13에 도시한 화합물 반도체 태양전지의 제조 방법에 대해 설명한다.Hereinafter, the manufacturing method of the compound semiconductor solar cell shown in FIG. 13 is demonstrated.
본 실시예의 제조 방법에 있어서, 화합물 반도체층 형성 단계(S20)와 1차 메사 에칭 단계(S30) 및 2차 메사 에칭 단계(S80)를 제외한 나머지 구성은 단일 접합 구조의 제1 화합물 반도체층(CS1)을 구비한 화합물 반도체 태양전지의 제조 방법과 서로 동일하므로, 이에 대해 상세한 설명은 생략한다.In the manufacturing method of this embodiment, except for the compound semiconductor layer forming step (S20), the first mesa etching step (S30) and the second mesa etching step (S80), the rest of the configuration is a first compound semiconductor layer (CS1 of a single junction structure) Since it is the same as the manufacturing method of the compound semiconductor solar cell provided with), detailed description is abbreviate | omitted.
즉, 본 실시예의 제조 방법에 있어서, 희생층 형성 단계(S10)는 도 2에 도시한 구성과 동일하고, 보호층 형성 단계(S40)는 도 4에 도시한 구성과 동일하며, 분리 단계는 도 5에 도시한 구성과 동일하다.That is, in the manufacturing method of this embodiment, the sacrificial layer forming step (S10) is the same as the configuration shown in Figure 2, the protective layer forming step (S40) is the same as the configuration shown in Figure 4, the separation step is shown in FIG. It is the same as the structure shown in 5.
그리고 후면 전극 형성 단계는 도 6에 도시한 구성과 동일하며, 스크라이빙 단계는 도 8에 도시한 구성과 동일하다.The back electrode forming step is the same as the configuration shown in FIG. 6, and the scribing step is the same as the configuration shown in FIG. 8.
그리고 보호층 제거 단계(S70)도 전술한 실시예의 구성과 동일하다.The protective layer removing step S70 is also the same as that of the above-described embodiment.
본 실시예의 제조 방법은 후면 전극(200)을 형성하기 이전에 1차 메사 에칭 단계를 실시하여 제2 화합물 반도체층(CS2)을 형성하는 복수의 층 중에서 제1 셀(C1-1)을 형성하는 복수의 층을 메사 에칭하고, 후면 전극(200)을 형성한 후, 2차 메사 에칭 단계를 실시하여 제2 화합물 반도체층(CS2) 중에서 제2 셀(C2)을 형성하는 복수의 층을 메사 에칭하는 것을 특징으로 한다.In the manufacturing method of the present embodiment, the first cell C1-1 is formed from a plurality of layers forming the second compound semiconductor layer CS2 by performing a first mesa etching step before forming the
즉, 이중 접합 구조의 제2 화합물 반도체층(CS2)을 구비한 화합물 반도체 태양전지를 제조할 때, 제1 셀(C1-1)을 형성하는 화합물 반도체층을 메사 에칭하는 1차 메사 에칭 단계는 제1 솔루션 및/또는 제2 솔루션을 사용하여 제2 영역(A2)의 제1 주변층(BL1)을 제거하는 제1 메사 에칭 단계, 제1 솔루션을 사용하여 제2 영역(A2)의 제1 광 흡수층(PV1)을 제거하는 제2 메사 에칭 단계, 및 제1 솔루션 및/또는 제2 솔루션을 사용하여 제2 영역(A2)의 제2 주변층(BL2)을 제거하는 제3 메사 에칭 단계를 포함한다.That is, when manufacturing a compound semiconductor solar cell having a second compound semiconductor layer CS2 having a double junction structure, the first mesa etching step of mesa etching the compound semiconductor layer forming the first cell C1-1 may be performed. A first mesa etching step of removing the first peripheral layer BL1 of the second region A2 using the first solution and / or the second solution, a first of the second region A2 using the first solution A second mesa etching step of removing the light absorbing layer PV1 and a third mesa etching step of removing the second peripheral layer BL2 of the second region A2 using the first solution and / or the second solution. Include.
그리고 제2 셀(C2)을 형성하는 화합물 반도체층을 메사 에칭하는 2차 메사 에칭 단계는 제1 솔루션 및/또는 제2 솔루션을 사용하여 제2 영역(A2)의 제3 주변층(BL3)을 제거하는 제4 메사 에칭 단계, 제2 솔루션을 사용하여 제2 영역(A2)의 제2 광 흡수층(PV2)을 제거하는 제5 메사 에칭 단계, 및 제2 솔루션 및/또는 제3 솔루션을 사용하여 제2 영역(A2)의 제4 주변층(BL4)을 제거하는 제6 메사 에칭 단계를 포함할 수 있다.In the second mesa etching step of mesa etching the compound semiconductor layer forming the second cell C2, the third peripheral layer BL3 of the second region A2 may be formed using the first solution and / or the second solution. A fourth mesa etching step of removing, a fifth mesa etching step of removing the second light absorbing layer PV2 of the second region A2 using the second solution, and a second solution and / or a third solution A sixth mesa etching step of removing the fourth peripheral layer BL4 of the second region A2 may be performed.
도 11 및 도 12에서는 모기판(300)에서 분리된 1개의 제2 화합물 반도체층(CS2)을 사용하여 2개의 화합물 반도체 태양전지를 형성하는 것을 예로 들어 설명하지만, 화합물 반도체 태양전지의 개수는 필요에 따라 적절히 선택할 수 있다.11 and 12 illustrate that two compound semiconductor solar cells are formed using one second compound semiconductor layer CS2 separated from the
이에 대해 구체적으로 설명하면, 모기판(300)에 희생층(400)을 형성한 후, 희생층(400) 위에 이중 접합 구조의 제2 화합물 반도체층(CS2)을 형성한다.In detail, after the
이중 접합 구조의 제2 화합물 반도체층(CS2)은 후면 콘택층(BC)과 제2 후면 전계층(BSF2)을 포함하는 제4 주변층(BL4)을 희생층(400) 위에 형성하고, 제2 에미터층(PV2-2)과 제2 베이스층(PV2-1)을 포함하는 제2 광 흡수층(PV2), 제2 윈도우층(WD2)과 제1 터널층(TRJ1)을 포함하는 제3 주변층(BL3), 제1 후면 전계층(BSF1)을 포함하는 제2 주변층(BL2), 제1 에미터층(PV1-2)과 제1 베이스층(PV1-1)을 포함하는 제1 광 흡수층(PV1), 및 제1 윈도우층(WD1)과 전면 콘택층(FC)을 포함하는 제1 주변층(BL1)을 제4 주변층(BL4) 위에 순차적으로 형성하는 것에 의해 제조할 수 있다.The second compound semiconductor layer CS2 having the double junction structure forms a fourth peripheral layer BL4 including the rear contact layer BC and the second rear electric field layer BSF2 on the
이때, 제1 주변층(BL1) 내지 제4 주변층(BL4) 중에서 복수의 층으로 이루어진 주변층의 경우 적어도 하나의 층은 생략이 가능하다.In this case, at least one layer may be omitted in the case of the peripheral layer including a plurality of layers among the first peripheral layer BL1 to the fourth peripheral layer BL4.
이중 접합 구조의 제2 화합물 반도체층(CS2)을 형성한 다음, 제2 화합물 반도체층(CS2)의 제2 영역(A2)을 노출하는 식각 방지막(500A)을 사용하여 1차 메사 에칭을 실시한다.After forming the second compound semiconductor layer CS2 having the double junction structure, first mesa etching is performed using the
본 실시예에서, 후면 전극(200)을 형성하기 전에 1차 메사 에칭을 실시하는 이유는 제2 셀(C2)을 형성하는 화합물 반도체층(CS) 중에서 InP를 기반으로 형성된 층을 제거하기 위해 제1 솔루션을 사용한 식각 공정을 실시할 때, 후면 전극(200)을 형성하는 물질인 은(Ag)/구리(Cu)의 산화 경향이 InP를 기반으로 형성된 층(GaInP, AlInP, AlGaInP 등)에 비해 높음으로 인해 상기 층들의 식각이 잘 이루어지지 않는 것을 방지하기 위함이다.In the present embodiment, the reason for performing the first mesa etching before forming the
이와 같이, 후면 전극(200)을 형성하기 전에 제1 셀(C1-1)을 형성하는 화합물 반도체층을 1차 메사 에칭하면, 제2 셀(C2)을 형성하는 화합물 반도체층(CS) 중에서 GaInP, AlInP, 또는 AlGaInP로 형성된 층의 제거하고자 하는 부분을 효과적으로 제거할 수 있다.As described above, if the compound semiconductor layer forming the first cell C1-1 is first mesa-etched before forming the
제1 셀(C1-1)을 메사 에칭하는 1차 메사 에칭 단계는 제2 영역(A2)에 위치하는 제1 주변층(BL1) 부분을 제1 솔루션 및/또는 제2 솔루션을 사용하여 제거하는 제1 메사 에칭 단계, 제2 영역(A2)에 위치하는 제1 광 흡수층(PV1) 부분을 제1 솔루션을 사용하여 제거하는 제2 메사 에칭 단계, 및 제2 영역(A2)에 위치하는 제2 주변층(BL2) 부분을 제1 솔루션 및/또는 제2 솔루션을 사용하여 제거하는 제3 메사 에칭 단계를 포함한다.The first mesa etching step of mesa etching the first cell C1-1 may be performed by using a first solution and / or a second solution to remove a portion of the first peripheral layer BL1 positioned in the second area A2. A first mesa etching step, a second mesa etching step of removing a portion of the first light absorbing layer PV1 positioned in the second region A2 using the first solution, and a second located in the second region A2 And a third mesa etching step of removing the portion of the peripheral layer BL2 using the first solution and / or the second solution.
구체적으로, 제2 영역(A2)에 위치하며 n+형 GaAs로 형성된 전면 콘택층(FC)을 제2 솔루션을 사용하여 제거하고, n형 AlGaInP로 형성된 제1 윈도우층(WD1)을 제1 솔루션을 사용하여 제거한다(제1 주변층을 제거하기 위한 제1 메사 에칭 단계).Specifically, the front contact layer FC positioned in the second region A2 and formed of n + type GaAs is removed using the second solution, and the first window layer WD1 formed of n type AlGaInP is removed from the first solution. Removal (first mesa etching step to remove the first peripheral layer).
이어서, GaInP로 형성된 제1 광 흡수층(PV1) 및 p형 AlGaInP로 형성된 제1 후면 전계층(BSF1)을 제1 솔루션을 사용하여 순차적으로 제거한다(제1 광 흡수층을 제거하기 위한 제2 메사 에칭 단계 및 제2 주변층을 제거하기 위한 제3 메사 에칭 단계).Subsequently, the first light absorbing layer PV1 formed of GaInP and the first backside electric field layer BSF1 formed of p-type AlGaInP are sequentially removed using the first solution (second mesa etching for removing the first light absorbing layer). And a third mesa etch step to remove the second peripheral layer.
이러한 1차 메사 에칭 단계(S30)를 실시하면, 제2 화합물 반도체층(CS2) 중 제2 영역(A2)에 위치하며 제1 셀(C1-1)을 형성하는 화합물 반도체층이 제거되므로, 제1 영역(A1)은 제1 두께(T1)의 제1 부분(P1)으로 형성되고, 제2 화합물 반도체층(CS2)의 제2 영역(A2)은 제1 두께(T1)에 비해 작은 제3 두께(T3)의 제3 부분(P3)으로 형성된다.When the first mesa etching step S30 is performed, the compound semiconductor layer positioned in the second region A2 of the second compound semiconductor layer CS2 and forming the first cell C1-1 is removed. The first region A1 is formed of the first portion P1 of the first thickness T1, and the second region A2 of the second compound semiconductor layer CS2 is smaller than the first thickness T1. The third portion P3 of the thickness T3 is formed.
1차 메사 에칭 단계(S30)를 실시하기 위한 식각 방지막(500A)은 1차 메사 에칭 단계(S30)를 실시한 후에 제거할 수도 있지만, 1차 메사 에칭 단계(S30)를 실시한 후 식각 방지막(500A)을 제거하지 않고 2차 메사 에칭 단계(S80)에서 마스크로 사용할 수도 있다.Although the
이어서, 제2 화합물 반도체층(CS2)의 제1 면 위에 보호층(PL)을 형성하고(S40), ELO(Epitaxial Lift Off) 공정을 실시하여 희생층(400)을 제거함으로써 제2 화합물 반도체층(CS2)을 모기판(300)과 분리한다(S50).Subsequently, the protective layer PL is formed on the first surface of the second compound semiconductor layer CS2 (S40), and the second compound semiconductor layer is removed by performing an epitaxial lift off (ELO) process. CS2 is separated from the mother substrate 300 (S50).
이어서, 제1 면의 반대쪽인 제2 화합물 반도체층(CS2)의 제2 면 위에 후면 전극(200)을 형성하고(S60), 보호층(PL)을 제거한 후(S70), 2차 메사 에칭을 실시한다(S80).Subsequently, after forming the
제2 셀(C2)을 형성하는 화합물 반도체층을 메사 에칭하는 2차 메사 에칭 단계(S80)는 제2 영역(A2)에 위치하는 제3 주변층(BL3) 부분을 제1 솔루션 및/또는 제2 솔루션을 사용하여 제거하는 제4 메사 에칭 단계, 제2 영역(A2)에 위치하는 제2 광 흡수층(PV2) 부분을 제2 솔루션을 사용하여 제거하는 제5 메사 에칭 단계, 및 제2 영역(A2)에 위치하는 제4 주변층(BL4) 부분을 제2 솔루션 및/또는 제3 솔루션을 사용하여 제거하는 제6 메사 에칭 단계를 포함할 수 있다.In the second mesa etching step S80 of mesa etching the compound semiconductor layer forming the second cell C2, a portion of the third peripheral layer BL3 positioned in the second region A2 may be formed into a first solution and / or a first solution. A fourth mesa etching step of removing using the second solution, a fifth mesa etching step of removing the portion of the second light absorbing layer PV2 positioned in the second area A2 using the second solution, and a second area And a sixth mesa etching step of removing a portion of the fourth peripheral layer BL4 positioned in A2) using the second solution and / or the third solution.
이에 대해 구체적으로 설명하면, 제2 영역(A2)에 위치하는 제1 터널층(TRJ1)의 제1 층(TRJ1-1) 부분을 제2 솔루션을 사용하여 제거하고, 제2 영역(A2)에 위치하는 제1 터널층(TRJ1)의 제2 층(TRJ1-2) 부분 및 제2 윈도우층(WD2) 부분을 제1 솔루션을 사용하여 제거하여 제3 주변층(BL3)을 제거한다(제3 주변층을 제거하기 위한 제4 메사 에칭 단계).In detail, the first layer TRJ1-1 of the first tunnel layer TRJ1 positioned in the second region A2 is removed using the second solution, and the second region A2 is removed. The third peripheral layer BL3 is removed by removing the portion of the second layer TRJ1-2 and the portion of the second window layer WD2 of the located first tunnel layer TRJ1 using the first solution (third Fourth mesa etching step to remove the peripheral layer).
이어서 제2 영역(A2)에 위치하는 제2 광 흡수층(PV2) 부분을 제2 솔루션을 사용하여 제거한다(제2 광 흡수층을 제거하기 위한 제5 메사 에칭 단계).Subsequently, the portion of the second light absorbing layer PV2 positioned in the second region A2 is removed using the second solution (a fifth mesa etching step for removing the second light absorbing layer).
계속하여, 제2 솔루션을 사용하여 제2 후면 전계층(BSF2)을 제거하고, 제3 솔루션을 사용하여 후면 콘택층(BC)을 제거한다(제4 주변층을 제거하기 위한 제6 메사 에칭 단계).Subsequently, the second backside field layer BSF2 is removed using the second solution, and the backside contact layer BC is removed using the third solution (sixth mesa etching step to remove the fourth peripheral layer). ).
2차 메사 에칭 단계(S80)를 완료하면, 제2 화합물 반도체층(CS2)의 셀간 분리가 완료된다.When the second mesa etching step S80 is completed, the inter-cell separation of the second compound semiconductor layer CS2 is completed.
이어서, 제2 영역(A2)에 위치하는 후면 전극(200) 부분을 스크라이빙하며(S90), 스크라이빙 단계(S90)를 실시하기 이전, 또는 스크라이빙 단계(S90)를 실시한 이후에 전면 전극(100)을 형성하고, 전면 전극(100)을 마스크로 사용한 에칭 공정에 의해 전면 콘택층(FC)을 패터닝한다.Subsequently, a portion of the
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
C1: 제1 셀 C2: 제2 셀
FC: 전면 콘택층 BC: 후면 콘택층C1: first cell C2: second cell
FC: front contact layer BC: rear contact layer
Claims (10)
상기 희생층 위에 화합물 반도체층을 형성하는 단계;
1차 메사 에칭을 실시하여, 상기 화합물 반도체층의 제1 영역을 제1 두께의 제1 부분으로 형성함과 아울러, 상기 화합물 반도체층의 제2 영역을 상기 제1 두께에 비해 작은 제2 두께의 제2 부분으로 형성하는 단계;
상기 화합물 반도체층의 제1 면 위에 보호층을 형성하는 단계;
상기 희생층을 제거하여 상기 화합물 반도체층을 상기 모기판과 분리하는 단계;
상기 제1 면의 반대쪽인 상기 화합물 반도체층의 제2 면 위에 후면 전극을 형성하는 단계;
상기 보호층을 제거하는 단계;
2차 메사 에칭을 실시하여, 상기 제2 영역의 상기 화합물 반도체층의 상기 제2 부분을 제거하는 단계; 및
상기 제2 영역의 후면 전극을 스크라이빙하는 단계
를 포함하는 화합물 반도체 태양전지의 제조 방법.Forming a sacrificial layer on the mother substrate;
Forming a compound semiconductor layer on the sacrificial layer;
Primary mesa etching is performed to form a first region of the compound semiconductor layer as a first portion having a first thickness, and to form a second region of the compound semiconductor layer having a second thickness smaller than the first thickness. Forming into a second portion;
Forming a protective layer on the first surface of the compound semiconductor layer;
Removing the sacrificial layer to separate the compound semiconductor layer from the mother substrate;
Forming a back electrode on a second side of the compound semiconductor layer opposite to the first side;
Removing the protective layer;
Performing a second mesa etch to remove the second portion of the compound semiconductor layer in the second region; And
Scribing a back electrode of the second region
Method for producing a compound semiconductor solar cell comprising a.
상기 후면 전극을 형성하는 단계는,
상기 화합물 반도체층의 제2 면과 직접 접촉하는 제1 전극층을 은(Ag)으로 형성하는 단계; 및
상기 제1 전극층의 후면에 구리(Cu)로 제2 전극층을 형성하는 단계
를 포함하는 화합물 반도체 태양전지의 제조 방법.In claim 1,
Forming the back electrode,
Forming a first electrode layer, which is in direct contact with the second surface of the compound semiconductor layer, with silver (Ag); And
Forming a second electrode layer of copper (Cu) on a rear surface of the first electrode layer;
Method for producing a compound semiconductor solar cell comprising a.
상기 화합물 반도체층은,
인듐 인(InP)을 기반으로 하는 제1 광 흡수층;
상기 제1 광 흡수층의 제1 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제1 주변층; 및
상기 제1 광 흡수층의 제2 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제2 주변층
을 포함하는 화합물 반도체 태양전지의 제조 방법.In claim 1,
The compound semiconductor layer,
A first light absorbing layer based on indium phosphorus (InP);
At least one first peripheral layer on the first surface of the first light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs); And
At least one second peripheral layer on the second side of the first light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs)
Method for producing a compound semiconductor solar cell comprising a.
상기 1차 메사 에칭 단계는,
염산(HCl)을 포함하는 제1 솔루션 및/또는 수산화 암모늄(NH4OH)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제2 솔루션을 사용하여 상기 제2 영역의 상기 제1 주변층을 제거하는 제1 메사 에칭 단계를 포함하고,
상기 2차 메사 에칭 단계는,
상기 제2 솔루션을 사용하여 상기 제2 영역의 상기 제1 광 흡수층을 제거하는 제2 메사 에칭 단계; 및
상기 제1 솔루션 및/또는 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제3 솔루션을 사용하여 상기 제2 영역의 상기 제2 주변층을 제거하는 제3 메사 에칭 단계
를 포함하는 화합물 반도체 태양전지의 제조 방법.In claim 3,
The first mesa etching step,
Hydrochloric acid, the first solution and / or ammonium hydroxide (NH 4 OH) / hydrogen peroxide (H 2 O 2) / deionized water to the first of the second area using the second solution, a mixture of (DI) containing the (HCl) A first mesa etch step of removing the peripheral layer,
The second mesa etching step,
A second mesa etch step of removing the first light absorbing layer in the second region using the second solution; And
Removing the second peripheral layer of the second region by using a third solution mixed with the first solution and / or phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI) Third mesa etching step
Method for producing a compound semiconductor solar cell comprising a.
상기 화합물 반도체층은,
갈륨 아세나이드(GaAs)를 기반으로 하는 제2 광 흡수층;
상기 제2 광 흡수층의 제1 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제3 주변층; 및
상기 제2 광 흡수층의 제2 면에 위치하며, 인듐 인(InP) 및/또는 갈륨 아세나이드(GaAs)를 기반으로 하는 적어도 한 층 이상의 제4 주변층
을 더 포함하며,
상기 제2 광 흡수층은 상기 제1 광 흡수층과 상기 후면 전극 사이에 위치하는 화합물 반도체 태양전지의 제조 방법.In claim 1,
The compound semiconductor layer,
A second light absorbing layer based on gallium arsenide (GaAs);
At least one third peripheral layer on the first surface of the second light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs); And
At least one fourth peripheral layer on the second side of the second light absorbing layer and based on indium phosphorus (InP) and / or gallium arsenide (GaAs)
More,
And the second light absorbing layer is positioned between the first light absorbing layer and the back electrode.
상기 1차 메사 에칭 단계는,
염산(HCl)을 포함하는 제1 솔루션 및/또는 수산화 암모늄(NH4OH)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제2 솔루션을 사용하여 상기 제2 영역의 상기 제1 주변층을 제거하는 제1 메사 에칭 단계;
상기 제1 솔루션을 사용하여 상기 제2 영역의 상기 제1 광 흡수층을 제거하는 제2 메사 에칭 단계; 및
상기 제1 솔루션 및/또는 상기 제2 솔루션을 사용하여 상기 제2 영역의 상기 제2 주변층을 제거하는 제3 메사 에칭 단계
를 포함하고,
상기 2차 메사 에칭 단계는,
상기 제1 솔루션 및/또는 상기 제2 솔루션을 사용하여 상기 제2 영역의 상기 제3 주변층을 제거하는 제4 메사 에칭 단계;
상기 제2 솔루션을 사용하여 상기 제2 영역의 상기 제2 광 흡수층을 제거하는 제5 메사 에칭 단계; 및
상기 제2 솔루션 및/또는 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)를 혼합한 제3 솔루션을 사용하여 상기 제2 영역의 상기 제4 주변층을 제거하는 제6 메사 에칭 단계
를 포함하는 화합물 반도체 태양전지의 제조 방법.In claim 5,
The first mesa etching step,
The first solution of hydrochloric acid (HCl) and / or the second solution using a second solution mixed with ammonium hydroxide (NH 4 OH) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI) A first mesa etching step of removing the peripheral layer;
A second mesa etching step of removing the first light absorbing layer in the second region using the first solution; And
A third mesa etching step of removing the second peripheral layer of the second region using the first solution and / or the second solution
Including,
The second mesa etching step,
A fourth mesa etching step of removing the third peripheral layer of the second region using the first solution and / or the second solution;
A fifth mesa etching step of removing the second light absorbing layer in the second region using the second solution; And
Removing the fourth peripheral layer of the second region using a third solution mixed with the second solution and / or phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI). Sixth mesa etching step
Method for producing a compound semiconductor solar cell comprising a.
상기 제2 주변층 또는 상기 제4 주변층 중에서 상기 후면 전극과 직접 접촉하고 있는 최하부층은 갈륨 아세나이드(GaAs)를 기반으로 형성하며, 상기 최하부층은 상기 제3 솔루션을 사용하여 제거하는 화합물 반도체 태양전지의 제조 방법.In claim 4 or 6,
The lowermost layer in direct contact with the back electrode of the second or fourth peripheral layer is formed based on gallium arsenide (GaAs), and the lowermost layer is removed using the third solution. Method of manufacturing a solar cell.
상기 제3 솔루션은 인산(H3PO4)/과산화수소(H2O2)/탈이온수(DI)를 1:0.3 내지3:5 내지 20의 비율로 혼합하여 형성하는 화합물 반도체 태양전지의 제조 방법.In claim 7,
The third solution is a method of manufacturing a compound semiconductor solar cell formed by mixing phosphoric acid (H 3 PO 4 ) / hydrogen peroxide (H 2 O 2 ) / deionized water (DI) in a ratio of 1: 0.3 to 3: 5 to 20. .
상기 보호층을 형성하는 단계는,
인듐 인(InP)을 기반으로 하는 제1 보호층을 상기 제1 주변층 위에 형성하는 단계;
구리(Cu)로 형성된 제2 보호층을 상기 제1 보호층 위에 형성하는 단계;
은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo) 중에서 선택된 적어도 하나 또는 이의 합금으로 형성된 제3 보호층을 상기 제2 보호층 위에 형성하는 단계; 및
보호 필름을 상기 제3 보호층 위에 부착하는 단계
를 포함하는 화합물 반도체 태양전지의 제조 방법.In claim 8,
Forming the protective layer,
Forming a first protective layer based on indium phosphorus (InP) on the first peripheral layer;
Forming a second protective layer formed of copper (Cu) on the first protective layer;
A third protective layer formed of at least one selected from silver (Ag), gold (Au), platinum (Pt), palladium (Pd), nickel (Ni), and molybdenum (Mo) or an alloy thereof is formed on the second protective layer. Doing; And
Attaching a protective film on the third protective layer
Method for producing a compound semiconductor solar cell comprising a.
상기 1차 메사 에칭을 실시하는 단계 및 상기 2차 메사 에칭을 실시하는 단계는 서로 다른 식각 방지막을 사용하여 실시하는 화합물 반도체 태양전지의 제조 방법.In claim 8,
The performing of the first mesa etching and the step of performing the second mesa etching is a method of manufacturing a compound semiconductor solar cell using a different etching prevention film.
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