KR20190108541A - Chip electronic component and board having the same mounted thereon - Google Patents
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Abstract
Description
본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.The present invention relates to a chip electronic component and its mounting substrate.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.An inductor, one of the electronic components of a chip, is a typical passive element that removes noise by forming an electronic circuit together with a resistor and a capacitor, and amplifies a specific frequency band signal by combining with a capacitor using electromagnetic characteristics. It is used for the structure of a resonance circuit, a filter circuit, etc.
최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 파워 인덕터의 개발이 이어지고 있다.Recently, miniaturization and thinning of IT devices such as various communication devices or display devices have been accelerated, and various devices such as inductors, capacitors, and transistors employed in such IT devices have also been continuously researched to miniaturize and thin. . Therefore, the inductor has been rapidly switched to a compact and high-density surface mount chip, and the thin film type power inductor formed by mixing magnetic powder with resin on the coil pattern formed by plating on the upper and lower surfaces of the thin film insulation substrate. Development continues.
상기 파워 인덕터는 제품 내의 다양한 IC에 다양한 전압을 공급하는 역할을 하는 수동 소자로서, 주로 IC가 구동되는 전원단 출력측에 배치되어 전류를 안정되게 IC로 공급하는 역할을 하고 있다.The power inductor is a passive device that supplies various voltages to various ICs in a product. The power inductor is mainly disposed at an output side of a power stage in which the IC is driven to provide a stable supply of current to the IC.
한편, 전자기기의 소형화 및 고성능화가 가속화됨에 따라 사용되는 부품이나 디바이스에 소형화 및 저저항화에 의한 발열의 억제가 동시에 요구된다.On the other hand, as miniaturization and high performance of electronic devices are accelerated, the suppression of heat generation due to miniaturization and low resistance is simultaneously required for parts and devices used.
또한, 박막형 파워 인덕터를 값싸게 공급하기 위한 재료비의 절감 역시 필요한 상황이다.In addition, it is also necessary to reduce material costs to supply thin film power inductors at low cost.
일반적인 박막형 파워 인덕터의 경우 외부전극은 실장되는 인쇄 기판과의 전기적 연결성 제공을 주목적으로 하기 때문에 고전도성이 요구되는데, 자성체 본체를 구성하는 자성체 입자와 에폭시 수지층으로 인해 300℃ 이상의 고온에서 전극 소성에 의한 외부전극 형성이 어려운 문제가 있다.In the case of general thin film power inductors, the external electrode is required to have high conductivity because the external electrode is mainly intended to provide electrical connectivity with the printed board to be mounted. There is a problem that the external electrode is difficult to form.
따라서, 외부전극을 전기 전도도가 우수한 귀금속인 은(Ag) 등을 필러로 사용하여 형성하게 되나, 이 경우 재료비가 상승하는 문제가 있다.Therefore, the external electrode is formed by using silver (Ag) or the like, which is a noble metal having excellent electrical conductivity, as a filler, but there is a problem in that the material cost increases.
본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.The present invention relates to a chip electronic component and its mounting substrate.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,In order to solve the above problems, an embodiment of the present invention,
절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체와 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극을 포함하며, 상기 외부전극은 코일 도체 패턴과 접속하도록 상기 자성체 본체의 측면에 배치된 제1 도금층과 상기 제1 도금층을 피복하며, 상기 자성체 본체의 주면으로 연장하여 배치된 전도성 수지층을 포함하는 칩 전자부품을 제공한다.A magnetic body including an insulating substrate and a coil conductor pattern formed on at least one surface of the insulating substrate, and external electrodes formed at both ends of the magnetic body to be connected to ends of the coil conductor pattern, wherein the external electrodes are coil conductors. A chip electronic component comprising a first plating layer disposed on a side surface of the magnetic body and the first plating layer to be connected to a pattern, and including a conductive resin layer disposed to extend to a main surface of the magnetic body.
상술한 과제를 해결하기 위하여 본 발명의 다른 실시형태는,In order to solve the above problem, another embodiment of the present invention,
상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 칩 전자부품을 포함하는 칩 전자부품의 실장 기판을 제공한다.A printed circuit board having a printed circuit board having first and second electrode pads thereon and the chip electronic component provided on the printed circuit board is provided.
본 발명의 일 실시형태의 칩 전자부품에 의하면 은(Ag)과 같은 귀금속이 아닌 저가의 비금속을 사용하면서도, 인덕터 성능의 핵심 요소 중의 하나인 직류 저항(Rdc)을 효과적으로 낮출 수 있다.According to the chip electronic component of one embodiment of the present invention, it is possible to effectively lower the DC resistance (Rdc), which is one of the key elements of the inductor performance, while using a low-cost nonmetal other than a noble metal such as silver (Ag).
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 점선 부분을 확대하여 도시한 개략도이다.
도 4는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.1 is a schematic perspective view illustrating an internal coil pattern of a chip electronic component according to an exemplary embodiment of the present disclosure.
FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
3 is an enlarged schematic view of a dotted line part of FIG. 2.
4 is a perspective view illustrating a board in which the chip electronic component of FIG. 1 is mounted on a printed circuit board.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the invention may be modified in many different forms and should not be construed as limited to the embodiments set forth herein. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and thicknesses are exaggerated in order to clearly express various layers and regions. It demonstrates using a sign.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise.
칩 전자부품Chip electronic components
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a chip electronic component according to an exemplary embodiment of the present invention will be described, but a thin film inductor will be described, but is not limited thereto.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.1 is a schematic perspective view illustrating an internal coil pattern of a chip electronic component according to an exemplary embodiment of the present disclosure.
도 2는 도 1의 I-I'선에 의한 단면도이다.FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
도 3은 도 2의 점선 부분을 확대하여 도시한 개략도이다.3 is an enlarged schematic view of a dotted line part of FIG. 2.
도 1 내지 도 3을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 파워 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.1 to 3, as an example of a chip electronic component, a thin film
상기 박막형 파워 인덕터(100)는 자성체 본체(50), 절연 기판(23), 코일 도체 패턴(42, 44)을 포함한다.The thin film
상기 박막형 파워 인덕터(100)는 절연 기판(23) 상에 코일 도체 패턴(42, 44)을 형성한 후 외부에 자성체 재료를 충진하여 제작할 수 있다.The thin
한편, 상기 박막형 파워 인덕터(100)의 중요한 성질 중 직류 저항(Rdc)을 개선하기 위해서는 도금의 면적이 중요한데, 이를 위해 높은 전류 밀도를 가하여 도금이 코일의 위에 방향으로만 성장할 수 있는 이방 도금 공법을 적용하고 있다.On the other hand, the area of the plating is important to improve the DC resistance (Rdc) of the important properties of the thin-
구체적으로, 상기 인덕터의 코일을 형성하는 절연 기판 도금 공정은 우선 1차 패턴 도금 공정 이후 코일의 특정 부위에 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등과 같은 절연제를 도포하여 2차도금을 실시한다.In detail, an insulation substrate plating process for forming a coil of the inductor may first include an insulation such as solder resist (SR) or dry film resist (DFR) on a specific portion of the coil after the first pattern plating process. Apply and apply secondary plating.
상기 1차 패턴 도금 공정에 의해 패턴 도금층이 형성되며, 상기 공정은 절연 기판 상에 감광성 수지(Photo-Resist)를 도포하고 포토 마스크(Photo Mask)에 의해 코일 도체 패턴을 노광, 전사하여 현상처리 하면 광이 닿지 않은 부분의 레지스트(Resist)가 남게 되며, 이 상태에서 도금을 수행하고 나머지 레지스트(Resist)를 제거하면 상기 패턴 도금층이 형성될 수 있다.When the pattern plating layer is formed by the first pattern plating process, the process is performed by applying a photo-resist on an insulating substrate and exposing and transferring the coil conductor pattern by a photo mask. The resist of the part not exposed to light remains, and the pattern plating layer may be formed by performing plating in this state and removing the remaining resist.
상기 1차 패턴 도금 공정 이후 절연 기판 상에 2차 도금을 실시하여 도금층을 성장시킴으로써, 상기 코일 도체 패턴(42, 44)을 절연 기판(23)의 상부 및 하부에 배치시킬 수 있다.The
일반적인 박막형 인덕터의 경우 높은 인덕턴스(Inductance, L)와 낮은 직류저항(Rdc)이 요구되며, 특히 주파수별 인덕턴스 값의 편차가 적어야 하는 경우에 주로 사용되는 부품이다.In general, a thin film inductor requires high inductance (L) and low DC resistance (Rdc), and is a component that is mainly used when the variation in inductance value for each frequency needs to be small.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트 또는 금속자성입자가 충진되어 형성될 수 있다. The
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있다.As the ferrite, Mn-Zn ferrite, Ni-Zn ferrite, Ni-Zn-Cu ferrite, Mn-Mg ferrite, Ba ferrite or Li ferrite can be used.
상기 금속자성입자로, Fe, Si, Cr, Al 및 Ni로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어 Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으나, 이에 제한되는 것은 아니다.The metal magnetic particles may be an alloy including any one or more selected from the group consisting of Fe, Si, Cr, Al, and Ni, and may include, for example, Fe-Si-B-Cr based amorphous metal particles. However, the present invention is not limited thereto.
상기 금속자성입자의 입자 직경은 0.1μm 내지 30μm 일 수 있으며, 열경화성 수지인 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.The particle diameter of the magnetic metal particles may be 0.1 μm to 30 μm, and may be included in a form dispersed in a polymer such as epoxy resin or polyimide, which is a thermosetting resin.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. The
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 얇은 박막으로 형성되고, 도금으로 코일 도체 패턴(42, 44)을 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.The
상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속자성입자 등의 자성체로 충진되어 코어부를 형성할 수 있다. 자성체로 충진되는 코어부를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.A central portion of the
상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 코일 도체 패턴(42)이 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 코일 도체 패턴(44)이 형성될 수 있다. A
상기 코일 도체 패턴(42, 44)은 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)은 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다. The
상기 코일 도체 패턴(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.The
한편, 도면에 도시하지는 않았으나, 상기 코일 도체 패턴(42, 44)의 표면에는 절연막이 형성될 수 있다. Although not shown in the drawing, an insulating film may be formed on the surfaces of the
상기 절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다. The insulating film may be formed by a known method such as a screen printing method, exposure of photo resist (PR), a process through development, a spray coating, a dipping process, and the like.
상기 절연막은 박막으로 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지 등을 포함하여 형성될 수 있다.The insulating film is not particularly limited as long as it can be formed as a thin film. For example, the insulating film may include a photoresist (PR), an epoxy resin, and the like.
상기 절연 기판(23)의 일면에 형성되는 코일 도체 패턴(42)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 일 측면으로 노출될 수 있으며, 상기 절연 기판(23)의 반대 면에 형성되는 코일 도체 패턴(44)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 타 측면으로 노출될 수 있다.One end of the
상기 자성체 본체(50)의 길이 방향의 양 측면으로 노출되는 상기 코일 도체 패턴(42, 44)과 접속하도록 길이 방향의 양 측면에는 외부 전극(31, 32)이 형성될 수 있다.
상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 두께 방향의 양 측면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.The
또한, 상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 하면에 형성될 수 있으며, 상기 자성체 본체(50)의 길이 방향 양 측면으로 연장되어 형성될 수 있다.In addition, the
즉, 상기 외부 전극(31, 32)의 배치 형상은 특별히 제한되지 않으며, 다양한 형상으로 배치될 수 있다.That is, the arrangement shape of the
도 2 및 도 3을 참조하면, 상기 외부 전극(31, 32)은 상기 코일 도체 패턴(42, 44)과 접속하도록 상기 자성체 본체(50)의 측면에 배치된 제1 도금층(31a, 32a)과 상기 제1 도금층(31a, 32a)을 피복하며, 상기 자성체 본체(50)의 주면으로 연장하여 배치된 전도성 수지층(31b, 32b)을 포함한다.2 and 3, the
상기 제1 도금층(31a, 32a)은 상기 자성체 본체(50)의 측면에 배치되며, 상기 자성체 본체(50)의 주면으로 연장하여 형성되지 않는다.The first plating layers 31a and 32a are disposed on side surfaces of the
즉, 상기 제1 도금층(31a, 32a)은 상기 자성체 본체(50)의 측면에만 배치되며, 후술하는 바와 같이 상기 자성체 본체(50)의 주면에는 상기 전도성 수지층(31b, 32b)과 제2 도금층(31c, 31d, 32c, 32d)만이 배치될 수 있다.That is, the first plating layers 31a and 32a are disposed only on the side surface of the
상기 제1 도금층(31a, 32a)의 두께(t1)는 1 μm 이상을 만족할 수 있으며, 상한값은 특별히 제한되지 않으나, 예를 들어 20 μm 이하인 것이 바람직하다.The thickness t1 of the first plating layers 31a and 32a may satisfy 1 μm or more, and the upper limit is not particularly limited, but is preferably 20 μm or less.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층(31a, 32a)의 두께(t1)가 1 μm 이상을 만족하도록 조절함으로써, 직류저항(Rdc)을 효과적으로 낮출 수 있다.According to one embodiment of the present invention, the DC resistance Rdc can be effectively lowered by adjusting the thickness t1 of the first plating layers 31a and 32a to satisfy 1 μm or more.
상기 제1 도금층(31a, 32a)의 두께(t1)가 1 μm 미만의 경우에는 직류저항(Rdc) 저감 효과가 없다.When the thickness t1 of the first plating layers 31a and 32a is less than 1 μm, there is no effect of reducing the DC resistance Rdc.
한편, 상기 제1 도금층(31a, 32a)의 두께(t1)의 상한값은 특별히 제한되지 않으나, 도금 시간 및 재료비 상승 등의 문제가 있으므로, 20 μm 이하인 것이 바람직하다.On the other hand, the upper limit of the thickness t1 of the first plating layers 31a and 32a is not particularly limited. However, the upper limit of the thickness t1 is preferably 20 μm or less because of problems such as an increase in plating time and a material cost.
상기 제1 도금층(31a, 32a)은 구리 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다.The first plating layers 31a and 32a may be formed of one or more selected from the group consisting of copper and nickel, but are not necessarily limited thereto.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층(31a, 32a)을 피복하며, 상기 자성체 본체(50)의 주면으로 연장하여 배치된 전도성 수지층(31b, 32b)을 포함한다.According to one embodiment of the present invention, the first plating layers 31a and 32a are covered with each other, and the conductive resin layers 31b and 32b are disposed to extend to the main surface of the
상기 전도성 수지층(31b, 32b)은 상기 제1 도금층(31a, 32a)을 피복하며, 상기 자성체 본체(50)의 주면으로 연장하여 배치되므로, 상기 자성체 본체(50)는 길이 방향 측면에 제1 도금층(31a, 32a)이 배치되고, 그 상부에 상기 전도성 수지층(31b, 32b)이 배치되며, 상기 자성체 본체(50)의 주면에는 상기 전도성 수지층(31b, 32b)만 배치되고, 상기 제1 도금층(31a, 32a)은 형성되지 않은 형상을 갖는다.Since the conductive resin layers 31b and 32b cover the first plating layers 31a and 32a and extend to the main surface of the
상기 전도성 수지층(31b, 32b)의 두께(t2)는 20 μm 이하를 만족할 수 있다.The thickness t2 of the conductive resin layers 31b and 32b may satisfy 20 μm or less.
상기 전도성 수지층(31b, 32b)의 두께(t2)가 20 μm 이하를 만족하도록 조절함으로써, 직류저항(Rdc)을 효과적으로 낮출 수 있다.By adjusting the thickness t2 of the conductive resin layers 31b and 32b to satisfy 20 μm or less, the DC resistance Rdc can be effectively lowered.
상기 전도성 수지층(31b, 32b)의 두께(t2)가 20 μm를 초과하는 경우에는 직류저항(Rdc)이 더 이상 낮아지지 않으면서, 외부전극 두께가 두꺼워져서 제품의 소형화를 구현할 수 없다.When the thickness t2 of the conductive resin layers 31b and 32b exceeds 20 μm, the DC resistance Rdc is no longer lowered and the external electrode thickness becomes thick, thereby making it impossible to miniaturize the product.
한편, 상기 전도성 수지층(31b, 32b)의 두께(t2)의 하한값은 특별히 제한되지 않으며, 0 μm 인 경우에는 상기 자성체 본체(50)의 길이 방향 측면에는 상기 전도성 수지층(31b, 32b)이 배치되지 않게 된다.On the other hand, the lower limit of the thickness t2 of the conductive resin layers 31b and 32b is not particularly limited, and in the case of 0 μm, the conductive resin layers 31b and 32b may be formed on the longitudinal side of the
이러한 경우에도 상술한 바와 같이 상기 자성체 본체(50)의 길이 방향 측면에는 제1 도금층(31a, 32a)이 배치되므로 직류저항(Rdc)을 효과적으로 낮출 수 있다.In this case, as described above, since the first plating layers 31a and 32a are disposed on the longitudinal side surface of the
상기 전도성 수지층(31b, 32b)은 구리(Cu) 및 니켈(Ni)로 이루어진 군으로부터 선택된 어느 하나 이상과 열경화성 수지를 포함할 수 있다.The conductive resin layers 31b and 32b may include at least one selected from the group consisting of copper (Cu) and nickel (Ni) and a thermosetting resin.
상기 열경화성 수지는 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 수지일 수 있으나, 반드시 이에 제한되는 것은 아니다.The thermosetting resin may be a polymer resin such as an epoxy resin or a polyimide, but is not necessarily limited thereto.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층(31a, 32a)과 전도성 수지층(31b, 32b)이 은(Ag) 등의 귀금속을 사용하지 않고, 구리(Cu) 또는 니켈(Ni)과 같은 저가의 메탈을 사용하더라도 상기의 구조로 인해 직류저항(Rdc)을 효과적으로 낮출 수 있다.According to one embodiment of the present invention, the first plating layers 31a and 32a and the conductive resin layers 31b and 32b are made of copper (Cu) or nickel (Ni) without using precious metals such as silver (Ag). Even if the same low-cost metal is used, the DC resistance (Rdc) can be effectively lowered due to the above structure.
따라서, 본 발명의 일 실시형태에 따른 칩 전자부품은 경제성이 우수하다.Therefore, the chip electronic component which concerns on one Embodiment of this invention is excellent in economy.
본 발명의 일 실시형태에 따르면, 상기 전도성 수지층(31b, 32b) 상에는 제2 도금층(31c, 31d, 32c, 32d)이 더 배치될 수 있다.According to one embodiment of the present invention, second plating layers 31c, 31d, 32c, and 32d may be further disposed on the conductive resin layers 31b and 32b.
상기 제2 도금층(31c, 31d, 32c, 32d)은 특별히 제한되지 않으나, 예를 들어 니켈(Ni)층(31c, 32c)과 주석(Sn)층(31d, 32d)이 순차로 배치될 수 있다.The second plating layers 31c, 31d, 32c, and 32d are not particularly limited. For example, the nickel (Ni) layers 31c and 32c and the tin (Sn) layers 31d and 32d may be sequentially disposed. .
이하에서는 본 발명의 일 실시형태 따른 칩 전자부품의 제조공정에 대하여 설명하도록 한다.Hereinafter, a manufacturing process of a chip electronic component according to an embodiment of the present invention will be described.
먼저, 절연 기판(23)에 코일 도체 패턴부(42, 44)를 형성할 수 있다.First, the coil
얇은 박막의 절연 기판(23) 상에 전기 도금법 등으로 코일 도체 패턴(42, 44)를 형성할 수 있다. 이때, 상기 절연 기판(23)은 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있으며, 40 내지 100 ㎛의 두께일 수 있다. The
상기 코일 도체 패턴(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 코일 도체 패턴(42, 44)은 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.The
상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)을 전기적으로 접속시킬 수 있다. A portion of the insulating
상기 절연 기판(23)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(23)을 관통하는 홀을 형성할 수 있다.A hole penetrating the insulating
상기 코일 도체 패턴(42, 44)의 형성은 인쇄 공법으로 형성한 패턴 도금층 상에 2차 인입선 도금에 의해 전해 도금층을 형성할 수 있다.The
다음으로, 상기 코일 도체 패턴부(42, 44)가 형성된 절연 기판(23)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다.Next, the
자성체 층을 절연 기판(23)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.The magnetic body layer can be formed by laminating the magnetic layer on both sides of the insulating
또한, 상기 자성체 본체(50)의 단면에 노출되는 코일 도체 패턴부(42, 44)와 접속하는 외부전극(31, 32)을 형성할 수 있다. In addition, the
상기 외부전극(31, 32)은 상기 코일 도체 패턴(42, 44)과 접속하도록 상기 자성체 본체(50)의 측면에 제1 도금층(31a, 32a)을 형성하고, 상기 제1 도금층(31a, 32a)을 피복하며, 상기 자성체 본체(50)의 주면으로 연장하여 배치되도록 전도성 수지층(31b, 32b)을 도포하여 형성할 수 있다.The
상기 제1 도금층(31a, 32a)은 도금법에 의해 형성할 수 있으며, 상기 전도성 수지층(31b, 32b)은 구리(Cu) 및 니켈(Ni)로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 전도성 페이스트일 수 있다. The first plating layers 31a and 32a may be formed by a plating method, and the conductive resin layers 31b and 32b may include any one or more selected from the group consisting of copper (Cu) and nickel (Ni). Can be.
상기 전도성 수지층(31b, 32b)을 형성하는 방법은 전도성 수지층(31b, 32b)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.The conductive resin layers 31b and 32b may be formed by performing a dipping method as well as printing depending on the shapes of the conductive resin layers 31b and 32b.
다음으로, 상기 전도성 수지층(31b, 32b) 상에 니켈(Ni)층(31c, 32c)과 주석(Sn)층(31d, 32d)을 순차로 형성할 수 있다.Next, nickel (Ni) layers 31c and 32c and tin (Sn) layers 31d and 32d may be sequentially formed on the conductive resin layers 31b and 32b.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.Other parts that are the same as the features of the chip electronic component according to the embodiment of the present invention described above will be omitted here.
아래의 표 1은 제1 도금층(31a, 32a)의 두께(t1)와 전도성 수지층(31b, 32b)의 두께(t2)에 따른 직류저항(Rdc) 저감 효과를 나타낸다.Table 1 below shows the DC resistance (Rdc) reduction effect according to the thickness (t1) of the first plating layer (31a, 32a) and the thickness (t2) of the conductive resin layers (31b, 32b).
아래의 표 1에서 직류저항(Rdc) 저감 효과가 우수한 경우 ○, 저감 효과가 보통인 경우 △ 및 저감 효과가 없는 경우를 ×로 표시하였다.In Table 1 below, the case where the DC resistance (Rdc) reduction effect is excellent, ○, when the reduction effect is normal, and △ and the case where there is no reduction effect is indicated by ×.
(μm)Thickness t1 of the first plating layer
(μm)
(μm)Thickness of conductive resin layer (t2)
(μm)
직류저항(Rdc) 저감 효과 평가
Evaluation of DC resistance reduction effect
0
0
-
-
0.5
0.5
×
×
1.0
1.0
○
○
10
10
○
○
20
20
○
○
상기 표 1을 참조하면, 상기 제1 도금층(31a, 32a)의 두께(t1)가 1 μm 이상을 만족할 경우, 직류저항(Rdc)을 효과적으로 낮출 수 있음을 알 수 있다.Referring to Table 1, it can be seen that the DC resistance (Rdc) can be effectively lowered when the thickness t1 of the first plating layers 31a and 32a satisfies 1 μm or more.
반면, 상기 제1 도금층(31a, 32a)의 두께(t1)가 1 μm 미만의 경우에는 직류저항(Rdc) 저감 효과가 없음을 알 수 있다.On the other hand, when the thickness t1 of the first plating layers 31a and 32a is less than 1 μm, it can be seen that there is no effect of reducing the DC resistance Rdc.
또한, 상기 전도성 수지층(31b, 32b)의 두께(t2)가 20 μm 이하를 만족할 경우, 직류저항(Rdc)을 효과적으로 낮출 수 있음을 알 수 있다.In addition, when the thickness t2 of the conductive resin layers 31b and 32b satisfies 20 μm or less, it can be seen that the DC resistance Rdc can be effectively lowered.
한편, 상기 제1 도금층(31a, 32a)의 두께(t1)가 1 μm 이상을 만족할 경우에는 상기 전도성 수지층(31b, 32b)의 두께(t2)가 0 μm이더라도, 직류저항(Rdc)을 효과적으로 낮출 수 있음을 알 수 있다.On the other hand, when the thickness t1 of the first plating layers 31a and 32a satisfies 1 μm or more, even if the thickness t2 of the conductive resin layers 31b and 32b is 0 μm, the DC resistance Rdc is effectively increased. It can be seen that it can be lowered.
칩 전자부품의 실장 기판Board to Chip Electronic Components
도 4는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.4 is a perspective view illustrating a board in which the chip electronic component of FIG. 1 is mounted on a printed circuit board.
도 4를 참조하면, 본 실시 형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.Referring to FIG. 4, the mounting
이때, 상기 칩 전자부품(100)은 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.In this case, the chip
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.Except for the above description, the description overlapping with the features of the above-described chip electronic component according to the first embodiment of the present invention will be omitted here.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.It is intended that the invention not be limited by the foregoing embodiments and the accompanying drawings, but rather by the claims appended hereto.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Accordingly, various forms of substitution, modification, and alteration may be made by those skilled in the art without departing from the technical spirit of the present invention described in the claims, which are also within the scope of the present invention. something to do.
100 : 박막형 인덕터
23 : 절연 기판
31, 32 : 외부전극
31a, 32a : 제1 도금층
31b, 32b : 전도성 수지층
31c, 32c : 니켈(Ni) 도금층
31d, 32d : 주석(Sn) 도금층
42, 44 : 코일 도체 패턴
46 : 비아 전극
50 : 자성체 본체
200; 실장 기판
210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더100: thin film type inductor 23: insulated substrate
31, 32:
31b, 32b:
31d, 32d: Tin (Sn) plating
46: via electrode 50: magnetic body
200; A mounting
221, 222; First and second electrode pads
230; Solder
Claims (15)
상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 외부전극은 코일 도체 패턴과 접속하도록 상기 자성체 본체의 측면에 배치된 제1 도금층과 상기 제1 도금층을 피복하며, 상기 자성체 본체의 주면으로 연장하여 배치된 전도성 수지층을 포함하며,
상기 제1 도금층의 두께는 1 μm 이상이고, 상기 전도성 수지층의 두께는 20 μm 이하를 만족하는, 칩 전자부품.
A magnetic body including an insulating substrate and a coil conductor pattern formed on at least one surface of the insulating substrate; And
External electrodes formed at both ends of the magnetic body so as to be connected to an end of the coil conductor pattern; And a conductive resin layer disposed extending to the main surface of the magnetic body,
The thickness of the said 1st plating layer is 1 micrometer or more, and the thickness of the said conductive resin layer satisfy | fills 20 micrometers or less, The chip electronic component.
상기 전도성 수지층은 상기 자성체 본체의 주면과 접촉하는, 칩 전자부품.
The method of claim 1,
And the conductive resin layer is in contact with the main surface of the magnetic body.
상기 전도성 수지층은 구리 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상과 열경화성 수지를 포함하는 칩 전자부품.
The method of claim 1,
The conductive resin layer is a chip electronic component comprising at least one selected from the group consisting of copper and nickel and a thermosetting resin.
상기 자성체 본체는 금속자성입자와 열경화성 수지를 포함하는 칩 전자부품.
The method of claim 1,
The magnetic body may include metal magnetic particles and a thermosetting resin.
상기 금속자성입자는 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금인 칩 전자부품.
The method of claim 4, wherein
The metal magnetic particle is an alloy containing any one or more selected from the group consisting of Fe, Si, Cr, Al and Ni.
상기 제1 도금층은 구리 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어진 칩 전자부품.
The method of claim 1,
The first plating layer is a chip electronic component made of any one or more selected from the group consisting of copper and nickel.
상기 전도성 수지층 상에 제2 도금층이 더 배치된 칩 전자부품.
The method of claim 1,
A chip electronic component further comprising a second plating layer on the conductive resin layer.
상기 제2 도금층은 니켈(Ni)층과 주석(Sn)층이 순차로 배치된 형태인 칩 전자부품.
The method of claim 7, wherein
The second plating layer is a chip electronic component having a form in which a nickel (Ni) layer and a tin (Sn) layer are sequentially arranged.
상기 인쇄회로기판 위에 설치된 상기 제1항의 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판.
A printed circuit board having first and second electrode pads thereon; And
And the chip electronic component of claim 1 installed on the printed circuit board.
상기 전도성 수지층은 구리 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상과 열경화성 수지를 포함하는 칩 전자부품의 실장 기판.
The method of claim 9,
The conductive resin layer is any one or more selected from the group consisting of copper and nickel and a substrate for mounting a chip electronic component comprising a thermosetting resin.
상기 자성체 본체는 금속자성입자와 열경화성 수지를 포함하는 칩 전자부품의 실장 기판.
The method of claim 9,
The magnetic body may include metal magnetic particles and a thermosetting resin.
상기 금속자성입자는 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금인 칩 전자부품의 실장 기판
The method of claim 11,
The metal magnetic particle is an alloy containing any one or more selected from the group consisting of Fe, Si, Cr, Al and Ni, the mounting board of the chip electronic component
상기 제1 도금층은 구리 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어진 칩 전자부품의 실장 기판.
The method of claim 9,
The first plating layer is a mounting board of the chip electronic component made of any one or more selected from the group consisting of copper and nickel.
상기 전도성 수지층 상에 제2 도금층이 더 배치된 칩 전자부품의 실장 기판.
The method of claim 9,
And a second plating layer further disposed on the conductive resin layer.
상기 제2 도금층은 니켈(Ni)층과 주석(Sn)층이 순차로 배치된 형태인 칩 전자부품.
The method of claim 14,
The second plating layer is a chip electronic component having a form in which a nickel (Ni) layer and a tin (Sn) layer are sequentially arranged.
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| KR1020190113080A KR102154199B1 (en) | 2019-09-11 | 2019-09-11 | Chip electronic component and board having the same mounted thereon |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102154199B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210085365A (en) * | 2019-12-30 | 2021-07-08 | 삼성전기주식회사 | Coil component |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11204337A (en) | 1998-01-12 | 1999-07-30 | Tdk Corp | Planar coil and planar transformer |
| US20050083637A1 (en) * | 2002-03-07 | 2005-04-21 | Tdk Corporation | Laminate type electronic component |
| KR20080019053A (en) * | 2005-07-07 | 2008-02-29 | 가부시키가이샤 무라타 세이사쿠쇼 | Electronic component, electronic component mounted structure, and process for producing electronic component |
| KR20130109048A (en) * | 2012-03-26 | 2013-10-07 | 티디케이가부시기가이샤 | Flat coil element and method of producing the same |
-
2019
- 2019-09-11 KR KR1020190113080A patent/KR102154199B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH11204337A (en) | 1998-01-12 | 1999-07-30 | Tdk Corp | Planar coil and planar transformer |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR102154199B1 (en) | 2020-09-09 |
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