KR20190107455A - 재배선 구조를 갖는 반도체 소자와 웨이퍼 레벨 패키지 및 그 제조 방법 - Google Patents

재배선 구조를 갖는 반도체 소자와 웨이퍼 레벨 패키지 및 그 제조 방법 Download PDF

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KR20190107455A
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13155—Nickel [Ni] as principal constituent
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Abstract

본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자는, 반도체 칩 상에 구비되는 재배선층; 및 재배선층의 일부를 노출시키면서 재배선층을 덮는 패시베이션층;을 포함하며, 패시베이션층은 재배선층 보다 얇은 두께를 가지는 것을 특징으로 한다.

Description

재배선 구조를 갖는 반도체 소자와 웨이퍼 레벨 패키지 및 그 제조 방법{Semiconductor device and wafer level package having redistribution structure, and method for manufacturing the same}
본 발명은 재배선 구조를 갖는 반도체 소자와 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 일정 두께 이상의 재배선층을 구비하면서 동시에 휨(warpage) 방지를 위한 수단이 구현된 반도체 소자와 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자는 일정 규격에 따라 제조된 반도체 칩을 각종 반도체 패키지, 반도체 모듈, 전자 시스템 등에 적용시키기 위하여 다양한 재배선 구조를 포함한다.
도 1은 종래의 반도체 소자 일부의 측면을 나타낸다.
이러한 재배선 구조를 포함하는 반도체 소자는, 도 1에 도시된 바와 같이, 집적회로가 형성된 반도체 칩(SC); 반도체 칩(SC) 상에 형성되는 전극패드(EP); 반도체 칩(SC) 상에 형성되되 전극패드(EP)를 노출시키는 절연층(DL); 절연층(DL) 상에 형성되되 전극패드(EP)를 노출시키는 제1 패시베이션층(PL1: Passivation Layer 1); 노출된 전극패드(EP)와 전기적으로 연결되는 재배선층(RDL)(Redistribution Layer); 재배선층(RDL)을 덮도록 형성되되 재배선층(RDL)을 노출시키는 제2 패시베이션층(PL2: Passivation Layer 2); 노출된 재배선층(RDL) 상에 형성되는 언더범프금속층(UBM: Under Bump Metallurgy); 및 언더범프금속층(UBM) 상에 형성되는 솔더범프(SB: Solder Bump)를 포함한다. 이때, 언더범프금속층(UBM)과 솔더범프(SB)의 사이에는 리플로우(Reflow) 공정 시에 형성된 합금층(CL)이 마련된다. 즉, 재배선 구조를 갖는다는 것은 전극패드(EP)와 솔더범프(SB)를 전기적으로 연결하기 위한 구성, 특히 재배선층(RDL)을 포함한다는 것을 지칭한다.
한편, 재배선 구조를 갖는 반도체 소자를 패키징(packaging)하는 기술인 웨이퍼 레벨 패키지 기술이 있다. 이러한 웨이퍼 레벨 패키지는 반도체 칩을 반도체 웨이퍼(wafer)로부터 분리하지 않은 상태에서 진행하는 패키지로서, 반도체 패키지의 크기를 줄일 수 있는 이점이 있다.
도 2는 종래의 웨이퍼 레벨 패키지 일부의 측면을 나타낸다.
웨이퍼 레벨 패키지는, 도 2에 도시된 바와 같이, 도 1에 도시된 재배선 구조를 포함하는 반도체 소자의 구성의 포함하되, 반도체 칩(SB)이 반도체 웨이퍼(SW)로 대체된다.
도 3은 종래의 웨이퍼 레벨 패키지에서 휨(warpage)이 발생하는 것을 나타낸다.
재배선 구조를 포함하는 반도체 소자 및 패키지에서 재배선층(RDL)의 두께는 통상적으로 20㎛ 미만으로 형성된다. 최근 들어, 재배선층(RDL)의 두께를 종래 보다 더 두껍게 형성함으로써 반도체 소자 및 패키지의 전극 효율을 향상시키려는 시도가 있다. 하지만, 재배선층(RDL)을 종래 보다 더 두껍게 형성하는 경우, 도 3에 도시된 바와 같이, 패키지 공정 중에 반도체 웨이퍼(SW)에서 휨(warpage)이 한도 수치 이상 발생하여 공정 수율이 떨어지는 문제점이 있었다.
상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여, 본 발명은 종래 보다 두꺼운 재배선층을 구비하면서 동시에 휨(warpage) 방지를 위한 수단이 구현된 반도체 소자와 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자는, (1) 반도체 칩, (2) 반도체 칩 상에 구비되는 재배선층, (3) 재배선층의 일부를 노출시키면서 재배선층을 덮는 패시베이션층을 포함하며, 패시베이션층은 재배선층 보다 얇은 두께를 가진다.
상기 재배선층은 20㎛ 이상 내지 30㎛ 이하의 두께를 가질 수 있다.
상기 재배선층 상측 모서리 및 해당 모서리로부터 최단 거리에 위치한 패시베이션층 상부 간의 거리는 5㎛ 이상일 수 있다.
상기 재배선층의 측면으로부터 일정 거리 이격되게 위치한 영역의 패시베이션층인 측부 패시베이션층의 두께는 상기 재배선층의 상부에 위치한 영역의 패시베이션층인 상부 패시베이션층의 두께 보다 두꺼울 수 있다.
상기 측부 패시베이션층은 재배선층의 60% 이상 내지 100% 미만의 두께를 가질 수 있으며, 상기 상부 패시베이션층은 재배선층의 40% 이상 내지 75% 미만의 두께를 가질 수 있다.
상기 패시베이션층의 두께는 반도체 칩 대비 재배선층의 단면적 비율이 커질수록 더 커질 수 있다.
본 발명의 다른 일 실시예에 따른 재배선 구조를 갖는 반도체 소자는, (1) 반도체 칩, (2) 반도체 칩 상에 구비되며 구리 및 첨가제를 포함하여 이루어지는 재배선층, (3) 재배선층의 일부를 노출시키면서 재배선층을 덮는 패시베이션층을 포함하며, 상기 첨가제는 광택제(brightener) 및 억제제(suppressor)를 포함하되 평활제(leveller)는 제외한다.
상기 구리는 재배선층 중에 10 중량% 이하의 함량을 이룰 수 있다.
상기 억제제는 재배선층 중에 2 중량% 이상 내지 4 중량 % 이하의 함량을 이룰 수 있다.
본 발명의 일 실시예에 따른 재배선 구조를 갖는 웨이퍼 레벨 패키지는, (1) 반도체 웨이퍼, (2) 반도체 웨이퍼 상에 구비되는 재배선층, (3) 재배선층의 일부를 노출시키면서 재배선층을 덮는 패시베이션층을 포함하며, 패시베이션층은 재배선층 보다 얇은 두께를 가진다.
본 발명의 일 실시예 따른 재배선 구조를 갖는 반도체 소자의 제조 방법은, (a) 반도체 웨이퍼 상에 재배선층을 형성하는 단계, (b) 재배선층의 일부를 노출시키면서 재배선층을 덮되 재배선층 보다 얇은 두께를 가지도록 패시베이션층을 형성하는 단계를 포함한다.
상기와 같이 구성되는 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자와 웨이퍼 레벨 패키지 및 그 제조 방법은 종래 보다 두꺼운 재배선층을 구비함으로써 반도체 소자 및 패키지의 전극 효율을 향상시킬 수 있으며, 동시에 휨(warpage) 방지 수단이 구현됨으로써 종래 보다 두꺼운 재배선층으로 인해 발생하는 휨(warpage)을 방지할 수 있는 이점이 있다.
도 1은 종래의 반도체 소자 일부의 측면을 나타낸다.
도 2는 종래의 웨이퍼 레벨 패키지 일부의 측면을 나타낸다.
도 3은 종래의 웨이퍼 레벨 패키지에서 휨(warpage)이 발생하는 것을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자 일부의 측면을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 재배선 구조를 갖는 웨이퍼 레벨 패키지 일부의 측면을 나타낸다.
도 6은 도 4의 점선 부분을 확대한 것을 나타낸다.
도 7(a),(b)는 재배선층(5)의 두께에 따른 웨이퍼 레벨 패키지에서의 재배선층(5)의 영역을 나타낸다.
도 8은 재배선층(5) 및 제2 패시베이션층(6)의 재질에 따라 반도체 소자 제조 공정 중에 발생되는 휨(warpage) 수치를 나타낸다.
도 9(a),(b)는 도 8에서 가장 많이 휘는 재배선층(5) 재질 및 가장 적게 휘는 재배선층(5) 재질 각각의 물질 구성비를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자의 제조 방법을 나타낸다.
본 발명의 상기 목적과 수단 및 그에 따른 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
또한, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 경우에 따라 복수형도 포함한다. 명세서에서 사용되는 "포함하다", “구비하다”, “마련하다” 또는 “가지다” 등의 용어는 언급된 구성요소 외의 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
본 명세서에서, “또는”, ““적어도 하나” 등의 표현은 함께 나열된 단어들 중 하나를 나타내거나, 또는 둘 이상의 조합을 나타낼 수 있다. 예를 들어, “A 또는 B”, ““A 및 B 중 적어도 하나”는 A 또는 B 중 하나만을 포함할 수 있고, A와 B를 모두 포함할 수도 있다.
본 명세서에서, “예를 들어”와 같은 표현에 따라는 설명은 인용된 특성, 변수, 또는 값과 같이 제시한 정보들이 정확하게 일치하지 않을 수 있고, 허용 오차, 측정 오차, 측정 정확도의 한계와 통상적으로 알려진 기타 요인을 비롯한 변형과 같은 효과로 본 발명의 다양한 실시 예에 따른 발명의 실시 형태를 한정하지 않아야 할 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소에 '연결되어’ 있다거나 '접속되어' 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 '직접 연결되어' 있다거나 '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명하도록 한다.
먼저, 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자에 대하여 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자 일부의 측면을 나타낸다.
본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자는, 도 4에 도시된 바와 같이, 반도체 칩(1), 전극패드(2), 절연층(3), 제1 패시베이션층(4), 재배선층(5), 제2 패시베이션층(6), 언더범프금속층(7), 합금층(8) 및 솔더범프(9)를 포함한다.
반도체 칩(1)은 집적회로를 포함한다. 예를 들어, 반도체 칩(1)은 반도체 메모리 소자(DRAM, SRAM, 플래쉬 메모리 등), 프로세서 소자(CPU, DSP 등), ASIC(Application Specific Integrated Circuit) 소자, MEMS(Micro Electro Mechanical System) 소자, 광전 소자, 발광 소자, 탄성파 필터 소자 등을 이루기 위한 다양한 종류의 능동 소자 또는 수동 소자를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 4에서 반도체 칩(1)이 하나인 것으로 도시되었으나, 반도체 칩(1)의 개수가 이에 한정되는 것은 아니며, 다수 개가 포함될 수 있고, 적층된 형태로 구비될 수도 있다.
전극패드(2)는 반도체 칩(1) 상에 형성되어 반도체 칩(1)의 입/출력 신호가 입/출력되는 부분이다. 즉, 전극패드(2)는 반도체 칩(1)의 반도체 칩(1)의 집적회로와 전기적으로 연결됨으로써 반도체 칩(1)의 기능을 외부로 확장시킨다. 예를 들어, 전극패드(2)는 알루미늄(Al), 구리(Cu) 등과 같은 낮은 비저항의 금속으로 이루어질 수 있다. 도 4에서 전극패드(2)가 하나인 것으로 도시되었으나, 전극패드(2)의 개수가 이에 한정되는 것은 아니며, 다수 개가 포함될 수 있다.
절연층(3)은 반도체 칩(1) 상에 형성되는 것으로서, 전극패드(2) 상면의 일부를 노출시킨다. 예를 들어, 절연층(3)은 실리콘 질화물 등과 같은 무기 절연물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 패시베이션층(4)은 절연층(3) 상에 형성되는 것으로서, 전극패드(2) 상면의 일부를 노출시킨다. 이때, 제1 패시베이션층(4)은 선택적으로 형성될 수 있다.
재배선층(5)은 절연층(3) 및 제1 패시베이션층(4)로부터 노출된 전극패드(2)와 전기적으로 연결되며, 절연층(3) 및 제1 패시베이션층(4) 상에 형성된다. 특히, 반도체 소자 및 패키지의 전극 효율(예를 들어, 저항 감소 등) 향상을 위해, 재배선층(5)은 종래 기술(20㎛ 이하) 보다 더 두껍게 형성된다.
즉, 재배선층(5)은 20㎛ 이상 내지 30㎛ 이하의 두께를 가지는 것이 바람직하다. 이때, 20㎛ 이상으로 한정한 것은 종래 기술 보다 더 두껍게 형성하기 위한 고려 사항이며, 30㎛ 이하로 한정한 것은 휨(warpage) 방지 수단의 작용을 위한 고려 사항이다. 즉, 30㎛를 초과하는 경우, 재배선층(5)이 너무 두꺼워져 후술할 휨(warpage) 방지 수단을 구비하더라도, 여전히 한도 수치 이상의 휨(warpage)이 발생할 수 있다.
제2 패시베이션층(6)은 재배선층(5)을 덮도록 형성되는 것으로서, 재배선층(5) 상면의 일부를 노출시킨다.
제1 패시베이션층(4) 및 제2 패시베이션층(5)은 전극패드(2), 재배선층(5) 및 언더범프금속층(7) 사이에 불필요한 전기적 단락을 방지하고 이들 구성에 대한 외부로부터의 물리적/화학적 손상을 방지한다. 예를 들어, 제1 패시베이션층(4) 및 제2 패시베이션층(5)은 폴리머 재질로 이루어질 수 있다. 즉, 제1 패시베이션층(4) 및 제2 패시베이션층(5)은 PMMA(Polymethylmethacrylate), PS(Polystylene), PBO(Polybenzoxzaoles) 등과 같은 일반 범용고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 페놀계 그룹을 갖는 고분자 유도체 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속층(7)(Under Bump Metallurgy)은 제2 패시베이션층(6)으로부터 노출된 재배선층(5) 상에 형성되어 재배선층(5)과 전기적으로 연결되는 것으로서, 솔더범프(9)의 접속 신뢰성을 향상시키는 부가적인 구성이다. 즉, 언더범프금속층(7)은 솔더범프(9)가 잘 접착하도록 웨팅층(wetting layer)을 제공하면서 동시에 솔더범프(9)의 침투를 방지한다.
언더범프금속층(7)은 공지의 금속을 이용하여 메탈화(Metallization) 방법으로 형성될 수 있으며, 다양한 형태의 구성이 가능하다. 예를 들어, 언더범프금속층(7)은 Cu, Cu/Ni, Cu/Ni/Au, Cr/Cr-Cu/Cu, TiW/Cu, Al/NiV/Cu 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
솔더범프(9)(Solder Bump)는 언더범프금속층(7) 상에 형성도어 언더범프금속층(7)과 전기적으로 연결된다. 이때, 언더범프금속층(7)과 솔더범프(9)의 사이에는 리플로우(Reflow) 공정 시에 형성된 합금층(8)이 마련된다. 예를 들어, 솔더펌프(9)는 Sn, Sn/Ag, Sn/Bi, Sn/Cu, Sn/Au, Sn/Ag/Cu, SnNiAgCu, SnNiAg 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 4에서 언더범프금속층(7), 합금층(8) 및 솔더범프(9)이 하나인 것으로 도시되었으나, 이들 개수가 이에 한정되는 것은 아니며, 다수 개가 포함될 수 있다.
도 5는 본 발명의 일 실시예에 따른 재배선 구조를 갖는 웨이퍼 레벨 패키지 일부의 측면을 나타낸다.
한편, 본 발명의 일 실시예에 따른 재배선 구조를 갖는 웨이퍼 레벨 패키지는, 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자에서 반도체 칩(1)을 반도체 웨이퍼(10)로 대체한 것 외에는 동일하다.
이때, 반도체 웨이퍼(10)는 절삭되지 않는 다수의 반도체 칩(1)을 포함한다. 즉, 반도체 웨이퍼(10)는 각 반도체 칩(1)가 차지하는 칩 영역들 및 각 칩 영역들 사이의 절단 영역을 포함할 수 있다. 예를 들어, 반도체 웨이퍼(10)는 단결정 실리콘 웨이퍼 또는 다결정 실리콘 웨이퍼로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 따른 재배선 구조를 갖는 웨이퍼 레벨 패키지는 나머지 구성을 패킹하기 위한 몰딩 부재를 더 포함할 수 있다. 몰딩 부재는 반도체 칩(1)이 외부에 드러나지 않도록 반도체 칩(1)을 몰딩하는 구성으로서, 예를 들어, 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 등을 포함할 수 있 으나, 이에 한정되는 것은 아니다.
나머지 구성인 전극패드(2), 절연층(3), 제1 패시베이션층(4), 재배선층(5), 제2 패시베이션층(6), 언더범프금속층(7), 합금층(8) 및 솔더범프(9)에 대한 설명과, 반도체 웨이퍼(10)에 포함되는 다수의 반도체 칩(1)에 대한 설명은 도 4에 따라 상술한 바와 동일하므로, 이하 생략하도록 한다.
다음으로, 재배선층(5)이 종래 기술 보다 더 두껍게 형성됨에 따라 발생되는 휨(warpage) 현상을 방지하기 위해 도출된 2가지 수단(이하, 각각을 “제1 휨 방지 수단” 및 “제2 휨 방지 수단” 이라 지칭함)에 대해서 설명하도록 한다.
도 6은 도 4의 점선 부분을 확대한 것을 나타낸다.
통상적으로 재배선층(5)과 동일한 두께나 그 이상의 제2 패시베이션층(6)을 구비한다. 즉, 재배선층(5)이 종래 기술 보다 더 두껍게 형성되는 경우, 재배선층(5)과 동일한 두께의 제2 패시베이션층(6)도 그 만큼 더 두껍게 형성된다. 하지만, 제2 패시베이션층(6)의 두께가 두꺼울수록, 반도체 칩(1) 및 이를 구비한 반도체 웨이퍼(10)에 인가되는 물리적인 스트레스(physical stress)가 증가되면서 휨(warpage) 현상이 유발된다. 또한, 제2 패시베이션층(6)은 그 두께가 두꺼울수록 큐어(cure) 공정에 의한 열처리를 거치면서 그 부피가 더욱 줄어들게 되면서, 휨(warpage) 현상을 더욱 촉발하게 된다.
따라서, 제1 휨 방지 수단은 이러한 문제점을 해결하기 위한 수단이다. 즉, 제1 휨 방지 수단은 재배선층(5) 보다 얇은 두께의 제2 패시베이션층(6)을 포함하는 것이다.
도 6을 참조하면, 제2 패시베이션층(6)은 측부 패시베이션층(6A), 중간부 패시베이션층(6B) 및 상부 패시베이션층(6C)을 포함한다. 이때, 측부 패시베이션층(6A)은 제2 패시베이션층(6) 중에서 재배선층(5)의 측면으로부터 일정 거리 이격되게 위치한 영역에 해당하며, 상부 패시베이션층(6C)은 제2 패시베이션층(6) 중에서 재배선층(5)의 상부에 위치한 영역에 해당한다. 또한, 중간부 패시베이션층(6B)은 제2 패시베이션층(6) 중에서 측부 패시베이션층(6A)와 상부 패시베이션층(6C)의 사이 영역에 해당한다.
즉, 제1 휨 방지 수단은 재배선층(5) 보다 얇은 두께의 측부 패시베이션층(6A), 중간부 패시베이션층(6B) 및 상부 패시베이션층(6C)을 포함하는 것(TRDL>TPA, TRDL>TPB, TRDL>TPC)이다 이때, 제2 패시베이션층(6)을 형성하기 위해 동일한 공정을 수행하더라도, 도 5에 도시된 바와 같이, 측부 패시베이션층(6A), 중간부 패시베이션층(6B) 및 상부 패시베이션층(6C)는 서로 다른 두께(TPA≠TPB≠TPC)를 가질 수 있으며, 측부 패시베이션층(6A)의 두께(TPA)가 상부 패시베이션층(6C)의 두께(TPC) 보다 두껍게 형성될 수 있다. 이러한 현상은 측부 패시베이션층(6A), 중간부 패시베이션층(6B) 및 상부 패시베이션층(6C) 각각이 차지하는 위치적인 특성이나, 각각이 직접 접촉하는 구성의 재질적인 특성 등(이하, “패시베이션층 형성 환경 특성”이라 지칭함)으로 인해 발생될 수 있다.
특히, 제2 패시베이션층(6)의 정상적인 기능 작동을 위해, 중간부 패시베이션층(6B)의 두께(TPB), 즉 재배선층(5) 상측 모서리와 해당 모서리로부터 최단 거리에 위치한 제2 패시베이션층(6) 상부 간의 거리는 5㎛ 이상이어야 한다(이하, “제1 한정 범위”이라 지칭함). 즉, 중간부 패시베이션층(6B)의 두께(TPB)가 5㎛ 보다 작은 경우, 물리적/화학적 손상에 의해 재배선층(5)이 쉽게 외부에 노출될 수 있다.
다만, 중간부 패시베이션층(6B)의 두께(TPB)는 측부 패시베이션층(6A)의 두께(TPA) 및 상부 패시베이션층(6C)의 두께(TPC)에 따라 결정되는 요소이다. 따라서, '패시베이션층 형성 환경 특성'을 고려하면서 동시에 '제1 한정 범위'를 만족시키기 위해, 측부 패시베이션층(6A) 두께(TPA)는 재배선층(5) 두께(TRDL)의 60% 이상 내지 100% 미만이며, 상부 패시베이션층(6C) 두께(TPC)는 재배선층(5) 두께(TRDL)의 40% 이상 내지 75% 미만인 것이 바람직하다(이하, “제2 한정 범위”이라 지칭함). 이때, 측부 패시베이션층(6A) 두께(TPA)가 재배선층(5) 두께(TRDL)의 60% 미만이거나, 상부 패시베이션층(6C) 두께(TPC)가 재배선층(5) 두께(TRDL)의 40% 미만인 경우, 중간부 패시베이션층(6B)의 두께(TPB)는 5㎛ 미만이 된다.
예를 들어, 재배선층(5) 두께(TRDL)가 20㎛ 이상 내지 30㎛ 이하인 경우, 측부 패시베이션층(6A) 두께(TPA)는 12㎛ 이상 내지 30㎛ 미만이 되며, 상부 패시베이션층(6C) 두께(TPC)는 8㎛ 내지 22.5㎛ 미만이 된다.
한편, 10㎛ 두께의 재배선층(5)을 포함하는 종래의 웨이퍼 레벨 패키지와, 20㎛ 이상 두께의 재배선층(5)을 포함하는 웨이퍼 레벨 패키지(본 발명에 따라 제작)의 각각에 대해 평면 상에서, 반도체 웨이퍼(10)가 차지하는 단면적(ASW), 전체 반도체 칩(1)이 차지하는 단면적(ASC), 재배선층(5)이 차지하는 단면적(ARDL) 등을 각각 측정하였다.
도 7(a),(b)는 재배선층(5)의 두께에 따른 웨이퍼 레벨 패키지 평면 상에서 차지하는 재배선층(5)의 영역을 나타내는 도면으로서, 도 7(a)는 재배선층(5)이 10㎛인 경우에 웨이퍼 레벨 패키지 평면 상에서 차지하는 재배선층(5)의 영역을 나타내며, 도 7(b)는 재배선층(5)이 20㎛ 이상인 경우에 웨이퍼 레벨 패키지 평면 상에서 차지하는 재배선층(5)의 영역을 나타낸다. 이때, 파란색으로 표시된 영역은 재배선층(5)의 영역을 나타내고, 분홍색으로 표시된 영역은 솔더범프(9)의 영역을 나타낸다. 측정 결과를 표로 나타내면 아래 [표 1]과 같다.
10㎛ 두께의 재배선층을 포함하는 웨이퍼 레벨 패키지 20㎛ 두께의 재배선층을 포함하는 웨이퍼 레벨 패키지
반도체 웨이퍼 대비 재배선층의 단면적 비율([ARDL]/[ASW] %) 30% ~ 50% 50% ~ 75%
하나의 반도체 칩 대비 재배선층의 단면적 비율([ARDL]/[ASC] %) 25% ~ 45% 45% ~ 70%
[표 1]을 참고하면, 재배선층(5)의 두께가 두꺼울수록, 재배선층(5)이 차지하는 단면적이 커지면서, 반도체 웨이퍼(10) 대비 재배선층(5)의 단면적 비율(이하, “제1 단면적 비율”이라 지칭함) 및 반도체 칩(1) 대비 재배선층(5)의 단면적 비율(이하, “제2 단면적 비율”이라 지칭함)도 커진다. 즉, 도 7(a)를 참고하면, 재배선층(5)이 10㎛인 경우에 평면 상에서 '제1 단면적 비율'은 약 30% ~ 50%이며, '제2 단면적 비율'은 약 25% ~ 45%이었다. 또한, 도 7(b)를 참고하면, 재배선층(5)이 20㎛ 이상인 경우에 '제1 단면적 비율'은 약 50% ~ 75%이며, '제2 단면적 비율'은 약 45% ~ 70%이었다.
다만, '제1 단면적 비율' 및 '제2 단면적 비율'은 공정 방법에 따라 그 구체적인 수치가 달라지기 마련이다. 이때, 이들 단면적 비율이 커질수록 제2 패시베이션층(6)의 두께(TPA, TPB, TPC)도 더 두껍게 형성될 필요가 있다. 이는 재배선층(5)의 비율 증가에 따라 제1 한정 범위 내의 수치도 더 크게 적용할 필요가 있기 때문이다. 다만, 이 경우에도 패시베이션층(6)의 두께(TPA, TPB, TPC)는 '제1 한정 범위' 내에서 조절되어야 한다. 즉, 정리하면, 제2 패시베이션층(6)의 두께(TPA, TPB, TPC)는 '제1 단면적 비율' 및 '제2 단면적 비율'에 따라 달라지되, 이들 단면적 비율이 커질수록 '제1 한정 범위' 내에서 더 커져야 한다.
도 8은 재배선층(5) 및 제2 패시베이션층(6)의 재질에 따라 반도체 소자 제조 공정 중에 발생되는 휨(warpage) 수치를 나타낸다. 한편, 재배선층(5)의 두께는 서로 동일하되, 재배선층(5) 및 제2 패시베이션층(6)의 재질이 서로 다른 경우에 대하여 반도체 소자 제조 공정을 수행하면서 각 공정 중에 발생되는 휨(warpage) 수치를 측정하였으며, 이를 도 8에 도시하였다. 도 8에서, 'RA'와 'RB'는 재배선층(5)의 재질을 나타내고, 'PA'와 'PB'는 제2 패시베이션층(6)의 재질을 나타낸다. 이때, 'RA'와 'RB'는 구리 베이스의 함량이 서로 다르며, 첨가제의 종류도 다르다. 즉, 'RB'는 첨가제로 광택제(brightener), 억제제(suppressor) 및 평활제(leveler) 모두 포함하며, 'RA'는 첨가제로 광택제(brightener) 및 억제제(suppressor)를 포함하되 평활제(leveller)를 제외한다. 또한, 'RA'는 'RB' 보다 구리 함량이 더 적다.
도 8에서, '1'은 제1 패시베션층(4)을 형성하는 공정 후에 측정한 데이터를 나타내고, '2'는 재배선층(5)을 형성하는 공정 후에 측정한 데이터를 나타내며, '3'은 제2 패시베이션층(6)을 형성하는 공정 후에 측정한 데이터를 나타내고, '4'는 솔더범프(9)를 형성하는 공정 후에 측정한 데이터를 나타낸다. 또한, 'DPS'는 'Die process service'의 약자로써, WLCSP를 칩 단위로 분리하여 포장 후 고객 측에 전달함을 나타낸다. 즉, '5'는 'DPS' 측에서 측정한 데이터를 나타내고, '6'은 Back grinding(웨이퍼 연삭) 후에 측정한 데이터를 나타내며, '7'은 Lamination Tape(LT)을 떼고 난 후에 측정한 데이터를 나타낸다.
도 8을 참고하면, 재배선층(5) 및 제2 패시베이션층(6)의 재질에 따라 반도체 소자 제조 공정 중에 발생되는 휨(warpage) 수치가 달라진다. 특히, 재배선층(5)의 재질 선택이 휨(warpage) 발생 방지에 더 중요한 요소인 것으로 나타났다. 즉, 구리 함량이 더 많되 첨가제로 광택제(brightener), 억제제(suppressor) 및 평활제(leveler) 모두 포함한 'RB' 보다, 첨가제로 광택제(brightener) 및 억제제(suppressor)를 포함하되 평활제(leveller)를 제외한 'RA'가 덜 휘는 것으로 나타났다. 이와 같이, 'RA'가 'RB' 보다 덜 휘는 것은 첨가제 종류가 줄어듦으로 인해 재배선층(5) 형성 중 발생되는 수소 및 유기불순물에 의한 공석 결정 발생 최소화 함으로써 잔류응력을 줄일 수 있기 때문이다.
따라서, 이와 같은 재질적인 특성을 이용하여 재배선층(5)을 구현하는 것이 제2 휨 방지 수단이다. 즉, 제2 휨 방지 수단은 재배선층(5)이 구리 및 첨가제를 포함하여 이루어지며, 첨가제로는 광택제(brightener) 및 억제제(suppressor)를 포함하되 평활제(leveller)는 제외하는 것이다. 또한, 제2 휨 방지 수단은 구리 및 첨가제의 적절한 함량 범위를 포함한다.
도 9(a),(b)는 도 8에서 가장 많이 휘는 재배선층(5) 재질 및 가장 적게 휘는 재배선층(5) 재질 각각의 물질 구성비를 나타낸다.
도 9(a)를 참조하면, 가장 많이 휘는 재배선층(5)의 재질인 'RB'는 구리 베이스가 97.56 중량%의 함량을 이루고 나머지 첨가제인 광택제(brightener)가 0.29 중량%의 함량, 억제제(suppressor)가 1.47 중량%의 함량, 평활제(leveller)가 0.68 중량%의 함량을 각각 이룬다. 이때, 'RB'의 구리 베이스는 Cu가 약 61 중량%(전체 중에 약 59.5 중량%)의 함량, H2SO4가 약 38.8 중량%(전체 중에 약 37.9 중량%)의 함량, Cl가 약 0.2 중량%(전체 중에 약 0.14 중량%)의 함량을 각각 이룬다.
또한, 도 9(b)를 참조하면, 가장 적게 휘는 재배선층(5)의 재질인 'RA'는 구리 베이스가 96.8 중량%의 함량을 이루고 나머지 첨가제인 광택제(brightener)가 0.29 중량%의 함량, 억제제(suppressor)가 2.91 중량%의 함량을 각각 이루며, 평활제(leveller)는 포함되지 않는다. 이때, 'RA' 의 구리 베이스는 Cu가 약 5 중량%(전체 중에 약 4.8 중량%)의 함량, H2SO4가 약 74 중량%(전체 중에 약 71.6 중량%)의 함량, Cl가 약 21 중량%(전체 중에 약 20.3 중량%)의 함량을 각각 이룬다.
즉, 도 9(a),(b)를 비교하면, 재배선층(5)이 가장 적게 휘도록 하기 위해, 구리 베이스는 Cu를 일정 중량% 이하의 함량, 바람직하게는 10 중량% 이하의 함량, 더 바람직하게는 5 중량% 이하의 함량을 포함하는 것이 바람직하다. 해당 범위를 넘는 Cu를 구리 베이스가 포함하는 경우, 도 9(a)의 경우와 같이 재배선층(5)의 휨(warpage)이 과도하게 발생할 수 있다. 또한, 전체 중량 중에 억제제(suppressor)를 소정 범위의 중량%의 함량, 바람직하게는 2 중량% 이상 내지 4 중량% 이하, 더 바람직하게는 2 중량% 이상 내지 3 중량% 이하의 함량을 포함하는 것이 바람직하다. 해당 범위 미만의 억제제(suppressor)를 포함하는 경우, 도 9(a)의 경우와 같이 재배선층(5)의 휨(warpage)이 과도하게 발생할 수 있으며, 해당 범위 초과의 억제제(suppressor)를 포함하는 경우, 강도, 전기 전도도 등의 물성이 재배선층(5)으로써 적합하지 않을 수 있다.
이하, 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자의 제조 방법에 대하여 설명하도록 한다.
도 10은 본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자의 제조 방법을 나타낸다.
본 발명의 일 실시예에 따른 재배선 구조를 갖는 반도체 소자의 제조 방법은, 도 10에 도시된 바와 같이, S10 및 S20를 포함한다.
S10는 재배선층 형성 단계로서, 반도체 웨이퍼(10) 상에 재배선층(5)을 형성하는 단계이다. 물론, S10 이전에 반도체 웨이퍼(10), 전극패드(2), 절연층(3) 및 제1 패시베이션층(4)를 차례로 마련하는 단계를 수행하여 구조체를 준비할 수 있으며, S10에서는 해당 구조체 상에서 재배선층(5)을 형성할 수 있다. 이때, 재배선층(5)은 상술한 제2 휨 방지 수단을 포함할 수 있다.
S20는 패시베이션층 형성 단계로서, 재배선층(5)의 일부를 노출시키면서 재배선층(5)을 덮되 재배선층(5) 보다 얇은 두께를 가지도록 제2 패시베이션층(6)을 형성하는 단계이다. 이때, 제2 패시베이션층(6)은 상술한 제1 휨 방지 수단을 포함할 수 있다.
한편, S20는 제2 패시베이션층(6)을 형성한 후에 큐어(cure) 공정으로써 열처리하는 단계를 더 포함할 수 있다. 예를 들어, 200℃ 내지 375℃에서 열처리할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
1, SC: 반도체 칩 2, EP: 전극패드
3, DL: 절연층 4, PL1: 제1 패시베이션층
5, RDL: 재배선층 6, PL2: 제2 패시베이션층
7, UBM: 언더범프금속층 8, CL: 합금층
9, SB: 솔더범프 10, SW: 반도체 웨이퍼

Claims (12)

  1. 반도체 칩;
    반도체 칩 상에 구비되는 재배선층; 및
    재배선층의 일부를 노출시키면서 재배선층을 덮는 패시베이션층;을 포함하며,
    패시베이션층은 재배선층 보다 얇은 두께를 가지는 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 재배선층은 20㎛ 이상 내지 30㎛ 이하의 두께를 가지는 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 재배선층 상측 모서리 및 해당 모서리로부터 최단 거리에 위치한 패시베이션층 상부 간의 거리는 5㎛ 이상인 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  4. 제2항에 있어서,
    상기 재배선층의 측면으로부터 일정 거리 이격되게 위치한 영역의 패시베이션층인 측부 패시베이션층의 두께는 상기 재배선층의 상부에 위치한 영역의 패시베이션층인 상부 패시베이션층의 두께 보다 두꺼운 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  5. 제4항에 있어서,
    상기 측부 패시베이션층은 재배선층의 60% 이상 내지 100% 미만의 두께를 가지며,
    상기 상부 패시베이션층은 재배선층의 40% 이상 내지 75% 미만의 두께를 가지는 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  6. 제5항에 있어서,
    상기 패시베이션층의 두께는 반도체 칩 대비 재배선층의 단면적 비율이 커질수록 더 커지는 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 재배선층은 구리 및 첨가제를 포함하여 이루어지며,
    상기 첨가제는 광택제(brightener) 및 억제제(suppressor)를 포함하되 평활제(leveller)는 제외한 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  8. 반도체 칩;
    반도체 칩 상에 구비되되 구리 및 첨가제를 포함하여 이루어지는 재배선층; 및
    재배선층의 일부를 노출시키면서 재배선층을 덮는 패시베이션층;을 포함하며,
    상기 첨가제는 광택제(brightener) 및 억제제(suppressor)를 포함하되 평활제(leveller)는 제외한 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  9. 제8항에 있어서,
    상기 구리는 재배선층 중에 10 중량% 이하의 함량을 이루는 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  10. 제8항에 있어서,
    상기 억제제는 재배선층 중에 2 중량% 이상 내지 4 중량 % 이하의 함량을 이루는 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자.
  11. 반도체 웨이퍼;
    반도체 웨이퍼 상에 구비되는 재배선층; 및
    재배선층의 일부를 노출시키면서 재배선층을 덮는 패시베이션층;을 포함하며,
    패시베이션층은 재배선층 보다 얇은 두께를 가지는 것을 특징으로 하는 재배선 구조를 갖는 웨이퍼 레벨 패키지.
  12. (a) 반도체 웨이퍼 상에 재배선층을 형성하는 단계; 및
    (b) 재배선층의 일부를 노출시키면서 재배선층을 덮되 재배선층 보다 얇은 두께를 가지도록 패시베이션층을 형성하는 단계;를 포함하는 것을 특징으로 하는 재배선 구조를 갖는 반도체 소자의 제조 방법.
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