KR20190105400A - 데이터 스토리지 장치 및 이를 포함하는 raid 시스템 - Google Patents

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Abstract

스토리지 장치 및 이를 포함하는 RAID 시스템이 제공된다. 스토리지 장치는 복수의 메모리 장치, 및 상기 복수의 메모리 장치에 저장되는 데이터에 대응하는 밸류(Value) 및 상기 밸류를 식별하기 위해 참조되는 키(Key)를 호스트로부터 수신하고, 상기 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 상기 밸류에 기초하여 생성하고, 상기 밸류와 상기 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하는 메모리 컨트롤러를 포함하되, 상기 복수의 메모리 장치는, 상기 호스트로부터 제공된 데이터에 대응하는 밸류 및 상기 키를 저장하는 제1 메모리 장치와 제2 메모리 장치, 및 상기 제1 및 제2 메모리 장치에 저장된 밸류로부터 연산된 패리티 밸류와, 상기 패리티 밸류를 관리하기 위한 패리티 밸류 헤더를 저장하는 제3 메모리 장치를 포함한다.

Description

데이터 스토리지 장치 및 이를 포함하는 RAID 시스템{DATA STORAGE DEVICE AND METHOD OF OPERATING THE SAME}
본 발명은 스토리지 장치 및 이를 포함하는 RAID 시스템에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 최근 널리 사용되고 있는 비휘발성 메모리 장치로 NAND 플래시 장치가 있다. NAND 플래시 장치로 구성된 데이터 저장 매체는 예를 들어, SSD(Solid State Drive)를 포함한다. SSD는 상술한 NAND 플래시 장치를 이용함으로써 큰 스토리지 용량과 빠른 액세스 속도를 달성할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 향상된 데이터 스토리지 장치 및 이를 포함하는 RAID 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치는 복수의 메모리 장치, 및 상기 복수의 메모리 장치에 저장되는 데이터에 대응하는 밸류(Value) 및 상기 밸류를 식별하기 위해 참조되는 키(Key)를 호스트로부터 수신하고, 상기 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 상기 밸류에 기초하여 생성하고, 상기 밸류와 상기 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하는 메모리 컨트롤러를 포함하되, 상기 복수의 메모리 장치는, 상기 호스트로부터 제공된 데이터에 대응하는 밸류 및 상기 키를 저장하는 제1 메모리 장치와 제2 메모리 장치, 및
상기 제1 및 제2 메모리 장치에 저장된 밸류로부터 연산된 패리티 밸류와, 상기 패리티 밸류를 관리하기 위한 패리티 밸류 헤더를 저장하는 제3 메모리 장치를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 RAID 시스템은 액세스 명령과, 상기 액세스 명령의 대상이 되는 데이터에 대응하는 밸류 및 상기 밸류를 식별하기 위해 참조되는 키를 제공하는 호스트, RAID로 구성되고, 상기 호스트로부터 액세스 명령을 제공받아 내부에 저장된 데이터를 액세스하는 복수의 스토리지 장치를 포함하되, 상기 복수의 스토리지 장치는, 상기 호스트로부터 제공된 데이터에 대응하는 밸류 및 상기 키를 저장하는 제1 스토리지 장치와 제2 스토리지 장치, 상기 제1 및 제2 스토리지 장치에 저장된 밸류로부터 연산된 패리티 밸류와, 상기 패리티 밸류를 관리하기 위한 패리티 밸류 헤더를 저장하는 제3 스토리지 장치, 및 상기 밸류와 상기 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하는 RAID 컨트롤러를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치는 데이터를 저장하는 복수의 제1 메모리 장치와 상기 데이터의 패리티를 저장하는 제2 메모리 장치, 및 상기 복수의 제1 메모리 장치에 저장되는 데이터에 대응하는 밸류(Value) 및 상기 밸류를 식별하기 위해 참조되는 키(Key)를 호스트로부터 수신하고, 상기 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 상기 밸류에 기초하여 생성하고, 상기 밸류와 상기 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 상기 제1 메모리 장치 중 미리 정해진 주소의 오프셋에 맵핑되는 밸류들로부터 상기 패리티를 연산하여 상기 제2 메모리 장치에 저장한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치를 포함하는 데이터 스토리지 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 데이터 스토리지 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 동작을 설명하기 위한 개념도이다.
도 4는 도 3의 데이터 스토리지 장치에 포함된 각각의 메모리 장치들에 저장된 데이터를 설명하기 위한 개념도이다.
도 5a 내지 도 5c는 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 셋 동작을 설명하기 위한 개념도이다.
도 6은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치에서 제2 메모리 장치에 페일(fail)이 발생한 경우의 겟 동작을 설명하기 위한 개념도이다.
도 7은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치에서 고장이 발생한 메모리 장치에 대한 리빌드 동작을 설명하기 위한 개념도이다.
도 8a 및 도 8b는 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 딜리트(DELETE) 동작을 설명하기 위한 개념도이다.
도 9a 및 도 9b는 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 어펜드(APPEND) 동작을 설명하기 위한 개념도이다.
본 실시예에서 사용되는 사용되는 '부' 또는 '블록'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '블록'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '블록'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '블록'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '블록'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '블록'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '블록'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '블록'들로 더 분리될 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치를 포함하는 데이터 스토리지 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 데이터 스토리지 시스템(10)은 호스트로부터 인터페이스(500)를 통해 데이터와 커맨드를 송신 또는 수신하는 데이터 스토리지 장치(100)를 포함할 수 있다.
데이터 스토리지 장치(100)는 호스트와 연결될 수 있다. 데이터 스토리지 장치(100)는 호스트로부터 셋(SET), 겟(GET) 딜리트(DELTE) 및 어펜드(APPEND) 명령을 제공받고, 각각의 명령에 대응하는 동작을 수행할 수 있다.
인터페이스(500)은 데이터 스토리지 장치(100)와 호스트 사이를 연결할 수 있다. 인터페이스(500)은 예를 들어 USB(Universal Serial Bus),SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), NVMe(Non Volatile Memory express) 중 어느 하나의 인터페이스를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
데이터 스토리지 장치(100)는 예를 들어, 솔리드 스테이트 드라이브(Solid State Drive, SSD)일 수 있다.
이와는 달리, 데이터 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드일 수 있으나 이에 제한되는 것은 아니다. 이하에서 본 발명의 실시예에 따른 데이터 스토리지 장치(100)는 SSD인 것으로 가정하고 설명한다.
도 2는 도 1의 데이터 스토리지 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치(100)는 제1 내지 제4 메모리 장치(110, 120, 130, 140), 해시 생성기(150), 호스트 인터페이스(160) 및 메모리 컨트롤러(170)를 포함할 수 있다.
제1 메모리 장치(110)는 호스트로부터 제공받은 데이터를 저장할 수 있다. 제1 메모리 장치(110)는 예를 들어 비휘발성 메모리를 포함할 수 있고, 구체적으로 제1 메모리 장치(110)는 NAND 플래시 메모리를 포함할 수 있으나 이에 제한되는 것은 아니다.
또는 제1 메모리 장치(110)는 PRAM(Phase-change RAM), FRAM(Ferroelectronic RAM), RRAM(Resistive RAM) 또는 MRAM(Magnetoresistive RAM) 중 어느 하나를 포함할 수도 있다. 즉, 제1 메모리 장치(110)는 상변화물질, 강유전체, 저항체 및 자기 터널링 접합(Magnetic TunnelJunction)물질을 기억 소자로 사용하여 데이터를 반영구적으로 저장할 수도 있다.
제2 내지 제4 메모리 장치(120, 130, 140) 또한 호스트로부터 제공받은 데이터를 저장할 수 있다. 제2 내지 제4 메모리 장치(120, 130, 140)는 예를 들어 비휘발성 메모리를 포함할 수 있고, 구체적으로 제2 내지 제4 메모리 장치(120, 130, 140)는 NAND 플래시 메모리를 포함할 수 있으나 이에 제한되는 것은 아니다.
제1 메모리 장치(110)와 마찬가지로 제2 내지 제4 메모리 장치(120, 130, 140)는 PRAM(Phase-change RAM), FRAM(Ferroelectronic RAM), RRAM(Resistive RAM) 또는 MRAM(Magnetoresistive RAM) 중 어느 하나를 포함하고, 상변화물질, 강유전체, 저항체 및 자기 터널링 접합(Magnetic TunnelJunction)물질을 기억 소자로 사용하여 데이터를 반영구적으로 저장할 수도 있다.
도 2에 도시된 데이터 스토리지 장치(100)의 구성은 예시적인 것이다. 즉 데이터 스토리지 장치(100)는 4개보다 많은 메모리 장치로 구성될 수 있다. 또는 데이터 스토리지 장치(100)는 4개보다 적은 메모리 장치로도 구성될 수 있다. 본 명세서에서는 도시된 것과 같이 데이터 스토리지 장치(100)가 4개의 메모리 장치(110, 120, 130, 140)로 구성된 것으로 설명한다.
데이터 스토리지 장치(100)에 포함된 제1 내지 제4 메모리 장치(110, 120, 130, 140)는 RAID(Redundant Array of Independent Disks)로 구성될 수 있다. 상기 RAID는 제1 내지 제3 메모리 장치(110, 120, 130)는 호스트로부터 제공된 데이터를 저장하고, 제4 메모리 장치(140)는 제1 내지 제3 메모리 장치(110, 120, 130)에 저장된 데이터의 패리티를 저장하는 시스템으로 구성될 수 있다.
해시 생성기(150)는 호스트로부터 데이터 스토리지 장치(100)에 제공된 데이터에 대응하는 해시를 생성할 수 있다. 해시 생성기(150)는 예를 들어, MD5, SHA 등의 암호적 해시함수(Cryptographic Hash Function)이나, CRC와 같은 비암호적 해시함수(None-Cryptographic Hash Function)을 포함할 수 있다. 해시 생성기(150)는 호스트 인터페이스(160)로부터 제공받은 데이터를 암호적 해시함수 또는 비암호적 해시함수에 의해 상기 데이터의 해시를 생성할 수 있다.
도 2에 도시되지는 않았지만, 해시 생성기(150)는 내부 메모리를 포함할 수 있다. 해시 생성기(150)는 호스트로부터 제공되어 제1 내지 제4 메모리 장치(110, 120, 130, 140)로 저장되는 데이터들에 대하여 해시 데이터를 생성하고, 이를 임시적으로 저장할 수 있다. 해시 생성기(150)가 포함하는 내부 메모리는 예를 들어, DRAM(Dynamic Random Access Memory)를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치(100)에서, 해시 생성기(150)가 생성한 해시는 제4 메모리 장치(140)에 저장되는 데이터인 패리티 밸류의 키일 수 있다.
메모리 컨트롤러(170)는 제1 내지 제3 메모리 장치(110~130)에 저장되는 데이터에 대응하는 밸류와, 상기 밸류를 식별하기 위해 참조되는 키를 호스트로부터 수신할 수 있다. 메모리 컨트롤러(170)는 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 밸류에 기초하여 생성할 수 있다. 또한, 메모리 컨트롤러(170)는 밸류와 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리할 수 있다.
데이터 스토리지 장치(100)는 제1 내지 제4 메모리 장치(110)에 데이터를 저장할 때, 기존의 논리 블록 주소(Logical Block Address; LBA)에 기초하여 저장하지 않는다. 데이터 스토리지 장치(100)는 복수의 메모리 장치에 데이터에 대응하는 밸류(value)와, 상기 밸류를 식별하기 위해 참조되는 키(key)를 이용하는 키-밸류(key-value) 스토어 방식으로 동작하는 데이터 스토리지 장치이다. 이러한 데이터 스토리지 장치(100)가 키-밸류 방식으로 동작함으로써 데이터를 읽고 쓰는 것과 관련하여, 이하에서 더욱 자세하게 설명한다.
도 3은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 동작을 설명하기 위한 개념도이다.
도 3을 참조하면, 제1 메모리 장치(110)는 제1 밸류(V1)와 제2 밸류(V2)를 저장하고, 제2 메모리 장치(120)는 제3 밸류(V3)와 제4 밸류(V4)를 저장하고, 제3 메모리 장치(130)는 제5 밸류(V5)를 저장하는 것이 도시된다. 또한 제4 메모리 장치(140)는 제1 내지 제3 메모리 장치(110, 120, 130)에 저장된 제1 내지 제5 밸류(V1~V5)의 패리티(parity) 정보를 저장할 수 있다.
제1 내지 제4 메모리 장치(110, 120, 130, 140)는 키들에 대응하는 밸류를 저장할 수 있다. 상술한 것과 같이 밸류는 메모리 장치에 저장되는 데이터에 대응하고 키는 밸류를 식별하기 위해 참조되는 값이다. 각각의 밸류는 특유의 사이즈(size)를 가질 수 있다. 또한 각각의 밸류는 이들이 저장되는 어드레스의 시작점을 의미하는 오프셋을 가질 수 있다.
제1 메모리 장치(110)의 경우, 제1 키(K1), 제1 키(K1)에 맵핑되는 제1 밸류(V1), 제2 키(K2), 제2 키(K2)에 맵핑되는 제2 밸류(V2)를 저장할 수 있다. 도 3에는 예시적으로, 제1 밸류(V1)가 2의 사이즈와 오프셋 0을 갖고 제1 메모리 장치(110)에 저장되는 것이 도시된다. 제1 밸류(V1)에 이어서, 제2 밸류(V2)가 저장된다. 제2 밸류(V2)는 사이즈 3을 갖고, 제1 밸류(V1)의 저장 종료 지점인 오프셋 2에서부터 저장되어 오프셋 5에서 종료된다.
제2 메모리 장치(120) 또한 제1 메모리 장치(110)와 유사하게 제3 키(K3), 제3 키(K3)에 맵핑되는 제3 밸류(V3), 제4 키(K4), 제4 키(K4)에 맵핑되는 제4 밸류(V4)를 저장할 수 있다. 각각의 밸류(V3, V4)들은 사이즈와 오프셋을 갖고, 제2 메모리 장치(120)에 저장된다.
제3 메모리 장치(130) 또한 제1 메모리 장치(110) 또는 제2 메모리 장치(120)와 유사하게 제5 키(K5)와 제5 키(K5)에 맵핑되는 제5 밸류(V5)를 저장할 수 있다. 제5 밸류(V5)는 사이즈와 오프셋을 갖고 제3 메모리 장치(130)에 저장된다.
제4 메모리 장치(140)는 제1 내지 제3 메모리 장치(110, 120, 130)에 저장된 데이터, 즉 밸류들의 패리티 값을 저장할 수 있다. 제4 메모리 장치(140)는 패리티 값을 저장하는 패리티 값 영역과, 저장하는 패리티 값들에 관한 정보를 저장하는 패리티 값 헤더(parity value header)의 영역을 포함할 수 있다.
패리티 값 헤더 영역은 제1 내지 제5 키(K1~K5)와 이에 맵핑되는 제1 내지 제5 밸류(V1~V5)들의 오프셋과 사이즈 정보를 저장할 수 잇다.
제4 메모리 장치(140)에 저장된 데이터에 대응하는 키 값은 패리티 키(Kp)로 정의될 수 있다.
도 4는 도 3의 데이터 스토리지 장치에 포함된 각각의 메모리 장치들에 저장된 데이터를 설명하기 위한 개념도이다.
도 4를 참조하면, 제1 메모리 장치(110)가 제1 영역(111)에 제1 키(K1)와 제1 밸류(V1), 제2 영역(112)에 제2 키(K2와 제2 밸류(V2)를 저장하는 것이 도시된다.
데이터 스토리지 장치(100)는 제1 밸류(V1)를 제1 메모리 장치(110)에 저장하면서, 제1 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 제1 키(K1)를 키-밸류 맵핑 테이블에 저장할 수 있다. 구체적으로, 메모리 컨트롤러(170)는 호스트로부 제공받은 제1 밸류(V1)과 제1 키(K1) 사이의 대응 관계와 관련되는 키-밸류 맵핑 테이블 관리할 수 있다.
키-밸류 맵핑 테이블은 제1 키(K1)가 제1 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다.
데이터 스토리지 장치(100)는 상기 제2 밸류(V2)와 제2 키(K2)간의 관계를 상기 키-밸류 맵핑 테이블에 저장할 수 있다. 따라서 테이블은 제2 키(K2)가 제2 밸류(V2)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다.
제1 메모리 장치(110) 내에서, 제1 밸류(V1)와 제2 밸류(V2)는 불연속적으로 저장될 수 있다. 즉, 도 3에 도시된 것과 같이, 제4 메모리 장치(140)는 제1 밸류(V1)와 제2 밸류(V2)가 연속적인 오프셋을 갖도록 패리티 밸류 헤더를 저장할 수 있으나 제1 메모리 장치(110)가 실제 제1 밸류(V1)와 제2 밸류(V2)를 저장하는 주소가 연속적으로 구성되는 것은 아니다.
도 4에서, 제1 메모리 장치(110)와 마찬가지로 제2 및 제3 메모리 장치(120, 135)가 제3 내지 제5 영역(121, 122, 131)에 제3 키(K3) 내지 제5 키(K3, K4, K5)와 제3 내지 제5 밸류(V3, V4, V5)를 저장하는 것이 도시된다.
제4 메모리 장치(140)는 제6 영역(141)에 패리티 키(Kp)와 패리티 밸류(Vp)를 저장할 수 있다. 패리티 키(Kp)는 패리티 밸류(Vp)에 맵핑되고, 키-밸류 맵핑 테이블은 패리티 키(Kp)가 패리티 밸류(Vp)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다.
다시 도 3을 참조하면, 제4 메모리 장치(140)는 패리티 밸류 영역을 포함할 수 있다. 제4 메모리 장치(140)는 패리티 밸류 영역에 제1 내지 제5 밸류(V1~V5)의 패리티 밸류를 저장할 수 있다.
데이터 스토리지 장치(100)는 패리티 밸류 영역에 일정한 규칙을 가지고 제1 내지 제5 밸류(V1~V5)의 패리티 밸류를 저장할 수 있다.
데이터 스토리지 장치(100)는 제1 내지 제3 메모리 장치(110, 120, 130)에 저장된 데이터에 대하여, 동일한 오프셋에 대응되는 데이터의 패리티 밸류를 생성하고, 생성된 패리티 밸류를 제4 메모리 장치(140)의 해당 오프셋에 해당하는 주소에 저장할 수 있다.
예를 들어, 제1 내지 제3 메모리 장치(110, 120, 130)에 저장된 데이터 중 오프셋 0에 대응하는 밸류는 각각 제1 밸류(V1), 제3 밸류(V3), 제5 밸류(V5)다. 제4 메모리 장치(140)의 오프셋 0에 해당하는 주소에, 제1 밸류(V1), 제3 밸류(V3), 제5 밸류(V5)의 패리티 밸류가 저장될 수 있다.
본 발명의 몇몇 실시예에서, 제4 메모리 장치(140)에는 제1 내지 제3 메모리 장치(110, 120, 130)에 저장된 데이터를 XOR 한 것일 수 있으나 본 발명이 이에 제한되는 것은 아니다. 예를 들어 제4 메모리 장치(140)의 오프셋 0에 해당하는 주소에는 제1 밸류(V1), 제3 밸류(V3), 제5 밸류(V5)에 대응하는 데이터를 XOR한 데이터(V1+V3+V5)가 밸류로 저장될 수 있다.
마찬가지로, 제4 메모리 장치(140)의 오프셋 1에 해당하는 주소에는 제1 밸류(V1), 제4 밸류(V4), 제5 밸류(V5)에 대응하는 데이터를 XOR한 데이터(V1+V4+V5)가 밸류로 저장될 수 있다.
데이터 스토리지 장치(100)에 포함된 제1 내지 제4 메모리 장치(110, 120, 130, 140)에 저장된 데이터의 규칙에 기초하여, 데이터 스토리지 장치(100)의 동작을 설명하기로 한다.
도 5a 내지 도 5c는 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 셋 동작을 설명하기 위한 개념도이다.
도 5a 및 도 5b를 참조하면, 호스트로부터 셋(SET) 명령과, 제6 키(K6), 제6 밸류(V6) 및 제6 밸류(V6)의 사이즈 정보가 데이터 스토리지 장치(100)로 제공된다. 호스트는 셋(SET) 명령과 함께 제6 키(K6), 제6 밸류(V6)가 저장될 메모리 장치를 지정할 수 있다. 도 5a 및 도 5b에서 예시적으로 제6 키(K6)와 제6 밸류(V6)가 제2 메모리 장치(120)에 저장되는 것이 도시된다.
해시 생성기(150)는 호스트 인터페이스(160)로부터 제6 키(K6)를 제공받고, 제6 키(K6)의 해시를 생성한다. 제6 키(K6)의 해시를 생성하는 것은 해시 함수에 제6 키(K6)를 입력하고 그 결과를 출력하는 것일 수 있다. 제6 키(K6)로부터 생성된 해시는 패리티 키(Kp)가 되어 제4 메모리 장치(140)에 제공된다.
제4 메모리 장치(140)는 패리티 키(Kp)를 제공받는다(Get(Kp)). 데이터 스토리지 장치(100)는 패리티 키(Kp), 셋 명령에 의해 업데이트될 패리티 밸류(Vp)가 저장될 어드레스를 이용하여 키-맵핑 테이블을 업데이트할 수 있다.
데이터 스토리지 장치(100)는 제2 메모리 장치(120)에 제6 키(K6)가 저장되어 있는지 여부를 탐색한다. 제2 메모리 장치(120)에 제6 키(K6)가 저장되어 있지 않은 경우, 데이터 스토리지 장치(100)는 제2 메모리 장치(120)의 오프셋과 사이즈를 탐색하여 제6 밸류(V6)가 저장될 오프셋을 생성할 수 있다. 제2 메모리 장치(120)에는 사이즈 2의 제4 밸류(V4)가 오프셋 1로부터 저장되어 있으므로 제6 밸류(V6)는 오프셋 3으로부터 저장이 시작된다.
이어서 데이터 스토리지 장치(100)는 새롭게 추가된 제6 밸류(V6)에 대응하는 패리티 밸류를 생성한다. 제6 밸류(V6)가 오프셋 3으로부터 저장이 시작되므로, 데이터 스토리지 장치(100)는 오프셋 3으로부터 새롭게 패리티 밸류를 생성한다. 기존의 패리티 밸류(V2+V5, V5)와 제6 밸류(V6)로부터 새로운 패리티 밸류(V2+V5+V6, V5+V6, V6)가 생성되어 제4 메모리 장치(140)의 패리티 밸류 영역에 저장된다.
이어서, 데이터 스토리지 장치(100)는 제6 밸류(V6)가 저장된 제2 메모리 장치(120)에 관한 정보를 패리티 헤더 영역에 업데이트한다. 데이터 스토리지 장치(100)는 제6 밸류(V6)의 오프셋 및 사이즈 정보가 업데이트된 패리티 밸류(Vp)와 패리티 키(Kp)를 패리티 헤더 영역에 기록할 수 있다. 이와 함께 제2 메모리 장치(120)에 제6 키(K6)와 제6 밸류(V6)의 기록이 완료된다.
도 5c에서, 제2 메모리 장치(120)에 제6 키(K6)와 제6 밸류(V6)가 새롭게 저장되고, 제4 메모리 장치(140)의 패리티 밸류 헤더 및 패리티 밸류 영역에 기록된 정보가 업데이트된 것이 도시된다.
도 6은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치에서 제2 메모리 장치에 페일(fail)이 발생한 경우의 겟 동작을 설명하기 위한 개념도이다.
도 6을 참조하면, 제2 메모리 장치(120)에 페일(fail)이 발생한 상태에서 호스트로부터 제6 키(K6)의 겟(GET) 명령이 제공된 경우의 데이터 스토리지 장치(100)의 동작이 도시된다. 데이터 스토리지 장치(100)는 제2 스토리지 장치(120)의 페일 발생 여부를 이미 알고 있는 상황으로 가정한다.
데이터 스토리지 장치(100)가 호스트로부터 제6 키(K6)와 겟 명령을 제공받고, 제6 키(K6)의 해시를 이용하여 패리티 키(Kp)를 생성하는 것은 앞서 셋 명령의 수행과 유사하다. 이어서 패리티 키(Kp)를 이용하여 제4 메모리 장치(140)에 저장된 패리티 헤더로부터 제6 키(K6) 및 제6 밸류(V6)가 저장된 곳을 탐색한다. 탐색 결과 제6 키(K6)는 패리티 헤더에 저장되어 있지만 제6 키(K6)가 저장된 제2 메모리 장치(100)에 페일이 발생하였으므로 제4 메모리 장치(140)에 저장된 패리티들을 이용하여 제6 밸류(V6)를 리빌드할 필요가 있다.
데이터 스토리지 장치(100)는 제6 밸류(V6)에 대응하는 오프셋으로부터 제6 밸류(V6)의 리빌드를 시도한다. 패리티 헤더에 제6 밸류(V6)의 오프셋이 3이고 사이즈가 4임이 저장되어 있다. 데이터 스토리지 장치(100)는 오프셋 3으로부터 4차례에 걸쳐 제1 메모리 장치(110), 제3 메모리 장치(130)에 저장된 데이터와 제4 메모리 장치(140)에 저장된 패리티 밸류를 이용하여 제6 밸류(V6)를 리빌드한다.
제6 밸류(V6)의 리빌드가 완료되면, 데이터 스토리지 장치(100)는 제6 밸류(V6)를 호스트 인터페이스(160)을 통해 호스트로 제공한다.
도 7은 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치에서 고장이 발생한 메모리 장치에 대한 리빌드 동작을 설명하기 위한 개념도이다.
도 7을 참조하면, 제4 메모리 장치(140)에 대하여 반복(ITERATE) 명령이 제공된다. 상기 반복 명령은 호스트로부터 제공받거나, 데이터 스토리지 장치(100)가 리빌드 과정을 위해 자체적으로 생성한 명령일 수도 있다.
이어서, 제2 메모리 장치(120)에 저장되어 있었던 제3, 제4 및 제6 키(K3, K4, K6)와 제3, 제4 및 제6 밸류(V3, V4, V6)를 복원하기 위해 패리티 밸류 헤더를 탐색한다.
상기 탐색에 의해 제1, 제2 및 제5 키(K1, K2, K5)를 얻을 수 있다. 패리티 밸류 헤더에 제1, 제2 및 제5 밸류(V1, V2, V5)의 오프셋 정보 및 사이즈 정보가 기록되어 있으므로, 데이터 스토리지 장치(100)는 오프셋 0으로부터 순차적으로 제2 메모리 장치(120)에 저장되어 있던 데이터를 리빌드할 수 있다. 리빌드가 완료되면 데이터 스토리지 장치(100)는 셋 명령을 이용하여 제2 메모리 장치(120)에 리빌드된 데이터를 기록할 수 있다. 이 때 패리티 밸류 헤더가 저장되어 있던 제4 메모리 장치(140)는 정상이므로, 키 또는 패리티 밸류를 업데이트할 필요는 없다.
도 8a 및 도 8b는 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 딜리트(DELETE) 동작을 설명하기 위한 개념도이다.
도 8a를 참조하면, 호스트로부터 딜리트(DELETE) 명령과, 제2 키(K2)가 데이터 스토리지 장치(100)로 제공된다. 해시 생성기(150)는 제공된 제2 키(K2)를 이용하여 패리티 키(Kp)를 생성할 수 있다. 데이터 스토리지 장치(100)는 생성된 패리티 키(Kp)를 이용하여 패리티 밸류 헤더에 기록된 제2 키(K2) 및 제2 밸류에 관한 정보를 탐색한다.
데이터 스토리지 장치(100)는 제1 메모리 장치(110)에 저장된 제2 밸류(V2)를 삭제하기 위해 패리티 밸류와 제2 밸류(V2) 사이에 XOR 연산을 수행한다. 패리티 밸류 헤더에 제2 밸류(V2)의 오프셋과 사이즈에 관한 정보가 저장되어 있으므로, 데이터 스토리지 장치(100)는 이를 참조하여 제2 밸류(V2)의 정보가 제거된 새로운 패리티 정보(V4+V5, V5+V6)를 생성할 수 있다. 이러한 패리티 정보의 생성 과정은 데이터 스토리지 장치(100)의 내부 메모리 내에서 수행될 수 있다.
이어서 패리티 밸류 헤더에 저장된 제2 키(K2)의 정보를 제거하고, 제1 메모리 장치(110)에 저장된 제2 키(K2) 및 제2 밸류(V2)의 값을 제거한다. 데이터 스토리지 장치(100)는 제2 키(K2)와 제2 밸류(V2)에 관한 정보가 제거된 패리티 키(Kp)와 패리티 밸류(Vp)의 정보를 제4 메모리 장치(140)에 업데이트할 수 있다.
도 8b를 참조하면, 제1 메모리 장치(110)로부터 제2 키(K2)및 제2 밸류(V2)에 관한 정보가 삭제된 것이 도시된다. 이와 함께, 제4 메모리 장치(140)에 저장되었던 패리티 밸류 헤더와 패리티 밸류 영역에 저장된 패리티 정보로부터 V2에 관한 정보가 제거된 것이 도시된다.
도 9a 및 도 9b는 본 발명의 몇몇 실시예에 따른 데이터 스토리지 장치의 어펜드(APPEND) 동작을 설명하기 위한 개념도이다.
도 9a를 참조하면, 호스트로부터 어펜드(APPEND) 명령과, 제4 키(K4), 제4 밸류(V4) 및 제4 밸류(V4)에 추가될 데이터의 사이즈 정보(1)가 데이터 스토리지 장치(100)로 제공된다.
메모리 컨트롤러(170)는 호스트 인터페이스(160)로부터 제4 키(K4)를 제공받고, 해시 생성기(150)를 이용하여 제4 키(K4)의 해시를 생성하여 이를 패리티 키(Kp)로 지정한다. 패리티 키(Kp)는 제4 메모리 장치(140)로 제공된다.
제4 메모리 장치(140)는 패리티 키(Kp)를 제공받는다(Get(Kp)). 데이터 스토리지 장치(100)는 패리티 키(Kp), 셋 명령에 의해 업데이트될 패리티 밸류(Vp)가 저장될 어드레스를 이용하여 키-맵핑 테이블을 업데이트할 수 있다.
데이터 스토리지 장치(100)는 패리티 밸류 헤더를 탐색함으로써 제2 메모리 장치(120)에 제4 키(K4)가 저장되어 있는지 여부를 판단한다. 도 9a와 같이 제2 메모리 장치(120)에 제4 키(K4)에 관한 정보가 저장되어 있으므로, 데이터 스토리지 장치(100)는 제2 메모리 장치(120)에 데이터가 저장된 마지막 오프셋 정보를 탐색한다. 제6 키(K6)가 오프셋 3으로부터 사이즈 4만큼 제2 메모리 장치(120)에 기록되어 있으므로, 제4' 키(K4')는 오프셋 7로부터 기록될 것이다.
앞서 셋 명령과 같이 새롭게 기록될 제4' 밸류(V4')의 정보를 반영한 패리티 밸류가 생성된다. 제1 메모리 장치(110) 및 제3 메모리 장치(130)에는 오프셋 7의 정보가 포함되어 있지 않으므로, 새로운 패리티에는 제4' 밸류(V4')의 정보만의 패리티가 추가될 수 있다.
이어서, 데이터 스토리지 장치(100)는 제2 메모리 장치(120)에 기록될 정보를 반영하여 패리티 밸류 헤더를 업데이트하고, 업데이트된 패리티 키(Kp)와 패리티 밸류(Vp)를 제4 메모리 장치(140)에 저장할 수 있다. 마찬가지로, 데이터 스토리지 장치(100)는 제4' 밸류(V4')를 제2 메모리 장치(140)에 저장한다. 또한 키-밸류 맵핑 테이블에 제4' 키(K4')와 제4' 밸류(V4) 사이의 어드레스 정보를 갱신할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 데이터 스토리지 장치 110: 제1 메모리 장치
120: 제2 메모리 장치 130: 제3 메모리 장치
140: 제4 메모리 장치 150: 해시 생성기
160: 호스트 인터페이스

Claims (10)

  1. 복수의 메모리 장치; 및
    상기 복수의 메모리 장치에 저장되는 데이터에 대응하는 밸류(Value) 및 상기 밸류를 식별하기 위해 참조되는 키(Key)를 호스트로부터 수신하고, 상기 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 상기 밸류에 기초하여 생성하고, 상기 밸류와 상기 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하는 메모리 컨트롤러를 포함하되,
    상기 복수의 메모리 장치는,
    상기 호스트로부터 제공된 데이터에 대응하는 밸류 및 상기 키를 저장하는 제1 메모리 장치와 제2 메모리 장치, 및
    상기 제1 및 제2 메모리 장치에 저장된 밸류로부터 연산된 패리티 밸류와, 상기 패리티 밸류를 관리하기 위한 패리티 밸류 헤더를 저장하는 제3 메모리 장치를 포함하는 스토리지 장치.
  2. 제 1항에 있어서,
    상기 제1 메모리 장치는 제1 밸류와 상기 제1 밸류를 식별하기 위해 참조되는 제1 키를 저장하고,
    상기 제2 메모리 장치는 제2 밸류와 상기 제2 밸류를 식별하기 위해 참조되는 제2 키를 저장하는 스토리지 장치.
  3. 제 2항에 있어서,
    상기 제3 메모리 장치는 상기 제1 밸류가 저장되는 상기 제1 메모리 장치의 주소의 오프셋, 상기 제1 밸류의 사이즈와,
    상기 제2 밸류가 저장되는 상기 제2 메모리 장치의 주소의 오프셋, 상기 제2 밸류의 사이즈를 상기 패리티 밸류 헤더에 저장하는 스토리지 장치.
  4. 제 2항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 키와 상기 제2 키에 대한 해시 밸류를 생성하고,
    상기 제1 키와 상기 제2 키의 해시 밸류는 동일한 스토리지 장치.
  5. 제 1항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 셋(set) 명령과, 상기 셋 명령에 의해 기록될 데이터에 대응하는 제1 밸류 및 상기 제1 밸류를 식별하기 위한 제1 키를 제공받고,
    상기 제1 메모리 장치에 상기 제1 밸류와 상기 제1 키를 저장하는 스토리지 장치.
  6. 제 5항에 있어서,
    상기 메모리 컨트롤러는, 상기 호스트로부터 제공받은 제1 키의 해시를 이용하여 패리티 키를 생성하고,
    상기 제1 메모리 장치 및 제2 메모리 장치에 저장된 밸류와 상기 호스트로부터 제공받은 제1 밸류를 이용하여 새로운 패리티 밸류를 생성하고,
    상기 제3 메모리 장치에 새로운 패리티 밸류와 상기 키 패리티를 저장하는 스토리지 장치.
  7. 제 1항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 딜리트(delete) 명령과, 상기 딜리트 명령에 의해 삭제될 데이터와 맵핑되는 제1 키를 제공받고,
    상기 제1 키에 대응하는 제1 밸류를 상기 제1 메모리 장치와 상기 제2 메모리 장치 중 어느 하나로부터 삭제하는 스토리지 장치.
  8. 제 7항에 있어서,
    상기 메모리 컨트롤러는, 상기 호스트로부터 제공받은 제1 키의 해시를 이용하여 패리티 키를 생성하고,
    상기 패리티 키를 이용하여 상기 제3 메모리 장치에 저장된 패리티 밸류 헤더로부터 상기 제1 키 및 상기 제1 키에 대응하는 제1 밸류에 관한 정보를 탐색하고,
    상기 제1 밸류를 상기 제1 메모리 장치와 상기 제2 메모리 장치 중 어느 하나로부터 삭제하고,
    상기 제1 밸류와 상기 패리티 밸류로부터 연산된 새로운 패리티 밸류를 상기 제3 메모리 장치에 저장하는 스토리지 장치.
  9. 액세스 명령과, 상기 액세스 명령의 대상이 되는 데이터에 대응하는 밸류 및 상기 밸류를 식별하기 위해 참조되는 키를 제공하는 호스트;
    RAID로 구성되고, 상기 호스트로부터 액세스 명령을 제공받아 내부에 저장된 데이터를 액세스하는 복수의 스토리지 장치를 포함하되,
    상기 복수의 스토리지 장치는,
    상기 호스트로부터 제공된 데이터에 대응하는 밸류 및 상기 키를 저장하는 제1 스토리지 장치와 제2 스토리지 장치,
    상기 제1 및 제2 스토리지 장치에 저장된 밸류로부터 연산된 패리티 밸류와, 상기 패리티 밸류를 관리하기 위한 패리티 밸류 헤더를 저장하는 제3 스토리지 장치, 및
    상기 밸류와 상기 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하는 RAID 컨트롤러를 포함하는 RAID 시스템.
  10. 데이터를 저장하는 복수의 제1 메모리 장치와 상기 데이터의 패리티를 저장하는 제2 메모리 장치; 및
    상기 복수의 제1 메모리 장치에 저장되는 데이터에 대응하는 밸류(Value) 및 상기 밸류를 식별하기 위해 참조되는 키(Key)를 호스트로부터 수신하고, 상기 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 상기 밸류에 기초하여 생성하고, 상기 밸류와 상기 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는,
    상기 제1 메모리 장치 중 미리 정해진 주소의 오프셋에 맵핑되는 밸류들로부터 상기 패리티를 연산하여 상기 제2 메모리 장치에 저장하는 스토리지 장치.
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