KR20190099989A - MultilayerCapacitor - Google Patents

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KR20190099989A
KR20190099989A KR1020180047245A KR20180047245A KR20190099989A KR 20190099989 A KR20190099989 A KR 20190099989A KR 1020180047245 A KR1020180047245 A KR 1020180047245A KR 20180047245 A KR20180047245 A KR 20180047245A KR 20190099989 A KR20190099989 A KR 20190099989A
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capacitor body
capacitor
electrode
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connection electrode
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KR1020180047245A
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Inventor
김태혁
박상수
최재열
Original Assignee
삼성전기주식회사
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
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Abstract

Provided is a multilayer capacitor in which a connection electrode as a ground electrode is formed on the mounting opposite surface of a capacitor body and which has a structure where third and fourth electrodes are extended to cover both ends of a connection electrode on both surfaces in the width direction of the capacitor body. According to the present invention, while preventing the reliability deterioration of the multilayer capacitor, the smoothness of the connection electrode acting as the ground terminal can be obtained at a certain level or more.

Description

적층형 커패시터{MultilayerCapacitor}Multilayer Capacitors {MultilayerCapacitor}

본 발명은 적층형 커패시터에 관한 것이다.The present invention relates to a multilayer capacitor.

전자 회로가 고밀도화 및 고집적화 됨에 따라 기판에 실장되는 전자 부품의 실장 공간이 부족해지고, 이를 해결하기 위해 전자 부품을 기판 내부에 내장하는 방안이 제시되고 있다.As electronic circuits have been densified and highly integrated, mounting spaces of electronic components mounted on substrates become insufficient, and methods for embedding electronic components inside substrates have been proposed to solve this problem.

이러한 기판 내장용 전자 부품 중 3단자 임베디드 적층형 커패시터가 있다.Among such electronic components embedded in the board, there is a three-terminal embedded multilayer capacitor.

그러나, 종래의 3단자 임베디드 적층형 커패시터는 그라운드 전극의 엣지(edge) 부분이 두껍게 형성되기 때문에 평활도를 확보하는데 문제가 발생할 수 있다.However, the conventional three-terminal embedded multilayer capacitor may have a problem in securing smoothness because the edge portion of the ground electrode is formed thick.

본 발명의 목적은 신뢰성 저하를 방지하면서 그라운드 전극의 평활도를 일정 수준 이상 확보할 수 있도록 한 적층형 커패시터를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a multilayer capacitor capable of securing a certain level or more of smoothness of a ground electrode while preventing reliability deterioration.

본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 내지 제3 내부 전극을 포함하는 커패시터 바디; 상기 커패시터 바디의 제2 면에 배치되는 연결 전극; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되고, 상기 연결 전극의 양 단부를 각각 커버하도록 연장되는 제3 및 제4 외부 전극; 을 포함하고, 상기 제1 내부 전극은 상기 커패시터 바디의 제5 면을 통해 노출되고, 상기 제3 외부 전극과 접속되고, 상기 제2 내부 전극은 상기 커패시터 바디의 제6 면을 통해 노출되고, 상기 제4 외부 전극과 접속되고 상기 제3 내부 전극은 상기 커패시터 바디의 제3 및 제4 면을 통해 노출되고, 상기 제1 및 제2 외부 전극과 접속되는 적층형 커패시터를 제공한다. According to an aspect of the present invention, the first and second surfaces facing each other and the third and fourth surfaces facing and facing each other and the first and second surfaces facing and facing each other may be connected to the third and third surfaces. And a fifth and sixth surfaces connected to the fourth surface and opposing each other, the capacitor bodies including a plurality of dielectric layers and first to third internal electrodes alternately disposed with the dielectric layers interposed therebetween. A connection electrode disposed on the second surface of the capacitor body; First and second external electrodes disposed on third and fourth surfaces of the capacitor body, respectively; Third and fourth external electrodes disposed on fifth and sixth surfaces of the capacitor body, respectively, and extending to cover both ends of the connection electrode; Wherein the first inner electrode is exposed through a fifth side of the capacitor body, is connected with the third outer electrode, the second inner electrode is exposed through a sixth side of the capacitor body, and A stacked capacitor is connected to a fourth external electrode and the third internal electrode is exposed through third and fourth surfaces of the capacitor body and is connected to the first and second external electrodes.

본 발명의 일 실시 예에서, 상기 커패시터 바디는 두께가 폭 보다 작을 수 있다.In one embodiment of the present invention, the capacitor body may have a thickness smaller than the width.

본 발명의 일 실시 예에서, 상기 연결 전극은 니켈을 포함하고, 상기 제3 및 제4 외부 전극은 구리 또는 은을 포함할 수 있다.In one embodiment of the present invention, the connection electrode may include nickel, and the third and fourth external electrodes may include copper or silver.

본 발명의 일 실시 예에서, 상기 연결 전극은 상기 제1 내지 제3 내부 전극과 동일한 주성분을 포함하고, 상기 제3 및 제4 외부 전극은 구리 또는 은을 포함할 수 있다. In an embodiment of the present disclosure, the connection electrode may include the same main component as the first to third internal electrodes, and the third and fourth external electrodes may include copper or silver.

본 발명의 일 실시 예에서, 상기 제1 내부 전극은 상기 제3 내부 전극과 오버랩 되는 제1 바디부와, 상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 통해 노출되도록 연장되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 상기 제3 내부 전극 및 상기 제1 바디부와 오버랩 되는 제2 바디부와, 상기 제2 바디부에서 상기 커패시터 바디의 제6 면을 통해 노출되도록 연장되는 제2 리드부를 포함할 수 있다. In an embodiment, the first internal electrode may include a first body portion overlapping with the third internal electrode, and a first lead extending from the first body portion to be exposed through a fifth surface of the capacitor body. And a second body portion overlapping the third internal electrode and the first body portion, and the second internal electrode extending from the second body portion to be exposed through the sixth surface of the capacitor body. It may include two leads.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.In an embodiment of the present disclosure, the first and second external electrodes may include first and second connections formed on third and fourth surfaces of the capacitor body, respectively, and the capacitors at the first and second connections. It may include a first and second band portion respectively extending to a portion of the first, second, fifth and sixth surface of the body, respectively.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극과 상기 연결 전극은 니켈-주석 도금층을 더 포함할 수 있다.In one embodiment of the present invention, the first to fourth external electrodes and the connection electrode may further include a nickel-tin plating layer.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극과 상기 연결 전극은 구리 도금층을 더 포함할 수 있다.In one embodiment of the present invention, the first to fourth external electrodes and the connection electrode may further include a copper plating layer.

본 발명의 일 실시 예에서, 상기 커패시터 바디의 두께는 0.25mm 이하일 수 있다.In one embodiment of the present invention, the thickness of the capacitor body may be 0.25mm or less.

본 발명의 일 실시 형태에 따르면, 적층형 커패시터의 신뢰성 저하를 방지하면서 그라운드 단자 역할을 하는 연결 전극의 평활도를 일정 수준 이상으로 확보할 수 있는 효과가 있다.According to the exemplary embodiment of the present invention, the smoothness of the connection electrode serving as the ground terminal can be secured to a predetermined level or more while preventing the reliability deterioration of the multilayer capacitor.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 도시한 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1의 II-II'선 단면도이다.
도 4(a) 내지 도 4(c)는 도 1의 커패시터 바디의 제1 내지 제3 내부 전극의 구조를 각각 도시한 평면도이다.
도 5는 도 1의 외부 전극 및 연결 전극에 니켈-주석(Ni-Sn) 도금이 된 상태를 도시한 사시도이다.
도 6은 도 1의 외부 전극 및 연결 전극에 구리(Cu) 도금이 된 상태를 도시한 사시도이다.1 is a perspective view illustrating a stacked capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
3 is a cross-sectional view taken along the line II-II 'of FIG. 1.
4A to 4C are plan views illustrating structures of the first to third internal electrodes of the capacitor body of FIG. 1, respectively.
5 is a perspective view illustrating a state in which nickel-tin (Ni-Sn) plating is performed on the external electrode and the connection electrode of FIG. 1.
6 is a perspective view illustrating a state in which copper (Cu) plating is performed on the external electrode and the connection electrode of FIG. 1.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Moreover, embodiment of this invention is provided in order to demonstrate this invention more completely to the person with average knowledge in the technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Shape and size of the elements in the drawings may be exaggerated for more clear description.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, the component with the same function within the range of the same idea shown by the figure of each embodiment is demonstrated using the same reference numeral.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, the inclusion of any component throughout the specification means that it may further include other components, except to exclude other components unless specifically stated otherwise.

본 발명의 적층형 커패시터는, 연결 전극이 커패시터 바디의 실장 반대 면에 형성되고, 제3 및 제4 외부 전극이 커패시터 바디의 폭 방향의 양면에서 연결 전극의 양 단부를 커버하도록 연장되는 구조를 가진다.The multilayer capacitor of the present invention has a structure in which the connecting electrode is formed on the opposite side of the mounting of the capacitor body, and the third and fourth external electrodes extend to cover both ends of the connecting electrode on both sides in the width direction of the capacitor body.

이에, 본 발명의 적층형 커패시터(100)는 3단자 적층형 커패시터로서 기판 내에 임베딩되는 적층형 커패시터에 적용될 수 있다.Thus, the stacked capacitor 100 of the present invention may be applied to a stacked capacitor embedded in a substrate as a three-terminal stacked capacitor.

이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.Hereinafter, when the direction of the capacitor body 110 is defined in order to clearly describe the embodiment of the present invention, X, Y, and Z shown in the drawings indicate the length direction, the width direction, and the thickness direction of the capacitor body 110, respectively. .

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 도시한 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3은 도 1의 II-II'선 단면도이고, 도 4(a) 내지 도 4(c)는 도 1의 커패시터 바디의 제1 내지 제3 내부 전극의 구조를 각각 도시한 평면도이다.1 is a perspective view illustrating a multilayer capacitor according to an exemplary embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1, FIG. 3 is a cross-sectional view taken along line II-II ′ of FIG. 1, and FIG. 4A and 4C are plan views illustrating structures of the first to third internal electrodes of the capacitor body of FIG. 1, respectively.

도 1 내지 도 4c를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는, 커패시터 바디(110), 연결 전극(141), 제1 및 제2 외부 전극(131, 132) 및 제3 및 제4 외부 전극(151, 152)을 포함한다.1 to 4C, the multilayer capacitor 100 according to an exemplary embodiment may include a capacitor body 110, a connection electrode 141, first and second external electrodes 131 and 132, and a first capacitor. Third and fourth external electrodes 151 and 152.

커패시터 바디(110)는 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 Z방향의 상하에 배치되는 커버 영역(112, 113)을 포함한다.The capacitor body 110 includes an active region including a plurality of internal electrodes alternately disposed in the Z direction with the dielectric layer 111 and the dielectric layer 111 interposed therebetween, and a cover region 112 disposed above and below the Z direction of the active region. , 113).

또한, 커패시터 바디(110)는 Z방향으로 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면을 포함한다.In addition, the capacitor body 110 is connected to the first and second surfaces facing each other in the Z direction and the third and fourth surfaces facing the first and second surfaces and facing each other in the X direction, and the first and second surfaces. And fifth and sixth surfaces connected to the surfaces and connected to the third and fourth surfaces and opposed to each other in the Y direction.

이때, 커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성하여 형성되며, 이러한 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.At this time, the capacitor body 110 is formed by laminating a plurality of dielectric layers 111 in the Z direction and then firing, and the shape, dimensions, and number of stacked dielectric layers 111 of the capacitor body 110 are shown in the present embodiment. It is not limited to that.

또한, 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.In addition, the plurality of dielectric layers 111 forming the capacitor body 110 are in a fired state, and the boundary between adjacent dielectric layers 111 is difficult to confirm without using a scanning electron microscope (SEM). Can be integrated.

또한, 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어 티탄산바륨(BaTiO3) 분말일 수 있다.In addition, the raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained, and may be, for example, barium titanate (BaTiO 3 ) powder.

예컨대, 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 첨가될 수 있다.For example, as the material for forming the dielectric layer 111, various ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like may be added to powders such as barium titanate (BaTiO 3 ) according to the present invention.

본 실시 예에서, 커패시터 바디(110)의 커버 영역(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.In the present exemplary embodiment, the cover regions 112 and 113 of the capacitor body 110 may have the same material and configuration as the dielectric layer 111 except for not including an internal electrode.

이러한 커버 영역(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 바디(110)의 Z방향의 양쪽 최외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 내지 제3 내부 전극(121, 122, 123)의 손상을 방지하는 역할을 수행한다.The cover regions 112 and 113 may be provided by stacking a single dielectric layer or two or more dielectric layers on both outermost sides of the body 110 in the Z direction, respectively, and may be basically the first to third by physical or chemical stresses. It serves to prevent damage to the internal electrodes 121, 122, 123.

또한, 본 실시 예에서, 커패시터 바디(110)는 Z방향의 두께가 Y방향의 폭 보다 작을 수 있다.In addition, in the present embodiment, the capacitor body 110 may have a thickness in the Z direction smaller than a width in the Y direction.

상기 내부 전극은 제1 내지 제3 내부 전극(121, 122, 23)을 포함한다.The internal electrode includes first to third internal electrodes 121, 122, and 23.

제1 및 제 2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극이고, 제1 내지 제3 내부 전극(121, 122, 123)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are a pair of electrodes having different polarities, and the first to third internal electrodes 121, 122, and 123 are connected to each other by the dielectric layer 111 disposed therebetween. It can be electrically insulated.

제1 내부 전극(121)은 커패시터 바디(110)의 Y방향의 제5 면을 통해 노출될 수 있다.The first internal electrode 121 may be exposed through a fifth surface of the capacitor body 110 in the Y direction.

이때, 제1 내부 전극(121)은 제1 바디부(121a)와 제1 바디부(121a)에서 커패시터 바디(110)의 Y방향의 제5 면을 통해 노출되도록 연장되는 제1 리드부(121b)를 포함할 수 있다.In this case, the first internal electrode 121 may extend from the first body part 121a and the first body part 121a to be exposed through the fifth surface of the capacitor body 110 in the Y direction. ) May be included.

제2 내부 전극(122)은 커패시터 바디(110)의 Y방향의 제6 면을 통해 노출될 수 있다.The second internal electrode 122 may be exposed through the sixth surface of the capacitor body 110 in the Y direction.

이때, 제2 내부 전극(122)은 제1 바디부(121a)와 Z방향으로 오버랩 되는 제2 바디부(122a)와 제2 바디부(122a)에서 커패시터 바디(110)의 Y방향의 제6 면을 통해 노출되도록 연장되는 제2 리드부(122b)를 포함할 수 있다.In this case, the second internal electrode 122 is the sixth in the Y direction of the capacitor body 110 in the second body portion 122a and the second body portion 122a overlapping the first body portion 121a in the Z direction. The second lead part 122b may extend to be exposed through the surface.

제1 리드부(121b)와 제2 리드부(122b)는 Y방향으로 서로 대향되는 위치에 형성될 수 있다.The first lead part 121b and the second lead part 122b may be formed at positions facing each other in the Y direction.

제3 내부 전극(123)은 양 단부가 커패시터 바디(110)의 X방향의 제3 및 제4 면을 통해 각각 노출될 수 있다.Both ends of the third internal electrode 123 may be exposed through third and fourth surfaces of the capacitor body 110 in the X direction, respectively.

이때, 제3 내부 전극(123)은 제1 내부 전극(121)의 제1 바디부(121a) 및 제2 내부 전극(122)의 제2 바디부(122a)와 Z방향으로 오버랩 될 수 있다.In this case, the third internal electrode 123 may overlap in the Z direction with the first body 121a of the first internal electrode 121 and the second body 122a of the second internal electrode 122.

또한, 제1 내지 제3 내부 전극(121, 122, 123)은 유전체층(111)에 도전성 페이스트를 인쇄하여 형성할 수 있으며, 상기 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the first to third internal electrodes 121, 122, and 123 may be formed by printing a conductive paste on the dielectric layer 111, and the conductive metal included in the conductive paste may be silver (Ag) or palladium (Pd). , Platinum (Pt), nickel (Ni) and copper (Cu) may be one or an alloy thereof, but the present invention is not limited thereto.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, a screen printing method or a gravure printing method may be used as the printing method of the conductive paste, but the present invention is not limited thereto.

연결 전극(141)은 커패시터 바디(110)의 Z방향의 제2 면에 배치된다.The connection electrode 141 is disposed on the second surface of the capacitor body 110 in the Z direction.

이때, 연결 전극(141)은 인쇄 공법으로 형성할 수 있고, 예컨대 커패시터 바디(110)의 재2 면에 Ni를 인쇄 공법으로 도포하고 동시 소성하여 형성할 수 있다.In this case, the connection electrode 141 may be formed by a printing method, for example, Ni may be coated on the second surface of the capacitor body 110 by the printing method and co-fired.

다른 예로서, 연결 전극(141)은 내부 전극과 동일한 주성분을 커패시터 바디(110)의 제2 면에 인쇄 공법으로 도포하고 동시 소성하여 형성할 수도 있다.As another example, the connection electrode 141 may be formed by applying the same main component as the internal electrode to the second surface of the capacitor body 110 by a printing method and simultaneously firing.

이러한 연결 전극(141)은 그라운드 단자로 활용될 수 있다.The connection electrode 141 may be used as a ground terminal.

제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 X방향의 제3 및 제4 면에 각각 배치된다.The first and second external electrodes 131 and 132 are disposed on the third and fourth surfaces of the capacitor body 110 in the X direction, respectively.

또한, 제1 및 제2 외부 전극(131, 132)은 제3 내부 전극(123)에서 커패시터 바디(110)의 제3 및 제4 면을 통해 노출되는 양 단부와 각각 접속되어 전기적으로 연결될 수 있다.In addition, the first and second external electrodes 131 and 132 may be electrically connected to both ends of the third internal electrode 123 through the third and fourth surfaces of the capacitor body 110, respectively. .

이때, 제1 및 제2 외부 전극(131, 132)은 인쇄 공법으로 형성할 수 있고, 커패시터 바디(110)의 제3 및 제4 면에 Ni를 인쇄공법으로 도포하고 동시 소성하여 형성할 수 있다.In this case, the first and second external electrodes 131 and 132 may be formed by a printing method, and may be formed by coating Ni on the third and fourth surfaces of the capacitor body 110 by the printing method and simultaneously baking the same. .

이러한 제1 외부 전극(131)은, 커패시터 바디(110)의 제3 면에 형성되어 제3 내부 전극(123)의 일단부와 접속되어 전기적으로 연결되는 제1 접속부(131a)와, 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부(131b)를 포함할 수 있다.The first external electrode 131 is formed on the third surface of the capacitor body 110 and is connected to one end of the third internal electrode 123 and electrically connected to the first connection part 131a and the first connection part. The first band part 131b may extend to a portion of the first, second, fifth, and sixth surfaces of the capacitor body 110 at 131a.

또한, 제2 외부 전극(132)은, 커패시터 바디(110)의 제4 면에 형성되어 제3 내부 전극(123)의 타단부와 접속되어 전기적으로 연결되는 제2 접속부(132a)와, 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부(132b)를 포함할 수 있다.In addition, the second external electrode 132 is formed on the fourth surface of the capacitor body 110 and is connected to the other end of the third internal electrode 123 to be electrically connected to the second connection part 132a, and the second The second band part 132b may extend from the connection part 132a to a part of the first, second, fifth and sixth surfaces of the capacitor body 110.

제3 및 제4 외부 전극(151, 152)은 커패시터 바디(110)의 Y방향의 제5 및 제6 면에 제1 및 제2 외부 전극(151, 152)과 이격되게 각각 배치된다.The third and fourth external electrodes 151 and 152 are disposed on the fifth and sixth surfaces of the capacitor body 110 in the Y direction to be spaced apart from the first and second external electrodes 151 and 152, respectively.

이때, 제3 및 제4 외부 전극(151, 152)은 커패시터 바디(110)의 제2 면에서 연결 전극(141)의 양 단부 위를 각각 커버하도록 연장되어 형성될 수 있다.In this case, the third and fourth external electrodes 151 and 152 may be formed to extend on both ends of the connection electrode 141 at the second surface of the capacitor body 110, respectively.

즉, 제3 외부 전극(151)은, 커패시터 바디(110)의 제5 면에 형성되어 제1 내부 전극(121)의 제1 리드부(121b)와 접속되어 전기적으로 연결되는 제3 접속부(151a)와, 제3 접속부(151a)에서 커패시터 바디(110)의 제2 면의 일부까지 연장되어 연결 전극(141)의 일 단부 위를 커버하는 제3 밴드부(151b)를 포함할 수 있다.That is, the third external electrode 151 is formed on the fifth surface of the capacitor body 110 and is connected to the first lead portion 121b of the first internal electrode 121 to be electrically connected to the third connection portion 151a. ) And a third band part 151b extending from the third connector 151a to a part of the second surface of the capacitor body 110 to cover one end of the connection electrode 141.

또한, 제4 외부 전극(152)은, 커패시터 바디(110)의 제6 면에 형성되어 제2 내부 전극(122)의 제2 리드부(122b)와 접속되어 전기적으로 연결되는 제4 접속부(152a)와, 제4 접속부(152a)에서 커패시터 바디(110)의 제2 면의 일부까지 연장되어 연결 전극(141)의 타 단부 위를 커버하는 제4 밴드부(152b)를 포함할 수 있다.In addition, the fourth external electrode 152 is formed on the sixth surface of the capacitor body 110 and is connected to the second lead portion 122b of the second internal electrode 122 to be electrically connected to the fourth connection portion 152a. ) And a fourth band part 152b extending from the fourth connection part 152a to a part of the second surface of the capacitor body 110 to cover the other end of the connection electrode 141.

이러한 제3 및 제4 외부 전극(151, 152)은 커패시터 바디(110)의 제2 면에 연결 전극(141)을 형성한 후 형성된다.The third and fourth external electrodes 151 and 152 are formed after forming the connection electrode 141 on the second surface of the capacitor body 110.

이때, 제3 및 제4 외부 전극(151, 152)은 전사 방식 또는 휠(wheel) 방식으로 형성할 수 있고, 커패시터 바디(110)의 제5 및 제6 면에 구리 또는 은을 전사하거나 또는 휠 방식으로 도포하여 형성할 수 있다.In this case, the third and fourth external electrodes 151 and 152 may be formed by a transfer method or a wheel method, and transfer copper or silver to the fifth and sixth surfaces of the capacitor body 110 or the wheels. It can be formed by applying in a manner.

한편, 본 실시 형태의 제1 내지 제4 외부 전극(131, 132, 151, 152)에는 도금층이 더 형성될 수 있다.Meanwhile, a plating layer may be further formed on the first to fourth external electrodes 131, 132, 151, and 152 of the present embodiment.

이때, 연결 전극(141)과 제3 및 제4 외부 전극(151, 152)에 형성되는 도금층은 띠 형태로서 연결 전극(141)과 제3 및 제4 외부 전극(151, 152)을 동시에 커버하는 형태로 형성될 수 있다.In this case, the plating layer formed on the connection electrode 141 and the third and fourth external electrodes 151 and 152 may have a band shape to simultaneously cover the connection electrode 141 and the third and fourth external electrodes 151 and 152. It may be formed in the form.

본 실시 예에서, 연결 전극(141)은 인쇄 공법으로 도포하여 동시 소성하여 형성되고, 연결 전극(141)의 양 단부를 커버하도록 그 위에 제3 및 제4 외부 전극(151, 152)이 전사 방식 또는 휠 방식으로 형성되어 평활도가 향상되므로, 도금층을 형성한 후에도 임베디드용 칩으로 사용하게 용이한 이점이 있다.In the present embodiment, the connecting electrode 141 is formed by coating and firing at the same time, and the third and fourth external electrodes 151 and 152 are transferred thereon to cover both ends of the connecting electrode 141. Alternatively, since the smoothness is improved by forming the wheel, there is an advantage of being easy to use as an embedded chip even after the plating layer is formed.

이때 도금층은 도 4에서와 같이 니켈(Ni)-주석(Sn) 도금층(133, 134, 153)일 수 있으며, 본 발명은 이에 한정되는 것이 아니다.In this case, the plating layer may be a nickel (Ni) -tin (Sn) plating layers 133, 134, and 153 as shown in FIG. 4, but the present invention is not limited thereto.

예컨대 상기 도금층은 도 5에서와 같이 구리(Cu) 도금층(135, 136, 154)으로 형성되는 등 다양하게 적용이 가능하다. 이때, 도금층을 도 5에서와 같이 구리로 형성하는 경우, 구리 도금층을 필요로 하는 임베디드 칩에 적용할 수 있다.For example, the plating layer may be variously applied, for example, formed of copper (Cu) plating layers 135, 136, and 154. In this case, when the plating layer is formed of copper as shown in FIG. 5, the plating layer may be applied to an embedded chip requiring the copper plating layer.

적층형 커패시터는 AP에 전류를 공급하는 역할을 하므로, 고주파 전류를 신속히 공급하기 위해서는 저 ESL의 적층형 커패시터를 사용하거나 또는 적층형 커패시터를 기판에 임베딩하여 AP와의 거리를 최대한 감소시켜야 한다.Stacked capacitors supply the current to the AP. Therefore, in order to supply high-frequency current quickly, a low ESL stacked capacitor or an embedded capacitor is embedded in a substrate to reduce the distance from the AP as much as possible.

전자인 저 ESL의 적층형 커패시터를 제조하는 경우는 구조상 또 다른 문제점이 발생할 수 있으므로, 최근에는 후자인 기판에 임베디드되는 적층형 커패시터에 대한 연구가 활발히 진행되고 있다.In the case of manufacturing the low ESL multilayer capacitor, which is the former, another problem may occur in structure. Recently, studies on the multilayer capacitor embedded in the latter substrate have been actively conducted.

이러한 기판 내장용 적층형 커패시터는 외부 전극과 외부의 배선을 비아를 통해 연결시키기 위해서 외부 전극의 밴드부를 일정 면적 이상으로 형성할 필요성이 있는데, 종래의 3단자 적층형 커패시터에서 제3 및 제4 외부 전극을 먼저 형성한 후 그 단부를 커버하도록 연결 전극을 형성하는 방법은 외부 전극의 엣지 부분이 볼록해지고 이에 연결 전극의 두께가 균일하지 못하고 두꺼워지며 평활도가 낮아지게 되는 문제가 있다. Such a substrate embedded multilayer capacitor needs to form a band portion of the external electrode to a predetermined area or more in order to connect the external electrode and the external wiring through vias, and in the conventional three-terminal multilayer capacitor, the third and fourth external electrodes are The first method of forming the connecting electrode to cover the end thereof has a problem in that the edge portion of the external electrode is convex, and thus the thickness of the connecting electrode is not uniform and thick and the smoothness is lowered.

기판 내장용 적층형 커패시터는 기판에 임베딩한 후, 레이저를 이용하여 수지를 관통하여 적층형 커패시터의 외부 전극이 노출되도록 비아 홀을 형성하고, 상기 비아 홀을 구리 도금으로 채워 외부의 배선과 적층형 커패시터의 외부 전극이 서로 전기적으로 연결되도록 한다.After the embedded capacitor is embedded in the substrate, a via hole is formed through the resin using a laser to expose the external electrode of the multilayer capacitor, and the via hole is filled with copper plating to externally connect the wiring and the outside of the multilayer capacitor. The electrodes are electrically connected to each other.

이때, 레이저가 적층형 커패시터의 도금층을 관통하면서 외부 전극의 글라스 성분 때문에 레이저가 흡수되어 커패시터 바디에 직접적으로 피해를 줄 수 있으므로, 도금층의 두께는 두꺼워야 하고, 외부 전극의 두께는 균일하고 표면이 평탄할 필요성이 있다.At this time, since the laser penetrates the plating layer of the multilayer capacitor and the laser is absorbed due to the glass component of the external electrode, it can directly damage the capacitor body. There is a need to do it.

만약, 외부 전극의 두께가 균일하지 못하고 표면이 평탄하지 않으면 레이저가 도금층의 표면에서 난반사하여 주변의 수지 부분에 피해를 주게 되므로 가공 면이 평탄하게 형성되지 못하고, 이는 도금시 비아 홀의 내부가 불균일하게 도금되어 비아 단면에 크랙 등이 발생하게 되는 원인이 될 수 있다.If the thickness of the external electrode is not uniform and the surface is not flat, the laser is diffusely reflected from the surface of the plating layer, causing damage to the surrounding resin part. Therefore, the processing surface is not formed flat, which causes uneven inside of the via hole during plating. The plating may cause cracks or the like on the via cross section.

이에 적층형 커패시터가 3단자 임베디드 기판 내에 임베딩 되는 경우 비아홀 가공에 의해 기판 등과 연결이 되기 때문에 연결 전극의 평활도가 중요하다.Therefore, when the multilayer capacitor is embedded in the 3-terminal embedded substrate, the connection smoothness of the connection electrode is important because the capacitor is connected to the substrate by via hole processing.

본 실시 형태에 따르면, 기존의 3단자 공법과 동일하게 그라운드 단자로서 연결 전극을 인쇄 공법으로 형성하고 그 위에 도금을 하여 도금층을 형성하여 임베디드가 가능한 적층형 커패시터를 마련할 수 있다.According to the present embodiment, as in the conventional three-terminal method, the connection electrode may be formed as a ground terminal by a printing method and plated thereon to form a plating layer, thereby providing a multilayer capacitor that can be embedded.

이때, 연결 전극(141)은 커패시터 바디(110)의 제2 면에만 배치되고, 전사 방식 또는 휠 방식으로 형성되는 제3 및 제4 외부 전극(151, 152)은 연결 전극(141)의 양 단부를 덮는 구조가 되므로, 종래의 커패시터 바디의 실장 반대 면 및 실장 반대 면과 연결되는 엣지에서 연결 전극 위에 제3 및 제4 외부 전극이 오버랩 되는 구조에 비해 엣지 부분을 얇게 하고, 이로 인해 연결 전극의 두께를 더 얇게 형성하고 평활도를 향상시킬 수 있다.In this case, the connection electrode 141 is disposed only on the second surface of the capacitor body 110, and the third and fourth external electrodes 151 and 152 formed by the transfer method or the wheel method have both ends of the connection electrode 141. Since it is a structure that covers the structure, the edge portion of the conventional capacitor body and the edge connected to the mounting opposite surface of the conventional capacitor body is thinner than the structure in which the third and fourth external electrodes overlap on the connection electrode, thereby reducing the The thickness can be made thinner and the smoothness can be improved.

특히, 커패시터 바디(110)의 제2 면에 형성되는 연결 전극(141)을 인쇄 공법으로 형성하기 때문에 3단자 임베디드 커패시터로서 기판 내에 실장시 신뢰성 저하 없이 일정 수준 이상의 평활도를 확보할 수 있다.In particular, since the connection electrode 141 formed on the second surface of the capacitor body 110 is formed by a printing method, it is possible to secure a certain level or more smoothness without deterioration of reliability when mounted in a substrate as a three-terminal embedded capacitor.

이에, 완성 칩 기준 최대 두께가 0.25mm인 얇은 두께의 적층형 커패시터에도 적용이 가능하다.Accordingly, the present invention may be applied to a thin-layered multilayer capacitor having a maximum thickness of 0.25 mm based on the finished chip.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations can be made without departing from the technical matters of the present invention described in the claims. It will be obvious to those of ordinary skill in the field.

100: 적층형 커패시터
110: 커패시터 바디
121, 122, 123: 제1 내지 제3 내부 전극
131, 132: 제1 및 제2 외부 전극
141: 연결 전극
151, 152: 제3 및 제4 외부 전극
133, 134, 135, 136, 153, 154: 도금층100: Stacked Capacitors
110: capacitor body
121, 122, and 123: first to third internal electrodes
131 and 132: first and second external electrodes
141: connecting electrode
151 and 152: third and fourth external electrodes
133, 134, 135, 136, 153, 154: plating layer

Claims (9)

서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 내지 제3 내부 전극을 포함하는 커패시터 바디;
상기 커패시터 바디의 제2 면에 배치되는 연결 전극;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및
상기 커패시터 바디의 제5 및 제6 면에 각각 배치되고, 상기 연결 전극의 양 단부를 각각 커버하도록 연장되는 제3 및 제4 외부 전극; 을 포함하고,
상기 제1 내부 전극은 상기 커패시터 바디의 제5 면을 통해 노출되고, 상기 제3 외부 전극과 접속되고,
상기 제2 내부 전극은 상기 커패시터 바디의 제6 면을 통해 노출되고, 상기 제4 외부 전극과 접속되고
상기 제3 내부 전극은 상기 커패시터 바디의 제3 및 제4 면을 통해 노출되고, 상기 제1 및 제2 외부 전극과 접속되는 적층형 커패시터.
Connected to the first and second surfaces facing each other and the first and second surfaces, and connected to the third and fourth surfaces and the first and second surfaces facing each other, and connected to the third and fourth surfaces, A capacitor body including fifth and sixth surfaces facing each other and including a plurality of dielectric layers and first to third internal electrodes alternately disposed with the dielectric layers interposed therebetween;
A connection electrode disposed on the second surface of the capacitor body;
First and second external electrodes disposed on third and fourth surfaces of the capacitor body, respectively; And
Third and fourth external electrodes disposed on fifth and sixth surfaces of the capacitor body, respectively, and extending to cover both ends of the connection electrode; Including,
The first internal electrode is exposed through a fifth surface of the capacitor body and is connected to the third external electrode,
The second internal electrode is exposed through the sixth surface of the capacitor body and is connected to the fourth external electrode
And the third internal electrode is exposed through the third and fourth surfaces of the capacitor body and is connected to the first and second external electrodes.
제1항에 있어서,
상기 커패시터 바디는 두께가 폭 보다 작은 적층형 커패시터.
The method of claim 1,
The capacitor body is a stacked capacitor having a thickness less than the width.
제1항에 있어서,
상기 연결 전극은 니켈을 포함하고,
상기 제3 및 제4 외부 전극은 구리 또는 은을 포함하는 적층형 커패시터.
The method of claim 1,
The connection electrode includes nickel,
And the third and fourth external electrodes include copper or silver.
제1항에 있어서,
상기 연결 전극은 상기 제1 내지 제3 내부 전극과 동일한 주성분을 포함하고,
상기 제3 및 제4 외부 전극은 구리 또는 은을 포함하는 적층형 커패시터.
The method of claim 1,
The connection electrode includes the same main component as the first to third internal electrodes,
And the third and fourth external electrodes include copper or silver.
제1항에 있어서,
상기 제1 내부 전극은 상기 제3 내부 전극과 오버랩 되는 제1 바디부와, 상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 통해 노출되도록 연장되는 제1 리드부를 포함하고,
상기 제2 내부 전극은 상기 제3 내부 전극 및 상기 제1 바디부와 오버랩 되는 제2 바디부와, 상기 제2 바디부에서 상기 커패시터 바디의 제6 면을 통해 노출되도록 연장되는 제2 리드부를 포함하는 적층형 커패시터.
The method of claim 1,
The first internal electrode includes a first body portion overlapping with the third internal electrode, and a first lead portion extending from the first body portion to be exposed through a fifth surface of the capacitor body.
The second internal electrode includes a second body portion overlapping the third internal electrode and the first body portion, and a second lead portion extending from the second body portion to be exposed through the sixth surface of the capacitor body. Multilayer capacitors.
제1항에 있어서,
상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
The method of claim 1,
The first and second external electrodes may include first and second connecting portions formed on third and fourth surfaces of the capacitor body, respectively, and the first, second, and second connecting portions of the capacitor body at the first and second connecting portions. A stacked capacitor comprising first and second band portions respectively extending to portions of the fifth and sixth surfaces, respectively.
제1항에 있어서,
상기 제1 내지 제4 외부 전극과 상기 연결 전극이 니켈-주석 도금층을 더 포함하는 적층형 커패시터.
The method of claim 1,
The first to fourth external electrodes and the connecting electrode further comprises a nickel-tin plating layer.
제1항에 있어서,
상기 제1 내지 제4 외부 전극과 상기 연결 전극이 구리 도금층을 더 포함하는 적층형 커패시터.
The method of claim 1,
The multilayer capacitor of claim 1, wherein the first to fourth external electrodes and the connection electrode further include a copper plating layer.
제1항에 있어서,
상기 커패시터 바디의 두께가 0.25mm 이하인 적층형 커패시터.The method of claim 1,
Multilayer capacitors having a thickness of the capacitor body of 0.25 mm or less.
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