KR20190093990A - 표면발광 레이저 소자 및 이를 포함하는 발광장치 - Google Patents

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Abstract

실시예는 반도체 소자 및 반도체 소자 패키지에 관한 것이다.
실시예에 따른 발광소자는 제1 도전형 도펀트를 포함하는 제1 반사층; 제2 도전형 도펀트를 포함하는 제2 반사층; 및 상기 제1 반사층과 제2 반사층 사이에 배치되는 캐비티 영역;을 포함할 수 있다.
상기 캐비티 영역은, 상기 제1 반사층 상에 배치되는 제1 캐비티와, 양자우물(232a)과 양자벽(232b)을 포함하며 상기 제1 캐비티 상에 배치되는 활성층을 포함하고, 상기 제1 캐비티는, 상기 제1 반사층과 접하고 제1 도전형 제1 도핑층을 포함할 수 있다.
상기 제1 도전형 제1 도핑층의 영역은 상기 제1 캐비티의 영역 대비 70% 이하일 수 있다.

Description

반도체 소자 및 이를 포함하는 반도체 소자 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE INCLUDING THE SAME}
실시예는 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자, 반도체 소자 패키지 및 이를 포함하는 센서장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. 뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다.
또한, 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
예를 들어, 종래 반도체 광원소자 기술 중에, 수직공진형 표면발광 레이저(Vertical-Cavity Surface-Emitting Laser: VCSEL)가 있는데, 이는 광 통신, 광병렬 처리, 광연결 등에 사용되고 있다.
한편, 이러한 통신용 모듈에서 사용되는 레이저 다이오드의 경우, 저전류에서 작동하기 하도록 설계되어 있다.
그런데, 이러한 VCSEL을 LDAF(Laser Diode Autofocus), 구조광 센서 등에 적용하게 되면 수 KW의 고전류에서 작동하게 되므로 사용광도출력이 감소하고, 문턱 전류가 증가하는 등의 문제점이 발생한다.
즉, 종래 VCSEL(Vertical Cavity Surface Emitting Laser)의 에피(Epi) 구조는 기존의 데이터(Data) 광통신용 중심 구조에서는 응답속도가 중요하였으나, 센서용 고전압 패키지(High Power PKG) 개발 시에는 광출력과 전압 효율이 중요한 특성인데, 기존의 VCSEL 구조로는 광출력과 전압효율을 동시에 향상시키는데 한계가 있다.
예를 들어, 종래기술의 VCSEL 구조는 발광층과 소정의 공진기(cavity) 영역을 구비하는데, 이러한 영역은 내부 저항이 높아 구동전압이 상승하여 전압효율이 저하되는 기술적 문제점이 있다.
또한 종래기술에서 광출력을 향상시키기 위해서는 발광층 주변에서 광집중(optical confinement)이 필요한데, 종래기술에서는 이에 대한 적절한 해결책이 없는 실정이다.
실시예의 기술적 과제 중의 하나는, 전압효율을 향상시켜 광출력을 향상시킬 수 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는, 발광층 주변에서 광집중(optical confinement) 효율 향상을 통해 광출력을 향상시킬 수 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공하고자 함이다.
실시예에 따른 발광소자는 제1 도전형 도펀트를 포함하는 제1 반사층(220); 제2 도전형 도펀트를 포함하는 제2 반사층(250); 및 상기 제1 반사층(220)과 제2 반사층(250) 사이에 배치되는 캐비티 영역(230);을 포함할 수 있다.
상기 캐비티 영역(230)은, 상기 제1 반사층(220) 상에 배치되는 제1 캐비티(231)와, 양자우물(232a)과 양자벽(232b)을 포함하며 상기 제1 캐비티(231) 상에 배치되는 활성층(232)을 포함하고, 상기 제1 캐비티(231)는, 상기 제1 반사층(220)과 접하고 제1 도전형 제1 도핑층(261)을 포함할 수 있다.
상기 제1 도전형 제1 도핑층(261)의 영역은 상기 제1 캐비티(231)의 영역 대비 70% 이하일 수 있다.
실시예에 따른 반도체 광소자 패키지는 상기 반도체 소자를 포함할 수 있다.
실시예에 의하면, 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공할 수 있다.
또한, 실시예에 의하면, 발광층 주변에서 광집중(optical confinement) 효율 향상을 통해 광출력을 향상시킬 수 있는 기술적 효과가 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공할 수 있다.
도 1은 실시예에 따른 반도체 소자의 단면도.
도 2는 실시예에 따른 반도체 소자의 확대 단면도.
도 3은 제1 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램 예시도.
도 4는 제2 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램 예시도.
도 5a와 도 5b는 실시예에 따른 반도체 소자의 캐비티 영역에서 도핑 농도 데이터.
도 6은 제3 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램 예시도.
도 7 내지 도 10은 실시예에 따른 반도체 소자의 제조공정 단면도.
도 11은 실시예에 따른 반도체 소자 패키지를 포함하는 이동 단말기의 사시도.
이하 상기의 과제를 해결하기 위한 구체적으로 실현할 수 있는 실시예를 첨부한 도면을 참조하여 설명한다.
실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 실시예에서 반도체 소자는 레이저 다이오드 일 수 있다. 예를 들어, 실시예에서 반도체 소자는 수직공진형 표면발광 레이저(Vertical-Cavity Surface-Emitting Laser: VCSEL)일 수 있다.
(실시예)
도 1은 실시예에 따른 반도체 소자(200)의 단면도이며, 도 2는 도 1에 도시된 실시예에 따른 반도체 소자의 A 영역의 확대 단면도이다.
실시예에 따른 반도체 소자(200)는 제1 전극(215), 제1 기판(210), 제1 반사층(220), 캐비티영역(230), 어퍼처(241), 절연영역(242), 중간층(240), 제2 반사층(250), 제2 접촉 전극(255), 제2 전극(280), 패시베이션층(270) 중 어느 하나 이상을 포함할 수 있다. 상기 중간층(240)은 절연영역(242)과 어퍼처(241)를 포함할 수 있다. 상기 제1 반사층(220), 상기 캐비티영역(230), 상기 절연영역(242) 및 상기 제2 반사층(250)을 발광구조물이라 할 수 있다.
이하 도 1과 도 2를 중심으로 실시예에 따른 반도체 소자(200)의 기술적 특징을 설명하기로 하며, 도 3 내지 도 6을 참조하여 주요 기술적 효과도 함께 설명하기로 한다.
도 3은 제1 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램(201) 예시도이며, 도 4는 제2 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램(202) 예시도이고, 도 5a와 도 5b는 실시예에 따른 반도체 소자의 캐비티 영역에서 도핑 농도 데이터이다. 또한 도 6은 제3 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램(203) 예시도이다.
<제1 기판, 제1 전극>
실시예에서 제1 기판(210)은 전도성 기판 또는 비전도성 기판일 수 있다. 전도성 기판을 사용할 경우 전기 전도도가 우수한 금속을 사용할 수 있고, 반도체 소자(200) 작동 시 발생하는 열을 충분히 발산시킬 수 있어야 하므로 열전도도가 높은 GaAs 기판, 또는 금속기판을 사용하거나 실리콘(Si) 기판 등을 사용할 수 있다.
비전도성 기판을 사용할 경우, AlN 기판이나 사파이어(Al2O3)기판 또는 세라믹 계열의 기판을 사용할 수 있다.
실시예에서 제1 기판(210)의 하부에 제1 전극(215)이 배치될 수 있으며, 상기 제1 전극(215)은 도전성 재료로 단층 또는 다층으로 배치될 수 있다. 예를 들어, 상기 제1 전극(215)은 금속일 수 있고, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성되어 전기적 특성을 향상시켜 광출력을 높일 수 있다.
<제1 반사층>
도 2는 도 1에 도시된 실시예에 따른 반도체 소자의 A 영역의 확대 단면도이다.
이하 도 2를 참조하여 실시예의 반도체 소자를 설명하기로 한다.
실시예에서 제1 기판(210) 상에는 제1 반사층(220)이 배치될 수 있다.
상기 제1 반사층(220)은 제1 도전형으로 도핑될 수 있다. 예를 들어, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.
또한 상기 제1 반사층(220)은 갈륨계 화합물, 예를 들면 AlGaAs를 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제1 반사층(220)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 예를 들어, 제1 반사층(220)은 서로 다른 굴절 률을 가지는 물질로 이루어진 제1 층 및 제2 층이 교대로 적어도 1회 이상 적층된 구조일 수 있다.
우선, 상기 제1 반사층(220)은 상기 캐비티영역(230) 일측에 배치된 제1 그룹 제1 반사층(221) 및 상기 제1 그룹 제1 반사층(221)보다 상기 캐비티영역(230)에서 인접하여 배치된 제2 그룹 제1 반사층(222)을 포함할 수 있다.
제1 그룹 제1 반사층(221)과 제2 그룹 제1 반사층(222)은 AlxGa(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어진 복수의 층을 구비할 수 있으며, 각 층 내의 Al이 증가하면 각 층의 굴절률은 감소하고, Ga가 증가하면 각 층의 굴절률은 증가할 수 있다.
그리고, 각각의 층의 두께는 λ/4n이고, λ는 캐비티영역(230)에서 발생하는 광의 파장일 수 있고, n은 상술한 파장의 광에 대한 각 층의 굴절률일 수 있다. 여기서, λ는 650 내지 980나노미터(nm)일 수 있고, n은 각층의 굴절률일 수 있다. 이러한 구조의 제1 반사층(220)은 약 940 나노미터의 파장 영역의 광에 대하여 99.999%의 반사율을 가질 수 있다.
각 제1 반사층(220)에서의 층의 두께는 각각의 굴절률과 캐비티영역(230)에서 방출되는 광의 파장 λ에 따라 결정될 수 있다.
도 2를 참조하면, 상기 제1 그룹 제1 반사층(221)은 제1 그룹 제1-1 층(221a)과 제1 그룹 제1-2 층(221b)의 약 30~40 페어(pair)를 포함할 수 있다. 상기 제1 그룹 제1-1 층(221a)은 상기 제1 그룹 제1-2 층(221b)보다 두껍게 형성될 수 있다. 예를 들어, 상기 제1 그룹 제1-1 층(221a)은 약 40~60nm로 형성될 수 있고, 상기 제1 그룹 제1-2 층(221b)은 약 20~30nm로 형성될 수 있다.
또한, 제2 그룹 제1 반사층(222)도 제2 그룹 제1-1 층(222a)과 제2 그룹 제1-2 층(222b)의 약 5~15 페어(pair)를 포함할 수 있다. 상기 제2 그룹 제1-1 층(222a)은 상기 제2 그룹 제1-2 층(222b)보다 두껍게 형성될 수 있다. 예를 들어, 상기 제2 그룹 제1-1 층(222a)은 약 40~60nm로 형성될 수 있고, 상기 제2 그룹 제1-2 층(222b)은 약 20~30nm로 형성될 수 있다.
도 3은 제1 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램(201) 예시도이다.
도 3을 참조하면, 실시예에서 제1 반사층(220)이 AlxGa(1-x)As(0<x<1)을 포함하는 경우, Al의 농도에 그레이딩(grading)를 두어 인접하는 반사층 사이의 전기장(Electric Field) 발생을 최소화할 수 있다.
예를 들어, 상기 제1 반사층(220)이 제1 농도 알루미늄의 제1 층(220a)과 제2 알루미늄 농도의 제2 층(220b)을 포함하는 경우, 상기 제1 농도 알루미늄의 제1 층(220a)과 제2 알루미늄 농도의 제2 층(220b) 사이에 제3 농도의 알루미늄 농도의 제3층(220c)의 개재하고, 상기 제3층(220c)의 알루미늄 농도는 상기 제1 층(220a)과 상기 제2 층(220b) 사이의 알루미늄 농도 사이 값을 가질 수 있다.
예를 들어, 제1 반사층은 Al0.12Ga0.88As인 제1 층(220a)과 Al0.88Ga0.12As인 제2 층(220b) 사이에 Alx3Ga(1-x3)As(0.12≤X3≤0.88)인 제3층(220c)을 개재할 수 있다. 이를 통해 실시예에 의하면 제1 층(220a)과 제2 층(220b) 사이에 중간 영역의 알루미늄 농도를 구비한 제3 층(220c)을 구비함으로써 인접한 반사층 사이 계면(interface)에서 에너지 밴드 벤딩(Energy Band Bending)에 의한 전기장(Electric Field) 발생을 최소화하여 캐리어 장벽(barrier)을 낮춤으로써 광출력을 향상시킬 수 있는 기술적 효과가 있다.
이에 따라 실시예에 의하면, 반사층에서의 전기장 발생에 따른 캐리어 배리어 영향을 최소화하여 광출력을 향상시킬 수 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공할 수 있다.
<캐비티 영역(캐비티, 활성층)>
다시 도 3을 참조하면, 실시예는 제1 반사층(220) 상에 캐비티영역(230)을 포함할 수 있다.
이때, 상기 캐비티영역(230)은 활성층(232) 및 상기 활성층(232)의 하측에 배치되는 제1 캐비티(231), 상측에 배치되는 제2 캐비티(233)를 포함할 수 있다. 실시예의 캐비티 영역(230)은 제1 캐비티(231)와 제2 캐비티(233)를 모두 포함하거나, 둘 중의 하나만 포함할 수도 있다.
상기 캐비티영역(230)은 제1 반사층(220)과 제2 반사층(250)의 사이에 배치될 수 있다. 실시예의 캐비티 영역(230)은 단일우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 활성층(232)을 포함할 수 있다.
상기 활성층(232)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층(232a)과 장벽층(232b), 예를 들면, InGaAs/AlxGaAs, AlGaInP/GaInP, AlGaAs/AlGaAs, AlGaAs/GaAs, GaAs/InGaAs 등의 1 내지 3 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층(232a)은 장벽층(232b)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다. 상기 활성층(232)에는 도펀트가 도핑되지 않을 수 있다.
상기 제1 캐비티(231)와 상기 제2 캐비티(233)는 AlyGa(1-y)As(0<y<1)물질로 형성될 수 있으나 이에 한정되지 않는다. 예를 들어, 상기 제1 캐비티(231)와 상기 제2 캐비티(233)는 각각 AlyGa(1-y)As으로된 복수의 층을 포함할 수 있다.
예를 들어, 상기 제1 캐비티(231)는 제1-1 캐비티층(231a)과 제1-2 캐비티층(231b)을 포함할 수 있다. 상기 제1-1 캐비티층(231a)은 상기 제1-2 캐비티층(231b)에 비해 상기 활성층(232)에서 더 이격될 수 있다. 상기 제1-1 캐비티층(231a)은 상기 제1-2 캐비티층(231b)에 비해 더 두껍게 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예의 기술적 과제 중의 하나는, 전압효율을 향상시켜 광출력을 향상시킬 수 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공하고자 함이다.
실시예는 이러한 기술적 과제를 해결하기 위해, 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공할 수 있다.
우선, 도 3을 참조하면, 실시예에서 상기 캐비티 영역(230)은, 상기 제1 반사층(220) 상에 배치되는 제1 캐비티(231)와, 양자우물(232a)과 양자벽(232b)을 포함하며 상기 제1 캐비티(231) 상에 배치되는 활성층(232)을 포함하고, 상기 제1 캐비티(231)는, 상기 제1 반사층(220)과 접하고 제1 도전형 제1 도핑층(261)을 포함할 수 있다.
실시예에 의하면, 제1 캐비티(231)의 일부 영역에 제1 도전형 제1 도핑층(261)을 포함함으로써 기존 캐비티 영역에 비해 저항을 감소시킴으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 실시예에서 제1 캐비티(231)가 제1-1 캐비티층(231a)과 제1-2 캐비티층(231b)을 포함하는 경우, 상기 활성층(232)에서 더 이격되어 배치된 제1-1 캐비티층(231a)에 제1 도전형 제1 도핑층(261)을 포함함으로써 종래 캐비티 영역에 비해 저항을 감소시킴으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
아래 표 1은 비교예와 실시예의 반도체 소자의 특성 데이터이다. 비교예는 캐비티에 도핑이 진행되지 않는 경우이다.

구분
비교예
실시예

에미터 개수
202
202

Wp(nm)
943.2
942.4

Vf(V)
2.19
2.07

PCE(%)
38.9
39.3
캐비티에 도핑이 진행된 실시예의 경우, 캐비티 영역에서 저항감소를 통해 비교예에 비해 동작전압(Vf)이 낮아졌으며, 광효율이나 광출력을 향상시킬 수 있는 기술적 효과가 있다.
실시예에서 제1 도전형 제1 도핑층(261)의 영역은 상기 제1 캐비티(231)의 영역 대비 10% 내지 70%로 제어됨으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다. 이때, 상기 제1 도전형 제1 도핑층(261)의 영역이 상기 제1 캐비티(231)의 영역 대비 70%를 초과시 도핑영역에 의한 광 흡수로 인해 광출력이 저하될 수 있으며, 그 영역이 10% 미만의 경우 저항 감소효과의 기여도가 낮을 수 있다. 또한 실시예에서 제1 도전형 제1 도핑층(261)의 영역은 상기 제1 캐비티(231)의 영역 대비 20% 내지 50%로 제어될 수 있다.
실시예에서 상기 “영역”은 각 층이 차지하는 “폭”을 기준으로 비교될 수 있다. 또한 상기 “영역”은 각 층이 차지하는 “체적”일 수도 있다.
실시예에서 제1 도전형 제1 도핑층(261)에서 제1 도전형 도펀트의 농도는 1x1017~8x1017(atoms/cm3)범위로 제어됨으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다. 이때, 상기 제1 도전형 제1 도핑층(261)에서 제1 도전형 도펀트의 농도가 그 상한을 초과시 도핑영역에 의한 광 흡수로 인해 광출력이 저하될 수 있으며, 그 하한 미만의 경우 저항 감소효과의 기여도가 낮을 수 있다.
이 때 실시예에서 제1 캐비티(231)에 위치하는 제1 도전형 제1 도핑층(261)의 제1 도전형 도펀트의 농도는 제1 반사층(220)의 제1 도전형 도펀트의 농도보다 낮게 제어됨으로써 도핑영역에 의한 광 흡수를 방지함과 동시에 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있다.
예를 들어, 상기 제1 도전형 제1 도핑층(261)의 제1 도전형 도펀트의 농도는 1x1018~2x1018(atoms/cm3)범위인 경우, 상기 제1 도전형 제1 도핑층(261)에서 제1 도전형 도펀트의 농도는 1x1017~8x1017(atoms/cm3)범위로 제어됨으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
또한 실시예의 기술적 과제 중의 하나는, 발광층 주변에서 광집중(optical confinement) 효율 향상을 통해 광출력을 향상시킬 수 있는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공하고자 함이다.
실시예는 이러한 기술적 과제를 해결하기 위해, 실시예는 발광층 주변의 캐비티 영역(230)에서의 광집중(optical confinement) 효율 향상을 통해 광출력을 향상시킬 수 있는 기술적 효과가 있다.
구체적으로, 상기 제1 캐비티(231)가 AlxGaAs계열층(0<X<1)을 포함하는 경우에, 상기 제1 캐비티(231)의 Al의 농도를 상기 활성층(232) 방향으로 감소하도록 제어함으로써 도 3에서와 같이, 제1 캐비티(231)의 밴드갭 에너지 준위가 활성층(232) 방향으로 감소하도록 제어함으로써 광집중(optical confinement) 효율 향상을 통해 광출력을 향상시킬 수 있는 기술적 효과가 있다.
또한, 상기 제2 캐비티(233)가 AlxGaAs계열층(0<X<1)을 포함하는 경우에, 상기 제2 캐비티(233)의 Al의 농도를 상기 활성층(232) 방향으로 감소하도록 제어함으로써 도 3에서와 같이, 제2 캐비티(233)의 밴드갭 에너지 준위가 활성층(232) 방향으로 감소하도록 제어함으로써 광집중(optical confinement) 효율 향상을 통해 광출력을 향상시킬 수 있는 기술적 효과가 있다.
다음으로, 도 4는 제2 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램(202) 예시도이다.
제2 실시예는 앞서 설명된 제1 실시예의 기술적 특징을 채용할 수 있으며, 이하 제2 실시예의 주된 특징을 중심으로 설명하기로 한다.
제2 실시예에서 상기 제2 캐비티(233)의 제2 폭(T2)이 상기 제1 캐비티(231)의 제1 폭(T1)에 비해 크게 형성될 수 있다.
예를 들어, 상기 제2 캐비티(233)는 AlyGa(1-y)As(0<y<1)물질로 형성될 수 있으나 이에 한정되지 않으며, AlyGa(1-y)As으로된 단층 또는 복수의 층을 포함할 수 있다.
예를 들어, 상기 제2 캐비티(233)는 제2-1 캐비티층(233a)과 제2-2 캐비티층(233b)을 포함할 수 있다. 상기 제2-2 캐비티층(233b)은 상기 제2-1 캐비티층(233a)에 비해 상기 활성층(232)에서 더 이격될 수 있다. 상기 제2-2 캐비티층(233b)은 상기 제2-1 캐비티층(233a)에 비해 더 두껍게 형성될 수 있으나 이에 한정되는 것은 아니다. 이때, 상기 제2-2 캐비티층(233b)이 약 60~70nm로 형성되고, 상기 제1-1 캐비티층(231a)은 약 40~55nm로 형성될 수 있으나 이에 한정되는 것은 아니다.
제2 실시예에 의하면, 상기 제2 캐비티(233)의 제2 폭(T2)이 상기 제1 캐비티(231)의 제1 폭(T1)에 비해 크게 형성됨으로써 공진 효율을 향상시킴으로써 광 출력을 향상시킬 수 있다.
다음으로, 도 5a와 도 5b는 도 4에 도시된 제2 실시예에 따른 반도체 소자의 캐비티 영역 중 제1 도전형 제1 도핑층(261)에서의 도핑농도 데이터이다.
예를 들어, 도 5a와 도 5b에서 가로축은 활성층(232)에서 제1 반사층(220) 방향(X방향)으로 거리가 증가할 때의 제1 도전형 제1 도핑층(261)에서 제1 도전형 제1 도펀트의 도핑농도이다.
실시예에 의하면, 상기 제1 도전형 제1 도핑층(261)에서 제1 도전형 도펀트의 농도는 상기 활성층(232)의 방향에서 상기 제1 반사층(220)의 방향으로 증가하도록 제어함으로써, 활성층(232)에 인접한 영역에서의 도핑농도 증가를 제어하여 광 흡수에 따른 광도 저하를 방지함과 아울러, 상기 제1 반사층(220)에 인접한 영역에서의 도핑농도를 증대시켜 저항 감소에 따른 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 도 5a를 참조하면, 제1 도전형 제1 도핑층(261)이 제1-1 도핑층(261a)과 제1-2 도핑층(261b)을 포함하는 경우, 제1-1 도핑층(261a)에 비해 활성층(232)에서 더 이격되어 배치된 제1-2 도핑층(261b)에서의 도핑농도가 d1에서 d2 내지 d3로 증가함에 따라, 활성층(232)에 인접한 제1-1 도핑층(261a)에서의 광 흡수에 따른 광도 저하를 방지함과 아울러, 상기 제1 반사층(220)에 인접한 제1-2 도핑층(261b)영역에서의 저항 감소에 따른 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
또한, 도 5b를 참조하면, 제1 도전형 제1 도핑층(261)이 제1-1 도핑층(261a), 제1-2 도핑층(261b) 및 제1-3 도핑층(261c)을 포함하는 경우, 제1-1 도핑층(261a)에 비해 활성층(232)에서 더 이격되어 배치된 제1-2 도핑층(261b)과 제1-3 도핑층(261c)에서의 도핑농도가 각각 d1, d2, d3로 순차적으로 증가함에 따라, 활성층(232)에 인접한 영역에서의 광 흡수에 따른 광도 저하를 방지함과 아울러, 상기 제1 반사층(220)에 인접한 영역에서의 저항 감소에 따른 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
다음으로, 도 6은 제3 실시예에 따른 반도체 소자에서 에너지밴드 다이어 그램(203) 예시도이다.
제3 실시예에 의하면, 상기 캐비티 영역(230)은, 상기 제2 반사층(250)과 상기 활성층(232) 사이에 배치되는 제2 캐비티(233)를 포함하고, 상기 제2 캐비티(233)는 상기 제2 반사층(250)과 접하며, 제2 도전형 제2 도핑층(262)을 포함할 수 있다.
실시예에 의하면, 제2 캐비티(233)의 일부 영역에 제2 도전형 제2 도핑층(262)을 포함함으로써 기존 캐비티 영역에 비해 저항을 감소시킴으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 실시예에서 제2 캐비티(233)가 제2-1 캐비티층(233a)과 제2-2 캐비티층(233b)을 포함하는 경우, 상기 활성층(232)에서 더 이격되어 배치된 제2-2 캐비티층(233b)에 제2 도전형 제2 도핑층(262)을 포함함으로써 종래기술에 비해 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다. 예를 들어, 제2 캐비티(233)에 도핑이 진행된 실시예의 경우, 캐비티 영역에서 저항감소를 통해 비교예에 비해 동작전압(Vf)이 낮아졌으며, 광효율이나 광출력을 향상시킬 수 있는 기술적 효과가 있다.
실시예에서 제2 도전형 제2 도핑층(262)의 영역은 상기 제2 캐비티(233)의 영역 대비 10% 내지 70%로 제어됨으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다. 이때, 상기 제2 도전형 제2 도핑층(262)의 영역이 상기 제2 캐비티(233)의 영역 대비 70%를 초과시 도핑영역에 의한 광 흡수로 인해 광출력이 저하될 수 있으며, 그 영역이 10% 미만의 경우 저항 감소효과의 기여도가 낮을 수 있다.
제1 실시예 내지 제3 실시예를 참조하면, 상기 제1 도전형 제1 도핑층(261)과 상기 제2 도전형 제2 도핑층(262)의 합계 영역은 상기 캐비티 영역(230)의 전체 영역의 20% 내지 70%로 제어될 수 있으며, 그 상한을 초과시 도핑영역에 의한 광 흡수로 인해 광출력이 저하될 수 있으며, 하한 미만시 저항 감소효과의 기여도가 낮을 수 있다.
실시예에서 제2 도전형 제2 도핑층(262)에서 제2 도전형 도펀트의 농도는 1x1017~8x1017(atoms/cm3)범위로 제어됨으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다. 이때, 상기 제2 도전형 제2 도핑층(262)에서 제2 도전형 도펀트의 농도가 그 상한을 초과시 도핑영역에 의한 광 흡수로 인해 광출력이 저하될 수 있으며, 그 하한 미만의 경우 저항 감소효과의 기여도가 낮을 수 있다.
또한 실시예에서 제2 도전형 제2 도핑층(262)의 제2 도전형 도펀트의 농도는 제2 반사층(250)의 제2 도전형 도펀트의 농도 이하로 제어됨으로써 도핑영역에 의한 광 흡수를 방지함과 동시에 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있다.
예를 들어, 상기 제2 도전형 제2 도핑층(262)의 제2 도전형 도펀트의 농도는 7x1017~3x1018(atoms/cm3)범위인 경우, 상기 제2 도전형 제2 도핑층(262)에서 제2 도전형 도펀트의 농도는 1x1017~7x1017(atoms/cm3)범위로 제어됨으로써 캐비티 영역에서의 저항감소를 통해 전압효율을 향상시켜 광출력을 향상시킬 수 있는 기술적 효과가 있다.
다시 도 1과 도 2를 참조하면, 실시예에서 캐비티 영역(230) 상에 절연영역(242)이 배치되며, 상기 절연영역(242)에 의해서 정의되는 애퍼처(241)가 위치할 수 있다.
상기 절연영역(242)은 절연층, 예를 들어 알루미늄 산화물로 이루어져서 전류 절연영역으로 작용할 수 있으며, 중앙 영역에는 비절연층인 어퍼처(241)가 배치될 수 있다. 상기 어퍼처(241)와 상기 절연영역(242)은 중간층(240)으로 칭해질 수 있다.
구체적으로, 상기 중간층(240)은 알루미늄 갈륨 아세나이드(aluminum gallium arsenide)를 포함할 수 있다. 이때, 중간층(240)의 AlGaAs가 H2O와 반응하여 가장자리가 알루미늄산화물(Al2O3)로 변함에 따라 절연영역(242)이 형성될 수 있고, H2O와 반응하지 않은 중앙영역은 AlGaAs로 이루어진 어퍼처(241)가 될 수 있다.
도 2를 참조하면, 상기 절연영역(242)은 복수의 층을 포함할 수 있으며, 예를 들어 제1 절연층(242a) 및 제2 절연층(242b)을 포함할 수 있다. 상기 제1 절연층(242a)의 두께는 상기 서로 같거나 서로 다른 두께로 형성될 수 있다.
실시예에 의하면, 어퍼처(241)를 통해 캐비티영역(230)에서 발광된 광을 상부 영역으로 방출할 수 있으며, 절연영역(242)과 비교하여 어퍼처(241)의 광투과율이 우수할 수 있다.
<제2 반사층>
다시 도 2를 참조하면, 제2 반사층(250)은 절연영역(242) 상에 배치될 수 있다.
상기 제2 반사층(250)은 갈륨계 화합물 예를 들면 AlGaAs를 포함할 수 있으며, 제2 반사층(250)은 제2 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 한편, 제1 반사층(220)이 p형 도펀트로 도핑될 수도 있고, 제2 반사층(250)이 n형 도펀트로 도핑될 수도 있다.
상기 제2 반사층(250)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 예를 들어, 제2 반사층(250)은 서로 다른 굴절률을 가지는 물질로 이루어진 복수의 층이 교대로 적어도 1회 이상 적층된 구조일 수 있다.
제2 반사층(250)의 각 층은 AlGaAs를 포함할 수 있고, 상세하게는 AlxGa(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어질 수 있다. 여기서, Al이 증가하면 각 층의 굴절률은 감소하고, Ga가 증가하면 각 층의 굴절률은 증가할 수 있다. 그리고, 제2 반사층(250)의 각 층의 두께는 λ/4n이고, λ는 활성층에서 방출되는 광의 파장일 수 있고, n은 상술한 파장의 광에 대한 각 층의 굴절률일 수 있다.
이러한 구조의 제2 반사층(250)은 940 나노미터의 파장 영역의 광에 대하여 99.9%의 반사율을 가질 수 있다.
상기 제2 반사층(250)은 층들이 교대로 적층되어 이루어질 수 있으며, 제1 반사층(220) 내에서 층들의 페어(pair) 수는 제2 반사층(250) 내에서 층들의 페어 수보다 더 많을 수 있으며, 이때 상술한 바와 같이 제1 반사층(220)의 반사율은 99.999% 정도로 제2 반사층(250)의 반사율인 99.9%보다 클 수 있다.
실시예에서 제2 반사층(250)은 상기 캐비티 영역(230)에 인접하게 배치된 제1 그룹 제2 반사층(251) 및 상기 제1 그룹 제2 반사층(251)보다 상기 캐비티영역(230)에서 이격배치 된 제2 그룹 제2 반사층(252)을 포함할 수 있다.
앞서 기술한 바와 같이, 상기 제1 그룹 제2 반사층(251)에서의 제1 도전형 도펀트의 농도가 상기 제2 그룹 제2 반사층(252)에서의 도펀트 농도보다 낮을 수 있다.
예를 들어, 제1 그룹 제2 반사층(251)은 제1 그룹 제2-1 층(251a)과 제1 그룹 제2-2 층(251b)의 약 1~5 페어(pair)를 포함할 수 있다. 상기 제1 그룹 제2-1 층(251a)은 상기 제1 그룹 제2-2 층(251b)보다 두껍게 형성될 수 있다. 예를 들어, 상기 제1 그룹 제2-1 층(251a)은 약 40~60nm로 형성될 수 있고, 상기 제1 그룹 제2-2 층(251b)은 약 20~30nm로 형성될 수 있다.
또한, 제2 그룹 제2 반사층(252)도 제2 그룹 제2-1 층(252a)과 제2 그룹 제2-2 층(252b)의 약 5~15 페어(pair)를 포함할 수 있다. 상기 제2 그룹 제2-1 층(252a)은 상기 제2 그룹 제2-2 층(252b)보다 두껍게 형성될 수 있다. 예를 들어, 상기 제2 그룹 제2-1 층(252a)은 약 40~60nm로 형성될 수 있고, 상기 제2 그룹 제2-2 층(252b)은 약 20~30nm로 형성될 수 있다.
<제2 접촉 전극, 패시베이션층, 제2 전극>
도 1을 참조하면, 실시예에 따른 반도체 소자(200)는 어퍼처(241)의 둘레의 영역에서 제2 반사층(250)으로부터 절연영역(242)과 캐비티영역(230)까지 메사 식각 될 수 있다. 또한, 제1 반사층(220)의 일부까지 메사 식각될 수 있다.
제2 반사층(250) 상에는 제2 접촉 전극(255)이 배치될 수 있는데, 제2 접촉 전극(255)의 사이의 영역에서 제2 반사층(250)이 노출되는 영역은 상술한 절연영역(242)의 중앙 영역의 어퍼처(241)와 대응될 수 있다. 여기서, 어퍼처(241)의 폭은 제2 접촉 전극(255) 사이의 폭보다 넓거나 좁을 수 있다. 어퍼처(241)의 폭이 제2 접촉 전극(255) 사이의 폭보다 좁게 형성되면, 캐비티영역(230)에서 방출된 광이 확산되어 투과될 수 있고, 어퍼처(242)의 폭이 제2 접촉 전극(255) 사이의 폭보다 넓게 형성되면 캐비티영역(230)에서 방출된 광이 수렴되어 투과될 수 있다. 접촉 전극(255)은 제2 반사층(250)과 후술하는 제2 전극(280)의 접촉 특성을 향상시킬 수 있다.
도 1에서 메사 식각된 발광 구조물의 측면과 상부면 및 제1 반사층(220)의 상부면에 패시베이션층(270)이 배치될 수 있다. 패시베이션층(270)은 소자 단위로 분리된 반도체 소자(200)의 측면에도 배치되어, 반도체 소자(200)를 보호하고 절연시킬 수 있다. 패시베이션층(270)은 절연성 물질로 이루어질 수 있고, 예를 들면 질화물 또는 산화물로 이루어질 수 있다.
패시베이션층(270)은 발광 구조물의 상부면에서의 두께가 제2 접촉 전극(255)보다 얇을 수 있으며, 이를 통해 제2 접촉 전극(255)이 패시베이션층(270) 상부로 노출될 수 있다. 노출된 제2 접촉 전극(255)과 전기적으로 접촉하며 제2 전극(280)이 배치될 수 있는데, 제2 전극(280)은 패시베이션층(270)의 상부로 연장되어 배치되어 외부로부터 전류를 공급받을 수 있다.
제2 전극(280)은 도전성 재료로 이루어질 수 있고, 예를 들면 금속일 수 있다. 예를 들어, 상기 제2 전극(280)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
<제조방법>
이하 도 7 내지 도 10을 참조하여 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
우선, 도 7과 같이, 제1 기판(210) 상에 제1 반사층(220), 캐비티영역(230) 및 제2 반사층(250)을 포함하는 발광구조물을 형성시킨다.
상기 제1 기판(210)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼로 형성될 수 있으며, 열 전도성이 뛰어난 물질로 형성될 수 있고, 전도성 기판 또는 절연성 기판을 포함할 수 있다.
예를 들면 실시예에서는 제1 기판(210)으로 제1 반사층(220)과 동종의 GaAs 기판을 사용할 수 있다. 제1 기판(210)이 제1 반사층(220)과 동종일 때 격자 상수가 일치하여, 제1 반사층(220)에 격자 부정합 등의 결함이 발생하지 않을 수 있다.
상기 제1 반사층(220)은 서로 다른 굴절률을 가지는 물질로 이루어진 층들이 교대로 적어도 1회 이상 적층된 구조일 수 있다.
상기 제1 반사층(220)은 상술한 바와 같이 DBR 구조를 가질 수 있으므로, AlGaAs가 공급되어 성장될 수 있고, 이때, Al과 Ga의 공급량을 달리하여, 상술한 바와 같이 AlxGa(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질의 제1 반사층(220)을 성장시킬 수 있다.
예를 들면 제1 반사층(220)은 화학증착방법(CVD) 혹은 분자선 에피택시(MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 성장될 수 있다.
상기 제1 반사층(220)은 제1 도전형으로 도핑될 수 있다. 예를 들어, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.
또한 상기 제1 반사층(220)은 갈륨계 화합물, 예를 들면 AlGaAs를 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제1 반사층(220)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 예를 들어, 제1 반사층(220)은 서로 다른 굴절 률을 가지는 물질로 이루어진 층들이 교대로 적어도 1회 이상 적층된 구조일 수 있다.
다음으로, 제1 반사층(220) 상에는 캐비티 영역(230)이 형성될 수 있다.
상기 캐비티영역(230)은 활성층(232) 및 상기 활성층(232)의 하측에 배치되는 제1 캐비티(231), 상측에 배치되는 제2 캐비티(233)를 포함할 수 있다. 실시예의 캐비티 영역(230)은 제1 캐비티(231)와 제2 캐비티(233)를 모두 포함하거나, 둘 중의 하나만 포함할 수도 있다.
예를 들어, 상기 활성층(232)은 단일우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
다음으로, 캐비티 영역(230) 상에 예비 중간층(245)이 형성될 수 있다.
상기 예비 중간층(245)은 도전성 재료로 이루어질 수 있고, 상세하게는 제1 반사층(220) 및 제2 반사층(250)과 동일한 재료로 이루어질 수 있으나 이에 한정되는 것은 아니다.
상기 예비 중간층(245)이 AlGaAs을 포함하는 경우, 상기 예비 중간층(245)은 AlxGa(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어질 수 있으며, 예를 들면 Al0.98Ga0.02As의 조성식을 가질 수 있다.
다음으로, 상기 예비 중간층(245) 상에 제2 반사층(250)이 형성될 수 있다.
상기 제2 반사층(250)은 제2 도전형으로 도핑될 수 있다. 상기 제2 반사층(250)은 갈륨계 화합물 예를 들면 AlGaAs를 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 제2 반사층(250)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 예를 들어, 제2 반사층(250)은 서로 다른 굴절 률을 가지는 물질로 이루어진 층들이 교대로 적어도 1회 이상 적층된 구조일 수 있다. 예를 들어, 제2 반사층(250)은 AlGaAs를 포함할 수 있고, 상세하게는 AlxGa(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어질 수 있다.
그리고, 제2 반사층(250)의 각 층들의 두께는 λ/4n이고, λ는 캐비티영역(230)에서 발생하는 광의 파장일 수 있고, n은 상술한 파장의 광에 대한 각 층의 굴절률일 수 있다. 여기서, λ는 650 내지 980나노미터(nm)일 수 있고, n은 각층의 굴절률일 수 있다. 이러한 구조의 제2 반사층(250)은 940 나노미터의 파장 영역의 광에 대하여 99.999%의 반사율을 가질 수 있다.
상기 제2 반사층(250)은 갈륨계 화합물 예를 들면 AlGaAs를 포함할 수 있으며, 제2 반사층(250)은 제2 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba, C 등과 같은 p형 도펀트일 수 있다. 한편, 제1 반사층(220)이 p형 도펀트로 도핑될 수도 있고, 제2 반사층(250)이 n형 도펀트로 도핑될 수도 있다.
이러한 구조의 제2 반사층(250)은 940 나노미터의 파장 영역의 광에 대하여 99.9%의 반사율을 가질 수 있다.
다음으로 도 8과 같이, 소정의 마스크(300)를 사용하여 발광 구조물을 메사 식각할 수 있다. 이때, 제2 반사층(250)으로부터 예비 중간층(245)과 캐비티영역(230)까지 메사 식각될 수 있고, 제1 반사층(220)의 일부까지 메사 식각될 수도 있다. 메사 식각에서는 ICP(inductively coupled plasma) 에칭 방법으로, 주변 영역의 제2 반사층(250)으로부터 예비 중간층(245)과 캐비티영역(230)을 제거할 수 있으며, 메사 식각 영역은 측면이 기울기를 가지고 식각될 수 있다.
다음으로, 도 9와 같이, 예비 중간층의 가장 자리 영역을 절연영역(242)으로 변화시킬 수 있으며, 예를 들면 습식 산화(Wet Oxidation)으로 변화시킬 수 있다.
예를 들어, 예비 중간층(245)의 가장 자리 영역으로부터 산소를 공급하면, 예비 중간층의 AlGaAs가 H2O와 반응하여 알루미늄 산화물(Al2O3)가 형성될 수 있다. 이때, 반응 시간 등을 조절하여, 예비 중간층의 중앙 영역은 산소와 반응하지 않고 가장 자리영역만 산소와 반응하여 알루미늄 산화물이 형성될 수 있도록 한다. 또한 이온 주입(Ion implantation)을 통해 예비 중간층의 가장 자리 영역을 절연영역(242)으로 변화시킬 수도 있으며 이에 한정하지 않는다. 이온 주입 시에는 300keV 이상의 에너지로 포톤(photon)이 공급될 수 있다.
상술한 반응 공정 후에, 중간층(240)의 중앙 영역은 도전성의 AlGaAs가 배치되고 가장 자리 영역에는 비도전성의 Al2O3가 배치될 수 있다. 중앙 영역의 AlGaAs는 캐비티영역(230)에서 방출되는 광이 상부 영역으로 진행되는 부분이므로, 상술한 바와 같이 어퍼처(241)라고 할 수 있다.
다음으로, 도 10과 같이, 제2 반사층(250) 상에 제2 접촉 전극(255)이 배치될 수 있는데, 제2 접촉 전극(255)의 사이의 영역에서 제2 반사층(250)이 노출되는 영역은 상술한 중간층(240)의 중앙 영역인 어퍼처(241)와 대응될 수 있다. 상기 접촉 전극(255)은 제2 반사층(250)과 후술하는 제2 전극(280)의 접촉 특성을 향상시킬 수 있다.
다음으로, 접촉 전극(255) 상에 배치되는 패시베이션층(270)은 발광 구조물의 상부면에서의 두께가 제2 접촉 전극(255)보다 얇을 수 있으며, 이때 제2 접촉 전극(255)이 패시베이션층(270) 상부로 노출될 수 있다.
상기 패시베이션층(270)은 폴리마이드(Polymide), 실리카(SiO2),또는 질화 실리콘(Si3N4)중 적어도 하나를 포함할 수 있다.
다음으로, 노출된 제2 접촉 전극(255)과 전기적으로 접촉되는 제2 전극(280)이 배치될 수 있는데, 제2 전극(280)은 패시베이션층(270)의 상부로 연장되어 배치되어 외부로부터 전류를 공급받을 수 있다.
상기 제2 전극(280)은 도전성 재료로 이루어질 수 있고, 예를 들면 금속일 수 있다. 예를 들어, 제2 전극(280)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
또한 상기 제1 기판(210)의 아래에는 제1 전극(215)이 배치될 수 있다. 상기 제1 전극(215)의 배치 전에 소정의 그라인딩 공정 등을 통해 상기 제1 기판(210)의 저면 일부를 제거하여 방열 효율을 향상시킬 수 있다.
상기 제1 전극(215)은 도전성 재료로 이루어질 수 있고, 예를 들면 금속일 수 있다. 예를 들어, 상기 제1 전극(215)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
상술한 반도체 소자는 레이저 다이오드일 수 있으며, 2개의 반사층 내부가 공진기로 작용할 수 있다. 이때, 제1 도전형의 제1 반사층(220)과 제2 도전형의 제2 반사층(250)으로부터 전자와 정공이 활성층으로 공급되어, 캐비티영역(230)에서 방출된 광이 공진기 내부에서 반사되어 증폭되고 문턱 전류에 도달하면, 상술한 어퍼처(241)를 통하여 외부로 방출될 수 있다.
실시예에 따른 반도체 소자에서 방출된 광은 단일 파장 및 단일 위상의 광일 수 있으며, 제1 반사층(220), 제2 반사층(250)과 캐비티영역(230)의 조성 등에 따라 단일 파장 영역이 변할 수 있다.
도 11은 실시예에 따른 반도체 소자 패키지가 적용된 이동 단말기의 사시도이다.
도 11에 도시된 바와 같이, 실시예의 이동 단말기(1500)는 후면에 제공된 카메라 모듈(1520), 플래쉬 모듈(1530), 자동 초점 장치(1510)를 포함할 수 있다. 여기서, 상기 자동 초점 장치(1510)는 발광부로서 앞서 설명된 실시 예에 따른 반도체 소자 패키지 중의 하나를 포함할 수 있다.
상기 플래쉬 모듈(1530)은 그 내부에 광을 발광하는 발광소자를 포함할 수 있다. 상기 플래쉬 모듈(1530)은 이동 단말기의 카메라 작동 또는 사용자의 제어에 의해 작동될 수 있다.
상기 카메라 모듈(1520)은 이미지 촬영 기능 및 자동 초점 기능을 포함할 수 있다. 예컨대 상기 카메라 모듈(1520)은 이미지를 이용한 자동 초점 기능을 포함할 수 있다.
상기 자동 초점 장치(1510)는 레이저를 이용한 자동 초점 기능을 포함할 수 있다. 상기 자동 초점 장치(1510)는 상기 카메라 모듈(1520)의 이미지를 이용한 자동 초점 기능이 저하되는 조건, 예컨대 10m 이하의 근접 또는 어두운 환경에서 주로 사용될 수 있다. 상기 자동 초점 장치(1510)는 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자를 포함하는 발광부와, 포토 다이오드와 같은 빛 에너지를 전기 에너지로 변환하는 수광부를 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
제1 전극(215), 제1 기판(210), 제1 반사층(220),
캐비티영역(230), 어퍼처(241), 절연영역(242), 중간층(240),
제2 반사층(250), 제2 접촉 전극(255), 제2 전극(280),
패시베이션층(270), 제1 캐비티(231), 활성층(232), 제2 캐비티(233)

Claims (9)

  1. 제1 도전형 도펀트를 포함하는 제1 반사층;
    제2 도전형 도펀트를 포함하는 제2 반사층; 및
    상기 제1 반사층과 제2 반사층 사이에 배치되는 캐비티 영역;을 포함하고,
    상기 캐비티 영역은, 상기 제1 반사층 상에 배치되는 제1 캐비티와, 양자우물과 양자벽을 포함하며 상기 제1 캐비티 상에 배치되는 활성층을 포함하고,
    상기 제1 캐비티는, 상기 제1 반사층과 접하고 제1 도전형 제1 도핑층을 포함하며,
    상기 제1 도전형 제1 도핑층의 영역은 상기 제1 캐비티의 영역 대비 70% 이하인 반도체 소자.
  2. 제1 항에 있어서,
    상기 캐비티 영역은, 상기 제2 반사층과 상기 활성층 사이에 배치되는 제2 캐비티를 더 포함하고,
    상기 제2 캐비티는 상기 제2 반사층과 접하며, 제2 도전형 제2 도핑층을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제2 도전형 제2 도핑층의 영역은 상기 제2 캐비티의 영역 대비 70% 이하인 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 도전형 제1 도핑층과 상기 제2 도전형 제2 도핑층의 합계 영역은 상기 상기 캐비티 영역의 전체 영역의 20% 내지 70%인 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 캐비티(233)의 제2 폭(T2)이 상기 제1 캐비티의 제1 폭(T1)에 비해 큰 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 캐비티는 AlxGaAs 계열층(0<X<1)을 포함하며,
    상기 제1 캐비티의 Al의 농도는 상기 활성층 방향으로 감소하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 도전형 제1 도핑층에서 제1 도전형 도펀트의 농도는 상기 활성층의 방향에서 상기 제1 반사층의 방향으로 증가하는 반도체 소자.
  8. 제1 항 내지 7항 중 어느 하나에 있어서,
    상기 제1 도전형 제1 도핑층의 제1 도전형 도핑 농도는
    상기 제1 도전형 반사층에서의 제1 도전형 도핑 농도보다 낮은 반도체 소자.
  9. 제1 항 내지 7항 중 어느 하나의 반도체 소자를 포함하는 반도체 소자 패키지.
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