KR20190088989A - 프로세서-기반 시스템들에서의 확장 dram(dynamic random access memory) 버스트 길이들의 제공 - Google Patents

프로세서-기반 시스템들에서의 확장 dram(dynamic random access memory) 버스트 길이들의 제공 Download PDF

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Abstract

프로세서-기반 시스템들에서의 확장 DRAM(dynamic random access memory) 버스트 길이들의 제공이 개시된다. 일 양상에서, 프로세서-기반 시스템은 4-비트-와이드 데이터 액세스("x4") 및 128-비트 내부 데이터 프리페치를 제공하는 DRAM 회로(예컨대, 공통 x4/x8 다이 상에 배치됨)를 포함한다. x4 모드로 동작될 때, DRAM 회로는 32 비트의 확장 DRAM 버스트 길이("BL32")를 제공하도록 구성된다. DRAM 회로는 DRAM 회로에 통신가능하게 커플링된 메모리 제어기로부터 메모리 판독 요청을 수신하고, 128 비트의 데이터를 프리페치하며, 그리고 메모리 판독 요청에 대한 응답으로 128 비트의 페치된 데이터 전부를 메모리 제어기에 리턴한다. 일부 양상들에서, DRAM 회로는 또한, 메모리 제어기로부터 128 비트의 기록 데이터를 포함하는 메모리 기록 커맨드를 수신할 수 있으며, 판독/수정/기록(RMW) 동작을 수행하지 않고 128 비트의 기록 데이터를 메모리에 기록할 수 있다.

Description

프로세서-기반 시스템들에서의 확장 DRAM(DYNAMIC RANDOM ACCESS MEMORY) 버스트 길이들의 제공
[0001] 본 출원은, "PROVIDING EXTENDED DYNAMIC RANDOM ACCESS MEMORY (DRAM) BURST LENGTHS IN PROCESSOR-BASED SYSTEMS"란 명칭으로 2016년 12월 1일자로 출원된 미국 가 특허 출원 일련 번호 제62/428,638호에 대한 우선권을 주장하는, "PROVIDING EXTENDED DYNAMIC RANDOM ACCESS MEMORY (DRAM) BURST LENGTHS IN PROCESSOR-BASED SYSTEMS"란 명칭으로 2017년 11월 29일자로 출원된 미국 특허 출원 일련 번호 제15/825,724호에 대한 우선권을 주장하며, 위 출원들의 내용들은 그 전체가 인용에 의해 본원에 통합된다.
[0002] 본 개시내용의 기술은 일반적으로, 프로세서-기반 시스템들을 위한 메모리 시스템들에 관한 것이고, 특히, DRAM(dynamic random access memory)에서의 메모리 버스트 길이(burst length)들에 관한 것이다.
[0003] DRAM(dynamic random access memory)은, 메모리 회로 내에 하나의 트랜지스터와 하나의 커패시터로 구성된 쌍을 사용하여 데이터의 개별적인 비트들이 저장되는 일반적인 형태의 컴퓨터 메모리이다. DDR(double data rate) 메모리는, 클럭 신호의 상승 에지와 하강 에지 둘 모두에서 데이터 전송을 가능하게 함으로써 더 높은 데이터 전송 레이트들을 제공하여, 이에 따라 주어진 클럭 주파수에서 데이터 버스 대역폭이 두 배가 되게 하는 DRAM의 부류이다. JEDEC(Joint Electron Device Engineering Council)는 DDR1, DDR2, DDR3 및 DDR4를 포함하는 다수의 세대들의 DDR 메모리에 대한 규격(specification)들을 개발했으며, DDR5에 대한 규격이 예정되어 있다.
[0004] DRAM 회로는 입력 및 출력을 위해 4 개 또는 8 개의 데이터 핀들(본원에서 "x4" 또는 "4-비트-와이드" 그리고 "x8" 또는 "8-비트-와이드"로 각각 지칭됨)을 제공하는 공통 다이를 사용하여 구현될 수 있다. DRAM 회로의 안팎으로 전송될 수 있는 데이터의 양은 사용 중인 데이터 핀들의 수와 DRAM 회로의 "버스트 길이"의 함수이다. 본원에서 사용된 바와 같이, "버스트 길이"는 각각의 데이터 핀을 통해 단일 송신 유닛("버스트")으로서 송신될 수 있는 데이터의 비트 수를 지칭한다. 따라서, 예컨대, 16의 DRAM 버스트 길이(BL16)를 이용하는 x4 DRAM 회로가 한 번에 64 비트의 데이터(즉, 4 개의 데이터 핀들 각각에 대해 16 비트의 데이터)를 전송할 수 있는 반면, BL16을 이용하는 x8 DRAM 회로는 한 번에 128 비트의 데이터(즉, 8 개의 데이터 핀들 각각에 대해 16 비트의 데이터)를 전송할 수 있다.
[0005] 공통 다이가 x4 DRAM 회로와 x8 DRAM 회로 둘 모두를 구현하는 데 사용될 수 있기 때문에, 공통 다이에 기반한 DRAM 회로는, 단일 메모리 동작으로 실제 송신될 수 있는 비트 수에 관계 없이, 모든 외부의 판독들 및 기록들에 대해 내부적으로 128 비트의 데이터의 프리페치(prefetch)들을 수행하도록 구성될 수 있다. 이는 BL16을 이용하는 x8 DRAM 회로들에 대해서는 최적의 성능을 제공할 수 있지만, BL16을 사용하는 x4 DRAM 회로들에 대해서는 덜 효율적인 성능 및 전력 소모를 야기할 수 있다. 예컨대, x4 DRAM 회로에 대한 메모리 판독 동작은, DRAM 회로가 128 비트의 데이터를 페치하고, 에러 정정 코드(ECC; error correction code)를 사용하여 임의의 단일 비트 에러들을 정정하고, 페치된 데이터의 64-비트 서브세트를 메모리 제어기에 제공하며, 그리고 다른 64 비트의 페치된 데이터를 폐기할 것을 요구한다. 메모리 기록 동작들의 경우, 64 비트의 기록 데이터만이 메모리에 기록되도록 DRAM 회로에 의해 수신된다. 그러나, DRAM 회로는 여전히 내부적으로 128 비트의 데이터를 페치하고, 에러 정정을 수행하고, 64 비트의 기록 데이터를 128 비트의 페치된 데이터에 합치고, 128 비트의 데이터에 대한 ECC를 재계산(recompute)하며, 그리고 최종적으로 데이터 전부를 다시 메모리에 기록해야 한다. 이러한 일련의 동작들은 판독/수정/기록(RMW; read/modify/write) 동작이 DRAM 회로에 의해 수행될 것을 요구하며, 이는 계산 자원들 및 전력 소모 측면에서 값비쌀 수 있다. 따라서, 메모리 판독 및 기록 동작들을 수행하기 위해 공통 x4/x8 다이 상에 구현되는 x4 DRAM 회로에 대한 더욱 효율적인 메커니즘을 제공하는 것이 바람직하다.
[0006] 상세한 설명에서 개시된 양상들은 프로세서-기반 시스템들에서의 확장 DRAM(dynamic random access memory) 버스트 길이들의 제공을 포함한다. 이 점과 관련하여, 일 양상에서, 프로세서-기반 시스템은 4-비트-와이드 데이터 액세스 및 128-비트 내부 데이터 프리페치를 제공하는 DRAM 회로(예컨대, 공통 x4/x8 다이 상에 배치됨)를 포함한다. x4 모드로 동작될 때, DRAM 회로는 32 비트의 확장 DRAM 버스트 길이(BL32)를 제공하도록 구성된다. DRAM 회로는 DRAM 회로에 통신가능하게 커플링되는 메모리 제어기로부터 메모리 판독 요청을 수신한다. DRAM 회로는, 128 비트의 데이터를 프리페치하고 그 다음 메모리 판독 요청에 대한 응답으로 128 비트의 페치된 데이터 전부를 메모리 제어기에 리턴하도록 구성된다. 일부 양상들에서, DRAM 회로는 또한, 메모리 제어기로부터 128 비트의 기록 데이터를 포함하는 메모리 기록 커맨드를 수신할 수 있으며, 판독/수정/기록(RMW) 동작을 수행하지 않고 128 비트의 기록 데이터를 메모리에 기록할 수 있다. 일부 양상들은, 이를테면 BL16 또는 BL32 사이에서 토글링(toggle)하도록 판독 및 기록 커맨드들 내의 비트를 세팅하거나 또는 클리어링함으로써, DRAM 회로의 BL32 모드가 메모리 제어기에 의해 동적으로 선택가능한 것을 제공할 수 있다. 일부 양상들에서, DRAM 회로에 의해 제공되는 하나 이상의 모드 레지스터들 중의 모드 레지스터가 온-더-플라이(on-the-fly)로 BL16 또는 BL32를 선택하기 위한 모드를 인에이블(enable)하도록 구성된다.
[0007] 다른 양상에서, 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템이 제공된다. 프로세서-기반 시스템은 4-비트-와이드 데이터 액세스 및 128-비트 내부 데이터 프리페치를 제공하도록 구성된 DRAM 회로를 포함한다. 프로세서-기반 시스템은 DRAM 회로에 통신가능하게 커플링된 메모리 제어기를 더 포함한다. DRAM 회로는, 메모리 제어기로부터 메모리 판독 요청을 수신하도록 구성됨으로써, 32 비트의 확장 DRAM 버스트 길이를 제공하도록 구성된다. DRAM 회로는 추가로, 128 비트 데이터의 내부 프리페치를 수행하도록 구성된다. DRAM 회로는 128 비트의 데이터 전부에 대해 에러 정정 코드(ECC)를 생성하도록 구성된다. DRAM 회로는 또한, 메모리 판독 요청에 응답하여 128 비트의 데이터 전부를 메모리 제어기에 리턴하도록 구성된다.
[0008] 다른 양상에서, 확장 DRAM 버스트 길이들을 제공하기 위한 방법이 제공된다. 방법은, 4-비트-와이드 데이터 액세스 및 128-비트 내부 데이터 프리페치를 제공하도록 구성된 DRAM 회로가 메모리 제어기로부터 메모리 판독 요청을 수신하는 단계를 포함한다. 방법은, 128 비트의 데이터의 내부 프리페치를 수행하는 단계, 및 128 비트의 데이터 전부에 대해 ECC를 생성하는 단계를 더 포함한다. 방법은 또한, 메모리 판독 요청에 응답하여 DRAM 회로가 128 비트의 데이터 전부를 메모리 제어기에 리턴하는 단계를 포함한다.
[0009] 다른 양상에서, 4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템이 제공된다. 프로세서-기반 시스템은 메모리 제어기로부터 메모리 판독 요청을 수신하기 위한 수단을 포함한다. 프로세서-기반 시스템은, 128 비트의 데이터의 내부 프리페치를 수행하기 위한 수단, 및 128 비트의 데이터 전부에 대해 ECC를 생성하기 위한 수단을 더 포함한다. 프로세서-기반 시스템은 또한, 메모리 판독 요청에 응답하여 128 비트의 데이터 전부를 메모리 제어기에 리턴하기 위한 수단을 포함한다.
[0010] 도 1은 확장 DRAM(dynamic random access memory) 버스트 길이들을 제공하도록 구성된 DRAM 회로 및 메모리 제어기를 포함하는 예시적인 프로세서-기반 시스템의 블록 다이어그램이고;
[0011] 도 2는 도 1의 메모리 제어기 및 DRAM 회로를 사용하여 확장 DRAM 버스트 길이들을 제공하기 위한 예시적인 프로세스를 예시하는 흐름도이며; 그리고
[0012] 도 3은 도 1의 메모리 제어기 및 DRAM 회로를 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록 다이어그램이다.
[0013] 이제, 도시된 도면들을 참조하여, 본 개시내용의 몇몇 예시적인 양상들이 설명된다. "예시적인" 것이란 단어는 "예, 실례, 또는 예시로서의 역할을 하는" 것을 의미하기 위해 본원에서 사용된다. "예시적인" 것으로서 본원에서 설명된 임의의 양상이 반드시 다른 양상들보다 바람직하거나 또는 유리한 것으로서 해석되어야 하는 것은 아니다.
[0014] 상세한 설명에서 개시된 양상들은 프로세서-기반 시스템들에서의 확장 DRAM(dynamic random access memory) 버스트 길이들의 제공을 포함한다. 이에 따라서, 이 점과 관련하여, 도 1은 중앙 프로세싱 유닛(CPU; central processing unit)(102), 메모리 제어기(104), 및 32 비트의 확장 DRAM 버스트 길이(즉, "BL32")를 사용하여 메모리 동작들을 수행하기 위한 DRAM 회로(106)를 포함하는 예시적인 프로세서-기반 시스템(100)을 예시한다. 일부 양상들에서, 메모리 제어기(104)는 CPU(102)를 포함하는 반도체 다이와는 별개의 반도체 다이 상에 제공되는 반면, 일부 양상들은 메모리 제어기(104)가 CPU(102)와 동일한 반도체 다이 상에 제공되는 것을 제공한다. 다이 구성들에 관계 없이, 메모리 제어기(104)는, CPU(102)가 메모리 제어기(104)에 내부 시스템 버스를 통해 메모리 액세스 요청들을 하고 메모리 제어기(104)를 통해 메모리로부터 데이터를 수신할 수 있도록 제공된다.
[0015] 도 1의 프로세서-기반 시스템(100)은 다른 엘리먼트들 중에서 알려진 디지털 로직 엘리먼트들, 반도체 회로들, 프로세싱 코어들 및/또는 메모리 구조들 중 임의의 것, 또는 이들의 결합들을 포함할 수 있다. 본원에서 설명된 양상들은 엘리먼트들의 임의의 특정 어레인지먼트로 제한되지 않으며, 개시된 기법들은 반도체 다이들 또는 패키지들 상의 다양한 구조들 및 레이아웃들로 쉽게 확장될 수 있다. 프로세서-기반 시스템(100)의 일부 양상들이 도 1에서 예시된 엘리먼트들 이외의 엘리먼트들을 포함할 수 있다는 것이 이해되어야 한다.
[0016] 도 1에서 알 수 있는 바와 같이, DRAM 회로(106)는 복수의 뱅크 그룹들(108(0)-108(X))로 조직화되며, 이러한 복수의 뱅크 그룹들(108(0)-108(X)) 각각은 복수의 뱅크들(110(0)-110(Y), 112(0)-112(Y))로 구성된다. 복수의 뱅크들(110(0)-110(Y), 112(0)-112(Y)) 각각은 대응하는 메모리 어레이(114(0)-114(Y), 116(0)-116(Y))를 포함한다. 뱅크 그룹들(108(0)-108(X)) 각각에 대한 메모리 액세스는, 로컬 입력/출력(I/O; input/output) 게이팅(120(0)-120(X)) 및 글로벌 I/O 게이팅(122)을 사용하여 내부 제어기(118)에 의해 제어될 수 있다. 일부 양상들에서, DRAM 회로(106)가 도 1에서 예시된 것보다 더 많거나 또는 더 적은 수의 뱅크 그룹들(108(0)-108(X)), 뱅크들(110(0)-110(Y), 112(0)-112(Y)), 메모리 어레이들(114(0)-114(Y), 116(0)-116(Y)), 및/또는 로컬 입력/출력(I/O) 게이팅(120(0)-120(X))을 포함할 수 있다는 것이 이해되어야 한다.
[0017] 메모리 제어기(104)와 통신하기 위해, DRAM 회로(106)는 데이터 인터페이스(124)를 제공한다. 도 1의 예에서, 데이터 인터페이스(124)는 총 8 개의 데이터 핀들(126(0)-126(7))을 제공한다. DRAM 회로(106)의 일부 양상들은, 메모리 제어기(104)에 데이터를 송신하고 메모리 제어기(104)로부터 데이터를 수신하기 위해 모든 8 개의 데이터 핀들(126(0)-126(7))(즉, "x8" 또는 "8-비트-와이드" 구성)을 사용할 수 있다. 16의 DRAM 버스트 길이(즉, "BL16")를 사용하는 그러한 양상들에서, DRAM 회로(106)는 128-비트 내부 프리페치를 제공하도록 구성될 수 있으며, 이에 따라 각각의 메모리 액세스 동작 동안 유닛(128)에 의해 표현되는 바와 같이 128 비트의 데이터를 판독 및 기록할 수 있다.
[0018] 그러나, DRAM 회로(106)의 일부 양상들은, 데이터 핀들((126)(0)-126(7)) 중 단 4 개(즉, "x4" 또는 "4-비트-와이드" 구성)만을 사용하도록 구성될 수 있다. BL16을 사용하는 그러한 양상들에서 메모리 판독 동작들을 수행할 때, DRAM 회로(106)는 128 비트의 데이터를 포함하는 유닛(128)을 검색(retrieve)할 수 있지만, 단 64 비트의 데이터, 이를테면 유닛들(130(0), 130(1)) 중 하나의 유닛만을 메모리 제어기(104)에 송신할 수 있다. 이는 메모리 대역폭, 계산 자원들 및 전력의 낭비를 야기한다. 유사하게, 64 비트의 데이터를 메모리에 기록하기 위해, DRAM 회로(104)는, 128 비트의 데이터를 포함하는 유닛(128)을 페치하고, 이 유닛(128)을 기록될 64 비트의 새로운 데이터(예컨대, 유닛들(130(0), 130(1)) 중 하나의 유닛)를 이용하여 업데이트하며, 그리고 데이터를 기록하기 위해 판독/수정/기록(RMW) 동작을 수행할 수 있다. 그러한 RMW 동작은 계산 자원들 및 전력 소모 측면에서 값비쌀 수 있다.
[0019] 이에 따라서, 도 1의 DRAM 회로(106)의 양상들은 x4 구성으로 동작할 때 32의 확장 DRAM 버스트 길이(즉, "BL32")를 제공하도록 구성된다. 그러한 양상들에서, DRAM 회로(106)는 메모리 제어기(104)로부터 메모리 판독 요청(132)을 수신할 수 있다. BL32 확장 DRAM 버스트 길이를 인식하도록 구성된 메모리 제어기(104)는 메모리 판독 요청(132)에 대한 응답으로 버스트당 128 비트의 데이터를 수신할 것으로 예상한다. 따라서, DRAM 회로(106)는 128 비트의 데이터의 유닛(128)을 페치하고, 128 비트의 데이터 전부에 대해 에러 정정 코드(ECC)를 생성하며, 그리고 메모리 판독 요청(132)에 대한 응답으로 128 비트의 데이터 전부를 메모리 제어기(104)에 리턴한다.
[0020] 메모리 기록 동작들의 경우, DRAM 회로(106)의 양상들은 128-비트 기록 데이터(136)를 포함하는 메모리 기록 요청(134)을 수신한다. 기록 데이터(136)를 수신할 때, DRAM 회로(106)는, RMW 동작을 수행하지 않고 기록 데이터(136)를 기록하도록 구성된다. 일부 양상들에서, DRAM 회로(106)는, 메모리 기록 동작의 일부로서 ECC를 생성하고 그리고/또는 기록 데이터(136)에 대한 에러 정정을 수행하도록 구성될 수 있다.
[0021] 일부 양상들에 따르면, DRAM 회로(106)는 버스트 길이의 "온-더-플라이(on-the-fly)" 선택을 인에이블(즉, 메모리 판독 및 기록 동작들을 위해 사용될 버스트 길이가 DRAM 회로(106)의 정상 동작 중에 수정될 수 있게 됨)하도록 구성될 수 있다. 그러한 일부 양상들에서, DRAM 회로(106)의 모드 레지스터(138)는 온-더-플라이 버스트 길이 선택이 인에이블되는지를 표시하는 버스트 길이 모드 표시자("BL MODE INDICATOR")(140)를 제공한다. 도 1의 모드 레지스터(138)가 DRAM 회로(106)에 의해 제공되는 복수의 모드 레지스터들 중 하나일 수 있다는 것이 이해되어야 한다. 온-더-플라이 버스트 길이 선택 모드(예컨대, 온-더-플라이 버스트 길이 선택이 허용되는지를 표시함)는 버스트 길이 모드 표시자(140)가 세팅 상태에 있을 때 DRAM 회로(106)에 의해 인에이블되고, 버스트 길이 모드 표시자(140)가 세팅 상태에 있지 않을 때 디스에이블된다(disabled). 일부 양상들에 따르면, 버스트 길이 모드 표시자(140)는 모드 레지스터(138)에 추가되는 새로운 비트를 포함할 수 있거나, 또는 온-더-플라이 버스트 길이 선택 모드를 표시하도록 용도 변경되는(repurposed), 모드 레지스터(138) 내의 기존 비트를 포함할 수 있다.
[0022] 버스트 길이 모드 표시자(140)가 세팅 상태에 있을 때, 메모리 판독 요청(132) 및/또는 메모리 기록 요청(134)은, DRAM 회로(106)에 의해 BL16이 사용되어야 하는지 또는 BL32 모드가 사용되어야 하는지를 표시하기 위해, 각각, 버스트 길이 선택 표시자들(142 및 144)을 포함할 수 있다. 예컨대, DRAM 회로(106)는 대응하는 버스트 길이 선택 표시자(142 또는 144)가 세팅 상태에 있지 않으면 종래의 BL16 모드를 사용하여 메모리 판독 동작 또는 메모리 기록 동작을 수행하도록, 그리고 대응하는 버스트 길이 선택 표시자(142 또는 144)가 세팅 상태에 있으면 BL32 모드로 동작하도록 구성될 수 있다. 이는 메모리 제어기(104)가, 선택된 버스트 길이에 대해 메모리 액세스 동작들을 최적화하기 위해 DRAM 회로(106)의 동작들을 조정(tailor)하는 것을 가능하게 하고 상이한 애플리케이션들에 상이한 버스트 길이들이 사용될 수 있게 하는 것을 가능하게 할 수 있다. 일부 양상들에서, 버스트 길이 선택 표시자(142 및/또는 144)는 각각 버스트 길이 선택 표시자(142 및/또는 144)로서 용도 변경되는, 메모리 판독 요청(132) 및/또는 메모리 기록 요청(134) 내의 종래의 버스트 촙(BC; burst chop) 표시자(미도시)를 포함할 수 있다.
[0023] 도 2는 확장 DRAM 버스트 길이들을 제공하기 위한, 도 1의 메모리 제어기(104) 및 DRAM 회로(106)의 예시적인 동작들을 예시한다. 명확성을 위해서, 도 2를 설명할 때 도 1의 엘리먼트들이 참조된다. 도 2에서, 동작들은 DRAM 회로(106)가 메모리 제어기(104)로부터 메모리 판독 요청(122)을 수신하는 것으로 시작한다(블록(200)). DRAM 회로(106)는 128 비트의 데이터를 페치한다(블록(202)). 그 다음, DRAM 회로(106)는 메모리 판독 요청(122)에 응답하여 128 비트의 데이터 전부를 메모리 제어기(104)에 리턴한다(블록(204)). 일부 양상들에서, DRAM 회로(106)는 또한, 메모리 제어기(104)로부터 128 비트의 기록 데이터(126)를 포함하는 메모리 기록 요청(124)을 수신할 수 있다(블록(206)). 그 다음, DRAM 회로(106)는 메모리 기록 요청(124)에 응답하여 RMW 동작을 수행하지 않고 128 비트의 기록 데이터(126)를 기록할 수 있다(블록(208)).
[0024] 도 2는 확장 DRAM 버스트 길이들을 제공하기 위한, 도 1의 메모리 제어기(104) 및 DRAM 회로(106)의 예시적인 동작들을 예시한다. 명확성을 위해서, 도 2를 설명할 때 도 1의 엘리먼트들이 참조된다. 일부 양상들에서, 도 2에서 예시된 동작들은 DRAM 회로(106)가, 버스트 길이 모드 표시자(140)가 세팅 상태에 있는 것에 응답하여 온-더-플라이 버스트 길이 모드 선택을 인에이블하는 것으로 시작한다(블록(200)). 이 점과 관련하여, DRAM 회로(106)는 "버스트 길이 모드 표시자가 세팅 상태에 있는 것에 응답하여 온-더-플라이 버스트 길이 모드 선택을 인에이블하기 위한 수단"으로 본원에서 지칭될 수 있다. 다음 차례로, DRAM 회로(106)는 메모리 제어기(104)로부터 메모리 판독 요청(132)을 수신한다(블록(202)). 이에 따라서, DRAM 회로(106)는 "메모리 제어기로부터 메모리 판독 요청을 수신하기 위한 수단"으로 본원에서 지칭될 수 있다.
[0025] DRAM 회로(106)는 128 비트의 데이터의 내부 프리페치를 수행한다(블록(204)). 따라서, DRAM 회로(106)는 "128 비트의 데이터의 내부 프리페치를 수행하기 위한 수단"으로 본원에서 지칭될 수 있다. DRAM 회로(106)는 128 비트의 데이터 전부에 대해 ECC를 생성한다(블록(205)). 이에 따라서, DRAM 회로(106)는 "128 비트의 데이터 전부에 대해 에러 정정 코드(ECC)를 생성하기 위한 수단"으로 본원에서 지칭될 수 있다. 그 다음, DRAM 회로(106)는 메모리 판독 요청(132)에 응답하여 128 비트의 데이터 전부를 메모리 제어기(104)에 리턴한다(블록(206)). 이 점과 관련하여, DRAM 회로(106)는 "메모리 판독 요청에 응답하여 128 비트의 데이터 전부를 메모리 제어기에 리턴하기 위한 수단"으로 본원에서 지칭될 수 있다. 일부 양상들에서, 128 비트의 데이터를 메모리 제어기(104)에 리턴하기 위한 블록(206)의 동작들은, 메모리 판독 요청(132)의 버스트 길이 선택 표시자(142)가 세팅 상태에 있다고 검출하는 것에 추가로 응답할 수 있다. 그러한 양상들에서, DRAM 회로(106)는 "메모리 판독 요청의 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 추가로 응답하여 128 비트의 데이터 전부를 리턴하기 위한 수단"으로 본원에서 지칭될 수 있다.
[0026] 일부 양상들에 따르면, DRAM 회로(106)는 또한, 메모리 제어기(104)로부터 128 비트의 기록 데이터(136)를 포함하는 메모리 기록 요청(134)을 수신할 수 있다(블록(208)). 이에 따라서, DRAM 회로(106)는 "128 비트의 기록 데이터를 포함하는 메모리 기록 요청을 수신하기 위한 수단"으로 본원에서 지칭될 수 있다. 그러한 양상들에서, DRAM 회로(106)는 128 비트의 기록 데이터(136)에 대해 ECC를 생성한다(블록(209)). 이 점과 관련하여, DRAM 회로(106)는 "128 비트의 기록 데이터에 대해 ECC를 생성하기 위한 수단"으로 본원에서 지칭될 수 있다. 그 다음, DRAM 회로(106)는, 판독/수정/기록(RMW) 동작을 수행하지 않고 메모리 기록 요청(134)에 응답하여 128 비트의 기록 데이터(136)를 기록한다(블록(210)). 따라서, DRAM 회로(106)는 "판독/수정/기록(RMW) 동작을 수행하지 않고 메모리 기록 요청에 응답하여 128 비트의 기록 데이터를 기록하기 위한 수단"으로 본원에서 지칭될 수 있다. 일부 양상들은 128 비트의 기록 데이터(136)를 기록하기 위한 블록(210)의 동작들이, 메모리 기록 요청(134)의 버스트 길이 선택 표시자(144)가 세팅 상태에 있다고 검출하는 것에 추가로 응답하는 것을 제공할 수 있다. 이러한 양상들에서, DRAM 회로(106)는 "메모리 기록 요청의 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 추가로 응답하여 128 비트의 기록 데이터를 기록하기 위한 수단"으로 본원에서 지칭될 수 있다.
[0027] 본원에서 개시된 양상들에 따른, 프로세서-기반 시스템들에서의 확장 DRAM 버스트 길이들의 제공은 임의의 프로세서-기반 디바이스에 제공되거나 또는 그에 통합될 수 있다. 예들은 셋 톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, GPS(global positioning system) 디바이스, 모바일 폰, 셀룰러 폰, 스마트 폰, SIP(session initiation protocol) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 워치, 헬스 또는 피트니스 트래커, 안경류 등), 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공전자 시스템들, 드론, 및 멀티콥터(multicopter)를 포함(이에 제한되지 않음)한다.
[0028] 이 점과 관련하여, 도 3은 도 1에서 예시된 메모리 제어기(104) 및 DRAM 회로(106)를 사용할 수 있는 프로세서-기반 시스템(300)의 예를 예시한다. 프로세서-기반 시스템(300)은 하나 이상의 CPU들(302)을 포함하며, 이러한 하나 이상의 CPU들(302) 각각은 하나 이상의 프로세서들(304)을 포함한다. CPU(들)(302)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 프로세서(들)(304)에 커플링된 캐시 메모리(306)를 가질 수 있으며, 일부 양상들에서 도 1의 CPU(102)에 대응할 수 있다. CPU(들)(302)는 시스템 버스(308)에 커플링되며, 프로세서-기반 시스템(300)에 포함된 마스터 디바이스와 슬레이브 디바이스를 상호커플링할 수 있다. 잘 알려진 바와 같이, CPU(들)(302)는 시스템 버스(308)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예컨대, CPU(들)(302)는 슬레이브 디바이스의 예로서 메모리 제어기(310)에 버스 트랜잭션 요청들을 통신할 수 있다. 일부 양상들에 따르면, 메모리 제어기(310)는 도 1의 메모리 제어기(104)에 대응할 수 있다.
[0029] 다른 마스터 및 슬레이브 디바이스들은 시스템 버스(308)에 연결될 수 있다. 도 3에서 예시된 바와 같이, 이러한 디바이스들은 예들로서 메모리 시스템(312), 하나 이상의 입력 디바이스들(314), 하나 이상의 출력 디바이스들(316), 하나 이상의 네트워크 인터페이스 디바이스들(318), 및 하나 이상의 디스플레이 제어기들(320)을 포함할 수 있다. 입력 디바이스(들)(314)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함(그러나, 이에 제한되지 않음)하는 임의의 유형의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(316)는 오디오, 비디오, 다른 시각적 표시자들 등을 포함(그러나, 이에 제한되지 않음)하는 임의의 유형의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(318)는, 네트워크(322)로의, 그리고 이 네트워크(322)로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스들일 수 있다. 네트워크(322)는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), BLUETOOTH™ 네트워크 및 인터넷을 포함(그러나, 이에 제한되지 않음)하는 임의의 유형의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(318)는, 원하는 임의의 유형의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템(312)은 하나 이상의 메모리 유닛들(324(0)-324(N))을 포함할 수 있다. 일부 양상들에서, 도 1의 DRAM 회로(106)는 도 3의 하나 이상의 메모리 유닛들(324(0)-324(N)) 각각에 대응할 수 있다.
[0030] CPU(들)(302)는 또한, 하나 이상의 디스플레이들(326)에 전송되는 정보를 제어하기 위해 시스템 버스(308)를 통해 디스플레이 제어기(들)(320)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(320)는 하나 이상의 비디오 프로세서들(328)을 통해 디스플레이되도록 디스플레이(들)(326)에 정보를 전송하며, 이러한 하나 이상의 비디오 프로세서들(328)은 디스플레이(들)(326)에 적절한 포맷으로 디스플레이되도록 정보를 프로세싱한다. 디스플레이(들)(326)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이 등을 포함(그러나, 이에 제한되지 않음)하는 임의의 유형의 디스플레이를 포함할 수 있다.
[0031] 당업자들은, 본원에서 개시된 양상들과 관련하여 설명된 다양한 예시적인 로지컬 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 결합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 본원에서 설명된 마스터 디바이스들 및 슬레이브 디바이스들은 예들로서 임의의 회로, 하드웨어 컴포넌트, IC(integrated circuit) 또는 IC 칩에서 사용될 수 있다. 본원에서 개시된 메모리는 임의의 유형 및 사이즈의 메모리일 수 있으며, 원하는 임의의 유형의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들은 그들의 기능성 측면에서 일반적으로 위에서 설명되었다. 그러한 기능성이 구현되는 방법은 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템 상에 부과된 설계 제약들에 따라 좌우된다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정들은 본 개시내용의 범위를 벗어나게 하는 것으로서 해석되지 않아야 한다.
[0032] 본원에서 개시된 양상들과 관련하여 설명된 다양한 예시적인 로지컬 블록들, 모듈들 및 회로들은 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본원에서 설명된 기능들을 수행하도록 설계된, 이들의 임의의 결합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 결합(예컨대, DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들 또는 임의의 다른 그러한 구성)으로서 구현될 수 있다.
[0033] 본원에서 개시된 양상들은 하드웨어로 그리고 하드웨어에 저장되는 명령들로 구현될 수 있으며, 예컨대 RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM) EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 착탈가능 디스크, CD-ROM, 또는 기술분야에서 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록, 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 원격 스테이션에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국 또는 서버에서 이산 컴포넌트들로서 상주할 수 있다.
[0034] 또한, 본원의 예시적인 양상들 중 임의의 양상에서 설명된 동작 단계들이 예들 및 논의를 제공하기 위해 설명된다는 것이 주목된다. 설명된 동작들은 예시된 시퀀스들 이외의 많은 상이한 시퀀스들로 수행될 수 있다. 더욱이, 단일 동작 단계로 설명된 동작들이 실제로는 다수의 상이한 단계들로 수행될 수 있다. 부가적으로, 예시적인 양상들에서 논의된 하나 이상의 동작 단계들은 결합될 수 있다. 당업자에게 용이하게 자명할 바와 같이, 흐름도 다이어그램들에서 예시된 동작 단계들이 많은 상이한 수정들의 대상일 수 있다는 것이 이해되어야 한다. 당업자들은 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중의 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예컨대, 위의 상세한 설명 전체에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수 있다.
[0035] 본 개시내용의 이전 설명은 당업자가 본 개시내용을 사용하거나 또는 실시하는 것을 가능하게 하기 위해 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 용이하게 자명할 것이며, 본원에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에서 설명된 예들 및 설계들로 제한되는 것으로 의도되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (23)

  1. 확장 DRAM(dynamic random access memory) 버스트 길이들을 제공하기 위한 프로세서-기반 시스템으로서,
    4-비트-와이드 데이터 액세스 및 128-비트 내부 데이터 프리페치(prefetch)를 제공하도록 구성된 DRAM 회로; 및
    상기 DRAM 회로에 통신가능하게 커플링된 메모리 제어기
    를 포함하며,
    상기 DRAM 회로는,
    상기 메모리 제어기로부터 메모리 판독 요청을 수신하고;
    128 비트의 데이터의 내부 프리페치를 수행하고;
    상기 128 비트의 데이터 전부에 대해 에러 정정 코드(ECC; error correction code)를 생성하며; 그리고
    상기 메모리 판독 요청에 응답하여 상기 128 비트의 데이터 전부를 상기 메모리 제어기에 리턴하도록
    구성됨으로써, 32 비트의 확장 DRAM 버스트 길이를 제공하도록 구성되는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  2. 제1 항에 있어서,
    상기 DRAM 회로는 버스트 길이 모드 표시자를 포함하는 모드 레지스터를 포함하며; 그리고
    상기 DRAM 회로는, 상기 버스트 길이 모드 표시자가 세팅 상태에 있는 것에 응답하여 온-더-플라이(on-the-fly) 버스트 길이 모드 선택을 인에이블(enable)하도록 구성되는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  3. 제1 항에 있어서,
    상기 메모리 판독 요청은 버스트 길이 선택 표시자를 포함하며; 그리고
    상기 DRAM 회로는, 상기 메모리 판독 요청의 상기 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 응답하여 32 비트의 확장 DRAM 버스트 길이를 제공하도록 구성되는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  4. 제3 항에 있어서,
    상기 버스트 길이 선택 표시자는 상기 버스트 길이 선택 표시자로서 용도 변경되는(repurposed), 상기 메모리 판독 요청의 버스트 촙(BC; burst chop) 표시자를 포함하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  5. 제1 항에 있어서,
    상기 DRAM 회로는 추가로,
    상기 메모리 제어기로부터 128 비트의 기록 데이터를 포함하는 메모리 기록 요청을 수신하고;
    상기 128 비트의 기록 데이터에 대해 ECC를 생성하며; 그리고
    판독/수정/기록(RMW; read/modify/write) 동작을 수행하지 않고, 상기 메모리 기록 요청에 응답하여 상기 128 비트의 기록 데이터를 기록하도록
    구성되는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  6. 제5 항에 있어서,
    상기 메모리 기록 요청은 버스트 길이 선택 표시자를 포함하며; 그리고
    상기 DRAM 회로는, 상기 메모리 기록 요청의 상기 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 응답하여 32 비트의 확장 DRAM 버스트 길이를 제공하도록 구성되는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  7. 제6 항에 있어서,
    상기 버스트 길이 선택 표시자는 상기 버스트 길이 선택 표시자로서 용도 변경되는, 상기 메모리 기록 요청의 버스트 촙(BC) 표시자를 포함하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  8. 제1 항에 있어서,
    상기 프로세서-기반 시스템은 IC(integrated circuit)에 통합되는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  9. 제1 항에 있어서,
    상기 프로세서-기반 시스템은 셋 톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 워치, 헬스 또는 피트니스 트래커, 안경류 등); 데스크톱 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터(multicopter)로 구성된 그룹으로부터 선택되는 디바이스에 통합되는,
    확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  10. 확장 DRAM(dynamic random access memory) 버스트 길이들을 제공하기 위한 방법으로서,
    4-비트-와이드 데이터 액세스 및 128-비트 내부 데이터 프리페치를 제공하도록 구성된 DRAM 회로가 메모리 제어기로부터 메모리 판독 요청을 수신하는 단계;
    128 비트의 데이터의 내부 프리페치를 수행하는 단계;
    상기 128 비트의 데이터 전부에 대해 에러 정정 코드(ECC)를 생성하는 단계; 및
    상기 메모리 판독 요청에 응답하여, DRAM 회로가 상기 128 비트의 데이터 전부를 상기 메모리 제어기에 리턴하는 단계
    를 포함하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 방법.
  11. 제10 항에 있어서,
    상기 DRAM 회로는 버스트 길이 모드 표시자를 포함하는 모드 레지스터를 포함하며; 그리고
    상기 방법은, 상기 버스트 길이 모드 표시자가 세팅 상태에 있는 것에 응답하여 온-더-플라이 버스트 길이 모드 선택을 인에이블하는 단계를 더 포함하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 방법.
  12. 제10 항에 있어서,
    상기 메모리 판독 요청은 버스트 길이 선택 표시자를 포함하며; 그리고
    상기 DRAM 회로가 상기 128 비트의 데이터 전부를 상기 메모리 제어기에 리턴하는 단계는, 상기 메모리 판독 요청의 상기 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 추가로 응답하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 방법.
  13. 제12 항에 있어서,
    상기 버스트 길이 선택 표시자는 상기 버스트 길이 선택 표시자로서 용도 변경되는, 상기 메모리 판독 요청의 버스트 촙(BC) 표시자를 포함하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 방법.
  14. 제10 항에 있어서,
    상기 DRAM 회로가 상기 메모리 제어기로부터 128 비트의 기록 데이터를 포함하는 메모리 기록 요청을 수신하는 단계;
    상기 128 비트의 기록 데이터에 대해 ECC를 생성하는 단계; 및
    판독/수정/기록(RMW; read/modify/write) 동작을 수행하지 않고, 상기 메모리 기록 요청에 응답하여 상기 128 비트의 기록 데이터를 기록하는 단계
    를 더 포함하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 방법.
  15. 제14 항에 있어서,
    상기 메모리 기록 요청은 버스트 길이 선택 표시자를 포함하며; 그리고
    상기 128 비트의 기록 데이터를 기록하는 단계는, 상기 메모리 기록 요청의 상기 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 추가로 응답하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 방법.
  16. 제15 항에 있어서,
    상기 버스트 길이 선택 표시자는 상기 버스트 길이 선택 표시자로서 용도 변경되는, 상기 메모리 기록 요청의 버스트 촙(BC) 표시자를 포함하는,
    확장 DRAM 버스트 길이들을 제공하기 위한 방법.
  17. 4-비트-와이드 데이터 액세스를 사용하는 DRAM(dynamic random access memory)용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템으로서,
    메모리 제어기로부터 메모리 판독 요청을 수신하기 위한 수단;
    128 비트의 데이터의 내부 프리페치를 수행하기 위한 수단;
    상기 128 비트의 데이터 전부에 대해 에러 정정 코드(ECC)를 생성하기 위한 수단; 및
    상기 메모리 판독 요청에 응답하여, 상기 128 비트의 데이터 전부를 상기 메모리 제어기에 리턴하기 위한 수단
    을 포함하는,
    4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  18. 제17 항에 있어서,
    버스트 길이 모드 표시자를 포함하는 모드 레지스터; 및
    상기 버스트 길이 모드 표시자가 세팅 상태에 있는 것에 응답하여 온-더-플라이 버스트 길이 모드 선택을 인에이블하기 위한 수단
    을 더 포함하는,
    4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  19. 제17 항에 있어서,
    상기 메모리 판독 요청은 버스트 길이 선택 표시자를 포함하며; 그리고
    상기 128 비트의 데이터 전부를 상기 메모리 제어기에 리턴하기 위한 수단은, 상기 메모리 판독 요청의 상기 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 추가로 응답하여 상기 128 비트의 데이터 전부를 리턴하기 위한 수단을 포함하는,
    4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  20. 제19 항에 있어서,
    상기 버스트 길이 선택 표시자는 상기 버스트 길이 선택 표시자로서 용도 변경되는, 상기 메모리 판독 요청의 버스트 촙(BC) 표시자를 포함하는,
    4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  21. 제17 항에 있어서,
    128 비트의 기록 데이터를 포함하는 메모리 기록 요청을 수신하기 위한 수단;
    상기 128 비트의 기록 데이터에 대해 ECC를 생성하기 위한 수단; 및
    판독/수정/기록(RMW; read/modify/write) 동작을 수행하지 않고, 상기 메모리 기록 요청에 응답하여 상기 128 비트의 기록 데이터를 기록하기 위한 수단
    을 더 포함하는,
    4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  22. 제21 항에 있어서,
    상기 메모리 기록 요청은 버스트 길이 선택 표시자를 포함하며; 그리고
    상기 128 비트의 기록 데이터를 기록하기 위한 수단은, 상기 메모리 기록 요청의 상기 버스트 길이 선택 표시자가 세팅 상태에 있다고 검출하는 것에 추가로 응답하여 상기 128 비트의 기록 데이터를 기록하기 위한 수단을 포함하는,
    4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
  23. 제22 항에 있어서,
    상기 버스트 길이 선택 표시자는 상기 버스트 길이 선택 표시자로서 용도 변경되는, 상기 메모리 기록 요청의 버스트 촙(BC) 표시자를 포함하는,
    4-비트-와이드 데이터 액세스를 사용하는 DRAM용 확장 DRAM 버스트 길이들을 제공하기 위한 프로세서-기반 시스템.
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