KR20190081368A - 광전 소자 및 그 제조 방법 - Google Patents

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Abstract

광전 소자 및 그 제조 방법을 제공한다. 상기 광전 소자 제조 방법은 실리콘 기판 상에 제1 황화주석막을 증착하고, 상기 제1 황화주석막을 가열하여 제2 황화주석막을 수직 방향으로 성장시켜 형성하는 것을 포함하되, 상기 제2 황화주석막의 황의 함량은 상기 제1 황화주석막의 황의 함량보다 작다.

Description

광전 소자 및 그 제조 방법{Photoelectric device and manufacturing method thereof}
본 발명은 광전 소자 및 그 제조 방법에 관한 것이다.
이차원 물질(Two-dimensional (2D) materials)은 그래핀 단층(graphene monolayer)의 우월한 특성의 구현을 위한 유망한 재료로 떠오르고 있다. 최근에 그래핀의 반데르발스 층 물질(van der Waals layered materials) 및 흑색 포스포린(black phosphorene)은 특별한 물리적 특성을 가지는 재단된 표면 원자에 대한 저차원 물질의 표면 과학이 높은 타당성을 강력하게 입증했다.
주석 단황화물(Tin monosulphide, SnS)은 직접적이고 제어 가능한 에너지 밴드갭 값(1.3eV-1.7eV)을 가지는 흥미로운 이차원 물질이다. 고유한 p형 도전 SnS는 강력한 흡수계수(α>5x104cm- 1)를 가지고, 높은 캐리어 이동도(10000 내지 38000cm2V-1s-1)를 가진다.
나아가, SnS는 지구 상에 풍부하고, 독성이 없으며, 대기 중에 안정적인 물질로서 가격에 따른 효율이 높은 물질이다.
등록특허공보 제 10-1779508호
본 발명이 해결하고자 하는 과제는 동작 성능이 향상된 광전 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 동작 성능이 향상된 광전 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 광전 소자 제조 방법은 실리콘 기판 상에 제1 황화주석막을 증착하고, 상기 제1 황화주석막을 가열하여 제2 황화주석막을 수직 방향으로 성장시켜 형성하는 것을 포함하되, 상기 제2 황화주석막의 황의 함량은 상기 제1 황화주석막의 황의 함량보다 작다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 광전 소자는 실리콘 기판, 상기 실리콘 기판 상에 형성되고, 수직 방향으로 성장된 황화주석막, 상기 황화주석막 상에 형성되는 투명 전도체 컨택 및 상기 실리콘 기판 아래에 형성되는 메탈 컨택을 포함한다.
기타 실시예들의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명의 몇몇 실시예에 따른 광전 소자는 SnS 막을 이용하여 높은 투과성과 낮은 반사율을 가질 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 광전 소자는 SnS 막을 이용하여 고감도 광반응과 장시간 안정성을 가질 수 있다.
본 발명의 몇몇 실시예에 따른 광전 소자 제조 방법은 수직 성장하는 SnS 막을 이용하여 높은 투과성과 낮은 반사율을 가지는 광전 소자를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 내지 도 4는 본 발명의 몇몇 실시예에 따른 광전 소자 제조 방법을 설명하기 위한 개념도이다.
도 5는 본 발명의 몇몇 실시예에 따른 광전 소자의 웨이퍼 스케일 황화주석막을 설명하기 위한 이미지이다.
도 6은 본 발명의 비교예 1을 설명하기 위한 단면 FESEM(field emission electron microscope) 이미지이다.
도 7은 본 발명의 실시예 1을 설명하기 위한 단면 FESEM 이미지이다.
도 8은 본 발명의 비교예 1의 표면을 설명하기 위한 FESEM 이미지이다.
도 9는 본 발명의 실시예 1의 표면을 설명하기 위한 FESEM 이미지이다.
도 10은 본 발명의 실시예 1의 계면에서의 전자 회절 패턴과, HRTEM(high-resolution TEM) 이미지이다.
도 11은 사방정계 SnS의 격자구조를 설명하기 위한 개념도이다.
도 12는 본 발명의 실시예 1과 비교예 1의 라만 스펙트럼(Raman spectrum)을 도시한 그래프이다.
도 13은 본 발명의 실시예 1과 비교예 1의 이미지이다.
도 14는 본 발명의 실시예 1과 비교예 1의 투과도를 설명하기 위한 이미지와 그래프이다.
도 15는 본 발명의 실시예 1과 비교예 1의 흡수 계수를 설명하기 위한 그래프이다.
도 16은 본 발명의 실시예 1과 비교예 1의 타우 그래프(Tauc plot)이다.
도 17은 본 발명의 실시예 1과, 비교예 1 내지 비교예 3의 반사도를 설명하기 위한 그래프이다.
도 18은 본 발명의 실시예 2의 광전 소자의 구조를 설명하기 위한 사시도이다.
도 19는 본 발명의 실시예 2의 소자 분리를 설명하기 위한 이미지이다.
도 20은 본 발명의 실시예 2의 표면을 설명하기 위한 SEM(Scanning Electron Microscope) 이미지이다.
도 21은 본 발명의 실시예 2의 단면을 설명하기 위한 SEM 이미지이다.
도 22는 본 발명의 실시예 2의 전류 전압 특성을 설명하기 위한 그래프이다.
도 23은 본 발명의 실시예 2의 전류 전압 특성을 설명하기 위한 로그 스케일 그래프이다.
도 24는 본 발명의 실시예 2의 EQE(External quantum effciency) 설명하기 위한 그래프이다.
도 25는 본 발명의 실시예 2의 응답도(responsivity)를 설명하기 위한 그래프이다.
도 26은 본 발명의 실시예 2의 에너지 밴드 엣지를 설명하기 위한 개념도이다.
도 27은 본 발명의 실시예 2의 이종 접합 계면에서의 에너지 밴드 다이어 그램이다.
도 28은 본 발명의 실시예 2의 암전류 전압 특성을 설명하기 위한 그래프이다.
도 29는 본 발명의 실시예 2의 선형 전류 전압 특성을 설명하기 위한 그래프이다.
도 30은 본 발명의 실시예 2의 모트 쇼트키(Mott-Schottky) 특성을 설명하기 위한 그래프이다.
도 31은 본 발명의 실시예 2의 포토컨덕턴스(photoconductance) 모드에서의 광 반응을 설명하기 위한 그래프이다.
도 32는 본 발명의 실시예 2의 셀프 바이어스(self-bias) 모드에서의 광 반응을 설명하기 위한 그래프이다.
도 33은 본 발명의 실시예 2의 저강도에서의 과도 광반응(transient photoresponse)을 설명하기 위한 그래프이다.
도 34는 본 발명의 실시예 2의 고강도에서의 과도 광반응을 설명하기 위한 그래프이다.
도 35는 본 발명의 실시예 2의 파라미터들을 정리한 표이다.
도 36은 본 발명의 실시예 2의 입사광의 강도에 따른 광전류 밀도를 도시한 그래프이다.
도 37은 본 발명의 실시예 2의 광전류 안정성을 설명하기 위한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 광전 소자 제조 방법을 설명한다.
도 1 내지 도 4는 본 발명의 몇몇 실시예에 따른 광전 소자 제조 방법을 설명하기 위한 개념도이다. 도 1 내지 도 4에서 도시된 구성 요소들은 비록 직육면체로 도시되었지만, 이러한 모양이 본 실시예에 따른 광전 소자의 모양을 나타내는 것은 아니다. 즉, 도 1 내지 도 4는 편의상 각각의 층 구조를 설명하기 위해서 직육면체로 표현된다. 도 5는 본 발명의 몇몇 실시예에 따른 광전 소자의 웨이퍼 스케일 황화주석막을 설명하기 위한 이미지이다.
먼저, 도 1을 참조하면, 실리콘 기판(100)을 제공한다.
실리콘 기판(100)은 n형 실리콘 웨이퍼(wafer)일 수 있다. 즉, 실리콘 기판(100)은 원형의 평평한 판 형태일 수 있다. 실리콘 기판(100)은 제1 두께(d1)로 제공될 수 있다.
제1 두께(d1)는 실리콘 기판(100)의 위와 아래에 형성되는 구성 요소들을 지지하기 위해 충분히 두껍게 형성될 수 있다. 예를 들어, 제1 두께(d1)는 100 내지 1000μm일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
실리콘 기판(100)은 결정질 실리콘을 포함할 수 있다. 실리콘 기판(100)의 결정질 실리콘은 실리콘 기판(100)의 상면이 (001) 결정 평면을 가지도록 배치될 수 있다. 상술한 결정질 실리콘의 (001) 결정 평면은 추후 황화주석막의 자발적인 수직 성장을 촉진시킬 수 있다.
실리콘 기판(100)의 상면은 이소프로필 알코올, 아세톤 및 증류수로 초음파 처리되어 세척될 수 있다. 실리콘 기판(100)은 상기 세척 이후에 건조될 수 있다.
이어서, 도 2를 참조하면, 실리콘 기판(100) 상에 제1 황화주석막(200P)을 형성한다.
제1 황화주석막(200P)은 SnS2를 포함할 수 있다. 제1 황화주석막(200P)은 제2 두께(d2)로 형성될 수 있다. 제1 황화주석막(200P)은 실리콘 기판(100)의 상면에 형성되고, 실리콘 기판(100)의 상면을 모두 덮을 수 있다. 따라서, 제1 황화주석막(200P)도 실리콘 기판(100)과 같이 실리콘 웨이퍼의 형태로 형성될 수 있다. 즉, 제1 황화주석막(200P)도 웨이퍼 스케일로 형성될 수 있다.
제1 황화주석막(200P)은 제2 두께(d2)로 형성될 수 있다. 제1 황화주석막(200P)의 제2 두께(d2)는 예를 들어, 10 내지 500nm일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 제1 황화주석막(200P)의 두께가 너무 얇으면 추후에 제2 황화주석막(200)의 형성 자체가 어려울 수 있고, 제1 황화주석막(200P)의 두께가 너무 두꺼우면 이종 접합에 따른 SnS의 자발적인 성장이 진행되지 않을 수 있다.
이어서, 도 3을 참조하면, 제1 황화주석막(200P)을 열처리(50)할 수 있다.
열처리(50)는 250 내지 400℃의 온도로 수행될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 열처리(50)에 의해서 제1 황화주석막(200P)의 화학적 구조가 재편성될 수 있다.
이어서, 도 4를 참조하면, 제2 황화주석막(200)이 형성된다.
제2 황화주석막(200)은 열처리(50)에 의해서 제1 황화주석막(200P)이 변환되어 생성될 수 있다. 제2 황화주석막(200)은 SnS를 포함할 수 있다. 제1 황화주석막(200P)이 SnS2를 포함하는 것을 고려하면 제2 황화주석막(200)은 제1 황화주석막(200P)에서 황(S) 성분이 줄어들면서 형성됨을 알 수 있다.
제2 황화주석막(200)은 제3 두께(d3)를 가질 수 있다. 제2 황화주석막(200)은 실리콘 기판(100)의 상면에서 수직 방향으로 성장하므로 제1 황화주석막(200P)의 제2 두께(d2)보다 더 두꺼운 제3 두께(d3)를 가질 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 다른 광전 소자 제조 방법은 제2 황화주석막(200)을 형성한 뒤 다른 추가 공정을 하지 않는다. 물론, 컨택 형성 등의 공정은 추가될 수 있으나, 제2 황화주석막(200) 자체에 대한 공정은 추가되지 않는다.
이에 따라 형성된 본 발명의 몇몇 실시예에 따른 광전 소자는 웨이퍼 스케일의 제2 황화주석막(200)을 제공할 수 있다. 도 5를 참조하면, 실리콘 기판(100) 상에 실리콘 기판(100)과 동일한 웨이퍼 스케일로 제2 황화주석막(200)이 형성됨을 알 수 있다.
본 실시예의 광전 소자 및 광전 소자 제조 방법은 기존의 기술과 같이 제한적인 크기를 가지지 않고, 용이하게 황화주석막의 대면적인 성장을 구현할 수 있다.
실시예 1-SnS(SnS/Si)
유리 및 실리콘 웨이퍼가 기판으로 사용되었다. 상기 실리콘 웨이퍼는 결정질 실리콘을 포함한다. 기판 상에 3인치의 직격의 SnS 필름을 증착하였다. SnS 필름을 증착하기 위해서 비정질 SnS2 타겟 물질을 증착하고, 300℃의 온도로 실리콘 기판(100)을 유지하였다. 이를 통해서, SnS2 타겟 물질의 황을 줄였다. SnS2 타겟 물질을 증착은 상온에서 50W의 파워에 아르곤 가스 공급 조건에서 수행되었다. 아르곤 가스는 30sccm으로 공급되었다. 이 때, 압력은 6 mTorr로 유지되었다. 아르곤이 공급되기 전의 기본 압력은 3 X 10-6Torr 이다. SnS2의 증착 시간은 10분이다.
비교예 1- SnS 2
열처리(50)를 하지 않는 것을 제외하고 실시예 1과 동일하게 제조하였다. 즉, 기판 상에 SnS2를 증착하고 나서 후속 공정을 진행하지 않았다.
도 6은 본 발명의 비교예 1을 설명하기 위한 단면 FESEM(field emission electron microscope) 이미지이고, 도 7은 본 발명의 실시예 1을 설명하기 위한 단면 FESEM 이미지이다. 도 8은 본 발명의 비교예 1의 표면을 설명하기 위한 FESEM 이미지이고, 도 9는 본 발명의 실시예 1의 표면을 설명하기 위한 FESEM 이미지이다.
도 6 및 도 7을 참조하면, 비교예 1과 실시예 1의 단면이 각각 25℃와 300℃에서 촬영되었다. 도 6 및 도 7을 참조하면, 황화주석막이 수직 방향으로 성장되는 것을 확인할 수 있다. 비교예 1 및 실시예 1은 결정질 실리콘 웨이퍼의 (001) 평면 상에 황화주석막을 각각 형성하였다.
도 6 및 도 8을 참조하면, 비교예 1의 비정질 SnS2 막이 넓은 영역에 균일하게 형성됨을 확인할 수 있다. 반면에 도 7 및 도 9를 참조하면, 실시예 1의 SnS 막은 더 높은 300℃의 온도에서 형성된다.
Sn%, S%(atomic) 및 S/Sn의 수치를 조사한 EDS 조사 결과가 도 8 및 도 9에서 요약되어 있다. 도 8 및 도 9를 참조하면, Sn과 S의 비율은 비교예 1에서 실시예 1로 1.912 에서 1.092로 줄어들었다. 이는 비교예 1의 SnS2 막에서 황이 줄어들면서 SnS막이 형성됨을 의미한다. 실시예 1의 단면은 황화주석막이 400nm의 높이와 500nm의 폭을 가짐을 나타낸다. 수직하게 정렬된 SnS 나노스케일 시트들은 광 반응이 강화된 장점을 가지는 표면을 가진다.
도 10은 본 발명의 실시예 1의 계면에서의 전자 회절 패턴과, HRTEM(high-resolution TEM) 이미지이다. 구체적으로, 도 10의 (a) 부분은 전자 회절 패턴이고, (b) 부분은 HRTEM 이미지이다. 도 11은 사방정계 SnS의 격자구조를 설명하기 위한 개념도이다.
도 10 및 도 11을 참조하면, 실시예 1의 SnS 막은 0.56nm의 계면 간극을 가질 수 있다. 측정된 층간 간격은 사방정계(orthorhombic) SnS 유닛셀의 격자 b 방향에서의 이상적인 층간 간격인 5.59 Å과 매칭된다.
도 10의 (a)의 전자 회절 패턴은 나노 스케일 시트를 형성하는 SnS 막의 결정 성질을 명확하게 확인시켜준다. 계산된 결정면간 거리(d-spacing) 값 1.93 Å, 2.73 Å, 2.85 Å, 4.04 Å 및 5.58 Å은 각각 (002), (400), (111), (110) 및 (200) hkl 평면에 대응된다.
실험예 1
본 발명의 실시예 1 및 비교예 1의 상(phase) 특성을 확인하기 위해서 상온에서 532nm의 여기 파장(excitation wavelength)을 이용하여 라만 스펙트럼을 조사하였다.
도 12는 본 발명의 실시예 1과 비교예 1의 라만 스펙트럼(Raman spectrum)을 도시한 그래프이고, 도 13은 본 발명의 실시예 1과 비교예 1의 이미지이다.
도 13을 참조하면, 실시예 1과 비교예 1을 각각 측정하였다. 도 12를 참조하면, 실시예 1 및 비교예 1의 라만 스펙트럼은 상 변이(phase transformation)를 명백하게 나타낸다. 상온에서 증착된 비교예 1은 305-315 cm-1 근처에서 관측된 라만 피크들에 대응되는 SnS2 및 Sn2S3 상을 포함한다. 스퍼터링된 SnS2의 입자들은 사방정계의 SnS 수직층으로 변환된다.
실시예 1의 라만 스펙트럼은 92, 150, 176, 191, 222 및 288 cm-1의 라만 피크들을 나타내고, 이러한 피크들은 각각 고 순도의 SnS의 값들과 잘 매치된다. 관측된 피크들은 하나의 Ag, 2개의 B3g(LO), 2개의 Ag(LO) 및 1개의 B2g 모드를 각각 가진다. 고 순도의 SnS와 같이 실시예 1의 수직 정렬된 SnS는 92 cm-1에서 강한 피크를 가지고, 이는 다양한 산란 기하학적 의존성(scattering geometrical dependents)과 잘 일치한다.
평면 형상의 SnS는 92 cm-1에서의 피크가 190.7 cm-1에서의 피크보다 약하다. 반면에 실시예 1의 수직 정렬된 SnS는 92 cm-1에서의 피크가 190.7 cm-1에서의 피크보다 더 강하다. 이는 수직 정렬된 SnS막에 대해 편향된 라만 피크 위치(Ag 및 B3g)에서 나타나는 라만 웨이브 패킷(Raman wave-packets) 때문일 수 있다.
305-315 cm-1 근처의 미세한 돌출부는 중첩된 구조의 SnS2/SnS의 존재를 나타낸다. 따라서, 벌크(bulk) 물질의 신호에 대한 SnS 및 SnS2 모드의 작은 시프트는 부적합 변형을 갖는 SnS2 층으로부터 SnS막으로의 전하 이동에서 유래할 수 있다.
황 감소 공정은 SnS2 로부터 SnS로의 상변이를 야기하는 Sx 공핍(depletion)일 수 있다. 강화된 300℃의 온도에서 Sx 공핍은 SnS2의 승화에 따른 SnS2 분리(dissociation)를 야기한다. 크누센 셀(Knudsen cell) 내에서의 SnS2의 열역학적 반응(thermodynamic reaction)은 250℃ 이상에서의 SnS2내의 용융(melting)을 암시하고, 이는 1.68 kcal mol-1의 엔탈피(ΔH°) 변화를 유도할 수 있다.
실험예 2
실시예 1 및 비교예 1의 광학 특성을 측정하기 위해서, 유리 기판 상의 실시예 1 및 비교예 1의 투과도 및 반사도를 측정하였다.
도 14는 본 발명의 실시예 1과 비교예 1의 투과도를 설명하기 위한 이미지와 그래프이다. 구체적으로, (a) 부분은 파장에 따른 투과도의 그래프이고, (b) 부분은 유리 기판 상의 실시예 1 및 비교예 1의 이미지이다.
도 14를 참조하면, 비교예 1은 가시광 영역에서 근적외선 영역까지 넓은 투과도 프로파일을 보여준다. 반면에, 실시예 1은 낮은 투과도 값을 가진다. 이러한 투과도의 큰 차이는 SnS2에서 SnS로의 구조적 및 표면의 형태학적 변환에 기인한다.
도 14의 (b)부분을 참조하면, 실시예 1과 비교예 1은 명백하게 다른 투과도를 가짐을 알 수 있다. 비교예 1은 명백하게 반투명하고, 실시예 1은 더 어두워서 가시광 영역을 흡수할 수 있다.
도 15는 본 발명의 실시예 1과 비교예 1의 흡수 계수를 설명하기 위한 그래프이다.
도 15를 참조하면, 실시예 1의 수직 SnS 막이 근적외선 광자뿐만 아니라 가시광 영역에서도 강력한 흡수 특성을 가지는 것을 확인할 수 있다. 실시예 1은 강한 흡수 계수(α)를 나타내는 포화 흡광도 경향을 보여준다. 상기 흡수 계수는
Figure pat00001
의 관계식에 의해서 정의된다. 여기서, d, R 및 λ는 각각 필름의 두께, 반사도 및 포톤 파장 길이이다. 도 15에서 포화되는 경향과, 과도기적인 흡수 경향은 각각 베이스 필름 상의 수직 SnS막의 벌크 부분과 표면 부분에 의한 광자 흡수 특징으로 설명된다. 따라서, 이방성(anisotropic) 광학 특성을 가지는 베이스 필름 상의 수직 SnS막은 수평 방향 층보다 더 강한 빛 흡수 경향을 보여준다.
도 16은 본 발명의 실시예 1과 비교예 1의 타우 그래프(Tauc plot)이다.
도 16을 참조하면, 실시예 1과 비교예 1는 타우 그래프를 통해서 직접적인 광학 밴드갭(Eg)을 측정하였다. Eg값은 비교예 1 및 실시예 1에서 각각 2.12eV 및 1.6eV이다. 실시예 1의 Eg값인 1.6eV는 기존에 보고된 값(1.3 내지 1.45eV)보다 더 높을 수 있다. 이러한 차이는 실시예 1의 수직 SnS막의 나노스케일 차원에 기인한다.
비교예 2- SnS / glass
실리콘 기판 대신에 유리 기판 상에 SnS를 성장시킨 것을 제외하고는 실시예 1과 동일하게 제조하였다.
비교예 3- ITO/Si
실리콘 기판 상에 SnS 대신에 ITO를 증착한 것을 제외하고는 실시예 1과 동일하게 제조하였다.
비교예 4- Si
실리콘 기판 상에 아무것도 성장시키지 않은 비교예이다.
실험예 3
실시예 1, 비교예 2 내지 비교예 4의 광학 특성을 비교하기 위해서 반사도를 측정하였다.
도 17은 본 발명의 실시예 1과, 비교예 2 내지 비교예 4의 반사도를 설명하기 위한 그래프이다.
도 17을 참조하면, 비교예 4의 실리콘의 반사효과는 피할 수 없는 정도이다. 비교예 3의 ITO는 효과적으로 Si의 높은 반사도를 감소시켜 더 많은 광자를 실리콘 내로 유도한다. 나아가, 실시예 1의 수직 성장한 SnS막은 심각한 Si의 반사도를 효과적으로 줄여준다. 실시예 1의 자외선 영역부터 근 적외선 영역까지의 전체적인 반사도는 5% 미만이다. 이는 수직 SnS막이 효과적으로 입사되는 광자를 유도하고, 동시에 반사방지재(antireflection entity)로서 기능함을 명백하게 보여준다.
실시예 1의 SnS막은 홀 측정(Hall measurement)에 의해서 조사되고, 상온에서 1017cm-3의 어셉터 캐리어 농도(NA) 및 15 cm2V-1s-1의 홀 이동도의 P형 특성을 드러내었다. 15 cm2V-1s-1의 홀 이동도는 홀 측정 시스템에 의해서 측정되었다.
실시예 1에서 P형 SnS막을 고려하면, n형 Si 웨이퍼는 타입-2 이종 접합(type-II heterojunction)을 형성할 수 있다.
실시예 2
도 18은 본 발명의 실시예 2의 광전 소자의 구조를 설명하기 위한 사시도이다.
도 18을 참조하면, 본 발명의 실시예 2의 광전 소자는 500μm 두께의 n형 결정질 실리콘 기판 상에 100nm 두께의 p형 SnS막을 형성하고, p형 SnS막 상에 투명 전도체로서 250nm 두께의 ITO 컨택을 형성하고, 실리콘 기판 아래에 400nm 두께의 Al 컨택을 형성할 수 있다. 즉, 실시예 2의 광전 소자는 ITO/p-SnS/n-Si/Al의 구조를 가질 수 있다. 이 때, 실리콘 기판의 상면은 실리콘의 (001) 결정 평면일 수 있다.
도 19는 본 발명의 실시예 2의 소자 분리를 설명하기 위한 이미지이다.
도 19를 참조하면, 상부 ITO 컨택과 하부 Al 컨택은 각각 소스 측정 유닛(SMU; source measurement unit)의 양극과 음극에 연결된다. 이 때, ITO 증착에 의해서 ITO 컨택과 Al 컨택이 서로 전기적으로 단락(short)될 수 있으므로 다이아몬드 바늘(diamond stylus)로 ITO 컨택의 디바이스 영역을 분리(isolation)시킨다.
도 20은 본 발명의 실시예 2의 표면을 설명하기 위한 SEM(Scanning Electron Microscope) 이미지이고, 도 21은 본 발명의 실시예 2의 단면을 설명하기 위한 SEM 이미지이다.
도 20을 참조하면, 실시예 2의 ITO 컨택의 표면(topography)을 확인할 수 있다. 수직 성장한 SnS 상에 형성된 ITO의 상면이므로 기존의 평면 ITO와는 다른 표면 형상을 가진다. 도 21을 참조하면, 실시예 2의 단면을 확인할 수 있다. 도 21에서도 SnS 상의 ITO를 명백히 확인할 수 있다.
실험예 4
실시예 2의 접합 특성을 시험하기 위해서 전류 전압 특성을 암전 조건 및 조명 조건 하에서 측정하였다.
도 22는 본 발명의 실시예 2의 전류 전압 특성을 설명하기 위한 그래프이다.
도 22를 참조하면, 빛의 세기는 0.1 mW cm-2 에서 100 mW cm-2로 조절되었고, 대응하는 광전류는 -1V 조건에서 20 μAcm-2에서 포화된 23 mA cm-2까지 증가하였다.
도 23은 본 발명의 실시예 2의 전류 전압 특성을 설명하기 위한 로그 스케일 그래프이다.
도 23을 참조하면, 실시예 2는 2.36 nA cm-2의 낮은 포화 암전류 밀도를 가지고, 다이오드 동작 영역은 공핍 스페이스 차지 영역(depletion space charge region, SCR)으로 기능한다. 도 23에서는 조명 조건 하에서의 눈에 뛰는 변화가 명백하게 나타난다.
실시예 2에서는 극단적으로 낮은 빛의 세기(0.1 mW cm-2) 하에서 광전류를 제공하는 광전지 동작이 명백하게 측정된다. 이는 200의 높은 광전류와 암전류 밀도의 비율(Jhv/Jd)을 유도한다. 계산된 (Jhv/Jd) 값은 100 mW cm-2(1 sun)의 빛의 강도에서 6000보다 높게 나타난다.
실시예 2의 ITO/p-SnS/n-Si/Al 장치는 1 sun 조건 하에서 300mV의 개방 회로 전압(open circuit voltage, VOC)를 제공한다. 이러한 명백한 광 반응 성능은 확실히 광전 소자의 수직 SnS막에 대한 높은 관심을 불러일으킨다.
실시예 2의 광전 소자는 강력하게 바이어스에 종속적인 Jhv 특성을 가진다. 획득된 Jhv 값은 수직 SnS막의 강력한 광학 흡수에 기인한다. 그러나, 실시예 2의 광전 소자는 VOC보다 더 큰 포워드 바이어스에서는 무시할 만한 광활성을 제공한다.
빛의 강도와의 종속성을 조사하기 위해서 실시예 2의 장치의 캐리어 수집 성능을 조사하였다. 도 24는 본 발명의 실시예 2의 EQE(External quantum effciency) 설명하기 위한 그래프이다. 도 24는 λ가 300 nm 내지 1100 nm일 때 측정한 그래프이다.
도 24를 참조하면, 전압 값을 다양하게 함에 따라, EQE 프로파일은 변할 수 있다. (-1 V)의 음의 바이어스에서는, 확장된 스페이스 차지 영역(SCR)에 의한 강력한 바이어스 효과가 감지된다. 이는 QE(quantum efficiency) 값을 강화시킨다. 그러나, 증가된 포워드 바이어스에 의해서 감소된 스페이스 차지 영역은 심각한 재결합 효과를 야기하여 QE 값을 감소시킨다.
전체적으로, SnS/n-Si 접합은 550 nm 내지 1000 nm의 넓은 λs에서 효율적인 EQE 값을 가진다. 더욱이, λ = 800 nm 근처의 더 높은 EQE 값(>72.5%)은 수직 SnS막이 훌륭한 근적외선 광전 소재라는 것을 강력하게 암시한다. 상기 광자 파장은 에너지 값 1.55eV에 매우 근접하다. 이는 SnS의 계산된 Eg값에 대응된다.
자외선 영역의 더 낮은 EQE 성능은 SnS의 강력한 표면 흡수에 의해서 설명된다. 심지어 EQE 시스템의 극단적으로 낮은 빛의 강도(10-10W cm-2)에서도, 매우 높은 캐리어 수집 효율이 나타난다. 이는 수직 SnS막의 광 소재로서의 가능성을 보여준다.
나아가, 광전도 SnS 장치의 낮은 광 감도는 분광 응답도(spectral responsivity)에 의해서 평가된다. 측정된 광전류는 광자 파장의 함수로서 관계식 R = Ihv/Pin에 따른 분광 응답도 R을 계산하는 데에 사용된다. 여기서, Ihv 및 Pin은 각각 광전류와 빛의 강도를 의미한다.
도 25는 본 발명의 실시예 2의 응답도(responsivity)를 설명하기 위한 그래프이다.
도 25는 다양한 일정한 바이어스 전압(-1V 내지 0.3V)에서의 SnS 장치의 분광 응답도 R을 보여준다. 실시예 2는 -1V 바이어스에서 근적외선 영역 내의 50 AW-1만큼 높은 R값을 가진다. 이는 SnS막이 낮은 강도의 광자에 대해서 고감도를 가짐을 암시하고, 이는 적은 빛을 감지하는 포토 디텍터의 개발에 유용하다.
도 26은 본 발명의 실시예 2의 에너지 밴드 엣지를 설명하기 위한 개념도이다. 도 26은 SnS(p형) 및 Si(n형) 물질의 에너지 밴드 엣지를 도시하였다. 여기서, Ec, Ev, Ef 및 Δ는 각각 컨덕션 밴드, 밸런스 밴드, 페르미 레벨 및 일함수 차이를 의미한다.
도 27은 본 발명의 실시예 2의 이종 접합 계면에서의 에너지 밴드 다이어 그램이다.
도 26 및 도 27을 참조하면, 상기 2개의 물질은 매우 유사한 전자 친화도를 가지고 있어 1.2 eV의 Δ를 가지고 있다. 따라서, SnS 막에서 n-Si로 용이한 접합이 밴드 벤딩을 가져올 수 있다. 밸런스 밴드는 0. 48V의 배리어 오프셋(ΔEv)을 가짐에 반해 컨덕션 밴드는 계면에서 연속적이다.
조명 조건에서, 입사되는 광자는 광생성 캐리어를 생성한다. 컨덕션 밴드의 더 높은 전압 때문에 전자는 SnS 막으로부터 n-Si 방향으로 흐른다. 그 동안에, 홀은 반대 방향으로 움직인다. 전자는 Si을 거쳐서 실시예 2의 Al 후면 컨택에 의해서 수집될 수 있고, 홀은 SnS 막을 거쳐서 ITO 전면 컨택으로 운송될 수 있다.
이상적으로, Δ = 1.2 eV를 고려하면, 실시예 2의 광전 소자는 1.2V의 VOC 값을 가질 수 있다. 이는 명백히 충전율(fill factor) 값 및 프로파일을 향상시킴에 따라서 SnS/Si 이종 접합 광전 소자가 0.3V보다 훨씬 강화된 출력 전압을 제공하는 것을 나타낸다.
도 28은 본 발명의 실시예 2의 암전류 전압 특성을 설명하기 위한 그래프이고, 도 29는 본 발명의 실시예 2의 선형 전류 전압 특성을 설명하기 위한 그래프이다.
도 27 내지 도 29를 참조하면, 실시예 2의 정류비는 600이다. 도 27의 에너지 밴드 다이어그램은 계면에서 거의 연속적인 컨덕션 밴드와 0.48eV의 밴드 오프셋을 가지는 밸런스 밴드를 나타낸다.
도 30은 본 발명의 실시예 2의 모트 쇼트키(Mott-Schottky) 특성을 설명하기 위한 그래프이다.
도 30을 참조하면, 암조건의 1 kHz에서 MS 특성이 측정되었다. n-Si 및 직선 교차점에 기인한 A/C2 vs. V의 양의 기울기는 0.4V의 플랫 밴드 포텐셜 (bi) 값을 나타낸다. 이러한 계산 값은 이상적인 1.2V (∼Δ)보다 훨씬 낮다. Si 웨이퍼 및 가능한 SnS 막의 표면 상태는 플랫 밴드 전위를 낮출 수 있다. 베이스 n-Si 웨이퍼의 도너 농도는 관계식
Figure pat00002
을 통해서 계산된다. 여기서, εo, εr, q 및 A는 각각 자유공간의 유전율(permittivity of free space), 비유전율(relative dielectric constant), 자유 전자 전하(free electron charge) 및 광전 소자의 면적을 의미한다.
계산된 5.6 x 1014 cm-3의 ND는 Si 웨이퍼의 조건을 준수한다. Si 표면은 심각한 표면 상태(surface states)를 유발할 수 있음이 명확하다. 이는 bi 및 전하 수집 효율을 줄일 수 있다. 그러나, 리버스 바이어스 조건에서는, 광생성 캐리어는 트랩들을 제거하고, 훌륭한 광전류를 보여준다.
실험예 5
광반응을 조사하기 위해서 실시예 2의 광전 소자는 변화하는 빛 강도 및 바이어스 전압으로 빛에 노출되었다.
도 31은 본 발명의 실시예 2의 포토컨덕턴스(photoconductance) 모드에서의 광 반응을 설명하기 위한 그래프이다.
도 31을 참조하면, 실시예 2는 850nm의 파장에서(-1V의 바이어스) 훌륭한 광반응을 보여준다. 이는 SnS 밴드 갭의 광자 에너지와 매우 가깝다.
도 32는 본 발명의 실시예 2의 셀프 바이어스(self-bias) 모드에서의 광 반응을 설명하기 위한 그래프이다.
도 32를 참조하면, 제로 바이어스에서 라이징 및 폴링 엣지에서의 스파이크가 보이는, 매우 크게 다른 광반응 프로파일이 획득된다. 이러한 현상은 SnS 막과 Si 기판 사이 계면의 표면 상태의 존재를 나타낸다.
바이어스 조건에서 이러한 표면 상태는 높은 전기장 및 확장된 스페이스 차지 영역 때문에 전하 캐리어 운송에 덜 효과적이다. 이에 따라서, 사각 형태의 광반응이 형성된다. 반면에 제로 바이어스 동작 하에서 심각한 과도 스파이크가 보인다. 이는 충전 및 방전 단계에서의 표면 상태를 반영한다.
도 33은 본 발명의 실시예 2의 저강도에서의 과도 광반응(transient photoresponse)을 설명하기 위한 그래프이고, 도 34는 본 발명의 실시예 2의 고강도에서의 과도 광반응을 설명하기 위한 그래프이다.
도 35는 본 발명의 실시예 2의 파라미터들을 정리한 표이다.
도 35를 참조하면, 포토 디텍터의 핵심 파라미터 즉, 광응답비(Jhv/Jd), 응답도(R), 검출능(detectivity), 라이즈 타임(τr) 및 폴 타임(τf)이 요약되어 있다.
제로 바이어스에서 λ =850 nm일 때의 8.3 mA W-1의 R 값은 SnS 막의 중요한 특성 즉, 5.3 x 109 Jones의 검출능과 각각 34 μs 및 15.1 μs의 엄청난 τr 및 τf 을 의미한다. 이러한 엄청난 속도는 수평막을 이용하는 SnS 포토 디텍터(나노벨트 기반의 포토 디텍터; 36ms의 라이즈 타임과 0.4s의 폴 타임)의 속도보다 1000배가 빠르다. 이는 SnS 막의 이방성 광학 흡수 및 캐리어 전송의 중요성을 명백히 나타낸다. 바이어스 동작 하에서, R 및 D는 각각 0.25 A W-1 및 1.3 x 1011 Jones로 늘어난다. 놀랍게도, 실시예 2의 광전 소자는 매우 높은 광전류와 매우 작은 암전류에 의해서 20 mW cm-2의 강도의 근적외광(850nm)에 대해서 높은 462.8의 광응답비를 가진다.
광 강도 종속 과도 광응답은 각각 1.19 A W-1 및 7.1 x 1011 Jones의 훌륭한 R 및 D 값과 함께 작은 빛의 강도(10 μW cm-2)에 대한 엄청난 감지도를 드러낸다.
LDR (dB) = 20 log10(Pmax/Pmin)에 의해서 LDR(linear dynamic range) 측정이 수행되어 실시예 2의 광전 소자의 선형성을 조사하였다. 여기서, Pmax 및 Pmin은 각각 입사 파워에 따른 최대 파워 및 최소 파워이다.
LDR 프로파일은 -1V 바이어스의 근적외선 조명 또는 셀프 파워 모드(제로 바이어스)에서 발견된다. 상기 LDR 값은 셀프 파워 모드에서 60dB이고, -1V 바이어스에서 72dB로 매우 훌륭하다. 이는 10 내지 12 비트의 근적외선 포토 디텍터와 동일한 값이다.
도 36은 본 발명의 실시예 2의 입사광의 강도에 따른 광전류 밀도를 도시한 그래프이다.
도 36을 참조하면, 셀프 파워 동작은 고강도의 빛(>20 mW cm- 2)에서 광전류 포화 특징을 가진다. 이는 표면 재결합에 기인한다. 그러나, 작은 바이어스 동작(-1V)는 명백하게 이를 해소하고 있다. 이는 그래핀을 뛰어넘는 SnS 2D 막의 가능성을 의미한다.
실험예 6
안정성을 조사하기 위해서, 실시예 2의 대기 조건 하에서 광전류를 측정하였다.
도 37은 본 발명의 실시예 2의 광전류 안정성을 설명하기 위한 그래프이다.
도 37을 참조하면, 펄스 형태의 근적외선(λ = 850 nm, 펄스주기 0.423 s)이 200000 사이클 동안 인가되었다. 실시예 2는 지속적인 광전류 밀도 값을 제공하고, 훌륭한 안정성을 보여준다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 실리콘 기판 200P: 제1 황화주석막
200: 제2 황화주석막

Claims (16)

  1. 실리콘 기판 상에 제1 황화주석막을 증착하고,
    상기 제1 황화주석막을 가열하여 제2 황화주석막을 수직 방향으로 성장시켜 형성하는 것을 포함하되,
    상기 제2 황화주석막의 황의 함량은 상기 제1 황화주석막의 황의 함량보다 작은 광전 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 황화주석막은 SnS2를 포함하는 광전 소자 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 황화주석막은 SnS를 포함하는 광전 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 황화주석막의 두께는 상기 제2 황화주석막의 두께보다 작은 광전 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 황화주석막을 가열하는 것은,
    상기 제1 황화주석막을 250 내지 300도에서 가열하는 것을 포함하는 광전 소자 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 황화주석막을 증착하는 것은,
    상기 제1 황화주석막을 상온에서 증착하는 것을 포함하는 광전 소자 제조 방법.
  7. 제1 항에 있어서,
    상기 실리콘 기판은 n형이고,
    상기 제2 황화주석막은 p형인 광전 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 실리콘 기판 및 상기 제2 황화주석막은 서로 이종접합을 이루는 광전 소자 제조 방법.
  9. 제1 항에 있어서,
    상기 실리콘 기판은 웨이퍼 스케일을 가지고,
    상기 제2 황화주석막을 형성하는 것은 상기 제2 황화주석막이 상기 웨이퍼 스케일로 형성되는 것을 포함하는 광전 소자 제조 방법.
  10. 제1 항에 있어서,
    상기 실리콘 기판의 상면은 (001) 평면인 광전 소자 제조 방법.
  11. 제1 항에 있어서,
    제2 황화주석막을 형성하는 것은,
    상기 제2 황화주석막이 수직방향으로 성장하는 것을 포함하는 광전 소자 제조 방법.
  12. 실리콘 기판;
    상기 실리콘 기판 상에 형성되고, 수직 방향으로 성장된 황화주석막;
    상기 황화주석막 상에 형성되는 투명 전도체 컨택; 및
    상기 실리콘 기판 아래에 형성되는 메탈 컨택을 포함하는 광전 소자.
  13. 제12 항에 있어서,
    상기 실리콘 기판 및 상기 황화주석막은 서로 이종 접합을 이루는 광전 소자.
  14. 제12 항에 있어서,
    상기 황화주석막은 SnS를 포함하는 광전 소자.
  15. 제12 항에 있어서,
    상기 투명 전도체 컨택은 FTO(fluorine doped tin oxide), ITO(Indium tin oxide) 및 금속 나노선 중 적어도 하나를 포함하는 광전 소자.
  16. 제12 항에 있어서,
    상기 메탈 컨택은 Al을 포함하는 광전 소자.
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