KR20190080688A

KR20190080688A - Semiconductor memory device

Info

Publication number: KR20190080688A
Application number: KR1020180020585A
Authority: KR
Inventors: 김희중; 이기석; 김준수; 한성희; 김봉수; 황유상
Original assignee: 삼성전자주식회사
Priority date: 2017-12-28
Filing date: 2018-02-21
Publication date: 2019-07-08
Also published as: KR102581384B1

Abstract

The present invention relates to a semiconductor device and, more specifically, to a semiconductor memory device which comprises: a stack structure including a plurality of layers stacked vertically on a substrate wherein each of the plurality of layers includes semiconductor patterns extending in a first direction and a first conductive line which is connected to the semiconductor patterns and extends in a second direction crossing the first direction; and a second conductive line and a third conductive line extending vertically through the stack structure. The second conductive lines are adjacent to each other with a gate dielectric layer and the semiconductor patterns therebetween which vertically overlap each other. The semiconductor patterns include a first semiconductor pattern and a second semiconductor pattern adjacent to each other in the first direction. The third conductive line is disposed between the first and second semiconductor patterns and commonly connected to the first and second semiconductor patterns. Thus, a capacitor can be omitted, thereby reducing the size of each of memory cells.

Description

Semiconductor memory device < RTI ID = 0.0 >

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a three-dimensional semiconductor memory device having an improved integration degree.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.It is required to increase the degree of integration of semiconductor devices in order to satisfy excellent performance and low price required by consumers. In the case of semiconductor devices, the degree of integration is an important factor in determining the price of the product, and thus an increased degree of integration is required. In the case of conventional two-dimensional or planar semiconductor elements, the degree of integration is largely determined by the area occupied by the unit memory cell, and thus is greatly influenced by the level of the fine pattern formation technique. However, the integration of the two-dimensional semiconductor device is increasing, but it is still limited, because of the high-cost equipment required to miniaturize the pattern. Accordingly, three-dimensional semiconductor memory devices having three-dimensionally arranged memory cells have been proposed.

본 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a three-dimensional semiconductor memory device with improved integration.

본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 반도체 패턴들 및 상기 반도체 패턴들과 연결되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 도전 라인을 포함하고; 및 상기 적층 구조체를 관통하며 수직하게 연장되는 제2 도전 라인 및 제3 도전 라인을 포함할 수 있다. 상기 제2 도전 라인은, 서로 수직적으로 중첩되는 상기 반도체 패턴들과 게이트 유전막을 사이에 두고 인접하며, 상기 반도체 패턴들은, 상기 제1 방향으로 서로 인접하는 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 상기 제3 도전 라인은, 상기 제1 및 제2 반도체 패턴들 사이에 배치되어 이들과 공통으로 연결될 수 있다.According to an aspect of the present invention, a semiconductor memory device includes: a laminated structure including a plurality of layers vertically stacked on a substrate, each of the plurality of layers includes semiconductor patterns extending in a first direction, And a first conductive line extending in a second direction intersecting the first direction; And a second conductive line and a third conductive line extending vertically through the laminated structure. The second conductive line is adjacent to the semiconductor patterns overlapping each other vertically with a gate dielectric film interposed therebetween, and the semiconductor patterns include a first semiconductor pattern and a second semiconductor pattern adjacent to each other in the first direction And the third conductive line may be disposed between and connected to the first and second semiconductor patterns.

본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 서로 인접하는 제1 및 제2 반도체 패턴 및 상기 제1 및 제2 반도체 패턴들과 연결되며 상기 제1 방향으로 연장되는 제1 도전 라인을 포함하고; 상기 적층 구조체를 관통하며 수직하게 연장되고 상기 제1 방향을 따라 배열되는 제2 도전 라인들, 각각의 상기 제2 도전 라인들은 각각의 상기 제1 및 제2 반도체 패턴들과 게이트 유전막을 사이에 두고 인접하며; 상기 적층 구조체를 관통하며 수직하게 연장되고 상기 제1 방향을 따라 배열되는 제3 도전 라인들, 각각의 상기 제3 도전 라인들은 각각의 상기 제1 및 제2 반도체 패턴들의 제1 단과 연결되며; 및 상기 적층 구조체를 관통하며 수직하게 연장되고, 상기 제1 방향으로 서로 인접하는 상기 제2 도전 라인들 사이에 배치된 차폐 라인을 포함할 수 있다.According to another aspect of the present invention, a semiconductor memory device includes: a laminated structure including a plurality of layers vertically stacked on a substrate, each of the plurality of layers includes first and second semiconductor patterns adjacent to each other in a first direction, A first conductive line connected to the first and second semiconductor patterns and extending in the first direction; Second conductive lines extending vertically through the stacked structure and arranged along the first direction, each of the second conductive lines extending between each of the first and second semiconductor patterns and the gate dielectric layer Adjacent; Third conductive lines extending vertically through the stacked structure and arranged along the first direction, each of the third conductive lines being connected to a first end of each of the first and second semiconductor patterns; And a shield line extending vertically through the laminate structure and disposed between the second conductive lines adjacent to each other in the first direction.

본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 순차적으로 적층된 제1 절연막, 반도체 막 및 제2 절연막을 포함하고; 상기 제2 절연막 내에 제공되고, 제1 방향으로 연장되는 제1 도전 라인; 및 상기 적층 구조체를 관통하며 수직하게 연장되는 제2 도전 라인 및 제3 도전 라인을 포함할 수 있다. 상기 반도체 막은, 상기 제1 도전 라인 아래에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴을 포함하고, 상기 제2 도전 라인은 상기 반도체 패턴과 게이트 유전막을 사이에 두고 인접하며, 상기 제3 도전 라인은, 상기 반도체 패턴의 제1 단과 연결될 수 있다.According to still another aspect of the present invention, a semiconductor memory device includes: a laminated structure including a plurality of layers vertically stacked on a substrate; each of the plurality of layers includes a first insulating film, a semiconductor film, / RTI > A first conductive line provided in the second insulating film and extending in a first direction; And a second conductive line and a third conductive line extending vertically through the laminated structure. Wherein the semiconductor film includes a semiconductor pattern extending in a second direction intersecting the first direction under the first conductive line, the second conductive line is adjacent to the semiconductor pattern with the gate dielectric film interposed therebetween, The third conductive line may be connected to the first end of the semiconductor pattern.

본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 제1 방향을 따라 배열된 제1 서브 셀 어레이 및 제2 서브 셀 어레이; 및 상기 제1 및 제2 서브 셀 어레이들 사이에서 수직하게 연장되는 공통 도전 라인들을 포함할 수 있다. 상기 공통 도전 라인들은 상기 제1 방향에 교차하는 제2 방향을 따라 배열되고, 각각의 제1 및 제2 서브 셀 어레이들은: 상기 제2 방향으로 연장되며, 수직하게 적층된 제1 도전 라인들; 수직하게 연장되며, 상기 제2 방향을 따라 배열되는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치된 메모리 셀들을 포함하며, 상기 메모리 셀들은, 상기 제1 서브 셀 어레이 내의 제1 메모리 셀 및 상기 제2 서브 셀 어레이 내의 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제1 방향으로 인접하며, 상기 공통 도전 라인들 중 하나는 상기 제1 및 제2 메모리 셀들 사이에 배치되어 이들과 공통으로 연결될 수 있다.According to another aspect of the present invention, a semiconductor memory device includes: a first sub-cell array and a second sub-cell array arranged on a substrate in a first direction; And common conductive lines extending vertically between the first and second sub-cell arrays. The common conductive lines are arranged along a second direction intersecting the first direction, and each of the first and second sub-cell arrays comprises: first conductive lines extending in the second direction and vertically stacked; Second conductive lines extending perpendicularly and arranged along the second direction; And memory cells disposed between the first conductive lines and the second conductive lines, the memory cells including a first memory cell in the first subcell array and a second memory cell in the second subcell array, Wherein the first memory cell and the second memory cell are adjacent in the first direction and one of the common conductive lines is disposed between the first and second memory cells and is in common with the first and second memory cells. Can be connected.

본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 캐패시터가 생략된 메모리 셀들이 3차원적으로 기판 상에 적층될 수 있다. 캐패시터가 생략됨으로써 메모리 셀들 각각의 크기가 줄어들 수 있다. 메모리 셀들이 3차원적으로 배열되기 때문에, 메모리 소자의 집적도를 향상시킬 수 있다.In the three-dimensional semiconductor memory device according to the embodiments of the present invention, memory cells in which capacitors are omitted may be stacked on a substrate three-dimensionally. By omitting the capacitor, the size of each of the memory cells can be reduced. Since the memory cells are arranged three-dimensionally, the degree of integration of the memory element can be improved.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 4는 도 3의 메모리 셀의 평면도이다.
도 5는 도 4의 A-A'선에 따른 단면도이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 7은 도 6의 메모리 셀의 평면도이다.
도 8은 도 7의 A-A'선에 따른 단면도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 10는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 11은 도 10의 제1 및 제2 메모리 셀들의 평면도이다.
도 12은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 13는 도 12의 제1 및 제2 메모리 셀들의 평면도이다.
도 14은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 15는 도 14의 제1 및 제2 메모리 셀들의 평면도이다.
도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 18은 도 17의 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 19은 도 18의 메모리 셀의 평면도이다.
도 20는 도 19의 A-A'선에 따른 단면도이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 22는 도 21의 메모리 셀의 평면도이다.
도 23은 도 22의 A-A'선에 따른 단면도이다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 26은 도 25의 제1 및 제2 메모리 셀들의 평면도이다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 28은 도 27의 제1 및 제2 메모리 셀들의 평면도이다.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다.
도 30은 도 29의 제1 및 제2 메모리 셀들의 평면도이다.
도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 32는 도 31의 메모리 소자의 평면도이다.
도 33a 내지 도 33e는 각각 도 32의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.1 is a simplified circuit diagram showing a cell array of a three-dimensional semiconductor memory device according to embodiments of the present invention.
2 is a perspective view showing a three-dimensional semiconductor memory device according to embodiments of the present invention.
3 is an enlarged perspective view of a memory cell of the memory device of FIG.
4 is a top view of the memory cell of FIG.
5 is a cross-sectional view taken along the line A-A 'in FIG.
6 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention.
7 is a plan view of the memory cell of FIG.
8 is a cross-sectional view taken along the line A-A 'in Fig.
9 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention.
10 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention.
11 is a plan view of the first and second memory cells of FIG.
12 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention.
13 is a plan view of the first and second memory cells of FIG.
14 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention.
15 is a plan view of the first and second memory cells of FIG.
16 is a simplified circuit diagram showing a cell array of a three-dimensional semiconductor memory device according to embodiments of the present invention.
17 is a perspective view showing a three-dimensional semiconductor memory device according to embodiments of the present invention.
FIG. 18 is an enlarged perspective view of a memory cell of the memory device of FIG. 17; FIG.
19 is a plan view of the memory cell of Fig.
20 is a cross-sectional view taken along the line A-A 'in Fig.
21 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention.
22 is a plan view of the memory cell of FIG.
23 is a cross-sectional view taken along the line A-A 'in Fig.
24 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention.
25 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention.
26 is a plan view of the first and second memory cells of FIG.
27 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention.
28 is a plan view of the first and second memory cells of FIG. 27;
29 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention.
30 is a plan view of the first and second memory cells of FIG. 29;
31 is a perspective view showing a three-dimensional semiconductor memory device according to embodiments of the present invention.
32 is a plan view of the memory element of FIG. 31;
33A to 33E are cross-sectional views taken along lines A-A ', B-B', C-C ', D-D' and E-E ', respectively,

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.1 is a simplified circuit diagram showing a cell array of a three-dimensional semiconductor memory device according to embodiments of the present invention.

도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다. Referring to FIG. 1, a cell array of a three-dimensional semiconductor memory device according to embodiments of the present invention may include a plurality of sub-cell arrays SCA. The sub-cell arrays SCA may be arranged along the second direction D2.

각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀들(MC)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀(MC)이 배치될 수 있다.Each sub-cell array SCA may include a plurality of bit lines BL, a plurality of word lines WL, and a plurality of memory cells MC. One memory cell MC may be disposed between one word line WL and one bit line BL.

각각의 메모리 셀들(MC)은 하나의 트랜지스터로 이루어진 정보 저장 요소일 수 있다. 일 예로, 각각의 메모리 셀들(MC)은 캐패시터가 생략될 수 있다. 다시 말하면, 본 실시예에 따른 메모리 소자는, 캐패시터가 생략된 1T DRAM (1 transistor DRAM)일 수 있다. Each memory cell MC may be an information storage element made up of one transistor. In one example, the capacitors may be omitted for each memory cell MC. In other words, the memory device according to the present embodiment may be a 1T DRAM (1-transistor DRAM) in which the capacitor is omitted.

비트 라인들(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. The bit lines BL may be conductive patterns (e.g., metal lines) spaced from the substrate and disposed on the substrate. The bit lines BL may extend in the first direction D1. The bit lines BL in one sub-cell array SCA may be spaced apart from each other in the vertical direction (i.e., the third direction D3).

워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다. The word lines WL may be conductive patterns (e.g., metal lines) extending in a vertical direction (i.e., a third direction D3) from the substrate. The word lines WL in one sub-cell array SCA may be spaced from each other in the first direction D1.

제2 방향(D2)으로 서로 인접하는 한 쌍의 서브 셀 어레이들(SCA) 사이에, 공통 드레인 라인들(CDL)이 제공될 수 있다. 공통 드레인 라인들(CDL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 공통 드레인 라인들(CDL)은 제1 방향(D1)으로 서로 이격될 수 있다.Common drain lines (CDL) may be provided between a pair of sub-cell arrays (SCA) adjacent to each other in the second direction (D2). The common drain lines CDL may be conductive patterns (e.g., metal lines) extending in a vertical direction (i.e., the third direction D3) from the substrate. The common drain lines CDL may be spaced apart from each other in the first direction D1.

각각의 공통 드레인 라인들(CDL)은, 제2 방향(D2)으로 서로 인접하는 한 쌍의 메모리 셀들(MC)과 공통적으로 연결될 수 있다. 다시 말하면, 각각의 공통 드레인 라인들(CDL)은, 동일한 레벨에서 서로 인접하는 한 쌍의 메모리 셀들(MC)과 공통적으로 연결될 수 있다.Each of the common drain lines CDL may be commonly connected to a pair of memory cells MC adjacent to each other in the second direction D2. In other words, each common drain line CDL can be connected in common with a pair of memory cells MC adjacent to each other at the same level.

도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 3은 도 2의 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 4는 도 3의 메모리 셀의 평면도이다. 도 5는 도 4의 A-A'선에 따른 단면도이다.2 is a perspective view showing a three-dimensional semiconductor memory device according to embodiments of the present invention. 3 is an enlarged perspective view of a memory cell of the memory device of FIG. 4 is a top view of the memory cell of FIG. 5 is a cross-sectional view taken along the line A-A 'in FIG.

도 1 내지 도 5를 참조하면, 도 1을 참조하여 설명한 서로 인접하는 한 쌍의 제1 서브 셀 어레이(SCA1) 및 제2 서브 셀 어레이(SCA2)가 기판(100) 상에 제공될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.Referring to FIGS. 1 to 5, a pair of first sub-cell arrays SCA1 and second sub-cell arrays SCA2 adjacent to each other described with reference to FIG. 1 may be provided on the substrate 100. FIG. The substrate 100 may be a silicon substrate, a germanium substrate, or a silicon-germanium substrate.

한 쌍의 제1 및 제2 서브 셀 어레이들(SCA1, SCA2)은 적층 구조체(SS)로 이루어질 수 있다. 적층 구조체(SS)는, 기판(100) 상에 수직적으로 적층된 제1 내지 제3 층들(L1, L2, L3)을 포함할 수 있다. 제1 내지 제3 층들(L1, L2, L3)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은, 제2 방향(D2)으로 이격된 한 쌍의 제1 도전 라인(CL1) 및 각각의 제1 도전 라인들(CL1)에 연결된 복수개의 반도체 패턴들(SP)을 포함할 수 있다.The pair of first and second sub-cell arrays SCA1 and SCA2 may be formed of a stacked structure SS. The stacked structure SS may include first through third layers L1, L2, and L3 stacked on the substrate 100 vertically. The first to third layers L1, L2, and L3 may be stacked on each other in the vertical direction (i.e., the third direction D3). Each of the first to third layers L1, L2 and L3 includes a pair of first conductive lines CL1 spaced in a second direction D2 and a plurality of first conductive lines CL1 connected to the first conductive lines CL1, And may include semiconductor patterns SP.

반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 각각의 반도체 패턴들(SP)은 제1 불순물 영역(IR1), 제2 불순물 영역(IR2) 및 제3 불순물 영역(IR3)을 포함할 수 있다. 제2 불순물 영역(IR2)은 제1 및 제3 불순물 영역들(IR1, IR3) 사이에 배치될 수 있다. 제2 불순물 영역(IR2)은, 도 1의 메모리 셀(MC)을 구성하는 트랜지스터의 채널에 해당될 수 있다. 제2 불순물 영역(IR2)은 바디 컨택 없이 절연물질에 의해 둘러싸이기 때문에, 도 1의 메모리 셀(MC)을 구성하는 트랜지스터는 플로팅 바디를 가질 수 있다. 제1 및 제3 불순물 영역들(IR1, IR3)은, 도 1의 메모리 셀(MC)을 구성하는 트랜지스터의 소스 및 드레인에 각각 해당될 수 있다.The semiconductor patterns SP may have a line shape, a bar shape or a column shape extending in the second direction D2. In one example, the semiconductor patterns SP may include silicon, germanium, silicon-germanium or IGZO (Indium Gallium Zinc Oxide). Each semiconductor pattern SP may include a first impurity region IR1, a second impurity region IR2, and a third impurity region IR3. And the second impurity region IR2 may be disposed between the first and third impurity regions IR1 and IR3. The second impurity region IR2 may correspond to a channel of a transistor constituting the memory cell MC of FIG. Since the second impurity region IR2 is surrounded by the insulating material without a body contact, the transistor constituting the memory cell MC of FIG. 1 may have a floating body. The first and third impurity regions IR1 and IR3 may correspond to the source and the drain of the transistor constituting the memory cell MC of FIG.

제1 도전 라인들(CL1)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 도전 라인들(CL1)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 제1 도전 라인들(CL1)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 제1 도전 라인들(CL1)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.The first conductive lines CL1 may have a line shape or a bar shape extending in the first direction D1. The first conductive lines CL1 may be stacked and separated from each other along the third direction D3. The first conductive lines CL1 may comprise a conductive material. For example, the conductive material may be a doped semiconductor material (doped silicon, doped germanium, etc.), a conductive metal nitride (such as titanium nitride or tantalum nitride), a metal (such as tungsten, titanium, or tantalum) Silicide, cobalt silicide, titanium silicide, and the like). The first conductive lines CL1 may be the bit lines BL described with reference to FIG.

적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 반도체 패턴들(SP)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 층(L1)의 반도체 패턴들(SP)은 서로 동일한 제1 레벨에 위치할 수 있다.The first layer L1 of the first to third layers L1, L2 and L3 of the laminated structure SS will be described in detail. The semiconductor patterns SP of the first layer L1 may be arranged apart from each other in the first direction D1. The semiconductor patterns SP of the first layer L1 may be located at the same first level.

제1 층(L1)의 제1 도전 라인(CL1)은, 제1 층(L1)의 반도체 패턴들(SP) 상에 배치될 수 있다. 제1 도전 라인(CL1)은 반도체 패턴들(SP)의 상면들(SPt) 상에 배치될 수 있다. 제1 도전 라인(CL1)은 제1 불순물 영역들(IR1)과 연결될 수 있다. 제1 도전 라인(CL1)은 반도체 패턴들(SP)이 위치하는 제1 레벨보다 더 높은 제2 레벨에 위치할 수 있다. 제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다.The first conductive line CL1 of the first layer L1 may be disposed on the semiconductor patterns SP of the first layer L1. The first conductive line CL1 may be disposed on the upper surfaces SPt of the semiconductor patterns SP. The first conductive line CL1 may be connected to the first impurity regions IR1. The first conductive line CL1 may be located at a second level higher than the first level at which the semiconductor patterns SP are located. The detailed description of the second layer L2 and the third layer L3 may be substantially the same as the first layer L1 described above.

기판(100) 상에, 적층 구조체(SS)를 관통하는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제3 방향(D3)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1)으로 배열될 수 있다. 평면적 관점에서, 각각의 제2 도전 라인들(CL2)은, 제1 방향(D1)으로 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 제공될 수 있다. 각각의 제2 도전 라인들(CL2)은, 수직적으로 적층된 복수개의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다.On the substrate 100, second conductive lines CL2 passing through the laminated structure SS may be provided. The second conductive lines CL2 may have a line shape or a bar shape extending in the third direction D3. And the second conductive lines CL2 may be arranged in the first direction D1. From a plan viewpoint, each of the second conductive lines CL2 may be provided between a pair of semiconductor patterns SP adjacent to each other in the first direction D1. Each of the second conductive lines CL2 may extend vertically on the sidewalls of the plurality of vertically stacked semiconductor patterns SP.

일 예로, 어느 하나의 제2 도전 라인(CL2)은, 제1 층(L1)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP)과 인접할 수 있다. 다른 하나의 제2 도전 라인(CL2)은, 제1 층(L1)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP)과 인접할 수 있다.For example, one of the second conductive lines CL2 may include a first semiconductor pattern SP among the semiconductor patterns SP of the first layer L1, semiconductor patterns SP of the second layer L2, The first semiconductor pattern SP of the third layer L3 and the first semiconductor pattern SP of the semiconductor layers SP of the third layer L3. The second conductive line CL2 is electrically connected to the second semiconductor pattern SP of the semiconductor patterns SP of the first layer L1 and the second semiconductor pattern SP of the second layer L2, The semiconductor pattern SP and the second semiconductor pattern SP among the semiconductor patterns SP of the third layer L3.

제2 도전 라인들(CL2)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제2 도전 라인들(CL2)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.The second conductive lines CL2 may comprise a conductive material, and the conductive material may be any of a doped semiconductor material, a conductive metal nitride, a metal, and a metal-semiconductor compound. The second conductive lines CL2 may be the word lines WL described with reference to FIG.

기판(100) 상에, 적층 구조체(SS)를 관통하는 제3 도전 라인들(CL3)이 제공될 수 있다. 제3 도전 라인들(CL3)은 제1 및 제2 서브 셀 어레이들(SCA1, SCA2) 사이의 영역을 관통할 수 있다. 제3 도전 라인들(CL3)은 제3 방향(D3)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제3 도전 라인들(CL3)은 제1 방향(D1)으로 배열될 수 있다. 평면적 관점에서, 각각의 제3 도전 라인들(CL3)은 제2 방향(D2)으로 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 제공될 수 있다.On the substrate 100, third conductive lines CL3 passing through the laminated structure SS may be provided. The third conductive lines CL3 may pass through an area between the first and second sub-cell arrays SCA1 and SCA2. The third conductive lines CL3 may have a line shape or a bar shape extending in the third direction D3. The third conductive lines CL3 may be arranged in the first direction D1. From a plan viewpoint, each of the third conductive lines CL3 may be provided between a pair of semiconductor patterns SP adjacent to each other in the second direction D2.

각각의 제3 도전 라인들(CL3)은, 제1 서브 셀 어레이(SCA1)의 반도체 패턴(SP)의 제3 불순물 영역(IR3)과 제2 서브 셀 어레이(SCA2)의 반도체 패턴(SP)의 제3 불순물 영역(IR3) 사이에서 수직하게 연장될 수 있다. 각각의 제3 도전 라인들(CL3)은, 제1 서브 셀 어레이(SCA1)의 반도체 패턴(SP)의 제3 불순물 영역(IR3)과 제2 서브 셀 어레이(SCA2)의 반도체 패턴(SP)의 제3 불순물 영역(IR3)에 공통으로 연결될 수 있다.Each of the third conductive lines CL3 is connected to the third impurity region IR3 of the semiconductor pattern SP of the first sub cell array SCA1 and the third impurity region IR3 of the semiconductor pattern SP of the second sub cell array SCA2. And may extend vertically between the third impurity region IR3. Each of the third conductive lines CL3 is connected to the third impurity region IR3 of the semiconductor pattern SP of the first sub cell array SCA1 and the third impurity region IR3 of the semiconductor pattern SP of the second sub cell array SCA2. And may be connected in common to the third impurity region IR3.

제3 도전 라인들(CL3)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제3 도전 라인들(CL3)은 도 1을 참조하여 설명한 공통 드레인 라인들(CDL)일 수 있다. The third conductive lines CL3 may comprise a conductive material, and the conductive material may be any of a doped semiconductor material, a conductive metal nitride, a metal, and a metal-semiconductor compound. The third conductive lines CL3 may be the common drain lines CDL described with reference to FIG.

도시되진 않았지만, 적층 구조체(SS) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.Although not shown, the void spaces in the laminate structure SS may be filled with an insulating material. For example, the insulating material may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

도 3 내지 도 5를 다시 참조하여, 도 2의 메모리 소자의 메모리 셀에 관해 보다 상세히 설명한다. 제1 내지 제3 불순물 영역들(IR1, IR2, IR3)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제3 불순물 영역들(IR1, IR3)은 제1 도전형(예를 들어, n형)을 가질 수 있고, 제2 불순물 영역(IR2)은 제1 도전형과는 다른 제2 도전형(예를 들어, p형)을 가질 수 있다. Referring again to Figures 3-5, the memory cell of the memory element of Figure 2 will now be described in more detail. The first to third impurity regions IR1, IR2 and IR3 may be regions doped with impurities in the semiconductor pattern SP. The first and third impurity regions IR1 and IR3 may have a first conductivity type (for example, n-type), and the second impurity region IR2 may have a second conductivity type And may have a conductive type (for example, p-type).

반도체 패턴(SP)은 제1 단(SPe1) 및 제1 단(SPe1)에 대향하는 제2 단(SPe2)을 가질 수 있다. 제1 불순물 영역(IR1)은, 반도체 패턴(SP)의 제1 단(SPe1)에 인접할 수 있다. 제3 불순물 영역(IR3)은, 반도체 패턴(SP)의 제2 단(SPe2)에 인접할 수 있다.The semiconductor pattern SP may have a first end SPe1 and a second end SPe2 opposed to the first end SPe1. The first impurity region IR1 may be adjacent to the first end SPe1 of the semiconductor pattern SP. The third impurity region IR3 may be adjacent to the second end SPe2 of the semiconductor pattern SP.

제1 및 제2 불순물 영역들(IR1, IR2) 사이 및 제2 및 제3 불순물 영역들(IR2, IR3) 사이에 약하게 도핑된 영역들(LD)이 배치될 수 있다. 일 예로, 약하게 도핑된 영역들(LD)은 제1 도전형(예를 들어, n형)을 가질 수 있다. 약하게 도핑된 영역들(LD)의 불순물의 농도는, 제1 및 제3 불순물 영역들(IR1, IR3)의 불순물의 농도보다 더 낮을 수 있다. Lightly doped regions LD may be disposed between the first and second impurity regions IR1 and IR2 and between the second and third impurity regions IR2 and IR3. In one example, the lightly doped regions LD may have a first conductivity type (e.g., n-type). The concentration of the impurity of the lightly doped regions LD may be lower than the concentration of the impurity of the first and third impurity regions IR1 and IR3.

제1 도전 라인(CL1)은 반도체 패턴(SP)의 상면(SPt) 상에 배치될 수 있다. 제1 도전 라인(CL1)은 제1 불순물 영역(IR1)의 상면 상에 배치되어, 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다. 일 예로, 제1 도전 라인(CL1)은 제1 실리사이드 막(SC1)을 통해 제1 불순물 영역(IR1)과 연결될 수 있다. 제1 실리사이드 막(SC1)은 금속 실리사이드(예를 들어, 코발트 실리사이드)를 포함할 수 있다.The first conductive line CL1 may be disposed on the upper surface SPt of the semiconductor pattern SP. The first conductive line CL1 may be disposed on the upper surface of the first impurity region IR1 and may be electrically connected to the first impurity region SD1. For example, the first conductive line CL1 may be connected to the first impurity region IR1 through the first silicide film SC1. The first silicide film SC1 may include a metal silicide (e.g., cobalt silicide).

제2 도전 라인(CL2)은 제2 불순물 영역(IR2)에 인접할 수 있다. 제2 도전 라인(CL2)은 제2 불순물 영역(IR2)의 측벽 상에 제공되며, 제3 방향(D3)으로 연장될 수 있다. 제2 도전 라인(CL2)과 제2 불순물 영역(IR2) 사이에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.The second conductive line CL2 may be adjacent to the second impurity region IR2. The second conductive line CL2 is provided on the sidewall of the second impurity region IR2 and may extend in the third direction D3. A gate insulating film GI may be disposed between the second conductive line CL2 and the second impurity region IR2. The gate insulating film GI may include a single film of a selected one of a high-k film, a silicon oxide film, a silicon nitride film, and a silicon oxynitride film, or a combination thereof. For example, the high-k dielectric layer may include at least one of hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, lithium oxide, Scandium tantalum oxide, lead zinc niobate, and the like.

제3 도전 라인(CL3)은 반도체 패턴(SP)의 제2 단(SPe2)과 접하도록 배치될 수 있다. 제3 도전 라인(CL3)은 제3 방향(D3)으로 연장될 수 있다. 일 예로, 제3 도전 라인(CL3)은 제2 실리사이드 막(SC2)을 통해 제3 불순물 영역(SD3)과 연결될 수 있다. 제2 실리사이드 막(SC2)의 외측벽은 반도체 패턴(SP)의 제2 단(SPe2)일 수 있고, 제3 도전 라인(CL3)은 제2 단(SPe2)과 직접 접촉할 수 있다. 제2 실리사이드 막(SC2)은 금속 실리사이드(예를 들어, 코발트 실리사이드)를 포함할 수 있다.The third conductive line CL3 may be arranged to be in contact with the second end SPe2 of the semiconductor pattern SP. And the third conductive line CL3 may extend in the third direction D3. For example, the third conductive line CL3 may be connected to the third impurity region SD3 through the second silicide film SC2. The outer wall of the second silicide film SC2 may be the second end SPe2 of the semiconductor pattern SP and the third conductive line CL3 may directly contact the second end SPe2. The second silicide film SC2 may comprise a metal suicide (e.g., cobalt suicide).

본 실시예에 따른 메모리 소자(1T DRAM)는, 플로팅 바디 효과에 의한 문턱 전압차(ΔVth)를 이용하여, "1" 상태와 "0" 상태를 가질 수 있다. 본 실시예에 따른 메모리 소자는 플로팅 바디 구조를 갖기 때문에, 바디 전위(Body Potential)에 따른 문턱 전압(Vth)의 변화를 읽을 수 있다.The memory element (1T DRAM) according to this embodiment can have a "1" state and a "0" state by using a threshold voltage difference ΔVth by the floating body effect. Since the memory device according to the present embodiment has the floating body structure, it is possible to read the change in the threshold voltage Vth according to the body potential.

본 실시예에 따른 메모리 소자에서 홀(Hole)의 발생은, 충돌 이온화(Impact Ionization), 게이트 유도 드레인 리키지(Gate Induced Drain Leakage), 또는 어발란치 브랙다운(Avalanche Breakdown)과 같은 방법을 이용할 수 있다. 홀은 상대적으로 안정한 준 중성 영역(Quasi Neutral Region)인 제2 불순물 영역(IR2)에 축적될 수 있다. 축적된 홀에 의하여 트랜지스터의 문턱 전압(Vth)은 감소하고, 메모리 셀은 "1" 상태(state)가 될 수 있다. 축적된 홀은 제1 불순물 영역(IR1, 소스) 또는 제3 불순물 영역(IR3, 드레인)을 통해서 방출될 수 있다. 제2 불순물 영역(IR2)에 축적된 홀이 방출되면, 트랜지스터의 문턱 전압(Vth)은 증가하고, 메모리 셀은 "0" 상태(state)가 될 수 있다.The generation of a hole in the memory device according to the present embodiment can be performed by a method such as Impact Ionization, Gate Induced Drain Leakage, or Avalanche Breakdown . The holes can be accumulated in the second impurity region IR2 which is a relatively stable quasi-neutral region. The threshold voltage Vth of the transistor is reduced by the accumulated holes, and the memory cell can be in the "1" state. The accumulated holes can be emitted through the first impurity region IR1 (source) or the third impurity region IR3 (drain). When the holes accumulated in the second impurity region IR2 are discharged, the threshold voltage Vth of the transistor increases and the memory cell can be in the "0" state.

이하, 본 발명의 다양한 실시예들에 대해 설명한다. 후술하는 실시예들에서는, 앞서 도 1 내지 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described. In the following embodiments, detailed description of technical features overlapping with those described with reference to Figs. 1 to 5 will be omitted, and differences will be described in detail.

도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 7은 도 6의 메모리 셀의 평면도이다. 도 8은 도 7의 A-A'선에 따른 단면도이다. 도 6 내지 도 8을 참조하면, 제1 도전 라인(CL1)이 반도체 패턴(SP)의 제1 단(SPe1)에 직접 접촉할 수 있다. 제1 도전 라인(CL1)은 반도체 패턴(SP)의 상면 상에 배치되지 않고, 반도체 패턴(SP)의 측벽 상에 배치될 수 있다. 제1 도전 라인(CL1)은 반도체 패턴(SP)과 동일한 레벨에 위치할 수 있다.6 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention. 7 is a plan view of the memory cell of FIG. 8 is a cross-sectional view taken along the line A-A 'in Fig. 6 to 8, the first conductive line CL1 may directly contact the first end SPe1 of the semiconductor pattern SP. The first conductive line CL1 may not be disposed on the upper surface of the semiconductor pattern SP but may be disposed on the side wall of the semiconductor pattern SP. The first conductive line CL1 may be located at the same level as the semiconductor pattern SP.

도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 9를 참조하면, 제2 도전 라인(CL2)이 반도체 패턴(SP)의 제2 불순물 영역(IR2)을 덮으며 수직하게 연장될 수 있다. 제2 도전 라인(CL2)은 제2 불순물 영역(IR2)을 둘러 쌀 수 있다. 제2 도전 라인(CL2)은 제2 불순물 영역(IR2)의 상면, 바닥면 및 양 측벽들을 덮을 수 있다. 제2 도전 라인(CL2)과 제2 불순물 영역(IR2) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 다시 말하면, 메모리 셀(MC)을 구성하는 트랜지스터는 게이트 올 어라운드(Gate All Around) 트랜지스터일 수 있다.9 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention. Referring to FIG. 9, the second conductive line CL2 may extend vertically to cover the second impurity region IR2 of the semiconductor pattern SP. And the second conductive line CL2 may surround the second impurity region IR2. The second conductive line CL2 may cover the top, bottom and both sidewalls of the second impurity region IR2. A gate insulating film GI may be disposed between the second conductive line CL2 and the second impurity region IR2. In other words, the transistor constituting the memory cell MC may be a gate all around transistor.

도 10는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다. 도 11은 도 10의 제1 및 제2 메모리 셀들의 평면도이다.10 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention. 11 is a plan view of the first and second memory cells of FIG.

도 10 및 도 11을 참조하면, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)이 제1 방향(D1)을 따라 제공될 수 있다. 각각의 제1 및 제2 메모리 셀들(MC1, MC2)은 반도체 패턴(SP)을 포함할 수 있다. 반도체 패턴(SP)은 제1 측벽(SW1) 및 제1 측벽(SW1)에 대향하는 제2 측벽(SW2)을 가질 수 있다. 제1 및 제2 측벽들(SW1, SW2)은, 제2 불순물 영역(IR2)의 양 측벽들(opposite sidewalls)일 수 있다.Referring to FIGS. 10 and 11, a first memory cell MC1 and a second memory cell MC2 may be provided along a first direction D1. Each of the first and second memory cells MC1 and MC2 may include a semiconductor pattern SP. The semiconductor pattern SP may have a first sidewall SW1 and a second sidewall SW2 opposed to the first sidewall SW1. The first and second sidewalls SW1 and SW2 may be opposite sidewalls of the second impurity region IR2.

반도체 패턴들(SP)과 인접하는 제2 도전 라인들(CL2)이 제공될 수 있다. 각각의 제2 도전 라인들(CL2)은, 제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)을 포함할 수 있다. 제1 및 제2 서브 도전 라인들(CL2a, CL2b)은 각각 반도체 패턴(SP)의 제1 및 제2 측벽들(SW1, SW2)에 인접할 수 있다. 제1 및 제2 서브 도전 라인들(CL2a, CL2b)과 제2 불순물 영역(IR2) 사이에 게이트 절연막들(GI)이 배치될 수 있다. 다시 말하면, 제1 및 제2 메모리 셀들(MC1, MC2) 각각의 트랜지스터는, 한 쌍의 게이트들이 채널의 양 측에 인접하는 더블 게이트(double-gate) 구조를 가질 수 있다.The second conductive lines CL2 adjacent to the semiconductor patterns SP may be provided. Each of the second conductive lines CL2 may include a first sub conductive line CL2a and a second sub conductive line CL2b. The first and second sub conductive lines CL2a and CL2b may be adjacent to the first and second sidewalls SW1 and SW2 of the semiconductor pattern SP, respectively. Gate insulating films GI may be disposed between the first and second sub conductive lines CL2a and CL2b and the second impurity region IR2. In other words, the transistors of each of the first and second memory cells MC1 and MC2 may have a double-gate structure in which a pair of gates are adjacent to both sides of the channel.

제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)은 도 1의 하나의 워드 라인(WL)을 구성할 수 있다. 다시 말하면, 제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)은 동일한 노드에 연결될 수 있고, 제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)에 동일한 전기적 신호가 인가될 수 있다.The first sub conductive line CL2a and the second sub conductive line CL2b may constitute one word line WL of FIG. In other words, the first sub conductive line CL2a and the second sub conductive line CL2b can be connected to the same node, and the same electrical signal is applied to the first sub conductive line CL2a and the second sub conductive line CL2b .

제1 메모리 셀(MC1)의 제2 서브 도전 라인(CL2b)과 제2 메모리 셀(MC2)의 제1 서브 도전 라인(CL2a)은 서로 제1 방향(D1)으로 인접할 수 있다. 제1 메모리 셀(MC1)의 제2 서브 도전 라인(CL2b)과 제2 메모리 셀(MC2)의 제1 서브 도전 라인(CL2a)간의 제1 방향(D1)으로의 거리는 제1 거리(LE1)일 수 있다. The second sub conductive line CL2b of the first memory cell MC1 and the first sub conductive line CL2a of the second memory cell MC2 may be adjacent to each other in the first direction D1. The distance between the second sub conductive line CL2b of the first memory cell MC1 and the first sub conductive line CL2a of the second memory cell MC2 in the first direction D1 is the first distance LE1 .

도시되진 않았지만, 제1 및 제2 메모리 셀들(MC1, MC2) 사이의 공간은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막)으로 채워져 있을 수 있다. 제1 메모리 셀(MC1)의 제2 서브 도전 라인(CL2b)과 제2 메모리 셀(MC2)의 제1 서브 도전 라인(CL2a) 사이에 채워지는 절연 물질의 두께는 제1 거리(LE1)와 동일할 수 있다. 제1 거리(LE1)는 제2 도전 라인(CL2)의 커플링을 방지할 수 있는 절연 물질의 두께에 근거하여 결정될 수 있다.Although not shown, the space between the first and second memory cells MC1 and MC2 may be filled with an insulating material (for example, a silicon oxide film, a silicon nitride film, or a silicon oxynitride film). The thickness of the insulating material filled between the second sub conductive line CL2b of the first memory cell MC1 and the first sub conductive line CL2a of the second memory cell MC2 is equal to the first distance LE1 can do. The first distance LE1 can be determined based on the thickness of the insulating material that can prevent the coupling of the second conductive line CL2.

도 12은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다. 도 13는 도 12의 제1 및 제2 메모리 셀들의 평면도이다. 본 실시예에서는, 앞서 도 10 및 도 11을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.12 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention. 13 is a plan view of the first and second memory cells of FIG. In the present embodiment, detailed description of the technical features overlapping with those described with reference to Figs. 10 and 11 will be omitted, and differences will be described in detail.

도 12 및 도 13을 참조하면, 반도체 패턴들(SP) 각각의 제1 측벽(SW1)에 차폐 라인(shield line, SM)이 인접할 수 있고, 제2 측벽(SW2)에 제2 도전 라인(CL2)이 인접할 수 있다. 차폐 라인(SM)은 제1 메모리 셀(MC1)의 제2 도전 라인(CL2)과 제2 메모리 셀(MC2)의 제2 도전 라인(CL2) 사이에 제공될 수 있다. 차폐 라인(SM)은, 이와 인접하는 제2 도전 라인(CL2)의 커플링을 방지할 수 있다. 12 and 13, the shield line SM may be adjacent to the first sidewall SW1 of each of the semiconductor patterns SP and the second sidewall SW2 may be connected to the second sidewall SW2. CL2 may be adjacent. The shield line SM may be provided between the second conductive line CL2 of the first memory cell MC1 and the second conductive line CL2 of the second memory cell MC2. The shield line SM can prevent coupling of the second conductive line CL2 adjacent thereto.

제1 및 제2 메모리 셀들(MC1, MC2) 각각의 제2 도전 라인(CL2)과 차폐 라인(SM)은, 서로 다른 노드에 연결될 수 있다. 예를 들어, 제2 도전 라인(CL2)은 워드 라인에 신호를 인가하는 노드에 연결될 수 있고, 차폐 라인(SM)은 접지 전압을 인가하는 노드에 연결될 수 있다.The second conductive line CL2 and the shield line SM of each of the first and second memory cells MC1 and MC2 may be connected to different nodes. For example, the second conductive line CL2 may be connected to a node which applies a signal to the word line, and the shield line SM may be connected to a node which applies a ground voltage.

제1 메모리 셀(MC1)의 제2 도전 라인(CL2)과 제2 메모리 셀(MC2)의 차폐 라인(SM)은 서로 제1 방향(D1)으로 인접할 수 있다. 제1 메모리 셀(MC1)의 제2 도전 라인(CL2)과 제2 메모리 셀(MC2)의 차폐 라인(SM)간의 제1 방향(D1)으로의 거리는 제2 거리(LE2)일 수 있다. 제2 거리(LE2)는 앞서 도 10 및 도 11을 참조하여 설명한 제1 거리(LE1)보다 짧을 수 있다. 다시 말하면, 차폐 라인(SM)을 통해 서로 인접하는 제1 및 제2 메모리 셀들(MC1, MC2)간의 간격이 상대적으로 좁아질 수 있어, 메모리 소자의 집적도가 향상될 수 있다. The second conductive line CL2 of the first memory cell MC1 and the shield line SM of the second memory cell MC2 may be adjacent to each other in the first direction D1. The distance between the second conductive line CL2 of the first memory cell MC1 and the shield line SM of the second memory cell MC2 in the first direction D1 may be the second distance LE2. The second distance LE2 may be shorter than the first distance LE1 described above with reference to Figs. 10 and 11. In other words, the gap between the first and second memory cells MC1 and MC2 adjacent to each other through the shield line SM can be relatively narrowed, so that the degree of integration of the memory element can be improved.

도 14은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다. 도 15는 도 14의 제1 및 제2 메모리 셀들의 평면도이다. 본 실시예에서는, 앞서 도 10 및 도 11을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.14 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention. 15 is a plan view of the first and second memory cells of FIG. In the present embodiment, detailed description of the technical features overlapping with those described with reference to Figs. 10 and 11 will be omitted, and differences will be described in detail.

도 14 및 도 15를 참조하면, 제2 도전 라인들(CL2) 각각은 제1 및 제2 서브 도전 라인들(CL2a, CL2b)을 포함할 수 있다. 반도체 패턴(SP)의 제1 및 제2 측벽들(SW1, SW2)에 각각 제1 및 제2 서브 도전 라인들(CL2a, CL2b)이 인접할 수 있다. 제1 및 제2 메모리 셀들(MC1, MC2) 사이에 차폐 라인(SM)이 제공될 수 있다. 차폐 라인(SM)은 제1 메모리 셀(MC1)의 제2 서브 도전 라인(CL2b)과 제2 메모리 셀(MC2)의 제1 서브 도전 라인(CL2a) 사이에 제공될 수 있다. 차폐 라인(SM)은, 이와 인접하는 제1 및 제2 서브 도전 라인들(CL2a, CL2b) 각각의 커플링을 방지할 수 있다. 14 and 15, each of the second conductive lines CL2 may include first and second sub conductive lines CL2a and CL2b. The first and second sub conductive lines CL2a and CL2b may be adjacent to the first and second sidewalls SW1 and SW2 of the semiconductor pattern SP, respectively. A shield line SM may be provided between the first and second memory cells MC1 and MC2. The shield line SM may be provided between the second sub conductive line CL2b of the first memory cell MC1 and the first sub conductive line CL2a of the second memory cell MC2. The shield line SM can prevent coupling of each of the first and second sub conductive lines CL2a and CL2b adjacent thereto.

제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)은 동일한 노드에 연결될 수 있다. 차폐 라인(SM)은 제1 및 제2 서브 도전 라인들(CL2a, CL2b)과는 다른 노드에 연결될 수 있다. 예를 들어, 차폐 라인(SM)은 접지 전압을 인가하는 노드에 연결될 수 있다.The first sub conductive line CL2a and the second sub conductive line CL2b may be connected to the same node. The shield line SM may be connected to a node different from the first and second sub conductive lines CL2a and CL2b. For example, the shield line SM may be connected to a node that applies a ground voltage.

제1 메모리 셀(MC1)의 제2 서브 도전 라인(CL2b)과 제2 메모리 셀(MC2)의 제1 서브 도전 라인(CL2a) 사이의 거리는 제3 거리(LE3)일 수 있다. 제3 거리(LE3)는 앞서 도 10 및 도 11을 참조하여 설명한 제1 거리(LE1)보다 짧을 수 있다. 다시 말하면, 차폐 라인(SM)을 통해 서로 인접하는 제1 및 제2 메모리 셀들(MC1, MC2)간의 간격이 상대적으로 좁아질 수 있어, 메모리 소자의 집적도가 향상될 수 있다. The distance between the second sub conductive line CL2b of the first memory cell MC1 and the first sub conductive line CL2a of the second memory cell MC2 may be the third distance LE3. The third distance LE3 may be shorter than the first distance LE1 described above with reference to Figs. 10 and 11. In other words, the gap between the first and second memory cells MC1 and MC2 adjacent to each other through the shield line SM can be relatively narrowed, so that the degree of integration of the memory element can be improved.

도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.16 is a simplified circuit diagram showing a cell array of a three-dimensional semiconductor memory device according to embodiments of the present invention.

도 16를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다. Referring to FIG. 16, the cell array of the three-dimensional semiconductor memory device according to the embodiments of the present invention may include a plurality of sub-cell arrays SCA. The sub-cell arrays SCA may be arranged along the second direction D2.

각각의 서브 셀 어레이들(SCA)은 복수개의 캐소드 라인들(CL), 복수개의 게이트 라인들(GL), 및 복수개의 메모리 셀들(MC)을 포함할 수 있다. 하나의 게이트 라인(GL)과 하나의 캐소드 라인(CL) 사이에 하나의 메모리 셀(MC)이 배치될 수 있다.Each sub-cell array SCA may include a plurality of cathode lines CL, a plurality of gate lines GL, and a plurality of memory cells MC. One memory cell MC may be disposed between one gate line GL and one cathode line CL.

각각의 메모리 셀들(MC)은 하나의 사이리스터(thyristor)로 이루어진 정보 저장 요소일 수 있다. 일 예로, 각각의 메모리 셀들(MC)은 캐패시터가 생략될 수 있다. 다시 말하면, 본 실시예에 따른 메모리 소자는, 캐패시터가 생략된 사이리스터 DRAM(thyristor DRAM)일 수 있다. 사이리스터는 제1 다이오드, 제2 다이오드 및 제1 다이오드에 연결된 게이트를 포함할 수 있다. Each of the memory cells MC may be an information storage element formed of a single thyristor. In one example, the capacitors may be omitted for each memory cell MC. In other words, the memory device according to the present embodiment may be a thyristor DRAM in which a capacitor is omitted. The thyristor may include a first diode, a second diode, and a gate coupled to the first diode.

캐소드 라인들(CL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 캐소드 라인들(CL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 캐소드 라인들(CL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. The cathode lines CL may be conductive patterns (e.g., metal lines) spaced from the substrate and disposed on the substrate. The cathode lines CL may extend in a first direction D1. The cathode lines CL in one sub-cell array SCA may be spaced apart from each other in the vertical direction (i.e., the third direction D3).

게이트 라인들(GL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 게이트 라인들(GL)은 제1 방향(D1)으로 서로 이격될 수 있다. The gate lines GL may be conductive patterns (e.g., metal lines) extending in a vertical direction (i.e., a third direction D3) from the substrate. The gate lines GL in one sub-cell array SCA may be spaced apart from each other in the first direction D1.

제2 방향(D2)으로 서로 인접하는 한 쌍의 서브 셀 어레이들(SCA) 사이에, 공통 애노드 라인들(CAL)이 제공될 수 있다. 공통 애노드 라인들(CAL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 공통 애노드 라인들(CAL)은 제1 방향(D1)으로 서로 이격될 수 있다.Between the pair of sub-cell arrays SCA adjacent to each other in the second direction D2, common anode lines CAL may be provided. The common anode lines CAL may be conductive patterns (e.g., metal lines) extending in a vertical direction (i.e., the third direction D3) from the substrate. The common anode lines CAL may be spaced from each other in the first direction D1.

각각의 공통 애노드 라인들(CAL)은, 제2 방향(D2)으로 서로 인접하는 한 쌍의 메모리 셀들(MC)과 공통적으로 연결될 수 있다. 다시 말하면, 각각의 공통 애노드 라인들(CAL)은, 동일한 레벨에서 서로 인접하는 한 쌍의 메모리 셀들(MC)과 공통적으로 연결될 수 있다.Each of the common anode lines CAL may be connected in common with a pair of memory cells MC adjacent to each other in the second direction D2. In other words, each common anode line CAL can be commonly connected to a pair of memory cells MC adjacent to each other at the same level.

도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 18은 도 17의 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 19은 도 18의 메모리 셀의 평면도이다. 도 20는 도 19의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.17 is a perspective view showing a three-dimensional semiconductor memory device according to embodiments of the present invention. FIG. 18 is an enlarged perspective view of a memory cell of the memory device of FIG. 17; FIG. 19 is a plan view of the memory cell of Fig. 20 is a cross-sectional view taken along the line A-A 'in Fig. In the present embodiment, detailed description of technical features overlapping with those described with reference to Figs. 1 to 5 will be omitted, and differences will be described in detail.

도 16 내지 도 20를 참조하면, 도 16를 참조하여 설명한 서로 인접하는 한 쌍의 제1 서브 셀 어레이(SCA1) 및 제2 서브 셀 어레이(SCA2)가 기판(100) 상에 제공될 수 있다. 한 쌍의 제1 및 제2 서브 셀 어레이들(SCA1, SCA2)은 적층 구조체(SS)로 이루어질 수 있다. 적층 구조체(SS)는 기판(100) 상에 수직적으로 적층된 제1 내지 제3 층들(L1, L2, L3)을 포함할 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은, 제2 방향(D2)으로 이격된 한 쌍의 제1 도전 라인(CL1) 및 각각의 제1 도전 라인들(CL1)에 연결된 복수개의 반도체 패턴들(SP)을 포함할 수 있다.Referring to FIGS. 16 to 20, a pair of first sub-cell arrays SCA1 and second sub-cell arrays SCA2 adjacent to each other described with reference to FIG. 16 may be provided on the substrate 100. FIG. The pair of first and second sub-cell arrays SCA1 and SCA2 may be formed of a stacked structure SS. The stacked structure SS may include first to third layers L1, L2, and L3 stacked on the substrate 100 vertically. Each of the first to third layers L1, L2 and L3 includes a pair of first conductive lines CL1 spaced in a second direction D2 and a plurality of first conductive lines CL1 connected to the first conductive lines CL1, And may include semiconductor patterns SP.

각각의 반도체 패턴들(SP)은 제1 불순물 영역(IR1), 제2 불순물 영역(IR2), 제3 불순물 영역(IR3) 및 제4 불순물 영역(IR4)을 포함할 수 있다. 제2 불순물 영역(IR2)은 제1 및 제3 불순물 영역들(IR1, IR3) 사이에 배치될 수 있다. 제3 불순물 영역(IR3)은 제2 및 제4 불순물 영역들(IR2, IR4) 사이에 배치될 수 있다.Each semiconductor pattern SP may include a first impurity region IR1, a second impurity region IR2, a third impurity region IR3, and a fourth impurity region IR4. And the second impurity region IR2 may be disposed between the first and third impurity regions IR1 and IR3. And the third impurity region IR3 may be disposed between the second and fourth impurity regions IR2 and IR4.

제1 및 제2 불순물 영역들(IR1, IR2)은, 도 16의 메모리 셀(MC)을 구성하는 제1 다이오드에 해당될 수 있고, 제3 및 제4 불순물 영역들(IR3, IR4)은, 도 16의 메모리 셀(MC)을 구성하는 제2 다이오드에 해당될 수 있다. 앞서 설명한 바와 같이, 메모리 셀(MC)은 사이리스터로 이루어질 수 있다. 사이리스터는, 제1 내지 제3 불순물 영역들(IR1, IR2, IR3)로 이루어진 제1 바이폴라 트랜지스터 및 제2 내지 제4 불순물 영역들(IR2, IR3, IR4)로 이루어진 제2 바이폴라 트랜지스터를 포함할 수 있다. 메모리 셀(MC)을 구성하는 사이리스터는 플로팅 바디를 가질 수 있다. 제1 불순물 영역(IR1)은 사이리스터의 캐소드일 수 있고, 제4 불순물 영역(IR4)은 사이리스터의 애노드일 수 있다. The first and second impurity regions IR1 and IR2 may correspond to the first diode constituting the memory cell MC of FIG. 16, and the third and fourth impurity regions IR3 and IR4 may correspond to the first diode, And may correspond to a second diode constituting the memory cell MC of FIG. As described above, the memory cell MC may be formed of a thyristor. The thyristor may include a first bipolar transistor composed of first to third impurity regions IR1, IR2 and IR3 and a second bipolar transistor composed of second to fourth impurity regions IR2, IR3 and IR4. have. The thyristor constituting the memory cell MC may have a floating body. The first impurity region IR1 may be the cathode of the thyristor and the fourth impurity region IR4 may be the anode of the thyristor.

제1 도전 라인들(CL1)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 제1 도전 라인들(CL1)은 도 16를 참조하여 설명한 캐소드 라인들(CL)일 수 있다.The first conductive lines CL1 may be stacked and separated from each other along the third direction D3. The first conductive lines CL1 may be the cathode lines CL described with reference to Fig.

적층 구조체(SS)를 관통하는 제2 도전 라인들(CL2)은 제1 방향(D1)으로 배열될 수 있다. 제2 도전 라인들(CL2)은 도 16를 참조하여 설명한 게이트 라인들(GL)일 수 있다.The second conductive lines CL2 passing through the multilayer structure SS may be arranged in the first direction D1. The second conductive lines CL2 may be the gate lines GL described with reference to Fig.

기판(100) 상에, 제1 및 제2 서브 셀 어레이들(SCA1, SCA2) 사이의 영역을 관통하는 제3 도전 라인들(CL3)이 제공될 수 있다. 평면적 관점에서, 각각의 제3 도전 라인들(CL3)은 제2 방향(D2)으로 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 제공될 수 있다.On the substrate 100, third conductive lines CL3 may be provided that penetrate the region between the first and second sub-cell arrays SCA1 and SCA2. From a plan viewpoint, each of the third conductive lines CL3 may be provided between a pair of semiconductor patterns SP adjacent to each other in the second direction D2.

각각의 제3 도전 라인들(CL3)은, 제1 서브 셀 어레이(SCA1)의 반도체 패턴(SP)의 제4 불순물 영역(IR4)과 제2 서브 셀 어레이(SCA2)의 반도체 패턴(SP)의 제4 불순물 영역(IR4) 사이에서 수직하게 연장될 수 있다. 각각의 제3 도전 라인들(CL3)은, 제1 서브 셀 어레이(SCA1)의 반도체 패턴(SP)의 제4 불순물 영역(IR4)과 제2 서브 셀 어레이(SCA2)의 반도체 패턴(SP)의 제4 불순물 영역(IR4)에 공통으로 연결될 수 있다. 제3 도전 라인들(CL3)은 도 16를 참조하여 설명한 공통 애노드 라인들(CAL)일 수 있다. Each of the third conductive lines CL3 is connected to the fourth impurity region IR4 of the semiconductor pattern SP of the first sub-cell array SCA1 and the fourth impurity region IR4 of the semiconductor pattern SP of the second sub- And may extend vertically between the fourth impurity region IR4. Each of the third conductive lines CL3 is connected to the fourth impurity region IR4 of the semiconductor pattern SP of the first sub-cell array SCA1 and the fourth impurity region IR4 of the semiconductor pattern SP of the second sub- And may be connected in common to the fourth impurity region IR4. The third conductive lines CL3 may be the common anode lines CAL described with reference to FIG.

도 18 내지 도 20를 다시 참조하여, 도 17의 메모리 소자의 메모리 셀에 관해 보다 상세히 설명한다. 제1 내지 제4 불순물 영역들(IR1, IR2, IR3, IR4)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제3 불순물 영역들(IR1, IR3)은 제1 도전형(예를 들어, n형)을 가질 수 있다. 제1 불순물 영역(IR1)의 불순물의 농도는 제3 불순물 영역(IR3)의 불순물의 농도보다 더 클 수 있다. 제2 및 제4 불순물 영역들(IR2, IR4)은 제1 도전형과는 다른 제2 도전형(예를 들어, p형)을 가질 수 있다. 제4 불순물 영역(IR4)의 불순물의 농도는 제2 불순물 영역(IR2)의 불순물의 농도보다 더 클 수 있다.Referring again to Figs. 18 to 20, the memory cell of the memory element of Fig. 17 will be described in more detail. The first to fourth impurity regions IR1, IR2, IR3 and IR4 may be regions doped with impurities in the semiconductor pattern SP. Thus, the first and third impurity regions IR1 and IR3 may have a first conductivity type (for example, n-type). The concentration of the impurity in the first impurity region IR1 may be larger than the concentration of the impurity in the third impurity region IR3. The second and fourth impurity regions IR2 and IR4 may have a second conductivity type (for example, p-type) different from the first conductivity type. The concentration of the impurity in the fourth impurity region IR4 may be larger than the concentration of the impurity in the second impurity region IR2.

반도체 패턴(SP)은 제1 단(SPe1) 및 제1 단(SPe1)에 대향하는 제2 단(SPe2)을 가질 수 있다. 제1 불순물 영역(IR1)은, 반도체 패턴(SP)의 제1 단(SPe1)에 인접할 수 있다. 제4 불순물 영역(IR4)은, 반도체 패턴(SP)의 제2 단(SPe2)에 인접할 수 있다.The semiconductor pattern SP may have a first end SPe1 and a second end SPe2 opposed to the first end SPe1. The first impurity region IR1 may be adjacent to the first end SPe1 of the semiconductor pattern SP. The fourth impurity region IR4 may be adjacent to the second end SPe2 of the semiconductor pattern SP.

제1 도전 라인(CL1)은 반도체 패턴(SP)의 상면(SPt) 상에 배치될 수 있다. 제1 도전 라인(CL1)은 제1 실리사이드 막(SC1)을 통해 제1 불순물 영역(IR1)과 연결될 수 있다.The first conductive line CL1 may be disposed on the upper surface SPt of the semiconductor pattern SP. The first conductive line CL1 may be connected to the first impurity region IR1 through the first silicide film SC1.

제2 도전 라인(CL2)은 제2 불순물 영역(IR2)에 인접할 수 있다. 제2 도전 라인(CL2)은 제2 불순물 영역(IR2)의 측벽 상에 제공되며, 제3 방향(D3)으로 연장될 수 있다. 제2 도전 라인(CL2)과 제2 불순물 영역(IR2) 사이에 게이트 절연막(GI)이 배치될 수 있다.The second conductive line CL2 may be adjacent to the second impurity region IR2. The second conductive line CL2 is provided on the sidewall of the second impurity region IR2 and may extend in the third direction D3. A gate insulating film GI may be disposed between the second conductive line CL2 and the second impurity region IR2.

제3 도전 라인(CL3)은 반도체 패턴(SP)의 제2 단(SPe2)과 접하도록 배치될 수 있다. 제3 도전 라인(CL3)은 제3 방향(D3)으로 연장될 수 있다. 일 예로, 제3 도전 라인(CL3)은 제2 실리사이드 막(SC2)을 통해 제4 불순물 영역(SD4)과 연결될 수 있다.The third conductive line CL3 may be arranged to be in contact with the second end SPe2 of the semiconductor pattern SP. And the third conductive line CL3 may extend in the third direction D3. For example, the third conductive line CL3 may be connected to the fourth impurity region SD4 through the second silicide film SC2.

사이리스터에 동일한 전압의 순방향 바이어스가 인가되었을 때, 사이리스터는 전류가 크게 흐르는 높은 전도도 상태(high conductance state) 또는 전류가 작게 흐르는 낮은 전도도 상태(low conductance state)를 가질 수 있다. 본 실시예에 따른 메모리 소자(thyristor DRAM)는, 사이리스터의 높은 전도도 상태와 낮은 전도도 상태를 이용하여, 각각 "1" 상태와 "0" 상태를 가질 수 있다.When a forward bias of the same voltage is applied to the thyristor, the thyristor may have a high conductance state in which the current flows largely or a low conductance state in which the current flows small. The memory device (thyristor DRAM) according to the present embodiment can have a "1" state and a "0" state using the high conductivity state and the low conductivity state of the thyristor.

이하, 본 발명의 다양한 실시예들에 대해 설명한다. 후술하는 실시예들에서는, 앞서 도 16 내지 도 20을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described. In the following embodiments, detailed descriptions of technical features overlapping with those described with reference to Figs. 16 to 20 will be omitted, and differences will be described in detail.

도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 22는 도 21의 메모리 셀의 평면도이다. 도 23은 도 22의 A-A'선에 따른 단면도이다. 도 21 내지 도 23을 참조하면, 제1 도전 라인(CL1)이 반도체 패턴(SP)의 제1 단(SPe1)에 직접 접촉할 수 있다. 본 실시예는, 앞서 도 6 내지 도 8을 참조하여 설명한 실시예의 특징과 실질적으로 동일할 수 있다. 21 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention. 22 is a plan view of the memory cell of FIG. 23 is a cross-sectional view taken along the line A-A 'in Fig. 21 to 23, the first conductive line CL1 can directly contact the first end SPe1 of the semiconductor pattern SP. This embodiment can be substantially the same as the features of the embodiment described with reference to Figs. 6 to 8 above.

도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 메모리 셀을 확대한 사시도이다. 도 24를 참조하면, 제2 도전 라인(CL2)은 제2 불순물 영역(IR2)을 둘러 쌀 수 있다. 본 실시예는, 앞서 도 9를 참조하여 설명한 실시예의 특징과 실질적으로 동일할 수 있다.24 is an enlarged perspective view of a memory cell of a three-dimensional semiconductor memory device according to embodiments of the present invention. Referring to FIG. 24, the second conductive line CL2 may surround the second impurity region IR2. This embodiment can be substantially the same as the features of the embodiment described above with reference to Fig.

도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다. 도 26은 도 25의 제1 및 제2 메모리 셀들의 평면도이다. 도 25 및 도 26을 참조하면, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)이 제1 방향(D1)을 따라 제공될 수 있다. 반도체 패턴들(SP)과 인접하는 제2 도전 라인들(CL2)이 제공될 수 있다. 각각의 제2 도전 라인들(CL2)은, 제1 서브 도전 라인(CL2a) 및 제2 서브 도전 라인(CL2b)을 포함할 수 있다. 본 실시예는, 앞서 도 10 및 도 11을 참조하여 설명한 실시예의 특징과 실질적으로 동일할 수 있다.25 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention. 26 is a plan view of the first and second memory cells of FIG. Referring to FIGS. 25 and 26, the first memory cell MC1 and the second memory cell MC2 may be provided along the first direction D1. The second conductive lines CL2 adjacent to the semiconductor patterns SP may be provided. Each of the second conductive lines CL2 may include a first sub conductive line CL2a and a second sub conductive line CL2b. This embodiment can be substantially the same as the features of the embodiment described above with reference to Figs. 10 and 11. Fig.

도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다. 도 28은 도 27의 제1 및 제2 메모리 셀들의 평면도이다. 도 27 및 도 28을 참조하면, 반도체 패턴들(SP) 각각의 제1 측벽(SW1)에 차폐 라인(shield line, SM)이 인접할 수 있고, 제2 측벽(SW2)에 제2 도전 라인(CL2)이 인접할 수 있다. 본 실시예는, 앞서 도 12 및 도 13을 참조하여 설명한 실시예의 특징과 실질적으로 동일할 수 있다.27 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention. 28 is a plan view of the first and second memory cells of FIG. 27; 27 and 28, a shield line SM may be adjacent to the first sidewall SW1 of each of the semiconductor patterns SP and a second shield line SM may be connected to the second sidewall SW2. CL2 may be adjacent. This embodiment can be substantially the same as the features of the embodiment described above with reference to Figs. 12 and 13. Fig.

도 29는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제1 및 제2 메모리 셀들을 확대한 사시도이다. 도 30은 도 29의 제1 및 제2 메모리 셀들의 평면도이다. 도 29 및 도 30을 참조하면, 제2 도전 라인들(CL2) 각각은 제1 및 제2 서브 도전 라인들(CL2a, CL2b)을 포함할 수 있다. 제1 및 제2 메모리 셀들(MC1, MC2) 사이에 차폐 라인(SM)이 제공될 수 있다. 차폐 라인(SM)은 제1 메모리 셀(MC1)의 제2 서브 도전 라인(CL2b)과 제2 메모리 셀(MC2)의 제1 서브 도전 라인(CL2a) 사이에 제공될 수 있다. 본 실시예는, 앞서 도 14 및 도 15를 참조하여 설명한 실시예의 특징과 실질적으로 동일할 수 있다.29 is an enlarged perspective view of first and second memory cells of a three-dimensional semiconductor memory device according to embodiments of the present invention. 30 is a plan view of the first and second memory cells of FIG. 29; 29 and 30, each of the second conductive lines CL2 may include first and second sub conductive lines CL2a and CL2b. A shield line SM may be provided between the first and second memory cells MC1 and MC2. The shield line SM may be provided between the second sub conductive line CL2b of the first memory cell MC1 and the first sub conductive line CL2a of the second memory cell MC2. This embodiment can be substantially the same as the features of the embodiment described above with reference to Figs. 14 and 15. Fig.

도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 32는 도 31의 메모리 소자의 평면도이다. 도 33a 내지 도 33e는 각각 도 32의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 5를 참조하여 설명한 실시예 및 앞서 도 16 내지 도 20을 참조하여 설명한 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.31 is a perspective view showing a three-dimensional semiconductor memory device according to embodiments of the present invention. 32 is a plan view of the memory element of FIG. 31; 33A to 33E are cross-sectional views taken along lines A-A ', B-B', C-C ', D-D' and E-E ', respectively, In the present embodiment, the detailed description of the embodiments described with reference to FIGS. 1 to 5 and the technical features overlapping with the embodiments described above with reference to FIGS. 16 to 20 will be omitted, and the differences will be described in detail.

도 31, 도 32 및 도 33a 내지 도 33e를 참조하면, 기판(100) 상에 복수개의 적층 구조체들(SS1, SS2)이 제공될 수 있다. 적층 구조체들(SS1, SS2)은 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)를 포함할 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제2 방향(D2)으로 서로 이격되어 배열될 수 있다.31, 32 and 33A to 33E, a plurality of stacked structures SS1 and SS2 may be provided on the substrate 100. [ The stacked structures SS1 and SS2 may include a first stacked structure SS1 and a second stacked structure SS2. The first and second stacked structures SS1 and SS2 may extend in a first direction D1. The first and second stacked structures SS1 and SS2 may be arranged apart from each other in the second direction D2.

제1 및 제2 적층 구조체들(SS1, SS2) 각각은, 기판(100) 상에 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 절연막(ILD1), 반도체 막(SL) 및 제2 절연막(ILD2)을 포함할 수 있다. 제1 절연막(ILD1), 반도체 막(SL) 및 제2 절연막(ILD2)은 순차적으로 적층될 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은, 이들 사이의 반도체 막(SL)을 다른 반도체 막(SL)과 수직적으로 이격시킬 수 있다.Each of the first and second lamination structures SS1 and SS2 may include first through fourth layers L1, L2, L3, and L4 sequentially stacked on the substrate 100. Each of the first to fourth layers L1, L2, L3 and L4 may include a first insulating film ILD1, a semiconductor film SL and a second insulating film ILD2. The first insulating film ILD1, the semiconductor film SL, and the second insulating film ILD2 may be sequentially stacked. The first insulating film ILD1 and the second insulating film ILD2 can vertically separate the semiconductor film SL between them from the other semiconductor film SL.

제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 방향(D1)으로 연장되는 제1 도전 라인(CL1)을 더 포함할 수 있다. 예를 들어, 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제2 방향(D2)으로 서로 이격된 한 쌍의 제1 도전 라인들(CL1)을 포함할 수 있다. 제1 도전 라인(CL1)은 제2 절연막(ILD2)과 동일한 레벨에 위치할 수 있다. 제2 절연막(ILD2)은 제1 도전 라인(CL1)의 측벽들을 덮을 수 있다. 제1 도전 라인(CL1)은 반도체 막(SL)의 상면 상에 배치될 수 있다. 일 예로, 제1 도전 라인들(CL1)은 도 1을 참조하여 설명한 비트 라인들(BL) 또는 도 16을 참조하여 설명한 캐소드 라인들(CL)일 수 있다.Each of the first to fourth layers L1, L2, L3, and L4 may further include a first conductive line CL1 extending in the first direction D1. For example, each of the first to fourth layers L1, L2, L3, and L4 may include a pair of first conductive lines CL1 that are spaced from each other in the second direction D2. The first conductive line CL1 may be located at the same level as the second insulating film ILD2. The second insulating layer ILD2 may cover the sidewalls of the first conductive line CL1. The first conductive line CL1 may be disposed on the upper surface of the semiconductor film SL. For example, the first conductive lines CL1 may be the bit lines BL described with reference to FIG. 1 or the cathode lines CL described with reference to FIG.

반도체 막(SL)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 서로 다른 절연 물질을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 각각 선택될 수 있다. 예를 들어, 제1 절연막(ILD1)은 탄소 함유 실리콘 산화막(SiOC)일 수 있고, 제2 절연막(ILD2)은 실리콘 질화막(SiN)일 수 있다. The semiconductor film SL may include a semiconductor material and may include, for example, silicon, germanium, silicon-germanium or IGZO (Indium Gallium Zinc Oxide). The first insulating layer ILD1 and the second insulating layer ILD2 may include different insulating materials. The first insulating film ILD1 and the second insulating film ILD2 may be selected from the group consisting of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a carbon-containing silicon oxide film, a carbon-containing silicon nitride film, and a carbon- For example, the first insulating film ILD1 may be a carbon-containing silicon oxide film (SiOC), and the second insulating film ILD2 may be a silicon nitride film (SiN).

각각의 제1 및 제2 적층 구조체들(SS1, SS2)에 있어서, 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제1 단(EN1) 및 제1 단(EN1)에 제1 방향(D1)으로 대향하는 제2 단(EN2)을 포함할 수 있다. 제1 단(EN1) 및 제2 단(EN2)은 제2 방향(D2)으로 연장될 수 있다.Each of the first to fourth layers L1, L2, L3, and L4 in each of the first and second laminated structures SS1 and SS2 is formed in a first end EN1 and a first end EN1. And a second end EN2 opposing in one direction D1. The first end EN1 and the second end EN2 may extend in the second direction D2.

제2 층(L2) 및 제3 층(L3) 각각의 제2 단(EN2)은 제4 층(L4)의 제2 단(EN2)에 비해 제1 방향(D1)으로 더 돌출될 수 있다. 제2 층(L2)의 제2 단(EN2)과 제3 층(L3)의 제2 단(EN2)은 서로 수직적으로 정렬될 수 있다. 제1 층(L1)의 제2 단(EN2)은 제2 층(L2) 및 제3 층(L3) 각각의 제2 단(EN2)에 비해 제1 방향(D1)으로 더 돌출될 수 있다.The second end EN2 of each of the second layer L2 and the third layer L3 may protrude further in the first direction D1 than the second end EN2 of the fourth layer L4. The second end EN2 of the second layer L2 and the second end EN2 of the third layer L3 may be vertically aligned with each other. The second end EN2 of the first layer L1 may protrude further in the first direction D1 than the second end EN2 of each of the second layer L2 and the third layer L3.

제1 층(L1) 및 제2 층(L2) 각각의 제1 단(EN1)은 제3 층(L3) 및 제4 층(L4) 각각의 제1 단(EN1)에 비해 제1 방향(D1)의 반대 방향으로 더 돌출될 수 있다. 제1 층(L1)의 제1 단(EN1)과 제2 층(L2)의 제1 단(EN1)은 서로 수직적으로 정렬될 수 있다. 제3 층(L3)의 제1 단(EN1)과 제4 층(L4)의 제1 단(EN1)은 서로 수직적으로 정렬될 수 있다.The first end EN1 of each of the first layer L1 and the second layer L2 is arranged in the first direction EN1 in the first direction EN1 relative to the first end EN1 of each of the third layer L3 and the fourth layer L4, As shown in Fig. The first end EN1 of the first layer L1 and the first end EN1 of the second layer L2 may be vertically aligned with each other. The first end EN1 of the third layer L3 and the first end EN1 of the fourth layer L4 may be vertically aligned with each other.

각각의 제1 및 제2 적층 구조체들(SS1, SS2)을 관통하는 복수개의 홀들(HO)이 형성되어 있을 수 있다. 각각의 반도체 막들(SL)은, 홀들(HO)에 의해 정의된 반도체 패턴들(SP)을 포함할 수 있다.A plurality of holes HO passing through each of the first and second lamination structures SS1 and SS2 may be formed. Each of the semiconductor films SL may include semiconductor patterns SP defined by holes HO.

구체적으로, 각각의 반도체 막들(SL)은, 제1 도전 라인(CL1) 아래에서 제1 방향(D1)으로 연장되는 연장부 및 상기 연장부로부터 제2 방향(D2)으로 연장되는 반도체 패턴들(SP)을 포함할 수 있다. 서로 인접하는 한 쌍의 홀들(HO) 사이에 반도체 패턴(SP)이 배치될 수 있다.Specifically, each of the semiconductor films SL includes an extended portion extending in the first direction D1 under the first conductive line CL1 and semiconductor patterns (not shown) extending in the second direction D2 from the extended portion SP). The semiconductor pattern SP may be disposed between a pair of adjacent holes HO.

일 예로, 각각의 반도체 패턴들(SP)은 앞서 도 1 내지 도 5를 참조하여 설명한 메모리 소자(예를 들어, 1T DRAM)의 반도체 패턴(SP)과 실질적으로 동일할 수 있다. 즉, 각각의 반도체 패턴들(SP)은 제1 내지 제3 불순물 영역들을 포함할 수 있다.In one example, each of the semiconductor patterns SP may be substantially the same as the semiconductor pattern SP of the memory element (for example, 1T DRAM) described with reference to Figs. 1 to 5 above. That is, each semiconductor pattern SP may include first to third impurity regions.

다른 예로, 각각의 반도체 패턴들(SP)은 앞서 도 16 내지 도 20을 참조하여 설명한 메모리 소자(thyristor DRAM)의 반도체 패턴(SP)과 실질적으로 동일할 수 있다. 즉, 각각의 반도체 패턴들(SP)은 제1 내지 제4 불순물 영역들을 포함할 수 있다.As another example, each of the semiconductor patterns SP may be substantially the same as the semiconductor pattern SP of the memory device (thyristor DRAM) described with reference to Figs. 16 to 20 above. That is, each of the semiconductor patterns SP may include first to fourth impurity regions.

제1 도전 라인(CL1)은 반도체 패턴(SP)의 제1 실리사이드 막(SC1) 상에 배치될 수 있다. 제1 도전 라인(CL1)은 제1 실리사이드 막(SC1)을 통하여 반도체 패턴(SP)과 전기적으로 연결될 수 있다.The first conductive line CL1 may be disposed on the first silicide film SC1 of the semiconductor pattern SP. The first conductive line CL1 may be electrically connected to the semiconductor pattern SP through the first silicide film SC1.

적층 구조체(SS1, SS2)를 관통하는 각각의 홀들(HO) 내에 수직하게(즉, 제3 방향(D3)) 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 다시 말하면, 제2 도전 라인들(CL2)이 제1 및 제2 적층 구조체들(SS1, SS2)을 관통할 수 있다. 각각의 반도체 패턴들(SP) 양 측에 한 쌍의 제2 도전 라인들(CL2)이 제공될 수 있다. 일 예로, 한 쌍의 제2 도전 라인들(CL2)은 도 1을 참조하여 설명한 워드 라인(WL) 또는 도 16을 참조하여 설명한 게이트 라인(GL)일 수 있다.The second conductive lines CL2 extending perpendicularly (i.e., in the third direction D3) may be provided in the respective holes HO passing through the laminated structures SS1 and SS2. In other words, the second conductive lines CL2 may pass through the first and second lamination structures SS1 and SS2. A pair of second conductive lines CL2 may be provided on both sides of each semiconductor pattern SP. In one example, the pair of second conductive lines CL2 may be the word line WL described with reference to FIG. 1 or the gate line GL described with reference to FIG.

각각의 제2 도전 라인들(CL2)은 배리어 패턴(BA) 및 도전체(CB)를 포함할 수 있다. 도전체(CB)는 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 배리어 패턴(BA)은 도전체(CB)의 일 측벽 및 바닥면을 덮을 수 있다. 도전체(CB)는 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있고, 배리어 패턴(BA)은 도전성 금속질화물(질화티타늄, 질화탄탈륨 등)을 포함할 수 있다. 배리어 패턴(BA)은 도전체(CB) 내의 금속 물질이 반도체 패턴(SP)의 내부로 확산되는 것을 방지할 수 있다. Each second conductive line CL2 may include a barrier pattern BA and a conductor CB. The conductor CB may have a line shape extending in the third direction D3. The barrier pattern BA may cover one side wall and the bottom surface of the conductor CB. The conductor CB may include a metal (tungsten, titanium, tantalum, or the like), and the barrier pattern BA may include a conductive metal nitride (e.g., titanium nitride, tantalum nitride). The barrier pattern BA can prevent the metal material in the conductor CB from diffusing into the semiconductor pattern SP.

각각의 홀들(HO)에 의해 노출되는 적층 구조체(SS1, SS2)의 내측벽 상에 게이트 절연막(GI)이 제공될 수 있다. 따라서, 각각의 반도체 패턴들(SP)과 각각의 제2 도전 라인들(CL2) 사이에 게이트 절연막(GI)이 배치될 수 있다. 제2 도전 라인들(CL2) 각각의 배리어 패턴(BA)은 게이트 절연막(GI)과 직접 접촉할 수 있다.The gate insulating film GI may be provided on the inner walls of the laminated structures SS1 and SS2 exposed by the respective holes HO. Therefore, the gate insulating film GI can be disposed between each of the semiconductor patterns SP and each of the second conductive lines CL2. The barrier pattern BA of each of the second conductive lines CL2 can directly contact the gate insulating film GI.

각각의 홀들(HO) 내에 제2 도전 라인들(CL2)을 덮는 수직 절연 패턴들(VIP)이 제공될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 제2 도전 라인들(CL2) 사이에 배치될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 배치될 수 있다. 수직 절연 패턴(VIP)은 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 예를 들어, 수직 절연 패턴들(VIP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.Vertical insulation patterns VIP may be provided in each of the holes HO to cover the second conductive lines CL2. The vertical insulation pattern (VIP) may be disposed between a pair of adjacent second conductive lines CL2. The vertical insulation pattern VIP may be disposed between a pair of adjacent semiconductor patterns SP. The vertical insulation pattern VIP may have a column shape extending in the third direction D3. For example, the vertical insulating patterns (VIP) may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

제1 및 제2 적층 구조체들(SS1, SS2)을 관통하는 제3 도전 라인들(CL3)이 제공될 수 있다. 각각의 제3 도전 라인들(CL3)은, 제2 방향(D2)으로 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에서 수직하게(즉, 제3 방향(D3)) 연장될 수 있다.Third conductive lines CL3 passing through the first and second lamination structures SS1 and SS2 may be provided. Each of the third conductive lines CL3 may extend vertically (i.e., in the third direction D3) between the pair of semiconductor patterns SP adjacent to each other in the second direction D2.

제2 방향(D2)으로 서로 인접하는 한 쌍의 반도체 패턴들(SP)은 제3 도전 라인(CL3)에 공통으로 연결될 수 있다. 제3 도전 라인(CL3)은 제2 실리사이드 막(SC2)을 통하여 반도체 패턴(SP)과 전기적으로 연결될 수 있다. 일 예로, 제3 도전 라인들(CL3)은 도 1을 참조하여 설명한 공통 드레인 라인들(CDL) 또는 도 16을 참조하여 설명한 공통 애노드 라인들(CAL)일 수 있다.A pair of semiconductor patterns SP adjacent to each other in the second direction D2 may be connected in common to the third conductive line CL3. The third conductive line CL3 may be electrically connected to the semiconductor pattern SP through the second silicide film SC2. For example, the third conductive lines CL3 may be the common drain lines CDL described with reference to FIG. 1 or the common anode lines CAL described with reference to FIG.

제1 및 제2 적층 구조체들(SS1, SS2)을 덮는 층간 절연막(110)이 제공될 수 있다. 예를 들어, 층간 절연막(110)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 각각의 제1 및 제2 적층 구조체들(SS1, SS2) 상에 제3 절연막(ILD3)이 제공될 수 있다. 층간 절연막(110)의 상면, 제3 절연막들(ILD3)의 상면들, 수직 절연 패턴들(VIP)의 상면들, 제2 도전 라인들(CL2)의 상면들 및 제3 도전 라인들(CL3)의 상면들은 서로 공면을 이룰 수 있다.An interlayer insulating film 110 covering the first and second stacked structures SS1 and SS2 may be provided. For example, the interlayer insulating film 110 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. A third insulating film ILD3 may be provided on each of the first and second lamination structures SS1 and SS2. The upper surfaces of the third insulating films ILD3, the upper surfaces of the vertical insulating patterns VIP, the upper surfaces of the second conductive lines CL2, and the third conductive lines CL3, Can be coplanar with each other.

층간 절연막(110)을 관통하여, 적어도 하나의 제1 도전 라인(CL1)에 연결되는 적어도 하나의 제1 콘택(CNT1)이 제공될 수 있다. 적어도 하나의 제2 도전 라인(CL2)에 연결되는 적어도 하나의 제2 콘택(CNT2)이 제공될 수 있다. 적어도 하나의 제3 도전 라인(CL3)에 연결되는 적어도 하나의 제3 콘택(CNT3)이 제공될 수 있다. 제1 콘택(CNT1)은, 적층 구조체(SS1, SS2)의 일 단에서 노출되어 있는 제1 도전 라인(CL1) 상에 배치될 수 있다. 제2 콘택(CNT2)은, 적층 구조체(SS1, SS2)의 상면에서 노출되어 있는 제2 도전 라인(CL2) 상에 배치될 수 있다. 제3 콘택(CNT3)은, 적층 구조체(SS1, SS2)의 상면에서 노출되어 있는 제3 도전 라인(CL3) 상에 배치될 수 있다.At least one first contact CNT1 may be provided which penetrates the interlayer insulating film 110 and is connected to at least one first conductive line CL1. At least one second contact (CNT2) connected to at least one second conductive line (CL2) may be provided. At least one third contact (CNT3) connected to at least one third conductive line (CL3) may be provided. The first contact CNT1 may be disposed on the first conductive line CL1 exposed at one end of the laminated structure SS1 or SS2. The second contact CNT2 may be disposed on the second conductive line CL2 exposed on the upper surface of the laminated structure SS1 or SS2. The third contact CNT3 may be disposed on the third conductive line CL3 exposed from the upper surface of the laminated structure SS1 or SS2.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is to be understood, therefore, that the embodiments described above are in all respects illustrative and not restrictive.

Claims

A semiconductor device comprising: a laminated structure including a plurality of layers vertically stacked on a substrate, each of the plurality of layers including semiconductor patterns extending in a first direction and a plurality of semiconductor patterns connected in a second direction intersecting the first direction A first conductive line extending; And
A second conductive line and a third conductive line extending vertically through the laminated structure,
The second conductive line is adjacent to the semiconductor patterns overlapping each other vertically with a gate dielectric film interposed therebetween,
Wherein the semiconductor patterns include a first semiconductor pattern and a second semiconductor pattern which are adjacent to each other in the first direction,
And the third conductive line is disposed between and connected to the first and second semiconductor patterns.

The method according to claim 1,
Each of the semiconductor patterns includes a first impurity region, a second impurity region, and a third impurity region,
Wherein the first and third impurity regions have a first conductivity type,
The second impurity region having a second conductivity type different from the first conductivity type,
The first conductive line is connected to the first impurity region,
And the second conductive line is adjacent to the second impurity region.

3. The method of claim 2,
Each of the semiconductor patterns further comprising a fourth impurity region,
The fourth impurity region having the second conductivity type,
And the third conductive line is connected to the fourth impurity region.

The method according to claim 1,
Wherein the first conductive line is located on an upper surface of each of the semiconductor patterns.

The method according to claim 1,
The second conductive line includes a first sub conductive line and a second sub conductive line extending vertically,
Wherein each of the semiconductor patterns vertically overlapping each other has a first sidewall and a second sidewall opposite to the first sidewall,
Wherein the first sub-conductive line is adjacent to the first sidewall,
And the second sub conductive line is adjacent to the second sidewall.

The method according to claim 1,
Wherein the semiconductor patterns further include a third semiconductor pattern adjacent to the first semiconductor pattern in the second direction,
The semiconductor memory device comprising:
And a shield line extending vertically through the laminated structure and disposed between the first and third semiconductor patterns.

The method according to claim 1,
Wherein the second conductive line completely surrounds the surface of each of the semiconductor patterns vertically overlapping with each other.

1. A laminated structure comprising a plurality of layers vertically stacked on a substrate, each of the plurality of layers being connected to first and second semiconductor patterns adjacent to each other in a first direction and to the first and second semiconductor patterns, A first conductive line extending in a first direction;
Second conductive lines extending vertically through the stacked structure and arranged along the first direction, each of the second conductive lines extending between each of the first and second semiconductor patterns and the gate dielectric layer Adjacent;
Third conductive lines extending vertically through the stacked structure and arranged along the first direction, each of the third conductive lines being connected to a first end of each of the first and second semiconductor patterns; And
And a shield line vertically extending through the stacked structure and disposed between the second conductive lines adjacent to each other in the first direction.

9. The method of claim 8,
Each of the first and second semiconductor patterns includes a first impurity region, a second impurity region, and a third impurity region,
Wherein the first and third impurity regions have a first conductivity type,
The second impurity region having a second conductivity type different from the first conductivity type,
The first conductive line is connected to the first impurity region,
And the second conductive line is adjacent to the second impurity region.

10. The method of claim 9,
Wherein each of the first and second semiconductor patterns comprises:
Further comprising lightly doped regions between the first and second impurity regions and between the second and third impurity regions,
The weakly doped regions having the first conductivity type,
Wherein a concentration of the impurity of the weakly doped regions is lower than a concentration of impurities of the first and third impurity regions.

10. The method of claim 9,
Each of the first and second semiconductor patterns further includes a fourth impurity region adjacent to the first end,
The fourth impurity region having the second conductivity type,
And the third conductive line is connected to the fourth impurity region.

9. The method of claim 8,
Each of the first and second semiconductor patterns having a second end opposite to the first end,
And the first conductive line is located on the upper surface of each of the first and second semiconductor patterns and adjacent to the second end.

9. The method of claim 8,
Each of the second conductive lines includes a first sub conductive line and a second sub conductive line extending vertically,
Each of the first and second semiconductor patterns has a first sidewall and a second sidewall opposing the first sidewall,
Wherein the first sub-conductive line is adjacent to the first sidewall,
And the second sub conductive line is adjacent to the second sidewall.

9. The method of claim 8,
Each of the second conductive lines completely surrounds the surface of each of the first and second semiconductor patterns.

9. The method of claim 8,
Each of the first and second semiconductor patterns comprising:
A first silicide film in contact with the first conductive line; And
And a second silicide film in contact with the third conductive line.

A multilayer structure comprising a plurality of layers vertically stacked on a substrate, wherein each of the plurality of layers includes a sequentially stacked first insulating film, a semiconductor film, and a second insulating film;
A first conductive line provided in the second insulating film and extending in a first direction; And
A second conductive line and a third conductive line extending vertically through the laminated structure,
Wherein the semiconductor film includes a semiconductor pattern extending in a second direction intersecting with the first direction under the first conductive line,
The second conductive line is adjacent to the semiconductor pattern with the gate dielectric film therebetween,
And the third conductive line is connected to the first end of the semiconductor pattern.

17. The method of claim 16,
Wherein the semiconductor pattern includes a first impurity region, a second impurity region, and a third impurity region,
Wherein the first and third impurity regions have a first conductivity type,
The second impurity region having a second conductivity type different from the first conductivity type,
The first conductive line is connected to the first impurity region,
And the second conductive line is adjacent to the second impurity region.

18. The method of claim 17,
The semiconductor pattern further includes a fourth impurity region,
The fourth impurity region having the second conductivity type,
And the third conductive line is connected to the fourth impurity region.

17. The method of claim 16,
Wherein the semiconductor pattern has a second end opposite to the first end,
And the first conductive line is located on the upper surface of the semiconductor pattern and adjacent to the second end.

17. The method of claim 16,
The second conductive line includes a first sub conductive line and a second sub conductive line extending vertically,
Wherein the semiconductor pattern has a first sidewall and a second sidewall opposed to the first sidewall,
Wherein the first sub-conductive line is adjacent to the first sidewall,
And the second sub conductive line is adjacent to the second sidewall.