KR20190073008A - Semiconductor package - Google Patents

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KR20190073008A
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Abstract

The present invention relates to a semiconductor package, which is capable of reducing the thickness increase due to an introduction of a connecting member such as an interposer. According to one embodiment of the present disclosure, the semiconductor package comprises: a first connecting member which has a first surface and a second surface opposed to each other, an insulating member, and a first re-wiring layer embedded in the insulating member and having a region exposed to the second surface; a semiconductor chip which has an active surface having a connecting electrode located thereon and an inactive surface opposite to the active surface wherein the inactive surface is disposed on the first connecting member to face the second surface of the first connecting member; a suture which is disposed on the second surface of the first connection member, includes a photosensitive insulating material, and has a first region covering the active surface of the semiconductor chip and a second region located around the semiconductor chip; a second re-wiring layer which has a connection via penetrating the first region of the suture and connected to a connection electrode and a penetrating via penetrating the second region of the suture and connected to the exposed region of the first re-wiring layer, and includes a wiring pattern disposed on the suture and having a structure integrated with the connection via and the penetrating via; and a second connection member which has a first surface disposed on the suture, the second surface opposite to the first surface, and a third re-wiring layer connected to the second re-wiring layer.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}[0001] SEMICONDUCTOR PACKAGE [0002]

본 발명은 반도체 패키지에 관한 것으로서, 특히 POP(package on package) 구조를 위한 팬-아웃 반도체 패키지에 관한 것이다.
The present invention relates to a semiconductor package, and more particularly to a fan-out semiconductor package for a POP (package on package) structure.

최근 반도체 패키지에 관한 기술 개발의 주요한 추세 중의 하나는 제품의 성능을 유지하면서 그 크기를 감소시키는 것이다. 일 예로, 팬-아웃 반도체 패키지는 접속 단자를 반도체 칩의 실장 영역의 외부까지 재배선하여, 접속 단자의 효율적인 배열과 함께 소형의 크기를 유지할 수 있다. One of the major trends in the recent development of semiconductor package technology is to reduce the size of the product while maintaining its performance. For example, the fan-out semiconductor package can rewire the connection terminals to the outside of the mounting area of the semiconductor chip, so that the connection terminals can be efficiently arranged and the size can be kept small.

최근 개발되는 POP(package on package) 구조에서는, 상부 패키지와 하부 패키지의 많은 접속 단자들(예, I/O)을 상호 연결할 필요가 있으며, 이러한 상호 연결을 위해서 인터포저(interposer)와 같은 제2 연결부재가 요구된다.
In recent POP (package on package) structures, it is necessary to interconnect many connection terminals (e.g., I / O) of the upper package and the lower package. For this interconnection, A connecting member is required.

본 개시의 여러 목적 중 하나는, 인터포저와 같은 연결 부재의 도입에 따른 두께 증가를 경감시키기 위한 반도체 패키지를 제공하는데 있다.One of the objects of the present disclosure is to provide a semiconductor package for alleviating an increase in thickness due to introduction of a connecting member such as an interposer.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 미리 제조된 연결 부재를 채용함으로써 공정과 구조를 간소화하고, 나아가 반도체 칩의 상하부에 위치한 연결 부재의 재배선층들의 연결 구조를 개선한 반도체 패키지를 제공하는데 있다.
One of the various solutions proposed through the present disclosure is to provide a semiconductor package that simplifies the process and structure by adopting the previously manufactured connecting member and further improves the connection structure of the re-wiring layers of the connecting members located at the upper and lower portions of the semiconductor chip .

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 매립되며 상기 제2 면에 노출된 영역을 갖는 제1 재배선층을 포함하는 제1 연결부재와, 접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 제1 연결부재의 제2 면에 마주하도록 상기 제1 연결부재 상에 배치된 반도체 칩과, 상기 제1 연결부재의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재와, 상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 접속 비아와 상기 봉합재의 제2 영역을 관통하며 상기 제1 재배선층의 노출된 영역에 연결된 관통 비아와 상기 봉합재 상에 배치되며 상기 접속 비아 및 상기 관통 비아에 일체화된 구조를 갖는 배선 패턴을 포함하는 제2 재배선층과, 상기 봉합재 상에 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 제2 재배선층에 연결된 제3 재배선층을 갖는 제2 연결부재;를 포함하는 반도체 패키지를 제공한다.
One embodiment of the present disclosure relates to a semiconductor device comprising a first rewiring layer having a first side and a second side disposed opposite to each other and having a first rewiring layer buried in the insulating member and exposed to the second side, A semiconductor element disposed on the first connection member such that the non-active surface faces the second surface of the first connection member, wherein the non-active surface has an active surface on which the connection electrode is located and an inactive surface opposite to the active surface, And a sealing material disposed on a second surface of the first connecting member and including a photosensitive insulating material and having a first region covering the active surface of the semiconductor chip and a second region located around the semiconductor chip, A through via connected to the first area of the sealing material and connected to the connection electrode, a through via connected to the exposed area of the first re-wiring layer through the second area of the sealing material, A second rewiring layer including a wiring pattern having a structure integrated with the via hole and the through via, and a second surface disposed on the seal material and opposite to the first surface, And a second connecting member having a third redistribution layer connected to the second redistribution layer.

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 매립된 제1 재배선층을 포함하며 상기 제2 면에 형성되며 상기 제1 재배선층의 일부 영역에 연결된 홀을 갖는 제1 연결부재와, 접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며 상기 비활성면이 상기 제1 연결부재의 제2 면에 마주하도록 상기 제1 연결부재 상에 배치된 반도체 칩과, 상기 제1 연결부재의 제2 면에 배치되며 감광성 절연 물질을 포함하고 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재와, 상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 접속 비아와 상기 봉합재의 제2 영역을 관통하며 상기 제1 연결부재의 홀을 통해서 상기 제1 재배선층에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 접속 비아 및 상기 관통 비아에 일체화된 구조를 갖는 배선 패턴을 포함하는 제2 재배선층을 포함하는 반도체 패키지를 제공한다.
One embodiment of the present disclosure relates to a semiconductor device comprising a first rewiring layer having a first side and a second side opposite to each other and including an insulating member and a first rewiring layer embedded in the insulating member, A first connection member having a hole connected to a part of the first connection member and having an active surface on which the connection electrode is located and an inactive surface opposite to the active surface, A semiconductor device comprising: a semiconductor chip disposed on a first connecting member; a first region disposed on a second surface of the first connecting member, the first region including a photosensitive insulating material and covering an active surface of the semiconductor chip; And a second via hole in the first connecting member through the first region of the sealing member and a connecting via connected to the connecting electrode and a second region of the sealing member through the hole of the first connecting member, And connected through vias, disposed on the sealing member provides a semiconductor package and a second redistribution layer comprising a wiring pattern having a structure incorporated in the connection via and the through via.

본 개시의 여러 효과 중 일 효과로서, 미리 제조된 연결 부재를 활용함으로써, 연결 구조 및 공정을 간소화할 뿐만 아니라, 반도체 칩을 위한 열방출 경로를 효과적으로 개선할 수 있다. 또한, 감광성 재료를 봉합재로 도입함으로써 재배선층들의 수직 연결 구조를 반도체 칩을 위한 재배선 구조와 함께 제조할 수 있다.
As one of the effects of the present disclosure, by utilizing the previously manufactured connecting member, not only the connection structure and the process can be simplified, but also the heat releasing path for the semiconductor chip can be effectively improved. Further, by introducing the photosensitive material into the sealing material, the vertical connection structure of the re-wiring layers can be manufactured together with the re-wiring structure for the semiconductor chip.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10a 및 도 10b는 도 9에 도시된 반도체 패키지를 나타내는 평면도 및 저면도이다.
도 11은 도 9에 도시된 반도체 패키지의 일부 영역(A 영역)을 확대하여 나타내는 단면도들이다.
도 12는 도9에 도시된 반도체 패키지를 포함한 POP 구조를 나타내는 측단면도이다.
도 13a 내지 도 13g는 도 9에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 14 및 도 15는 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 측단면도이다. 1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
7 is a schematic cross-sectional view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 is a side cross-sectional view showing a semiconductor package according to an embodiment of the present disclosure;
10A and 10B are a plan view and a bottom view showing the semiconductor package shown in FIG.
11 is an enlarged cross-sectional view showing a partial region (region A) of the semiconductor package shown in Fig.
12 is a side sectional view showing a POP structure including the semiconductor package shown in Fig.
13A to 13G are cross-sectional views of main processes for explaining a manufacturing method of the semiconductor package shown in FIG.
14 and 15 are side cross-sectional views illustrating a semiconductor package according to various embodiments of the present disclosure.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.1 is a block diagram schematically showing an example of an electronic equipment system.

도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.Referring to FIG. 1, an electronic apparatus 1000 receives a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-related component 1030 may be combined with the chip-related component 1020, as well.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters, and MLCC (Multi-Layer Ceramic Condenser) But is not limited to, passive components used for various other purposes, and the like. It is also understood that other components 1040 may be combined with each other with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. Other components include, for example, a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec (not shown), a video codec (not shown), a power amplifier (not shown), a compass (Not shown), a CD (compact disk) (not shown), and a DVD (not shown), an accelerometer (not shown), a gyroscope a digital versatile disk (not shown), and the like. However, the present invention is not limited thereto, and other components used for various purposes may be included depending on the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.2 is a perspective view schematically showing an example of an electronic apparatus.

도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to FIG. 2, the semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a motherboard 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the motherboard 1110. In addition, other components, such as the camera 1130, that are physically and / or electrically connected to the main board 1010 or not may be contained within the body 1101. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. It is needless to say that the electronic device is not necessarily limited to the smartphone 1100, but may be another electronic device as described above.

반도체 패키지Semiconductor package

일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.

이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, a fan-in semiconductor package and a fan-out semiconductor package will be described in detail with reference to the accompanying drawings.

(팬-인 반도체 패키지)(Fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.Fig. 3 is a cross-sectional view schematically showing the front and back of the package of the fan-in semiconductor package, and Fig. 4 is a cross-sectional view schematically showing the packaging process of the fan-in semiconductor package.

도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.3 and 4, the semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), and the like; a body 2221 formed on one side of the body 2221 And a passivation film 2223 such as an oxide film or a nitride film which covers at least a part of the connection pads 2222 and is formed on one surface of the body 2221. The connection pads 2222, For example, an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a medium-level printed circuit board (PCB) as well as a main board of an electronic apparatus.

이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.A connection member 2240 is formed on the semiconductor chip 2220 in accordance with the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. [ The connecting member 2240 may be formed by forming an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220 and forming a via hole 2243 for opening the connecting pad 2222, The wiring pattern 2242 and the via 2243 can be formed. Thereafter, a passivation layer 2250 for protecting the connecting member 2240 is formed, and an under-bump metal layer 2260 or the like is formed after the opening 2251 is formed. That is, through a series of processes, a fan-in semiconductor package 2200 including, for example, a semiconductor chip 2220, a connecting member 2240, a passivation layer 2250, and an under bump metal layer 2260, do.

이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. This is because even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have a size and a gap enough to be directly mounted on the electronic device main board.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.FIG. 5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus, FIG. 6 is a cross- Fig. 3 is a cross-sectional view schematically showing a case where the electronic device is mounted on a main board of an electronic device.

도 5를 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.5, the fan-in semiconductor package 2200 is constructed such that the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals are once again rewired through the interposer substrate 2301, The semiconductor package 2200 may be mounted on the main board 2500 of the electronic apparatus with the fan-in semiconductor package 2200 mounted on the interposer substrate 2301. [ At this time, the low melting point metal ball 2270 and the like may be fixed with the underfill resin 2280 and the outer side may be covered with the sealing material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the interposer substrate 2302 may be embedded in the connection pads 2220 of the semiconductor chip 2220, The I / O terminals 2222, i.e., the I / O terminals, may be re-routed again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
Since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic apparatus, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, And is mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도다.7 is a schematic cross-sectional view of a fan-out semiconductor package.

도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.7, the outer side of the semiconductor chip 2120 is protected by the sealing material 2130 and the connection pad 2122 of the semiconductor chip 2120 is connected Is rewound to the outside of the semiconductor chip (2120) by the member (2140). At this time, a passivation layer 2202 may be further formed on the connection member 2140, and an under bump metal layer 2160 may be further formed on the opening of the passivation layer 2202. On the under bump metal layer 2160, a low melting point metal ball 2170 may be further formed. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film (not shown), and the like. The connecting member 2140 includes an insulating layer 2141, a re-wiring layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connecting pad 2122 and the re-wiring layer 2142 .

본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조). In this manufacturing process, the connecting member 2140 may be formed after the sealing material 2130 is formed on the outer side of the semiconductor chip 2120. In this case, since the connection member 2140 is formed from a via and a re-wiring layer connected to the connection pads 2122 of the semiconductor chip 2120, the via 2143 is formed to have a smaller width toward the semiconductor chip 2120 (See enlarged area).

이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.

도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.Referring to FIG. 8, the fan-out semiconductor package 2100 may be mounted on the main board 2500 of the electronic apparatus through a low melting point metal ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 includes a connection member 2120 that can rewire the connection pad 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120, The standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of the electronic apparatus without a separate interposer substrate or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.Since the fan-out semiconductor package can be mounted on the main board of the electronic device without using a separate interposer substrate, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using the interposer substrate. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, (PCB) such as an interposer substrate having a built-in fan-in semiconductor package.

이하, 미리 제조된 인터포저를 채용하는 반도체 패키지에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
Hereinafter, a semiconductor package employing a pre-manufactured interposer will be described in detail with reference to the accompanying drawings.

도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다. 도 9에 도시된 단면은 도 10a 및 도 10b는 도 9에 도시된 반도체 패키지의 평면("T" 방향 뷰) 및 저면("B" 방향 뷰)을 I-I'으로 절개하여 본 단면도로 이해될 수 있다.
9 is a side cross-sectional view showing a semiconductor package according to an embodiment of the present disclosure; 9 is a cross-sectional view of the semiconductor package shown in FIG. 9 taken along line I-I '(FIG. 9A) and FIG. 10B .

도 9를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(130A) 및 제2 면(130B)을 가지며 제1 재배선층(135)을 갖는 제1 연결부재(130)와, 상기 제1 연결부재(130)의 제2 면(130B)에 배치된 반도체 칩(120)과, 상기 제1 연결부재(130)의 제2 면(130B)에 배치되며 상기 반도체 칩(120)을 덮는 봉합재(140)와, 상기 봉합재(140) 상에 배치되며 상기 제1 재배선층(135)에 연결된 제2재배선층(155)를 포함한다. 또한, 반도체 패키지(100)는, 상기 봉합재(140) 상에 배치된 제1 면(160A)과 상기 제1 면(160A)과 반대에 위치한 제2 면(160B)을 가지며 상기 제2 재배선층(155)에 연결된 제3 재배선층(165)을 갖는 제2 연결부재(160)를 추가로 포함할 수 있다.
9, the semiconductor package 100 according to the present embodiment includes a first connection member 130 having a first surface 130A and a second surface 130B disposed opposite to each other and having a first rewiring layer 135, A semiconductor chip 120 disposed on a second surface 130B of the first connection member 130 and a semiconductor chip 120 disposed on a second surface 130B of the first connection member 130, A sealing material 140 covering the chip 120 and a second redistribution layer 155 disposed on the sealing material 140 and connected to the first redistribution layer 135. The semiconductor package 100 further includes a first surface 160A disposed on the sealing material 140 and a second surface 160B disposed opposite the first surface 160A, The second connection member 160 having a third rewiring layer 165 connected to the second connection member 155 may be further included.

본 실시예에 채용된 제1 연결부재(130)는 절연 부재(131)('절연층'이라고 도함)와 상기 절연 부재(131)에 매립되며 상기 제2 면(130B)에 노출된 영역을 갖는 배선패턴("제1 배선패턴"이라고도 함)으로 구성된 제1 재배선층(135)을 포함한다. 절연 부재(131)에 매립된 제1 재배선층(135)의 일부 영역은 제2 면(130B)에 노출된다. 이에 대해서는 도11에서 상세히 후술하기로 한다. The first connecting member 130 employed in this embodiment has an insulating member 131 (also referred to as an insulating layer) and a region buried in the insulating member 131 and exposed to the second surface 130B And a first rewiring layer 135 composed of a wiring pattern (also referred to as "first wiring pattern"). A portion of the first rewiring layer 135 buried in the insulating member 131 is exposed on the second surface 130B. This will be described later in detail with reference to FIG.

상기 반도체 칩(120)은 복수의 접속 전극(120P)이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 갖는다. 상기 반도체 칩(120)의 비활성면과 상기 제1 연결부재(130)의 제2 면(130B)은 접합층(125)을 이용하여 서로 접합될 수 있다. The semiconductor chip 120 has an active surface on which a plurality of connection electrodes 120P are located and an inactive surface opposite to the active surface. The inactive surface of the semiconductor chip 120 and the second surface 130B of the first connection member 130 may be bonded to each other using a bonding layer 125. [

본 실시예에 채용된 제2 재배선층(155)은, 상기 반도체 칩(120)의 접속전극(120P)에 직접 연결되며, 상기 제1 연결부재(130)의 제1 재배선층(135)과 상기 제2 연결부재(160)의 제3 재배선층(165)을 서로 연결시킬 수 있다. 상기 봉합재(140)는 상기 반도체 칩(120)을 덮는 제1 영역(140A)과 상기 반도체 칩(120)의 주위에 위치한 제2 영역(140B)으로 구분될 수 있다.The second rewiring layer 155 employed in the present embodiment is directly connected to the connection electrode 120P of the semiconductor chip 120 and the first rewiring layer 135 of the first connection member 130, And the third rewiring layer 165 of the second connection member 160 can be connected to each other. The sealing member 140 may be divided into a first region 140A covering the semiconductor chip 120 and a second region 140B located around the semiconductor chip 120. [

상기 제2 재배선층(155)은, 상기 봉합재(140)의 제1 영역(140A)을 관통하며 상기 접속 전극(120P)이 연결된 접속 비아(153)('제2 비아'라고도 함)와, 상기 봉합재(140)의 제2 영역(140B)을 관통하며 상기 제1 재배선층(135)의 노출된 영역에 연결된 관통 비아(154)를 포함한다. 또한, 상기 제2 재배선층(155)은 상기 봉합재(140) 상에 배치되며 상기 접속 비아(153) 및 상기 관통 비아(154) 중 적어도 하나에 연결된 제2 배선패턴(152)을 포함한다. 상기 제3 재배선층(165)은 제2 배선패턴(152)을 통해서 접속 비아(153)와 상기 관통 비아(154)에 연결될 수 있다. The second redistribution layer 155 includes connection vias 153 (also referred to as 'second vias') through which the connection electrodes 120P are connected, passing through the first region 140A of the sealing member 140, And through vias 154 extending through the second region 140B of the sealing material 140 and connected to the exposed regions of the first redistribution layer 135. The second rewiring layer 155 may include a second wiring pattern 152 disposed on the sealing material 140 and connected to at least one of the connection via 153 and the through via 154. The third rewiring layer 165 may be connected to the connection via 153 and the through via 154 through the second wiring pattern 152.

상기 제1 연결부재(130)의 제1 면(130A)에는 제1 패시베이션층(171)이 형성될 수 있다. 상기 제1 패시베이션층(171)는 복수의 패드(P)의 영역을 정의하는 제1 개구(O1)를 갖는다. 제1 개구(O1)는 상부에 배치될 다른 반도체 칩/패키지의 접속단자의 배열에 대응하여 형성될 수 있다. 복수의 패드(P)는 Au와 같은 금속을 이용하여 형성되어 다른 패키지 및 칩과의 접속을 위한 패드로 제공될 수 있다. A first passivation layer 171 may be formed on the first surface 130A of the first connection member 130. [ The first passivation layer 171 has a first opening O1 defining an area of the plurality of pads P. [ The first opening O1 may be formed corresponding to the arrangement of connection terminals of another semiconductor chip / package to be disposed on the upper side. The plurality of pads P may be formed using a metal such as Au, and may be provided as pads for connection with other packages and chips.

상기 제2 연결부재(160)의 제2 면(160B)에는 상기 제3 재배선층(165)에 연결된 전기연결 구조체(185)가 배치된다. 상기 전기연결 구조체(185)는 언더범프 금속(underbump metallogy: UBM)층(181)을 통해 제3 재배선층(165)과 연결될 수 있다. 상기 제2 연결부재(160)의 제2 면(160B)에는 제2 패시베이션층(172)이 배치될 수 있다. 상기 제2 패시베이션층(172)은 UBM층(181)과 접속되는 제3 재배선층(165)의 영역들을 정의하는 제2 개구(O2)를 갖는다.
An electrical connection structure 185 connected to the third redistribution layer 165 is disposed on the second surface 160B of the second connection member 160. [ The electrical connection structure 185 may be connected to the third rewiring layer 165 through an underbump metallurgy (UBM) layer 181. A second passivation layer 172 may be disposed on the second surface 160B of the second connection member 160. [ The second passivation layer 172 has a second opening O2 defining regions of the third redistribution layer 165 that are connected to the UBM layer 181. [

본 실시예에서, 도10a에 도시된 바와 같이, 상기 복수의 패드(P)은 반도체 패키지(100)의 양측에 각각 9×2 배열의 패드를 갖는다. 도10b에 도시된 바와 같이, 전기연결 구조체(185)는 중앙영역(4×4)을 제외한 10×10 배열로 예시되어 있다. 상기 복수의 패드(P) 및 전기연결 구조체(185)는 반도체 칩(120)과 중첩된 팬-인 패드와, 반도체 칩(120)과 중첩되지 않은 팬-아웃 패드로 구분될 수 있다. In this embodiment, as shown in FIG. 10A, the plurality of pads P have pads arranged in a 9x2 array on both sides of the semiconductor package 100, respectively. As shown in FIG. 10B, the electrical connection structure 185 is illustrated in a 10 × 10 configuration except for the central region (4 × 4). The plurality of pads P and the electrical connection structure 185 may be divided into a fan-in pad overlapping the semiconductor chip 120 and a fan-out pad not overlapping the semiconductor chip 120.

상기 복수의 패드(P)는 반도체 패키지(100) 상에 탑재된 다른 상부 반도체 패키지의 접속단자 배열과 대응되는 배열을 가지며, 전기연결 구조체(185)는 상기 반도체 패키지(100)가 배치될 마더 보드의 접속단자에 대응되게 배열될 수 있다. 상기 복수의 패드(P)와 전기연결 구조체(185)는 각각 상부 반도체 패키지 및 마더 보드에 따라 다양한 다른 수와 다양한 배열로 형성될 수 있다.
The plurality of pads P have an arrangement corresponding to a connection terminal arrangement of another upper semiconductor package mounted on the semiconductor package 100. The electrical connection structure 185 is formed on the mother board 100 on which the semiconductor package 100 is to be placed, As shown in FIG. The plurality of pads P and the electrical connection structure 185 may be formed in various numbers and various arrangements according to the upper semiconductor package and the mother board, respectively.

상술한 바와 같이, 상기 복수의 패드(P)와 전기 연결구조체(185)은 제2 재배선층(155)과 함께 제1 및 제3 재배선층(135,165)에 의해 서로 연결되며 반도체 칩(120)과도 연결될 수 있다. The plurality of pads P and the electrical connection structure 185 are connected to each other by the first and third redistribution layers 135 and 165 together with the second redistribution layer 155, Can be connected.

본 실시예에서, 제1 및 제3 재배선층(135,165)과, 제2 재배선층(155)을 구성하는 비아들과 패턴들은 고유한 공정에 의해 특징적인 구조를 가질 수 있다. 도11은 도9에 도시된 반도체 패키지의 "A"부분을 확대한 도면이다. In this embodiment, the vias and patterns constituting the first and third redistribution layers 135 and 165 and the second redistribution layer 155 may have a characteristic structure by a unique process. 11 is an enlarged view of the portion "A" of the semiconductor package shown in Fig.

도11을 참조하면, 상기 제2 배선패턴(152)은 접속 비아(153) 및 관통 비아(154)와 일체화된 구조를 가질 수 있다. 본 명세서에서 "일체화된 구조(integrated structure)"는, 두 요소가 단순히 접촉한 상태를 의미하는 것이 아니라, 동일한 공정을 통해서 동일한 물질로 이용하여 일체로 형성되는 구조를 말한다. 예를 들어 상기 제2 배선패턴(152)이 접속 비아(152) 및 관통 비아(154)와 함께 동일한 도금 공정을 통해서 동시에 형성된 "일체화된 구조"라 할 수 있다(도 13c의 공정 참조). 이와 같이, 접속 비아(153) 및 관통 비아(154)는 서로 동일한 금속 물질로 형성될 수 있다. 또한, 접속 비아(153) 및 관통 비아(154)는 제2 배선패턴(152)와 일체화된 구조를 가질 수 있다. Referring to FIG. 11, the second wiring pattern 152 may have a structure integrated with the connection via 153 and the through via 154. As used herein, the term " integrated structure " does not mean that the two elements merely come into contact with each other, but refers to a structure formed integrally using the same material through the same process. For example, the second wiring pattern 152 may be an "integrated structure" formed simultaneously with the connection via 152 and the through via 154 through the same plating process (see the process of FIG. 13C). Thus, the connection via 153 and the through via 154 can be formed of the same metal material. The connection vias 153 and the through vias 154 may have a structure integrated with the second wiring patterns 152.

상기 봉합재(140)는 감광성 물질로 구성될 수 있다. 앞서 설명한 바와 같이, 상기 봉합재(140)는 상기 제2 연결부재(160)의 제2 면(160B)에 배치된 반도체 칩(120)을 덮도록 형성되며, 제2 배선층(155)을 위한 접속비아(153)와 관통 비아(154)는 포토레지스트를 위한 정밀한 가공 공정을 통해서 원하는 제1 홀(H1)을 형성될 수 있다(도 13e 참조). The sealing member 140 may be formed of a photosensitive material. The sealing member 140 is formed to cover the semiconductor chip 120 disposed on the second surface 160B of the second connection member 160 and the connection for the second wiring layer 155 Vias 153 and through vias 154 can be formed through a precise process for photoresist to form a desired first hole H1 (see FIG. 13E).

접속 비아(153)를 위한 제1 홀은 상기 봉합재(140)의 상면으로부터 반도체 칩(120)을 향해 형성될 수 있다. 따라서, 접속 비아(153)는 상기 제1 연결부재(130)에 인접한 면의 면적보다 상기 제2 연결부재(160)(또는 반도체 칩(120))에 가까운 면의 면적이 작을 수 있다. 이와 유사하게, 관통 비아(154)를 위한 제2 홀(H2)도 상기 봉합재(140)의 상면으로부터 제2 연결부재(160)를 향해 형성될 수 있으므로, 관통 비아(154)는 상기 제1 연결부재(130)에 인접한 면의 면적보다 상기 제2 연결부재(160)에 인접한 면의 면적이 작을 수 있다. A first hole for the connection via 153 may be formed from the upper surface of the sealing material 140 toward the semiconductor chip 120. The area of the connection via 153 may be smaller than the area of the surface adjacent to the first connection member 130 and the area closer to the second connection member 160 (or the semiconductor chip 120). Similarly, a second hole (H2) for through vias 154 may also be formed from the top surface of the sealing material 140 toward the second connection member 160, so that the through vias 154 are formed in the first The area of the surface adjacent to the second connection member 160 may be smaller than the area of the surface adjacent to the connection member 130. [

제1 연결부재(130)의 제1 재배선층(135)은 앞서 언급한 바와 같이, 절연 부재(131)에 매립된다. 상기 절연 부재(131)의 제2 면(130B)에는 홀(h)이 형성되며, 홀(h)을 통해서 제1 재배선층(135)은 노출된 영역을 가질 수 있다. 제1 재배선층(135)의 노출된 영역은 봉합재(140)를 관통하도록 형성된 관통 비아(154)에 연결될 수 있다. 본 실시예에 채용된 관통 비아(154)는 봉합재(140)의 제2 홀(H2)뿐만 아니라 절연 부재(131)의 개구(h)를 통해 형성될 수 있다. The first rewiring layer 135 of the first connecting member 130 is embedded in the insulating member 131 as described above. A hole h may be formed in the second surface 130B of the insulating member 131 and the first rewiring layer 135 may be exposed through the hole h. The exposed areas of the first rewiring layer 135 may be connected to the through vias 154 formed to penetrate the sealing material 140. The through vias 154 employed in this embodiment can be formed through the opening h of the insulating member 131 as well as the second hole H2 of the sealing member 140. [

본 실시예에 채용된 제1 연결부재(130)의 절연 부재(131) 및 제1 재배선층(135)은 각각 단일층으로 예시되어 있으나, 복수의 층으로 구성될 수 있다(도14 및 도15 참조). Although the insulating member 131 and the first rewiring layer 135 of the first connecting member 130 employed in the present embodiment are each illustrated as a single layer, they may be composed of a plurality of layers (FIGS. 14 and 15 Reference).

본 실시예에 채용된 제2 연결부재(160)에서, 제3 재배선층(165)은 복수의 제3 배선패턴(162)과 복수의 제3 비아(163)를 포함할 수 있다. 구체적으로, 제3 재배선층(165)은 2개의 제3 절연층(161)과, 2개의 절연층(161)에 각각 배치된 제3 배선패턴(162)과, 제3 배선패턴(162)에 각각 연결된 비아(162)를 포함한다. 제3 재배선층(165)의 제3 비아(163)는 제2 재배선층(155)과 제3 배선패턴(162)을 연결하는 비아와 다른 레벨의 제3 배선패턴들(162)간을 연결하는 비아를 포함할 수 있다. 상기 제3 재배선층(165)은 2층의 재배선구조를 포함하는 것으로 예시되어 있으나, 이에 한정되지 않으며, 단일층 또는 3층 이상의 재배선 구조를 가질 수 있다.In the second connection member 160 employed in this embodiment, the third redistribution layer 165 may include a plurality of third wiring patterns 162 and a plurality of third vias 163. Specifically, the third redistribution layer 165 includes two third insulation layers 161, a third wiring pattern 162 disposed on each of the two insulation layers 161, and a third wiring pattern 162 And vias 162 each connected thereto. The third vias 163 of the third redistribution layer 165 connect the vias connecting the second redistribution layer 155 and the third wiring patterns 162 to the third wiring patterns 162 of different levels Vias. The third redistribution layer 165 is exemplified as including a two-layered rewiring structure, but is not limited thereto, and may have a single layer or three or more rewiring structures.

제3 재배선층(165)의 제3 절연층(161)은 PID(photo imagable dielectric)와 같은 감광성 절연 물질로 형성될 수 있다. 상기 제3 재배선층(165)의 제3 비아(163)는 상기 제2 연결부재(160)의 제2 면(160B)에 인접한 면의 면적보다 상기 제2 연결부재(160)의 제1 면(160A)에 인접한 면의 면적이 작을 수 있다.
The third insulating layer 161 of the third redistribution layer 165 may be formed of a photosensitive insulating material such as a PID (photo-imagable dielectric). The third vias 163 of the third redistribution layer 165 are formed on the first surface 160B of the second connection member 160 so that the third via 163 of the third redistribution layer 165 is larger than the area of the surface adjacent to the second surface 160B of the second connection member 160 160A may be small.

이하, 본 실시예에 따른 팬-아웃 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.Hereinafter, each configuration included in the fan-out semiconductor package 100 according to the present embodiment will be described in more detail.

상기 제1 연결부재(130)는 상부 및 하부 패키지를 연결하는 제1 연결부재(interposer)로 사용될 수 있다(도12 참조). 앞서 설명한 바와 같이, 본 실시예에 채용된 상기 제1 연결부재(130)는 반도체 칩(120)이 탑재되기 전에 미리 제조될 수 있다. 상기 제1 연결부재(130)의 절연층(131)은 PID와 같은 감광성 절연 물질로 형성될 수 있다. 물론 이에 한정되지 않으며, 절연층(131)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지를 포함할 수 있으며, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등일 수 있다. 상기 제1 재배선층(135)은 이에 한정되지 않으나, 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.The first connection member 130 may be used as a first interposer for connecting the upper and lower packages (refer to FIG. 12). As described above, the first connection member 130 employed in the present embodiment can be manufactured in advance before the semiconductor chip 120 is mounted. The insulating layer 131 of the first connection member 130 may be formed of a photosensitive insulating material such as PID. The insulating layer 131 may include a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber and / or an inorganic filler. For example, Prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (bismaleimide triazine) resin, and the like. The first rewiring layer 135 may be formed of a material such as copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni) And the like.

상기 반도체 칩(120)은 앞서 설명한 바와 같이, 접착필름과 같은 접합층(125)을 통해 제1 연결부재(160)에 접합되고 제1 연결부재(160)에 의해 지지될 수 있다. 제1 연결부재(130)는 반도체 칩(120)의 비활성면 상에 위치하는 방열 구조(HD)를 포함할 수 있다. 방열구조(HD)는 제1 재배선층(135)의 배선패턴과 동일한 레벨에 위치한 금속 패턴으로 제공될 수 있으나, 이에 한정되는 것은 않으며 다른 예에서는 금속층과 비아를 포함하는 스택구조로 형성될 수 있다.
The semiconductor chip 120 may be bonded to the first connection member 160 through the bonding layer 125 such as an adhesive film and supported by the first connection member 160 as described above. The first connection member 130 may include a heat dissipation structure (HD) located on the inactive surface of the semiconductor chip 120. The heat dissipation structure HD may be provided with a metal pattern located at the same level as the wiring pattern of the first redistribution layer 135, but it is not limited thereto and may be formed into a stack structure including a metal layer and a via in another example .

상기 제2 연결부재(160)은 반도체 칩(120)의 접속 전극(120P)를 재배선하기 위한 구성이다. 본 실시예에서, 상기 제2 연결부재(160)는 제2 재배선층(155)과 함께 다양한 기능을 갖는 반도체 칩(120)의 수십 수백의 접속 전극(120P)가 재배선하여 전기 연결구조체(185)를 통하여 외부 장치에 물리적 및/또는 전기적으로 연결될 수 있다. 특히, 제2 재배선층(155)이 접속되는 접속 전극(120P)은 도전성 범프와 같은 다른 연결 금속체가 도입되지 않으며, 베어 칩의 패드 전극에 직접 제2 재배선층(155)이 접속되도록 형성될 수 있다. 상기 제2 연결부재(160)는 반도체 칩(120)의 접속 전극(120P)에 연결되며, 상기 제1 연결부재(130)와 함께 반도체 칩(120)을 지지할 수 있다. The second connection member 160 is a structure for rewiring the connection electrode 120P of the semiconductor chip 120. FIG. In the present embodiment, the second connection member 160 is formed by rewiring dozens of hundreds of connecting electrodes 120P of the semiconductor chip 120 having various functions together with the second rewiring layer 155 to form the electrical connection structure 185 Or may be physically and / or electrically connected to an external device. In particular, the connection electrode 120P to which the second redistribution layer 155 is connected may be formed such that no other connection metal such as conductive bump is introduced, and the second redistribution layer 155 is directly connected to the pad electrode of the bare chip have. The second connection member 160 is connected to the connection electrode 120P of the semiconductor chip 120 and can support the semiconductor chip 120 together with the first connection member 130. [

상기 제2 연결부재(160)의 절연층(161)은 PID 수지와 같은 감광성 절연 재료를 사용할 수 있다. 제3 재배선층(165)은 예를 들어, Cu, Al, Ag, Sn, Au, Ni 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. The insulating layer 161 of the second connection member 160 may be formed of a photosensitive insulating material such as PID resin. The third redistribution layer 165 may include a conductive material such as Cu, Al, Ag, Sn, Au, Ni, or an alloy thereof.

이와 같이, 제2 연결부재(160)의 제3 재배선층(165)은 제2 배선패턴(152)과 접속 비아(153)를 통해서 반도체 칩(120)과 전기적으로 연결되며, 제1 연결부재(130)의 제1 재배선층(135)은 관통 비아(154)를 통해서 우회(bypass)하여 반도체 칩(120)과 전기적으로 연결될 수 있다.
The third rewiring layer 165 of the second connection member 160 is electrically connected to the semiconductor chip 120 through the second wiring pattern 152 and the connection via 153, The first rewiring layer 135 may be bypassed through the through vias 154 to be electrically connected to the semiconductor chip 120.

상기 봉합재(140)는 반도체 칩(120)을 보호하기 위한 구성이다. 본 실시예에서, 봉합재(140)는 반도체 칩(120)를 덮으며, 상기 제1 연결부재(130) 및 제2 연결부재(160) 사이의 반도체 칩(120)의 주위 영역에 형성된다. 본 실시예에 채용된 봉합재(140)는 감광성 절연 물질로 구성될 수 있다. 앞서 설명한 바와 같이, 제2 재배선층(155)을 위한 비아 가공은 포토레지스트를 이용한 리소그래피공정을 이용하므로 정밀하게 구현될 수 있다. The sealing member 140 is a structure for protecting the semiconductor chip 120. The sealing member 140 covers the semiconductor chip 120 and is formed in the peripheral region of the semiconductor chip 120 between the first connection member 130 and the second connection member 160. [ The sealing material 140 employed in this embodiment may be composed of a photosensitive insulating material. As described above, via processing for the second redistribution layer 155 can be precisely implemented by using a lithography process using a photoresist.

본 실시예에 따른 반도체 패키지(100)는, 제1 연결부재(130) 및 제2 연결부재(160)에 각각 배치된 제1 및 제2 패시베이션층(171,172)을 더 포함할 수 있다. 상기 제1 및 제2 패시베이션층(171,172)은 각각 제1 연결부재(130) 및 제2 연결부재(160)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 제1 및 제2 패시베이션층(171,172)의 재료는 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트를 사용할 수 있다. The semiconductor package 100 according to the present embodiment may further include first and second passivation layers 171 and 172 disposed on the first connection member 130 and the second connection member 160, respectively. The first and second passivation layers 171 and 172 are configured to protect the first connection member 130 and the second connection member 160 from external physical chemical damage. The material of the first and second passivation layers 171 and 172 is not particularly limited and, for example, a solder resist can be used.

제2 연결부재(160)의 제3 재배선층(165)에 연결된 전기연결 구조체(185)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100)는 앞서 설명한 바와 같이, 전기 연결구조체(185)를 통하여 전자 기기의 마더 보드에 실장될 수 있다. The electrical connection structure 185 connected to the third redistribution layer 165 of the second connection member 160 is configured to physically and / or electrically connect the semiconductor package 100 to the outside. For example, the semiconductor package 100 may be mounted on the motherboard of the electronic device through the electrical connection structure 185, as described above.

예를 들어, 전기 연결구조체(185)는 Cu, Al, Ag, Sn, Au, Ni 및 그 조합 중 하나이거나 Sn-Al-Cu 합금과 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 전기 연결구조체(185)는 랜드(land), 볼(ball), 핀(pin) 등의 다양한 구조를 가질 수 있다. For example, the electrical connection structure 185 may be formed of one of Cu, Al, Ag, Sn, Au, Ni and combinations thereof, or a low melting point alloy such as Sn - Al - Cu alloy, but is not limited thereto And the electrical connection structure 185 may have various structures such as a land, a ball, a pin, and the like.

필요에 따라 제2 연결부재(160)의 제2 면(160B)에 적어도 하나의 수동 부품(190)을 배치되어 제3 재배선층(165)에 연결될 수 있다. 본 실시예에서는, 수동 부품(190)은 전기 연결구조체(185)들 사이에 배치될 수 있으나, 이에 한정되지는 않는다.At least one passive component 190 may be disposed on the second surface 160B of the second connection member 160 and connected to the third redistribution layer 165 as necessary. In this embodiment, the passive components 190 may be disposed between the electrical connection structures 185, but are not limited thereto.

도10b에 도시된 바와 같이, 전기 연결구조체(185) 중 일부는 팬-아웃(fan-out) 영역에 배치될 수 있다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다는 장점이 있다. 이러한 전기 연결구조체(185)의 배열(개수, 간격 등)은 특별히 한정되지 않으며, 실장될 외부 장치 등의 조건에 따라 다양하게 변경될 수 있다.As shown in FIG. 10B, some of the electrical connection structures 185 may be disposed in the fan-out area. The fan-out package is superior in reliability to a fan-in package, has a plurality of I / O terminals, and facilitates 3D interconnection. The arrangement (number, spacing, etc.) of the electrical connection structures 185 is not particularly limited and may be variously changed depending on the conditions of the external device to be mounted.

본 실시예에서는, 전기 연결구조체(185)가 제2 연결부재(160)의 제2 면(160B)에만 제공된 것으로 도시되어 있으나, 필요에 따라, 전기 연결구조체(185)와 유사한 접속단자가 제1 연결부재(130), 즉 패드(P) 상에도 제공될 수 있다.
Although the electrical connection structure 185 is shown as being provided only on the second surface 160B of the second connection member 160 in the present embodiment, May also be provided on the connecting member 130, that is, on the pad P. [

도 12는 도9에 도시된 반도체 패키지(100)를 포함한 POP(package on package) 구조의 반도체 장치(300)를 나타내는 측단면도이다. 12 is a side sectional view showing a semiconductor device 300 having a POP (package on package) structure including the semiconductor package 100 shown in FIG.

도12를 참조하면, 본 실시에에 따른 반도체 장치(300)는, 하부 패키지로 제공되는 반도체 패키지(100)와, 상기 제1 연결부재(130)의 제1 면(130A) 상에 배치된 상부 패키지(200)를 포함한다. 12, a semiconductor device 300 according to the present embodiment includes a semiconductor package 100 provided as a lower package, a semiconductor package 100 provided on a first surface 130A of the first connection member 130, And a package 200.

상기 상부 패키지(200)는, 지지 기판으로 제공되며 되며 절연층(211)과 절연층(211)에 형성된 재배선층(215)을 갖는 연결 부재(210)와, 상기 연결 부재(210) 상에 탑재된 반도체 칩(220)과, 상기 연결 부재(210) 상에 형성되며 반도체 칩(220)을 봉합하는 봉합재(240)를 포함할 수 있다. The upper package 200 includes a connecting member 210 provided as a supporting substrate and having a re-wiring layer 215 formed on the insulating layer 211 and an insulating layer 211, And a sealing member 240 formed on the connecting member 210 and sealing the semiconductor chip 220. The sealing member 240 may be formed of a metal,

상기 상부 패키지(200)는 상기 하부 패키지(100)의 제1 연결부재(130)의 하면에 제공된 추가적인 전기 연결구조체(285)를 이용하여 상기 하부 패키지(100)의 패드(P)에 각각 접속되어 하나의 모듈을 구성할 수 있다. The upper package 200 is connected to the pads P of the lower package 100 using an additional electrical connection structure 285 provided on the lower surface of the first connection member 130 of the lower package 100 One module can be configured.

패키지 온 패키지(POP: Package on Package)는 장치의 두께가 감소시킬 수 있을 뿐만 아니라, 신호 경로를 최소화하는 장점을 제공할 수 있다. 예를 들어, 그래픽 프로세서(GPU)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM과 같은 반도체 칩(220)을 포함한 상부 패키지(200)를 GPU와 같은 반도체 칩(120)이 실장된 하부 패키지(100) 상에 적층하여 POP 구조로 사용될 수 있다.
Package on Package (POP) can offer the advantage of not only reducing the thickness of the device but also minimizing the signal path. For example, in the case of a graphics processor (GPU), it is necessary to minimize the signal path to a memory such as a high bandwidth memory (HBM: High Bandwidth Memory) 200 may be stacked on a lower package 100 on which a semiconductor chip 120 such as a GPU is mounted and used as a POP structure.

도 13a 내지 도 13g는 도 9에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
13A to 13G are cross-sectional views of main processes for explaining a manufacturing method of the semiconductor package shown in FIG.

도 13a를 참조하면, 캐리어 필름(110) 상에 제1 재배선층(135)을 구비한 제1 연결부재(130)를 형성한다. Referring to FIG. 13A, a first connection member 130 having a first rewiring layer 135 is formed on a carrier film 110.

캐리어 필름(110)은 제1 연결부재(130)를 형성하고 일부 공정에서 이를 지지하기 위한 지지체로 사용될 수 있다. 본 실시예에 채용된 캐리어 필름(110)은 절연층(101)과 금속층(102)을 포함하는 DCF와 같은 동박 적층체일 수 있다. 다른 예에서, 캐리어 필름(110)은 공지된 다양한 형태의 점착성 필름일 수 있다. 예를 들어, 점착성 필름은 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프가 사용될 수 있다. The carrier film 110 may be used as a support to form the first connection member 130 and to support it in some processes. The carrier film 110 employed in the present embodiment may be a copper foil laminate such as a DCF including an insulating layer 101 and a metal layer 102. In another example, the carrier film 110 may be any of various known types of tacky films. For example, the adhesive film may be a heat-treated curable adhesive tape whose adhesion is weakened by heat treatment, or an ultraviolet-curable adhesive tape whose adhesion is weakened by ultraviolet irradiation.

제1 연결부재(130)는 캐리어 필름(110) 상에 제1 재배선층(135)을 제공하는 배선 패턴을 형성하고, 제1 재배선층(135) 상에 절연부재(131)("절연층"라고도 함)을 형성함으로써 얻어질 수 있다. 이 때에 절연층(131)은 제1 재배선층(135)을 매립하도록 형성된다. 또한, 배선 패턴 중 반도체 칩(120)과 대응되는 부분은 방열 패턴(HD)으로 제공될 수 있다. 본 실시예에서는, 제1 재배선층(135)의 형성 전에 제1 패시베이션층(171)을 캐리어 필름(110) 상에 미리 형성하고, 제1 연결부재(130)를 제1 패시베이션층(171) 상에서 형성할 수 있다. The first connecting member 130 is formed by forming a wiring pattern for providing the first rewiring layer 135 on the carrier film 110 and forming an insulating member 131 ). ≪ / RTI > At this time, the insulating layer 131 is formed to fill the first redistribution layer 135. In addition, a portion of the wiring pattern corresponding to the semiconductor chip 120 may be provided in the heat radiation pattern HD. The first passivation layer 171 is formed on the carrier film 110 before the first rewiring layer 135 is formed and the first connection member 130 is formed on the first passivation layer 171 .

상기 제1 연결부재(130)의 절연층(131)은 PID와 같은 감광성 절연 물질로 형성될 수 있다. 물론 이에 한정되지 않으며, 절연층(131)은 상술된 다른 수지를 포함할 수 있다. 본 실시예에 채용된 제1 연결부재(130)는 단일한 층의 배선패턴으로 구성된 제1 재배선층(135)으로 예시되어 있으나, 다른 실시예(도 14 및 도 15 참조)에서는 제1 재배선층(135)은 복수의 배선패턴과 상기 복수의 배선패턴에 연결된 복수의 비아를 포하는 2층 이상의 배선 구조로 구현될 수 있다.
The insulating layer 131 of the first connection member 130 may be formed of a photosensitive insulating material such as PID. Of course, the insulating layer 131 is not limited to this, and the insulating layer 131 may include other resins as described above. The first connecting member 130 employed in this embodiment is exemplified by the first rewiring layer 135 composed of a wiring pattern of a single layer. In another embodiment (see Figs. 14 and 15) The wiring layer 135 may be formed of a wiring structure of two or more layers including a plurality of wiring patterns and a plurality of vias connected to the plurality of wiring patterns.

이어, 도 13b를 참조하면, 제1 재배선층(135)의 일부 영역이 노출되도록 절연층(131)에 개구(h)를 형성한다.Next, referring to FIG. 13B, an opening h is formed in the insulating layer 131 such that a part of the first redistribution layer 135 is exposed.

본 공정에서 형성되는 개구(h)는 상기 제1 연결부재(130)의 제2 면(130B)을 향해 제1 재배선층(135)의 일부 영역을 노출시킬 수 있다. 상기 개구(h)에 의해 노출된 제1 재배선층(135) 영역은 관통 비아(도13f의 154)와 연결될 영역으로 제공될 수 있다. 절연층(131)이 감광성 절연 수지일 경우에, 본 공정은 포토리소그래피 공정을 이용하여 수행될 수 있다. 다른 실시예에서는, 본 개구(h) 형성공정은 별도로 수행되지 않고, 봉합재(140)에 관통 비아를 위한 제2 홀(H2)을 형성하는 과정(도13e 참조)에서 절연층(131)의 개방도 함께 이루어질 수도 있다.
The opening h formed in this process may expose a portion of the first rewiring layer 135 toward the second surface 130B of the first connection member 130. [ The area of the first rewiring layer 135 exposed by the opening h may be provided as an area to be connected to the via hole (154 of FIG. 13F). When the insulating layer 131 is a photosensitive insulating resin, the present process can be performed using a photolithography process. 13E) in the process of forming the second hole H2 for through vias in the sealing material 140 without the separate step of forming the opening h in the other embodiment, Opening can also be done together.

다음으로, 도 13c를 참조하면, 상기 제1 연결부재(130)의 제2 면(130B) 상에 반도체 칩(120)을 탑재한다. Next, referring to FIG. 13C, the semiconductor chip 120 is mounted on the second surface 130B of the first connection member 130. Next, as shown in FIG.

본 실시예에 채용된 반도체 칩(120)은 복수의 접속 전극(120P)이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 갖는다. 본 공정에서는, 미리 제조된 제1 연결부재(130)의 제2 면(130B)에 상기 반도체 칩(120)의 비활성면이 접하도록 접합층(125)을 이용하여 상기 제1 연결부재(130)에 반도체 칩(120)을 접합시킬 수 있다.  The semiconductor chip 120 employed in this embodiment has an active surface on which a plurality of connecting electrodes 120P are located and an inactive surface located opposite to the active surface. The first connecting member 130 is bonded to the second surface 130B of the first connecting member 130 by using the bonding layer 125 so that the inactive surface of the semiconductor chip 120 is in contact with the second surface 130B of the first connecting member 130, The semiconductor chip 120 can be bonded to the semiconductor chip 120. [

상기 제1 연결부재(130)는 반도체 칩(120)의 비활성면에 대응되는 영역에 방열 패턴(HD)을 포함하므로, 반도체 칩(120)에서 발생된 열은 방열 패턴(HD)을 통해서 외부로 쉽게 방출될 수 있다. 특히, 제1 연결부재(130)와 반도체 칩(120) 사이에 언더필이나 봉합재(140)의 일부가 배치되지 않으므로, 패키지 전체 두께를 감소시키는데 기여할 수 있을 뿐만 아니라, 반도체 칩(120)과 방열패턴(HD)의 거리를 감소시켜 효과적인 열방출을 보장할 수 있다.
The first connection member 130 includes the heat dissipation pattern HD in a region corresponding to the inactive surface of the semiconductor chip 120 so that the heat generated in the semiconductor chip 120 is transmitted to the outside through the heat dissipation pattern HD It can be easily released. Particularly, since a part of the underfill or the sealing material 140 is not disposed between the first connection member 130 and the semiconductor chip 120, not only the thickness of the entire package can be reduced, The distance of the pattern (HD) can be reduced to ensure effective heat dissipation.

이어, 도 13d를 참조하면, 상기 반도체 칩(120)을 봉합하도록 상기 제1 연결부재(130)의 제2 면(130B)에 봉합재(140)를 형성한다. Next, referring to FIG. 13D, a sealing material 140 is formed on the second surface 130B of the first connection member 130 to seal the semiconductor chip 120. FIG.

상기 봉합재(140)는 감광성 절연 물질로 구성될 수 있다. 본 실시예에서, 봉합재(140)는 반도체 칩(120)를 덮으며, 상기 제1 연결부재(130) 상의 반도체 칩(120)의 주위 영역에 형성된다. 상기 봉합재(140)는 상기 반도체 칩(120)을 덮는 제1 영역(140A)과 상기 반도체 칩(120)의 주위에 위치한 제2 영역(140B)으로 구분될 수 있다.
The sealing material 140 may be formed of a photosensitive insulating material. The sealing member 140 covers the semiconductor chip 120 and is formed in a peripheral region of the semiconductor chip 120 on the first connecting member 130. In this embodiment, The sealing member 140 may be divided into a first region 140A covering the semiconductor chip 120 and a second region 140B located around the semiconductor chip 120. [

다음으로, 도 13e를 참조하면, 봉합재(140)에 상기 반도체 칩(120)의 접속전극(120P)을 노출하는 제1 홀(H1)과 상기 제1 재배선층(135)의 일부 영역이 노출되는 제2 홀(H2)을 형성한다. 13E, a first hole H1 for exposing the connection electrode 120P of the semiconductor chip 120 and a part of the first rewiring layer 135 are exposed to the sealing material 140, The second hole H2 is formed.

본 실시예에서는 감광성 절연 물질로 봉합재를 형성함으로써 홀 형성 공정은 포토 리소그래피 공정을 이용하여 정밀하게 수행될 수 있다. 상기 제1 영역에서 접속 비아를 위한 제1 홀(H1)뿐만 아니라, 상기 제2 영역에서 관통 비아를 위한 제2 홀(H2)을 동시에 형성할 수 있다. 상기 관통 비아를 위한 제2 홀(H2)은 절연층(131)에 미리 마련된 개구(h)를 통해서 제1 연결부재(130)의 제1 재배선층(135)의 일부 영역에 연결될 수 있다. In this embodiment, the hole forming process can be performed precisely using a photolithography process by forming the sealing material with a photosensitive insulating material. Not only the first hole H1 for the connection via in the first region but also the second hole H2 for the through via in the second region can be formed at the same time. The second hole H2 for the through via may be connected to a part of the first rewiring layer 135 of the first connecting member 130 through an opening h provided in the insulating layer 131 in advance.

본 공정에서, 제1 홀(H1) 및 제2 홀(H2)은 상기 봉합재(140)의 상면으로부터 가공되므로, 제1 및 제2 홀(H1,H2)의 측단면은 아래로 갈수록 좁아지는 경향을 가질 수 있다. 본 실시예에서, 반도체 칩(120)의 접속전극(120P)은 도전성 범프와 같은 다른 연결 금속체가 도입되지 않으며, 별도의 도전성 범프 등을 노출하기 위한 평탄화 공정 등이 요구되지 않을 수 있다.
Since the first hole H1 and the second hole H2 are processed from the upper surface of the sealing material 140 in this process, the side surfaces of the first and second holes H1 and H2 become narrower Lt; / RTI > In this embodiment, the connection electrode 120P of the semiconductor chip 120 is not provided with another connecting metal such as a conductive bump, and a planarization process or the like for exposing another conductive bump or the like may not be required.

이어, 도 13f를 참조하면, 제1 홀(H1) 및 제2 홀(H2)이 충전되도록 상기 봉합재(140) 상에 제2 재배선층(155)을 형성한다. Next, referring to FIG. 13F, a second redistribution layer 155 is formed on the sealing material 140 so that the first hole H1 and the second hole H2 are filled.

상기 제2 재배선층(155)은, 상기 봉합재(140) 상에 포토레지스트층을 형성하고 리소그래피 공정을 이용하여 포토레지스트 패턴을 형성한 후에 도금 공정을 적용하고, 이어 포토레지스트 패턴을 제거함으로써 형성될 수 있다. 상기 제2 재배선층(155)은 상기 봉합재(140)의 제1 영역(140A)을 관통하며 상기 접속 전극(120P)이 연결된 접속 비아(153)와, 상기 봉합재(140)의 제2 영역(140B)을 관통하며 상기 제1 재배선층(135)에 연결된 관통 비아(154)를 포함한다. The second rewiring layer 155 is formed by forming a photoresist layer on the sealing material 140, forming a photoresist pattern using a lithography process, applying a plating process, and then removing the photoresist pattern . The second rewiring layer 155 penetrates the first area 140A of the sealing material 140 and has a connection via 153 to which the connection electrode 120P is connected, And a through via 154 connected to the first redistribution layer 135 through the first via 140B.

또한, 상기 제2 재배선층(155)은 상기 봉합재(140) 상에 배치되며 상기 접속 비아(153)(또는 제2 비아) 및 상기 관통 비아(154) 중 적어도 하나에 연결된 제2 배선패턴(152)을 포함한다. 제2 배선패턴(152)은 접속 비아(153)와 상기 관통 비아(154)과 함께 형성될 수 있다. 그 결과, 상기 제2 배선패턴(152)은 접속 비아(153) 및 관통 비아(154)와 일체화된 구조를 가질 수 있다. 이와 같이, 접속 비아(153) 및 관통 비아(154)는 제2 배선패턴(152)과 동일한 금속 물질로 형성될 수 있다.
The second rewiring layer 155 is disposed on the sealing material 140 and is connected to at least one of the connecting vias 153 (or the second vias) and the through vias 154 152). The second wiring pattern 152 may be formed together with the connection via 153 and the through via 154. As a result, the second wiring pattern 152 may have a structure integrated with the connection via 153 and the through via 154. In this way, the connection via 153 and the through via 154 can be formed of the same metal material as the second wiring pattern 152.

이어, 도 13g를 참조하면, 상기 봉합재(140) 상에 제3 재배선층(165)을 갖는 제2 연결부재(160)를 형성한다. Next, referring to FIG. 13G, a second connecting member 160 having a third re-wiring layer 165 is formed on the sealing material 140.

상기 제3 재배선층(165)은 제2 재배선층(155)에 연결될 수 있다. 상기 제3 재배선층(165)은 제2 재배선층(155)과 함께 백사이드 재배선구조를 제공할 수 있다. 각 절연층(161)은 PID와 같은 감광성 절연물질로 형성될 수 있으며, 상기 제3 재배선층(165)은 포토레지스트를 이용한 리소그래피 공정으로 형성될 수 있다. The third redistribution layer 165 may be connected to the second redistribution layer 155. The third redistribution layer 165 may provide a backside rewiring structure together with the second redistribution layer 155. Each of the insulating layers 161 may be formed of a photosensitive insulating material such as PID, and the third redistribution layer 165 may be formed by a lithography process using photoresist.

구체적으로, 상기 제3 재배선층(165)은 2개의 절연층(161)을 이용하여 형성된 제3 배선패턴(162)과 제3 비아(163)를 포함할 수 있다. 각 절연층(161)에 관련된 제3 배선패턴(162)과 제3 비아(163)는 동일한 도금공정에 의해 형성되므로, 일체화된 구조를 가질 수 있다. 이러한 제3 재배선층(165)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.The third rewiring layer 165 may include a third wiring pattern 162 and a third via 163 formed using two insulating layers 161. [ The third wiring patterns 162 and the third vias 163 related to the respective insulating layers 161 are formed by the same plating process and thus can have an integrated structure. The third redistribution layer 165 may be formed of a material having conductivity such as copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni) ≪ / RTI >

제2 연결부재(160)의 제2 면(160B)에 제1 패시베이션층(171)과 유사한 물질로 제2 패시베이션층(172)을 형성하고, 제3 재배선층(165)이 노출되도록 제2 개구(O2)를 형성한 후에 언더범프 금속층(181)을 형성할 수 있다. 캐리어 필름을 제거하고, 제1 패시베이션층(171)에 제1 개구(O1)를 형성할 수 있다. A second passivation layer 172 is formed of a material similar to the first passivation layer 171 on the second surface 160B of the second connection member 160 and a second passivation layer 172 is formed on the second surface 160B of the second connection member 160 to expose the third re- The under-bump metal layer 181 can be formed after forming the under-bump metal layer O2. The carrier film may be removed and a first opening O1 may be formed in the first passivation layer 171. [

필요한 경우에, 언더범프 금속층(181) 상에 전기연결 구조체(185)을 형성하고 필요한 수동 부품(190)을 탑재함으로써 도9에 도시된 반도체 패키지(100)를 제조할 수 있다.
If necessary, the semiconductor package 100 shown in FIG. 9 can be manufactured by forming the electrical connection structure 185 on the under bump metal layer 181 and mounting the necessary passive components 190.

본 실시예에 따른 반도체 패키지는 다양한 구조로 변경되어 구현될 수 있다. The semiconductor package according to the present embodiment can be implemented by changing various structures.

본 실시예에 따른 반도체 패키지(100)에서, 제1 연결부재의 재배선층은 단일한 배선패턴으로 구성된 형태를 예시하였으나, 2개 이상의 배선패턴과 비아로 구현될 수도 있다(도 14 참조). In the semiconductor package 100 according to the present embodiment, the rewiring layer of the first connection member is configured as a single wiring pattern, but may be implemented with two or more wiring patterns and vias (see FIG. 14).

또한, 본 실시예에 따른 반도체 패키지(100)에서는, 봉합재(140)의 제2 영역(140B)에 위치한 관통 비아(151)는 제1 및 제3 재배선층(135,165)을 연결하는 수직 연결 구조체로 제공될 수 있다. 관통하는 배선 구조를 갖는 지지 부재와 같은 다른 구조체를 도입하는 방식으로 수직 연결 구조체를 형성할 수도 있다(도 15 참조).
In the semiconductor package 100 according to the present embodiment, the through vias 151 located in the second region 140B of the sealing material 140 are connected to the vertical connection structure 135 connecting the first and third re- Lt; / RTI > The vertical connecting structure may be formed by introducing another structure such as a supporting member having a penetrating wiring structure (see FIG. 15).

도 14 및 도 15는 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
14 and 15 are side cross-sectional views illustrating a semiconductor package according to various embodiments of the present disclosure.

도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는 제1 연결부재(130')의 배선층(135')이 다층 구조로 형성된 점을 제외하고, 도9 내지 도11에 도시된 팬-아웃 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 내지 도11에 도시된 팬-아웃 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
14, except that the wiring layer 135 'of the first connection member 130' is formed in a multi-layered structure, the semiconductor package 100A according to the present embodiment has the same structure as that of FIG. Out semiconductor package 100 of the present invention. The description of the components of the present embodiment can be referred to the description of the same or similar components of the fan-out semiconductor package 100 shown in Figs. 9 to 11, unless otherwise stated specifically.

본 실시예에 채용된 제1 연결부재(130')의 제1 재배선층(135')은 복수의 배선패턴(132a,132b)과 상기 복수의 배선패턴(132a,132b)에 연결된 복수의 비아(133)를 포함할 수 있다. 이러한 다층 구조의 제1 재배선층(135')은 도 13a에 도시된 공정과 유사하게 구현될 수 있다. 즉, 도13a에 도시된 구조에서 절연층 상에 추가적인 배선 패턴을 형성하고 그 배선 패턴 상에 추가적인 절연층을 형성함으로써 제조될수 있다. 이와 같이, 제1 연결부재의 절연 부재는 2개의 절연층에 의해 구성될 수 있다. 이러한 공정에 의해 형성되므로 상기 제1 재배선층(135')의 비아(133)는 형상 방향에 따라 특정한 형상을 가질 수 있다. 즉, 비아(133)는 상기 제1 연결부재(130')의 제2 면(130B)에 인접한 면의 면적보다 상기 제1 연결부재(130')의 제1 면(130A)에 인접한 면의 면적이 작을 수 있다. 본 실시예에서, 제1 연결부재(130')는 반도체 칩(120)이 탑재되기 전에 미리 제조되므로, 필요에 따라 비아(133)의 형상은 반전될 수 있다.The first rewiring layer 135 'of the first connection member 130' employed in the present embodiment includes a plurality of wiring patterns 132a and 132b and a plurality of vias connected to the plurality of wiring patterns 132a and 132b 133). The first rewiring layer 135 'having such a multi-layer structure can be implemented similarly to the process shown in FIG. 13A. That is, it can be manufactured by forming an additional wiring pattern on the insulating layer in the structure shown in FIG. 13A and forming an additional insulating layer on the wiring pattern. As described above, the insulating member of the first connecting member can be composed of two insulating layers. The via 133 of the first rewiring layer 135 'may have a specific shape depending on the shape of the first rewiring layer 135'. That is, the vias 133 are formed so as to cover the area of the surface adjacent to the first surface 130A of the first connection member 130 ', that is, the area of the surface adjacent to the second surface 130B of the first connection member 130' Lt; / RTI > In this embodiment, since the first connecting member 130 'is manufactured before the semiconductor chip 120 is mounted, the shape of the via 133 can be inverted if necessary.

상기 제1 연결부재의 제1 면(130A)에 인접한 배선 패턴(132a)은 절연층(131)에 매립되며, 제1 패시베이션층(171)의 제1 개구(O1)에 의해 일부 영역이 노출되며, 노출된 영역은 복수의 패드(P)를 위한 영역을 제공할 수 있다. 상기 제1 연결부재의 제2 면(130B)에 인접한 배선패턴(132b)도 절연층(131)에 매립되지만, 상기 제1 연결부재의 제2 면(130B)을 향해 노출되며, 노출된 영역은 관통 비아(154)와 연결될 수 있다. 상기 제1 연결부재(130)에 제공되는 방열 구조(HD)는 두 배선패턴과 동일한 레벨에 제공되는 2개의 금속패턴를 포함하며, 필요에 따라, 2개의 금속패턴을 연결하는 복수의 비아를 포함할 수 있다.
The wiring pattern 132a adjacent to the first surface 130A of the first connection member is buried in the insulating layer 131 and a part of the region is exposed by the first opening O1 of the first passivation layer 171 , The exposed region may provide an area for a plurality of pads P. The wiring pattern 132b adjacent to the second surface 130B of the first connecting member is also buried in the insulating layer 131 but is exposed toward the second surface 130B of the first connecting member, Through vias (154). The heat dissipation structure HD provided in the first connection member 130 includes two metal patterns provided at the same level as the two wiring patterns and may include a plurality of vias connecting two metal patterns, .

도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100B)는 수직 연결 구조체를 관통 배선 구조(195)를 갖는 지지 부재(190)로 구현된 점을 제외하고, 도9 내지 도11에 도시된 팬-아웃 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 내지 도11에 도시된 팬-아웃 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.Referring to Fig. 15, the semiconductor package 100B according to the present embodiment has the same structure as that shown in Figs. 9 to 11 except that the vertical connection structure is realized by the support member 190 having the through wiring structure 195 Can be understood to be similar to the fan-out semiconductor package 100. The description of the components of the present embodiment can be referred to the description of the same or similar components of the fan-out semiconductor package 100 shown in Figs. 9 to 11, unless otherwise stated specifically.

본 실시예에 채용된 제1 연결부재(130")는 상기 봉합재(140)의 상기 반도체 칩(120) 주위의 영역에 제1 재배선층(135)과 연결되며, 제1 연결부재(130")의 제2 면으로부터 돌출된 연결 패턴(136)을 더 포함할 수 있다. 연결 패턴(136)은 도13a에 도시된 제1 연결부재 제조공정에서 형성될 수 있다. The first connecting member 130 "used in this embodiment is connected to the first rewiring layer 135 in the area around the semiconductor chip 120 of the sealing member 140, and the first connecting member 130" And a connecting pattern 136 protruding from the second surface of the first substrate 110. The connection pattern 136 may be formed in the first connection member manufacturing process shown in FIG. 13A.

본 실시예에서, 수직 연결 구조체는 봉합재(140)의 제2 영역에 형성되는 대신에, 관통 배선 구조(195)를 갖는 지지 부재(190)에 의해 제공된다. 지지 부재(190)는 절연성 지지체(191)와 절연성 지지체(191)의 상하면에 각각 위치한 배선패턴(192a,192b)과 이를 연결하는 비아(193)를 갖는다. 절연성 지지체(190)는 상술된 절연 물질로 이루어질 수 있으며, 복수의 단위 블럭체로 제공되거나, 반도체 칩의 실장영역에 캐비티를 갖는 사각형 구조체일 수도 있다. In this embodiment, the vertical connecting structure is provided by the supporting member 190 having the through wiring structure 195, instead of being formed in the second area of the sealing material 140. The support member 190 has wiring patterns 192a and 192b located on the upper and lower surfaces of the insulating support 191 and the insulating support 191 and vias 193 connecting the wiring patterns 192a and 192b. The insulating substrate 190 may be made of the above-described insulating material, may be provided as a plurality of unit blocks, or may be a rectangular structure having a cavity in a mounting area of the semiconductor chip.

지지 부재(190)는 다양한 방식으로 반도체 패키지(100B)에 결합될 수 있다. 예를 들어, 반도체 칩(120)을 제1 연결부재(130")에 부착하는 공정(도13c 참조)에서 관통 배선 구조를 갖는 지지부재(190)를 반도체 칩(120) 주위의 제1 연결부재(130") 상에 배치하고, 제1 재배선층(135)에 연결된 연결 패턴(136)과 관통 배선구조(195)을 접속시킬 수 있다. 이어, 봉합재(140)를 형성하여 반도체 칩(120)뿐만 아니라 지지부재(190)도 제1 연결부재(130)와 결합될 수 있다. 특히, 봉합재(140)는 지지부재(190)의 배선패턴(192b)를 덮도록 형성될 수 있으며, 도13e와 유사하게, 접속 전극(120P)을 개방하는 제1 홀(H1) 형성시에 지지부재(190)의 배선패턴(192b)를 노출하는 홀도 함께 형성할 수 있으며, 후속 공정에서, 지지부재(190)의 배선패턴(192b)과 연결되는 제3 재배선층을 형성할 수 있다.
The support member 190 may be coupled to the semiconductor package 100B in various manners. For example, in the process of attaching the semiconductor chip 120 to the first connecting member 130 "(see Fig. 13C), the supporting member 190 having the through wiring structure is connected to the first connecting member 130 " The connection pattern 136 connected to the first redistribution layer 135 and the through wiring structure 195 can be connected to each other. The sealing member 140 may be formed so that not only the semiconductor chip 120 but also the supporting member 190 may be coupled to the first connecting member 130. [ Particularly, the sealing member 140 may be formed so as to cover the wiring pattern 192b of the supporting member 190, and similarly to Fig. 13E, when the first hole H1 for opening the connecting electrode 120P is formed A hole for exposing the wiring pattern 192b of the support member 190 can be formed together and a third rewiring layer connected to the wiring pattern 192b of the support member 190 can be formed in a subsequent step.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. The meaning of being connected in the present disclosure is not only a direct connection but also a concept including indirect connection through an adhesive layer or the like. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection.

또한, "제1(first)" 또는 "제2(second)" 등의 서수는 한 구성요소와 다른 구성요소를 구분하기 위해서 사용되며, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
Ordinal numbers such as " first "or "second" are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 "일 실시예"로 지칭된 형태는 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다. The embodiments referred to in the specification as "one embodiment " are not to be regarded as the same embodiment as each other, and are provided for describing each different characteristic. However, the above-described embodiments do not exclude that they are implemented in combination with the features of other embodiments. For example, although the matters described in the specific embodiments are not described in the other embodiments, they may be understood as descriptions related to other embodiments unless otherwise described or contradicted by those in other embodiments.

본 개시에서 사용된 용어는 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 예를 들어, 단수로 표현되어도 문맥상 명백하게 단수로 한정되지 않는 한, 복수의 의미를 포함하는 것으로 해석되어야 한다.
The terminology used in this disclosure is used to describe the embodiments and is not intended to limit the disclosure. For example, the singular forms "a,""an," and "the" include plural referents unless the context clearly dictates otherwise.

Claims (15)

서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 매립되며 상기 제2 면에 노출된 영역을 갖는 제1 재배선층을 포함하는 제1 연결부재;
접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 제1 연결부재의 제2 면에 마주하도록 상기 제1 연결부재 상에 배치된 반도체 칩;
상기 제1 연결부재의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재;
상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 접속 비아와, 상기 봉합재의 제2 영역을 관통하며 상기 제1 재배선층의 노출된 영역에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 접속 비아 및 상기 관통 비아에 일체화된 구조를 갖는 배선 패턴을 포함하는 제2 재배선층; 및
상기 봉합재 상에 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 제2 재배선층에 연결된 제3 재배선층을 갖는 제2 연결부재;를 포함하는 반도체 패키지.
A first connecting member having a first surface and a second surface opposite to each other, the first connecting member including an insulating member and a first rewiring layer embedded in the insulating member and having a region exposed on the second surface;
A semiconductor chip disposed on the first connection member such that the inactive surface faces the second surface of the first connection member, the semiconductor chip having an active surface on which the connection electrode is located and an inactive surface opposite to the active surface;
A sealing member disposed on a second surface of the first connection member and including a photosensitive insulating material, the sealing member having a first region covering the active surface of the semiconductor chip and a second region surrounding the semiconductor chip;
A through vias extending through the first region of the suture material and connected to the connection electrode, through vias passing through the second region of the suture material and connected to the exposed region of the first rewiring layer, A second rewiring layer including a connection via and a wiring pattern having a structure integrated with the through via; And
And a second connecting member having a first rewiring layer connected to the second rewiring layer and having a first surface disposed on the sealing material and a second surface disposed opposite to the first surface.
제1항에 있어서,
상기 관통 비아는 상기 절연 부재를 통해서 매립된 제1 재배선층에 접속되는 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
And the through vias are connected to the first rewiring layer buried through the insulating member.
제1항에 있어서,
상기 제1 재배선층은, 상기 절연 부재에 매립되어 상기 제1 연결부재의 제1 면에 노출된 제1 배선패턴과, 상기 제1 연결부재의 제2 면으로부터 돌출된 제2 배선패턴과, 상기 제1 및 제2 배선패턴을 연결하는 비아를 포함하는 반도체 패키지.
The method according to claim 1,
Wherein the first rewiring layer comprises a first wiring pattern embedded in the insulating member and exposed on a first surface of the first connection member, a second wiring pattern protruding from a second surface of the first connection member, And a via for connecting the first and second wiring patterns.
제3항에 있어서,
상기 제1 재배선층의 비아는 상기 제1 연결부재의 제1 면을 향해 갈수록 작아지는 폭을 갖는 것을 특징으로 하는 반도체 패키지.
The method of claim 3,
And the vias of the first rewiring layer have a width that becomes smaller toward the first surface of the first connection member.
제1항에 있어서,
상기 접속 비아와 상기 관통 비아는 실질적으로 동일한 금속으로 이루어진 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
Wherein the connection via and the through via are made of substantially the same metal.
제1항에 있어서,
상기 관통 비아는, 상기 제2 연결부재에 인접한 면의 면적보다 상기 제1 연결부재에 인접한 면의 면적이 작은 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
Wherein the through-via has an area smaller than an area of the surface adjacent to the second connecting member, the area adjacent to the first connecting member.
제1항에 있어서,
상기 반도체 칩의 비활성면과 상기 제1 연결부재의 제2 면 사이에 배치된 접합층을 더 포함하는 반도체 패키지.
The method according to claim 1,
And a bonding layer disposed between the inactive surface of the semiconductor chip and the second surface of the first connecting member.
제1항에 있어서,
상기 제1 연결부재는 상기 반도체 칩에 대응되는 영역에 위치한 방열 패턴을 더 포함하는 반도체 패키지.
The method according to claim 1,
Wherein the first connection member further comprises a heat radiation pattern located in a region corresponding to the semiconductor chip.
제8항에 있어서,
상기 제1 재배선층은 적어도 하나의 배선패턴을 포함하며,
상기 방열 패턴은 상기 적어도 하나의 배선패턴 중 하나와 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
9. The method of claim 8,
Wherein the first rewiring layer includes at least one wiring pattern,
Wherein the heat radiation pattern is located at the same level as one of the at least one wiring pattern.
제1항에 있어서,
상기 제1 연결부재의 제1 면에 배치된 제1 패시베이션층을 더 포함하며,
상기 제1 패시베이션층은 상기 제1 재배선층의 일부 영역을 노출시키는 복수의 개구를 갖는 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
Further comprising a first passivation layer disposed on a first side of the first connecting member,
Wherein the first passivation layer has a plurality of openings exposing a partial area of the first redistribution layer.
제1항에 있어서,
상기 제2 연결부재의 제2 면에 배치되며 상기 제2 재배선층에 연결된 전기 연결 구조체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
Further comprising: an electrical connection structure disposed on a second surface of the second connection member and connected to the second rewiring layer.
제11항에 있어서,
상기 제2 연결부재의 제2 면에 배치된 제2 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
12. The method of claim 11,
And a second passivation layer disposed on a second side of the second connection member.
제11항에 있어서,
상기 제2 연결부재의 제2 면에 배치되며 상기 제3 재배선층과 상기 전기 연결구조체를 연결하는 언더범프 금속층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
12. The method of claim 11,
Further comprising an under bump metal layer disposed on a second surface of the second connection member and connecting the third re-distribution layer and the electrical connection structure.
제1항에 있어서,
상기 제1 연결부재의 절연 부재는 감광성 절연물질을 포함하는 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
Wherein the insulating member of the first connecting member comprises a photosensitive insulating material.
서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에 매립된 제1 재배선층을 포함하며 상기 제2 면에 형성되며 상기 제1 재배선층의 일부 영역에 연결된 홀을 갖는 제1 연결부재;
접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 제1 연결부재의 제2 면에 마주하도록 상기 제1 연결부재 상에 배치된 반도체 칩;
상기 제1 연결부재의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재; 및
상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 접속 비아와, 상기 봉합재의 제2 영역을 관통하며 상기 제1 연결부재의 홀을 통해서 상기 제1 재배선층에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 접속 비아 및 상기 관통 비아에 일체화된 구조를 갖는 배선 패턴을 포함하는 제2 재배선층을 포함하는 반도체 패키지.


And a hole formed in the second surface and connected to a part of the first rewiring layer, the first rewiring layer including a first rewiring layer embedded in the insulating member and a first surface having a first surface and a second surface opposite to each other, A first connecting member;
A semiconductor chip disposed on the first connection member such that the inactive surface faces the second surface of the first connection member, the semiconductor chip having an active surface on which the connection electrode is located and an inactive surface opposite to the active surface;
A sealing member disposed on a second surface of the first connection member and including a photosensitive insulating material, the sealing member having a first region covering the active surface of the semiconductor chip and a second region surrounding the semiconductor chip; And
A through via connected to the first region of the sealing material and connected to the connecting electrode, a through via connected to the first re-wiring layer through the hole of the first connecting member through the second region of the sealing material, And a second rewiring layer disposed on the first via hole and including a wiring pattern having a structure integrated with the connection via and the through via.


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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210133840A (en) * 2020-04-28 2021-11-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Thermal dissipation in semiconductor devices
US11942390B2 (en) 2020-04-28 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075260B2 (en) * 2018-10-31 2021-07-27 Qualcomm Incorporated Substrate comprising recessed interconnects and a surface mounted passive component
KR20210022785A (en) * 2019-08-20 2021-03-04 삼성디스플레이 주식회사 Display device
US11139179B2 (en) * 2019-09-09 2021-10-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
KR20220042705A (en) 2020-09-28 2022-04-05 삼성전자주식회사 Semiconductor package and method of manufacturing the semiconductor package
US11876085B2 (en) 2021-06-25 2024-01-16 Qualcomm Incorporated Package with a substrate comprising an embedded capacitor with side wall coupling

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105723B2 (en) * 2001-03-16 2006-09-12 Basf Plant Science Gmbh Sugar and lipid metabolism regulators in plants
US20080157316A1 (en) 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
JP5977051B2 (en) 2012-03-21 2016-08-24 新光電気工業株式会社 Semiconductor package, semiconductor device, and semiconductor package manufacturing method
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9831214B2 (en) * 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9583472B2 (en) 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
KR20160132751A (en) 2015-05-11 2016-11-21 삼성전기주식회사 Electronic component package and method of manufacturing the same
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10068844B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR20170043427A (en) 2015-10-13 2017-04-21 삼성전기주식회사 Electronic component package and manufacturing method for the same
KR101933409B1 (en) 2015-12-16 2019-04-05 삼성전기 주식회사 Electronic component package and manufactruing method of the same
US10204883B2 (en) * 2016-02-02 2019-02-12 Taiwan Semidonductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US20180076179A1 (en) * 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10134683B2 (en) * 2017-02-10 2018-11-20 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10468340B2 (en) * 2017-06-16 2019-11-05 Advanced Semiconductor Engineering, Inc. Wiring structure and semiconductor package having the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210133840A (en) * 2020-04-28 2021-11-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Thermal dissipation in semiconductor devices
US11355410B2 (en) 2020-04-28 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices
US11942390B2 (en) 2020-04-28 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices

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