KR20190072412A - Composition for etching and manufacturing method of semiconductor device using the same - Google Patents

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Abstract

The present invention relates to a silicon nitride film etching composition capable of selectively removing a nitride film while minimizing an etching rate of an oxide film, and to a production method of a semiconductor device using the same, wherein the silicon nitride film etching composition comprises phosphoric acid, metaphosphoric acid, an ammonium salt compound, and water.

Description

식각용 조성물 및 이를 이용한 반도체 소자의 제조방법{COMPOSITION FOR ETCHING AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a composition for etching and a method for manufacturing a semiconductor device using the composition.

본 발명은 고선택비의 식각용 조성물 및 이를 식각 공정에 적용하여 반도체 소자를 제조하는 방법에 관한 것이다.The present invention relates to an etching composition having a high selectivity, and a method for manufacturing the semiconductor device by applying the etching composition to an etching process.

반도체 소자에 있어서, 실리콘 산화막(SiO2) 등의 산화막과 실리콘 질화막(SiNx) 등의 질화막은 대표적인 절연막으로 각각 단독, 또는 1층 이상의 막들이 교대로 적층된 구조를 갖는다. 이러한 산화막과 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다.In a semiconductor device, an oxide film such as a silicon oxide film (SiO 2 ) and a nitride film such as a silicon nitride film (SiN x ) are typical insulating films each having a structure in which one or more films are alternately laminated. The oxide film and the nitride film are also used as a hard mask for forming a conductive pattern such as a metal wiring.

상기 질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 인산(phosphoric acid)과 탈이온수(deionized water)가 혼합된 식각용 조성물이 사용되고 있다. 이때, 상기 탈이온수는 식각율 감소 및 산화막에 대한 식각 선택성의 변화를 방지하기 위해 첨가되고 있으나, 습식 식각 공정을 통한 질화막 제거 시 탈이온수 양의 미세한 변화에 의해 불량이 발생하는 문제가 있었다. 또한, 산화막에 대한 질화막의 식각 선택비의 저하로 인해 질화막을 요구되는 수준으로 식각 하는데 한계가 있었다.In the wet etching process for removing the nitride film, an etching composition in which phosphoric acid and deionized water are mixed is generally used. At this time, the deionized water is added to reduce the etching rate and prevent the change of the etching selectivity to the oxide film. However, there is a problem that the deionized water is defective due to a minute change in the amount of deionized water when the nitride film is removed by the wet etching process. Further, there is a limit in etching the nitride film to a required level due to a decrease in the etching selectivity ratio of the nitride film to the oxide film.

일례로, 플래시 메모리 소자의 소자 분리 공정에서 질화막과 산화막의 식각이 이루어지는데, 이때, 발생하는 문제를 도면을 참조하여 구체적으로 설명하면 다음과 같다.For example, in a device isolation process of a flash memory device, a nitride film and an oxide film are etched. The problems occurring at this time will be described in detail with reference to the drawings.

도 1을 참조하면, 기판(10) 상에 터널산화막(11), 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 차례로 형성한 후, 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 선택적으로 식각하여 트렌치를 형성한다. 이어서, 트렌치를 갭필(gapfill)할 때까지 SOD(Spin on Dielectric) 산화막(15)을 형성한 후, 패드질화막(14)을 연마정지막으로 하여 SOD 산화막(15)에 대해 CMP 공정을 실시한다.1, a tunnel oxide film 11, a polysilicon film 12, a buffer oxide film 13 and a pad nitride film 14 are sequentially formed on a substrate 10, and then a polysilicon film 12, The oxide film 13 and the pad nitride film 14 are selectively etched to form a trench. Subsequently, a SOD (Spin on Dielectric) oxide film 15 is formed until the trench is gapfilled, and the CMP process is performed on the SOD oxide film 15 using the pad nitride film 14 as a polishing stop film.

다음, 도 2를 참조하면, 인산을 함유하는 식각용 조성물로 습식 식각 공정을 실시하여 패드질화막(14)을 제거한 후, 세정 공정을 실시하여 버퍼산화막(13)을 제거한다. 이와 같은 과정을 통해 필드 영역에는 소자분리막(15A)이 형성된다.Next, referring to FIG. 2, a wet etching process is performed on the etching composition containing phosphoric acid to remove the pad nitride film 14, followed by a cleaning process to remove the buffer oxide film 13. Through such a process, a device isolation film 15A is formed in the field region.

그런데 상기 패드질화막(14) 제거를 위한 습식 식각 공정에 인산을 함유하는 식각용 조성물이 사용될 경우, 산화막에 대한 질화막의 식각 선택비 저하로 인해 패드질화막(14)뿐만 아니라 SOD 산화막(15)까지 식각되어 유효 산화막 높이(Effective Field Oxide Height, EFH)를 조절하는 것이 어려워진다. 이는 질화막 제거를 위한 충분한 습식 식각 시간을 확보할 수 없거나 추가적인 공정이 필요하여 식각 효율을 저하시키게 되며, 변화를 유발하여 소자의 특성에 악영항을 미치게 된다.However, when a composition for etching containing phosphoric acid is used in the wet etching process for removing the pad nitride film 14, since the etch selectivity of the nitride film with respect to the oxide film is lowered, So that it becomes difficult to control the effective field oxide height (EFH). This can not ensure a sufficient wet etching time for removing the nitride film, or an additional process is required to lower the etching efficiency and cause a change, which may adversely affect the characteristics of the device.

상기 인산 함유 식각용 조성물의 식각 선택비를 개선하기 위해 인산에 불산(HF) 또는 질산(HNO3)이 첨가된 식각용 조성물이 개시된 바 있으나, 이는 오히려 질화막과 산화막의 식각 선택비를 저해시키는 결과를 초래하였다. 또한, 인산에 규산염, 또는 규산이 첨가된 식각용 조성물도 개시된 바 있으나, 상기 규산염, 또는 규산에 의해 기판에 파티클이 발생되어 반도체 소자의 신뢰성을 저하시키는 문제가 있었다.(HF) or nitric acid (HNO 3 ) is added to the phosphoric acid in order to improve the etch selectivity of the phosphoric acid-containing etching composition. However, this results in the effect of inhibiting the etch selectivity of the nitride film and the oxide film Respectively. In addition, although a composition for etching having phosphoric acid added with silicate or silicate has been disclosed, there is a problem that particles are generated on the substrate by the silicate or silicic acid, thereby lowering the reliability of the semiconductor device.

따라서 산화막에 대하여 질화막을 선택적으로 식각하면서 파티클 발생 등을 유발시키지 않는 고선택비의 식각용 조성물이 요구되고 있는 실정이다.Therefore, there is a need for a composition for etching a high selectivity ratio that does not cause generation of particles while selectively etching a nitride film with respect to an oxide film.

대한민국 공개특허 제2013-0042273호 (공개일: 2013. 4. 26)Korean Patent Publication No. 2013-0042273 (Publication date: March 26, 2014)

본 발명은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 반도체 소자의 특성에 악영향을 미치는 파티클 발생 등이 유발되지 않는 고선택비의 실리콘 질화막 식각용 조성물을 제공하고자 한다.Disclosed is a composition for etching a silicon nitride film having a high selectivity ratio which can selectively remove a nitride film while minimizing an etching rate of an oxide film and does not cause generation of particles which adversely affect the characteristics of a semiconductor device.

또한, 본 발명은 상기 식각용 조성물을 이용한 반도체 소자의 제조방법을 제공하고자 한다.The present invention also provides a method of manufacturing a semiconductor device using the etching composition.

상기 과제를 해결하기 위해 본 발명은, 인산, 메타인산, 암모늄염계 화합물 및 물을 포함하는 실리콘 질화막 식각용 조성물을 제공한다.In order to solve the above problems, the present invention provides a composition for etching a silicon nitride film comprising phosphoric acid, metaphosphoric acid, an ammonium salt compound and water.

또한, 본 발명은, 상기 식각용 조성물로 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.Further, the present invention provides a method of manufacturing a semiconductor device comprising etching the insulating film with the etching composition.

본 발명의 식각용 조성물은 산화막에 대한 질화막의 식각 선택비가 높아 산화막의 식각속도가 조절됨에 따라 유효 산화막 높이(EFH)를 용이하게 조절할 수 있다. 또한 본 발명의 식각용 조성물은 질화막 제거 시 산화막의 막질 손상, 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생 등이 방지되어 반도체 소자의 신뢰성을 향상시킬 수 있다.The etching composition of the present invention has a high etch selectivity to a nitride film for an oxide film, so that the effective oxide film height (EFH) can be easily controlled by adjusting the etching rate of the oxide film. In addition, the etching composition of the present invention can prevent damage to the oxide film due to the removal of the nitride film, deterioration of electrical characteristics due to etching of the oxide film, generation of particles, and the like, and reliability of the semiconductor device can be improved.

따라서, 본 발명의 식각용 조성물은 산화막에 대하여 질화막의 선택적 제거가 요구되는 반도체 소자의 제조 공정(예를 들어, 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등)에 유용하게 사용되어 반도체 소자의 제조 공정의 효율을 향상시키는데 기여할 수 있다.Therefore, the etching composition of the present invention can be applied to a manufacturing process of a semiconductor device (for example, a device isolation process of a flash memory device, a process of forming a pipe channel of a 3D flash memory device, , A process of forming a diode in a phase change memory, etc.), thereby contributing to an improvement in the efficiency of the manufacturing process of the semiconductor device.

도 1 및 도 2는 종래의 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 3 내지 도 5는 본 발명의 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 6 내지 도 11은 본 발명의 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 12 및 도 13은 본 발명의 또 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
1 and 2 are process cross-sectional views for explaining a device isolation process of a conventional flash memory device.
3 to 5 are cross-sectional views illustrating a device isolation process of a flash memory device including an etching process using an etching composition according to an example of the present invention.
6 to 11 are cross-sectional views illustrating a process of forming a pipe channel of a flash memory device including an etching process using an etching composition according to another embodiment of the present invention.
12 and 13 are cross-sectional views illustrating a process of forming a diode in a phase-change memory including an etching process using an etching composition according to another example of the present invention.

일반적인 인산계 식각용 조성물을 실리콘 질화막의 습식 식각에 사용하는 경우, 식각 공정이 진행되면서 식각 속도가 저하되는 문제가 발생하는 것을 고려하여, 메타인산과 인산을 포함하는 식각용 조성물을 이용하였다. 이는, 식각용 조성물 내에서 인산을 지속적으로 공급하면서, 일정한 식각 속도를 유지하게 되고 이에 따라 실리콘 질화막 전체에서 균일하면서도 선택적인 식각이 가능하게 하는 시도가 이루어져 왔다.When a composition for general phosphoric acid etching is used for wet etching of a silicon nitride film, an etching composition containing metaphosphoric acid and phosphoric acid is used in consideration of the problem that the etching rate is lowered as the etching process proceeds. This has been an attempt to maintain a constant etch rate while continuously supplying phosphoric acid in the etching composition, thereby enabling a uniform and selective etch in the entire silicon nitride film.

그러나, 고체 또는 파우더 형태의 메타인산을 인산에 직접 투입하여 식각용 조성물을 제조할 경우, 메타인산을 용해시키기 위해서 높은 온도와 제조시간이 길어지는 문제가 발생하게 된다.However, when preparing a composition for etching by directly introducing meta-phosphoric acid in the form of solid or powder into phosphoric acid, a high temperature and a long manufacturing time are required to dissolve meta-phosphoric acid.

이에, 본 발명에서는 인산 및 메타인산을 포함하는 식각용 조성물에 암모늄염계 화합물을 포함하여 이와 같은 문제를 해결할 수 있었다.Accordingly, the present invention can solve such a problem by including an ammonium salt compound in an etching composition containing phosphoric acid and metaphosphoric acid.

이하, 본 발명을 구체적으로 설명한다.Hereinafter, the present invention will be described in detail.

1. 실리콘 질화막 식각용 조성물1. Silicon nitride film etching composition

본 발명의 실리콘 질화막 식각용 조성물(이하 '식각용 조성물')은 인산, 메타인산, 암모늄염계 화합물, 및 물을 포함한다.The composition for etching a silicon nitride film of the present invention (hereinafter referred to as "composition for etching") includes phosphoric acid, metaphosphoric acid, an ammonium salt compound, and water.

상기 인산은 실리콘 질화물과 반응하여 질화물을 식각할 수 있다. 하기 반응식 1과 같이, 상기 실리콘 질화물은 인산과 반응하여 식각될 수 있다.The phosphoric acid reacts with silicon nitride to etch the nitride. As shown in Reaction Scheme 1 below, the silicon nitride can be etched by reacting with phosphoric acid.

[반응식 1][Reaction Scheme 1]

3Si3N4 + 27H2O + 4H3PO4 → 4(NH4)3PO4 + 9SiO2H2O3Si 3 N 4 + 27H 2 O + 4H 3 PO 4 → 4 (NH 4 ) 3 PO 4 + 9SiO 2 H 2 O

상기 인산의 함량은 식각용 조성물 총 중량을 기준으로 50 내지 90 중량부일 수 있으며, 바람직하게는 80 내지 85 중량부일 수 있다. 상기 인산의 함량이 70 중량부 미만이면, 조성물의 실리콘 질화물의 식각능이 저하될 수 있고, 95 중량부를 초과하면, 실리콘 질화물이 과식각되어 요구되는 식각 프로파일을 얻기 어려울 수 있다.The phosphoric acid content may be 50 to 90 parts by weight, preferably 80 to 85 parts by weight, based on the total weight of the composition for etching. If the content of the phosphoric acid is less than 70 parts by weight, the etching ability of the silicon nitride of the composition may be deteriorated. If the amount exceeds 95 parts by weight, the silicon nitride may over-crystallize and it may be difficult to obtain the required etching profile.

메타인산은 HPO3의 구조를 갖는 화합물로서, 물에 대한 용해도가 인산보다 낮고 물속에서 메타인산에서 인산으로 서서히 전환되기 때문에 질화물을 안정적으로 식각하는 역할을 한다.Metaphosphoric acid is a compound having the structure of HPO 3 , which has a lower solubility in water than water and has a function of stably etching nitride since it is gradually converted from metaphosphoric acid to phosphoric acid in water.

이러한 메타인산의 함량은 식각용 조성물 총 중량을 기준으로 0.01 내지 10 중량부일 수 있으며, 바람직하게는 5 내지 7 중량부일 수 있다. 상기 메타인산의 함량이 0.01 중량부 미만이면, 실리콘 산화막의 식각속도가 빨라 낮은 선택비로 인해 원하는 프로파일을 얻을 수 없고, 10 중량부를 초과하면 실리콘 산화막의 식각이 거의 이루어 지지 않으며 더욱이 실리콘 질화막의 식각속도도 감소할 수 있다.The content of metaphosphoric acid may be 0.01 to 10 parts by weight, preferably 5 to 7 parts by weight, based on the total weight of the composition for etching. If the content of metaphosphoric acid is less than 0.01 part by weight, the desired profile can not be obtained due to the high selectivity of the silicon oxide film due to the high etching rate. If the content exceeds 10 parts by weight, etching of the silicon oxide film is hardly performed, Can also be reduced.

상기 암모늄염계 화합물은 염기성으로, 상기 암모늄염계 화합물 함유 수성 용매에 메타인산을 용해시킬 경우 높은 용해도로 인해 메타인산의 용해가 잘 이루어지며, 이를 인산과 혼합시키면 제조 시간을 단축하여 편의성을 증대시킬 수 있다. 구체적으로, 상기 조성물은 메타인산, 암모늄염계 화합물 및 물을 포함하는 혼합물을 제조하는 단계; 및 상기 혼합물 및 인산을 혼합하는 단계;를 포함하는 제조방법으로 제조될 수 있다.The ammonium salt compound is basic, and when metaphosphoric acid is dissolved in the ammonium salt compound-containing aqueous solvent, dissolution of metaphosphoric acid is performed due to its high solubility, and when it is mixed with phosphoric acid, the production time is shortened, have. Specifically, the composition comprises the steps of: preparing a mixture comprising metaphosphoric acid, an ammonium salt compound and water; And mixing the mixture and phosphoric acid.

이와 같은 암모늄염계 화합물로는 특별히 제한되지는 않으나, 양이온으로서 NH4 +, 1차 암모늄 이온, 2차 암모늄 이온, 3차 암모늄 이온 및 4차 암모늄 이온으로 이루어진 군에서 선택된 1종 이상을 포함하는 것이 바람직하다.Such an ammonium salt compound is not particularly limited but includes at least one selected from the group consisting of NH 4 + , a primary ammonium ion, a secondary ammonium ion, a tertiary ammonium ion and a quaternary ammonium ion as cations desirable.

상기 암모늄염계 화합물은 인산공정에 적합하도록 약염기이며, 고온으로 가열한 공정특성상 열안정성 및 버블이 발생하지 않는 것일 수 있다. 구체적으로, 상기 암모늄염계 화합물은 아세트산 암모늄, 질산 암모늄, 인산 암모늄, 테트라메틸 암모늄 하이드록사이드(tetramethyl ammonium hydroxide, TMAH) 및 테트라에틸 암모늄 하이드록사이드(tetraeethyl ammonium hydroxide, TEAH)으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.The ammonium salt compound is a weak base suitable for the phosphoric acid process, and may not be thermally stable and bubbled due to process characteristics heated at a high temperature. Specifically, the ammonium salt compound is selected from the group consisting of ammonium acetate, ammonium nitrate, ammonium phosphate, tetramethyl ammonium hydroxide (TMAH), and tetraethyl ammonium hydroxide (TEAH) Or more species.

이러한 암모늄염계 화합물 및 메타인산은 0.1 내지 2 : 1 내지 5의 몰비로 포함될 수 있으며, 구체적으로, 0.5 내지 1 : 2 내지 4의 몰비로 포함될 수 있다. 상기 메타인산이 상기 하한치 미만으로 포함될 경우, 메타인산의 용해도가 낮아 인산 내에 혼입시 공저안정화시간이 길어질 수 있고, 상기 메타인산이 상기 상한치를 초과하여 포함될 경우, 투입되는 인산의 양이 감소하여 공정 실리콘 질화막의 식각속도를 저해할 수 있다.Such an ammonium salt compound and metaphosphoric acid may be contained in a molar ratio of 0.1 to 2: 1 to 5, specifically 0.5 to 1: 2 to 4. When the metaphosphoric acid is contained below the lower limit, the solubility of metaphosphoric acid is low, so that the stabilization time can be prolonged when mixed in the phosphoric acid. When the metaphosphoric acid is contained in excess of the upper limit value, The etching rate of the silicon nitride film can be inhibited.

상기 식각용 조성물은 용매로서 물을 포함한다. 예를 들어, 상기 식각용 조성물은 잔량의 물을 포함할 수 있다. 구체적으로, 상기 식각용 조성물은 50 내지 90 중량%의 인산, 0.01 내지 10 중량%의 메타인산, 0.001 내지 5 중량%의 암모늄염계 화합물, 및 5 내지 40 중량%의 물을 포함할 수 있다.The composition for etching includes water as a solvent. For example, the etching composition may comprise residual water. Specifically, the etching composition may contain 50 to 90% by weight of phosphoric acid, 0.01 to 10% by weight of metaphosphoric acid, 0.001 to 5% by weight of an ammonium salt compound, and 5 to 40% by weight of water.

또한, 상기 식각용 조성물은 질화막 식각속도가 50 내지 80 Å/분이고, 산화막 식각속도가 0.00 내지 3.00 Å/분일 수 있다. 구체적으로, 상기 식각용 조성물은 질화막 식각속도가 60 내지 70 Å/분이고, 산화막 식각속도가 0.01 내지 1 Å/분일 수 있다.The etching composition may have a nitride film etching rate of 50 to 80 Å / min and an oxide film etching rate of 0.00 to 3.00 Å / min. Specifically, the etching composition may have a nitride film etching rate of 60 to 70 Å / min and an oxide film etching rate of 0.01 to 1 Å / min.

나아가, 상기 식각용 조성물은 질화막 식각속도 / 산화막 식각속도의 비가 50 이상일 수 있다. 구체적으로, 상기 식각용 조성물은 질화막 식각속도 / 산화막 식각속도의 비가 100 이상, 50 내지 10,000, 100 내지 8,000, 100 내지 3,000, 또는 100 내지 2,000일 수 있다. 질화막 식각속도 / 산화막 식각속도의 비가 상기 범위 내일 경우, 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 산화막에 대한 질화막의 식각 선택비가 높아 산화막의 식각속도가 조절됨에 따라 유효 산화막 높이(EFH)를 용이하게 조절할 수 있다. Further, the etching composition may have a ratio of the nitride film etching rate / the oxide film etching rate of 50 or more. Specifically, the etching composition may have a ratio of a nitride film etching rate / an oxide film etching rate of 100 or more, 50 to 10,000, 100 to 8,000, 100 to 3,000, or 100 to 2,000. When the ratio of the etching rate of the nitride film / the etching rate of the oxide film is within the above range, the nitride film can be selectively removed while minimizing the etching rate of the oxide film, and the etching selectivity of the nitride film to the oxide film is high, (EFH) can be easily controlled.

2. 반도체 소자의 제조방법2. Manufacturing Method of Semiconductor Device

본 발명은 상술한 식각용 조성물을 이용하여 반도체 소자를 제조하는 방법을 제공한다. 구체적으로, 본 발명에 따른 반도체 소자의 제조방법은 상술한 식각용 조성물로 절연막을 식각하는 과정을 포함한다. 보다 구체적으로, 상기 식각용 조성물은 절연막과 산화막이 혼재된 구조에서 절연막을 선택적으로 식각할 수 있다.The present invention provides a method for manufacturing a semiconductor device using the etching composition described above. Specifically, the method for fabricating a semiconductor device according to the present invention includes a step of etching the insulating film with the etching composition described above. More specifically, the etching composition can selectively etch the insulating film in a structure in which the insulating film and the oxide film are mixed.

또한, 상기 절연막은 질화막일 수 있다.Further, the insulating film may be a nitride film.

상기 질화막은 실리콘 질화막(예를 들어, SiN막, SiON막 등)일 수 있다.The nitride film may be a silicon nitride film (for example, a SiN film, a SiON film, or the like).

상기 산화막은 실리콘 산화막(예를 들어, SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 등)일 수 있다.The oxide film may be a silicon oxide film (for example, an SOD (Spin On Dielectric) film, a HDP (High Density Plasma) film, a thermal oxide film, a BPSG (Borophosphate Silicate Glass) film, a PSG (Polysilazane) film, FSG (Fluorinated Silicate Glass) film, LP-TEOS (Low Pressure Tetra Ethyl Ortho Silicate) film, PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) ), An MTD (Medium Temperature Oxide) film, an USP (Undoped Silicate Glass) film, an SOG (Spin On Glass) film, an APL (Advanced Planarization Layer) film, an ALD (Atomic Layer Deposition) film, a PE- ), O3-TEOS (O3-Tetra Ethyl Ortho Silicate) film, or the like).

상기 질화막을 식각하는 방법은 특별히 한정되지 않으나, 습식 식각(예를 들어, 침지시키는 방법, 분사하는 방법)일 수 있다.The method of etching the nitride film is not particularly limited, but may be wet etching (for example, a method of dipping or a method of spraying).

또한, 상기 질화막을 식각하는 식각 온도는 특별히 한정되지 않으며, 다른 공정과 기타 요인을 고려하여 정해질 수 있다. 구체적으로, 상기 식각 온도는 50 내지 300℃일 수 있고, 구체적으로, 100 내지 200℃일 수 있다.The etching temperature at which the nitride film is etched is not particularly limited, and may be determined in consideration of other processes and other factors. Specifically, the etching temperature may be 50 to 300 ° C, and more specifically, 100 to 200 ° C.

본 발명에 따른 반도체 소자의 제조방법은 상술한 식각용 조성물로 질화막을 선택적으로 식각하는 과정을 거쳐 반도체 소자를 제조하기 때문에 종래 식각 공정에서 문제가 되었던 실리콘 이온의 자기 결합 및 반응에 의한 파티클 발생이 방지되어 공정의 안정성을 확보하면서 신뢰성이 우수한 반도체 소자를 제공할 수 있다.The method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device through a process of selectively etching a nitride film with the above composition for etching. Therefore, particle generation due to self-bonding and reaction of silicon ions, It is possible to provide a semiconductor device having excellent reliability while ensuring process stability.

일례로, 반도체 소자 중 플래시 메모리 소자의 소자 분리 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 구체적으로 설명하면 다음과 같다.For example, a case where the above-described composition for etching is used in a device isolation process of a flash memory device among semiconductor devices will be described in detail with reference to the drawings.

도 3을 참조하면, 기판(20) 상에 터널산화막(21), 폴리실리콘막(22), 버퍼산화막(23) 및 패드질화막(24)을 차례로 형성할 수 있다. 이어서, 포토 및 식각 공정을 통해, 패드질화막(24), 버퍼산화막(23), 폴리실리콘막(22) 및 터널산화막(21)을 선택적으로 식각하여, 기판(20)의 소자 분리 영역을 노출시킬 수 있다. 이어서, 패드질화막(24)을 마스크로 이용하여 노출된 기판(20)을 선택적으로 식각하여 표면으로부터 소정 깊이를 갖는 트렌치(25)를 형성할 수 있다.Referring to FIG. 3, a tunnel oxide film 21, a polysilicon film 22, a buffer oxide film 23, and a pad nitride film 24 may be formed in this order on a substrate 20. Subsequently, the pad nitride film 24, the buffer oxide film 23, the polysilicon film 22 and the tunnel oxide film 21 are selectively etched to expose the element isolation regions of the substrate 20 through the photo and etching processes . Subsequently, the exposed substrate 20 may be selectively etched using the pad nitride film 24 as a mask to form the trench 25 having a predetermined depth from the surface.

도 4를 참조하면, 트렌치(25)를 갭필할 때까지 기판(20)의 전면에 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 이용하여 산화막(26)을 형성할 수 있다. 이어서, 패드질화막(24)을 연마정지막으로 하여 산화막(26)에 대해 화학적 기계적 평탄화(Chemical Mechanical Polishing, CMP) 공정을 실시할 수 있다. 이어서, 건식 식각을 이용하여 세정 공정을 실시할 수 있다.Referring to FIG. 4, the oxide film 26 may be formed on the entire surface of the substrate 20 by chemical vapor deposition (CVD) or the like until the trench 25 is formed. Then, the oxide film 26 may be subjected to a chemical mechanical polishing (CMP) process using the pad nitride film 24 as a polishing stop film. Then, a cleaning process can be performed using dry etching.

도 5를 참조하면, 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 패드질화막(24)을 선택적으로 제거한 후, 세정 공정에 의하여 버퍼산화막(23)을 제거할 수 있다. 이로써, 필드 영역에 소자분리막(26A)이 형성된다. 이와 같이 산화막에 대한 질화막의 식각 선택비가 높은 상술한 식각용 조성물을 이용함으로써 트렌치 소자 분리막(shallow trench isolation, STI)에 갭필된 산화막의 식각은 최소화하면서 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 이에 따라 유효 산화막 높이(EFH)를 용이하게 제어할 수 있고, 산화막 손상이나 식각에 의한 전기적 특성 저하 및 파티클 발생이 방지되어 반도체 소자의 특성을 향상시킬 수 있다.Referring to FIG. 5, the buffer oxide film 23 may be removed by selectively removing the pad nitride film 24 by a wet etching process using the etching composition according to the present invention, and then performing a cleaning process. Thus, the element isolation film 26A is formed in the field region. By using the above etching composition having a high etching selectivity to the oxide film, the nitride film can be selectively and completely removed for a sufficient time while minimizing the etching of the oxide film that is gapped in the shallow trench isolation (STI) have. Accordingly, the effective oxide film height (EFH) can be easily controlled, and the oxide film damage or the electrical property degradation due to etching and the generation of particles can be prevented, and the characteristics of the semiconductor device can be improved.

상기 일례는 플래시 메모리 소자에 대하여 설명되었으나, 본 발명의 고선택비의 식각용 조성물은 디램 소자의 소자 분리 공정에도 이용될 수 있다.Although the above example has been described for the flash memory device, the composition for etching the high selectivity of the present invention can also be used for the device isolation process of the DRAM device.

다른 일례로, 반도체 소자 중 플래시 메모리 소자의 채널 형성 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 설명하면 다음과 같다.As another example, a case where the above-described etching composition is used in a channel forming process of a flash memory device among semiconductor devices will be described with reference to the drawings.

도 6을 참조하면, 기판(30) 상에 파이프 채널 형성을 위한 질화막(32)이 매립된 파이프 게이트 전극막(31)을 형성할 수 있다. 파이프 게이트 전극막(31)을 이루는 제1 및 제2 도전막(31A 및 31B)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 구체적으로, 기판(30) 상에 제1 도전막(31A)을 형성하고, 제1 도전막(31A) 상에 질화막을 증착하고, 이 질화막을 패터닝하여 파이프 채널 형성을 위한 질화막(32)을 형성한 후, 질화막(32)에 의하여 드러나는 제1 도전막(31A) 상에 제2 도전막(31B)을 형성할 수 있다. 이 제1 및 제2 도전막(31A 및 31B)이 파이프 게이트 전극막(31)을 이룰 수 있다.Referring to FIG. 6, a pipe gate electrode film 31 in which a nitride film 32 for forming a pipe channel is buried may be formed on a substrate 30. The first and second conductive films 31A and 31B constituting the pipe gate electrode film 31 may include, for example, impurity-doped polysilicon. Specifically, a first conductive film 31A is formed on the substrate 30, a nitride film is deposited on the first conductive film 31A, and the nitride film is patterned to form a nitride film 32 for forming a pipe channel The second conductive film 31B can be formed on the first conductive film 31A exposed by the nitride film 32. [ The first and second conductive films 31A and 31B can form the pipe gate electrode film 31. [

이어서, 상기 공정 결과물 상에 수직 방향으로 적층되는 복수개의 메모리 셀 형성을 위하여 제1 층간절연막(33) 및 제1 게이트 전극막(34)을 교대로 적층할 수 있다. 이하, 설명의 편의를 위하여, 제1 층간절연막(33) 및 제1 게이트 전극막(34)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다. 여기서, 제1 층간절연막(33)은 복수층의 메모리 셀 간 분리를 위한 것으로, 예를 들어, 산화막을 포함할 수 있고, 제1 게이트 전극막(34)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이때, 도 6에는 6층의 제1 게이트 전극막(34)이 도시되어 있으나, 이에 한정되는 것은 아니다.Then, the first interlayer insulating film 33 and the first gate electrode film 34 may be alternately stacked to form a plurality of memory cells stacked in the vertical direction on the process result. Hereinafter, for convenience of explanation, a structure in which the first interlayer insulating film 33 and the first gate electrode film 34 are alternately stacked is referred to as a cell gate structure CGS. Here, the first interlayer insulating film 33 is for isolating a plurality of memory cells, and may include, for example, an oxide film. The first gate electrode film 34 may be formed of, for example, Silicon. Here, the first gate electrode layer 34 of six layers is illustrated in FIG. 6, but the present invention is not limited thereto.

이어서, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 질화막(32)을 노출시키는 한 쌍의 제1 및 제2 홀(H1, H2)을 형성할 수 있다. 상기 제1 및 제2 홀(H1, H2)은 메모리 셀의 채널 형성을 위한 공간일 수 있다.Next, a pair of first and second holes H1 and H2 for exposing the nitride film 32 can be formed by selectively etching the cell gate structure CGS. The first and second holes H1 and H2 may be spaces for channel formation of a memory cell.

도 7을 참조하면, 제1 및 제2 홀(H1, H2) 내에 매립되는 질화막(35)을 형성할 수 있다. 이 질화막(35)은 후술하는 트렌치 형성 공정(도 8 참조)에서 제1 및 제2 홀(H1, H2)에 의하여 제1 게이트 전극막(34)이 노출되어 있는 경우 발생할 수 있는 손상을 방지하기 위한 것일 수 있다.Referring to FIG. 7, a nitride film 35 buried in the first and second holes H1 and H2 may be formed. This nitride film 35 prevents damages that may occur when the first gate electrode film 34 is exposed by the first and second holes H1 and H2 in a trench forming process (see FIG. 8) .

도 8을 참조하면, 복수층의 제1 게이트 전극막(34)이 제1 및 제2 홀(H1, H2) 별로 분리되도록 한 쌍의 제1 및 제2 홀(H1, H2) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 트렌치(S)를 형성할 수 있다.Referring to FIG. 8, a plurality of first gate electrode layers 34 are formed on the first and second holes H1 and H2 so as to be separated by the first and second holes H1 and H2. The trench S can be formed by selectively etching the structure CGS.

도 9를 참조하면, 트렌치(S) 내에 매립되는 희생막(36)을 형성할 수 있다.Referring to FIG. 9, a sacrificial layer 36 buried in the trench S may be formed.

도 10을 참조하면, 상기 공정 결과물 상에, 선택 트랜지스터의 형성을 위하여 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)을 순차적으로 형성할 수 있다. 이하, 설명의 편의를 위하여, 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다. 상기 제2 층간절연막(37)은 예를 들어, 산화막을 포함할 수 있고, 제2 게이트 전극막(38)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.Referring to FIG. 10, a second interlayer insulating film 37, a second gate electrode film 38, and a second interlayer insulating film 37 may be sequentially formed on the resultant process to form a selection transistor. Hereinafter, for convenience of explanation, the stacked structure of the second interlayer insulating film 37, the second gate electrode film 38 and the second interlayer insulating film 37 is referred to as a select gate structure SGS. The second interlayer insulating film 37 may include, for example, an oxide film, and the second gate electrode film 38 may include, for example, impurity-doped polysilicon.

이어서, 선택 게이트 구조물(SGS)을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀(H1, H2)에 매립된 질화막(35)을 노출시키는 제3 및 제4 홀(H3, H4)을 형성한다. 상기 제3 및 제4 홀(H3, H4)은 선택 트랜지스터의 채널이 형성될 영역이다.Subsequently, the selective gate structure SGS is selectively etched to form third and fourth holes H3 and H4 for exposing the nitride film 35 buried in the pair of first and second holes H1 and H2. do. The third and fourth holes H3 and H4 are regions in which the channel of the selection transistor is to be formed.

도 11을 참조하면, 제3 및 제4 홀(H3, H4)에 의하여 드러나는 질화막(35) 및 그 하부의 질화막(32)을 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 선택적으로 제거할 수 있다. 이 공정 결과, 메모리 셀의 채널막이 형성될 한 쌍의 셀 채널 홀(H5, H6)과, 셀 채널 홀(H5, H6) 하부에 배치되어 이들을 상호 연결시키는 파이프 채널 홀(H7)이 형성될 수 있다. 이와 같이 본 발명의 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거하여, 프로파일의 손실없이 파이프 채널을 정확하게 형성할 수 있다. 또한, 종래에 문제시 되었던 파티클 발생을 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.11, the nitride film 35 exposed by the third and fourth holes H3 and H4 and the nitride film 32 thereunder are selectively removed by a wet etching process using the etching composition according to the present invention. can do. As a result of this process, a pair of cell channel holes (H5 and H6) in which the channel film of the memory cell is to be formed and a pipe channel hole (H7) disposed under the cell channel holes (H5 and H6) have. As described above, by using the composition for etching of high selectivity of the present invention, the nitride film can be completely and selectively removed for a sufficient time without loss of the oxide film, and the pipe channel can be accurately formed without loss of the profile. In addition, it is possible to prevent the generation of particles, which has been a problem in the prior art, and to secure the stability and reliability of the process.

이후 후속 공정, 예를 들어 플로팅 게이트 형성 공정 및 컨트롤 게이트 형성 공정 등을 수행하여 플래시 메모리 소자를 형성할 수 있다.Thereafter, a flash memory device can be formed by performing a subsequent process, for example, a floating gate forming process and a control gate forming process.

또 다른 일례로, 반도체 소자 중 상변화 메모리 소자의 다이오드 형성 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 설명하면 다음과 같다.As another example, a case where the above-described composition for etching is used in the process of forming a diode in a phase-change memory device of a semiconductor device will be described with reference to the drawings.

도 12를 참조하면, 기판(40) 상에 도전 영역(41)을 노출하는 개구부를 갖는 절연구조물이 제공된다. 상기 도전 영역(41)은 예컨대 n+ 불순물 영역일 수 있다. 이어서, 개구부가 일부 매립하도록 폴리실리콘막(42)을 형성한 후, 불순물을 이온 주입하여 다이오드를 형성할 수 있다. 이어서, 폴리실리콘막(42) 상부에 티타늄실리사이드막(43)을 형성할 수 있다. 티타늄실리사이드막(43)은 티타늄막을 형성한 후 폴리실리콘막(42)과 반응하도록 열처리함으로써 형성될 수 있다. 이어서, 티타늄실리사이드막(43) 상부에 티타늄질화막(44) 및 질화막(45)을 순서대로 형성할 수 있다. 이어서, 하드마스크를 이용한 건식 식각 공정을 수행하여 형성된 다이오드 사이의 고립된 공간에 산화막(46)을 형성한 후, CMP 공정을 수행하여 각각 분리된 하부전극의 1차 구조를 형성할 수 있다.Referring to FIG. 12, an insulating structure is provided having an opening exposing a conductive region 41 on a substrate 40. The conductive region 41 may be, for example, an n + impurity region. Subsequently, after the polysilicon film 42 is formed so that the openings are partly buried, a diode can be formed by ion implantation of impurities. Then, a titanium silicide film 43 may be formed on the polysilicon film 42. The titanium silicide film 43 may be formed by forming a titanium film and then heat-treating the titanium silicide film 43 to react with the polysilicon film 42. Then, the titanium nitride film 44 and the nitride film 45 can be sequentially formed on the titanium silicide film 43. Next, an oxide film 46 may be formed in an isolated space between the diodes formed by performing a dry etching process using a hard mask, and then a CMP process may be performed to form the primary structure of the separated lower electrode.

도 13을 참조하면, 상기 공정 결과물에 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정을 실시하여 상부의 질화막(45)을 선택적으로 제거할 수 있다. 이와 같이 질화막 제거 시에 본 발명의 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실없이 충분한 시간 동안 질화막을 선택적으로 완전하게 제거할 수 있다. 또한, 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하여 반도체 소자 특성을 향상시킬 수 있다.Referring to FIG. 13, the upper nitride layer 45 may be selectively removed by performing a wet etching process using the etching composition according to the present invention. By using the composition for etching the high selectivity ratio of the present invention at the time of removing the nitride film as described above, the nitride film can be selectively and completely removed for a sufficient time without loss of the oxide film. In addition, it is possible to prevent the deterioration of the electrical characteristics and the generation of particles due to damage of the oxide film or the etching of the oxide film, thereby improving the characteristics of the semiconductor device.

이어서, 질화막(45)이 제거된 공간에 티타늄을 증착하여 하부전극을 형성할 수 있다.Then, titanium may be deposited in the space where the nitride film 45 is removed to form the lower electrode.

이하 본 발명을 실시예를 통하여 상세히 설명하면 다음과 같다. 단, 하기 실시예는 본 발명을 예시하는 것일 뿐, 본 발명이 하기 실시예에 의해 한정되는 것은 아니다.Hereinafter, the present invention will be described in detail with reference to examples. However, the following examples are illustrative of the present invention, and the present invention is not limited by the following examples.

[실시예][Example]

실시예 1 내지 7. 식각용 조성물Examples 1 to 7. Etching compositions

하기 표 1의 조성을 갖는 식각용 조성물을 제조하였으며, 구체적으로, 암모늄염계 화합물과 메타인산을 교반하여 충분히 녹인 후 이를 인산에 첨가하여 식각용 조성물을 제조하였다.Specifically, an ammonium salt compound and metaphosphoric acid were stirred and sufficiently dissolved, and the resulting mixture was added to phosphoric acid to prepare an etching composition.

성분 (중량%)Component (% by weight) 실시예 1Example 1 실시예 2Example 2 실시예 3Example 3 실시예 4Example 4 실시예 5Example 5 실시예 6Example 6 실시예 7Example 7 인산Phosphoric acid 7575 6565 9292 8585 7575 8080 8383 메타인산Metaphosphoric acid 77 55 55 0.0050.005 1010 66 66 암모늄염계 화합물Ammonium salt compound 인산암모늄Ammonium phosphate -- 1One -- 0.0050.005 -- 22 0.10.1 염산암모늄Ammonium chloride -- -- 1One -- 1One -- -- TMAHTMAH 1One -- -- -- -- -- -- water 1717 2929 22 14.9914.99 1414 1212 10.910.9 합계(중량%)Total (% by weight) 100100 100100 100100 100100 100100 100100 100100

비교예 1 내지 3.Comparative Examples 1 to 3.

하기 표 2의 조성을 갖는 식각용 조성물을 실시예 1과 동일한 방법으로 제조하였다.The composition for etching having the composition shown in the following Table 2 was prepared in the same manner as in Example 1.

성분ingredient 비교예 1Comparative Example 1 비교예 2Comparative Example 2 비교예 3Comparative Example 3 인산Phosphoric acid 7575 8080 8585 메타인산Metaphosphoric acid 77 55 -- 암모늄염계 화합물Ammonium salt compound 인산암모늄Ammonium phosphate -- -- -- 염산암모늄Ammonium chloride -- -- 0.50.5 TMAHTMAH -- -- -- 카르복실산Carboxylic acid 1One -- -- water 1717 1515 14.514.5 합계(중량%)Total (% by weight) 100100 100100 100100

실험예 1. 선택비 측정Experimental Example 1. Selection ratio measurement

실시예 1 내지 7 및 비교예 1 내지 3의 식각용 조성물을 이용하여 165 ℃에서 질화막 및 산화막에 대한 식각을 실시하였고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도를 측정하여 하기 표 3에 나타내었다. The nitride and oxide films were etched at 165 ° C. using the compositions for etching of Examples 1 to 7 and Comparative Examples 1 to 3, and the film thickness was measured using an ellipsometer (NANO VIEW, SEMG-1000) The etch rates for the nitride and oxide films were measured and are shown in Table 3 below.

구체적으로, 표 3의 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이다.Specifically, the etching rate in Table 3 is calculated by dividing the film thickness before etching treatment of each film by the etching time (minutes) after etching each film for 300 seconds and the difference in film thickness after etching treatment.

구분division 질화막 식각속도(Å/min)Nitride film etching rate (Å / min) 산화막 식각속도(Å/min)The oxide etch rate (Å / min) 질화막 식각속도 / 산화막 식각속도Nitride film etching rate / oxide film etching rate 실시예 1Example 1 65.1465.14 0.120.12 542.8542.8 실시예 2Example 2 43.7843.78 0.030.03 1459.31459.3 실시예 3Example 3 87.5687.56 0.750.75 116.7116.7 실시예 4Example 4 72.6172.61 1.521.52 47.7747.77 실시예 5Example 5 64.6164.61 0.010.01 64616461 실시예 6Example 6 66.0166.01 0.20.2 330.1330.1 실시예 7Example 7 65.5665.56 1.231.23 53.353.3 비교예 1Comparative Example 1 72.0772.07 2.032.03 35.535.5 비교예 2Comparative Example 2 70.8670.86 2.252.25 31.531.5 비교예 3Comparative Example 3 71.571.5 2.22.2 32.532.5

표 3을 참조하면, 실시예 1 내지 7의 식각용 조성물은 비교예 1 내지 3의 식각용 조성물에 비해 질화막의 식각 속도가 산화막의 식각 속도보다 현저하게 높은 것을 확인할 수 있다. 이러한 점은 본 발명의 식각용 조성물이 질화막을 선택적으로 식각한다는 것을 뒷받침하는 것으로 볼 수 있다.Referring to Table 3, it can be seen that the etching compositions of Examples 1 to 7 are significantly higher in etching rate of the nitride film than those of the etching compositions of Comparative Examples 1 to 3. This can be seen as supporting that the etching composition of the present invention selectively etches the nitride film.

20, 30, 40: 기판 21: 터널산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제 1 층간절연막
34: 제 1 게이트 전극막 37: 제 2 층간절연막
38: 제 2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막
20, 30, 40: substrate 21: tunnel oxide film
22: polysilicon film 23: buffer oxide film
24: pad nitride film 25: trench
26: oxide film 26A: element isolation film
31: pipe gate electrode film 32, 35: nitride film
36: sacrificial layer 33: first interlayer insulating film
34: first gate electrode film 37: second interlayer insulating film
38: second gate electrode film 41: conductive region
42: polysilicon film 43: titanium silicide film
44: titanium nitride film 45: nitride film
46: oxide film

Claims (9)

인산, 메타인산, 암모늄염계 화합물 및 물을 포함하는, 실리콘 질화막 식각용 조성물.Phosphoric acid, metaphosphoric acid, an ammonium salt-based compound, and water. 청구항 1에 있어서,
상기 암모늄염계 화합물은 양이온으로서 NH4 +, 1차 암모늄 이온, 2차 암모늄 이온, 3차 암모늄 이온 및 4차 암모늄 이온으로 이루어진 군에서 선택된 1종 이상을 포함하는, 실리콘 질화막 식각용 조성물.
The method according to claim 1,
Wherein the ammonium salt compound comprises at least one selected from the group consisting of NH 4 + , a primary ammonium ion, a secondary ammonium ion, a tertiary ammonium ion, and a quaternary ammonium ion as cations.
청구항 2에 있어서,
상기 암모늄염계 화합물은 아세트산 암모늄, 질산 암모늄, 인산 암모늄, 테트라메틸 암모늄 하이드록사이드(tetramethyl ammonium hydroxide, TMAH) 및 테트라에틸 암모늄 하이드록사이드(tetraeethyl ammonium hydroxide, TEAH)으로 이루어진 군에서 선택된 1종 이상을 포함하는, 실리콘 질화막 식각용 조성물.
The method of claim 2,
The ammonium salt compound may be at least one selected from the group consisting of ammonium acetate, ammonium nitrate, ammonium phosphate, tetramethyl ammonium hydroxide (TMAH), and tetraethyl ammonium hydroxide (TEAH) By weight based on the total weight of the composition.
청구항 1에 있어서,
상기 조성물은 50 내지 90 중량부의 인산 및 0.01 내지 10 중량부의 메타인산을 포함하는, 실리콘 질화막 식각용 조성물.
The method according to claim 1,
Wherein the composition comprises 50 to 90 parts by weight of phosphoric acid and 0.01 to 10 parts by weight of metaphosphoric acid.
청구항 1에 있어서,
상기 조성물이 암모늄염계 화합물과 메타인산을 0.1 내지 2 : 1 내지 5의 몰비로 포함하는, 실리콘 질화막 식각용 조성물.
The method according to claim 1,
Wherein the composition comprises an ammonium salt compound and metaphosphoric acid in a molar ratio of 0.1: 2: 1 to 5: 1.
청구항 1에 있어서,
상기 조성물은 메타인산, 암모늄염계 화합물 및 물을 포함하는 혼합물을 제조하는 단계; 및 상기 혼합물 및 인산을 혼합하는 단계;를 포함하는 제조방법으로 제조되는, 실리콘 질화막 식각용 조성물.
The method according to claim 1,
Said composition comprising the steps of: preparing a mixture comprising metaphosphoric acid, an ammonium salt based compound and water; And mixing the mixture and phosphoric acid. The composition for etching a silicon nitride film according to claim 1,
청구항 1에 있어서,
상기 식각용 조성물은 질화막 식각속도 / 산화막 식각속도의 비가 50 이상인, 실리콘 질화막 식각용 조성물.
The method according to claim 1,
Wherein the composition for etching has a ratio of a nitride film etching rate / an oxide film etching rate of 50 or more.
청구항 1 내지 청구항 7 중 어느 한 항에 따른 식각용 조성물로 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device, comprising etching an insulating film with the composition for etching according to any one of claims 1 to 7. 청구항 8에 있어서,
상기 절연막이 질화막인, 반도체 소자의 제조방법.
The method of claim 8,
Wherein the insulating film is a nitride film.
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