KR20190062917A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20190062917A
KR20190062917A KR1020170161591A KR20170161591A KR20190062917A KR 20190062917 A KR20190062917 A KR 20190062917A KR 1020170161591 A KR1020170161591 A KR 1020170161591A KR 20170161591 A KR20170161591 A KR 20170161591A KR 20190062917 A KR20190062917 A KR 20190062917A
Authority
KR
South Korea
Prior art keywords
task
delay
tasks
delayed
controller
Prior art date
Application number
KR1020170161591A
Other languages
English (en)
Other versions
KR102527925B1 (ko
Inventor
박진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170161591A priority Critical patent/KR102527925B1/ko
Priority to US16/014,703 priority patent/US10838766B2/en
Priority to CN201811352493.XA priority patent/CN109840224B/zh
Publication of KR20190062917A publication Critical patent/KR20190062917A/ko
Application granted granted Critical
Publication of KR102527925B1 publication Critical patent/KR102527925B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/546—Message passing systems or structures, e.g. queues
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G06F9/4887—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues involving deadlines, e.g. rate based, periodic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5027—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals
    • G06F9/5038—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals considering the execution order of a plurality of tasks, e.g. taking priority or time dependency constraints into consideration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2209/00—Indexing scheme relating to G06F9/00
    • G06F2209/50—Indexing scheme relating to G06F9/50
    • G06F2209/5021—Priority
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2209/00—Indexing scheme relating to G06F9/00
    • G06F2209/54—Indexing scheme relating to G06F9/54
    • G06F2209/548—Queue

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

메모리 시스템은 복수의 태스크들의 시작 타임 스탬프들을 저장하고, 현재 태스크의 종료 타임 스탬프와 상기 시작 타임 스탬프들에 근거하여 지연 체크 동작을 수행함으로써 상기 태스크들 중 지연된 태스크를 결정하고, 상기 지연된 태스크에 우선 순위를 부여하도록 구성된 컨트롤러를 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 태스크들의 기아 상태를 방지하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 태스크들의 시작 타임 스탬프들을 저장하고, 현재 태스크의 종료 타임 스탬프와 상기 시작 타임 스탬프들에 근거하여 지연 체크 동작을 수행함으로써 상기 태스크들 중 지연된 태스크를 결정하고, 상기 지연된 태스크에 우선 순위를 부여하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 태스크들의 시작 타임 스탬프들을 저장하는 단계; 현재 태스크의 종료 타임 스탬프와 상기 시작 타임 스탬프들에 근거하여 지연 체크 동작을 수행함으로써 상기 태스크들 중 지연된 태스크를 결정하는 단계; 및 상기 지연된 태스크에 우선 순위를 부여하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 태스크들의 기아 상태를 방지할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 본 발명의 실시 예에 따른 도1의 메모리 시스템의 동작 방법을 설명하기 위한 도면,
도3은 본 발명의 실시 예에 따른 도1의 메모리 시스템의 동작 방법을 설명하기 위한 도면,
도4는 본 발명의 실시 예에 따른 도1의 메모리 시스템의 동작 방법을 도시하는 순서도,
도5는 본 발명의 실시 예에 따른 도1의 메모리 시스템의 동작 방법을 도시하는 순서도,
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 10은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 요청을 처리하기 위해서 메모리 장치(120)를 액세스할 수 있다. 또한, 컨트롤러(110)는 호스트 장치의 요청과 무관하게 메모리 시스템(100)의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해서 메모리 장치(120)를 액세스할 수 있다. 메모리 장치(120)로의 액세스는 라이트 액세스 및 리드 액세스를 포함할 수 있다. 컨트롤러(110)는 메모리 장치(120)의 라이트 동작 및 리드 동작을 제어함으로써 메모리 장치(120)를 액세스할 수 있다. 컨트롤러(110)는 내부 동작들을 태스크 단위로 분할하여 처리할 수 있다.
컨트롤러(110)는 우선 큐(PQ), 노멀 큐(NQ), TS 기록부(111), 지연 체크부(112) 및 태스크 처리부(113)를 포함할 수 있다.
우선 큐(PQ) 및 노멀 큐(NQ)는 태스크 처리부(113)가 실행할 복수의 태스크들을 포함할 수 있다. 태스크 처리부(113)는 태스크의 우선 순위 및 태스크들이 발생된 순서에 따라 우선 큐(PQ) 및 노멀 큐(NQ)에 포함된 태스크들을 실행할 수 있다. 구체적으로, 우선 큐(PQ)에 포함된 태스크, 즉, 최우선 태스크는 노멀 큐(NQ)에 포함된 태스크, 즉, 노멀 태스크보다 먼저 실행될 수 있다. 태스크 처리부(113)는 최우선 태스크가 존재하지 않을 때, 노멀 태스크를 실행할 수 있다. 최우선 태스크들은 우선 큐(PQ)에 삽입된 순서에 따라 순차적으로 수행될 수 있다. 노멀 태스크들은 노멀 큐(NQ)에 삽입된 순서에 따라 순차적으로 수행될 수 있다. 태스크들의 우선 순위는 호스트 장치에 의해 부여되거나 컨트롤러(110)의 관리 정책에 따라 부여될 수 있다.
다만, 최우선 태스크들이 계속적으로 발생하여 그보다 먼저 생성된 노멀 태스크의 실행이 지연될 때, 노멀 태스크는 기아 상태에 놓일 수 있다. 후술될 바와 같이, 지연 체크부(112)는 지연 체크 동작을 통해 태스크의 기아 상태를 방지하여 메모리 시스템(100)의 성능 하락을 방지할 수 있다.
TS 기록부(111)는 우선 큐(PQ) 및 노멀 큐(NQ)에 저장된 태스크들의 시작 타임 스탬프들(RTS)을 저장할 수 있다. 시작 타임 스태프는 대응하는 태스크의 발생 시점에 기록될 수 있다.
지연 체크부(112)는 현재 실행이 완료된 태스크의 종료 타임 스탬프와 TS 기록부(111)에 저장된 태스크들의 시작 타임 스탬프들(RTS)을 비교하여 아직 수행되지 않은 태스크들에 대한 지연 체크 동작을 수행할 수 있다. 종료 타임 스탬프는 현재 태스크의 종료 시점에 타이머를 통해 생성될 수 있다. 태스크 처리부(113)는 지연 체크 동작의 결과에 근거하여 아직 실행되지 않은 태스크들 중에서 지연된 태스크를 우선 실행할 수 있다.
이때, 기아 상태를 실질적으로 방지하기 위해, 지연 체크 동작이 수행되는 태스크는 노멀 태스크들로 제한될 수 있다. 즉, 지연 체크부(112)는 현재 실행이 완료된 태스크의 종료 타임 스탬프와 노멀 태스크들의 시작 타임 스탬프들(RTS)을 비교하여 노멀 태스크들에 대한 지연 체크 동작을 수행할 수 있다. 태스크 처리부(113)는 지연 체크 동작의 결과에 근거하여 아직 실행되지 않은 노멀 태스크들 중에서 지연된 노멀 태스크를 우선 실행할 수 있다.
구체적으로, 지연 체크부(112)는 현재 태스크의 실행이 종료되었을 때, 현재 태스크의 종료 타임 스탬프와 노멀 태스크들의 시작 타임 스탬프들(RTS)을 각각 비교하여 노멀 태스크들의 지연 시간들을 각각 계산할 수 있다. 노멀 태스크의 지연 시간은 현재 태스크의 종료 타임 스탬프와 해당 노멀 태스크의 시작 타임 스탬프(RTS)의 차이일 수 있다.
이어서, 지연 체크부(112)는 지연 시간들에 근거하여 지연된 노멀 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 시간들을 임계 시간과 비교하여 지연된 노멀 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 시간이 임계 시간을 초과하는 노멀 태스크를 지연되었다고 결정할 수 있다.
태스크 처리부(113)는 지연된 노멀 태스크를 우선 큐(PQ)에 삽입하고, 우선 큐(PQ)에 삽입된 순서에 따라 지연된 노멀 태스크를 실행할 수 있다. 실시 예에 따라, 태스크 처리부(113)는 지연 체크 동작에서 지연된 것으로 결정된 태스크를 최우선 순위의 태스크들보다 먼저 실행할 수 있다.
태스크 처리부(113)는, 지연 체크부(112)의 지연 체크 동작에서 지연된 노멀 태스크가 없는 것으로 판단되면, 태스크의 우선 순위 및 태스크들이 발생된 순서에 따라 우선 큐(PQ) 및 노멀 큐(NQ)에 포함된 태스크들을 실행할 수 있다.
실시 예에 따라, 지연 체크부(112)는 태스크의 실행이 종료될 때마다, 지연 체크 동작을 수행할 수 있다. 지연 체크 동작은 최우선 태스크의 실행이 종료된 때 및 노멀 태스크의 실행이 종료된 때에 수행될 수 있다.
실시 예에 따라, 지연 체크부(112)는 현재 태스크의 실행이 종료되었을 때, 현재 태스크의 종료 타임 스탬프와 현재 태스크의 시작 타임 스탬프(RTS)에 근거하여, 지연 체크 동작을 선택적으로 수행할 수 있다.
구체적으로, 지연 체크부(112)는 현재 태스크의 종료 타임 스탬프와 현재 태스크의 시작 타임 스탬프(RTS)에 근거하여 현재 태스크의 실행 시간을 계산할 수 있다. 현재 태스크의 실행 시간은 현재 태스크의 종료 타임 스탬프와 현재 태스크의 시작 타임 스탬프(RTS)의 차이일 수 있다.
이어서, 지연 체크부(112)는 현재 태스크의 실행 시간을 체크 임계 시간과 비교하여 지연 체크 동작을 선택적으로 수행할 수 있다. 구체적으로, 지연 체크부(112)는 현재 태스크의 실행 시간이 체크 임계 시간을 초과할 때, 지연 체크 동작을 수행할 수 있다. 지연 체크부(112)는 현재 태스크의 실행 시간이 체크 임계 시간을 초과하지 않을 때, 지연 체크 동작을 스킵할 수 있다. 지연 체크 동작이 스킵될 때, 태스크 처리부(113)는 태스크들이 발생된 순서 및 호스트 장치에 의해 원시적으로 부여된 우선 순위에 따라 그 다음 태스크를 실행할 수 있다.
따라서, 지연 체크부(112)는 지연 체크 동작을 스킵함으로써 지연 체크 동작으로 인한 오버헤드를 조절할 수 있다.
실시 예에 따라, 지연 체크부(112)는 최우선 태스크 또는 노멀 태스크의 실행이 종료될 때마다, 상기 방법에 따라 지연 체크 동작의 수행 여부를 결정하고, 결정에 따라 지연 체크 동작을 선택적으로 수행할 수 있다.
미도시되었지만, 컨트롤러(110)는 태스크의 시작 타임 스탬프(RTS) 및 종료 타임 스탬프를 결정하고, TS 기록부(111) 및 지연 체크부(112)로 제공하는 타이머를 더 포함할 수 있다.
컨트롤러(110)는 태스크를 2레벨의 우선 순위들, 즉, 최우선 태스크와 노멀 태스크 중 어느 하나로 구분할 수 있다. 그러나, 본 발명의 실시 예에 따르면, 컨트롤러(110)는 태스크를 3레벨 이상의 우선 순위들로 구분하여 실행할 수 있다. 이러한 경우, 지연 체크 동작을 통해 지연된 것으로 결정된 태스크는 현재 우선 순위보다 높은 레벨의 우선 순위를 가지도록 조정된 뒤 실행될 수 있다.
메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다.
메모리 장치(120)는 비휘발성 메모리 장치(120)일 수 있다. 비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치(120), FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
메모리 장치(120)는 휘발성 메모리 장치(120)일 수 있다. 휘발성 메모리 장치(120)는 DRAM(Dynamic Random Access Memory, SDRAM(Synchronous Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등을 포함할 수 있다.
한편, 도1은 메모리 시스템(100)이 1개의 메모리 장치(120)를 포함하는 것으로 도시하나, 데이터 저장 장치에 포함되는 메모리 장치들의 개수는 이에 제한되지 않는다.
도2는 본 발명의 실시 예에 따른 메모리 시스템(100)의 동작 방법을 설명하기 위한 도면이다.
도2를 참조하면, 단계(S21)에서, TS 기록부(111)는 제1 태스크(T1) 내지 제4 태스크(T4)가 발생했을 때, 시작 타임 스탬프(RTS)를 각각 기록할 수 있다. 도2에 도시된 시작 타임 스탬프들(RTS)은 상대적인 값들로 표현된 것일 수 있다. 제1 태스크(T1) 및 제2 태스크(T2)는 최우선 태스크들일 수 있다. 제3 태스크(T3) 및 제4 태스크(T4)는 노멀 태스크들일 수 있다.
단계(S22)에서, 태스크 처리부(113)는 우선 순위 및 발생된 순서에 따라 제1 태스크(T1)를 실행할 수 있다. 지연 체크부(112)는 제1 태스크(T1)의 실행이 종료되었을 때, 제1 태스크(T1)의 종료 타임 스탬프(CTS) "28"을 획득할 수 있다.
단계(S23)에서, 지연 체크부(112)는 노멀 태스크들인 제3 태스크(T3) 및 제4 태스크(T4)에 대해 지연 체크 동작을 수행할 수 있다. 지연 체크부(112)는 제1 태스크(T1)의 종료 타임 스탬프(CTS)와 제3 태스크(T3) 및 제4 태스크(T4)의 시작 타임 스탬프들(RTS)에 근거하여 지연 시간들(DS)을 계산할 수 있다. 지연 시간들은 제1 태스크(T1)의 종료 타임 스탬프(CTS)와 제3 태스크(T3) 및 제4 태스크(T4)의 시작 타임 스탬프들(RTS)의 차이들일 수 있다. 예를 들어, 제3 태스크(T3)의 지연 시간은 제1 태스크(T1)의 종료 타임 스탬프(CTS) "28"와 제3 태스크(T3)의 시작 타임 스탬프(RTS) "12"의 차이인 "16"일 수 있다.
이어서, 지연 체크부(112)는 지연 시간들(DS)과 지연 임계 시간 "15"를 비교하여 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 시간(DS) "16"이 지연 임계 시간 "15"를 초과하는 제3 태스크(T3)를 지연되었다고 결정할 수 있다. 지연 체크부(112)는 지연 시간(DS) "13"가 지연 임계 시간 "15"를 초과하지 않는 제4 태스크(T4)를 지연되지 않았다고 결정할 수 있다.
단계(S24)에서, 태스크 처리부(113)는 지연된 제3 태스크(T3)를 우선 큐(PQ)에 삽입할 수 있다. 태스크 처리부(113)는 우선 큐(PQ)에 삽입된 순서에 따라 제3 태스크(T3)를 실행할 수 있다. 태스크 처리부(113)는 우선 큐(PQ)의 최우선 태스크들을 모두 실행한 뒤 제4 태스크(T4)를 실행할 수 있다.
도3은 본 발명의 실시 예에 따른 메모리 시스템(100)의 동작 방법을 설명하기 위한 도면이다.
도3을 참조하면, 단계(S31)에서, TS 기록부(111)는 제1 태스크(T1) 내지 제4 태스크(T4)가 발생했을 때, 시작 타임 스탬프(RTS)를 각각 기록할 수 있다. 도2에 도시된 시작 타임 스탬프들(RTS)은 상대적인 값들로 표현된 것일 수 있다. 제1 태스크(T1) 및 제2 태스크(T2)는 최우선 태스크들일 수 있다. 제3 태스크(T3) 및 제4 태스크(T4)는 노멀 태스크들일 수 있다.
단계(S32)에서, 태스크 처리부(113)는 우선 순위 및 발생된 순서에 따라 제1 태스크(T1)를 실행할 수 있다. 지연 체크부(112)는 제1 태스크(T1)의 실행이 종료되었을 때, 제1 태스크(T1)의 종료 타임 스탬프(CTS) "28"을 획득할 수 있다.
단계(S33)에서, 지연 체크부(112)는 제1 태스크(T1)의 종료 타임 스탬프(CTS)와 제1 태스크(T1)의 시작 타임 스탬프(RTS)에 근거하여 지연 체크 동작을 스킵할지 여부를 결정할 수 있다. 구체적으로, 지연 체크부(112)는 제1 태스크(T1)의 종료 타임 스탬프(CTS) "28"과 제1 태스크(T1)의 시작 타임 스탬프(RTS) "1"의 차이, 즉, "27"을 제1 태스크(T1)의 실행 시간으로 계산할 수 있다. 그리고, 지연 체크부(112)는 제1 태스크(T1)의 실행 시간 "27"을 체크 임계 시간 "50"과 비교할 수 있다. 지연 체크부(112)는 제1 태스크(T1)의 실행 시간 "27"이 체크 임계 시간 "50"을 초과하지 않으므로, 지연 체크 동작을 스킵할 수 있다.
단계(S34)에서, 태스크 처리부(113)는 우선 순위 및 발생된 순서에 따라 제2 태스크(T2)를 실행할 수 있다. 지연 체크부(112)는 제1 태스크(T2)의 실행이 종료되었을 때, 제1 태스크(T2)의 종료 타임 스탬프(CTS) "70"을 획득할 수 있다.
단계(S35)에서, 지연 체크부(112)는 제2 태스크(T2)의 종료 타임 스탬프(CTS)와 제2 태스크(T2)의 시작 타임 스탬프(RTS)에 근거하여 지연 체크 동작을 스킵할지 여부를 결정할 수 있다. 구체적으로, 지연 체크부(112)는 제2 태스크(T2)의 종료 타임 스탬프(CTS) "70"과 제2 태스크(T2)의 시작 타임 스탬프(RTS) "3"의 차이, 즉, "67"을 제2 태스크(T2)의 실행 시간으로 계산할 수 있다. 그리고, 지연 체크부(112)는 제2 태스크(T2)의 실행 시간 "67"을 체크 임계 시간 "50"과 비교할 수 있다. 지연 체크부(112)는 제2 태스크(T2)의 실행 시간 "67"이 체크 임계 시간 "50"을 초과하므로, 지연 체크 동작을 수행할 수 있다.
단계(S36)에서, 지연 체크부(112)는 노멀 태스크들인 제3 태스크(T3) 및 제4 태스크(T4)에 대해 지연 체크 동작을 수행할 수 있다. 지연 체크부(112)는 제2 태스크(T2)의 종료 타임 스탬프(CTS)와 제3 태스크(T3) 및 제4 태스크(T4)의 시작 타임 스탬프들(RTS)에 근거하여 지연 시간들(DS)을 계산할 수 있다. 지연 시간들(DS)은 제2 태스크(T2)의 종료 타임 스탬프(CTS)와 제3 태스크(T3) 및 제4 태스크(T4)의 시작 타임 스탬프들(RTS)의 차이들일 수 있다. 예를 들어, 제3 태스크(T3)의 지연 시간(DS)은 제2 태스크(T2)의 종료 타임 스탬프(CTS) "70"과 제3 태스크(T3)의 시작 타임 스탬프(RTS) "12"의 차이인 "58"일 수 있다.
이어서, 지연 체크부(112)는 지연 시간들(DS)과 지연 임계 시간 "15"를 비교하여 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 시간(DS)이 지연 임계 시간 "15"을 초과하는 제3 태스크(T3) 및 제4 태스크(T4)를 지연되었다고 결정할 수 있다.
단계(S37)에서, 태스크 처리부(113)는 지연된 제3 태스크(T3) 및 제4 태스크(T4)를 우선 큐(PQ)에 삽입할 수 있다. 태스크 처리부(113)는 우선 큐(PQ)에 삽입된 순서에 따라 제3 태스크(T3) 및 제4 태스크(T4)를 실행할 수 있다.
도4는 본 발명의 실시 예에 따른 도1의 메모리 시스템(100)의 동작 방법을 도시하는 순서도이다.
도4를 참조하면, 단계(S110)에서, TS 기록부(111)는 생성된 태스크들의 시작 타임 스탬프들(RTS)을 각각 저장할 수 있다.
단계(S120)에서, 태스크 처리부(113)는 태스크를 실행할 수 있다. 태스크 처리부(113)는 우선 순위 및 발생된 순서에 따라 태스크를 실행할 수 있다.
단계(S130)에서, 지연 체크부(112)는 현재 태스크의 종료 타임 스탬프와 시작 타임 스탬프들(RTS)에 근거하여 지연 체크 동작을 수행함으로써 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 체크 동작을 수행할 때, 종료 타임 스탬프와 시작 타임 스탬프들(RTS)을 각각 비교하여 태스크들의 지연 시간들을 각각 계산하고, 지연 시간들에 근거하여 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 시간들을 지연 임계 시간과 각각 비교하여 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 노멀 태스크들에 대해서만 지연 체크 동작을 수행할 수 있다.
단계(S140)에서, 태스크 처리부(113)는 지연된 태스크에 우선 순위를 부여할 수 있다. 태스크 처리부(113)는 우선 큐(PQ)에 지연된 태스크를 삽입하고, 우선 큐에 삽입된 순서에 따라 지연된 태스크를 실행할 수 있다.
도5는 본 발명의 실시 예에 따른 도1의 메모리 시스템(100)의 동작 방법을 도시하는 순서도이다.
도5를 참조하면, 단계(S210)에서, TS 기록부(111)는 생성된 태스크들의 시작 타임 스탬프들(RTS)을 각각 저장할 수 있다.
단계(S220)에서, 태스크 처리부(113)는 태스크를 실행할 수 있다. 태스크 처리부(113)는 우선 순위 및 발생된 순서에 따라 태스크를 실행할 수 있다.
단계(S230)에서, 지연 체크부(112)는 현재 태스크의 종료 타임 스탬프와 현재 태스크의 시작 타임 스탬프(RTS)에 근거하여, 지연 체크 동작의 수행 여부를 결정할 수 있다. 지연 체크부(112)는 현재 태스크의 종료 타임 스탬프와 현재 태스크의 시작 타임 스탬프(RTS)의 차이를 현재 태스크의 실행 시간으로 계산하고, 실행 시간을 체크 임계 시간과 비교하여 지연 체크 동작의 수행 여부를 결정할 수 있다. 지연 체크부(112)는 현재 태스크의 실행 시간이 체크 임계 시간을 초과할 때, 지연 체크 동작을 수행할 것으로 결정할 수 있다. 지연 체크부(112)는 현재 태스크의 실행 시간이 체크 임계 시간 미만일 때, 지연 체크 동작을 스킵할 것으로 결정할 수 있다.
단계(S240)에서, 지연 체크 동작을 수행할 것인지 여부에 따라 절차가 진행될 수 있다. 지연 체크 동작을 수행하지 않을 것으로 결정된 경우, 절차는 단계(S220)로 진행될 수 있다. 지연 체크 동작을 수행할 것으로 결정된 경우, 절차는 단계(S250)로 진행될 수 있다.
단계(S250)에서, 지연 체크부(112)는 현재 태스크의 종료 타임 스탬프와 시작 타임 스탬프들(RTS)에 근거하여 지연 체크 동작을 수행함으로써 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 체크 동작을 수행할 때, 종료 타임 스탬프와 시작 타임 스탬프들(RTS)을 각각 비교하여 태스크들의 지연 시간들을 각각 계산하고, 지연 시간들에 근거하여 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 지연 시간들을 지연 임계 시간과 각각 비교하여 지연된 태스크를 결정할 수 있다. 지연 체크부(112)는 노멀 태스크들에 대해서만 지연 체크 동작을 수행할 수 있다.
단계(S260)에서, 태스크 처리부(113)는 지연된 태스크에 우선 순위를 부여할 수 있다. 태스크 처리부(113)는 우선 큐(PQ)에 지연된 태스크를 삽입하고, 우선 큐에 삽입된 순서에 따라 지연된 태스크를 실행할 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다.
컨트롤러(1210)는 본 발명의 실시 예에 따른 도1의 컨트롤러(110)를 포함할 수 있다. 컨트롤러(1210)는 도1의 컨트롤러(110)의 동작 방법을 사용하거나 실시할 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 6에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 6에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 6의 SSD(1200), 도 7의 메모리 시스템(2200), 도 8의 메모리 시스템(3200)으로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 10을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
111: TS 기록부
112: 지연 체크부
113: 태스크 처리부
PQ: 우선 큐
NQ: 노멀 큐
120: 메모리 장치

Claims (20)

  1. 복수의 태스크들의 시작 타임 스탬프들을 저장하고, 현재 태스크의 종료 타임 스탬프와 상기 시작 타임 스탬프들에 근거하여 지연 체크 동작을 수행함으로써 상기 태스크들 중 지연된 태스크를 결정하고, 상기 지연된 태스크에 우선 순위를 부여하도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는 상기 지연 체크 동작을 수행할 때, 상기 종료 타임 스탬프와 상기 시작 타임 스탬프들을 각각 비교하여 상기 태스크들의 지연 시간들을 각각 계산하고, 상기 지연 시간들에 근거하여 상기 지연된 태스크를 결정하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는 상기 지연 시간들을 지연 임계 시간과 각각 비교하여 상기 지연된 태스크를 결정하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 컨트롤러는 우선 큐를 더 포함하고, 상기 우선 큐에 상기 지연된 태스크를 삽입하고, 상기 우선 큐에 삽입된 순서에 따라 상기 지연된 태스크를 실행하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는 노멀 큐를 더 포함하고, 상기 우선 큐에 삽입된 최우선 태스크들을 상기 노멀 큐에 포함된 노멀 태스크들보다 우선적으로 실행하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는 상기 지연 체크 동작을 수행할 때, 상기 노멀 태스크들 중에서 상기 지연된 태스크를 결정하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 컨트롤러는 상기 종료 타임 스탬프와 상기 현재 태스크의 시작 타임 스탬프에 근거하여, 상기 지연 체크 동작의 수행 여부를 결정하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 컨트롤러는 상기 종료 타임 스탬프와 상기 시작 타임 스탬프의 차이를 상기 현재 태스크의 실행 시간으로 계산하고, 상기 실행 시간을 체크 임계 시간과 비교하여 상기 지연 체크 동작을 선택적으로 수행하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 컨트롤러는 상기 실행 시간이 상기 체크 임계 시간을 초과할 때, 상기 지연 체크 동작을 수행하는 메모리 시스템.
  10. 제8항에 있어서,
    상기 컨트롤러는 상기 실행 시간이 상기 체크 임계 시간 미만일 때, 상기 지연 체크 동작을 스킵하는 메모리 시스템.
  11. 복수의 태스크들의 시작 타임 스탬프들을 저장하는 단계;
    현재 태스크의 종료 타임 스탬프와 상기 시작 타임 스탬프들에 근거하여 지연 체크 동작을 수행함으로써 상기 태스크들 중 지연된 태스크를 결정하는 단계; 및
    상기 지연된 태스크에 우선 순위를 부여하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 지연 체크 동작을 수행하는 단계는,
    상기 종료 타임 스탬프와 상기 시작 타임 스탬프들을 각각 비교하여 상기 태스크들의 지연 시간들을 각각 계산하는 단계; 및
    상기 지연 시간들에 근거하여 상기 지연된 태스크를 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 지연된 태스크를 결정하는 단계는, 상기 지연 시간들을 지연 임계 시간과 각각 비교하여 상기 지연된 태스크를 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  14. 제11항에 있어서,
    우선 큐에 상기 지연된 태스크를 삽입하는 단계; 및
    상기 우선 큐에 삽입된 순서에 따라 상기 지연된 태스크를 실행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 우선 큐에 삽입된 최우선 태스크들을 노멀 큐에 포함된 노멀 태스크들보다 우선적으로 실행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 지연된 태스크를 결정하는 단계는,
    상기 노멀 태스크들 중에서 상기 지연된 태스크를 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제11항에 있어서,
    상기 지연된 태스크를 결정하는 단계는,
    상기 종료 타임 스탬프와 상기 현재 태스크의 시작 타임 스탬프에 근거하여, 상기 지연 체크 동작의 수행 여부를 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 지연 체크 동작을 선택적으로 수행하는 단계는,
    상기 종료 타임 스탬프와 상기 시작 타임 스탬프의 차이를 상기 현재 태스크의 실행 시간으로 계산하는 단계; 및
    상기 실행 시간을 체크 임계 시간과 비교하여 상기 지연 체크 동작을 선택적으로 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제18항에 있어서,
    상기 지연 체크 동작을 선택적으로 수행하는 단계는, 상기 실행 시간이 상기 체크 임계 시간을 초과할 때, 상기 지연 체크 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제18항에 있어서,
    상기 지연 체크 동작을 선택적으로 수행하는 단계는, 상기 실행 시간이 상기 체크 임계 시간 미만일 때, 상기 지연 체크 동작을 스킵하는 단계를 포함하는 메모리 시스템의 동작 방법.
KR1020170161591A 2017-11-29 2017-11-29 메모리 시스템 및 그것의 동작 방법 KR102527925B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170161591A KR102527925B1 (ko) 2017-11-29 2017-11-29 메모리 시스템 및 그것의 동작 방법
US16/014,703 US10838766B2 (en) 2017-11-29 2018-06-21 Memory system and operating method thereof
CN201811352493.XA CN109840224B (zh) 2017-11-29 2018-11-14 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170161591A KR102527925B1 (ko) 2017-11-29 2017-11-29 메모리 시스템 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190062917A true KR20190062917A (ko) 2019-06-07
KR102527925B1 KR102527925B1 (ko) 2023-05-03

Family

ID=66633162

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170161591A KR102527925B1 (ko) 2017-11-29 2017-11-29 메모리 시스템 및 그것의 동작 방법

Country Status (3)

Country Link
US (1) US10838766B2 (ko)
KR (1) KR102527925B1 (ko)
CN (1) CN109840224B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6993580B2 (ja) * 2018-08-03 2022-01-13 日本電信電話株式会社 制御システム及び制御方法
CN111934808B (zh) * 2020-09-17 2021-02-02 中国航空制造技术研究院 基于高精度授时网络的多执行器协调控制系统和方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000056989A (ja) * 1998-08-03 2000-02-25 Chokosoku Network Computer Gijutsu Kenkyusho:Kk タスク設計方法
JP2004234643A (ja) * 2003-01-07 2004-08-19 Matsushita Electric Ind Co Ltd プロセススケジューリング装置、プロセススケジューリング方法、プロセススケジューリングのためのプログラム、及びプロセススケジューリングのためのプログラムを記録した記録媒体
JP2012146049A (ja) * 2011-01-11 2012-08-02 Hitachi Systems Ltd バッチジョブ遅延警告自動発報システムおよび自動発報方法、ならびにそのためのプログラム
JP2015022606A (ja) * 2013-07-22 2015-02-02 富士通株式会社 情報処理装置、ジョブスケジューリング方法およびジョブスケジューリングプログラム
KR20150032476A (ko) * 2013-09-16 2015-03-26 (주)토탈소프트뱅크 프로세스 구간의 소요시간 측정을 통한 작업 지연 원인 분석방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7441240B2 (en) * 2003-01-07 2008-10-21 Matsushita Electric Industrial Co., Ltd. Process scheduling apparatus, process scheduling method, program for process scheduling, and storage medium recording a program for process scheduling
CN1960315B (zh) * 2005-10-31 2010-08-25 康佳集团股份有限公司 流媒体去抖动方法
KR20070089460A (ko) * 2006-02-28 2007-08-31 삼성전자주식회사 우선 순위에 따른 비휘발성 메모리의 연산 처리 장치 및방법
WO2009029549A2 (en) * 2007-08-24 2009-03-05 Virtualmetrix, Inc. Method and apparatus for fine grain performance management of computer systems
JP5402226B2 (ja) * 2009-05-13 2014-01-29 富士通株式会社 管理装置、情報処理システム、情報処理システムの制御プログラムおよび情報処理システムの制御方法
CN101833989A (zh) 2010-05-27 2010-09-15 华为技术有限公司 多接口固态硬盘及其处理方法和系统
US8364854B2 (en) * 2011-06-01 2013-01-29 International Business Machines Corporation Fibre channel input/output data routing system and method
US8909874B2 (en) * 2012-02-13 2014-12-09 International Business Machines Corporation Memory reorder queue biasing preceding high latency operations
US9134919B2 (en) * 2012-03-29 2015-09-15 Samsung Electronics Co., Ltd. Memory device including priority information and method of operating the same
CN103294533B (zh) * 2012-10-30 2016-09-07 北京安天电子设备有限公司 任务流控制方法及系统
JP6075912B2 (ja) * 2013-03-14 2017-02-08 Juki株式会社 画像処理装置及び画像処理方法
US9727502B2 (en) * 2013-07-26 2017-08-08 Infineon Technologies Ag System and method for direct memory access transfers
US10311038B2 (en) * 2013-08-29 2019-06-04 Telefonaktiebolaget Lm Ericsson (Publ) Methods, computer program, computer program product and indexing systems for indexing or updating index
CN103716324B (zh) * 2013-12-31 2017-04-12 重庆邮电大学 一种基于多智能体虚拟矿井风险行为实现系统及方法
US9645744B2 (en) * 2014-07-22 2017-05-09 Sandisk Technologies Llc Suspending and resuming non-volatile memory operations
CN106155781B (zh) * 2015-04-08 2019-08-27 中国科学院软件研究所 一种多智能体平台中的实时任务调度方法
KR20170094674A (ko) * 2016-02-11 2017-08-21 에스케이하이닉스 주식회사 데이터 저장 장치
KR102565918B1 (ko) * 2016-02-24 2023-08-11 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작방법
US10628240B2 (en) * 2016-12-15 2020-04-21 Ab Initio Technology Llc Heterogeneous event queue

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000056989A (ja) * 1998-08-03 2000-02-25 Chokosoku Network Computer Gijutsu Kenkyusho:Kk タスク設計方法
JP2004234643A (ja) * 2003-01-07 2004-08-19 Matsushita Electric Ind Co Ltd プロセススケジューリング装置、プロセススケジューリング方法、プロセススケジューリングのためのプログラム、及びプロセススケジューリングのためのプログラムを記録した記録媒体
JP2012146049A (ja) * 2011-01-11 2012-08-02 Hitachi Systems Ltd バッチジョブ遅延警告自動発報システムおよび自動発報方法、ならびにそのためのプログラム
JP2015022606A (ja) * 2013-07-22 2015-02-02 富士通株式会社 情報処理装置、ジョブスケジューリング方法およびジョブスケジューリングプログラム
KR20150032476A (ko) * 2013-09-16 2015-03-26 (주)토탈소프트뱅크 프로세스 구간의 소요시간 측정을 통한 작업 지연 원인 분석방법

Also Published As

Publication number Publication date
KR102527925B1 (ko) 2023-05-03
CN109840224B (zh) 2023-10-20
CN109840224A (zh) 2019-06-04
US20190163534A1 (en) 2019-05-30
US10838766B2 (en) 2020-11-17

Similar Documents

Publication Publication Date Title
KR20200055267A (ko) 메모리 시스템 및 테스트 시스템
KR102440379B1 (ko) 전자 장치, 비 일시적 컴퓨터 판독 가능 저장 매체, 및 전자 장치를 제어하는 방법
US10754552B2 (en) Data storage device and operating method thereof
US10698830B2 (en) Obtaining data in a nonvolatile memory device through the use of descriptors
KR20190032104A (ko) 비휘발성 메모리 장치, 비휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
US10747660B2 (en) Method and system for forming and using memory superblocks based on performance grades
US20200150898A1 (en) Memory system and operating method thereof
US20200125285A1 (en) Memory system and operating method thereof
CN109840224B (zh) 存储器系统及其操作方法
KR20190035280A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11803307B2 (en) Memory system and operating method thereof
US11188485B2 (en) Memory system and operating method thereof
US11467910B2 (en) Memory system re-performing access operation and operating method thereof
US10776008B2 (en) Memory system and operating method thereof
KR102668125B1 (ko) 메모리 시스템 및 그것의 동작 방법
US20210223956A1 (en) Memory system and data processing system including the same
US20230214151A1 (en) Memory system and operating method thereof
US10553292B1 (en) Memory system with memory region read counts and a memory group read count and operating method thereof
US11544004B2 (en) Nonvolatile memory device and memory system including the same
KR20200072620A (ko) 전자 장치

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant