KR20190062790A - 백사이드 신틸레이터가 적용된 디지털 엑스레이 검출기용 기판, 디지털 엑스레이 검출기 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 백사이드 신틸레이터가 적용된 디지털 엑스레이 검출기용 기판, 디지털 엑스레이 검출기 및 이의 제조 방법에 관한 것으로, 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 기판은 다수의 광 감지 화소 영역으로 구분되는 제1면 및 제1면의 배면으로 광 변환부가 배치되는 제2면을 포함하는 베이스 기판을 포함한다.
Description
본 발명은 백사이드 신틸레이터가 적용된 디지털 엑스레이 검출기용 기판, 디지털 엑스레이 검출기 및 이의 제조 방법에 관한 기술이다.
현재 의학용으로 널리 사용되고 있는 진단용 엑스레이(X-ray) 검사방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해서는 소정의 필름 인화시간을 거쳐야 했다. 그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터(Thin Film Transistor)를 이용한 엑스레이 검출기(Digital X-ray detector)가 연구/개발되었다. 상기 엑스레이 검출기는 박막 트랜지스터를 스위칭 소자로 사용하여, 엑스레이의 촬영 즉시 실시간으로 결과를 진단할 수 있는 장점이 있다.
일반적으로 엑스레이 검출기는 박막 트랜지스터 어레이 기판의 상부층에 적층되어 있는 비정질 Se(Selenium), 비정질 Se 상에 형성되어 있는 투명전극으로 구성되어 박막트랜지스터의 화소 전극이 Se 층의 전하를 받은 만큼 전류를 감지하여 신호처리 과정을 거치는 직접 방식(Direct type DXD)과 신틸레이터에 의해 X-ray가 가시광선으로 변환되면 상기 가시광선이 핀다이오드에 의해 전기적 신호로 변환되어 일련의 신호처리 과정을 거치는 간접방식(Indirect type DXD)이 있다.
한편, 엑스레이를 검출하기 위해 박막 트랜지스터 어레이 기판을 제공할 수 있는데, 기판 상의 박막 트랜지스터를 형성하는 과정이 필요하며 또한 각 박막트랜지스터가 엑스레이로부터 노출되지 않도록 하는 것이 필요하다. 특히, 엑스레이 검출기에 필요한 핀 다이오드(Pin Diode)를 형성하는 공정 과정에서, 그리고 제조된 검출기 내의 박막 트랜지스터가 엑스레이로부터 영향을 적게 받도록 하는 구성이 필요하다.
본 발명은 디지털 엑스레이 검출기를 구성함에 있어서 광변환부와 트랜지스터 등을 베이스 기판의 양면에 배치한 검출기 및 이를 제조하는 방법을 제시한다.
본 발명은 다이오드와 TFT를 동일 평면의 동일층에 배치함으로 엑스레이 검출기의 두께를 줄이며 TFT 소자를 엑스레이로부터 보호하는 검출기 및 이를 제조하는 방법을 제시한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 기판은 다수의 광 감지 화소 영역으로 구분되는 제1면 및 제1면의 배면으로 광 변환부가 배치되는 제2면을 포함하는 베이스 기판을 포함한다.
본 발명의 다른 실시예에 따른 디지털 엑스레이 검출기용 기판은 베이스 기판의 제1면에 화소 영역에 배치되는 차광층과 바이어스 전극, 차광층 및 바이어스 전극 상에 배치되는 버퍼층, 버퍼층의 다수의 화소 영역의 트랜지스터 영역에 각각 배치되는 다수의 트랜지스터, 버퍼층의 다수의 화소 영역의 다이오드 영역에 각각 배치되며, 제1전극부과, PIN층과, 제2전극부를 포함하는 다수의 광감지부, 화소 영역의 트랜지스터와 광감지부를 연결하는 제1소스-드레인 전극, 화소 영역의 트랜지스터와 픽셀 전극을 연결하는 제2소스-드레인 전극을 포함한다.
본 발명의 다른 실시예에 따른 디지털 엑스레이 검출기용 기판의 광감지부의 제2전극부는 트랜지스터의 게이트전극과 동일한 물질인 것을 포함한다.
본 발명의 또다른 실시예에 따른 디지털 엑스레이 검출기는 다수의 광 감지 화소 영역으로 구분되며 다수의 트랜지스터 및 다수의 광감지부가 배치된 제1면과 제1면의 배면인 제2면을 포함하는 베이스 기판, 제2면에 배치된 광 변환부, 제1면의 트랜지스터 및 광감지부를 제어하는 제어회로부를 포함한다.
본 발명의 또다른 실시예에 따른 디지털 엑스레이 검출기의 제조 방법은 다수의 광 감지 화소 영역으로 구분되는 제1면 및 상기 제1면의 배면인 제2면을 포함하는 베이스 기판의 제1면에 화소 영역에 대응하여 차광층과 바이어스 전극을 배치하는 단계, 제1면에 광감지부를 배치하는 단계, 제1면에 트랜지스터 소자를 배치하는 단계, 및 제2면에 광변환부를 배치하는 단계를 포함한다.
본 발명을 적용할 경우 디지털 엑스레이 검출기를 구성함에 있어서 다이오드와 TFT를 동일 평면의 동일층에 배치함으로 엑스레이 검출기의 두께를 줄일 수 있다.
본 발명을 적용할 경우 디지털 엑스레이 검출기를 제조함에 있어서 TFT 및 다이오드를 배치하는 과정에서 동일한 마스크를 사용할 수 있으므로 공정상의 효율을 높일 수 있다 할 수 있다.
본 발명을 적용할 경우 디지털 엑스레이 검출기를 제조함에 있어서 포토 다이오드를 배치한 후 박막 트랜지스터 소자를 배치하므로 소자의 안정성을 구현할 수 있다.
본 발명의 효과는 전술한 효과에 한정되지 않으며, 본 발명의 당업자들은 본 발명의 구성에서 본 발명의 다양한 효과를 쉽게 도출할 수 있다.
도 1은 본 발명의 실시예인 DXD(Digital X-ray Detector)의 기판 영역을 도시하는 도면이다.
도 2는 일 실시예에 의한 트랜지스터가 배치된 기판 상에 광 변환부가 배치된 엑스레이 검출기의 구성을 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 의한 엑스레이 검출기의 구성을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 의한 화소 구조를 보여주는 도면이다.
도 5는 차광층과 바이어스 라인, 그리고 핀 다이오드를 제조하는 공정을 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 의한 트랜지스터 소자를 배치하는 과정을 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 의한 층간 절연층을 배치하는 과정을 보여주는 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 의한 픽셀 전극을 배치하는 과정을 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 의한 공정 과정을 보여주는 도면이다.
도 2는 일 실시예에 의한 트랜지스터가 배치된 기판 상에 광 변환부가 배치된 엑스레이 검출기의 구성을 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 의한 엑스레이 검출기의 구성을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 의한 화소 구조를 보여주는 도면이다.
도 5는 차광층과 바이어스 라인, 그리고 핀 다이오드를 제조하는 공정을 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 의한 트랜지스터 소자를 배치하는 과정을 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 의한 층간 절연층을 배치하는 과정을 보여주는 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 의한 픽셀 전극을 배치하는 과정을 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 의한 공정 과정을 보여주는 도면이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. 또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 실시예인 DXD(Digital X-ray Detector)의 기판 영역을 도시하는 도면이다.
본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(1)은 화소부(P), 바이어스 드라이버(10), 게이트 드라이버(20) 및 리드아웃 집적회로(30)를 포함하여 구성된다. 엑스레이 검출기(1)는 다수의 트랜지스터들(박막 트랜지스터들)과 광감지부가 배치되는 베이스 기판(도 4의 303)을 포함하며, 베이스 기판의 다른 면에 신틸레이터와 같은 광변환부가 배치된다. 이에 대해서는 후술한다.
화소부(P)는 엑스레이 제너레이터로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전 변환하여 전기적인 검출 신호로 출력한다. 화소부(P)는 복수의 게이트 배선(GL)과 복수의 데이터 배선(DL)이 교차하는 지점 근처에 매트릭스 형태로 배열된 복수의 광감지 화소를 구비한다. 복수의 게이트 배선(GL)과 복수의 데이터 배선(DL)은 서로 거의 직교하도록 배치될 수 있다. 도 1은 4행 4열로 배치된 16개의 광감지 화소(P)들을 일 예로서 도시하였으나, 본 발명은 이에 한정되지 않으며, 광감지 화소(P)들의 개수는 다양하게 선택될 수 있다.
광감지 화소(P) 각각은 엑스레이를 감지하여 검출 신호, 예를 들어 광검출 전압을 출력하는 광 감지부(PD, Photo Diode)와 광 감지부(PD)로부터 출력된 전기적 신호를 게이트 펄스에 응답하여 전달하는 스위칭 소자로써 트랜지스터(Tr, Transistor)를 구비한다.
본 발명에 따른 광 감지부(PD)는 엑스레이 제너레이터로부터 방출된 엑스레이를 감지하고, 감지된 신호를 상기 검출 신호로써 출력한다. 광 감지부(PD)는 광전 효과에 의해 입사된 광을 전기적 신호로 변환하는 소자로서, 예를 들면 PIN 다이오드일 수 있다.
트랜지스터(Tr)는 광 감지부(PD)로부터 출력된 검출 신호를 전달하는 스위칭 소자이다. 트랜지스터의 게이트 전극은 게이트 배선(GL)에 전기적으로 연결되고, 소스 전극은 데이터 배선(DL)을 통해서 리드아웃 집적회로와 전기적으로 연결된다.
바이어스 드라이버(10)는 복수의 바이어스 라인(BL)들로 구동전압을 인가한다. 상기 바이어스 드라이버는 상기 광 감지부에 리버스 바이어스(reverse bias) 또는 포워드 바이어스(forward bias)를 선택적으로 인가할 수 있다.
게이트 드라이버(20)는 복수의 게이트 배선(GL)들로 게이트 온 전압 레벨을 갖는 게이트 펄스들을 순차적으로 인가한다. 광감지 화소(P)들의 트랜지스터들은 게이트 펄스에 응답하여 턴-온(turn-on)된다. 트랜지스터가 턴-온되면, 광 감지부(PD)로부터 출력된 검출 신호가 트랜지스터, 및 데이터 배선(DL)을 통해서 리드아웃 집적회로(30)로 입력된다.
게이트 드라이버(20)는 IC 형태로 이루어져 화소부(P)의 일 측에 실장되거나 박막 공정을 통해서 화소부(P)와 같은 기판 상에 형성될수 있다.
리드아웃 집적회로(30)는 게이트 펄스에 응답하여 턴-온된 트랜지스터로부터 출력되는 검출 신호를 리드아웃한다. 리드아웃 집적회로(30)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광감지 화소(P)로부터 출력되는 검출 신호를 리드아웃한다.
리드아웃 집적회로(30)는 검출 신호를 판독하여 소정의 신호 처리 장치로 전달하고, 신호 처리 장치에서 검출 신호를 디지털화하여, 검출 신호를 영상으로 나타낸다. 리드아웃 집적회로(30)는 신호 검출부(31) 및 멀티플렉서(32)를 포함할 수 있다. 이 경우, 신호 검출부(31)는 복수의 데이터 배선(DL)과 일대일 대응하는 복수의 증폭부를 포함하고, 각 증폭부는 증폭기(OP), 커패시터(CP) 및 리셋소자(SW)를 포함한다.
도 1의 구성에서 바이어스 드라이버(10), 게이트 드라이버(20), 리드아웃 집적회로(30)를 통칭하여 제어회로부라고 한다. 제어회로부의 제어에 의해 트랜지스터 및 광감지부가 제어되고 광감지부가 센싱한 신호를 검출할 수 있다.
한편, 도 1과 같이 구성되는 기판에 신틸레이터(Scintillator)가 결합된다. 신틸레이터는 필름과 같은 형태로 구성될 수 있는데, 신틸레이터에 의해 엑스레이는 가시광으로 변환되며 포토 다이오드인 광 감지부에 입사 또는 흡수된다. 신틸레이터가 포함된 구성요소를 광변환부(150)라고 한다.
도 2는 일 실시예에 의한 트랜지스터가 배치된 기판 상에 광 변환부가 배치된 엑스레이 검출기의 구성을 도시하는 도면이다.
엑스레이 검출기(200)의 구성을 살펴보면 광 변환부(150)가 기판(100) 상에 배치된다. 광 변환부(150)의 구성으로 기판 상에 배치되는 평탄화막(Pacification layer)(154), 평탄화막 상에 배치되는 신틸레이터(153)는 평탄화막(154) 상에 증착 또는 성장시켜서 배치할 수 있다. 그리고 신틸레이터(153)를 외부의 공기 등으로부터 차단하기 위한 보호층(152, 151)이 배치된다. 일 실시예로 152는 파릴렌(Parylene)과 같은 접착층이 구비될 수 있으며 151은 PET 필름을 사용할 수 있다. 광 변환부(150)에 대해 도시하였으나, 본 발명이 이에 한정하는 것은 아니다.
기판(100) 역시 두 개의 층으로 구분될 수 있다. 트랜지스터가 배치되는 층(102)과 핀 다이오드와 같은 광감지부(PD)가 배치되는 층(101)으로 구분될 수 있다. 도 2의 구성에서 트랜지스터는 산화물 TFT(Oxide TFT)로 구성할 수 있다. 도 2는 TFT 층(102)와 다이오드 층(101) 상부에 신틸레이터를 포함하는 광 변환부(150)가 위치하는 구조가 되는데, 이 경우 상부에서 엑스레이가 조사되는 구조이다. 그런데, 도 2와 같은 구조에서는 신틸레이터(153)를 투과한 엑스레이에 의해 102의 TFT층을 구성하는 트랜지스터 소자들이 영향을 받을 수 있다. 이는 소자에 대한 데미지를 증가시킬 수 있다.
이에, 본 명세서는 TFT 소자들이 광으로부터 차폐되는 구조에 대해 살펴본다. 이를 위해 도 2의 광 변환부(150)는 TFT 층(102)을 기준으로 핀 다이오드가 배치되는 다이오드 층(102)과 반대편에 배치되는 구성을 가진다.
도 3은 본 발명의 일 실시예에 의한 엑스레이 검출기의 구성을 보여주는 도면이다. 도 3은 디지털 엑스레이 검출기용 기판(300)으로, 베이스 기판(303), 베이스 기판(303)의 제 1면은 다이오드 및 TFT와 배치되는 층(310)으로 구성되며 제2면은 광 변환부(350)가 배치되는 구성이다.
다이오드 및 TFT와 배치되는 층(310)과 글래스를 일 실시예로 하는 베이스 기판(303)로 구성된다. 글래스(303) 상 다이오드와 TFT가 배치된다. 한편, 광 변환부(350)는 글래스(303) 하부에 배치되는데, 앞서 도 2와 달리 평탄화막(154)을 제거한 상태이다. 광 변환부(350)가 베이스 기판인 글래스(303)에 직접 배치되므로 별도의 평탄화막이 배치될 필요가 없다. 도 3의 실시예에서 신틸레이터를 베이스 기판(303) 상에 그대로 증착시켜 성장시키므로 중간의 평탄화막을 통과하는 대신 베이스 기판(303)을 통과한 엑스레이는 트랜지스터 영역의 소자들에 데미지를 미치지 않는다. 베이스 기판(303)은 평탄화막(154)보다 엑스레이 차폐율이 높으므로 소자들을 보호할 수 있다.
따라서, 본 발명의 일 실시예에 의한 엑스레이 검출기용 기판(300)의 구성은 광 변환부(350)와 베이스 기판(303)으로 구성되며, 베이스 기판(303)의 제1면에는 TFT 및 다이오드가 배치될 수 있다. 베이스 기판(303)은 글래스를 일 실시예로 하지만 본 발명이 이에 한정되지 않는다. 광 변환부(350)는 베이스 기판(303)의 재2면에 배치되는 구성이다. 엑스레이는 하부 방향에서 입사된다. 한편, 도 3의 TFT는 엑스레이로부터 소자를 보호하기 위해 별도의 차광층을 구비할 수 있다. 도 1 및 도 3을 적용할 경우, 베이스 기판(303)의 양면에 각각 TFT/다이오드 및 광변환부(신틸레이터를 포함)가 배치된다. 이는 다이오드와 TFT를 동일 평면의 동일층에 배치함으로 엑스레이 검출기의 두께를 줄일 수 있다. 또한, TFT 및 다이오드를 배치하는 과정에서 동일한 마스크를 사용할 수 있으므로 공정상의 효율을 높일 수 있다. 보다 상세히 살펴본다.
도 4는 본 발명의 일 실시예에 의한 화소 구조를 보여주는 도면이다. 엑스레이 검출기의 베이스 기판(303)은 제1면과 제2면으로 나뉘어진다. 제1면은 다수의 광 감지 화소 영역으로 구분된다. 제2면은 광변환부(350)가 배치된다.
광 감지를 위한 화소 영역(PXL)은 도 4에 도시된 바와 같이 트랜지스터 영역(TR)과 다이오드 영역(PD)으로 구분될 수 있다.
베이스 기판(303)의 제1면의 화소 영역에는 차광층(311a)과 바이어스 전극(311b)이 배치되며 이들은 하나의 물질을 이용하여 배치될 수 있다. 차광층(311a)은 트랜지스터 영역에 배치되며. 바이어스 전극(311b)은 다이오드 영역에 배치된다.
차광층(311a)는 하부 방향에서 입사하는 엑스레이로부터 트랜지스터의 소자를 보호하기 위함이다. 차광층(311a)과 바이어스 전극(311b)을 하나의 마스크를 이용하여 배치함으로써 공정 효율을 높일 수 있다.
베이스 기판(303)의 제1면 상에 버퍼층(312)이 배치된다. 그 결과, 차광층(311a)과 바이어스 전극(311b) 상에도 버퍼층(312)이 배치된다. 다만, 바이어스 전극(311b)이 광감지부와 전기적으로 연결되도록 하나의 마스크를 이용하여 컨택홀을 배치한다.
버퍼층(312) 상에는 각 화소 영역(PXL)의 트랜지스터 영역(TR)에 각각 트랜지스터들이 배치된다. 구동 방식에 따라 트랜지스터 영역(TR)에 하나 이상의 트랜지스터가 배치되며, 전체 베이스 기판(303) 상에는 화소 영역의 개수에 대응하여 다수의 트랜지스터가 배치될 수 있다.
또한, 버퍼층(312) 상에는 각 화소 영역(PXL)의 다이오드 영역(PD)에 각각 광감지부(315, 317a, 317b, 317c, 325b)가 배치된다. 구동 방식에 따라 다이오드 영역(PD)에 하나 이상의 광감지부가 배치되며, 전체 베이스 기판(303) 상에는 화소 영역의 개수에 대응하여 다수의 광감지부가 배치될 수 있다.
그리고 하나의 화소 영역 내의 트랜지스터와 광감지부는 제1소스-드레인 전극(331b)에 의해 전기적으로 연결된다. 그리고 화소 영역 내의 트랜지스터와 픽셀전극(341)은 제2소스-드레인 전극(331a)에 의해 전기적으로 연결된다.
도 4와 같은 구성에서는 글래스 기판을 일 실시예로 하는 베이스 기판(303) 상부에는 TFT 트랜지스터와 다이오드가 배치되며, 하부에는 신틸레이터를 포함하는 광변환부(350)가 배치되는 구성으로, PIN 다이오드(317a, 317b, 317c)를 포함하는 광감지부를 선증착하여 PIN 증착시 발생할 수 있는 트랜지스터 영역(TR)의 소자들의 데미지를 방지할 수 있다. 특히 옥사이드 소자의 경우 PIN을 선증착한 후, 액티브층 등을 배치하므로 소자를 보호하는 효과가 크다.
또한, 광감지부를 구성하는 요소들과 트랜지스터를 구성하는 요소들 중에서 동일한 물질로 동시에 증착하는 공정을 적용하므로 마스크 수를 저감하며 공정 효율을 높일 수 있다. 예를 들어, 도 4에서는 차광층(311a) 및 바이어스 전극(311b)을 동시에 배치할 수 있으며, 게이트 전극(325a) 및 광감지부의 제2전극부(325b)를 동시에 배치할 수 있음으로 인해 공정 효율을 높이고 마스크를 저감하는 효과가 있다.
또한 도 4와 같은 구성에서는 하부에서 엑스레이가 조사되는 구조로 신틸레이터와 같은 광변환부(350)를 투과한 엑스레이가 베이스 기판(303)를 투과하여 엑스레이를 이중 차폐하는 구조로 옥사이드 소자에 데미지를 줄일 수 있다.
이하, 본 발명의 일 실시예에 의한 엑스레이 검출기를 제조하는 과정에 대해 살펴본다. 도 5 내지 도 9에서 상세하게 살펴본다.
도 5는 차광층과 바이어스 라인, 그리고 핀 다이오드를 제조하는 공정을 보여주는 도면이다. S501에서 베이스 기판(303) 상에 차광층(311a) 및 바이어스 라인(311b)을 동시에 배치한다. 그리고 S502와 같이 전면에 버퍼층(312)을 도포한 후 바이어스 라인(311b)을 핀 다이오드와 접촉할 수 있는 컨택홀(312h)을 형성한다. 이후 핀 다이오드를 S503과 같이 배치한다. 일 실시예로 투명한 도전성 물질로 핀 다이오드의 제1전극부(315)를 배치한다.
제1전극부(315)는 S502에서 형성된 컨택홀(312h)을 통하여 바이어스 라인(311b)과 전기적으로 접촉한다. 그리고 핀 다이오드를 구성하는 PIN 층(317)으로 317a, 317b, 317c를 구성할 수 있다. 일 실시예로 P(Positive) 반도체층(317a), I(Intrinsic)형 반도체층(317b), N(Negative) 반도체층(317c)을 구성할 수 있다. 본 발명의 다른 실시예에 따르면 P(Positive) 반도체층(317c), I(Intrinsic)형 반도체층(317b), N(Negative) 반도체층(317a)을 구성할 수 있다.
즉, 광감지부를 배치하는 실시예로는 다이오드 영역의 제1컨택홀(312h)에서 바이어스 전극(311b)과 전기적으로 접촉하는 제1전극부(315)를 배치한다. 그리고 PIN 층을 배치한다.
PIN 층은 제1전극부(315) 상에 P(Positive) 반도체층(317a)이 배치되며, P(Positive) 반도체층(317a) 상에 I(Intrinsic)형 반도체층(317b)이 배치되며, I(Intrinsic)형 반도체층(317b) 상에 N(Negative) 반도체층(317c)이 배치되는 구조이다. 이는 순차적으로 증차할 수 있으며, S503에 제시된 바와 같이 트랜지스터 소자가 배치되기 전에 증착되는 구조이므로 옥사이드 소자로 구성되는 트랜지스터 소자의 데미지를 줄일 수 있다.
PIN 층(317)을 형성하는 일 실시예로 플라즈마 강화 화학기상 증착공정(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 통해 적층한 후 건식 식각 공정을 통해 형성한다. S503 단계에서는 아직 트랜지스터를 형성하지 않은 상태이므로 산화물 반도체 소자의 데미지를 최소화할 수 있다.
도 5에서 제1전극부(315)는 버퍼층(312) 상에 배치되며, 버퍼층(312)에 형성된 컨택홀(312h)에 의해 바이어스 전극(311b)과 전기적으로 연결된다. 바이어스 전극(311b) 상에 제1전극부(315)가 배치되는 구조이며, 트랜지스터 영역에는 소자를 형성하지 않은 상태에서 제1전극부(315) 및 PIN 층(317)을 구성하므로 소자에 가해질 수 있는 데미지를 최소화할 수 있다. 또한, 트랜지스터 영역에는 추후에 트랜지스터들이 배치됨으로 적층되는 높이를 줄일 수 있다.
도 6은 본 발명의 일 실시예에 의한 트랜지스터 소자를 배치하는 과정을 보여주는 도면이다.
차광층(311a) 상에 액티브층(Active layer)(320)을 배치한다(S511). 그리고 그 위에 게이트 절연막(Gate Insulator)(321)을 배치하고 또한 도전성 물질을 이용하여 게이트전극(325a) 및 핀 다이오드의 제2전극부(325b)를 형성한다. S512에 제시된 바와 같이 트랜지스터의 게이트 전극(325a)과 핀 다이오드의 제2전극부(325b)는 하나의 물질을 이용하여 동시에 배치되므로, 마스크 수를 줄이며 공정 효율을 높일 수 있다. 특히, 하나의 층에 트랜지스터와 다이오드가 배치되는 구조에서 전체 구조의 높이를 줄이므로 박형화가 가능하다.
그리고 게이트전극(325a)을 이용하여 액티브층(320) 중 일부를 도핑한다. 도핑에 의해 도체화된 영역(320a, 320c)과 도체화되지 않은 영역(320b)이 형성된다(S512).
여기서 도 5와 같이 핀 다이오드를 배치한 후, 도 6과 같이 액티브층을 증착하므로 산화물 반도체의 소자 특성의 저하를 방지하는 효과가 있다. 핀 다이오드를 증착하는 과정에서 수소에 의한 IGZO에 영향이 미치는 것을 도 5 및 도 6의 공정으로 방지할 수 있다.
도 7은 본 발명의 일 실시예에 의한 층간 절연층을 배치하는 과정을 보여주는 도면이다. 일 실시예로 층간 절연층(Interlayer Dielectric)은 산화물 층간 절연층(Oxide ILD)이 될 수 있다. 층간 절연층(329)을 배치하고 트랜지스터를 다른 구성요소와 전기적으로 연결시키기 위한 홀들(329h1, 329h2, 329h3, 329h4)이 형성된다(S521). 이 중에서 329h3은 차광층(311a)의 플로팅을 방지하기 위해 다른 전기적 요소들과 연결시키는 기능을 제공한다.
다음으로 홀들(329h1, 329h2, 329h3, 329h4)을 커버하도록 소스-드레인 전극(331a, 331b)이 형성된다. 이들은 도체화된 영역(320a, 320c), 차광층(311a), 핀 다이오드의 제2전극부(325b)를 연결한다(S522).
S522 공정에서 산출된 결과물을 살펴보면, 트랜지스터는 버퍼층(312) 상에 도체화된 영역(320a, 320c)과 반도체 영역(320b)을 가지는 액티브층, 액티브층 상에 배치된 게이트 절연막(321), 게이트 절연막(321) 상에 배치된 게이트전극(325a)을 포함한다. 그리고 제1소스-드레인 전극(331b)은 액티브층의 도체화된 제1영역(320c)과 제2전극부(325b)를 전기적으로 연결하는 구성이다.
트랜지스터와 다이오드가 동일한 층 상에 배치되므로 제1소스-드레인 전극(331b)을 이용하여 연결할 수 있으며, 이는 층간 절연막(329)에 다수의 컨택홀을 배치함으로써 연결이 가능하다. 또한, 하나의 마스크를 이용하여 S521에 제시된 바와 같이 컨택홀들을 형성하므로 공정의 효율을 높일 수 있다.
또한, 동일한 공정 상에서 차광층(311a)과 제1소스-드레인 전극(331b)을 연결할 수 있으므로, 차광층(311a)의 플로팅 현상을 방지할 수 있다. 특히, 차광층(311a)은 바이어스 전극(311b)과 동시에 배치되면서 또한 S521 과정에서와 같이 차광층(311a)을 노출시키는 컨택홀(329h3)이 다른 전극들을 노출시키는 컨택홀들과 동시에 형성된다. 따라서, 본 발명의 실시예들을 적용할 경우 차광층(311a)을 배치함에 있어서 추가적인 공정이나 마스크를 필요로 하지 않기 때문에 공정상의 효율을 높이고 마스크 저감 효과를 가진다.
도 8 및 도 9는 본 발명의 일 실시예에 의한 픽셀 전극을 배치하는 과정을 보여주는 도면이다.
도 8에서 도 7의 S522의 기판 상에 보호층(PAS, Passivation)(335)을 배치한다. 이때, 소스-드레인 전극(331a)을 노출시키는 홀(335h)을 형성한다. 그리고 도 9에 도시된 바와 같이, 홀(335h)를 이용하여 소스-드레인 전극(331a)에 접촉하는 픽셀 전극(PXL)(341)을 배치한다.
도 5 내지 도 9의 공정에서 기판을 제조한 후, 글래스(303)의 하면에 광변환부(350)를 증착시킨다. 광 변환부(350)의 증착은 신틸레이터(353)를 성장시키고 그 위에 파렐린(352) 및 보호층(351)을 배치할 수 있다.
도 5 내지 도 9의 공정에서 마스크가 사용된 예를 살펴보면, 도 5의 S501(차광층 및 바이어스 형성) 과정에서 제1마스크를 사용하고, S502(버퍼 홀인 312h 형성)에서 제2마스크를 사용하며, S503(핀 다이오드 형성)에서 제3마스크를 사용한다.
또한, 도 6의 S511(액티브층) 형성 과정에서 제4마스크를 사용하고, S512의 게이트전극(325a) 및 핀 다이오드의 제2전극부(325b)를 형성하는데 제5마스크를 사용한다.
다음으로 도 7의 S521과 같이, 층간 절연층(329)을 배치한 후 홀들(329h1, 329h2, 329h3, 329h4)을 형성하는데 있어 제6마스크를 사용하고 S522와 같이 소스-드레인 전극(331a, 331b)을 형성하는데 있어 제7마스크를 사용한다.
다음으로 도 8과 같이 보호층(335) 상에 홀(335h)을 형성하는데 있어 제8마스크를 사용하고, 도 9와 같이 픽셀 전극(341)을 형성함에 있어서 제9마스크를 사용한다. 그 결과 총 9개의 마스크를 이용하여 기판을 제조할 수 있다.
도 4 및 이의 제조 방법인 도 5 내지 도 9의 공정으로 제조된 엑스레이 검출기의 경우 신틸레이터(353)을 투과한 엑스레이가 차광층(311a)에 의해 트랜지스터 소자로 입사하지 못한다. 그 결과 엑스레이로 인한 트랜지스터 소자들의 데미지를 방지하여 소자의 안정성을 높일 수 있다.
도 9와 같이 구성된 상태에서 도 3 및 도 4에 제시된 바와 같이 베이스 기판(303)의 제2면에 직접 신틸레이터(353)를 배치한다. 제2면에 신틸레이터 결정을 배치하여 성장시킴으로써, 제2면과 신틸레이터(353) 사이에 별도의 물질이 배치되지 않아 광효율을 높일 수 있다.
종래에는 트랜지스터와 광감지부를 배치한 뒤, 그 위에 평탄화막을 배치하고 그 위에 신틸레이터를 성장시키는 구조였다. 그러나, 본 발명의 실시예를 적용할 경우, 신틸레이터를 베이스 기판(303) 상에 그대로 증착시켜 성장시키므로 중간의 평탄화막에서 발생하는 광 손실을 줄일 수 있다.
도 10은 본 발명의 일 실시예에 의한 공정 과정을 보여주는 도면이다.
다수의 광 감지 화소 영역으로 구분되는 제1면 및 상기 제1면의 배면인 제2면을 포함하는 베이스 기판(303)의 제1면에 상기 화소 영역에 대응하여 차광층(311a)과 바이어스 전극(311b)을 배치한다(S900). 앞서 도 5의 S501을 참조한다. 그리고 바이어스 전극(311b)의 일부를 노출시키는 제1컨택홀(312h)을 포함하는 버퍼층(312a)을 제1면에 배치한다(S910). 앞서 도 5의 S502를 참조한다.
다음 공정으로 화소 영역의 다이오드 영역에서 버퍼층(312) 상에 광 감지부를 배치한다. 보다 상세히 PIN 다이오드의 제1전극부(315)와 PIN층(317a, 317b, 317c)을 배치하는 공정(S920)으로 도 5의 S503을 참조한다.
다음 공정으로 화소 영역의 트랜지스터 영역에 버퍼층(312) 상에 트랜지스터를 배치한다. 보다 상세히 액티브층(320) 및 게이트 절연막(321)을 배치하고(S930), 게이트 전극(325a)과 PIN 다이오드의 제2전극부(325b)를 동일한 물질로 배치한다(S940). 도 6의 S511 및 S512를 참조한다.
다음 공정으로 버퍼층(312)의 제1면에 다수의 컨택홀을 포함하는 층간 절연층(329)을 배치한다(S950). 제2컨택홀(329h4), 제3컨택홀(329h3), 제4컨택홀(329h2), 및 제5컨택홀(329h1)이 층간 절연층(329)에 배치될 수 있다. 도 7의 S521을 참조한다.
그리고 층간 절연층(329) 상에 제1소스-드레인 전극(311b) 및 제2소스-드레인 전극(311a)을 배치한다(S960).
이들 컨택홀들을 보다 상세히 살펴보면, 도 7의 S522에 제시된 바와 같다. 즉, 제1소스-드레인 전극(311b)은 제2컨택홀(329h4)에서 다이오드 영역의 광감지부에 전기적으로 연결되는데, 광감지부의 제2전극부(325b)에 연결된다.
제1소스-드레인 전극(311b)은 제3컨택홀(329h3)에서 트랜지스터 영역의 차광층(311a)에 전기적으로 연결된다. 제1소스-드레인 전극(311b)은 상기 제4컨택홀(329h2)에서 트랜지스터 영역에서 도체화된 영역(320c)에 전기적으로 연결된다.
뿐만 아니라, 제2소스-드레인 전극(331a)은 제5컨택홀(329h1)에서 트랜지스터 영역의 도체화된 영역(320a)에 전기적으로 연결된다.
도 7에서 하나의 마스크를 이용하여 다수의 컨택홀을 배치하며, 소스-드레인 전극들(331a, 331b)과 제2전극부(325b), 트랜지스터의 도체화된 영역들(320c, 320a), 차광층(311a)을 하나의 공정(소스-드레인 전극 배치 공정, S960)으로 구현되므로 공정상의 효율을 높일 수 있다.
이후, 베이스 기판(303)의 제1면에 제2소스-드레인 전극(331a)을 노출시키는 제6컨택홀(335h)을 포함하는 보호층(335)을 배치한다(S970). 그리고 제2소스-드레인 전극(331a)과 제6컨택홀(335h)에서 전기적으로 연결되는 픽셀 전극(341)을 배치한다(S980). 도 8 및 도 9를 참조한다. 이후, 베이스 기판(303)의 제2면에 광변환부를 배치하여(S990) 디지털 엑스레이 검출기용 기판의 제조 공정을 완료한다. 광변환부(350)는 도 3 및 도 4에서 베이스 기판(303)의 제2면에 배치됨을 보여준다.
도 10을 정리하면, 디지털 엑스레이 검출기의 제조 방법은 다수의 광 감지 화소 영역으로 구분되는 제1면 및 제1면의 배면인 제2면을 포함하는 베이스 기판의 제1면에 화소 영역에 대응하여 차광층과 바이어스 전극을 배치하는 단계, 제1면에 광감지부를 배치하는 단계, 광 감지부의 배치 이후에 제1면에 트랜지스터 소자를 배치하는 단계, 및 제2면에 광변환부를 배치하는 단계를 포함한다.
지금까지 살펴본 구조 및 공정에 따라 엑스레이 검출기를 제조 및 사용할 경우 공정 과정에서 Oxide 트랜지스터와 다이오드 소자를 공정하는 과정에서 바이어스 전극(311b)과 차광층(311a)을 동시에 배치하며, 제2전극부(325b)와 게이트 전극(325a)을 동시에 배치하므로 4개의 마스크를 2개의 마스크로 줄일 수 있다.
또한, PIN Diode를 증착한 후 IGZO 증착 공정으로 수소에 의한 Oxide 소자의 데미지를 최소화 할 수 있으며, 베이스 기판(303) 하부에 광변환부를 배치하는 구조이므로 엑스레이 조사 시 글래스와 같은 베이스 기판(303이 엑스레이를 차폐하는 구조로 Oxide 소자의 데미지를 저감할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
1: 디지털 엑스레이 검출기
10: 바이어스 드라이버
20: 게이트 드라이버 30: 리드아웃 집적회로
300: 디지털 엑스레이 검출기용 기판 303: 베이스 기판
350: 광변환부
20: 게이트 드라이버 30: 리드아웃 집적회로
300: 디지털 엑스레이 검출기용 기판 303: 베이스 기판
350: 광변환부
Claims (17)
- 다수의 광 감지 화소 영역으로 구분되는 제1면 및 상기 제1면의 배면으로 광 변환부가 배치되는 제2면을 포함하는 베이스 기판;
상기 베이스 기판의 제1면에 상기 화소 영역에 배치되는 차광층과 바이어스 전극;
상기 차광층 및 상기 바이어스 전극 상에 배치되는 버퍼층;
상기 버퍼층의 상기 다수의 화소 영역의 트랜지스터 영역에 각각 배치되는 다수의 트랜지스터;
상기 버퍼층의 상기 다수의 화소 영역의 다이오드 영역에 각각 배치되며, 제1전극부과, PIN층과, 제2전극부를 포함하는 다수의 광감지부;
상기 화소 영역의 상기 트랜지스터와 상기 광감지부를 연결하는 제1소스-드레인 전극;
상기 화소 영역의 상기 트랜지스터와 픽셀 전극을 연결하는 제2소스-드레인 전극을 포함하는, 디지털 엑스레이 검출기용 기판.
- 제1항에 있어서,
상기 제1전극부는 상기 버퍼층 상에 배치되어 상기 버퍼층에 형성된 컨택홀에 의해 상기 바이어스 전극과 전기적으로 연결되는, 디지털 엑스레이 검출기용 기판.
- 제1항에 있어서,
상기 제2전극부는 상기 트랜지스터의 게이트전극과 동일한 물질인, 디지털 엑스레이 검출기용 기판.
- 제1항에 있어서,
상기 트랜지스터는
상기 버퍼층 상에 도체화된 영역과 반도체 영역을 가지는 액티브층;
상기 액티브층 상에 배치된 게이트 절연막;
상기 게이트 절연막 상에 배치된 게이트전극을 포함하며,
상기 제1소스-드레인 전극은 상기 액티브층의 도체화된 제1영역과 상기 제2전극부를 전기적으로 연결하는, 디지털 엑스레이 검출기용 기판.
- 제4항에 있어서,
상기 제1소스-드레인 전극은 상기 차광층과 전기적으로 연결되는, 디지털 엑스레이 검출기용 기판.
- 제1항에 있어서,
상기 광변환부는 상기 베이스 기판의 제2면에 직접 배치되는 신틸레이터를 더 포함하는, 디지털 엑스레이 검출기용 기판.
- 다수의 광 감지 화소 영역으로 구분되며 다수의 트랜지스터 및 다수의 광감지부가 배치된 제1면과 상기 제1면의 배면인 제2면을 포함하는 베이스 기판;
상기 제2면에 배치된 광 변환부; 및
상기 제1면의 상기 트랜지스터 및 상기 광감지부를 제어하는 제어회로부를 포함하는, 디지털 엑스레이 검출기.
- 제7항에 있어서,
상기 베이스 기판의 제1면에 상기 화소 영역에 배치되는 차광층과 바이어스 전극;
상기 차광층 및 상기 바이어스 전극 상에 배치되는 버퍼층;
상기 버퍼층의 상기 다수의 화소 영역의 트랜지스터 영역에 각각 배치되는 상기 다수의 트랜지스터;
상기 버퍼층의 상기 다수의 화소 영역의 다이오드 영역에 각각 배치되며, 제1전극부과, PIN층과, 제2전극부를 포함하는 상기 다수의 광감지부;
상기 화소 영역의 상기 트랜지스터와 상기 광감지부를 연결하는 제1소스-드레인 전극; 및
상기 화소 영역의 상기 트랜지스터와 상기 화소 영역을 제어하는 픽셀 전극을 연결하는 제2소스-드레인 전극을 포함하는, 디지털 엑스레이 검출기.
- 제8항에 있어서,
상기 제1전극부는 상기 버퍼층 상에 배치되어 상기 버퍼층에 형성된 컨택홀에 의해 상기 바이어스 전극과 전기적으로 연결되며,
상기 제2전극부는 상기 트랜지스터의 게이트전극과 동일한 물질인, 디지털 엑스레이 검출기.
- 제8항에 있어서,
상기 트랜지스터는
상기 버퍼층 상에 도체화된 영역과 반도체 영역을 가지는 액티브층;
상기 액티브층 상에 배치된 게이트 절연막; 및
상기 게이트 절연막 상에 배치된 게이트전극을 포함하며,
상기 제1소스-드레인 전극은 상기 액티브층의 도체화된 제1영역과 상기 제2전극부를 전기적으로 연결하는, 디지털 엑스레이 검출기.
- 제10항에 있어서,
상기 제1소스-드레인 전극은 상기 차광층과 전기적으로 연결되는, 디지털 엑스레이 검출기.
- 제7항에 있어서,
상기 광변환부는 상기 베이스 기판의 제2면에 직접 배치되는 신틸레이터를 더 포함하는, 디지털 엑스레이 검출기.
- 다수의 광 감지 화소 영역으로 구분되는 제1면 및 상기 제1면의 배면인 제2면을 포함하는 베이스 기판의 제1면에 상기 화소 영역에 대응하여 차광층과 바이어스 전극을 배치하는 단계;
상기 바이어스 전극의 일부를 노출시키는 제1컨택홀을 포함하는 버퍼층을 상기 제1면에 배치하는 단계;
상기 화소 영역의 다이오드 영역에서 상기 버퍼층 상에 광 감지부를 배치하는 단계;
상기 화소 영역의 트랜지스터 영역에 상기 버퍼층 상에 트랜지스터를 배치하는 단계;
상기 제1면에 제2컨택홀, 제3컨택홀, 제4컨택홀, 및 제5컨택홀을 포함하는 층간 절연층을 배치하는 단계;
상기 층간 절연층 상에 제1소스-드레인 전극 및 제2소스-드레인 전극을 배치하는 단계;
상기 제1면에 상기 제2소스-드레인 전극을 노출시키는 제6컨택홀을 포함하는 보호층을 배치하는 단계;
상기 제2소스-드레인 전극과 상기 제6컨택홀에서 전기적으로 연결되는 픽셀 전극을 배치하는 단계; 및
상기 제2면에 광변환부를 배치하는 단계를 포함하는, 디지털 엑스레이 검출기용 기판의 제조 방법.
- 제13항에 있어서,
상기 제1소스-드레인 전극은 상기 제2컨택홀에서 상기 다이오드 영역의 상기 광감지부에 전기적으로 연결되며,
상기 제1소스-드레인 전극은 상기 제3컨택홀에서 상기 트랜지스터 영역의 상기 차광층에 전기적으로 연결되며,
상기 제1소스-드레인 전극은 상기 제4컨택홀에서 상기 트랜지스터 영역의 도체화된 영역에 전기적으로 연결되는, 디지털 엑스레이 검출기용 기판의 제조 방법.
- 제13항에 있어서,
상기 제2소스-드레인 전극은 상기 제5컨택홀에서 상기 트랜지스터 영역의 도체화된 영역에 전기적으로 연결되는, 디지털 엑스레이 검출기용 기판의 제조 방법.
- 제13항에 있어서,
상기 광감지부를 배치하는 단계는
상기 다이오드 영역에 상기 제1컨택홀에서 상기 바이어스 전극과 전기적으로 접촉하는 제1전극부를 배치하는 단계;
상기 제1전극부 상에 P(Positive) 반도체층을 배치하는 단계;
상기 P(Positive) 반도체층 상에 I(Intrinsic)형 반도체층을 배치하는 단계; 및
상기 I(Intrinsic)형 반도체층 상에 N(Negative) 반도체층을 배치하는 단계를 포함하는, 디지털 엑스레이 검출기용 기판의 제조 방법.
- 제16항에 있어서,
상기 N(Negative) 반도체층을 배치하는 단계 이후에
상기 트랜지스터 영역에 액티브층을 배치하는 단계;
상기 액티브층 상의 일부에 게이트 절연막을 배치하는 단계
상기 게이트 절연막 상에 게이트 전극을 배치하고 동시에 상기 N(Negative) 반도체층 상에 상기 게이트 전극과 동일한 물질로 제2전극부를 배치하는 단계; 및
상기 액티브층 중 상기 게이트 전극이 배치되지 않은 영역을 도핑하여 도체화하는 단계를 포함하는, 디지털 엑스레이 검출기용 기판의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020170161338A KR102543082B1 (ko) | 2017-11-29 | 2017-11-29 | 백사이드 신틸레이터가 적용된 디지털 엑스레이 검출기용 기판, 디지털 엑스레이 검출기 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170161338A KR102543082B1 (ko) | 2017-11-29 | 2017-11-29 | 백사이드 신틸레이터가 적용된 디지털 엑스레이 검출기용 기판, 디지털 엑스레이 검출기 및 이의 제조 방법 |
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ID=66850229
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020170161338A KR102543082B1 (ko) | 2017-11-29 | 2017-11-29 | 백사이드 신틸레이터가 적용된 디지털 엑스레이 검출기용 기판, 디지털 엑스레이 검출기 및 이의 제조 방법 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100085515A (ko) * | 2009-01-21 | 2010-07-29 | 주식회사 아트라임 | 엑스레이 디텍터 및 이의 제조방법 |
| JP2015090957A (ja) * | 2013-11-07 | 2015-05-11 | Ｎｌｔテクノロジー株式会社 | イメージセンサ及びその製造方法 |
-
2017
- 2017-11-29 KR KR1020170161338A patent/KR102543082B1/ko active IP Right Grant
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