KR20190048064A - Transistor and preparation method thereof - Google Patents
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Abstract
Description
본원은 트랜지스터 및 이의 제조방법에 관한 것이다. The present invention relates to a transistor and a method of manufacturing the same.
그래핀은 2차원 탄소물질로서, 육각형 벌집모양의 구조를 이루고 있는 단일 탄소 원자층으로 이루어진 초박막 구조이다. 그래핀은 강도, 열전도율, 전하이동도 등 여러 가지 특징이 현존하는 물질 중 가장 뛰어난 소재로서 디스플레이, 이차전지, 태양전지, 발광소자, 촉매, 및 센서 등 다양한 분야에 응용이 가능한 핵심 소재로 각광받고 있다. Graphene is a two-dimensional carbon material, an ultra-thin structure consisting of a single carbon atom layer of hexagonal honeycomb structure. Graphene is one of the most outstanding materials in terms of strength, thermal conductivity and charge mobility. It is widely regarded as a core material that can be applied to various fields such as display, rechargeable battery, solar cell, light emitting device, catalyst, and sensor have.
하지만 그래핀은 에너지 갭의 부재(absence of energy gap)로 인해 on/off 효율이 낮아 반도체로 활용하기에 부적합하고, 밴드갭을 증가시키기 위해 도핑 또는 미세 구조 개질 등을 시도할 경우 이동도가 급격히 저하되는 등 우수한 반도체 특성을 얻는 데에 한계가 있다.However, since graphene has a low on / off efficiency due to an absence of energy gap, it is not suitable for use as a semiconductor, and when doping or microstructure modification is attempted to increase the band gap, There is a limitation in obtaining excellent semiconductor characteristics such as a decrease in the resistance.
전이금속 칼코겐 화합물(Transition Metal Dichalcogenides, TMD)은 이차원 구조를 이룬다. 전이금속 칼코겐 화합물과 같은 이차원 소재는 한 층 내에서의 원자들 간에는 공유결합으로 매우 강한 결합력을 가지고 있고, 그 층들은 서로 약하게 결합하고 있어 층층이 적층되어 있는 형태로 존재한다. Transition metal chalcogen compounds (TMD) have a two-dimensional structure. Two-dimensional materials such as transition metal chalcogen compounds have very strong bonding force between atoms in one layer and covalent bonds between the atoms, and the layers are weakly bonded to each other and exist in the form of layered layers.
전이금속 칼코겐 화합물은 온-오프비(on-off ratio)가 108으로 매우 우수한 물질이다. 또한, 전이금속 칼코겐 화합물은 유연한 특성을 갖고 있어, 유연한 박막 트랜지스터, 플렉서블(flexible) 디스플레이를 구현하기 위한 채널층 등으로 사용하기에 적합한 이점을 갖고 있다.Transition metal chalcogen compounds are very excellent materials with an on-off ratio of 10 < 8 & gt ;. Moreover, the transition metal chalcogenide compound has a flexible property and is advantageous for use as a flexible thin film transistor, a channel layer for implementing a flexible display, and the like.
칼코겐(chalcogen)은 산소족 원소로서, 산소, 황, 셀렌, 텔루르 및 플로늄의 총칭이다. 좁은 의미에서는 황, 셀렌 및 텔루르의 3원소만을 가리키는 경우도 있으며, 이들은 황족 원소라고 부른다. 또한, 전이금속 또는 전이원소는 주기율표의 3족 내지 12족 원소를 모두 포함하는 것이다. Chalcogen is a generic term for oxygen, oxygen, sulfur, selenium, tellurium and plonium. In a narrow sense, it may refer only to the three elements of sulfur, selenium, and tellurium, which are referred to as elemental elements. In addition, the transition metal or transition element includes all of Group 3 to Group 12 elements of the periodic table.
그러나 전이금속 칼코겐 화합물의 전하이동도는 200 cm2/Vs 정도로, 그래핀의 전하이동도가 10,000 cm2/Vs 이상인 것에 비해 낮은 단점이 있다. However, the charge mobility of the transition metal chalcogenide compound is about 200 cm 2 / Vs, which is lower than that of graphene having a charge mobility of 10,000 cm 2 / Vs or more.
종래에 상기 그래핀과 상기 전이금속 칼코겐 화합물의 취약점을 극복하기 위한 다양한 노력이 존재하였으나, 높은 전하 이동도와 높은 on/off 효율성을 동시에 갖는 소자 구조를 제안하지는 못하였다. Conventionally, various attempts have been made to overcome the weak points of the graphene and the transition metal chalcogen compounds, but the device structure having both high charge mobility and high on / off efficiency has not been proposed.
본원의 배경이 되는 기술인 한국공개특허공보 제 2014-0027962 호는 그래핀 관련 구조들 및 방법들에 관한 것이다. 그러나, 상기 공개 특허는 쿨롱 드래그 및 전자-정공 응축 현상에 의한 트랜지스터의 소자 특성 향상에 대해서는 언급하고 있지 않다. Korean Patent Laid-Open Publication No. 2014-0027962, which is a background of the present invention, relates to graphene related structures and methods. However, the above-mentioned patent does not mention the improvement of the device characteristics of the transistor by the coulomb drag and the electron-hole condensation phenomenon.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 트랜지스터 및 이의 제조 방법을 제공하는 것을 목적으로 한다.The present invention has been made to solve the above-mentioned problems of the conventional art, and it is an object of the present invention to provide a transistor and a manufacturing method thereof.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들에 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다. It should be understood, however, that the technical scope of the embodiments of the present invention is not limited to the above-described technical problems, and other technical problems may exist.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1측면은, 제 1 게이트; 상기 제 1 게이트 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 형성된 채널층; 상기 채널층의 제 1 영역 상에 위치하는 제 1 전극; 및 상기 채널층의 상기 제 1 영역과 이격된 제 2 영역 상에 위치하는 제 2 전극; 을 포함하고, 상기 채널층은 그래핀 및 반도체 물질층을 포함하며, 상기 그래핀 및 상기 반도체 물질층은 적층되어 이종접합 계면을 형성하는 것인, 트랜지스터를 제공한다.As a technical means for achieving the above-mentioned technical object, a first aspect of the present invention provides a semiconductor device comprising: a first gate; A first insulating layer formed on the first gate; A channel layer formed on the first insulating layer; A first electrode located on a first region of the channel layer; And a second electrode located on a second region of the channel layer spaced apart from the first region; Wherein the channel layer comprises a graphene and a semiconductor material layer, wherein the graphene and the semiconductor material layer are laminated to form a heterojunction interface.
본원의 일 구현예에 따르면, 상기 트랜지스터에 전압이 인가되었을 때 상기 그래핀의 전자 또는 정공이 상기 반도체 물질층의 전자 또는 정공과 결속되어 상기 그래핀의 전자 또는 정공이 상기 반도체 물질층의 전자 또는 정공의 이동도를 높이는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, when a voltage is applied to the transistor, electrons or holes of the graphene are bound to electrons or holes of the semiconductor material layer so that electrons or holes of the graphene electrons or holes of the semiconductor material layer But the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 제 1 영역 또는 상기 제 2 영역은 상기 반도체 물질층인 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first region or the second region may be the semiconductor material layer, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 제 1 절연층은 패터닝된 구조를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present invention, the first insulating layer may include a patterned structure, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 제 1 전극 또는 상기 제 2 전극 하부에 제 2 절연층을 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first electrode or the second electrode may further include a second insulating layer. However, the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 트랜지스터 상에 제 3 절연층; 및 상기 제 3 절연층 상에 형성된 제 2 게이트를 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, a third insulating layer on the transistor; And a second gate formed on the third insulating layer, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 제 1 게이트는 반도체 물질, 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first gate may include, but is not limited to, a material selected from the group consisting of a semiconductor material, a metal, a conductive polymer, a carbon material, and combinations thereof.
본원의 일 구현예에 따르면, 상기 제 1 절연층, 상기 제 2 절연층, 또는 상기 제 3 절연층은 각각 독립적으로 h-BN, 금속 산화물, 반도체 산화물 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first insulating layer, the second insulating layer, or the third insulating layer may each independently comprise a material selected from the group consisting of h-BN, a metal oxide, a semiconductor oxide, But is not limited thereto.
본원의 일 구현예에 따르면, 상기 채널층은 1층 내지 30 층으로 적층되어 형성된 것 일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present invention, the channel layer may be formed by laminating one to 30 layers, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 반도체 물질층은 전이금속 칼코겐화합물, 유기 반도체, 무기 반도체 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the semiconductor material layer may include, but is not limited to, a material selected from the group consisting of a transition metal chalcogenide compound, an organic semiconductor, an inorganic semiconductor, and combinations thereof.
본원의 일 구현예에 따르면, 상기 칼코게나이드 금속 화합물은 S, Se, Te 및 이들의 조합들로 이루어진 군에서 선택된 칼코젠을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present invention, the chalcogenide metal compound may include, but is not limited to, chalcogen selected from the group consisting of S, Se, Te, and combinations thereof.
본원의 일 구현예에 따르면, 상기 칼코게나이드 금속 화합물은 Mo, W, Sn, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Tc, Ru, Rh, Pd, Ag, Cd, Hf, Ta, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn 및 이들의 조합들로 이루어진 군에서 선택된 금속을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present invention, the chalcogenide metal compound is selected from the group consisting of Mo, W, Sn, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, A group consisting of Rh, Pd, Ag, Cd, Hf, Ta, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, , But is not limited thereto.
본원의 일 구현예에 따르면, 상기 전이금속 칼코겐화합물은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, SnS2, SnSe2, SnTe2, 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present application, the transition metal chalcogenide compound is selected from the group consisting of MoS 2 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 , WTe 2 , SnS 2 , SnSe 2 , SnTe 2 , But are not limited to, those selected from the group consisting of < RTI ID = 0.0 >
본원의 일 구현예에 따르면, 상기 제 1전극 및 상기 제 2전극은 각각 독립적으로 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first electrode and the second electrode may each independently include a material selected from the group consisting of a metal, a conductive polymer, a carbon material, and combinations thereof. It is not.
본원의 제 2측면은, 제 1 게이트 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 채널층을 형성하는 단계; 상기 채널층의 제 1 영역 상에 제 1 전극을 형성하는 단계; 및 상기 채널층의 제 1 영역과 이격된 제 2 영역 상에 제 2 전극을 형성하는 단계를 포함하고, 상기 채널층은 그래핀 및 반도체 물질층을 포함하며, 상기 그래핀 및 상기 반도체 물질층은 적층되어 이종접합 계면을 형성하는 것인,, 트랜지스터의 제조 방법을 제공한다. According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first insulating layer on a first gate; Forming a channel layer on the first insulating layer; Forming a first electrode on a first region of the channel layer; And forming a second electrode on a second region spaced from a first region of the channel layer, wherein the channel layer comprises a graphene and a semiconductor material layer, the graphene and the semiconductor material layer Wherein the heterojunction interface is stacked to form a heterojunction interface.
본원의 일 구현예에 따르면, 상기 채널층은 상기 그래핀 상에 상기 반도체 물질층이 형성된 것, 또는 상기 반도체 물질층 상에 상기 그래핀이 형성된 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the channel layer may be formed of the semiconductor material layer on the graphene or the graphene layer formed on the semiconductor material layer, but the present invention is not limited thereto.
본원의 일 구현예에 따르면상기 제 1 전극 및 상기 제 2 전극 하부에 제 2 절연층을 형성하는 단계를 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the method may further include forming a second insulating layer under the first electrode and the second electrode, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 트랜지스터 상에 제 3 절연층을 형성하는 단계; 및 상기 제 3 절연층 상에 제 2 게이트를 형성하는 단계를 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a third insulating layer on the transistor; And forming a second gate on the third insulating layer, but the present invention is not limited thereto.
본원의 일 구현예에 따르면상기 제 1 절연층 상에 상기 채널층을 형성하는 단계는 화학기상증착법, 원자층 증착법, 스핀 코팅법, 캐스트법, 량뮤어-블로젯 (Langmuir-Blodgett, LB)법, 잉크젯 프린팅법, 노즐 프린팅법, 슬롯 다이 코팅법, 닥터블레이드 코팅법, 스크린 프린팅법, 딥 코팅법, 그래비어 프린팅법, 리버스 오프센 프린팅법, 물리적 전사법, 스프레이 코팅법, 열증착법, 진공증착법 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the step of forming the channel layer on the first insulating layer may be performed by chemical vapor deposition, atomic layer deposition, spin coating, casting, Langmuir-Blodgett (LB) Coating method, spray coating method, vacuum deposition method, vacuum deposition method, ink jet printing method, nozzle printing method, slot die coating method, doctor blade coating method, screen printing method, dip coating method, gravure printing method, reverse off- But is not limited to, a method selected from the group consisting of vapor deposition and combinations thereof.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다. The above-described task solution is merely exemplary and should not be construed as limiting the present disclosure. In addition to the exemplary embodiments described above, there may be additional embodiments in the drawings and the detailed description of the invention.
전술한 본원의 과제 해결 수단에 의하면, 본원에 따른 트랜지스터는 양방향 전계효과를 이용하여 채널층의 그래핀 및 반도체 물질층의 정공 및 전자 밀도를 조절할 수 있다. 이 때, 상기 정공 및 전자의 밀도 조절을 통해 상기 그래핀과 상기 반도체 물질층 사이의 에너지 차단막의 높이를 조절할 수 있으며, 이를 통해 쿨롱 드래그 현상을 조절할 수 있다. 상기 트랜지스터는 쿨롱 드래그 현상을 조절함으로써 소자의 전하이동도, on/off 비 등과 같은 트랜지스터의 특성이 향상될 수 있다.According to the above-described task solution of the present invention, the transistor according to the present invention can control the hole and electron density of the graphene and semiconductor material layer of the channel layer using a bi-directional field effect. At this time, the height of the energy blocking layer between the graphene and the semiconductor material layer can be controlled through controlling the density of holes and electrons, thereby controlling the Coulomb drag phenomenon. By controlling the coulomb drag phenomenon of the transistor, transistor characteristics such as charge mobility, on / off ratio, and the like can be improved.
구체적으로 본원의 일 구현예에 따른 트랜지스터 상에 포함되는 제 1 게이트에 의한 전계효과로 인해 상기 그래핀의 전자 또는 정공의 밀도를 조절할 수 있고, 동시에 본원의 일 구현예에 따른 트랜지스터 상에 추가로 포함되는 제 2 게이트에 의한 전계효과로 인해 상기 반도체 물질층의 전자 또는 정공의 밀도를 조절할 수 있다. 이 때, 상기 그래핀의 정공 또는 전자가 상기 반도체 물질층의 전자 또는 정공을 끌어서 움직이는 쿨롱 드래그 현상이 나타난다. 상기 트랜지스터 상에 인가되는 전압이 상기 그래핀의 전하 중립 포인트 전압(charge neutrality point, VCNP) 보다 낮을 때는, 상기 그래핀의 정공이 상기 반도체 물질층의 전자를 이끄는 현상이 발생한다. 즉, 전자-정공의 응집을 통한 초유동 현상 및 쿨롱 드래그 현상을 이용하여 상기 반도체 물질층 내에서 일반적인 전류 흐름과 반대되는 방향으로의 전자 흐름을 유도하고, 이를 통해 상기 반도체 물질층의 내부의 전압 강하를 0에 가깝도록 제어함으로써 전하 이동도가 급격히 발산할 수 있다. In particular, it is possible to control the density of electrons or holes in the graphene due to the field effect by the first gate included on the transistor according to one embodiment of the present invention, The density of electrons or holes of the semiconductor material layer can be controlled by the electric field effect by the included second gate. At this time, a Coulomb drag phenomenon occurs in which electrons or holes of the semiconductor material layer are moved by holes or electrons of the graphene. When the voltage applied to the transistor is lower than the charge neutrality point (V CNP ) of the graphen, holes of the graphene cause electrons of the semiconductor material layer to be attracted. That is, an electron flow in a direction opposite to a general current flow in the semiconductor material layer is induced by using a super flow phenomenon through electron-hole cohesion and a Coulomb drag phenomenon, The charge mobility can be rapidly radiated by controlling the drop to be close to zero.
또한, 본원의 일 구현예에 따른 트랜지스터 상에 포함되는 채널층의 그래핀과 반도체 물질층 사이에는 추가적인 절연층 등이 존재하지 않아 강한 층간 커플링(interlayer coupling)이 달성될 수 있다. 이러한 헤테로 구조에서 상기 그래핀의 전자 또는 정공에 의해 상기 반도체 물질층의 전자 또는 정공의 이동이 일어나고, 이에 의해 상기 그래핀과 상기 반도체 물질층 사이의 계면에서 정전 다이폴층(static dipole layer)이 생성되며, 이는 쇼트키 베리어(Schottky barrier)를 형성하여 전하 재결합(charge recombination)을 방지할 수 있다. 이러한 쇼트키 에너지 베리어는 물리적인 절연체와 같이 작용하여 쿨롱 드래그를 안정화 시키는 역할을 한다. 이러한 에너지 베리어는 상기 그래핀과 상기 반도체 물질층의 다수 캐리어 타입이 반대일 때 더욱 커질 수 있다. 이는 일반적으로 쿨롱 드래그 현상이 나타나는 이종 접합 물질간의 강한 전하 재결합 현상을 방지하기 위해 추가적인 절연층이 필요한 종래 기술의 문제점을 극복한 것이다.In addition, there is no additional insulating layer between the graphene layer and the semiconductor material layer of the channel layer included in the transistor according to one embodiment of the present invention, so that strong interlayer coupling can be achieved. In this heterostructure, electrons or holes of the semiconductor material layer are caused to move by electrons or holes of the graphene, thereby generating a static dipole layer at the interface between the graphene and the semiconductor material layer , Which can form a Schottky barrier to prevent charge recombination. Such a Schottky energy barrier acts like a physical insulator to stabilize the coulomb drag. This energy barrier may be larger when the graphene and the majority carrier type of the semiconductor material layer are reversed. This overcomes the problems of the prior art, which requires an additional insulating layer to prevent strong charge recombination between the heterojunction materials, which generally exhibits the Coulomb drag phenomenon.
나아가, 본원의 트랜지스터는 상온에서 3,700 cm2V-1s-1 이상의 높은 전하 이동도와 108 이상의 높은 on/off 효율을 동시에 갖는다. 또한 50 K 이하의 온도와 같이 극 저온 환경에서 전자-정공 응집현상으로부터 유도되는 초유도성 물리 현상이 연관되어 전하 이동도가 상온에 비해 10 배 이상 상승한 104 cm2V-1s-1 이상의 전하 이동도를 갖는다. 이를 통하여 종래의 실리콘 물질 기반의 산업의 패러다임을 2차원 계면소자로 바꿀 수 있으며, 상온에서의 초유동 소자 거동을 기대할 수 있고 낮은 전력 소모 및 높은 속도를 갖는 차세대 전자 소자를 제시할 수 있다. Further, the transistor of the present invention has a high charge mobility of 3,700 cm 2 V -1 s -1 at room temperature and a high on / off efficiency of more than 10 8 at the same time. In addition, e-pole low-temperature environment such as a temperature not higher than 50 K - the colostrum is associated conductive physical phenomena derived from a hole-agglomeration charge mobility is more than 10 times or more, up 10 4 cm 2 V -1 s -1 charge compared to the room temperature Mobility. Through this, a paradigm based on a conventional silicon material can be converted into a two-dimensional interfacial element, a superfluid element behavior at room temperature can be expected, and a next generation electronic device having low power consumption and high speed can be presented.
도 1a 및 도 1b는 본원의 일 구현예에 따른 트랜지스터의 단면도이다.
도 2a 및 도 2b는 본원의 일 구현예에 따른 트랜지스터의 단면도이다.
도 3a 및 도 3b는 본원의 일 구현예에 따른 트랜지스터의 단면도이다.
도 4는 본원의 일 구현예에 따른 트랜지스터의 제조 방법의 순서도이다.
도 5는 본원의 일 실시예에 따른 트랜지스터의 제조 방법의 개략도이다.
도 6은 본원의 일 실시예에 따른 트랜지스터의 단면도이다.
도 7은 본원의 일 실시예에 따른 트랜지스터의 쿨롱 드래그 현상을 나타낸 도면이다.
도 8은 본원의 일 실시예에 따른 트랜지스터의 분해 사시도이다.
도 9는 본원의 일 실시예 및 비교예에 따른 트랜지스터의 전류-전압을 나타낸 그래프이다.
도 10은 본원의 일 실시예 및 비교예에 따른 트랜지스터의 게이트 전압에 따른 종단 전압(Longitudinal potential, VXX)을 나타낸 그래프이다.
도 11은 본원의 일 실시예 및 비교예에 따른 트랜지스터의 전압에 따른 전하 이동도를 나타낸 그래프이다.
도 12는 본원의 일 실시예 및 비교예에 따른 트랜지스터의 on/off 효율 및 전하 이동도(μFE)를 나타낸 그래프이다.
도 13은 본원의 일 실시예 및 비교예에 따른 트랜지스터의 온도(K)에 따른 전하 이동도(μFE)를 나타낸 그래프이다. 1A and 1B are cross-sectional views of a transistor according to one embodiment of the present invention.
2A and 2B are cross-sectional views of a transistor according to one embodiment of the present invention.
3A and 3B are cross-sectional views of a transistor according to one embodiment of the present invention.
4 is a flowchart of a method of manufacturing a transistor according to an embodiment of the present invention.
5 is a schematic view of a method of manufacturing a transistor according to an embodiment of the present invention.
6 is a cross-sectional view of a transistor according to one embodiment of the present application.
7 is a diagram illustrating a coulomb drag phenomenon of a transistor according to an embodiment of the present invention.
8 is an exploded perspective view of a transistor according to an embodiment of the present invention.
9 is a graph showing the current-voltage of a transistor according to an embodiment and a comparative example of the present invention.
10 is a graph showing a longitudinal voltage (V XX ) according to gate voltages of a transistor according to an embodiment and a comparative example of the present invention.
11 is a graph showing charge mobility according to voltage of a transistor according to an embodiment and a comparative example of the present invention.
12 is a graph showing on / off efficiency and charge mobility (占FE ) of a transistor according to an embodiment and a comparative example of the present invention.
FIG. 13 is a graph showing the charge mobility ( .mu.FE ) according to temperature (K) of a transistor according to an embodiment and a comparative example of the present application.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. It should be understood, however, that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, the same reference numbers are used throughout the specification to refer to the same or like parts.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. Throughout this specification, when a part is referred to as being "connected" to another part, it is not limited to a case where it is "directly connected" but also includes the case where it is "electrically connected" do.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.It will be appreciated that throughout the specification it will be understood that when a member is located on another member "top", "top", "under", "bottom" But also the case where there is another member between the two members as well as the case where they are in contact with each other.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재 및 다른 부재의 절대적인 위치를 한정하는 것이 아니며, 어떤 부재가 다른 부재 상부에 접해 있는 경우뿐 아니라 어떤 부재가 다른 부재 하부에 접해 있는 경우도 포함한다.Throughout this specification, when a member is " on " another member, it does not define the absolute location of any members and other members, and not only when a member is in contact with the top of another member, It also includes the case where it is in contact with the lower part of the member.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout this specification, when an element is referred to as " including " an element, it is understood that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다. As used herein, the terms " about, " " substantially, " and the like are used herein to refer to or approximate the numerical value of manufacturing and material tolerances inherent in the stated sense, Accurate or absolute numbers are used to prevent unauthorized exploitation by unauthorized intruders of the mentioned disclosure. Also, throughout the present specification, the phrase " step " or " step " does not mean " step for.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.Throughout this specification, the term " combination thereof " included in the expression of the machine form means one or more combinations or combinations selected from the group consisting of the constituents described in the expression of the machine form, And the like.
본원 명세서 전체에서, "A 및/또는 B" 의 기재는, "A, B, 또는, A 및 B" 를 의미한다. Throughout this specification, the description of "A and / or B" means "A, B, or A and B".
이하에서는 본원의 트랜지스터 및 이의 제조방법에 대하여 구현예 및 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본원이 이러한 구현예 및 실시예와 도면에 제한되는 것은 아니다. Hereinafter, the transistor of the present invention and a method of manufacturing the same will be described in detail with reference to embodiments, examples and drawings. However, the present invention is not limited to these embodiments and examples and drawings.
본원의 제 1측면은 제 1 게이트; 상기 제 1 게이트 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 형성된 채널층; 상기 채널층의 제 1 영역 상에 위치하는 제 1 전극; 및 상기 채널층의 상기 제 1 영역과 이격된 제 2 영역 상에 위치하는 제 2 전극; 을 포함하고, 상기 채널층은 그래핀 및 반도체 물질층을 포함하며, 상기 그래핀 및 상기 반도체 물질층은 적층되어 이종접합 계면을 형성하는 것인, 트랜지스터에 관한 것이다. A first aspect of the present application provides a semiconductor device comprising: a first gate; A first insulating layer formed on the first gate; A channel layer formed on the first insulating layer; A first electrode located on a first region of the channel layer; And a second electrode located on a second region of the channel layer spaced apart from the first region; Wherein the channel layer comprises a graphene and a semiconductor material layer, wherein the graphene and the semiconductor material layer are laminated to form a heterojunction interface.
도 1a 및 도 1b는 본원의 일 구현예에 따른 트랜지스터의 단면도이다. 1A and 1B are cross-sectional views of a transistor according to one embodiment of the present invention.
구체적으로, 본원의 일 구현예에 따른 트랜지스터(100)는 제 1 게이트 (110), 상기 제 1 게이트(110) 상에 형성된 제 1 절연층(120), 상기 제 1 절연층(120) 상에 형성된 채널층(131 및 132), 상기 채널층(132)의 제 1 영역 상에 위치하는 제 1 전극(141), 및 상기 채널층(132)의 상기 제 1 영역과 이격된 제 2 영역 상에 위치하는 제 2 전극(142)을 포함한다. 상기 채널층(131 및 132)은 그래핀(131) 및 반도체 물질층(132)을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The
본원의 일 구현예에 따르면, 상기 채널층은 상기 그래핀(131)과 상기 반도체 물질층(132)이 적층된 것 일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present invention, the channel layer may be formed by stacking the
상기 채널층은 도 1a에 나타난 것처럼 상기 그래핀(131) 상에 상기 반도체 물질층(132)이 형성되어있는 것, 또는 도 1b에 나타난 것처럼 상기 반도체 물질층(132) 상에 상기 그래핀(131)이 형성되어 있는 것 일 수 있으나, 이에 제한되는 것은 아니다. The channel layer may be formed of the
상기 반도체 물질층의 두께를 조절하여 페르미 레벨을 조절할 수 있다. The Fermi level can be adjusted by adjusting the thickness of the semiconductor material layer.
본원의 일 구현예에 따르면, 상기 제 1 영역 또는 상기 제 2 영역은 상기 반도체 물질층인 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first region or the second region may be the semiconductor material layer, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 제 1 전극 또는 제 2 전극은 상기 반도체 물질층 상에 형성된 것 일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present invention, the first electrode or the second electrode may be formed on the semiconductor material layer, but the present invention is not limited thereto.
예를 들면, 도 1a의 상기 제 1 전극(141)과 상기 제 2 전극(142)은 상기 반도체 물질층(132) 상에 형성되어 있으면서 상기 그래핀(131) 과는 접촉하지 않는다. 또는, 도 1b의 상기 제 1 전극(141)과 상기 제 2 전극(142)이 상기 반도체 물질층(132) 상에 형성되어 있으면서 상기 그래핀(131)과는 접촉하지 않는다. For example, the
상기 제 1 전극 및 상기 제 2 전극은 각각 독립적으로, 상기 트랜지스터의 소스 전극 또는 드레인 전극인 것 일 수 있으나, 이에 제한되는 것은 아니다. The first electrode and the second electrode may be independently a source electrode or a drain electrode of the transistor, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 제 1 절연층은 패터닝된 구조를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present invention, the first insulating layer may include a patterned structure, but the present invention is not limited thereto.
상기 패터닝된 구조는 요철구조인 것 일 수 있으나, 이에 제한되는 것은 아니다. The patterned structure may be a concavo-convex structure, but is not limited thereto.
상기 제 1 절연층이 요철구조 일 때, 상기 반도체 물질층에 스트레인(strain)이 걸리기 때문에 상기 반도체 물질층의 페르미 레벨을 변경 또는 상변태를 유도하여, 상기 제 1 전극 또는 상기 제 2 전극과 상기 반도체 물질층 사이의 쇼트키 변화에 의해 계면저항이 낮아질 수 있다. Wherein a strain is applied to the semiconductor material layer when the first insulating layer has a concavo-convex structure, thereby changing a Fermi level of the semiconductor material layer or inducing a phase transformation, The interface resistance can be lowered by the Schottky change between the material layers.
상기 제 1 절연층의 물질 결함이 적을때, 상기 반도체 물질층과 상기 절연층 사이의 간섭이 최소화되어 상기 제 1전극 또는 상기 제 2전극과 상기 반도체 물질층 사이의 계면저항이 낮아질 수 있다. When the material defect of the first insulating layer is small, interference between the semiconductor material layer and the insulating layer is minimized, so that the interface resistance between the first electrode or the second electrode and the semiconductor material layer can be lowered.
본원의 일 구현예에 따르면, 상기 제 1 전극 또는 상기 제 2 전극 하부에 제 2 절연층을 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first electrode or the second electrode may further include a second insulating layer. However, the present invention is not limited thereto.
도 2a 및 도 2b는 본원의 일 구현예에 따른 트랜지스터의 단면도이다. 2A and 2B are cross-sectional views of a transistor according to one embodiment of the present invention.
구체적으로, 본원의 일 구현예에 따른 트랜지스터(100)는 제 1 게이트 (110), 상기 제 1 게이트(110) 상에 형성된 제 1 절연층(120), 상기 제 1 절연층(120) 상에 형성된 채널층(131 및 132), 상기 채널층(132)의 제 1 영역 상에 위치하는 제 2 절연층(150) 및 제 1 전극(141), 및 상기 채널층(132)의 상기 제 1 영역과 이격된 제 2 영역 상에 위치하는 제 2 절연층(150) 및 제 2 전극(142)을 포함한다. 상기 채널층(131 및 132)은 그래핀(131) 및 반도체 물질층(132)을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The
상기 제 2 절연층이 추가 포함됨으로써 상기 채널층과 상기 제 1 전극 또는 상기 제 2 전극 사이에서 발생할 수 있는 페르미-레벨 피닝(Fermi-level pinning)을 막아주며, 이 때 상기 제 2 절연층은 터널링층 역할을 한다. The addition of the second insulating layer prevents Fermi-level pinning that may occur between the channel layer and the first electrode or the second electrode, Layer.
본원의 일 구현예에 따르면, 상기 트랜지스터 상에 제 3 절연층; 및 상기 제 3 절연층 상에 형성된 제 2 게이트를 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, a third insulating layer on the transistor; And a second gate formed on the third insulating layer, but the present invention is not limited thereto.
도 3a 및 도 3b는 본원의 일 구현예에 따른 트랜지스터의 단면도이다. 3A and 3B are cross-sectional views of a transistor according to one embodiment of the present invention.
구체적으로, 본원의 일 구현예에 따른 트랜지스터(100)는 제 1 게이트 (110), 상기 제 1 게이트(110) 상에 형성된 제 1 절연층(120), 상기 제 1 절연층(120) 상에 형성된 채널층(131 및 132), 상기 채널층(132)의 제 1 영역 상에 위치하는 제 1 전극(141), 상기 채널층(132)의 상기 제 1 영역과 이격된 제 2 영역 상에 위치하는 제 2 전극(142), 상기 채널층(131 및 132), 상기 제 1 전극(141) 및 상기 제 2 전극(142) 상에 위치하는 제 3 절연층(160) 및 상기 제 3 절연층(160) 상에 형성된 제 2 게이트 (170)을 포함한다. 상기 채널층(131 및 132)은 그래핀(131) 및 반도체 물질층(132)을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The
상기 제 2 게이트가 추가 포함됨으로써 상기 트랜지스터는 양방향 전계효과를 이용하여 상기 채널층의 상기 그래핀(131) 및 상기 반도체 물질층(132)의 정공 및 전자 밀도를 조절할 수 있다. 상기 정공 및 전자의 밀도 조절을 통해 상기 그래핀(131)과 상기 반도체 물질층(132) 사이의 에너지 차단막의 높이를 조절할 수 있으며, 이를 통해 쿨롱 드래그 현상을 조절할 수 있다. 상기 트랜지스터는 쿨롱 드래그 현상을 조절함으로써 소자의 전하이동도, on/off 비 등과 같은 트랜지스터의 특성이 향상될 수 있다. The second gate is additionally included so that the transistor can adjust the hole and electron density of the
상기 제 2 게이트는 상기 제 1 전극 및 상기 제 2 전극과 이격되어 위치하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The second gate may be spaced apart from the first electrode and the second electrode, but the present invention is not limited thereto.
예를 들어, 상기 트랜지스터가 도 3a의 구조일 때, 상기 제 3 절연층(160) 상의 상기 그래핀(131)에 수직인 위치에 상기 제 2 게이트(170)가 위치하는 것 일 수 있으나, 이에 제한되는 것은 아니다. 또는 상기 트랜지스터가 도 3b의 구조일 때, 상기 제 3 절연층(160) 상의 상기 그래핀(131)에 수직인 위치에 상기 제 2 게이트(170)가 위치하는 것 일 수 있으나, 이에 제한되는 것은 아니다. For example, when the transistor is of the structure of FIG. 3A, the
본원의 일 구현예에 따르면, 상기 트랜지스터에 전압이 인가되었을 때 상기 그래핀의 전자 또는 정공이 상기 반도체 물질층의 전자 또는 정공과 결속되어 상기 그래핀의 전자 또는 정공이 상기 반도체 물질층의 전자 또는 정공의 이동도를 높이는 것 일 수 있다. According to an embodiment of the present invention, when a voltage is applied to the transistor, electrons or holes of the graphene are bound to electrons or holes of the semiconductor material layer so that electrons or holes of the graphene electrons or holes of the semiconductor material layer And may increase the mobility of holes.
구체적으로, 상기 트랜지스터의 상기 채널층은 상기 그래핀과 상기 반도체 물질이 적층되어 있고 상기 트랜지스터의 상기 제 1 게이트를 통한 전계효과를 이용하여 상기 채널층의 상기 그래핀 또는 상기 반도체 물질의 전자 또는 정공의 밀도를 효율적으로 조절할 수 있으며, 동시에 상기 제 1 전극 및 상기 제 2 전극 또는 상기 제 2 게이트를 통한 전계효과를 이용하여 상기 채널층의 상기 그래핀 또는 상기 반도체 물질의 전자 또는 정공의 밀도를 조절할 수 있다. In particular, the channel layer of the transistor may be formed by stacking the graphene and the semiconductor material, and utilizing the field effect through the first gate of the transistor, the graphene of the channel layer or the electron or hole of the semiconductor material And at the same time, the density of electrons or holes of the semiconductor material or the graphene of the channel layer is adjusted by utilizing the field effect through the first electrode and the second electrode or the second gate .
예를 들어, 상기 트랜지스터가 도 3a의 구조에서 상기 트랜지스터에 전압을 가할 때, 상기 제 1 게이트(110)에 의한 전계효과로 인해 상기 반도체 물질층(132)의 전자 또는 정공의 밀도를 조절할 수 있고, 동시에 상기 제 2 게이트(170)에 의한 전계효과로 인해 상기 그래핀(131)의 전자 또는 정공의 밀도를 조절할 수 있다. 이때, 상기 그래핀(131)의 정공 또는 전자가 상기 반도체 물질층(132)의 전자 또는 정공을 끌어서 움직이는 쿨롱 드래그 현상이 나타날 수 있다. 상기 전압이 상기 그래핀(131)의 전하 중립 포인트 전압(charge neutrality point, VCNP)보다 낮을 때는, 상기 그래핀(131)의 정공이 상기 반도체 물질층(132)의 전자를 이끄는 현상이 발생한다. 즉, 전자-정공의 응집을 통한 초유동 현상 및 쿨롱 드래그 현상을 이용하여 상기 반도체 물질층(132) 내에서 일반적인 전류 흐름과 반대되는 방향으로의 전자 흐름을 유도하고, 이를 통해 상기 반도체 물질층(132)의 내부의 전압 강하를 0에 가깝도록 제어함으로써 전하 이동도가 급격히 발산할 수 있다. For example, when the transistor applies a voltage to the transistor in the structure of FIG. 3A, the density of electrons or holes of the
상기 채널층의 상기 그래핀(131)과 상기 반도체 물질층(132) 사이에는 추가적인 절연층 등이 존재하지 않아 강한 층간 커플링(interlayer coupling)이 달성될 수 있다. 이러한 헤테로 구조에서 상기 그래핀(131)의 전자 또는 정공에 의해 상기 반도체 물질층(132)의 전자 또는 정공의 이동이 일어나고, 이에 의해 상기 그래핀(131)과 상기 반도체 물질층(132) 사이의 계면에서 정전 다이폴층(static dipole layer)이 생성되며, 이는 쇼트키 베리어(Schottky barrier)를 형성하여 전하 재결합(charge recombination)을 방지할 수 있다. 이러한 쇼트키 에너지 베리어는 물리적인 절연체와 같이 작용하여 쿨롱 드래그를 안정화 시키는 역할을 한다. 이러한 에너지 베리어는 상기 그래핀(131)과 상기 반도체 물질층(132)의 다수 캐리어 타입이 반대일 때 더욱 커질 수 있다. 이는 일반적으로 쿨롱 드래그 현상이 나타나는 이종 접합 물질간의 강한 전하 재결합 현상을 방지하기 위해 추가적인 절연층이 필요한 종래 기술의 문제점을 극복한 것이다. There is no additional insulating layer between the
상기 트랜지스터의 전하 이동도는 상온에서 3,700 cm2V-1s-1 이상인 것 일 수 있으나, 이에 제한되는 것은 아니다. The charge mobility of the transistor may be at least 3,700 cm 2 V -1 s -1 at room temperature, but is not limited thereto.
상기 트랜지스터의 전하 이동도는 50 K 이하의 온도에서 104 cm2V-1s-1 이상인 것 일 수 있으나, 이에 제한되는 것은 아니다. The charge mobility of the transistor may be at least 10 4 cm 2 V -1 s -1 at a temperature of 50 K or less, but is not limited thereto.
상기 트랜지스터의 on/off 효율은 108 이상인 것 일 수 있으나, 이에 제한되는 것은 아니다. The on / off efficiency of the transistor may be 10 8 or more, but is not limited thereto.
상기 트랜지스터는 상온에서 3,700 cm2V-1s-1 이상의 높은 전하 이동도와 107 이상의 높은 on/off 효율을 동시에 갖는다. 또한 50 K 이하의 온도와 같이 극 저온 환경에서 전자-정공 응집현상으로부터 유도되는 초유도성 물리 현상이 연관되어 전하 이동도가 상온에 비해 10 배 이상 상승한 104 cm2V-1s-1 이상의 전하 이동도를 갖는다. 이를 통하여 종래의 실리콘 물질 기반의 산업의 패러다임을 2차원 계면소자로 바꿀 수 있으며, 상온에서의 초유동 소자 거동을 기대할 수 있다. 나아가 낮은 전력 소모 및 높은 속도를 갖는 차세대 전자 소자를 제시할 수 있다. The transistor has a high charge mobility of more than 3,700 cm 2 V -1 s -1 at room temperature and a high on / off efficiency of more than 10 7 at the same time. In addition, e-pole low-temperature environment such as a temperature not higher than 50 K - the colostrum is associated conductive physical phenomena derived from a hole-agglomeration charge mobility is more than 10 times or more, up 10 4 cm 2 V -1 s -1 charge compared to the room temperature Mobility. Through this, the paradigm of the conventional silicon material based industry can be converted into a two-dimensional interface element, and the behavior of the superfluid element at room temperature can be expected. Furthermore, a next generation electronic device having low power consumption and high speed can be proposed.
본원의 일 구현예에 따르면, 상기 제 1 게이트는 반도체 물질, 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first gate may include, but is not limited to, a material selected from the group consisting of a semiconductor material, a metal, a conductive polymer, a carbon material, and combinations thereof.
상기 제 2 게이트는 반도체 물질, 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The second gate may include, but is not limited to, a material selected from the group consisting of a semiconductor material, a metal, a conductive polymer, a carbon material, and combinations thereof.
상기 반도체 물질은 Si, Ge, As, Te, SiGe, GaAs, AlGaAs, GeTe, SnTe, GeSe 및 이들의 조합들로 이루어진 군에서 선택된 것 일 수 있으나, 이에 제한되는 것은 아니다. The semiconductor material may be selected from the group consisting of Si, Ge, As, Te, SiGe, GaAs, AlGaAs, GeTe, SnTe, GeSe and combinations thereof.
상기 금속은 Al, Pt, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn 및 이들의 조합들로 이루어진 군에서 선택된 금속을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The metal may be selected from the group consisting of Al, Pt, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, A metal selected from the group consisting of W, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn and combinations thereof , But is not limited thereto.
상기 전도성 고분자는 폴리(3,4-에틸렌다이옥시싸이오펜) (PEDOT), 폴리(3,4-에틸렌다이옥시싸이오펜) 폴리스티렌 설포네이트 (PEDOT:PSS), 폴리아세틸렌, 폴리피롤, 폴리사이오펜, 폴리아닐린, 폴리페닐렌, 폴리페닐렌설파이드, 폴리풀러렌 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.The conductive polymer may be selected from the group consisting of poly (3,4-ethylenedioxythiophene) (PEDOT), poly (3,4-ethylenedioxythiophene) polystyrene sulfonate (PEDOT: PSS), polyacetylene, polypyrrole, But are not limited to, materials selected from the group consisting of polyaniline, polyphenylene, polyphenylene sulfide, poly fullerene, and combinations thereof.
상기 탄소물질은 탄소나노튜브, 그래핀, 풀러렌, 카본나노섬유 및 이들의 조합들로 이루어진 군에서 선택된탄소물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다.The carbon material may include carbon materials selected from the group consisting of carbon nanotubes, graphene, fullerenes, carbon nanofibers, and combinations thereof, but is not limited thereto.
본원의 일 구현예에 따르면, 상기 제 1 절연층, 상기 제 2 절연층, 또는 상기 제 3 절연층은 각각 독립적으로 h-BN, 금속 산화물, 반도체 산화물 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first insulating layer, the second insulating layer, or the third insulating layer may each independently comprise a material selected from the group consisting of h-BN, a metal oxide, a semiconductor oxide, But is not limited thereto.
상기 금속 산화물은 Al, Pt, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn 및 이들의 조합들로 이루어진 군에서 선택된 금속을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The metal oxide may be selected from the group consisting of Al, Pt, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, Hf, A metal selected from the group consisting of Ta, W, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, But is not limited thereto.
상기 금속 산화물은 Al2O3, HfO2, TiO2, SnO2, ZnO, Nb2O5, Ta2O5, WO3, W2O5, In2O3, Nd2O3, PbO, CdO, NB2O5, TiSrO3 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속 산화물을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. Wherein the metal oxide is selected from the group consisting of Al 2 O 3 , HfO 2 , TiO 2 , SnO 2 , ZnO, Nb 2 O 5 , Ta 2 O 5 , WO 3 , W 2 O 5 , In 2 O 3 , Nd 2 O 3 , PbO, But are not limited to, metal oxides selected from the group consisting of CdO, NB 2 O 5 , TiSrO 3, and combinations thereof.
상기 반도체 산화물은 실리콘 산화물, 비소 산화물, 게르마늄 산화물, 갈륨 산화물 및 이들의 조합들로 이루어진 군에서 선택된 반도체 산화물을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The semiconductor oxide may include, but is not limited to, a semiconductor oxide selected from the group consisting of silicon oxide, arsenic oxide, germanium oxide, gallium oxide, and combinations thereof.
본원의 일 구현예에 따르면, 상기 채널층은 1층 내지 30 층으로 적층되어 형성된 것 일 수 있으나, 이에 제한되는 것은 아니다. 구체적으로, 상기 채널층 상의 그래핀이 1층 내지 30 층으로 적층될 수 있으며, 또는 상기 채널층 상의 반도체 물질이 1층 내지 30 층으로 적층될 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 채널층 상의 그래핀 및 상기 반도체 물질이 교대로 적층되어 1 층 내지 30 층의 구조를 가지는 채널층을 형성할 수도 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present invention, the channel layer may be formed by laminating one to 30 layers, but the present invention is not limited thereto. Specifically, the graphene on the channel layer may be laminated to one to thirty layers, or the semiconductor material on the channel layer may be laminated to one to thirty layers. However, the present invention is not limited thereto. In addition, the graphene on the channel layer and the semiconductor material may be alternately stacked to form a channel layer having a structure of 1 to 30 layers, but the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 반도체 물질층은 전이금속 칼코겐화합물, 유기 반도체, 무기 반도체 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the semiconductor material layer may include, but is not limited to, a material selected from the group consisting of a transition metal chalcogenide compound, an organic semiconductor, an inorganic semiconductor, and combinations thereof.
본원의 일 구현예에 따르면, 상기 칼코게나이드 금속 화합물은 S, Se, Te 및 이들의 조합들로 이루어진 군에서 선택된 칼코젠을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present invention, the chalcogenide metal compound may include, but is not limited to, chalcogen selected from the group consisting of S, Se, Te, and combinations thereof.
본원의 일 구현예에 따르면, 상기 칼코게나이드 금속 화합물은 Mo, W, Sn, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Tc, Ru, Rh, Pd, Ag, Cd, Hf, Ta, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn 및 이들의 조합들로 이루어진 군에서 선택된 금속을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present invention, the chalcogenide metal compound is selected from the group consisting of Mo, W, Sn, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, A group consisting of Rh, Pd, Ag, Cd, Hf, Ta, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, , But is not limited thereto.
본원의 일 구현예에 따르면, 상기 전이금속 칼코겐화합물은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, MSe2 , SnS2, SnSe2, SnTe2, 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present invention, the transition metal chalcogen compound is selected from the group consisting of MoS 2 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 , WTe 2 , MSe 2 , SnS 2 , SnSe 2 , SnTe 2 , But are not limited to, those selected from the group consisting of < RTI ID = 0.0 >
상기 그래핀은 그래핀, 산화 그래핀, 환원된 산화 그래핀 및 이들의 조합들로 이루어진 군에서 선택된 그래핀을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The graphene may include, but is not limited to, graphene selected from the group consisting of graphene, oxidized graphene, reduced oxidized graphene, and combinations thereof.
본원의 일 구현예에 따르면, 상기 제 1전극 및 상기 제 2전극은 각각 독립적으로 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the first electrode and the second electrode may each independently include a material selected from the group consisting of a metal, a conductive polymer, a carbon material, and combinations thereof. It is not.
상기 제 1 게이트 및/또는 상기 제 2 게이트 상에 h-BN이 추가적으로 위치할 수 있다. The h-BN may be additionally located on the first gate and / or the second gate.
본원의 제 2측면은, 제 1 게이트 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 채널층을 형성하는 단계; 상기 채널층의 제 1 영역 상에 제 1 전극을 형성하는 단계; 및 상기 채널층의 제 1 영역과 이격된 제 2 영역 상에 제 2 전극을 형성하는 단계를 포함하고, 상기 채널층은 그래핀 및 반도체 물질층을 포함하며, 상기 그래핀 및 상기 반도체 물질층은 적층되어 이종접합 계면을 형성하는 것인,, 트랜지스터의 제조 방법에 관한 것이다. According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first insulating layer on a first gate; Forming a channel layer on the first insulating layer; Forming a first electrode on a first region of the channel layer; And forming a second electrode on a second region spaced from a first region of the channel layer, wherein the channel layer comprises a graphene and a semiconductor material layer, the graphene and the semiconductor material layer Wherein the heterojunction interface is laminated to form a heterojunction interface.
본원의 제 2 측면은 상기 본원의 1 측면에 대하여 기재된 내용이 모두 적용될 수 있으나, 이에 제한되는 것은 아니다. The second aspect of the present invention can be applied to all aspects of the present invention, but the present invention is not limited thereto.
도 4는 본원의 일 구현예에 따른 트랜지스터의 제조 방법의 순서도이다. 4 is a flowchart of a method of manufacturing a transistor according to an embodiment of the present invention.
먼저, 제 1 게이트 상에 제 1 절연층을 형성한다(S100). First, a first insulating layer is formed on the first gate (S100).
상기 제 1 게이트는 반도체 물질, 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다.The first gate may include, but is not limited to, a material selected from the group consisting of a semiconductor material, a metal, a conductive polymer, a carbon material, and combinations thereof.
상기 제 1 절연층은 상기 제 1 게이트의 산화물인 것 일 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 상기 제 1 절연층은 금속 산화물, 반도체 산화물, 산화된 탄소 물질, 산화된 전도성 고분자 및 이들의 조합들로 이루어진 것 일 수 있으나, 이에 제한되는 것은 아니다. 구체적으로, 상기 제 1 게이트가 Si일 때, 상기 제 1 절연층은 SiO2인 것일 수 있다. 또는, 상기 제 1 게이트가 Al일 때, 상기 제 1 절연층은 Al2O3인 것일 수 있다. The first insulating layer may be an oxide of the first gate, but is not limited thereto. For example, the first insulating layer may be formed of a metal oxide, a semiconductor oxide, a oxidized carbon material, an oxidized conductive polymer, and combinations thereof, but is not limited thereto. Specifically, when the first gate is Si, the first insulating layer may be SiO 2 . Alternatively, when the first gate is Al, the first insulating layer may be Al 2 O 3 .
상기 제 1 게이트 상에 제 1 절연층을 형성하는 것은 화학기상증착법, 원자층 증착법, 펄스 레이저 증착법, 스퍼터링, 열증착법, 진공증착법, 물리적 전사법 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것 일 수 있으나, 이에 제한되는 것은 아니다. The first insulating layer on the first gate may be formed by a method selected from the group consisting of a chemical vapor deposition method, an atomic layer deposition method, a pulsed laser deposition method, a sputtering method, a thermal deposition method, a vacuum deposition method, a physical transfer method, But is not limited thereto.
상기 제 1 게이트 상에 제 1 절연층을 형성하는 것은 상기 제 1 절연층을 전사하여 형성하는 것 일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, h-BN과 같은 2차원 절연체 물질을 상기 제 1 게이트 상에 전사하여 형성하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The forming of the first insulating layer on the first gate may be performed by transferring the first insulating layer, but the present invention is not limited thereto. For example, it may be formed by transferring a two-dimensional insulator material such as h-BN on the first gate, but is not limited thereto.
상기 제 1 절연층은 패터닝된 구조를 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The first insulating layer may include, but is not limited to, a patterned structure.
상기 제 1 절연층은 요철구조로 패터닝된 것 일 수 있으나, 이에 제한되는 것은 아니다. The first insulating layer may be patterned with a concavo-convex structure, but is not limited thereto.
이어서, 상기 제 1 절연층 상에 채널층을 형성한다(S200). Next, a channel layer is formed on the first insulating layer (S200).
본원의 일 구현예에 따르면, 상기 제 1 절연층 상에 상기 채널층을 형성하는 단계는 화학기상증착법, 원자층 증착법, 스핀 코팅법, 캐스트법, 량뮤어-블로젯 (Langmuir-Blodgett, LB)법, 잉크젯 프린팅법, 노즐 프린팅법, 슬롯 다이 코팅법, 닥터블레이드 코팅법, 스크린 프린팅법, 딥 코팅법, 그래비어 프린팅법, 리버스 오프센 프린팅법, 물리적 전사법, 스프레이 코팅법, 열증착법, 진공증착법 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것 일 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 화학기상증착법 및/또는 원자층 증착법에 의해 수행되는 것 일 수 있다. According to an embodiment of the present invention, the step of forming the channel layer on the first insulating layer may be performed by chemical vapor deposition, atomic layer deposition, spin coating, casting, Langmuir-Blodgett (LB) Coating method, spray coating method, thermal evaporation method, spray coating method, or the like can be used as the coating method, such as spraying method, ink jet printing method, nozzle printing method, slot die coating method, doctor blade coating method, screen printing method, dip coating method, gravure printing method, But are not limited to, those selected from the group consisting of vacuum vapor deposition and combinations thereof. Preferably by a chemical vapor deposition method and / or an atomic layer deposition method.
상기 제 1 절연층 상에 상기 채널층을 형성하는 것은 상기 채널층을 전사하여 형성하는 것 일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 화학 기상 증착법으로 성장시킨 2차원 반도체 물질 및/또는 그래핀을 상기 제 1 절연층 상에 전사하여 형성하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The formation of the channel layer on the first insulating layer may be performed by transferring the channel layer, but the present invention is not limited thereto. For example, the second insulating layer may be formed by transferring a two-dimensional semiconductor material and / or graphene grown by a chemical vapor deposition method on the first insulating layer, but the present invention is not limited thereto.
상기 제 1 절연층 상에 형성된 상기 채널층을 에칭을 통해 상기 채널층의 영역을 정의하는 것 일 수 있으나, 이에 제한되는 것은 아니다. The channel layer formed on the first insulating layer may be etched to define the region of the channel layer, but the present invention is not limited thereto.
상기 에칭은 활성 가스 이온 에칭(RIE), 고주파 유도 결합 플라즈마(inductively coupled plasma, ICP) 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것 일 수 있으나, 이에 제한되는 것은 아니다. The etch may be performed by a method selected from the group consisting of active gas ion etching (RIE), inductively coupled plasma (ICP), and combinations thereof, but is not limited thereto.
이어서, 상기 채널층의 제 1 영역 상에 제 1 전극을 형성한다(S300). Next, a first electrode is formed on the first region of the channel layer (S300).
이어서, 상기 채널층의 제 1 영역과 이격된 제 2 영역 상에 제 2 전극을 형성한다(S400). Next, a second electrode is formed on the second region spaced apart from the first region of the channel layer (S400).
상기 채널층 상에 상기 제 1 전극 및/또는 상기 제 2 전극을 형성하는 것은 화학기상증착법, 원자층 증착법, 펄스 레이저 증착법, 스퍼터링, 열증착법, 진공증착법, 물리적 전사법, 도금 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것 일 수 있으나, 이에 제한되는 것은 아니다. The first electrode and / or the second electrode may be formed on the channel layer by a chemical vapor deposition method, an atomic layer deposition method, a pulse laser deposition method, a sputtering method, a thermal deposition method, a vacuum deposition method, a physical transfer method, ≪ / RTI > but not limited thereto.
본원의 일 구현예에 따르면, 상기 채널층은 상기 그래핀 상에 상기 반도체 물질층이 형성된 것, 또는 상기 반도체 물질층 상에 상기 그래핀이 형성된 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the channel layer may be formed of the semiconductor material layer on the graphene or the graphene layer formed on the semiconductor material layer, but the present invention is not limited thereto.
상기 제 1 영역 영역 또는 상기 제 2 영역은 상기 반도체 물질층인 것 일 수 있으나, 이에 제한되는 것은 아니다.The first region or the second region may be the semiconductor material layer, but is not limited thereto.
상기 제 1 전극 또는 제 2 전극은 상기 반도체 물질층 상에 형성된 것 일 수 있으나, 이에 제한되는 것은 아니다. The first electrode or the second electrode may be formed on the semiconductor material layer, but the present invention is not limited thereto.
구체적으로, 상기 제 1 전극과 상기 제 2 전극이 상기 반도체 물질층 상에 형성되어 있으면서 상기 그래핀과는 접촉이 없는 것 일 수 있으나, 이에 제한되는 것은 아니다. Specifically, the first electrode and the second electrode may be formed on the semiconductor material layer but not in contact with the graphene. However, the present invention is not limited thereto.
상기 제 1 전극 및 상기 제 2 전극은 각각 독립적으로, 상기 트랜지스터의 소스 전극 또는 드레인 전극인 것 일 수 있으나, 이에 제한되는 것은 아니다. The first electrode and the second electrode may be independently a source electrode or a drain electrode of the transistor, but the present invention is not limited thereto.
상기 제 1 절연층은 패터닝된 구조를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.The first insulating layer may include a patterned structure, but is not limited thereto.
본원의 일 구현예에 따르면상기 제 1 전극 및 제 2 전극 하부에 제 2 절연층을 형성하는 단계를 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다. According to an embodiment of the present invention, the second insulating layer may be formed under the first electrode and the second electrode. However, the present invention is not limited thereto.
본원의 일 구현예에 따르면, 상기 트랜지스터 상에 제 3 절연층을 형성하는 단계; 및 상기 제 3 절연층 상에 제 2 게이트를 형성하는 단계를 추가 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다.According to an embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a third insulating layer on the transistor; And forming a second gate on the third insulating layer, but the present invention is not limited thereto.
이하 실시예를 통하여 본 발명을 더욱 상세하게 설명하고자 하나, 하기의 실시예는 단지 설명의 목적을 위한 것이며 본원의 범위를 한정하고자 하는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to the following examples. However, the following examples are for illustrative purposes only and are not intended to limit the scope of the present invention.
[실시예][Example]
도 5는 본원의 일 실시예에 따른 트랜지스터의 제조 방법의 개략도이다. 5 is a schematic view of a method of manufacturing a transistor according to an embodiment of the present invention.
먼저, 제 1 게이트인 실리콘(Si) 기판 상에 SiO2 절연층 300 nm를 열산화(Thermal oxidation) 방식으로 형성하였다. 상기 SiO2 절연층 상에 화학기상증착법으로 성장시킨 MoS2 채널층을 전사하였다. 상기 MoS2 채널층 상에 화학기상증착법으로 성장시킨 그래핀(Gr) 채널층을 전사하였다. 상기 MoS2 채널층 상에 리소그래피를 이용한 패터닝으로 Cr/Au를 증착하여 전극을 형성하였으며, 이 때 상기 Cr/Au 전극과 상기 그래핀은 접촉하지 않는다. 또한 상기 Cr 은 상기 Au의 부착력을 향상하기 위해 사용되는 것 일 수 있으나 이에 제한되는 것은 아니다. 상기 전극은 제 1 전극과 제 2 전극으로서 상기 MoS2 채널층 상에 이격되어 형성하였다. 상기 제 1 전극과 상기 제 2 전극은 각각 독립적으로 소스 전극 또는 드레인 전극으로서 작용한다. First, on a silicon (Si) substrate as the first gate, SiO 2 An insulating layer of 300 nm was formed by a thermal oxidation method. The SiO 2 The MoS 2 channel layer grown by chemical vapor deposition on the insulating layer was transferred. A graphene (Gr) channel layer grown by chemical vapor deposition on the MoS 2 channel layer was transferred. The Cr / Au electrode and the graphene are not in contact with each other by depositing Cr / Au on the MoS 2 channel layer by patterning using lithography. The Cr may be used to improve the adhesion of Au, but is not limited thereto. The electrode was formed as a first electrode and a second electrode on the MoS 2 channel layer. The first electrode and the second electrode independently function as a source electrode or a drain electrode.
이어서, O2와 SF6을 이용한 드라이 에칭을 통해 활성화 채널을 정의하였다. Then, an activation channel was defined by dry etching using O 2 and SF 6 .
이어서, 상기 기판 상에 Al2O3 절연층 30 nm를 원자층 증착법으로 형성하였다. 상기 Al2O3 절연층 상에 상기 그래핀 채널층 영역에 해당하는 부분에 리소그래피를 이용한 패터닝으로 Cr/Au를 증착하여 제 2 게이트를 형성하였다. Then, an Al 2 O 3 insulating layer of 30 nm was formed on the substrate by atomic layer deposition. Cr / Au was deposited on the Al 2 O 3 insulating layer by patterning using lithography at a portion corresponding to the graphene channel layer region to form a second gate.
상기 트랜지스터를 GM트랜지스터라고 칭하였다. This transistor is referred to as a GM transistor.
[비교예 1][Comparative Example 1]
먼저, 제 1 게이트인 실리콘(Si) 기판 상에 SiO2 절연층 300 nm를 열산화(Thermal oxidation) 방식으로 형성하였다. 상기 SiO2 절연층 상에 화학기상증착법으로 성장시킨 MoS2 채널층을 전사하였다. 상기 MoS2 채널층 상에 리소그래피를 이용한 패터닝으로 Cr/Au를 증착하여 전극을 형성하였다. 상기 전극은 제 1 전극과 제 2 전극으로서 상기 MoS2 채널층 상에 이격되어 형성하였다. First, on a silicon (Si) substrate as the first gate, SiO 2 An insulating layer of 300 nm was formed by a thermal oxidation method. The SiO 2 The MoS 2 channel layer grown by chemical vapor deposition on the insulating layer was transferred. Cr / Au was deposited on the MoS 2 channel layer by patterning using lithography to form an electrode. The electrode was formed as a first electrode and a second electrode on the MoS 2 channel layer.
이어서, O2와 SF6을 이용한 드라이 에칭을 통해 활성화 채널을 정의하였다. Then, an activation channel was defined by dry etching using O 2 and SF 6 .
이어서, 상기 기판 상에 Al2O3 절연층 30 nm를 원자층 증착법으로 형성하였다. 상기 Al2O3 절연층 상에 리소그래피를 이용한 패터닝으로 Cr/Au를 증착하여 제 2 게이트를 형성하였다. Then, an Al 2 O 3 insulating layer of 30 nm was formed on the substrate by atomic layer deposition. Cr / Au was deposited on the Al 2 O 3 insulating layer by patterning using lithography to form a second gate.
상기 트랜지스터를 MoS2 트랜지스터라고 칭하였다. This transistor was referred to as a MoS 2 transistor.
[비교예 2][Comparative Example 2]
먼저, 제 1 게이트인 실리콘(Si) 기판 상에 SiO2 절연층 300 nm를 열산화(Thermal oxidation) 방식으로 형성하였다. 상기 SiO2 절연층 상에 화학기상증착법으로 성장시킨 그래핀을 채널층을 전사하였다. 상기 그래핀 채널층 상에 리소그래피를 이용한 패터닝으로 Cr/Au를 증착하여 전극을 형성하였다. 상기 전극은 제 1 전극과 제 2 전극으로서 상기 그래핀 채널층 상에 이격되어 형성하였다. First, on a silicon (Si) substrate as the first gate, SiO 2 An insulating layer of 300 nm was formed by a thermal oxidation method. The SiO 2 The channel layer was transferred onto the insulating layer by graphene grown by chemical vapor deposition. Cr / Au was deposited on the graphene channel layer by patterning using lithography to form an electrode. The electrode is formed as a first electrode and a second electrode on the graphene channel layer.
이어서, O2을 이용한 드라이 에칭을 통해 활성화 채널을 정의하였다. Then, an activation channel was defined by dry etching using O 2 .
이어서, 상기 기판 상에 Al2O3 절연층 30 nm를 원자층 증착법으로 형성하였다. 상기 Al2O3 절연층 상에 리소그래피를 이용한 패터닝으로 Cr/Au를 증착하여 제 2 게이트를 형성하였다. Then, an Al 2 O 3 insulating layer of 30 nm was formed on the substrate by atomic layer deposition. Cr / Au was deposited on the Al 2 O 3 insulating layer by patterning using lithography to form a second gate.
상기 트랜지스터를 Gr 트랜지스터라고 칭하였다. This transistor is referred to as a Gr transistor.
[실험예][Experimental Example]
상기 실시예에서 제조된 GM 트랜지스터의 특성을 관찰하였고, 그 결과를 도 6 내지 도 8로서 나타내었다. The characteristics of the GM transistor manufactured in the above example were observed, and the results are shown in FIGS. 6 to 8. FIG.
도 6은 본원의 일 실시예에 따른 트랜지스터의 단면도이다. 6 is a cross-sectional view of a transistor according to one embodiment of the present application.
도 7은 본원의 일 실시예에 따른 트랜지스터의 쿨롱 드래그 현상을 나타낸 도면이다. 7 is a diagram illustrating a coulomb drag phenomenon of a transistor according to an embodiment of the present invention.
도 7에 나타난 도면을 보면, 본 발명의 일 실시예에 따른 GM 트랜지스터 소자는 제 1 게이트 또는 제 2 게이트에 의해 상기 그래핀의 전하 농도를 제어하고, 제 1 게이트 또는 제 2게이트에 의해 상기 반도체 물질층(MoS2)의 전하 농도를 제어하여 각 층의 전하 농도가 동일하거나 거의 비슷한 상태가 되었을 때, 상기 그래핀의 정공이 상기 반도체 물질층의 전자를 이끄는 현상이 극명하게 발생하였다. 즉, 전자-정공의 응집을 통한 초유동 현상 및 쿨롱 드래그 현상을 이용하여 상기 반도체 물질층 내에서 일반적인 전류 흐름과 반대되는 방향으로의 전자 흐름을 유도하고, 이를 통해 상기 반도체 물질층 내부의 전압 강하를 거의 0에 가깝도록 제어함으로써 전하 이동도가 급격히 발산하게 되었다. 7, a GM transistor element according to an embodiment of the present invention controls the charge concentration of the graphene by a first gate or a second gate, When the charge concentration of the material layer (MoS 2 ) was controlled so that the electric charge density of each layer became the same or nearly the same, the phenomenon that the holes of the graphene attracted electrons of the semiconductor material layer clearly occurred. That is, an electron flow in a direction opposite to a general current flow in the semiconductor material layer is induced using an ultra-flow phenomenon through electron-hole cohesion and a Coulomb drag phenomenon, Is controlled to be close to zero, the charge mobility suddenly diverges.
도 8은 본원의 일 실시예에 따른 트랜지스터의 분해 사시도이다. 8 is an exploded perspective view of a transistor according to an embodiment of the present invention.
도 8에 나타난 도면을 보면, 본 발명의 일 실시예에 따른 GM 트랜지스터 소자의 반도체 물질층(MoS2)은 제 1 전극, 제 2 전극 및 내부의 4-프로브(four probe) 전극에 연결되어 있어 홀 측정이 가능하며, 4- 프로브 측정은 상기 반도체 물질층의 내부 프로브를 통해 수행된다. 도 8에 나타난 것처럼 GM 트랜지스터는 수직 구조를 갖고 있으나, 전하의 흐름은 측방향(laterally)으로 이루어지는 소자이기 때문에 전자-정공 쿨롱 드래그에 의한 효과로 전하 이동도가 극대화 될 수 있다. 8, a semiconductor material layer (MoS 2 ) of a GM transistor element according to an embodiment of the present invention is connected to a first electrode, a second electrode, and an inner four probe electrode Hole measurement is possible, and a 4-probe measurement is performed through the inner probe of the semiconductor material layer. As shown in FIG. 8, the GM transistor has a vertical structure, but since the electric charge flows laterally, the charge mobility can be maximized by the effect of the electron-hole Coulomb drag.
상기 실시예, 비교예 1 및 비교예 2 에서 제조된 GM 트랜지스터, MoS2 트랜지스터 및 Gr 트랜지스터의 특성을 관찰하였고, 그 결과를 도 9 내지 도 13으로서 나타내었다. The characteristics of the GM transistor, the MoS 2 transistor and the Gr transistor manufactured in the above-described example, comparative example 1 and comparative example 2 were observed, and the results are shown in FIGS. 9 to 13.
도 9는 본원의 일 실시예 및 비교예에 따른 트랜지스터의 전류-전압을 나타낸 그래프이다. 9 is a graph showing the current-voltage of a transistor according to an embodiment and a comparative example of the present invention.
구체적으로, 상온에서 제 1 게이트의 전압(VBG)이 0일 때 상기 실시예에 따른 GM 트랜지스터에 드레인 전압(VD) 0.1 V, 상기 비교예에 따른 MoS2 트랜지스터 및 Gr 트랜지스터에 각각 드레인 전압(VD) 1.0 V을 가했을 때 제 2 게이트의 전압(VTG)에 따른 전류의 크기를 나타낸 그래프이다. Specifically, when the voltage (V BG) of the first gate is 0 at room temperature, a drain voltage to the GM transistor according to the embodiment (V D) 0.1 V, respectively, the drain voltage to the MoS 2 transistors and Gr transistor according to the comparative example (V D) is a graph showing the magnitude of the current corresponding to the voltage (V TG) of the second gate when the 1.0 V was applied.
도 9에서 나타난 결과에 따르면, MoS2 트랜지스터는 on/off 비율이 높은 반면 상기 Gr 트랜지스터는 그래핀의 에너지 갭의 부재로 인해 on/off 비율이 매우 작은 것으로 확인할 수 있다. 하지만 GM 트랜지스터의 on/off 비율은 108 이상으로 높은 효율을 갖는다. According to the results shown in FIG. 9, the on / off ratio of the MoS 2 transistor is high while the on / off ratio of the Gr transistor is very small due to the absence of the energy gap of the graphene. However, the on / off ratio of the GM transistor is more than 10 8, which is high efficiency.
도 10은 본원의 일 실시예 및 비교예에 따른 트랜지스터의 게이트 전압에 따른 종단 전압(Longitudinal potential, VXX)을 나타낸 그래프이다. 10 is a graph showing a longitudinal voltage (V XX ) according to gate voltages of a transistor according to an embodiment and a comparative example of the present invention.
구체적으로, 상온에서 제 1 게이트의 전압(VBG)이 0일 때, 4-프로브를 이용하여 제 2 게이트의 전압(VTG)에 따른 종단 전압(Longitudinal potential, VXX)을 나타낸 그래프이며, 상기 비교예에서 제조된 Gr트랜지스터는 수치적인 비교를 위해 결과값의 10 배로 도시하였다. Specifically, the graph shows a longitudinal potential (V XX ) according to the voltage (V TG ) of the second gate using the 4-probe when the voltage (V BG ) of the first gate is 0 at room temperature. The Gr transistor manufactured in the above comparative example is shown as 10 times of the result value for numerical comparison.
도 10 에 나타난 결과에 따르면, 실시예에서 제조된 상기 GM 트랜지스터는 신호 역전(sign reversal)이 분명하게 나타나며, 특히 제 2 게이트의 전압(VTG)이 -13 V일 때 상기 신호 역전이 나타나는 것으로서 전자-정공 쿨롱 드래그 현상이 일어나는 것을 확인할 수 있었다. According to the results shown in FIG. 10, the signal reversal clearly appears in the GM transistor manufactured in the embodiment, particularly when the voltage (V TG ) of the second gate is -13 V, Electron-hole Coulomb drag phenomenon occurs.
도 11은 본원의 일 실시예 및 비교예에 따른 트랜지스터의 전압에 따른 전하 이동도를 나타낸 그래프이다. 11 is a graph showing charge mobility according to voltage of a transistor according to an embodiment and a comparative example of the present invention.
구체적으로, 상온에서 제 1 게이트의 전압(VBG)이 0일 때, 4-프로브를 이용하여 제 2 게이트의 전압(VTG)에 따른 전하 이동도(μFE)를 나타낸 그래프이다. More specifically, it is a graph showing the charge mobility ( FE ) according to the voltage (V TG ) of the second gate using the 4-probe when the voltage (V BG ) of the first gate is 0 at room temperature.
도 11에 나타난 결과에 따르면, 제 2 게이트의 전압(VTG)이 그래핀의 전하 중립 포인트 전압(charge neutrality point, VCNP)인 -11 V보다 낮을 때는, 상기 그래핀의 정공이 상기 반도체물질층(MoS2)의 전자를 이끄는 쿨롱 드래그 및 전자-정공 응축 현상이 발생하는 반면에, 제 2 게이트의 전압(VTG)이 그래핀의 전하 중립 포인트 전압(charge neutrality point, VCNP)인 -11 V보다 높을 때는, 쿨롱 드래그 현상이 발생한다. 11, when the voltage (V TG ) of the second gate is lower than -11 V, which is the charge neutrality point (V CNP ) of the graphen, (V TG ) of the second gate is the charge neutrality point (V CNP ) of the graphene while the coulomb drag and the electron-hole condensation phenomenon leading to the electrons of the layer MoS 2 occur, When it is higher than 11 V, a coulomb drag phenomenon occurs.
즉, 제 2 게이트의 전압(VTG)이 그래핀의 전하 중립 포인트 전압(charge neutrality point, VCNP)인 -11 V보다 낮을 때는, 상기 그래핀의 정공이 상기 반도체물질층(MoS2)의 전자를 이끄는 현상이 발생하고, 전자-정공의 응집을 통한 초유동 현상 및 쿨롱 드래그 현상을 이용하여 상기 반도체 물질층(MoS2) 내에서 일반적인 전류 흐름과 반대되는 방향으로의 전자 흐름을 유도하고 이를 통해 도 10에 나타난 결과처럼 반도체 물질층(MoS2)의 내부 전압 강하를 0에 가깝도록 제어함으로써 도 11에 나타난 결과처럼 전하 이동도가 급격히 발산할 수 있다. That is, when the voltage (V TG) of the second gate is lower than the -11 V yes pin of charge neutral point voltage (charge neutrality point, V CNP), the yes in the hole of the pin layer of semiconductor material (MoS 2) Electrons flow in the direction opposite to the general current flow in the semiconductor material layer MoS 2 by using the super flow phenomenon and the coulomb drag phenomenon through the coagulation of electrons and holes, As a result shown in FIG. 10, by controlling the internal voltage drop of the semiconductor material layer MoS 2 to be close to zero, the charge mobility can be radiated rapidly as shown in FIG.
도 12는 본원의 일 실시예 및 비교예에 따른 트랜지스터의 on/off 효율 및 전하 이동도(μFE)를 나타낸 그래프이다. FIG. 12 is a graph showing on / off efficiency and charge mobility ( .mu.FE ) of a transistor according to an embodiment and a comparative example of the present invention.
도 12에 나타난 결과에 따르면, 비교예에 따른 상기 MoS2 트랜지스터는 on/off 비율이 높은 반면 낮은 전하 이동도를 나타내고 있으며, 상기 Gr 트랜지스터는 전하 이동도가 높은 반면 낮은 on/off 비율을 나타내고 있다. 그에 반해 본 실시예에서 제조한 GM 트랜지스터는 108의 높은 on/off 비율과 3,700cm2V-1s-1의 높은 전하 이동도가 동시에 나타나고 있다. 높은 on/off 효율과 높은 전하 이동도를 동시에 성취할 수 있는 새로운 형태의 전계 효과 소자 구조를 재현하였으며, 이를 응용하여 낮은 전력 소모 및 높은 속도를 갖는 차세대 전자 소자를 구현할 수 있을 것이다. According to the result shown in FIG. 12, the MoS 2 transistor according to the comparative example has a high on / off ratio while exhibiting a low charge mobility, and the Gr transistor has a high on-off ratio while exhibiting a high charge mobility . On the other hand, the GM transistor manufactured in this embodiment exhibits a high on / off ratio of 10 8 and a high charge mobility of 3,700 cm 2 V -1 s -1 at the same time. A new type of field effect device structure capable of simultaneously achieving high on / off efficiency and high charge mobility is reproduced, and a next generation electronic device having low power consumption and high speed can be implemented by applying this structure.
도 13은 본원의 일 실시예 및 비교예에 따른 트랜지스터의 온도(K)에 따른 전하 이동도(μFE)를 나타낸 그래프이다. FIG. 13 is a graph showing the charge mobility ( .mu.FE ) according to temperature (K) of a transistor according to an embodiment and a comparative example of the present application.
구체적으로, 제 1 게이트의 전압(VBG)이 0일 때, 4-프로브를 이용하여 온도(K)에 따른 전하 이동도(μFE)를 나타낸 그래프이다. More specifically, it is a graph showing a charge mobility ( FE ) according to a temperature (K) using a 4-probe when the voltage (V BG ) of the first gate is 0.
도 13에 나타난 결과에 따르면, GM 트랜지스터는 50 K 이하의 온도와 같이 극 저온 환경에서 전자-정공 응집현상으로부터 유도되는 초유도성 물리 현상이 연관되어 전하 이동도가 상온에 비해 10 배 이상 상승한 104 cm2V-1s-1 이상의 전하 이동도를 갖는다.According to the results shown in Figure 13, GM transistor 50 in the pole low-temperature environment such as a temperature of the K or less electron-a colostrum-conducting physical phenomena derived from a hole-aggregation is associated charge carrier mobility is 410 increased more than 10 times compared to the room temperature cm 2 V -1 s -1 .
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It will be understood by those of ordinary skill in the art that the foregoing description of the embodiments is for illustrative purposes and that those skilled in the art can easily modify the invention without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다. The scope of the present invention is defined by the appended claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.
100: 트랜지스터
110: 제 1 게이트
120: 제 1 절연층
131: 그래핀
132: 반도체 물질층
141: 제 1 전극
142: 제 2 전극
150: 제 2 절연층
160: 제 3 절연층
170: 제 2 게이트 100: transistor
110: first gate
120: first insulating layer
131: Graphene
132: Semiconductor material layer
141: first electrode
142: second electrode
150: second insulating layer
160: Third insulating layer
170: second gate
Claims (19)
상기 제 1 게이트 상에 형성된 제 1 절연층;
상기 제 1 절연층 상에 형성된 채널층;
상기 채널층의 제 1 영역 상에 위치하는 제 1 전극; 및
상기 채널층의 상기 제 1 영역과 이격된 제 2 영역 상에 위치하는 제 2 전극; 을 포함하고,
상기 채널층은 그래핀 및 반도체 물질층을 포함하며, 상기 그래핀 및 상기 반도체 물질층은 적층되어 이종접합 계면을 형성하는 것인,
트랜지스터.
A first gate;
A first insulating layer formed on the first gate;
A channel layer formed on the first insulating layer;
A first electrode located on a first region of the channel layer; And
A second electrode located on a second region of the channel layer that is spaced apart from the first region; / RTI >
Wherein the channel layer comprises a graphene and a semiconductor material layer, wherein the graphene and the semiconductor material layer are laminated to form a heterojunction interface.
transistor.
상기 트랜지스터에 전압이 인가되었을 때 상기 그래핀의 전자 또는 정공이 상기 반도체 물질층의 전자 또는 정공과 결속되어 상기 그래핀의 전자 또는 정공이 상기 반도체 물질층의 전자 또는 정공의 이동도를 높이는 것인, 트랜지스터.
The method according to claim 1,
Wherein electrons or holes of the graphenes bind to electrons or holes of the semiconductor material layer when a voltage is applied to the transistors so that electrons or holes of the graphenes enhance the mobility of electrons or holes of the semiconductor material layer , Transistor.
상기 제 1 영역 또는 상기 제 2 영역은 상기 반도체 물질층 상에 형성된 것인, 트랜지스터.
The method according to claim 1,
Wherein the first region or the second region is formed on the semiconductor material layer.
상기 제 1 절연층은 패터닝된 구조를 포함하는 것인, 트랜지스터.
The method according to claim 1,
Wherein the first insulating layer comprises a patterned structure.
상기 제 1 전극 또는 상기 제 2 전극 하부에 제 2 절연층을 추가 포함하는 것인, 트랜지스터.
The method according to claim 1,
And a second insulating layer under the first electrode or the second electrode.
상기 트랜지스터 상에 제 3 절연층; 및
상기 제 3 절연층 상에 형성된 제 2 게이트를 추가 포함하는 것인, 트랜지스터.
The method according to claim 1,
A third insulating layer on the transistor; And
And a second gate formed on the third insulating layer.
상기 제 1 게이트는 반도체 물질, 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것인, 트랜지스터.
The method according to claim 1,
Wherein the first gate comprises a material selected from the group consisting of a semiconductor material, a metal, a conductive polymer, a carbon material, and combinations thereof.
상기 제 1 절연층, 상기 제 2 절연층, 또는 상기 제 3 절연층은 각각 독립적으로 h-BN, 금속 산화물, 반도체 산화물 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것인, 트랜지스터.
The method according to claim 1, 5, or 6,
Wherein the first insulating layer, the second insulating layer, or the third insulating layer each independently comprise a material selected from the group consisting of h-BN, a metal oxide, a semiconductor oxide, and combinations thereof.
상기 채널층은 1 층 내지 30 층으로 적층되어 형성된 것인, 트랜지스터.
The method according to claim 1,
Wherein the channel layer is formed by laminating one to 30 layers.
상기 반도체 물질층은 전이금속 칼코겐화합물, 유기 반도체, 무기 반도체 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것인, 트랜지스터.
The method according to claim 1,
Wherein the semiconductor material layer comprises a material selected from the group consisting of a transition metal chalcogenide compound, an organic semiconductor, an inorganic semiconductor, and combinations thereof.
상기 전이금속 칼코겐화합물은 S, Se, Te 및 이들의 조합들로 이루어진 군에서 선택된 칼코젠을 포함하는 것인, 트랜지스터.
11. The method of claim 10,
Wherein the transition metal chalcogen compound comprises chalcogen selected from the group consisting of S, Se, Te, and combinations thereof.
상기 전이금속 칼코겐화합물은 Mo, W, Sn, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Tc, Ru, Rh, Pd, Ag, Cd, Hf, Ta, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn 및 이들의 조합들로 이루어진 군에서 선택된 금속을 포함하는 것인, 트랜지스터.
11. The method of claim 10,
Wherein the transition metal chalcogen compound is selected from the group consisting of Mo, W, Sn, Cu, Ni, Sc, Ti, V, Cr, Mn, Fe, Co, Zn, Y, Zr, Nb, Tc, Ru, Rh, Pd, A metal selected from the group consisting of Hf, Ta, Re, Os, Ir, Pt, Au, Hg, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn, , Transistor.
상기 전이금속 칼코겐화합물은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, SnS2, SnSe2, SnTe2, 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것인, 트랜지스터.
11. The method of claim 10,
Wherein the transition metal chalcogen compound comprises a material selected from the group consisting of MoS 2 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 , WTe 2 , SnS 2 , SnSe 2 , SnTe 2 , , Transistor.
상기 제 1 전극 및 상기 제 2 전극은 각각 독립적으로 금속, 전도성 고분자, 탄소물질 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것인, 트랜지스터.
The method according to claim 1,
Wherein the first electrode and the second electrode each independently comprise a material selected from the group consisting of a metal, a conductive polymer, a carbon material, and combinations thereof.
상기 제 1 절연층 상에 채널층을 형성하는 단계;
상기 채널층의 제 1 영역 상에 제 1 전극을 형성하는 단계; 및
상기 채널층의 제 1 영역과 이격된 제 2 영역 상에 제 2 전극을 형성하는 단계를 포함하고,
상기 채널층은 그래핀 및 반도체 물질층을 포함하며, 상기 그래핀 및 상기 반도체 물질층은 적층되어 이종접합 계면을 형성하는 것인,,
트랜지스터의 제조 방법.
Forming a first insulating layer on the first gate;
Forming a channel layer on the first insulating layer;
Forming a first electrode on a first region of the channel layer; And
And forming a second electrode on a second region of the channel layer that is spaced apart from the first region,
Wherein the channel layer comprises a graphene and a semiconductor material layer, wherein the graphene and the semiconductor material layer are laminated to form a heterojunction interface.
A method of manufacturing a transistor.
상기 채널층은 상기 그래핀 상에 상기 반도체 물질층이 형성된 것, 또는 상기 반도체 물질층 상에 상기 그래핀이 형성된 것인, 트랜지스터의 제조 방법.
16. The method of claim 15,
Wherein the channel layer is formed of the semiconductor material layer on the graphene or the graphene is formed on the semiconductor material layer.
상기 제 1 전극 및 상기 제 2 전극 하부에 제 2 절연층을 형성하는 단계를 추가 포함하는 것인, 트랜지스터의 제조 방법.
16. The method of claim 15,
And forming a second insulating layer below the first electrode and the second electrode.
상기 트랜지스터 상에 제 3 절연층을 형성하는 단계; 및
상기 제 3 절연층 상에 제 2 게이트를 형성하는 단계를 추가 포함하는 것인, 트랜지스터의 제조 방법.
16. The method of claim 15,
Forming a third insulating layer on the transistor; And
And forming a second gate on the third insulating layer.
상기 제 1 절연층 상에 상기 채널층을 형성하는 단계는 화학기상증착법, 원자층 증착법, 스핀 코팅법, 캐스트법, 량뮤어-블로젯 (Langmuir-Blodgett, LB)법, 잉크젯 프린팅법, 노즐 프린팅법, 슬롯 다이 코팅법, 닥터블레이드 코팅법, 스크린 프린팅법, 딥 코팅법, 그래비어 프린팅법, 리버스 오프센 프린팅법, 물리적 전사법, 스프레이 코팅법, 열증착법, 진공증착법 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것인, 트랜지스터의 제조 방법. 16. The method of claim 15,
The forming of the channel layer on the first insulating layer may be performed by a chemical vapor deposition method, an atomic layer deposition method, a spin coating method, a casting method, a Langmuir-Blodgett (LB) method, an inkjet printing method, Coating method, physical vapor deposition method, spray coating method, thermal evaporation method, vacuum evaporation method, and combinations thereof may be used as the coating method, such as a spray coating method, a slot die coating method, a doctor blade coating method, a screen printing method, a dip coating method, a gravure printing method, Wherein the method is performed by a method selected from the group consisting of:
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| KR20190113395A (en) * | 2018-03-28 | 2019-10-08 | 울산과학기술원 | TUNNELING FIELD EFFECT TRANSISTOR and Method of the manufacturing the same |
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