KR20190017344A - 웨이퍼 맵 분석 장치, 이를 이용한 웨이퍼 맵 분석 방법 및 반도체 장치 제조 방법 - Google Patents

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Abstract

웨이퍼 맵 분석 장치, 이를 이용한 웨이퍼 맵 분석 방법 및 반도체 장치 제조 방법이 제공된다. 상기 웨이퍼 맵 분석 방법은 제1 웨이퍼의 특성을 표시한 제1 웨이퍼 맵을 복수의 채널별로 생성하고, 상기 복수의 채널에 대한 상기 제1 웨이퍼 맵을 같이 오토 인코딩(auto-encoding)하여 제1 피쳐(feature)를 추출하고, 상기 제1 피쳐가 유효 패턴인지를 판단하고, 상기 제1 피쳐가 유효 패턴인 경우, 비지도 학습을 기반으로 상기 제1 피쳐의 유형을 분류하고, 상기 제1 피쳐와 같은 유형으로 분류된 피쳐들의 대표 이미지를 추출하는 것을 포함한다.

Description

웨이퍼 맵 분석 장치, 이를 이용한 웨이퍼 맵 분석 방법 및 반도체 장치 제조 방법{Wafer map analyzer, Method for analyzing wafer map using the same and Method for manufacturing semiconductor device}
본 발명은 웨이퍼 맵 분석 장치, 이를 이용한 웨이퍼 맵 분석 방법 및 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 제조 공정은 그 특성상 모든 웨이퍼에 대한 데이터는 맵(Map) 형태로 수집될 수 있다. 이러한 웨이퍼 맵의 패턴은 특정 공정 및 특정 설비 등과 연계되므로, 다양한 분석이 수행될 수 있다. 왜냐하면, 웨이퍼 맵의 특성을 통해서, 특정 공정 또는 특정 설비의 결함을 검출할 수 있기 대문이다. 따라서, 최근에는 이러한 웨이퍼 맵의 패턴 분석이 반도체 장치 제조 공정에서 결함을 줄이고 수율을 높일 수 있는 방법으로 인정되고 있다.
다만, 현재 이러한 웨이퍼 맵의 분석은 시각 인지 분야로 대부분 엔지니어의 매뉴얼 분석에 의존하고 있어서 사람이 투입되는 비율이 매우 높아 인건비가 높고, 정밀도가 낮은 경향이 있다.
따라서, 머신 러닝에 의해서 웨이퍼 맵의 분석을 수행하는 방식을 통해서 반도체 제조 공정의 비용을 대폭 줄이고, 수율을 크게 향상시킬 수 있다.
본 발명이 해결하려는 과제는, 비용을 줄이고 정밀도를 높이는 웨이퍼 맵 분석 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 비용을 줄이고 정밀도를 높이는 웨이퍼 맵 분석 장치를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 비용을 줄이고 정밀도를 높이는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법은, 제1 웨이퍼의 특성을 표시한 제1 웨이퍼 맵을 복수의 채널별로 생성하고, 상기 복수의 채널에 대한 상기 제1 웨이퍼 맵을 같이 오토 인코딩(auto-encoding)하여 제1 피쳐(feature)를 추출하고, 상기 제1 피쳐가 유효 패턴인지를 판단하고, 상기 제1 피쳐가 유효 패턴인 경우, 비지도 학습을 기반으로 상기 제1 피쳐의 유형을 분류하고, 상기 제1 피쳐와 같은 유형으로 분류된 피쳐들의 대표 이미지를 추출하는 것을 포함 한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법은 제1 웨이퍼의 제1 채널에 대한 제1 웨이퍼 맵과, 제2 채널에 대한 제2 웨이퍼 맵을 생성하고, 제2 웨이퍼의 상기 제1 채널에 대한 제3 웨이퍼 맵과, 상기 제2 채널에 대한 제4 웨이퍼 맵을 생성하고, 상기 제1 및 제2 웨이퍼 맵을 같이 오토 인코딩하여 상기 제1 웨이퍼에 대한 제1 피쳐를 추출하고, 상기 제3 및 제4 웨이퍼 맵을 같이 오토 인코딩하여 상기 제2 웨이퍼에 대한 제2 피쳐를 추출하고, 상기 제1 및 제2 피쳐를 포함하는 피쳐 그룹을 생성하고, 상기 피쳐 그룹의 피쳐 중 유효하지 않은 피쳐를 상기 피쳐 그룹에서 제외하고, 상기 피쳐 그룹을 비지도 학습을 기반으로 여러 유형으로 클러스터링하고, 상기 유형의 대표 이미지를 각각 추출하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법은 복수의 웨이퍼에 대해서 각각 복수의 웨이퍼 맵을 형성하고, 상기 복수의 웨이퍼 맵을 오토 인코딩하여 상기 복수의 웨이퍼에 대응하는 복수의 피쳐를 추출하고, 상기 복수의 피쳐 중 유효하지 않은 피쳐를 제외시키고, 상기 복수의 피쳐 중 유효한 피쳐를, 비지도 학습을 이용하여 복수의 유형으로 분류하고, 상기 복수의 유형 각각의 센터에 해당하는 복수의 센터 피쳐를 생성하고, 상기 복수의 센터 피쳐를 재구성하여 대표 이미지를 출력하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 장치는 웨이퍼 맵을 저장하는 저장 장치 및 상기 저장 장치와 연결되는 프로세서로서, 상기 프로세서는 상기 웨이퍼 맵에서 피쳐를 추출하고, 상기 피쳐의 유효성을 판단하고, 상기 피쳐를 클러스터링하여 복수의 유형으로 분류하고, 분류된 상기 유형 별로 센터값을 가지는 피쳐를 생성하고, 상기 피쳐를 웨이퍼 맵으로 재구성하여 상기 유형의 대표 이미지를 생성하는 프로세서를 포함하되, 상기 저장 장치는 상기 유형 별 대표 이미지를 저장한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 장치는 웨이퍼 맵과 프로그램을 저장하는 비휘발성 메모리, 상기 프로그램이 로딩되는 휘발성 메모리, 상기 프로그램을 수행하는 프로세서 및 상기 프로세서와, 상기 비휘발성 메모리와, 상기 휘발성 메모리를 연결하는 버스를 포함하되, 상기 프로그램은 웨이퍼 맵을 오토 인코딩하여 피쳐를 추출하는 오토 인코더와, 상기 피쳐의 유효성을 판단하여 유효하지 않은 경우 제외시키는 피쳐 필터와, 상기 피쳐의 클러스터링을 수행하고, 상기 클러스터링에 따른 그룹의 센터 피쳐를 생성하는 클러스터링 머신과, 상기 센터 피쳐에 대응되는 대표 이미지에 코드를 할당하여 상기 비휘발성 메모리에 저장시키는 코드 할당기를 포함한다.
상기 또 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 웨이퍼를 제조하고, 복수의 제1 웨이퍼에 대해서 각각 복수의 제1 웨이퍼 맵을 형성하고, 상기 복수의 제1 웨이퍼 맵을 오토 인코딩하여 상기 복수의 제1 웨이퍼에 대응하는 복수의 피쳐를 추출하고, 상기 복수의 피쳐를 비지도 학습을 이용하여 복수의 유형으로 분류하고, 상기 복수의 유형 각각의 센터에 해당하는 복수의 센터 피쳐를 생성하고, 상기 복수의 센터 피쳐를 재구성하여 대표 이미지를 출력하고, 상기 대표 이미지에 코드를 부여하여 저장 장치에 저장하고, 반도체 제조 설비에서 제2 웨이퍼를 제조하고, 상기 제2 웨이퍼의 제2 웨이퍼 맵을 생성하고, 상기 대표 이미지와 상기 제2 웨이퍼 맵을 비교하여 상기 반도체 제조 설비의 결함을 검출하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 웨이퍼 맵을 설명하기 위한 예시도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 멀티 채널에 따른 웨이퍼 맵을 설명하기 위한 예시도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 멀티 채널에 따른 웨이퍼 맵의 피쳐 추출 및 재구성을 설명하기 위한 예시적인 개념도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 유효성 판단을 설명하기 위한 예시적인 그래프이다.
도 6은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 유효성 판단을 설명하기 위한 예시적인 그래프이다.
도 7은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 클러스터링을 설명하기 위한 예시도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 대표 이미지 생성을 설명하기 위한 예시적인 개념도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 대표 이미지에 대한 코드 부여를 설명하기 위한 예시적인 개념도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 장치를 설명하기 위한 블록도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 장치의 동작을 세부적으로 설명하기 위한 블록도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 블록도이다.
이하에서, 도 1 내지 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법을 설명하기 위한 순서도이고, 도 2는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 웨이퍼 맵을 설명하기 위한 예시도이다. 도 3은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 멀티 채널에 따른 웨이퍼 맵을 설명하기 위한 예시도이고, 도 4는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 멀티 채널에 따른 웨이퍼 맵의 피쳐 추출 및 재구성을 설명하기 위한 예시적인 개념도이다. 도 5는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 유효성 판단을 설명하기 위한 예시적인 그래프이고, 도 6은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 유효성 판단을 설명하기 위한 예시적인 그래프이다. 도 7은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 클러스터링을 설명하기 위한 예시도이고, 도 8은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 대표 이미지 생성을 설명하기 위한 예시적인 개념도이다. 도 9는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법의 대표 이미지에 대한 코드 부여를 설명하기 위한 예시적인 개념도이다.
먼저 도 1을 참조하면, 웨이퍼 맵을 제공한다(S100).
구체적으로, 도 2를 참조하여, 웨이퍼 맵을 설명한다. 웨이퍼(W)는 반도체 장치 제조 공정에 사용되는 실리콘 기판을 의미한다. 웨이퍼(W)의 표면에 트랜지스터 등의 반도체 장치가 형성되고 추후에 복수의 칩(chip)으로 다이싱(dicing) 되어 분리될 수 있다.
도 2는 하나의 웨이퍼(W)가 여러 칩과 같은 유닛(C1, C2)으로 다이싱된 것을 나타내고 있다. 하나의 유닛이 형성된 영역은 유닛 마다의 특성을 이미지로 표시할 수 있다.
이 때, 유닛(C1, C2)은 칩 외에도 블록, 샷 등 다른 단위로 이루어질 수도 있다. 어떠한 단위로 유닛(C1, C2)을 결정하냐에 따라서 유닛(C1, C2)의 크기와 웨이퍼(W) 내에서의 유닛(C1, C2)의 개수가 달라질 수 있다. 유닛(C1, C2)을 어떠한 단위로 결정하느냐는 웨이퍼(W) 내의 특성을 어느 정도로 세밀하게 측정할지에 따라 달라질 수 있다.
웨이퍼 맵은 웨이퍼(W)의 평면 뷰에 유닛(C1, C2) 별로 특성을 표시하여 매핑한 이미지일 수 있다. 이 때, 유닛(C1, C2)은 굿 유닛(C1) 및 배드 유닛(C2)을 포함할 수 있다. 굿 유닛(C1)은 특성이 좋은 유닛을 의미하고, 배드 유닛(C2)은 특성이 나쁜 유닛을 의미할 수 있다. 굿 유닛(C1)과 배드 유닛(C2)은 서로 다른 명도, 채도 또는 색상으로 표현될 수 있다.
도 2에서는 바이너리한 값 즉, 좋고 나쁨의 2개의 값만이 유닛(C1, C2)에 표현되었지만, 실시예들이 이에 제한되는 것은 아니다. 즉, 유닛(C1, C2)의 특성은 3개 이상의 분리된 등급을 가질 수도 있다. 예를 들어, 제1 내지 제5 등급으로 각각의 유닛(C1, C2)이 표현되는 경우 각각 서로 다른 명도, 채도 또는 색상으로 표현될 수 있다. 또는 본 발명의 몇몇 실시예에서는 명도, 채도 또는 색상 외의 다른 방식으로 표현될 수 있다.
또는, 본 발명의 몇몇 실시예에서는 웨이퍼 맵의 유닛(C1, C2)에 이산적인 값(discrete value)이 아닌 연속적인 값(continuous value)이 표현될 수도 있다. 이러한 경우에는 명도, 채도, 색상 또는 다른 방식의 표현이 웨이퍼 맵의 유닛(C1, C2) 별로 연속적으로 표현될 수도 있다.
도 3을 참조하면, 웨이퍼 맵(X)은 하나의 웨이퍼에서 복수개가 생성될 수 있다. 즉, 각각의 채널(Channel 1~Channel 4)에 따라서, 서로 다른 웨이퍼 맵(X)이 생성될 수 있다. 구체적으로, 제1 채널(Channel 1)에서는 제1 웨이퍼 맵(M1)이 생성되고, 제2 채널(Channel 2)에서는 제2 웨이퍼 맵(M2)이 생성될 수 있다. 제3 채널(Channel 3)에서는 제3 웨이퍼 맵(M3)이 생성되고, 제4 채널(Channel 4)에서는 제4 웨이퍼 맵(M4)이 생성될 수 있다.
채널(Channel 1~Channel 4)은 각각의 서로 다른 파라미터에 의해서 결정될 수 있다. 예를 들어, 상기 파라미터는 전도도, 전류, 동작 딜레이, 문턱 전압 등등의 회로 및 칩의 성능 파라미터를 포함할 수 있다. 따라서, 예시적으로 제1 채널(Channel 1)에서는 전도도 특성의 제1 웨이퍼 맵(M1)을 생성하고, 제2 채널(Channel 2)에서는 문턱 전압 특성의 제2 웨이퍼 맵(M2)을 생성할 수 있다. 각각의 파라미터가 다른 채널이므로 제1 웨이퍼 맵(M1) 및 제2 웨이퍼 맵(M2)은 동일한 웨이퍼에 대응되지만 서로 다른 패턴을 가질 수 있다.
도 3에서는 4개의 채널만을 도시하였지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법의 채널은 3개 이하일 수도 있고, 5개 이상일 수도 있다.
다시, 도 1을 참조하면, 웨이퍼 맵의 피쳐를 추출한다(S200).
구체적으로, 도 4를 참조하면, 웨이퍼 맵(X)은 오토 인코더(auto encoder)에 의해서 하나의 피쳐(F)로 변환될 수 있다. 오토 인코더는 목적하는 출력(desired output)과 입력이 동일해지도록 학습된 뉴럴 네트워크(neural network) 모델이다. 오토 인코더는 인코더에서 먼저 입력값을 변형하고 추후 디코더에서 인코더의 출력값을 입력으로 받아 인코더의 입력값과 동일 내지 유사한 출력값을 출력하는 뉴럴 네트워크 구조를 가질 수 있다.
피쳐(F)는 웨이퍼 맵(X)의 정보를 압축하여 더 작은 용량의 정보로 표현한 것일 수 있다. 피쳐(F)는 예를 들어, 벡터 형식일수도 있고, 도 4에 도시된 것과 같은 패턴 이미지 형식일 수도 있다. 편의상, 이하에서는 패턴 이미지 형식의 피쳐(F)에 대해서 설명한다.
본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법에서는 복수의 채널(Channel 1~Channel 4)에 의한 복수의 웨이퍼 맵(X)을 동시에 오토 인코딩하여 하나의 피쳐(F)로 추출될 수 있다.
즉, 예를 들어, 제1 내지 제4 채널(Channel 1~Channel 4)의 제1 내지 제4 웨이퍼 맵(M1~M4)을 하나의 제1 피쳐(F1)로 추출할 수 있다. 이에 따라 하나의 웨이퍼에 대응하는 피쳐(F)는 하나일 수 있다.
만일 제1 내지 제4 웨이퍼 맵(M1~M4)이 각각 1024개의 유닛을 가지고 있는 경우 총 4096개의 유닛에 대한 정보가 제1 내지 제4 웨이퍼 맵(M1~M4)에 존재할 수 있다. 이를 오토 인코딩하는 경우, 총 48개의 블록 형태의 픽셀(4*4*3)을 가지는 제1 피쳐(F1)로 추출할 수 있다. 예시적으로, 제1 피쳐(F1)는 3차원 블록 형태이거나 2차원 블록 형태에 3등급의 컬러 정보를 포함할 수 있다.
본 실시예에 따른 웨이퍼 맵 분석 방법은 서로 다른 채널(Channel 1~Channel 4)에 대응한 각각의 제1 내지 제4 웨이퍼 맵(M1~M4)을 별도의 피쳐(F)로 오토 인코딩하는 것이 아니다. 대신에, 하나의 웨이퍼에 대응되는 모든 웨이퍼 맵(X) 즉, 제1 내지 제4 웨이퍼 맵(M1~M4)을 모두 동시에 오토 인코딩하여 하나의 제1 피쳐(F1)를 추출할 수 있다. 이에 따라, 서로 다른 채널(Channel 1~Channel 4)에 의해서 서로 다른 패턴으로 형성된 제1 내지 제4 웨이퍼 맵(M1~M4)이 하나의 제1 피쳐(F1)로 인코딩되어 제1 피쳐(F1)가 웨이퍼에 대한 대표성을 가질 수 있다.
만일, 각각의 웨이퍼 맵(X)이 각각 다른 피쳐(F)로 인코딩된 경우에는 추후에 클러스터링이 된다고 하여도 웨이퍼의 특성을 정확히 반영할 수 없기 때문에 본 실시예의 멀티 채널 오토 인코딩은 웨이퍼의 대표성이 높은 제1 피쳐(F1)를 획득할 수 있다.
이와 같이, 서로 다른 웨이퍼로부터 제2 피쳐(F2), 제3 피쳐(F3) 및 제4 피쳐(F4)가 각각 추출될 수 있다. 제2 내지 제4 피쳐(F2~F4)도 서로 다른 복수의 제1 내지 제4 채널(Channel 1~Channel 4)에 따른 복수의 웨이퍼 맵(X)으로부터 하나씩 추출된 것일 수 있다. 이러한 복수의 피쳐(F)들이 피쳐 그룹을 구성할 수 있다.
제1 피쳐(F1)는 디코더에 의해서 재구성 웨이퍼 맵(X')으로 재구성될 수 있다. 재구성 웨이퍼 맵(X')은 웨이퍼 맵(X)과 거의 동일하지만, 인코딩 과정 및 재구성 과정에서 손실되는 정보가 있을 수 있어 웨이퍼 맵(X)과 일부분 차이가 발생할 수 있다.
구체적으로, 제1 채널(Channel 1)에서는 제1 피쳐(F1)가 제1 재구성 웨이퍼 맵(R1)으로 재구성될 수 있고, 제2 채널(Channel 2)에서는 제1 피쳐(F1)가 제2 재구성 웨이퍼 맵(R2)으로 재구성될 수 있다. 제3 채널(Channel 3)에서는 제1 피쳐(F1)가 제3 재구성 웨이퍼 맵(R3)으로 재구성될 수 있고, 제4 채널(Channel 4)에서는 제1 피쳐(F1)가 제4 재구성 웨이퍼 맵(R4)으로 재구성될 수 있다.
제1 내지 제4 재구성 웨이퍼 맵(R1~R4)은 제1 내지 제4 웨이퍼 맵(M1~M4)과 동일하게 각각 1024개의 유닛을 가지고 있어 총 4096개의 유닛에 대한 정보가 재구성될 수 있다.
이러한 재구성 웨이퍼 맵(X')과 웨이퍼 맵(X)의 차이를 재구성 에러(reconstruction error)라고 정의할 수 있다. 상기 재구성 에러는 "Abs(X-X')"로 표현할 수도 있다.
다시, 도 1을 참조하면, 유효성을 판단한다(S300).
상술하였듯이, 피쳐 그룹은 제1 내지 제4 피쳐(F1~F4)와 같은 피쳐들이 모여있는 그룹이다. 피쳐 그룹 중에서 웨이퍼 맵의 패턴의 임의(random)적인 경우에는 추후에 수행되는 클러스터링(clustering)의 의미가 퇴색될 수 있다. 즉, 본 실시예에 따른 웨이퍼 맵 분석 방법은 복수의 웨이퍼 맵의 특징적인 부분을 시각화하여 추후 웨이퍼들의 특성을 분석하는 데에 이를 활용하는 것인데, 임의 패턴의 경우에는 이러한 작업에 전혀 도움이 될 수 없기 때문이다.
따라서, 본 실시예에 따른 웨이퍼 맵 분석 방법은 임의 특성(즉, 다른 패턴들과 비유사한 패턴으로 형성되는 성향)이 강한 피쳐를 제거하고, 패턴 특성(즉, 다른 패턴들과 유사한 패턴으로 형성되는 성향)이 강한 피쳐만을 상기 피쳐 그룹 내에 남겨둘 수 있다.
구체적으로 도 2, 도 4 및 도 5를 참조하면, 재구성 에러와 배드 유닛 수(bad unit number)에 따른 그래프를 이용하여 유효성을 판단할 수 있다.
여기서, 재구성 에러는 상술한 Abs(X-X') 즉, 재구성 웨이퍼 맵(X')과 웨이퍼 맵(X)의 차이점을 의미할 수 있다. 이 때, 하나의 웨이퍼에 대응하는 피쳐(F)는 하나이지만, 하나의 웨이퍼에 대응하는 웨이퍼 맵(X)과 재구성 웨이퍼 맵(X')은 복수이므로, 상기 재구성 에러는 하나의 웨이퍼에 대한 누적값 혹은 다른 방식의 대표값(예를 들어, 평균값 및 중간값)일 수 있다.
여기서, 배드 유닛 수는 웨이퍼 맵(X) 또는 재구성 웨이퍼 맵(X')을 기준으로 한 배드 유닛(C2)의 개수를 의미한다. 도 2에서 설명하였듯이, 웨이퍼 맵의 유닛(C1, C2)이 굿 또는 배드로 바이너리하게 정의된 경우에는 단순히 배드 유닛(C2)의 개수를 세어 이를 도출할 수 있다.
만일, 웨이퍼 맵의 유닛(C1, C2)이 여러 등급을 가지는 경우에는 특정 기준치를 중심으로 굿 유닛(C1)과 배드 유닛(C2)을 새로이 정의하는 단계를 더 포함할 수 있다. 또한, 웨이퍼 맵의 유닛(C1, C2)이 연속적인 값을 가지는 경우에도 마찬가지로 특정 기준치를 중심으로 굿 유닛(C1)과 배드 유닛(C2)을 새로이 정의하는 단계를 통해서 배드 유닛(C2)을 정의할 수 있다.
이 때, 하나의 웨이퍼에 대응하는 피쳐(F)는 하나이지만, 하나의 웨이퍼에 대응하는 웨이퍼 맵(X)과 재구성 웨이퍼 맵(X')은 복수이므로, 상기 배드 유닛(C2)의 수는 하나의 웨이퍼에 대한 누적값 혹은 다른 방식의 대표값(예를 들어, 평균값 및 중간값)일 수 있다.
도 5에서, 배드 유닛 수와 재구성 에러의 그래프를 살펴보면, 경험적으로 임의 특성이 강한 부분과 패턴 특성이 강한 부분을 찾을 수 있다. 우선, 표시된 수치의 상부 외곽쪽에 접하고, 본 그래프의 원점을 연결하는 제1 직선(S1)을 정의한다. 이 때, 제1 직선(S1)이 접하는 부분이 반드시 정확할 필요는 없고, 추세선의 형식을 가질 수 있으면 가능하다.
같은 방식으로, 표시된 수치의 하부 외곽쪽에 접하고, 본 그래프의 원점을 연결하는 제3 직선(S3)을 정의한다. 이 때, 제3 직선(S3)이 접하는 부분이 반드시 정확할 필요는 없고, 추세선의 형식을 가질 수 있으면 가능하다. 도 5에서도 여러 수치가 어지럽게 배치되어 있으면 그 대표값을 연결하는 추세선으로 제3 직선(S3)이 정의될 수 있다.
또한, 제1 직선(S1) 및 제3 직선(S3)이 반드시 원점과 연결될 필요는 없고, 도 5에 도시된 것과 같이 원점과 가까운 지점의 어느 한 점일 수 있다. 즉, 제1 직선(S1) 및 제3 직선(S3)의 기울기가 양의 기울기를 가질 수 있다면 제1 직선(S1)과 제3 직선(S3)이 모이는 점의 위치는 제한되지 않을 수 있다.
이어서, 제1 직선(S1)과 제3 직선(S3) 사이의 기울기를 가지고, 제1 직선(S1)과 제3 직선(S3)이 모이는 점과 연결된 제2 직선(S2)을 정의한다. 이 때, 제2 직선(S2)의 기울기는 제3 직선(S3)의 기울기보다 제1 직선(S1)의 기울기와 더 가까울 수 있다. 제외되는 피쳐의 규모에 따라서, 제2 직선(S2)의 기울기가 조절될 수 있다. 즉, 제외되는 피쳐의 규모가 클수록 제2 직선(S2)의 기울기는 제3 직선(S3)의 기울기와 가까워지고, 제외되는 피쳐의 규모가 작을수록 제2 직선(S2)의 기울기는 제1 직선(S1)의 기울기와 가까워질 수 있다.
제1 직선(S1)과 제2 직선(S2) 사이의 영역은 제1 영역(A1)으로 정의될 수 있다. 제1 영역(A1)은 배드 유닛 수에 비해서 재구성 에러가 높은 영역이고, 이러한 경우 피쳐(F)의 임의 특성이 클 수 있다. 따라서, 추후 클러스터링에서 제외를 하여야만 클러스터링의 정확도가 높게 유지될 수 있다. 따라서, 제1 영역(A1)에 위치하는 피쳐(F)들은 유효하지 않은 것으로 판단될 수 있다.
이에 반해서, 제3 직선(S3)이 인접하는 제2 영역(A2)은 배드 유닛 수에 비해서 재구성 에러가 낮은 영역으로서, 피쳐(F)의 패턴 특성이 클 수 있다. 따라서, 추후 클러스터링의 대상이 되어 저장 장치에 저장되는 의미가 클 수 있다.
즉, 제1 영역(A1)에 속하는 제4 피쳐(F4)의 경우에는 추후 클러스터링에서 제외되고, 제1 영역(A1)에 속하지 않는 제1 피쳐(F1), 제2 피쳐(F2) 및 제3 피쳐(F3)는 남겨져 추후 클러스트링의 대상이 될 수 있다. 따라서, 제2 영역(A2)에 위치하는 피쳐(F)들은 유효한 것으로 판단될 수 있다.
본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법은 도 5와 다른 방식을 이용하여 유효성 판단을 수행할 수도 있다.
구체적으로 도 4 및 도 6을 참조하면, 재구성 에러와, 피쳐의 개수를 나타낸 분포도를 이용하여 유효성을 판단할 수 있다.
가로축을 재구성 에러로 정의하고, 새로축을 피쳐의 개수로 정의하면 도 6과 같은 분포도가 도시될 수 있다. 물론 상기 분포도는 도 6과 같은 가우시안 분포(Gaussian distribution)을 가질 수도 있지만, 다른 형태의 분포를 가질 수도 있다.
여기서, 재구성 에러는 상술한 Abs(X-X') 즉, 재구성 웨이퍼 맵(X')과 웨이퍼 맵(X)의 차이점을 의미할 수 있다. 이 때, 하나의 웨이퍼에 대응하는 피쳐(F)는 하나이지만, 하나의 웨이퍼에 대응하는 웨이퍼 맵(X)과 재구성 웨이퍼 맵(X')은 복수이므로, 상기 재구성 에러는 하나의 웨이퍼에 대한 누적값 혹은 다른 방식의 대표값(예를 들어, 평균값 및 중간값)일 수 있다.
피쳐의 개수는 재구성 에러의 수치가 동일한 피쳐(F)들의 수를 의미할 수 있다. 따라서, 도 6의 가로축의 오른쪽으로 갈수록 재구성 에러가 큰 피쳐들을 의미할 수 있다.
기준선(C1)은 추후 클러스터링에서 제외되기 위한 피쳐(F)들의 재구성 에러의 정도를 정하기 위한 기준일 수 있다. 기준선(C1)에 의해서 도 6의 분포도는 유지 영역(E1)과 제외 영역(E2)으로 나누어질 수 있다.
유지 영역(E1)에 속하는 피쳐(F)는 재구성 에러가 상대적으로 낮으므로 패턴 특성이 강할 수 있다. 반대로, 제외 영역(E2)에 속하는 피쳐는 재구성 에러가 상대적으로 높으므로 임의 특성이 강할 수 있다.
이는 오토 인코딩의 학습 방법에 기인할 수 있다. 오토 인코딩은 뉴럴 네트워크가 스스로 학습하여 정확성을 높일 수 있다. 이 때, 유사한 패턴일수록 뉴럴 네트워크의 학습량이 높아지므로 재구성 에러가 줄어들고, 반대로 비유사하고 임의 특성이 강한 패턴이면 뉴럴 네트워크의 학습량이 적으므로 재구성 에러가 커질 수 있다.
따라서, 유지 영역(E1)에 위치하는 피쳐(F)들은 유효한 것으로 판단될 수 있고, 제외 영역(E2)에 위치하는 피쳐(F)들은 유효하지 않은 것으로 판단될 수 있다.
본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법은 상술한 유효성 판단 과정을 통해서 임의 특성이 강한 피쳐를 제외할 수 있으므로, 더욱 정밀한 클러스터링을 수행할 수 있고, 결과적으로 노이즈가 없는 데이터를 이용하여 추후 웨이퍼 맵의 분석을 수행할 수 있다.
다시, 도 1을 참조하면, 비지도 학습을 기반으로 클러스터링(clustering)한다(S400).
클러스터링이란 유사성 등의 개념에 기초하여 데이터를 몇몇의 그룹으로 분류하는 수법을 의미한다. 즉, 유효성 판단(S300)을 통해서 일부 피쳐가 제외된 피쳐 그룹을 유사성을 기반으로 유형별로 분류하는 것을 의미한다.
구체적으로, 도 7을 참고하면, 클러스터링은 채널의 개수에 따라 형성되는 차원에서 수행될 수 있다. 즉, 2개의 채널인 경우에는 2차원의 거리(distance)를 고려하여 클러스터링이 수행될 수 있다. 만일 상술한 것처럼 4개의 채널이 있는 경우 4개의 차원을 가지는 Z 스페이스(Z space)에서 클러스터링이 수행될 수 있다. 이하, 편의상 2개의 채널이 있는 경우를 가정하여 본 단계를 설명한다.
2개의 채널 즉, 제1 채널(Ch1)과 제2 채널(Ch2)이 있는 경우에 2차원의 공간에서 클러스터링이 수행될 수 있다. 피쳐 그룹은 제1 내지 제3 피쳐(F1~F3)를 포함하고, 그 사이의 거리 등을 기준으로 각각의 피쳐들이 각각의 그룹으로 정의될 수 있다.
비지도 학습 기반의 클러스터링의 방식은 다양할 수 있다. 예시적으로, 본 실시예의 클러스터링의 알고리즘은 KNN(K-Nearest Neighbor), K-Means, Kohenen, VQ(learning vector quantization), C-Means 및 t-SNE(t-Distributed Stochastic Neighbor Embedding) 중 적어도 하나를 포함할 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다.
구체적으로, 도 7을 참고하면, 제1 내지 제3 피쳐(F1~F3)는 모두 제1 그룹(G1)에 속할 수 있다. 이외 다른 피쳐들도 각각 서로에게 가까운 제2 그룹(G2) 및 제3 그룹(G3)에 속할 수 있다. 각각의 그룹(G1~G3)은 각각의 클러스터 센터를 가질 수 있다.
제1 그룹(G1)의 클러스터 센터는 제1 내지 제3 피쳐(F1~F3)와의 거리 즉, 제1 거리(D1), 제2 거리(D2) 및 제3 거리(D3)에 의해서 계산될 수 있다. 만일 제1 그룹(G1)에 제1 내지 제3 피쳐(F1~F3) 외의 다른 피쳐가 존재하는 경우 그 피쳐와의 거리도 고려되어 클러스터 센터가 계산될 수 있다.
여기서, 제1 내지 제3 거리(D1~D3)를 포함하는 "거리"는 채널이 2개인 경우 2차원 상의 거리를 의미하고, 채널이 n 개인 경우에는 n차원 상의 거리를 의미할 수 있다.
제1 센터 피쳐(CF1)는 클러스터 센터에 대응하는 피쳐일 수 있다. 즉, 제1 센터 피쳐(CF1)는 가상의 값일 가능성이 높다. 다시 말하면, 우연히 클러스터 센터 위치에 어떠한 피쳐가 존재하지 않는한 클러스터 센터는 존재하지 않았던 계산된 값이고, 이에 따라서 제1 센터 피쳐(CF1)도 계산된 클러스터 센터에 의해서 생성된 가상의 피쳐일 수 있다.
다시, 도 1을 참조하면, 유형별 즉, 그룹별 대표 이미지를 생성한다(S500).
구체적으로, 도 8을 참조하면, 제1 센터 피쳐(CF1)는 제1 대표 이미지(RI1)로 재구성될 수 있다. 이 때, 재구성의 방법은 상술한 오토 인코더의 디코더를 이용한 방식을 사용할 수 있다.
도 8에서는 도시되지 않았지만, 상술하였듯이, 각각의 피쳐들은 복수의 채널을 가지고 있으므로, 제1 센터 피쳐(CF1)도 당연히 복수의 채널에 따라서 복수개의 제1 대표 이미지(RI1)를 가질 수 있다.
제1 센터 피쳐(CF1)가 상술하였듯이 가상의 값일 가능성이 높으므로, 제1 대표 이미지(RI1)도 가상의 이미지일 가능성이 높다. 그러나, 제1 센터 피쳐(CF1)의 경우 제1 그룹(G1)의 대표성이 높고, 제1 센터 피쳐(CF1)가 디코딩되는 경우에 발생하는 에러는 작으므로, 제1 대표 이미지(RI1)에 노이즈가 형성될 여지가 최소화될 수 있다.
만일, 제1 그룹(G1)의 대표 이미지를 형성하기 위해서, 제1 내지 제3 피쳐(F1~F3)를 모두 재구성하여 제1 내지 제3 재구성 웨이퍼 맵(R3)을 생성하고, 상기 제1 내지 제3 재구성 웨이퍼 맵(R3)을 어떠한 방식으로 결합하는 경우에는 3번에 걸친 디코딩 과정에서 형성된 노이즈가 중첩되면서 대표 이미지가 제1 그룹(G1)의 대표성을 상실할 수 있다. 이에 따라서, 추후 대표 이미지에 따른 웨이퍼 맵의 분석의 정확도가 낮아질 수 있다.
따라서, 본 실시예에 따른 웨이퍼 맵 분석 방법은 가상의 센터값을 이용하여 대표 이미지를 추출하는 방식을 사용하여 노이즈를 최소화하고, 오히려 실제 데이터에 가까운 클러스터 데이터를 확보할 수 있다.
다시, 도 1을 참조하면, 각 대표 이미지에 코드를 부여하고 저장한다(S600).
구체적으로, 도 9를 참조하면, 제1 대표 이미지(RI1)를 제1 코드(Code 1)로 지정하고, 제2 대표 이미지(RI2)를 제2 코드(Code 2)로 지정할 수 있다. 제3 대표 이미지(RI3)는 제3 코드(Code 3)로 지정할 수 있다.
상기 코드는 저장 장치에서 대표이미지를 명칭하여 추후 색인 기능을 이용하여 대표 이미지들이 검색이 가능하게 할 수 있다. 또한, 코드에 따라서 각 대표 이미지의 특성을 같이 저장하여 특정 코드에 유사한 경우에 공정 및 설비의 문제점을 용이하게 추적할 수 있다.
또한, 추후에 생성되는 대표 이미지가 코드화된 대표 이미지와 유사한 경우에 유사하거나 동일한 코드를 부여하여 대표 이미지의 클러스터링도 쉽게 수행할 수 있다.
본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법은 복수의 웨이퍼 맵을 동시에 오토 인코딩하여 하나의 피쳐를 추출하여 각 파라미터간의 상관관계에 기초한 대표성이 높은 피쳐를 획득할 수 있다.
또한, 추후 유효성 판단이나, 클러스터링에서 하나의 피쳐에 기반하여 정밀한 작업이 수행될 수 있다.
또한, 유효성 판단 작업을 통해서 패턴 특성이 낮은 즉, 임의 특성이 높은 피쳐를 제외하여 클러스터링의 효율을 높이고, 데이터의 유의미함을 제고할 수 있다.
나아가, 본 실시예에 따른 웨이퍼 맵 분석 방법은 클러스터 센터에 대응되는 센터 피쳐를 재구성하여 대표 이미지로 도출하여 재구성에 따른 노이즈를 최소화하고, 클러스터링의 대표성이 높은 대표 이미지를 확보할 수 있다.
이하, 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 10은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 본 실시예에 따른 웨이퍼 맵 분석 방법은 도 1의 실시예에 비해서 이상 패턴 판단(S700) 단계와, 이상 패턴 코드 부여 저장(S800) 단계를 더 포함할 수 있다. 따라서, 이하, S700 단계와 S800 단계를 중심으로 설명한다.
유효성을 판단(S300)하고, 만일 유효성이 없다고 판단된 피쳐에 대해서는 이상(anomaly) 패턴인지를 판단한다(S700).
이상 패턴이란 기존의 학습 데이터에 존재하지 않거나, 희귀한 패턴을 의미할 수 있다. 즉, 미리 저장되어 있는 패턴과 유사성이 매우 적은 패턴을 의미할 수 있다. 이러한 이상 패턴은 반도체 장치 제조 설비의 중대한 결함에 기인할 개연성이 높으므로 이를 별도로 검출하여 저장할 필요가 있다. 이러한 이상 패턴은 임의 특성이 강하지만, 직관적으로 뚜렷하게 원인을 알 수 있는 패턴을 의미할 수 있다. 예를 들어, 웨이퍼의 절반이 배드 유닛이거나, 웨이퍼의 주변부가 모두 배드 유닛인 경우에는 사용자가 직관적으로 설비 또는 공정의 문제점을 추적할 수 있다.
이상 패턴을 판단하는 방식은 여러가지일 수 있다. 예를 들어, 이상 패턴을 판단하는 방식은 미리 저장된 패턴과 현재 피쳐를 비교하는 것을 포함할 수 있다.
미리 저장된 패턴 샘플과 현재 피쳐를 비교하여 유사성의 수치가 낮은 경우 이상 패턴으로 판단할 수 있다. 만일 유사성의 수치가 높은 경우에는 현재 피쳐가 이상 패턴이 아닌 것으로 판단할 수 있다.
만일, 이상 패턴인 경우에는 이상 패턴에 코드를 부여하여 저장한다(S800).
이상 패턴인 경우에는, 피쳐 자체로 코드를 부여하여 저장할 수도 있다. 또는 피쳐를 오토 인코더에 의해서 디코딩하여 재구성 웨이퍼 맵으로 시각화한 후에 이에 코드를 부여하여 저장할 수도 있다.
상기 코드는 저장 장치에서 대표이미지를 명칭하여 추후 색인 기능을 이용하여 이상 패턴 이미지들이 검색이 가능하게 할 수 있다. 또한, 코드에 따라서 각 이상 패턴 이미지의 특성을 같이 저장하여 특정 코드에 유사한 경우에 공정 및 설비의 문제점을 용이하게 추적할 수 있다.
이하, 도 4 내지 도 9, 도 11 및 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 웨이퍼 맵 분석 장치를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 11은 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 장치를 설명하기 위한 블록도이고, 도 12는 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 장치의 동작을 세부적으로 설명하기 위한 블록도이다.
도 4 내지 도 9, 도 11 및 도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 웨이퍼 맵 분석 장치(100)는 프로세서(10), 비휘발성 메모리(20), 휘발성 메모리(40) 및 버스(50)를 포함한다.
프로세서(10)는 뉴럴 네트워크용 프로세서일 수 있다. 뉴럴 네트워크란 인간의 뇌 구조를 모델화한 것으로 수많은 인공 뉴런들로 이루어져 있고, 각 뉴런들 사잉에는 연결 강도 또는 가중치(weight)에 의해서 상호 연결되어 있는 구조를 의미한다. 따라서, 뉴럴 네트워크 프로세서는 병렬 분산 처리와 계산 능력, 학습에 있어서 뛰어난 능력을 가지고 있어야 한다. 이러한 뉴럴 네트워크 프로세서는 복잡한 비선형 시스템의 제어에도 적합할 수 있고, 비지도 학습에 대해서도 출력을 낼 수 있다.
비휘발성 메모리(20)는 내부에 웨이퍼 맵(X)을 전송받아 저장할 수 있다. 웨이퍼 맵(X)은 추후에 프로세서(10)에 의해서 다른 데이터로 가공될 수 있다. 비휘발성 메모리(20)는 내부에 프로그램(45)을 저장할 수 있다.
휘발성 메모리(40)는 프로세서(10)의 연산을 위한 임시 메모리로 활용될 수 있다. 휘발성 메모리(40) 내에는 프로그램(45)이 로딩(loading)될 수 있다. 프로그램(45)은 비휘발성 메모리(20) 내에 저장된 상태에서 프로세서(10)의 명령에 의해서 휘발성 메모리(40)로 로딩될 수 있다.
버스(50)는 프로세서(10)와, 비휘발성 메모리(20)와, 휘발성 메모리(40)를 서로 연결할 수 있다. 즉, 데이터 및 요청의 이동은 모두 버스(50)를 통해서 이루어질 수 있다.
프로세서(10)는 휘발성 메모리(40)에 로딩된 프로그램(45)을 수행할 수 있다. 프로그램(45)은 순차적인 동작을 포함한다.
도 4 내지 도 9 및 도 12를 참조하면, 프로그램(45)은 오토 인코더(100), 피쳐 필터(200), 이상 패턴 디텍터(210), 클러스터링 머신(300) 및 코드 할당기(400)를 포함한다.
프로그램(45)은 프로세서(10)에 의해서 수행되고, 오토 인코더(100), 피쳐 필터(200), 이상 패턴 디텍터(210), 클러스터링 머신(300) 및 코드 할당기(400) 각각은 프로세서(10)에 의해서 데이터를 가공할 수 있다.
오토 인코더(100)는 웨이퍼 맵(X)을 입력받아 피쳐(F)를 추출할 수 있다. 오토 인코더(100)는 복수의 채널(Channel 1~Channel 4)에 의한 복수의 웨이퍼 맵(X)을 동시에 오토 인코딩하여 하나의 피쳐(F)로 추출할 수 있다. 제1 피쳐(F1)는 오토 인코더(100)에 의해서 재구성 웨이퍼 맵(X')으로 재구성될 수 있다. 오토 인코더(100)는 재구성 웨이퍼 맵(X')과 웨이퍼 맵(X)의 차이점인 재구성 에러(Abs(X-X'))를 도출할 수 있다.
피쳐 필터(200)는 피쳐(F)의 유효성을 판단하여 유효한 피쳐(F)만을 남겨두고, 유효하지 않은 피쳐(F)를 전체 피쳐 그룹에서 제외할 수 있다. 피쳐 필터(200)는 재구성 에러 및 배드 유닛 수를 이용하여 필터링을 하거나(도 5) 및 재구성 에러에 따른 피쳐의 분포를 이용하여 필터링을 수행할 수 있다(도 6). 단, 본 발명이 이에 제한되는 것은 아니다.
이상 패턴 디텍터(210)는 피쳐 필터(200)에 의해서 유효하지 않은 피쳐(F)로 판단된 피쳐(F)에 대하여 이상 패턴(anomaly pattern) 여부를 판단할 수 있다.
이상 패턴이란 기존의 학습 데이터에 존재하지 않거나, 희귀한 패턴을 의미할 수 있다. 즉, 미리 저장되어 있는 패턴과 유사성이 매우 적은 패턴을 의미할 수 있다. 이러한 이상 패턴은 반도체 장치 제조 설비의 중대한 결함에 기인할 개연성이 높으므로 이를 별도로 검출하여 저장할 필요가 있다. 따라서, 이상 패턴 디텍터(210)는 이상 패턴을 검출하여 오토 인코더(100)로 전송할 수 있다.
클러스터링 머신(300)은 피쳐 필터(200)를 거친 유효한 피쳐(F)들을 클러스터링할 수 있다. 클러스터링 머신(300)은 채널의 개수에 따른 차원을 가지는 Z 스페이스에서 클러스터링을 수행할 수 있다.
상기 클러스터링에 따라서, 복수의 그룹(G1~G3)이 결정되면, 클러스터링 머신(300)은 각 그룹의 센터에 해당되는 센터 피쳐(CF)를 생성할 수 있다. 클러스터링 머신(300)은 센터 피쳐(CF)를 오토 인코더(100)로 전송할 수 있다.
오토 인코더(100)는 디코딩 기능을 통해서 센터 피쳐(CF)를 재구성하여 대표 이미지(R.I.)를 생성할 수 있다. 오토 인코더(100)는 대표 이미지(R.I.)를 코드 할당기(400)로 전송할 수 있다.
또한, 오토 인코더(100)는 디코딩 기능을 통해서 이상 패턴을 재구성하여 재구성 웨이퍼 맵 이상 패턴(Anomaly pattern(X'))을 생성할 수 있다. 오토 인코더(100)는 재구성 웨이퍼 맵 이상 패턴(Anomaly pattern(X'))를 코드 할당기(400)로 전송할 수 있다.
코드 할당기(400)는 대표 이미지(R.I.)에 각각의 코드(code)를 부여할 수 있다. 코드 할당기(400)는 재구성 웨이퍼 맵 이상 패턴(Anomaly pattern(X'))에도 코드를 할당할 수 있다.
코드는 비휘발성 메모리(20)에 저장된 대표 이미지(R.I.) 또는 이상 패턴의 명칭을 의미하고, 추후 색인 기능을 이용하여 대표 이미지(R.I.) 및 이상 패턴이 검색 가능하게 할 수 있다. 또한, 코드에 따라서 각 대표 이미지 또는 이상 패턴의 특성을 같이 저장하여 특정 코드에 대응하는 대표 이미지(R.I.) 또는 이상 패턴과 유사한 웨이퍼 맵이 검출된 경우에 공정 및 설비의 문제점을 용이하게 추적할 수 있다.
코드 할당기(400)는 이상 패턴과 코드를 비휘발성 메모리(20)에 저장할 수 있다.
이하, 도 2, 도 3, 도 9 및 도 13 및 도 14를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이고, 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 블록도이다.
도 13을 참조하면, 웨이퍼를 제조한다(S1100).
웨이퍼(W)는 반도체 장치 제조 공정에 사용되는 실리콘 기판을 의미한다. 웨이퍼(W)의 표면에 트랜지스터 등의 반도체 장치가 형성되고 추후에 복수의 칩으로 다이싱 되어 분리될 수 있다.
웨이퍼는 그 표면에 트랜지스터 및 다이오드 등의 여러 패턴을 복수의 반도체 제조 공정을 통해서 형성할 수 있다. 상기 반도체 제조 공정은 증착 공정, 식각 공정, 플라즈마 공정 및 임플란트 공정 등의 다양한 공정을 포함할 수 있다.
구체적으로 도 13을 참조하면, 반도체 제조 설비(30)는 내부에서 반도체 장치 즉, 웨이퍼를 제조할 수 있다.
이어서, 웨이퍼 맵을 형성한다(S1200).
구체적으로 도 2 및 도 3을 참조하면, 웨이퍼 맵(X)은 웨이퍼(W)의 평면 뷰에 유닛(C1, C2) 별로 특성의 좋고 나쁨을 표시하여 매핑한 이미지일 수 있다. 웨이퍼 맵(X)은 하나의 웨이퍼에서 복수개가 생성될 수 있다. 즉, 각각의 채널(Channel 1~Channel 4)에 따라서, 서로 다른 웨이퍼 맵(X)이 생성될 수 있다. 구체적으로, 제1 채널(Channel 1)에서는 제1 웨이퍼 맵(M1)이 생성되고, 제2 채널(Channel 2)에서는 제2 웨이퍼 맵(M2)이 생성될 수 있다. 제3 채널(Channel 3)에서는 제3 웨이퍼 맵(M3)이 생성되고, 제4 채널(Channel 4)에서는 제4 웨이퍼 맵(M4)이 생성될 수 있다.
도 14를 참조하면, 반도체 제조 설비(30)는 웨이퍼를 통해서 획득된 웨이퍼 맵을 웨이퍼 맵 분석 장치(100)로 전송할 수 있다.
다시, 도 13을 참조하면, 웨이퍼 맵(X)과 대표 이미지를 비교한다(S1300).
도 9를 참조하면, 웨이퍼 맵(X)은 미리 저장되어 있는 제1 내지 제3 대표 이미지(RI1~RI3)와 비교될 수 있다. 미리 저장되어 있는 제1 내지 제3 대표 이미지(RI1~RI3)는 오토 인코딩된 피쳐에서 재구성된 웨이퍼 맵이므로 웨이퍼 맵(X)과 바로 비교가 가능할 수 있다. 또한, 각각의 채널에 따라서 복수개가 존재하므로 동일한 채널의 웨이퍼 맵(X)과 제1 내지 제3 대표 이미지(RI1~RI3)를 서로 비교할 수 있다.
도 14를 참조하면, 웨이퍼 맵 분석 장치(100)가 웨이퍼 맵(X)과 대표 이미지를 비교할 수 있다. 제1 내지 제3 대표 이미지(RI1~RI3)는 미리 부여된 코드가 있을 수 있다. 따라서, 웨이퍼 맵(X)은 복수의 코드 중 웨이퍼 맵(X)과 가장 유사한 대표 이미지를 가지는 코드와 비교될 수 있다.
상기 코드와 그 코드가 부여된 대표 이미지의 특성이 같이 저장되어 있고, 이에 따른 설비 또는 공정의 어느 부분이 어떻게 작용되는지를 용이하게 추적할 수 있다.
이어서, 제조 설비의 결함을 검출한다(S1400).
구체적으로 도 14를 참조하면, 웨이퍼 맵 분석 장치(100)는 반도체 제조 설비(30)의 결함을 검출할 수 있다. 또는 웨이퍼 맵 분석 장치(100)가 반도체 제조 공정의 결함을 검출할 수도 있다.
즉, 코드 부여된 대표 이미지는 그러한 대표 이미지로 형성된 웨이퍼가 어떠한 공정 상의 결함이 있는지, 제조 설비의 어떠한 부분이 문제가 있을 때, 본 대표 이미지가 형성되는지가 미리 조사되었을 수 있다.
이에 따라서, 상기 대표 이미지와의 유사한 웨이퍼 맵(X)을 가지는 웨이퍼의 경우 상기 미리 조사된 공정 또는 설비 상의 결함을 쉽게 추적할 수 있다. 이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 공정 상의 문제점 및 설비 상의 문제점을 정밀하게 보완할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
X: 웨이퍼 맵 F: 피쳐
X': 재구성 웨이퍼 맵

Claims (20)

  1. 제1 웨이퍼의 특성을 표시한 제1 웨이퍼 맵을 복수의 채널별로 생성하고,
    상기 복수의 채널에 대한 상기 제1 웨이퍼 맵을 같이 오토 인코딩(auto-encoding)하여 제1 피쳐(feature)를 추출하고,
    상기 제1 피쳐가 유효 패턴인지를 판단하고,
    상기 제1 피쳐가 유효 패턴인 경우, 비지도 학습을 기반으로 상기 제1 피쳐의 유형을 분류하고,
    상기 제1 피쳐와 같은 유형으로 분류된 피쳐들의 대표 이미지를 추출하는 것을 포함하는 웨이퍼 맵 분석 방법.
  2. 제1 항에 있어서,
    상기 제1 피쳐가 유효 패턴인지를 판단하는 것은,
    제1 피쳐를 재구성하여 제1 재구성 웨이퍼 맵을 생성하고,
    상기 제1 재구성 웨이퍼 맵 및 상기 제1 웨이퍼 맵을 이용하여 재구성 에러를 도출하고,
    상기 재구성 에러를 이용하여 상기 제1 피쳐가 유효 패턴인지를 판단하는 것을 포함하는 웨이퍼 맵 분석 방법.
  3. 제2 항에 있어서,
    상기 제1 웨이퍼 맵은 굿 또는 배드의 값을 가지는 복수의 유닛을 포함하고,
    상기 제1 피쳐가 유효 패턴인지를 판단하는 것은 상기 재구성 에러와 상기 배드의 값을 가지는 유닛의 개수를 고려하는 것을 포함하는 웨이퍼 맵 분석 방법.
  4. 제2 항에 있어서,
    상기 제1 피쳐가 유효 패턴인지를 판단하는 것은,
    상기 제1 피쳐를 포함하는 복수의 피쳐 그룹 중에서 상기 재구성 에러가 높은 피쳐인지를 판단하는 것을 포함하는 웨이퍼 맵 분석 방법.
  5. 제1 항에 있어서,
    상기 제1 피쳐의 유형을 분류하는 것은,
    상기 제1 피쳐를 포함하는 복수의 피쳐 그룹을 클러스터링하는 것을 포함하는 웨이퍼 맵 분석 방법.
  6. 제5 항에 있어서,
    상기 대표 이미지를 추출하는 것은,
    상기 클러스터링된 그룹의 클러스터 센터의 피쳐를 생성하고,
    상기 피쳐를 재구성하여 상기 대표 이미지를 추출하는 것을 포함하는 웨이퍼 맵 분석 방법.
  7. 제1 항에 있어서,
    상기 대표 이미지의 코드를 지정하여 저장 장치에 저장하는 것을 더 포함하는 웨이퍼 맵 분석 방법.
  8. 제1 항에 있어서,
    상기 제1 피쳐가 유효 패턴이 아닌 경우, 상기 제1 피쳐가 이상(anomaly) 패턴인지를 판단하는 것을 더 포함하는 웨이퍼 맵 분석 방법.
  9. 제8 항에 있어서,
    상기 제1 피쳐가 이상 패턴인지를 판단하는 것은,
    미리 저장된 이상 패턴 샘플과 상기 제1 피쳐를 비교하는 것을 포함하는 웨이퍼 맵 분석 방법.
  10. 제1 웨이퍼의 제1 채널에 대한 제1 웨이퍼 맵과, 제2 채널에 대한 제2 웨이퍼 맵을 생성하고,
    제2 웨이퍼의 상기 제1 채널에 대한 제3 웨이퍼 맵과, 상기 제2 채널에 대한 제4 웨이퍼 맵을 생성하고,
    상기 제1 및 제2 웨이퍼 맵을 같이 오토 인코딩하여 상기 제1 웨이퍼에 대한 제1 피쳐를 추출하고,
    상기 제3 및 제4 웨이퍼 맵을 같이 오토 인코딩하여 상기 제2 웨이퍼에 대한 제2 피쳐를 추출하고,
    상기 제1 및 제2 피쳐를 포함하는 피쳐 그룹을 생성하고,
    상기 피쳐 그룹의 피쳐 중 유효하지 않은 피쳐를 상기 피쳐 그룹에서 제외하고,
    상기 피쳐 그룹을 비지도 학습을 기반으로 여러 유형으로 클러스터링하고,
    상기 유형의 대표 이미지를 각각 추출하는 것을 포함하는 웨이퍼 맵 분석 방법.
  11. 제10 항에 있어서,
    상기 유효하지 않은 피쳐를 상기 피쳐 그룹에서 제외하는 것은,
    상기 피쳐 그룹에 속하는 피쳐들의 재구성 에러를 이용하여 상기 피쳐들의 유효 여부를 판단하는 것을 포함하는 웨이퍼 맵 분석 방법.
  12. 제10 항에 있어서,
    상기 대표 이미지를 추출하는 것은,
    상기 유형의 클러스터 센터값을 가지는 센터 피쳐를 각각 생성하고,
    상기 센터 피쳐를 재구성하여 대표 이미지를 도출하는 것을 포함하는 웨이퍼 맵 분석 방법.
  13. 제10 항에 있어서,
    상기 유효하지 않은 피쳐를 상기 그룹에서 제외하는 것은,
    상기 유효하지 않은 피쳐를 상기 그룹에서 제외하고,
    상기 유효하지 않은 피쳐가 이상 패턴인 경우 저장 장치에 저장하는 것을 포함하는 웨이퍼 맵 분석 방법.
  14. 제10 항에 있어서,
    상기 대표 이미지의 코드를 지정하여 저장 장치에 저장하는 것을 더 포함하는 웨이퍼 맵 분석 방법.
  15. 복수의 웨이퍼에 대해서 각각 복수의 웨이퍼 맵을 형성하고,
    상기 복수의 웨이퍼 맵을 오토 인코딩하여 상기 복수의 웨이퍼에 대응하는 복수의 피쳐를 추출하고,
    상기 복수의 피쳐 중 유효하지 않은 피쳐를 제외시키고,
    상기 복수의 피쳐 중 유효한 피쳐를, 비지도 학습을 이용하여 복수의 유형으로 분류하고,
    상기 복수의 유형 각각의 센터에 해당하는 복수의 센터 피쳐를 생성하고,
    상기 복수의 센터 피쳐를 재구성하여 대표 이미지를 출력하는 것을 포함하는 웨이퍼 맵 분석 방법.
  16. 제15 항에 있어서,
    상기 웨이퍼 맵은 하나의 웨이퍼 당 서로 다른 특성에 대한 복수의 웨이퍼 맵이 대응되는 웨이퍼 맵 분석 방법.
  17. 제16 항에 있어서,
    상기 복수의 피쳐를 추출하는 것은,
    상기 하나의 웨이퍼에 대응되는 상기 복수의 웨이퍼 맵을 모두 동시에 오토 인코딩하여 상기 하나의 웨이퍼 당 하나의 피쳐를 추출하는 것을 포함하는 웨이퍼 맵 분석 방법.
  18. 제15 항에 있어서,
    상기 복수의 피쳐 중 유효하지 않은 피쳐를 제외하는 것은,
    각 피쳐의 재구성 에러를 이용하여 유효성을 판단하는 것을 포함하는 웨이퍼 맵 분석 방법.
  19. 제15 항에 있어서,
    상기 복수의 피쳐 중 유효하지 않은 피쳐는 이상 패턴인지를 판단하여 저장 장치에 저장하는 것을 더 포함하는 웨이퍼 맵 분석 방법.
  20. 제19 항에 있어서,
    상기 이상 패턴인지를 판단하는 것은,
    미리 저장된 이상 패턴 샘플과 상기 복수의 피쳐 중 유효하지 않은 피쳐를 비교하는 것을 포함하는 웨이퍼 맵 분석 방법.
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