KR20190016721A - 다대다(n:n) 구조의 경로 관리 스위치 및 그것에 의해 수행되는 경로 관리 방법 - Google Patents

다대다(n:n) 구조의 경로 관리 스위치 및 그것에 의해 수행되는 경로 관리 방법 Download PDF

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Abstract

다대다(N:N) 구조의 경로 관리 스위치 및 그것에 의해 수행되는 경로 관리 방법이 개시된다. 본 발명에 따른 다대다(N:N) 구조의 경로 관리 스위치는, 복수의 스위치 포트들 중 어느 하나의 스위치 포트로부터 패킷을 수신하고, 수신된 상기 패킷을 리다이렉션하는 스위치 칩, 그리고 복수의 CPU 포트들 중 어느 하나의 CPU 포트로부터 상기 리다이렉션된 패킷을 수신하고, 상기 패킷에 상응하는 경로 제어 데이터베이스를 검색하며, 상기 패킷을 수신한 상기 CPU 포트를 통해 상기 스위치 칩으로 상기 패킷을 전달하여, 상기 스위치 칩이 상기 패킷의 목적지에 상응하는 상기 스위치 포트로 상기 패킷을 전달하도록 경로를 제어하는 경로 제어 CPU를 포함한다.

Description

다대다(N:N) 구조의 경로 관리 스위치 및 그것에 의해 수행되는 경로 관리 방법{PATH CONTROL SWITCH WITH N:N STRUCTURE AND PATH CONTROL METHOD USING THE SAME}
본 발명은 다대다 구조의 경로 관리 스위치에 관한 것으로, 특히 CPU가 패킷 경로 필터링을 수행하고, 스위치 칩이 패킷 스위칭을 수행하는 다대다 구조의 경로 관리 스위치에 관한 것이다.
경로 관리 스위치는 패킷의 정보에 따라 해당 패킷을 허용 또는 차단함으로써 이더넷 망에서 패킷의 경로를 제어 및 관리하는 스위치를 의미한다. 이때, 경로 관리 스위치는 패킷의 출발지 MAC, 목적지 MAC, 출발지 IP, 목적지 IP, 출발지 L4 포트 번호 및 목적지 L4 포트 번호 등에 따라 패킷을 허용하거나 차단할 수 있다.
예를 들어, 경로 관리 스위치에 호스트 A, 호스트 B가 있고 서버 A, 서버 B가 연결되어 있다고 가정한다. 이때, 경로 관리 스위치는 정책에 따라 호스트 A는 호스트 B 및 서버 A와의 통신은 허용하고, 서버 B와의 통신은 차단하도록 경로를 제어할 수 있다. 또한, 경로 관리 스위치는 호스트 A와 서버 A간 FTP 어플리케이션은 허용하고, 그 외의 어플리케이션은 차단하도록 제어할 수도 있다.
경로 관리 스위치는 경로 허용 및 경로 차단에 관한 룰인 정책을 기반으로, 패킷의 경로를 제어할 수 있다. 일반적으로 경로 관리 스위치의 스위치 칩이 지원하는 하드웨어 룰은 2K 이내이다. 그러나 고도의 내부망 보안을 위하여 경로를 세부적으로 제어하기 위해서는 내부망의 크기에 따라 10K 내지 100K 정도의 경로 관리 룰을 필요로 한다.
즉, 경로 관리 스위치의 하드웨어 룰의 한계를 극복하기 위해서는 CPU에서 소프트웨어로 경로 제어를 수행할 필요가 있다. 그러나, 경로 관리 스위치의 관리 CPU가 경로 제어를 수행할 경우, 패킷 처리의 성능이 저하될 문제가 있다.
따라서, 스위치 칩의 경로 제어 룰의 개수 한계를 극복하고, 패킷 처리를 가속화할 수 있는 경로 관리 스위치에 관한 기술의 개발이 필요하다.
한국 공개 특허 제10-2017-0041614호, 2017년 04월 17일 공개(명칭: 화이트리스트 기반의 네트워크 보안 장치 및 방법)
본 발명의 목적은 스위치 칩이 지원하는 하드웨어 룰의 한계를 극복하고, 더 많은 경로 제어 룰을 지원하는 경로 관리 스위치를 제공하는 것이다.
또한, 본 발명의 목적은 경로 제어 CPU 및 스위치 칩의 역할을 분리하여, 경로 제어 CPU 성능의 한계를 극복하는 것이다.
또한, 본 발명의 목적은 경로 제어 대상 패킷에 대해서만 경로 제어 CPU가 경로 제어를 수행하고, 경로 제어 대상 패킷이 아닌 패킷은 스위치 칩에 의해 스위칭 되도록 경로 제어를 수행하는 것이다.
또한, 본 발명의 목적은 경로 제어 CPU의 패킷 처리 가속화 기능을 사용하여, 경로 제어를 고속으로 수행할 수 있도록 하는 것이다.
또한, 본 발명의 목적은 다대다(N:N) 구조의 경로 관리 스위치에서 브로드캐스트 패킷 또는 DLF 패킷 처리 시 발생할 수 있는 문제를 해결하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 다대다(N:N) 구조의 경로 관리 스위치는 복수의 스위치 포트들 중 어느 하나의 스위치 포트로부터 패킷을 수신하고, 수신된 상기 패킷을 리다이렉션하는 스위치 칩, 그리고 복수의 CPU 포트들 중 어느 하나의 CPU 포트로부터 상기 리다이렉션된 패킷을 수신하고, 상기 패킷에 상응하는 경로 제어 데이터베이스를 검색하며, 상기 패킷을 수신한 상기 CPU 포트를 통해 상기 스위치 칩으로 상기 패킷을 전달하여, 상기 스위치 칩이 상기 패킷의 목적지에 상응하는 상기 스위치 포트로 상기 패킷을 전달하도록 경로를 제어하는 경로 제어 CPU를 포함한다.
이때, 상기 스위치 칩은, 상기 패킷이 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷 중 어느 하나인 경우, 출력 차단 기능을 이용하여 상기 패킷을 상기 스위치 포트로 전달할 수 있다.
이때, 상기 스위치 칩은, 상기 패킷을 수신한 제1 스위치 포트 이외의 하나 이상의 스위치 포트로 상기 패킷을 전달하도록 출력 차단을 설정할 수 있다.
이때, 상기 스위치 칩은, 상기 패킷을 리다이렉션한 제1 CPU 포트 이외의 모든 상기 CPU 포트 및 상기 제1 CPU 포트에 대응되는 제1 스위치 포트에 상기 패킷이 출력되지 않도록, 상기 제1 CPU 포트에 출력 차단(Egress Block)을 설정할 수 있다.
이때, 상기 경로 제어 CPU는, 상기 패킷의 출발지 MAC, 목적지 MAC, 출발지 IP, 목적지 IP, 출발지 L4 포트 번호 및 목적지 L4 포트 번호 중 적어도 어느 하나를 추출하여, 상기 경로 제어 데이터베이스를 검색할 수 있다.
이때, 상기 스위치 칩은, 상기 패킷이 유니캐스트 패킷인 경우, 상기 패킷의 목적지 MAC에 상응하는 상기 스위치 포트로 상기 패킷을 전달할 수 있다.
이때, 상기 복수의 CPU 포트들 각각은, 상기 복수의 스위치 포트들과 일대일 대응되는 다대다(N:N) 구조일 수 있다.
이때, 상기 스위치 칩은, 제1 스위치 포트로부터 상기 패킷을 수신한 경우, 상기 제1 스위치 포트에 대응되는 제1 CPU 포트로 상기 패킷을 리다이렉션 할 수 있다.
이때, 상기 스위치 칩은, 상기 스위치 포트로부터 수신된 상기 패킷이 경로 제어 대상 패킷인지 여부를 판단하고, 상기 경로 제어 대상 패킷인 경우 상기 패킷을 리다이렉션하고, 상기 경로 제어 대상 패킷이 아닌 경우 상기 패킷을 하드웨어 스위칭 할 수 있다.
이때, 상기 경로 제어 CPU는, 상기 경로 제어 데이터베이스를 검색한 결과를 기반으로, 상기 패킷을 폐기 처리하거나 상기 스위치 칩으로 전달하여, 상기 패킷의 경로 필터링을 수행할 수 있다.
또한, 다대다(N:N) 구조의 경로 관리 스위치에 의해 수행되는 경로 관리 방법은, 스위치 칩이 복수의 스위치 포트들 중 어느 하나의 스위치 포트로부터 패킷을 수신하는 단계, 상기 스위치 칩이 상기 패킷을 수신한 상기 스위치 포트에 대응되는 CPU 포트로 상기 패킷을 리다이렉션하는 단계, 리다이렉션된 상기 패킷을 수신한 경로 제어 CPU가 상기 패킷에 상응하는 경로 제어 데이터베이스를 검색하여 경로 필터링을 수행하는 단계, 상기 경로 제어 CPU가 상기 CPU 포트를 통해 상기 스위치 칩으로 상기 패킷을 전달하는 단계, 그리고 상기 스위치 칩이 상기 패킷의 목적지에 상응하는 상기 스위치 포트로 상기 패킷을 전달하는 단계를 포함한다.
이때, 상기 스위치 포트로 상기 패킷을 전달하는 단계는, 상기 패킷이 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷 중 어느 하나인 경우, 출력 차단 기능을 이용하여 상기 패킷을 상기 스위치 포트로 전달할 수 있다.
이때, 상기 스위치 포트로 상기 패킷을 전달하는 단계는, 상기 패킷을 수신한 제1 스위치 포트 이외의 하나 이상의 스위치 포트로 상기 패킷을 전달하도록 출력 차단을 설정할 수 있다.
이때, 상기 스위치 포트로 상기 패킷을 전달하는 단계는, 상기 패킷을 리다이렉션한 제1 CPU 포트 이외의 모든 상기 CPU 포트 및 상기 제1 CPU 포트에 대응되는 제1 스위치 포트에 상기 패킷이 출력되지 않도록, 상기 제1 CPU 포트에 출력 차단(Egress Block)을 설정할 수 있다.
이때, 상기 경로 제어 데이터베이스를 검색하여 경로 필터링을 수행하는 단계는, 상기 패킷의 출발지 MAC, 목적지 MAC, 출발지 IP, 목적지 IP, 출발지 L4 포트 번호 및 목적지 L4 포트 번호 중 적어도 어느 하나를 추출하여, 상기 경로 제어 데이터베이스를 검색할 수 있다.
이때, 상기 스위치 포트로 상기 패킷을 전달하는 단계는, 상기 패킷이 유니캐스트 패킷인 경우, 상기 패킷의 목적지 MAC에 상응하는 상기 스위치 포트로 상기 패킷을 전달할 수 있다.
이때, 상기 경로 제어 CPU는, 상기 복수의 스위치 포트들과 일대일 대응되는 복수의 CPU 포트들을 포함할 수 있다.
이때, 상기 패킷을 리다이렉션하는 단계는, 제1 스위치 포트로부터 상기 패킷을 수신한 경우, 상기 제1 스위치 포트와 일대일 대응 관계인 제1 CPU 포트로 상기 패킷을 리다이렉션 할 수 있다.
이때, 상기 스위치 칩이 상기 스위치 포트로부터 수신된 상기 패킷이 경로 제어 대상 패킷인지 여부를 판단하는 단계, 상기 경로 제어 대상 패킷인 경우, 상기 패킷을 리다이렉션하는 단계, 그리고 상기 경로 제어 대상 패킷이 아닌 것으로 판단된 경우, 상기 스위치 칩이 상기 패킷을 하드웨어 스위칭하는 단계를 더 포함 할 수 있다.
이때, 상기 경로 제어 데이터베이스를 검색하여 경로 필터링을 수행하는 단계는, 상기 경로 제어 CPU가 상기 경로 제어 데이터베이스를 검색한 결과를 기반으로, 상기 패킷을 폐기하거나 상기 스위치 칩으로 전달할 수 있다.
본 발명에 따르면, 스위치 칩이 지원하는 하드웨어 룰의 한계를 극복하고, 더 많은 경로 제어 룰을 지원하는 경로 관리 스위치를 제공할 수 있다.
또한 본 발명에 따르면, 경로 제어 CPU 및 스위치 칩의 역할을 분리하여, 경로 제어 CPU 성능의 한계를 극복할 수 있다.
또한 본 발명에 따르면, 경로 제어 대상 패킷에 대해서만 경로 제어 CPU가 경로 제어를 수행하고, 경로 제어 대상 패킷이 아닌 패킷은 스위치 칩에 의해 스위칭 되도록 경로 제어를 수행할 수 있다.
또한 본 발명에 따르면, 경로 제어 CPU의 패킷 처리 가속화 기능을 사용하여, 경로 제어를 고속으로 수행할 수 있다.
또한 본 발명에 따르면, 다대다(N:N) 구조의 경로 관리 스위치에서 브로드캐스트 패킷 또는 DLF 패킷 처리 시 발생할 수 있는 문제를 해결할 수 있다.
도 1은 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치의 구성을 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치의경로 관리 방법을 설명하기 위한 순서도이다.
도 3은 유니캐스트 패킷을 스위치 포트로 전달하는 과정을 설명하기 위한 예시도이다.
도 4는 브로드캐스트 패킷 및 DLF 패킷을 스위치 포트로 전달하는 과정에서의 문제점을 설명하기 위한 예시도이다.
도 5는 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치의 출력 차단(Egress block) 기능을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치가 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷을 처리하는 과정을 설명하기 위한 예시도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치의 구성을 나타낸 도면이다.
도 1에 도시한 바와 같이, 다대다(N:N) 구조의 경로 관리 스위치(100)는 스위치 칩(110), 복수 개의 스위치 포트들(115), 경로 제어 CPU(120), 복수 개의 CPU 포트들(125) 및 관리 CPU(130)를 포함한다.
일반적인 경로 관리 스위치는 스위치 칩과 관리 CPU로 구성되는 반면, 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치(100)는 스위치 칩(110)과 이더넷 포트로 연결된 경로 제어 CPU(120)를 더 포함한다.
이때, 경로 제어 CPU(120)가 패킷이 수신된 스위치 포트(115)를 식별할 수 있도록 하기 위하여, 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치(100)는 스위치 포트들(115)과 CPU 포트들(125)이 일대일(1:1) 대응되는 다대다(N:N) 구조를 이룬다.
또한, 경로 제어 CPU(120)는 패킷 처리 가속화 기능을 사용하기 위하여, 스위치 포트들(115)의 개수와 동일한 개수의 이더넷 포트를 내장할 수 있으며, 복수 개의 이더넷 포트들이 스위치 포트들(115)과 일대일(1:1) 대응되는 다대다(N:N) 연결 구조로 구현될 수 있다.
스위치 칩(110)은 하드웨어 패킷 스위칭을 수행하고, 경로 제어 CPU(120)는 패킷 경로 필터링을 수행한다. 스위치 칩(110)은 스위치 포트(115)로부터 패킷을 수신하면, 수신된 패킷이 경로 제어 대상 패킷인지 여부를 검사한다. 그리고 스위치 칩(110)은 경로 제어 대상 패킷이 아닌 패킷을 하드웨어 스위칭한다.
이때, 스위치 칩(110)은 운용 환경에 따라 관리자가 사전에 설정한 스위치 설정 값을 기반으로, 수신된 패킷이 경로 제어 대상 패킷인지 여부를 검사할 수 있다.
반면, 수신된 패킷이 경로 제어 대상 패킷인 것으로 판단된 경우, 스위치 칩(110)은 해당 패킷을 경로 제어 CPU(120)로 리다이렉션(Redirection)하여, 해당 패킷에 대한 패킷 경로 필터링을 수행할 수 있다. 즉, 스위치 칩은 경로 제어 대상 패킷을 스위칭하지 않고 경로 제어 CPU(120)로 강제 전송하여, 패킷 경로 필터링을 수행할 수 있다.
그리고 경로 제어 CPU(120)는 리다이렉션된 패킷의 헤더 정보에서, 해당 패킷의 출발지 MAC, 목적지 MAC, 출발지 IP, 목적지 IP, 출발지 L4 포트 번호 및 목적지 L4 포트 번호 중 적어도 어느 하나를 추출한다. 또한, 경로 제어 CPU(120)는 추출된 정보를 기반으로 경로 제어 데이터베이스를 검색하여 패킷의 경로 필터링을 수행할 수 있다.
또한, 경로 제어 CPU(120)는 패킷의 경로 필터링을 수행한 후, 스위치 칩(110)으로 다시 패킷을 전송하며, 스위치 칩(110)은 패킷의 목적지 MAC 주소를 검색하여 해당 패킷을 출력할 포트 정보를 획득하고, 포트 정보에 상응하는 스위치 포트로 패킷을 전송한다.
스위치 포트(115)로부터 수신되는 패킷은 유니캐스트 패킷, 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷 중 적어도 어느 하나일 수 있으며, 다대다(N:N) 구조의 경로 관리 스위치(100)는 수신된 패킷의 종류에 따라 목적지에 상응하는 스위치 포트(115)로 패킷을 전달할 수 있다.
스위치 칩(110)은 목적지 MAC 주소가 브로드캐스트인 패킷과 목적지 MAC 주소 검색 시 MAC 러닝이 되어 있지 않아 출력 포트를 획득하지 못한 패킷인 DLF 패킷을, 해당 패킷이 초기에 수신된 스위치 포트를 제외한 나머지 스위치 포트들로 전송한다. 이때, 스위치 칩(110)은 출력 차단(Egress Block) 기능을 이용하여 패킷을 수신한 스위치 포트를 제외한 나머지 모든 스위치 포트들로 패킷을 전송할 수 있다. 또한, 스위치 칩(110)은 목적지 MAC 주소 검색에 성공한 유니캐스트 패킷을 목적지 MAC 주소에 상응하는 포트로 전송할 수 있다.
다음으로 관리 CPU(130)는 스위치 칩(110)의 초기화, 설정 및 운영 등을 담당하며, 스위치 칩(110)과 관리 CPU(130)는 PCI로 연결될 수 있다.
관리 CPU(130)와 스위치 칩(110)이 PCI로 연결된 일반적인 이더넷 스위치에서, 관리 CPU(130)가 패킷의 경로 제어를 수행할 수 있다. 그러나 PCI 인터페이스로 수신된 패킷에 대해서는 패킷 처리 가속화가 불가능하며, 이로 인하여 패킷 처리의 성능이 매우 저하된다.
한편, 일반적인 멀티코어 CPU는 이더넷 포트로 송수신하는 패킷에 대한 가속화를 지원하며, 인텔 CPU의 경우 NIC 카드에서 가속화를 지원한다. 따라서, 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치(100)는 관리 CPU(130)와 별개의 경로 제어 CPU(120)를 스위치 칩(110)의 이더넷 포트에 연결하여, 패킷 처리 가속화를 사용할 수 있도록 한다.
설명의 편의상, 다대다(N:N) 구조의 경로 관리 스위치(100)가 경로 제어 CPU(120)와 관리 CPU(130) 각각을 포함하는 것으로 설명하였으나 이에 한정하지 않고, 다대다(N:N) 구조의 경로 관리 스위치(100)는 관리 CPU(130)를 포함하지 않고, 경로 제어 CPU(120)가 관리 CPU(130)의 역할까지 수행하는 형태로 구현될 수 있다.
이하에서는 도 2를 통하여 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치에 의해 수행되는 경로 관리 방법에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치의경로 관리 방법을 설명하기 위한 순서도이다.
먼저, 다대다(N:N) 구조의 경로 관리 스위치(100)는 제1 스위치 포트(115_1)로부터 패킷을 수신한다(S210).
다대다(N:N) 구조의 경로 관리 스위치(100)의 스위치 칩(110)은 복수의 스위치 포트들 중에서 어느 하나의 스위치 포트(115_1)로부터 패킷을 수신할 수 있다.
그리고 다대다(N:N) 구조의 경로 관리 스위치(100)는 수신된 패킷이 경로 제어 대상 패킷인지 여부를 판단한다(S220). 수신된 패킷이 경로 제어 대상 패킷이 아닌 것으로 판단된 경우, 다대다(N:N) 구조의 경로 관리 스위치(100)는 하드웨어 스위칭을 수행한다(S230).
다대다(N:N) 구조의 경로 관리 스위치(100)의 스위치 칩(110)은 패킷이 경로 제어 패킷인지 여부를 판단하고, 경로 제어 대상 패킷이 아닌 것으로 판단된 경우 경로 제어 CPU(120)로 패킷을 전송하지 않고, 직접 하드웨어 스위칭을 수행한다.
반면, 수신된 패킷이 경로 제어 대상 패킷인 것으로 판단된 경우, 다대다(N:N) 구조의 경로 관리 스위치(100)는 제1 CPU 포트(125_1)로 패킷을 리다이렉션 한다(S240).
다대다(N:N) 구조의 경로 관리 스위치(100)의 스위치 칩(110)은 경로 제어 대상 패킷으로 판단된 해당 패킷을 제1 스위치 포트(115_1)에 대응되는 제1 CPU 포트(125_1)를 통해 경로 제어 CPU(120)로 리다이렉션(Redirection)한다. 즉, 스위치 칩(110)은 경로 제어 대상 패킷을 스위칭하지 않고, 경로 제어 CPU(120)로 강제 전송할 수 있다.
그리고 다대다(N:N) 구조의 경로 관리 스위치(100)는 패킷의 정보를 기반으로 경로 제어 데이터베이스를 검색하고, 경로 필터링을 수행한다(S250).
스위치 칩(110)으로부터 제1 CPU 포트(125_1)를 통해 패킷을 수신한 경로 제어 CPU(120)는, 수신된 패킷의 정보를 추출한다. 이때, 경로 제어 CPU(120)는 패킷의 출발지 MAC, 목적지 MAC, 출발지 IP, 목적지 IP, 출발지 L4 포트 번호 및 목적지 L4 포트 번호 중 적어도 어느 하나를 포함하는 패킷의 정보를 추출할 수 있다. 그리고 경로 제어 CPU(120)는 패킷의 정보를 기반으로 경로 제어 데이터베이스를 검색하여 경로 필터링을 수행한다.
또한, 다대다(N:N) 구조의 경로 관리 스위치(100)는 경로 제어 데이터 베이스의 검색 결과를 기반으로, 수신된 패킷이 허용된 패킷인지 여부를 검사할 수 있다(S260).
이때, 수신된 패킷이 허용된 패킷이 아닌 것으로 판단된 경우(해당 패킷의 액션이 차단인 경우), 다대다(N:N) 구조의 경로 관리 스위치(100)는 해당 패킷을 폐기하고(S270), 경로 관리 과정의 수행을 종료할 수 있다.
반면, 경로 제어 데이터베이스를 검색한 결과 수신된 패킷이 허용된 패킷인 것으로 판단된 경우, 다대다(N:N) 구조의 경로 관리 스위치(100)는 해당 패킷을 제1 CPU 포트(125_1)로 전송한다(S280).
이때, 다대다(N:N) 구조의 경로 관리 스위치(100)의 경로 제어 CPU(120)는 패킷을 수신한 제1 CPU 포트(125_1)를 통해, 스위치 칩(110)으로 다시 패킷을 전송한다.
마지막으로, 다대다(N:N) 구조의 경로 관리 스위치(100)는 패킷의 정보를 기반으로 목적지에 상응하는 스위치 포트로 해당 패킷을 전달한다(S290).
S210 단계에서 수신된 패킷이 유니캐스트 패킷인 경우, 다대다(N:N) 구조의 경로 관리 스위치(100)의 스위치 칩(110)은 목적지 MAC 주소 검색을 수행하고, 목적지 MAC 주소 검색의 결과에 상응하는 스위치 포트로 해당 패킷을 전송한다. 예를 들어, 목적지 MAC 주소 검색의 결과에 상응하는 스위치 포트가 제2 스위치 포트(115_2)인 경우, 스위치 칩(110)은 해당 패킷을 제2 스위치 포트(115_2)로 전송한다. 유니캐스트 패킷인 경우의 경로 관리 방법은 후술할 도 3을 통하여 더욱 상세하게 설명한다.
반면, S210 단계에서 수신된 패킷이 브로드캐스트 패킷이거나, DLF 패킷인 경우, 다대다(N:N) 구조의 경로 관리 스위치(100)의 스위치 칩(110)은 출력 차단(Egress block) 기능을 이용하여, 브로드캐스트 패킷 및 DLF 패킷의 출력 포트를 설정하고, 설정된 출력 포트로 패킷을 전송할 수 있다. 브로드캐스트 패킷 또는 DLF 패킷인 경우의 경로 관리 방법은 후술할 도 5 및 도 6을 통하여 더욱 상세하게 설명한다.
이하에서는 도 3을 통하여 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치가 유니캐스트 패킷의 경로를 관리하는 방법에 대하여 더욱 상세하게 설명한다.
도 3은 유니캐스트 패킷을 스위치 포트로 전달하는 과정을 설명하기 위한 예시도이다.
도 3과 같이, 스위치 칩(110)은 제1 스위치 포트(115_1)로 유니캐스트 패킷을 수신하고, 수신된 패킷을 제1 스위치 포트(115_1)에 대응되는 제1 CPU 포트(125_1)로 전송한다.
그리고 제1 CPU 포트(125_1)로부터 패킷을 수신한 경로 제어 CPU(120)는 패킷의 경로 필터링을 수행한다. 이때, 경로 제어 CPU(120)는 수신된 패킷의 헤더 정보를 추출하여 경로 제어 데이터 베이스를 검색하고, 패킷의 경로 필터링을 수행할 수 있다. 또한, 경로 제어 CPU(120)는 패킷을 수신한 제1 CPU 포트(125_1)를 통해 스위치 칩(110)으로 패킷을 전달한다.
다시 패킷을 전달받은 스위치 칩(110)은 패킷의 목적지 MAC에 상응하는 스위치 포트로 패킷을 전달한다. 예를 들어, 목적지 MAC에 상응하는 스위치 포트가 제3 스위치 포트(115_3)인 경우, 스위치 칩(110)은 제3 스위치 포트(115_3)로 패킷을 전달할 수 있다.
이하에서는 도 4를 통하여 다대다(N:N) 구조의 경로 관리 스위치가 브로드캐스트 패킷 또는 DLF 패킷의 경로를 관리할 때 발생할 수 있는 문제점에 대하여 더욱 상세하게 설명한다.
도 4는 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷을 스위치 포트로 전달하는 과정에서의 문제점을 설명하기 위한 예시도이다.
예를 들어, 스위치 칩(110)이 제1 스위치 포트(115_1)로 브로드캐스트 패킷 또는 DLF 패킷을 수신한 경우, 스위치 칩(110)은 수신된 패킷을 제1 스위치 포트(115_1)에 대응되는 제1 CPU 포트(125_1)로 전송한다.
여기서, DLF 패킷은 목적지 MAC 주소 검색 시, MAC 러닝(MAC learning)이 되어 있지 않아 출력 포트를 획득하지 못한 패킷을 의미하며, 브로트캐스트 패킷과 마찬가지로 DLF 패킷이 수신된 포트를 제외한 모든 포트로 전송된다.
그리고 경로 제어 CPU(120)는 제1 CPU 포트(125_1)를 통하여 패킷을 수신하고, 수신된 패킷의 경로 필터링을 수행한다. 이때, 경로 제어 CPU(120)는 수신된 패킷의 헤더 정보를 추출하여 경로 제어 데이터 베이스를 검색하고, 패킷의 경로 필터링을 수행할 수 있다. 또한, 경로 제어 CPU(120)는 패킷을 수신한 제1 CPU 포트(125_1)를 통해 스위치 칩(110)으로 패킷을 전달한다.
그리고 제1 CPU 포트(125_1)를 통해 패킷을 전달받은 스위치 칩(110)은 해당 패킷을 수신한 제1 CPU 포트(125_1) 이외의 모든 포트로 패킷을 전달한다. 즉, 패킷이 제1 CPU 포트(125_1)를 제외한 나머지 CPU 포트들(125_2, 125_3 내지 125_N)과 모든 스위치 포트들(115_1, 115_2, 115_3 내지 115_N)로 전달된다.
즉, 도 4에 도시된 바와 같이, 최초에 패킷을 수신한 스위치 포트인 제1 스위치 포트(115_1)와, 경로 제어 CPU(120)의 다른 입력 포트인 CPU 포트들(125_2, 125_3 내지 125_N)로 패킷이 전송되는 문제가 발생한다. 특히, 브로드캐스트 패킷 및 DLF 패킷이 최초 수신된 포트(제1 스위치 포트(115_1)로 전송되는 동작은 정상적인 스위치의 동작에 위배되는 동작이다.
이러한 문제점을 해결하기 위하여, 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치(100)는 스위치 칩의 출력 차단(Egress block) 기능을 사용하여, 브로드캐스트 패킷 및 DLF 패킷의 출력 포트를 설정할 수 있다.
출력 차단(Egress block) 기능은 일반적인 스위치 칩에서 지원하는 기능으로, 스위치 칩의 입력 포트에서 입력된 패킷을 하나 이상의 특정 출력 포트로 전송하지 않도록 제어하는 기능을 의미한다. 출력 차단 기능은 스위치 칩의 입력 포트마다 지원되며, 각각의 입력 포트마다 패킷이 스위칭되어 출력되지 않을 포트를 상이하게 지정할 수 있다.
다대다(N:N) 구조의 경로 관리 스위치(100)가 출력 차단(Egress block) 기능을 통하여 CPU 포트에 출력 차단을 설정하는 과정은 후술할 도 5 및 도 6을 통하여 더욱 상세하게 설명한다.
이하에서는 도 5 및 도 6을 통하여 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치(100)가 출력 차단 기능을 이용하여 브로드캐스트 패킷 및 DLF 패킷을 처리하는 과정에 대하여 더욱 상세하게 설명한다.
도 5는 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치의 출력 차단(Egress block) 기능을 설명하기 위한 도면이다.
도 5에 도시한 바와 같이, 다대다(N:N) 구조의 경로 관리 스위치(100)는 패킷을 수신한 포트 별로, 패킷을 전달할 포트를 설정하고, 패킷을 전달할 포트 이외의 포트에 출력 차단(Egress Block)을 설정하여, 출력 차단된 포트로 패킷이 전송되지 않도록 할 수 있다.
예를 들어, 패킷이 CPU 포트 1(CP1)로부터 수신된 경우, 다대다(N:N) 구조의 경로 관리 스위치(100)는 도 5와 같이 패킷 전달 포트를 설정할 수 있다. 도 5에서 'X'는 출력 차단이 설정됨을 의미하고, 'O'은 출력 차단이 설정되지 않음을 의미한다.
즉, 다대다(N:N) 구조의 경로 관리 스위치(100)는 CPU 포트 1(CP1) 이외의 모든 CPU 포트(CP2 내지 CP4)에 패킷이 출력되지 않도록 출력 차단을 설정할 수 있다. 또한, 다대다(N:N) 구조의 경로 관리 스위치(100)는 패킷이 수신된 CPU 포트 1(CP1)에 대응되는 스위치 포트 1(P1)에 해당 패킷이 출력되지 않도록 출력 차단을 설정할 수 있다.
이를 통하여, 다대다(N:N) 구조의 경로 관리 스위치(100)는 패킷이 수신된 CPU 포트 1(CP1)에 대응되는 스위치 포트인 스위치 포트 1(P1)을 제외한 나머지 스위치 포트들(P2 내지 P4)로 패킷을 전달할 수 있다.
기본적으로 브로드캐스트는 패킷을 발송한 포트를 제외한 모든 포트로 패킷을 전송하므로, 설명의 편의를 위하여 다대다(N:N) 구조의 경로 관리 스위치(100)가 CPU 포트 1(CP1) 이외의 모든 CPU 포트(CP2 내지 CP4)에 출력 차단을 설정하는 것으로 설명하였으나, 이는 다대다(N:N) 구조의 경로 관리 스위치(100)가 CPU 포트 1(CP1)로 패킷을 전달한다는 것을 의미하는 것은 아니다.
즉, 다대다(N:N) 구조의 경로 관리 스위치(100)는 모든 CPU 포트들에 출력 차단을 설정하고, 패킷을 수신한 CPU 포트에 대응되는 스위치 포트에 출력 차단을 설정하여, 패킷을 수신한 CPU 포트 이외의 CPU 포트로만 해당 패킷이 전송되도록 할 수 있다.
도 5에 도시한 바와 같이, 패킷을 수신한 CPU 포트(CP)별로 설정된 패킷 전달 포트를 기반으로 출력 차단(Egress block)을 설정하여, 다대다(N:N) 구조의 경로 관리 스위치(100)는 도 4에 도시된 문제점을 해결하고, 브로드캐스트 패킷 및 DLF 패킷의 전송 동작을 정상적으로 수행할 수 있다.
도 6은 본 발명의 일실시예에 따른 다대다(N:N) 구조의 경로 관리 스위치가 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷을 처리하는 과정을 설명하기 위한 예시도이다.
도 6에 도시한 바와 같이, 스위치 칩(110)이 제1 스위치 포트(CP1)(115_1)로부터 브로드캐스트 패킷 또는 DLF 패킷을 수신하면, 스위치 칩(110)은 제1 스위치 포트(CP1)(115_1)에 대응되는 제1 CPU 포트(P1)(125_1)를 통해 경로 제어 CPU(120)로 해당 패킷을 전송한다.
그리고 경로 제어 CPU(120)는 수신된 패킷의 헤더 정보를 추출하여 경로 제어 데이터베이스를 검색하고, 패킷의 경로 필터링을 수행하며, 패킷이 수신된 제1 CPU 포트(P1)(125_1)를 통해 스위치 칩(110)으로 패킷을 전달한다.
스위치 칩(110)은 패킷이 전달된 제1 CPU 포트(CP1)(125_1)에 설정된 출력 차단 정보를 기반으로, 출력 차단(Egress Block)을 설정하여 출력 차단된 포트로 패킷이 전송되지 않도록 한다. 즉, 스위치 칩(110)은 제1 CPU 포트(CP1)(125_1)를 제외한 모든 CPU 포트들(125_2 내지 125_N)에 출력 차단을 설정하고, 제1 CPU 포트(CP1)(125_1)에 대응되는 제1 스위치 포트(P1)(115_1)에 출력 차단을 설정할 수 있다.
그리고 스위치 칩(110)은 출력 차단이 설정되지 않은 포트인 제2 스위치 포트(P2)(115_2) 내지 제N 스위치 포트(PN)(115_N)로 브로드캐스트 패킷 또는 DLF 패킷을 전송한다.
이와 같이, 본 발명에 따른 다대다(N:N) 구조의 경로 관리 스위치(100)는 종래의 스위치 칩이 지원하는 하드웨어 룰의 한계를 극복하여, 경로를 더욱 세부적으로 제어할 수 있으며, 고도의 내부망 보안 등에 적용할 수 있다.
그리고 다대다(N:N) 구조의 경로 관리 스위치(100)는 선택적으로 경로 제어 대상 패킷에 대해서만 경로 제어 CPU(120)에 의한 경로 제어를 수행하고, 경로 제어 대상 패킷이 아닌 패킷에 대해서는 경로 제어 과정을 수행하지 않고 스위치 칩(110)에 의해 하드웨어 스위칭되도록 하여, 경로 제어 CPU(120)의 성능 한계 문제를 극복할 수 있다. 즉, 다대다(N:N) 구조의 경로 관리 스위치(100)는 TCP 프로토콜에 대해서만 경로 제어를 수행하거나, 특정 목적지의 IP 주소에 대해서만 경로 제어를 수행하도록 구현될 수 있다.
이상에서와 같이 본 발명에 따른 다대다(N:N) 구조의 경로 관리 스위치 및 그것에 의해 수행되는 경로 관리 방법은 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
100: 다대다(N:N) 구조의 경로 관리 스위치
110: 스위치 칩
115: 스위치 포트
120: 경로 제어 CPU
125: CPU 포트
130: 관리 CPU

Claims (20)

  1. 복수의 스위치 포트들 중 어느 하나의 스위치 포트로부터 패킷을 수신하고, 수신된 상기 패킷을 리다이렉션하는 스위치 칩, 그리고
    복수의 CPU 포트들 중 어느 하나의 CPU 포트로부터 상기 리다이렉션된 패킷을 수신하고, 상기 패킷에 상응하는 경로 제어 데이터베이스를 검색하며, 상기 패킷을 수신한 상기 CPU 포트를 통해 상기 스위치 칩으로 상기 패킷을 전달하여, 상기 스위치 칩이 상기 패킷의 목적지에 상응하는 상기 스위치 포트로 상기 패킷을 전달하도록 경로를 제어하는 경로 제어 CPU
    를 포함하는 다대다(N:N) 구조의 경로 관리 스위치.
  2. 제1항에 있어서,
    상기 스위치 칩은,
    상기 패킷이 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷 중 어느 하나인 경우, 출력 차단 기능을 이용하여 상기 패킷을 상기 스위치 포트로 전달하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  3. 제2항에 있어서,
    상기 스위치 칩은,
    상기 패킷을 수신한 제1 스위치 포트 이외의 하나 이상의 스위치 포트로 상기 패킷을 전달하도록 출력 차단을 설정하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  4. 제3항에 있어서,
    상기 스위치 칩은,
    상기 패킷을 리다이렉션한 제1 CPU 포트 이외의 모든 상기 CPU 포트 및 상기 제1 CPU 포트에 대응되는 제1 스위치 포트에 상기 패킷이 출력되지 않도록, 상기 제1 CPU 포트에 출력 차단(Egress Block)을 설정하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  5. 제1항에 있어서,
    상기 경로 제어 CPU는,
    상기 패킷의 출발지 MAC, 목적지 MAC, 출발지 IP, 목적지 IP, 출발지 L4 포트 번호 및 목적지 L4 포트 번호 중 적어도 어느 하나를 추출하여, 상기 경로 제어 데이터베이스를 검색하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  6. 제5항에 있어서,
    상기 스위치 칩은,
    상기 패킷이 유니캐스트 패킷인 경우, 상기 패킷의 목적지 MAC에 상응하는 상기 스위치 포트로 상기 패킷을 전달하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  7. 제1항에 있어서,
    상기 복수의 CPU 포트들 각각은,
    상기 복수의 스위치 포트들과 일대일 대응되는 다대다(N:N) 구조인 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  8. 제7항에 있어서,
    상기 스위치 칩은,
    제1 스위치 포트로부터 상기 패킷을 수신한 경우, 상기 제1 스위치 포트에 대응되는 제1 CPU 포트로 상기 패킷을 리다이렉션하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  9. 제1항에 있어서,
    상기 스위치 칩은,
    상기 스위치 포트로부터 수신된 상기 패킷이 경로 제어 대상 패킷인지 여부를 판단하고, 상기 경로 제어 대상 패킷인 경우 상기 패킷을 리다이렉션하고, 상기 경로 제어 대상 패킷이 아닌 경우 상기 패킷을 하드웨어 스위칭하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  10. 제1항에 있어서,
    상기 경로 제어 CPU는,
    상기 경로 제어 데이터베이스를 검색한 결과를 기반으로, 상기 패킷을 폐기 처리하거나 상기 스위치 칩으로 전달하여, 상기 패킷의 경로 필터링을 수행하는 것을 특징으로 하는 다대다(N:N) 구조의 경로 관리 스위치.
  11. 다대다(N:N) 구조의 경로 관리 스위치에 의해 수행되는 경로 관리 방법에 있어서,
    스위치 칩이 복수의 스위치 포트들 중 어느 하나의 스위치 포트로부터 패킷을 수신하는 단계,
    상기 스위치 칩이 상기 패킷을 수신한 상기 스위치 포트에 대응되는 CPU 포트로 상기 패킷을 리다이렉션하는 단계,
    리다이렉션된 상기 패킷을 수신한 경로 제어 CPU가 상기 패킷에 상응하는 경로 제어 데이터베이스를 검색하여 경로 필터링을 수행하는 단계,
    상기 경로 제어 CPU가 상기 CPU 포트를 통해 상기 스위치 칩으로 상기 패킷을 전달하는 단계, 그리고
    상기 스위치 칩이 상기 패킷의 목적지에 상응하는 상기 스위치 포트로 상기 패킷을 전달하는 단계를 포함하는 경로 관리 방법.
  12. 제11항에 있어서,
    상기 스위치 포트로 상기 패킷을 전달하는 단계는,
    상기 패킷이 브로드캐스트 패킷 및 DLF(Destination Lookup Failure) 패킷 중 어느 하나인 경우, 출력 차단 기능을 이용하여 상기 패킷을 상기 스위치 포트로 전달하는 것을 특징으로 하는 경로 관리 방법.
  13. 제12항에 있어서,
    상기 스위치 포트로 상기 패킷을 전달하는 단계는,
    상기 패킷을 수신한 제1 스위치 포트 이외의 하나 이상의 스위치 포트로 상기 패킷을 전달하도록 출력 차단을 설정하는 것을 특징으로 하는 경로 관리 방법.
  14. 제13항에 있어서,
    상기 스위치 포트로 상기 패킷을 전달하는 단계는,
    상기 패킷을 리다이렉션한 제1 CPU 포트 이외의 모든 상기 CPU 포트 및 상기 제1 CPU 포트에 대응되는 제1 스위치 포트에 상기 패킷이 출력되지 않도록, 상기 제1 CPU 포트에 출력 차단(Egress Block)을 설정하는 것을 특징으로 하는 경로 관리 방법.
  15. 제11항에 있어서,
    상기 경로 제어 데이터베이스를 검색하여 경로 필터링을 수행하는 단계는,
    상기 패킷의 출발지 MAC, 목적지 MAC, 출발지 IP, 목적지 IP, 출발지 L4 포트 번호 및 목적지 L4 포트 번호 중 적어도 어느 하나를 추출하여, 상기 경로 제어 데이터베이스를 검색하는 것을 특징으로 하는 경로 관리 방법.
  16. 제15항에 있어서,
    상기 스위치 포트로 상기 패킷을 전달하는 단계는,
    상기 패킷이 유니캐스트 패킷인 경우, 상기 패킷의 목적지 MAC에 상응하는 상기 스위치 포트로 상기 패킷을 전달하는 것을 특징으로 하는 경로 관리 방법.
  17. 제11항에 있어서,
    상기 경로 제어 CPU는,
    상기 복수의 스위치 포트들과 일대일 대응되는 복수의 CPU 포트들을 포함하는 것을 특징으로 하는 경로 관리 방법.
  18. 제17항에 있어서,
    상기 패킷을 리다이렉션하는 단계는,
    제1 스위치 포트로부터 상기 패킷을 수신한 경우, 상기 제1 스위치 포트와 일대일 대응 관계인 제1 CPU 포트로 상기 패킷을 리다이렉션하는 것을 특징으로 하는 경로 관리 방법.
  19. 제11항에 있어서,
    상기 스위치 칩이 상기 스위치 포트로부터 수신된 상기 패킷이 경로 제어 대상 패킷인지 여부를 판단하는 단계,
    상기 경로 제어 대상 패킷인 경우, 상기 패킷을 리다이렉션하는 단계, 그리고
    상기 경로 제어 대상 패킷이 아닌 것으로 판단된 경우, 상기 스위치 칩이 상기 패킷을 하드웨어 스위칭하는 단계
    를 더 포함하는 것을 특징으로 하는 경로 관리 방법.
  20. 제11항에 있어서,
    상기 경로 제어 데이터베이스를 검색하여 경로 필터링을 수행하는 단계는,
    상기 경로 제어 CPU가 상기 경로 제어 데이터베이스를 검색한 결과를 기반으로, 상기 패킷을 폐기하거나 상기 스위치 칩으로 전달하는 것을 특징으로 하는 경로 관리 방법.
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