KR20190012792A - A method and system for dicing wafer - Google Patents
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Abstract
Description
아래의 실시예들은 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템에 관한 것이다. The following embodiments are directed to a wafer dicing method and a system for dicing a wafer.
반도체 기판 프로세싱에서, 전형적으로 실리콘 또는 다른 반도체 재료로 구성된 기판(또한, 웨이퍼라고 지칭됨) 상에 IC들이 형성된다. 일반적으로, IC들을 형성하기 위해, 반전도성, 전도성, 또는 절연성인 다양한 재료들의 얇은 필름 층들이 활용된다. 동일한 기판 상에, 병행하여, 메모리 디바이스들, 로직 디바이스들, 광발전 (photovoltaic) 디바이스들 등과 같은 복수의 IC들을 동시에 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여 이들 재료들이 도핑, 증착, 및 에칭된다.In semiconductor substrate processing, ICs are formed on a substrate (also referred to as a wafer) typically comprised of silicon or other semiconductor material. Generally, thin film layers of various materials that are semi-conductive, conductive, or insulative are utilized to form ICs. In order to simultaneously form a plurality of ICs simultaneously on the same substrate, such as memory devices, logic devices, photovoltaic devices, etc., these materials are doped, deposited, and etched using various well known processes do.
디바이스 형성 후에, 필름 프레임에 걸쳐 신장된(stretched) 접착성(adhesive) 필름과 같은 지지 부재 상에 기판이 탑재되고, 패키징 등을 위하여 각각의 개별적인 디바이스 또는 "다이(die)"를 서로로부터 분리시키기 위해 기판이 다이싱 된다.After device formation, the substrate is mounted on a support member, such as an adhesive film stretched over the film frame, and the individual devices or "die" The substrate is diced.
반도체 패키지 조립(assembly) 공정에 있어서, 다이싱 공정(dicing process)이란, 웨이퍼에 포함된 복수 개의 반도체 칩을 절단하는 공정을 지칭하며, 다른 의미로 웨이퍼를 리드 프레임 혹은 인쇄 회로 기판 등과 같은 반도체 패키지용 기본 프레임 위에 탑재할 수 있도록 개별 반도체 칩으로 분리하는 공정을 말한다.In a semiconductor package assembly process, a dicing process refers to a process of cutting a plurality of semiconductor chips included in a wafer. In a different sense, the wafer is divided into a semiconductor package such as a lead frame or a printed circuit board And the semiconductor chip is separated into individual semiconductor chips so that the semiconductor chip can be mounted on the base frame.
다이싱 공정에는 블레이드(blade), 레이저(laser) 또는 제1 플라즈마 식각 등이 사용될 수 있다. 최근, 웨이퍼 제조 공정에서 반도체 소자의 고용량화, 고속화, 미세화 공정이 발달됨에 따라, 금속간 절연 재료로 저유전 물질(Low K material)의 사용이 점차 증가하고 있는 추세이다. 이러한 저유전 물질이란 일반적으로 실리콘 산화물의 유전 상수보다 유전율이 낮은 물질을 통칭한다.A blade, a laser or a first plasma etching may be used for the dicing process. In recent years, with the development of high-capacity, high-speed, and miniaturization processes of semiconductor devices in the wafer fabrication process, the use of low-k materials as inter-metal insulating materials is gradually increasing. Such a low-dielectric material generally refers to a material having a lower dielectric constant than the dielectric constant of silicon oxide.
한국 특허 2008-0015771호에는 반도체 장치의 제조 방법에 관하여 개시되어 있다.Korean Patent No. 2008-0015771 discloses a method of manufacturing a semiconductor device.
일 실시예에 따른 목적은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화를 위해 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템를 제공하기 위한 것이다. An object of the present invention is to provide a non-contact type wafer dicing method and a system for dicing a wafer in order to increase the speed of the semiconductor driving device, reduce the power consumption, integrate the wafer,
일 실시예에 따른 목적은 웨이퍼 스트레스 제거에 의한 칩강도 향상 및 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 위한 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템를 제공하기 위한 것이다.An object of the present invention is to provide a non-contact wafer dicing method and a system for dicing a wafer for improving chip strength by wafer stress removal and improving yield by impurity collection inside and outside the wafer.
일 실시예에 따른 웨이퍼 다이싱 방법은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계 및 제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고 상기 홈이 상기 웨이퍼의 두께를 관통함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계를 포함한다.According to an embodiment of the present invention, there is provided a method of dicing a wafer, comprising: forming a pattern having grooves with a predetermined depth on the other surface of the wafer corresponding to a gap between a plurality of semiconductor elements formed on one surface of the wafer; And a dicing step of etching the other surface of the wafer and the groove, and dividing the wafer into a plurality of semiconductor chips by penetrating the thickness of the wafer.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에, 촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계를 더 포함할 수 있다.The wafer dicing method may further include photographing pattern information between a plurality of semiconductor elements formed on one surface of the wafer using the photographing unit, prior to the step of forming a pattern on the other face of the wafer.
이 때, 상기 웨이퍼의 타면에 패턴을 형성하는 단계는, 상기 촬영부에 의하여 촬영된 상기 패턴 정보에 대응하여 웨이퍼의 타면에 패턴을 형성할 수 있다.At this time, the step of forming a pattern on the other surface of the wafer may form a pattern on the other surface of the wafer corresponding to the pattern information photographed by the photographing unit.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는, 웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제거하는 단계, 상기 웨이퍼의 타면을 에칭하여 박막화하는 단계 및 웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거하는 단계를 포함할 수 있다.The dicing step of dividing the wafer into a plurality of semiconductor chips includes the steps of removing a damaged layer formed in the step of grinding the other surface of the wafer, etching the other surface of the wafer to form a thin film, and forming a pattern on the wafer And removing the damage of the patterned surface of the wafer generated in the wafer.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계 이후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계를 더 포함할 수 있다.The wafer dicing method may further include forming a gettering layer by irradiating a second plasma to the other surface of the wafer after the dicing step of dividing the wafer into a plurality of semiconductor chips .
상기 웨이퍼 다이싱 방법은, 상기 촬영부를 이용하여 패턴 정보를 촬영하는 단계 이후에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계 및 상기 웨이퍼의 타면을 연삭하는 단계를 더 포함할 수 있다.The wafer dicing method may further include a step of attaching a protective film to one surface of the wafer on which the semiconductor element is formed and grinding the other surface of the wafer after the step of photographing the pattern information using the photographing section .
이 때, 상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다.At this time, the protective film is provided on one side of the wafer on which the semiconductor elements are formed and on the other side of the adhesive layer, and the protective film is provided on one side of the wafer with respect to the mechanical strength generated in the step of grinding the wafer And a protective layer that protects the organic layer.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 타면에 패턴을 형성하는 단계 이후에, 상기 보호필름의 상기 보호층을 박리하는 단계 및 이송기판이 상기 접착제층의 타면에 부착되는 단계를 더 포함할 수 있다.The wafer dicing method may further include a step of peeling the protective layer of the protective film and a step of attaching the transfer substrate to the other surface of the adhesive layer after forming the pattern on the other surface of the wafer .
상기 이송기판이 투명한 경우, 게더링 레이어(Gettering layer)를 형성하는 단계 이후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층과 상기 웨이퍼 사이의 접착력을 약화시키는 단계 및 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 단계를 포함할 수 있다.Weakening the adhesive force between the adhesive layer and the wafer by irradiating UV light from the lower side of the transfer substrate toward the transfer substrate after forming a gettering layer when the transfer substrate is transparent, And separating and packaging the plurality of divided semiconductor chips from the adhesive layer and the transfer substrate.
상기 이송기판이 불투명한 경우, 게더링 레이어(Gettering layer)를 형성하는 단계 이후에, 상기 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계, 상기 웨이퍼의 일면이 위를 향하도록 뒤집는 단계, 상기 이송기판 및 상기 접착제층을 제거하는 단계 및 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 단계를 더 포함할 수 있다.The method comprising: taping the other side of the wafer to a dicing sheet after the step of forming a gettering layer when the transfer substrate is opaque; inverting the wafer so that one side of the wafer faces upward; Removing the adhesive layer, and detaching and packaging the plurality of divided semiconductor chips from the dicing sheet.
상기 웨이퍼의 타면에 패턴을 형성하는 단계에서 형성된 상기 홈의 깊이는, 상기 다이싱 단계 이후에 잔존하는 웨이퍼의 두께와 동일한 수치를 지닐 수 있다.The depth of the groove formed in the step of forming the pattern on the other surface of the wafer may have the same numerical value as the thickness of the wafer remaining after the dicing step.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는, 상기 웨이퍼의 일면에 형성되고, 복수 개의 반도체 소자들 사이의 존재하는 스트리트층을 제거하는 단계를 더 포함할 수 있다.The dicing step of dividing the wafer into a plurality of semiconductor chips may further include removing an existing street layer formed between the plurality of semiconductor elements, the step being formed on one side of the wafer.
변형 실시예에 따른 웨이퍼 다이싱 방법, 상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에, 상기 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계 및 상기 웨이퍼의 타면을 연삭하는 단계를 더 포함할 수 있다. 이 때, 상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다.The method of dicing a wafer according to an alternative embodiment further includes the step of attaching a protective film to one side of the wafer on which the semiconductor element is formed and grinding the other side of the wafer before forming the pattern on the other side of the wafer can do. At this time, the protective film is provided on one side of the wafer on which the semiconductor elements are formed and on the other side of the adhesive layer, and the protective film is provided on one side of the wafer with respect to the mechanical strength generated in the step of grinding the wafer And a protective layer that protects the organic layer.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 타면을 연삭하는 단계 이후에, 상기 보호필름의 상기 보호층을 박리하는 단계 및 투명한 이송기판이 상기 접착제층의 타면에 부착되는 단계를 더 포함할 수 있다. The wafer dicing method may further include a step of peeling the protective layer of the protective film and a step of attaching a transparent transfer substrate to the other surface of the adhesive layer after the step of grinding the other surface of the wafer.
이 때, 상기 웨이퍼의 타면에 패턴을 형성하는 단계는, 상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 패턴을 형성할 수 있다.The step of forming a pattern on the other surface of the wafer may include forming a pattern on the other surface of the wafer corresponding to pattern information between a plurality of semiconductor elements formed on one surface of the wafer identified through the transparent transfer substrate have.
일 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 촬영 모듈, 상기 촬영 모듈에 의하여 촬영된 상기 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈 및 제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고 상기 홈이 상기 웨이퍼의 두께를 관통함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈을 포함할 수 있다.According to an embodiment of the present invention, there is provided a system for dicing a wafer, comprising: a photographing module for photographing pattern information between a plurality of semiconductor elements formed on one surface of the wafer; A patterning module for forming a pattern having a groove with a predetermined depth on the other surface and a second plasma to irradiate the other surface of the wafer and the groove, and the groove penetrates the thickness of the wafer to divide the wafer into a plurality of semiconductor chips And a dicing module.
또한, 상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 웨이퍼의 일면에 패턴을 형성하기 전에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 부착 모듈, 상기 보호필름을 부착한 후에, 상기 웨이퍼의 타면을 연삭하는 연삭 모듈 및 상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 더 포함할 수 있다.The system for dicing the wafer may further include an attaching module for attaching a protective film to one surface of the wafer on which the semiconductor element is formed before forming the pattern on one surface of the wafer, A grating module for dividing the wafer into a plurality of semiconductor chips, and then irradiating a second plasma to the other surface of the wafer to form a gettering layer.
상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다. The protective film may include an adhesive layer on one side of the wafer on one side and a protective layer on the other side of the adhesive layer to protect one side of the wafer against mechanical stress generated during grinding of the wafer, . ≪ / RTI >
이 때, 상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 패터닝 모듈로부터 상기 다이싱 모듈로 상기 웨이퍼를 이송시키기 위해 상기 보호층이 박리된 상태에서 상기 접착제층의 타면에 부착되는 이송기판을 더 포함할 수 있다.The system for dicing a wafer further includes a transfer substrate attached to the other surface of the adhesive layer in a state in which the protective layer is peeled to transfer the wafer from the patterning module to the dicing module .
상기 이송기판이 투명한 경우, 상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층와 상기 웨이퍼 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.When the transfer substrate is transparent, a gettering layer is formed on the other surface of the wafer, and UV light is irradiated from the lower side of the transfer substrate toward the transfer substrate to weaken the adhesive force between the adhesive layer and the wafer And a packaging module for detachably packaging the plurality of divided semiconductor chips from the adhesive layer and the transfer substrate.
상기 이송기판이 불투명한 경우, 상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 웨이퍼의 타면에 다이싱 시트를 테이핑하고, 상기 웨이퍼의 일면이 위를 향하도록 뒤집고, 상기 이송기판 및 상기 접착제층을 제거하고 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.A transferring substrate is opaque, a gettering layer is formed on the other surface of the wafer, the dicing sheet is tapped on the other surface of the wafer, the wafer is flipped so that one side of the wafer faces upward, And a packaging module for removing the adhesive layer and detaching and packaging the plurality of divided semiconductor chips from the dicing sheet.
변형 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름의 일면을 부착하는 부착 모듈, 상기 웨이퍼의 타면을 연삭하는 연삭 모듈, 상기 웨이퍼를 이송시키기 위해 상기 보호필름의 타면에 부착되는 투명한 이송기판; 상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈, 제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고 상기 홈이 상기 웨이퍼의 두께를 관통함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈 및 상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 포함할 수 있다. A system for dicing a wafer according to an alternative embodiment includes an attachment module for attaching one side of a protective film to one side of a wafer on which a semiconductor element is formed, a grinding module for grinding the other side of the wafer, A transparent transfer substrate attached to the other surface of the film; A patterning module for forming a pattern having grooves of a predetermined depth on the other surface of the wafer corresponding to pattern information between a plurality of semiconductor elements formed on one surface of the wafer identified through the transparent transfer substrate, A dicing module for dividing the wafer into a plurality of semiconductor chips by etching the other surface of the wafer and the groove and penetrating the thickness of the wafer through the groove, and a dicing module for dividing the wafer into a plurality of semiconductor chips, 2 plasma to form a gettering layer. [0033] The present invention also provides a method of fabricating a semiconductor device.
일 실시예에 따른 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화을 구현할 수 있다.The noncontact type wafer dicing method and the system for dicing a wafer according to an embodiment can realize wafer integration and ultra-thin film due to higher speed of semiconductor drive elements, lower power consumption, and the like.
일 실시예에 따른 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은 웨이퍼 스트레스 제거에 의해 칩강도를 향상시킬 수 있으며, 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 도모할 수 있다.The non-contact wafer dicing method and the system for dicing a wafer according to an embodiment can improve the chip strength by removing the stress of the wafer and improve the yield by trapping impurities on the inside and the outside of the wafer.
도1은 일 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타낸다.
도2는 일 실시예에 따른 웨이퍼 다이싱 방법의 대기압에서의 공정도를 나타낸다.
도3은 일 실시예에 따른 웨이퍼 다이싱 방법의 진공 상태에서의 공정도를 나타낸다.
도4는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타낸다.
도5는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다.
도6은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타낸다.
도7은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다.
도8은 변형 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타낸다.
도9는 변형 실시예에 따른 웨이퍼 다이싱 방법의 공정도를 나타낸다.Figure 1 shows a flow diagram of a wafer dicing method according to one embodiment.
2 shows a process diagram at atmospheric pressure of the wafer dicing method according to one embodiment.
3 shows a process diagram in the vacuum state of the wafer dicing method according to one embodiment.
Figure 4 shows a flow diagram of a packaging step according to one embodiment when the transport substrate is transparent.
Figure 5 shows a process diagram of a packaging step according to one embodiment when the transport substrate is transparent.
Figure 6 shows a flow diagram of the packaging step according to one embodiment when the transport substrate is opaque.
Figure 7 shows a process diagram of a packaging step according to one embodiment when the transport substrate is opaque.
8 shows a flowchart of a wafer dicing method according to an alternative embodiment.
Fig. 9 shows a process diagram of a wafer dicing method according to a modified embodiment.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 이하의 설명은 실시예들의 여러 태양(aspects) 중 하나이며, 하기의 기술(description)은 실시예에 대한 상세한 기술(detailed description)의 일부를 이룬다. Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. The following description is one of many aspects of the embodiments and the following description forms part of a detailed description of the embodiments.
다만, 일 실시예를 설명함에 있어서, 공지된 기능 혹은 구성에 관한 구체적인 설명은 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention.
또한, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.In addition, terms and words used in the present specification and claims should not be construed in a conventional or dictionary sense, and the inventor can properly define the concept of a term to describe its invention in the best way possible It should be interpreted with the meaning and concept consistent with the technical idea of a wafer dicing method and a system for dicing a wafer according to an embodiment.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 가장 바람직한 일 실시예에 불과할 뿐이고, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.Accordingly, the embodiments described herein and the drawings depicted in the drawings are only exemplary embodiments of a wafer dicing method and a system for dicing a wafer according to one embodiment, and the wafer dicing according to an embodiment It should be understood that various equivalents and modifications may be made at the time of filing of the present application, since they are not intended to represent all of the technical ideas of the method and system for dicing wafers.
도1은 일 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타내며, 도2는 일 실시예에 따른 웨이퍼 다이싱 방법의 대기압에서의 공정도를 나타내고, 도3은 일 실시예에 따른 웨이퍼 다이싱 방법의 진공 상태에서의 공정도를 나타낸다. 도4는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타내며, 도5는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다. 도6은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타내며, 도7은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다. 도8은 변형 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타내며, 도9는 변형 실시예에 따른 웨이퍼 다이싱 방법의 공정도를 나타낸다.Figure 1 shows a flow diagram of a wafer dicing method according to one embodiment, Figure 2 shows a process diagram at atmospheric pressure of a wafer dicing method according to one embodiment, and Figure 3 shows a wafer dicing method according to one embodiment Fig. 4 shows a process diagram in a vacuum state. FIG. 4 shows a flow diagram of a packaging step according to one embodiment when the transport substrate is transparent, and FIG. 5 shows a process diagram of a packaging step according to an embodiment when the transport substrate is transparent. Figure 6 shows a flow diagram of a packaging step according to one embodiment when the transport substrate is opaque, and Figure 7 shows a flow diagram of a packaging step according to one embodiment when the transport substrate is opaque. Fig. 8 shows a flowchart of the wafer dicing method according to the modified embodiment, and Fig. 9 shows a process diagram of the wafer dicing method according to the modified embodiment.
도1 내지 도3을 참조하면, 일 실시예에 따른 웨이퍼 다이싱 방법(S10)은, 촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계(S100), 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계(S200), 일면에 반도체 소자가 형성된 웨이퍼의 타면을 연삭하는 단계(S300) 및 촬영부에 의하여 촬영된 패턴 정보에 대응하여 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계(S400)를 포함할 수 있다.Referring to FIGS. 1 to 3, a wafer dicing method (S10) according to an embodiment includes a step (S100) of photographing pattern information between a plurality of semiconductor elements formed on one surface of a wafer using a photographing unit A step (S200) of attaching a protective film to one surface of the wafer on which elements are formed, a step (S300) of grinding the other surface of the wafer on which the semiconductor elements are formed on one surface (S300) And forming a pattern having a groove of a depth (S400).
이 때, 상기 패턴 정보는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격들에 대한 정보이며, 상기 보호필름(100)은 일면이 반도체 소자(S)가 형성된 웨이퍼(W)의 일면에 접착되는 접착제층(110) 및 접착제층(110)의 타면에 구비되고 웨이퍼(W)를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 웨이퍼(W)의 일면을 보호하는 보호층(120)으로 구성될 수 있다.In this case, the pattern information is information on gaps between a plurality of semiconductor elements formed on one side of the wafer, and the
또한, 일 실시예에 따른 웨이퍼 다이싱 방법(S10)은, 상기 과정 후에, 보호필름의 보호층을 박리하는 단계(S500) 및 이송기판이 접착제층의 타면에 부착되는 단계(S600), 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700) 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S800)을 더 포함할 수 있다.In addition, the wafer dicing method (S10) according to one embodiment may further include a step (S500) of peeling the protective layer of the protective film (S500) and a step (S600) of attaching the transfer substrate to the other surface of the adhesive layer A dicing step (S700) of dividing the wafer into a plurality of semiconductor chips individually including respective semiconductor elements by etching the other surfaces and grooves of the wafer by etching the plasma and letting the grooves penetrate the thickness of the wafer, 2 plasma to form a gettering layer (S800).
뿐만 아니라, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 웨이퍼의 일면에 형성되고, 복수 개의 반도체 소자들 사이의 존재하는 스트리트층을 제거하는 단계를 더 포함할 수 있다. 이 때, 상기 스트리트층은 제1 플라즈마에 의하여 제거될 수 있다.In addition, the dicing step (S700) of dividing the wafer into a plurality of semiconductor chips may further include removing an existing street layer formed between the plurality of semiconductor elements, which is formed on one side of the wafer. At this time, the street layer may be removed by the first plasma.
다만, 이에 한정되는 것은 아니며, 상기 스트리트층은 다이싱 단계와 별개로 제3 플라즈마에 의하여 제거될 수 있음은 당연하다. However, it is needless to say that the present invention is not limited thereto, and the street layer can be removed by the third plasma separately from the dicing step.
각각의 단계 및 구성에 대해서는 이하에서 상세하게 설명한다. Each step and configuration will be described in detail below.
이 때, 도2의 (a)를 참조하면, 웨이퍼(W)는 Si, SiAl, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, ZnO 또는 AlSiC 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 반도체 소자(S)는 반도체층, 절연층 및 금속층 중에서 적어도 하나를 포함할 수 있다. 2 (a), the wafer W may be made of Si, SiAl, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, ZnO or AlSiC, but is not limited thereto . Further, the semiconductor element S may include at least one of a semiconductor layer, an insulating layer, and a metal layer.
또한, 보호필름이 부착되기 전 촬영부에 의하여 웨이퍼에서 반도체 소자 형성면의 패턴 정보를 인식할 수 있으며, 이는 저장부(미도시)에 저장될 수 있다. 이 때, 상기 패턴 정보는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격들에 대한 정보이며, 즉, 스트리트 라인에 의해 구획된 복수의 영역일 수 있다.Further, the pattern information on the semiconductor element formation surface on the wafer can be recognized by the photographing unit before the protective film is attached, and this can be stored in a storage unit (not shown). At this time, the pattern information is information on intervals between a plurality of semiconductor elements formed on one surface of the wafer, that is, a plurality of regions partitioned by the street lines.
또한, 상기 패턴 정보는 반도체 소자가 형성된 일면 또는 웨이퍼의 타면의 일 영역에 바코드로 형성되어 있을 수 있으며, 촬영부는 상기 바코드를 촬영하여 패턴 정보를 파악할 수 있다. 일 예로써, 촬영부는 카메라일 수 있으며, 특히, 적외선 카메라일 수도 있다. 다만, 이에 한정되는 것은 아니다.The pattern information may be formed on one surface of the semiconductor element or on one surface of the other surface of the wafer, and the photographing unit may capture the pattern information by photographing the bar code. As an example, the photographing unit may be a camera, and in particular, may be an infrared camera. However, the present invention is not limited thereto.
도2의 (b)를 참조하면, 보호필름(100)은 접착제층(110) 및 보호층(120)으로 구성되며, 웨이퍼의 일면에 형성된 반도체 소자(S)를 보호하는 기능을 가진다. 즉, 후공정의 웨이퍼 박막화 공정에서는 반도체 소자가 형성된 웨이퍼의 일면에서 웨이퍼를 지지하면서, 웨이퍼의 타면이 연삭되기 위해, 웨이퍼의 일면이 연삭 시의 부하에 견딜 필요가 있다. 따라서, 보호필름은 단순한 레지스트막 등과는 달리 웨이퍼 일면에 형성된 반도체 소자를 피복할 만한 두께가 있고, 그 가압 저항은, 낮고 연삭 시의 더스트나 연삭수 등의 침입이 일어나지 않도록 반도체 소자를 밀착 가능하도록 밀착성이 높은 것일 수 있다. Referring to FIG. 2B, the
보호필름(100) 중 보호층(120)은 플라스틱이나 고무 등으로 구성되며, 예를 들면 폴리에틸렌, 폴리프로필렌, 에틸렌 프로필렌 공중합체, 폴리부텐-1, 폴리-4-메틸펜텐- 1, 에틸렌-초산비닐 공중합체, 에틸렌 아크릴산 공중합체, 이오노머 등의 α-올레핀의 단독 중합체 또는 공중합체, 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리페닐렌설파이드, 폴리에테르이미드, 폴리이미드, 폴리카보네이트, 폴리메틸 메타크릴레이트, 폴리우레탄, 스티렌-에틸렌부텐 또는 펜텐계 공중합체 중 어느 하나로 형성되거나 이들 중 둘 이상을 혼합시킨 것일 수 있다. 또한, 이들 이외의 수지나 충전재, 첨가제 등이 배합된 수지 조성물로 조성될 수 있고, 요구 특성에 따라 임의로 선택될 수 있다. 또한, 보호층은 접착제층으로부터 용이하게 박리될 수 있다.The
접착제층(110)은, 웨이퍼(W)의 일면으로 접착 시 반도체 소자(S) 등을 손상시키는 것이 아니며 또한 그 제거 시에 반도체 소자(S) 등의 파손이나 표면으로의 점착제 잔류를 일으키지 않는 것이다.The
따라서, 접착제층(110)은 이와 같은 성질을 지니는 비경화성 접착제일 수 있다. 또한, 방사선 또는 자외선 경화에 의해 접착제층이 삼차원 망형화되면서 점착력이 저하됨과 동시에 박리한 후의 표면에 점착제 등의 잔류물이 잘 발생하지 않는다. 뿐만 아니라, 자외선 경화형이나 전자선과 같은 전리성 방사선 경화형 등의 방사선 중합형 접착제가 이용될 수 있다.Therefore, the
도2의 (c)를 참조하면, 일면에 반도체 소자가 형성된 웨이퍼의 타면을 연삭하는 단계(S300)는, 보호필름이 아래를 향하도록 고정시키고 웨이퍼의 타면을 연삭 헤드(미도시)에 의하여 연삭함으로써 웨이퍼를 박화하는 공정이다. 바람직하게는 웨이퍼의 두께가 약 400~500㎛가 될 때까지 연삭하는 공정이 지속될 수 있다. 다만, 연삭으로 인하여 잔존하는 웨이퍼의 두께가 반드시 이에 한정되는 것은 아니다. 뿐만 아니라, 웨이퍼의 두께 조절은, 기계적 연삭 뿐만 아니라 식각률이 높은 플라즈마에 의한 에칭에 의하여도 가능할 것이다.Referring to FIG. 2C, in step S300 of grinding the other surface of the wafer on which the semiconductor element is formed, the protective film is fixed so as to face downward, and the other surface of the wafer is ground by a grinding head Thereby thinning the wafer. Preferably, the process of grinding can be continued until the thickness of the wafer becomes about 400 to 500 mu m. However, the thickness of the remaining wafer due to grinding is not necessarily limited thereto. In addition, the thickness control of the wafer can be achieved not only by mechanical grinding but also by etching with high etching rate plasma.
도2의 (d)를 참조하면, 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계(S400)는, 블레이드 톱(blade saw), 레이저 또는 플라즈마를 사용하여 웨이퍼의 타면에 패턴을 형성할 수 있으며, 웨이퍼의 일정 깊이까지 홈을 형성할 수 있다. 즉, 웨이퍼에 복수 개의 홈을 형성할 수 있다. 다만, 상기 패턴을 형성하는 단계(S400)는, 웨이퍼를 완전히 절단하여 하나의 웨이퍼를 복수 개의 웨이퍼로 분리하는 것은 아니며, 웨이퍼의 일부만을 제거하는 것이다. Referring to FIG. 2D, forming a pattern having grooves with a predetermined depth on the other surface of the wafer (S400) includes forming a pattern on the other surface of the wafer using a blade saw, laser, or plasma And a groove can be formed up to a certain depth of the wafer. That is, a plurality of grooves can be formed on the wafer. However, the step of forming the pattern (S400) does not completely separate the wafer into a plurality of wafers by completely cutting the wafers, but removes only a part of the wafers.
또한, 웨이퍼의 타면에 패턴을 형성하는 단계(S400)에서, 홈의 깊이(L)는 웨이퍼(W)의 두께의 약 30% 내지 약 70%에 해당할 수 있다. 바람직하게는, 홈의 깊이(L)는 웨이퍼의 두께의 약 40% 내지 약 60%에 해당할 수 있다. 또한, 더 바람직하게는, 홈의 깊이(L)는 웨이퍼(W)의 두께의 약 50%에 해당할 수 있다. 예를 들어, 웨이퍼(W)의 두께가 약 10㎛ 내지 약 1000㎛인 경우, 홈의 깊이(L)는 약 5㎛ 내지 약 500㎛ 정도일 수 있다. 예를 들어, 웨이퍼(W)의 두께가 약 140㎛인 경우, 홈의 깊이(L)는 약 70㎛ 정도일 수 있다. 다만, 반드시 홈의 깊이(L)가 이에 한정되는 것은 아니다. In addition, in step S400 of forming a pattern on the other surface of the wafer, the depth L of the groove may correspond to about 30% to about 70% of the thickness of the wafer W. Preferably, the depth L of the grooves may correspond to about 40% to about 60% of the thickness of the wafer. More preferably, the depth L of the groove may correspond to about 50% of the thickness of the wafer W. [ For example, when the thickness of the wafer W is about 10 占 퐉 to about 1000 占 퐉, the depth L of the groove may be about 5 占 퐉 to about 500 占 퐉. For example, when the thickness of the wafer W is about 140 mu m, the depth L of the groove may be about 70 mu m. However, the depth L of the groove is not necessarily limited to this.
뿐만 아니라, 웨이퍼의 타면에 패턴을 형성하는 단계에서 형성된 상기 홈의 깊이(L)는, 다이싱 단계 이후에 잔존하는 웨이퍼의 두께의 수치와 동일할 수 있다.In addition, the depth L of the groove formed in the step of forming the pattern on the other surface of the wafer may be the same as the thickness of the remaining wafer after the dicing step.
한편, 홈의 너비(B)는 수십 ㎛일 수 있으며, 예를 들어, 약 10㎛ 내지 90㎛일 수 있다. 홈의 너비(B) 즉, 복수 개의 반도체 소자(S) 사이의 간격이 작을수록, 한정된 넓이의 웨이퍼(W) 상에 더 많은 개수의 반도체 소자(S)를 형성할 수 있다.On the other hand, the width B of the groove may be several tens of 탆, for example, about 10 탆 to 90 탆. The smaller the width B of the groove, that is, the smaller the distance between the plurality of semiconductor elements S, the more number of semiconductor elements S can be formed on the wafer W having a limited width.
도2를 참조하면, 촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계(S100)부터 이송기판이 접착제층의 타면에 부착되는 단계(S600)까지는 대기압의 상태에서 이루어질 수 있다.2, from the step S100 of photographing the pattern information between a plurality of semiconductor elements formed on one side of the wafer to the step S600 of attaching the transfer substrate to the other side of the adhesive layer using the photographing unit, Lt; / RTI >
다만, 도3을 참조하면, 그 후의 과정인 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700) 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S800)는 진공의 상태에서 이루어 질 수 있다. 다만, 이에 반드시 한정되는 것은 아니며, 상기 다이싱 단계 및 게더링 레이어를 형성하는 단계 또한 선택적으로 대기압의 상태에서 이루어질 수도 있을 것이다.3, the other surface of the wafer and grooves are etched by irradiating the first plasma, which is a subsequent process, and the grooves penetrate through the thickness of the wafer, so that the wafer is divided into a plurality of semiconductor chips The dicing step S700 for dividing and the step S800 for forming a gettering layer by irradiating a second plasma to the other surface of the wafer may be performed in a vacuum state. However, the present invention is not limited thereto, and the step of forming the dicing step and the gathering layer may be selectively performed at atmospheric pressure.
도3의 (g)를 참조하면, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 불소계 가스의 플라즈마를 웨이퍼(W)의 타면 측에 조사함으로써, 홈이 노출될 때까지 웨이퍼(W)의 타면을 불소 래디컬의 화학 작용과 가속된 이온의 물리 작용에 의해 제거할 수 있다. 그에 따라, 웨이퍼(W)의 두께를 관통하는 홈을 형성함으로써 웨이퍼(W)를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할할 수 있다.3 (g), the dicing step (S700) of dividing the wafer into a plurality of semiconductor chips is performed by irradiating the plasma of the fluorine-based gas to the other surface side of the wafer W, (W) can be removed by the chemical action of the fluorine radical and the physical action of the accelerated ions. Accordingly, by forming grooves that penetrate the thickness of the wafer W, the wafer W can be divided into a plurality of semiconductor chips each including respective semiconductor elements.
또한, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제1 플라즈마를 이용하여 제거하는 단계(S710), 제1 플라즈마를 이용하여 상기 웨이퍼의 타면을 에칭하여 박막화하는 단계(S720) 및 웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제1 플라즈마를 이용하여 제거하는 단계(S730)를 포함할 수 있다.The dicing step S700 of dividing the wafer into a plurality of semiconductor chips may include removing the damaged layer formed in the step of grinding the other surface of the wafer by using the first plasma S710, (S720) etching the other surface of the wafer to form a thin film, and removing the damage of the patterned surface of the wafer generated in the step of forming a pattern on the wafer using the first plasma (S730) .
가공 손상층을 제거하는 단계(S710)는 스트레스 릴리프(Stress Relief) 단계라고 불릴 수도 있다. 또한, 웨이퍼의 타면을 에칭하여 박막화하는 단계(S720)는 파인 그라인딩(fine grinding) 단계라고 불릴 수도 있다.The step of removing the damaged layer (S710) may be referred to as a stress relief step. In addition, step S720 of thinning the other surface of the wafer by etching may be referred to as a fine grinding step.
상기 스트레스 릴리프(Stress Relief) 단계(S710), 파인 그라인딩(fine grinding)하는 단계(S720) 및 웨이퍼의 패터닝 면의 손상을 제거하는 단계(S730)는 불소계 가스에 의한 플라즈마 에칭에 의하여 이루어질 수 있으며, 일 실시예로써, 제1 플라즈마(310)의 소스는, 육불화황(SF6) 또는 삼불화질소(NF3) 일 수 있으며, 테트라플루오르메탄(CF4)와 산소(O2)를 혼합한 것일 수도 있다.The stress relief step S710, the fine grinding step S720, and the step S730 of removing the damage on the patterning surface of the wafer may be performed by plasma etching using a fluorine gas, In one embodiment, the source of the
이와 같은 단계를 통하여, 연삭 단계에서 웨이퍼(W)의 타면 측에 형성된 가공 손상층 및 웨이퍼(W)에 패턴을 형성하는 단계에서 생성된 웨이퍼의 패터닝 면의 손상층이 제거될 수 있으며, 이로써 웨이퍼(W)의 휘는 현상(Warpage)을 방지할 수 있다.Through such steps, the damaged layer on the patterning surface of the wafer generated in the step of forming the pattern on the wafer W and the process damage layer formed on the other side of the wafer W in the grinding step can be removed, It is possible to prevent the warpage of the wafer W from being warped.
도3의 (h)를 참조하면, 복수 개의 반도체 칩으로 분할된 웨이퍼의 타면에 제2 플라즈마(320)를 조사하여 게더링 레이어(Gettering layer)를 형성할 수 있다. 그리하여, 복수 개의 반도체 칩들의 뒷면을 거칠게 형성할 수 있다. Referring to FIG. 3 (h), the
보다 상세하게, 게터링(Gettering)은 소자 작동 영역으로부터 철(Fe), 니켈(Ni), 구리(Cu), 및 은(Au) 등과 같은 천이 금속 불순물을 제거하는 기술을 의미하는 한다. 또한, 게더링 레이어를 형성한다는 것은, 웨이퍼의 백사이드에 나노 단위의 다결정 실리콘층을 형성하여, 웨이퍼 내부결함(Defect)과 불순물을 흡수 포집하고 외부 오염을 방지하는 레이어를 형성하는 것이다. 이 때, 제2 플라즈마의 소스는 아르곤(Ar) 또는 헬륨(He) 일 수 있다.More specifically, gettering refers to a technique for removing transition metal impurities such as iron (Fe), nickel (Ni), copper (Cu), and silver (Au) The formation of the gettering layer is to form a nano-unit polycrystalline silicon layer on the backside of the wafer to form a layer that absorbs defects and impurities in the wafer and prevents external contamination. At this time, the source of the second plasma may be argon (Ar) or helium (He).
도4 및 도5를 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에, 이송기판(200)이 투명한 경우 복수 개의 반도체 칩을 패키징 하는 단계(S910)은, 이송기판(200)의 하측에서 이송기판을 향하여 UV광을 조사함으로써 접착제층(110)과 웨이퍼(W) 사이의 접착력을 약화시키는 단계(S911) 및 분할된 복수 개의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징하는 단계(S912)를 더 포함할 수 있다.4 and 5, the step S910 of packaging a plurality of semiconductor chips when the
도5의 (i)를 참조하면, 복수 개의 반도체 칩으로 분할된 웨이퍼의 타면이 위를 향하게 놓인 상태에서, 이송기판(200)의 하측에서 이송기판 및 웨이퍼의 일면을 향해 UV광(자외선광)을 조사할 수 있고, 접착제층의 접착력을 약화시킴으로써 웨이퍼(W)와 접착제층 사이의 접착력을 감소시킬 수 있다.5 (i), UV light (ultraviolet light) is irradiated from the lower side of the
그 후, 도5의 (j)와 같이, 분할된 각각의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징할 수 있다. 5 (j), each of the divided semiconductor chips may be detached from the
도6 및 도7을 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에, 이송기판(200)이 불투명한 경우 복수 개의 반도체 칩을 패키징 하는 단계(S920)은, 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계(S921), 웨이퍼의 일면이 위를 향하도록 뒤집는 단계(S922), 이송기판 및 접착제층을 제거하는 단계(S923) 및 분할된 복수 개의 반도체 칩을 다이싱 시트로부터 탈착하여 패키징하는 단계(S924)를 더 포함할 수 있다.6 and 7, the step S920 of packaging a plurality of semiconductor chips when the
도7의 (i)를 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에 웨이퍼(W)의 일면이 아래를 향하고 있는 상태에서 웨이퍼(W)의 타면에 다이싱 시트(400)를 테이핑할 수 있다. 7 (i), after the step of forming the gettering layer S800, the dicing sheet 400 (see FIG. 7) is formed on the other side of the wafer W with one side of the wafer W facing downward Can be taped.
그 후, 도7의 (j)와 같이, 이송기판 및 웨이퍼의 일면이 위를 향하도록 뒤집은 뒤, 도7의 (k)와 같이 이송기판(200) 및 접착제층(110)을 제거할 수 있다. 이 때, 접착제층은 감압 접착형으로 형성될 수 있고, 접착제층(110)과 이송기판(200) 사이의 접착력이 접착제층(110)과 웨이퍼(W)사이의 접착력보다 강하여, 이송기판(200) 탈착하는 경우, 접착제층(110)은 이송기판(200)에 접착된 상태에서 웨이퍼(W)로부터 떨어질 수 있다. 7 (j), the
도7의 (l)을 참조하면, 다이싱 시트(400)의 하측에서 UV광(자외선광)을 조사하여 다이싱 시트(400)와 웨이퍼(W) 사이의 접착력을 약화시킬 수 있고, 분할된 각각의 반도체 칩을 다이싱 시트(400)로부터 탈착하여 패키징할 수 있다.7 (1), UV light (ultraviolet light) is irradiated on the lower side of the
도8 및 도9를 참조하면, 변형 실시예에 따른 웨이퍼 다이싱 방법(S10')은,8 and 9, a wafer dicing method S10 'according to an alternative embodiment includes:
반도체 소자(S)가 형성된 웨이퍼(W)의 일면에 보호필름(100)을 부착하는 단계(S100'), 웨이퍼의 타면을 연삭하는 단계(S200'), 접착제층(110) 및 상기 접착제층의 타면에 구비되고 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 웨이퍼의 일면을 보호하는 보호층(120)으로 구성된 보호필름 중 상기 보호층(120)을 박리하는 단계(S300'), 투명한 이송기판(200)이 접착제층(110)의 타면에 부착되는 단계(S400')를 포함할 수 있다.A step S100 'of attaching a
또한, 상기 웨이퍼 다이싱 방법(S10')은, 투명한 이송기판(200)을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계(S500'), 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S600') 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S700')을 더 포함할 수 있다.The wafer dicing method S10 'includes a step of forming a groove having a predetermined depth on the other surface of the wafer corresponding to pattern information between a plurality of semiconductor elements formed on one surface of the wafer identified through the transparent transfer substrate 200 (S500 '), a first plasma is irradiated to etch the other surface and the groove of the wafer, and the grooves penetrate the thickness of the wafer, thereby dividing the wafer into a plurality of semiconductor chips individually including respective semiconductor elements And a step S700 'of forming a gettering layer by irradiating a second plasma on the other surface of the wafer.
이와 같은 웨이퍼 다이싱 방법(S10')은, 촬영부를 통하여 웨이퍼 일면에 형성된 반도체 소자 간의 패턴에 관한 정보를 획득하는 것이 용이하지 않은 경우, 투명한 이송기판을 통하여 패턴 정보를 실시간으로 체크하면서 웨이퍼의 타면에 패터닝을 형성할 수 있기 때문에 유용하게 활용될 수 있을 것이다. When it is not easy to acquire information on the pattern between the semiconductor elements formed on one side of the wafer through the photographing unit, the wafer dicing method (S10 ') checks the pattern information through the transparent transfer substrate in real- It is possible to form a patterning pattern on the substrate.
일 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼(W)의 일면에 형성된 복수 개의 반도체 소자(S)들 사이의 패턴 정보를 촬영하는 촬영 모듈, 촬영 모듈에 의하여 촬영된 패턴 정보에 대응하여 웨이퍼(W)의 타면에 일정한 깊이(L)의 홈을 지닌 패턴을 형성하는 패터닝 모듈 및 제1 플라즈마(310)를 조사하여 웨이퍼(W)의 타면 및 홈을 에칭하고 홈이 웨이퍼(W)의 두께를 관통함으로써 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈을 포함할 수 있다.The system for dicing a wafer according to an embodiment includes a photographing module for photographing pattern information between a plurality of semiconductor elements S formed on one surface of a wafer W, A patterning module for forming a pattern having a groove having a predetermined depth L on the other surface of the wafer W and a
또한, 상기 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼(W)의 일면에 패턴을 형성하기 전에, 반도체 소자(S)가 형성된 웨이퍼의 일면에 보호필름(100)을 부착하는 부착 모듈, 보호필름(100)을 부착한 후에, 웨이퍼(W)의 타면을 연삭하는 연삭 모듈 및 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마(320)를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 더 포함할 수 있다.The system for dicing the wafer may include an attaching module for attaching the
상기 보호필름(100)은, 일면이 반도체 소자가 형성된 웨이퍼의 일면에 접착되는 접착제층(110) 및 접착제층의 타면에 구비되고 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 웨이퍼의 일면을 보호하는 보호층(120)을 포함할 수 있다. The
이 때, 웨이퍼를 다이싱하기 위한 시스템은, 패터닝 모듈로부터 다이싱 모듈로 웨이퍼(W)를 이송시키기 위해 보호층(120)이 박리된 상태에서 접착제층(110)의 타면에 부착되는 이송기판(200)을 더 포함할 수 있다.The system for dicing the wafer includes a transfer substrate (not shown) attached to the other surface of the
이송기판이 투명한 경우, 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 이송기판의 하측에서 이송기판을 향하여 UV광을 조사함으로써 접착제층(110)와 웨이퍼(W) 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.When the transfer substrate is transparent, a gettering layer is formed on the other side of the wafer, and UV light is irradiated from the lower side of the transfer substrate toward the transfer substrate to weaken the adhesive force between the
이와 달리, 이송기판이 불투명한 경우, 웨이퍼(W)의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 웨이퍼의 타면에 다이싱 시트(400)를 테이핑하고, 웨이퍼의 일면이 위를 향하도록 뒤집고, 이송기판(200) 및 접착제층(110)을 제거하고 분할된 상기 복수 개의 반도체 칩을 다이싱 시트(400)로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.Alternatively, if the transfer substrate is opaque, a gettering layer is formed on the other surface of the wafer W, then the
또한, 변형 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름(100)의 일면을 부착하는 부착 모듈, 웨이퍼(W)의 타면을 연삭하는 연삭 모듈, 웨이퍼(W)를 이송시키기 위해 보호필름(100)의 타면에 부착되는 투명한 이송기판, 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈, 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈 및 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 포함할 수 있다. The system for dicing a wafer according to the modified embodiment includes an attachment module for attaching one side of the
상기에서 설명한 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은, 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화을 구현할 수 있다.The wafer dicing method and the system for dicing a wafer according to the above-described embodiment can realize wafer integration and ultra thin film due to higher speed of semiconductor drive elements, lower power consumption, and the like.
또한, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼 스트레스 제거에 의해 칩강도를 향상시킬 수 있으며, 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 도모할 수 있다.In addition, the wafer dicing method and the system for dicing a wafer according to an embodiment can improve the chip strength by eliminating the wafer stress, and improve the yield by trapping impurities on the inside and the outside of the wafer.
이상과 같이 실시예에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 실시예가 설명되었으나 이는 전반적인 이해를 돕기 위해서 제공된 것이다. 또한, 본 발명이 상술한 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 사상은 상술한 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Although the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments. The present invention is not limited to the above-described embodiments, and various modifications and changes may be made thereto by those skilled in the art to which the present invention belongs. Therefore, the spirit of the present invention should not be construed as being limited to the above-described embodiments, and all of the equivalents or equivalents of the claims, as well as the following claims, are included in the scope of the present invention.
100 : 보호필름
110 : 접착제층
120 : 보호층
200 : 이송기판
310 : 제1 플라즈마
320 : 제2 플라즈마
400 : 다이싱 시트
W : 웨이퍼
S : 반도체 소자100: protective film
110: adhesive layer
120: protective layer
200:
310: first plasma
320: second plasma
400: dicing sheet
W: Wafer
S: Semiconductor device
Claims (17)
제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고, 상기 홈이 상기 웨이퍼의 두께를 관통함으로써, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계;
를 포함하는,
웨이퍼 다이싱 방법.
Forming a pattern having grooves with a predetermined depth on the other surface of the wafer corresponding to a gap between a plurality of semiconductor elements formed on one surface of the wafer; And
A dicing step of dividing the wafer into a plurality of semiconductor chips by irradiating a first plasma to etch the other surface of the wafer and the grooves, and the grooves penetrating the thickness of the wafer;
/ RTI >
Wafer dicing method.
상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에,
촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계;
를 더 포함하고,
상기 웨이퍼의 타면에 패턴을 형성하는 단계는, 상기 촬영부에 의하여 촬영된 상기 패턴 정보에 대응하여 웨이퍼의 타면에 패턴을 형성하는, 웨이퍼 다이싱 방법.
The method according to claim 1,
Before forming the pattern on the other side of the wafer,
Capturing pattern information between a plurality of semiconductor elements formed on one surface of a wafer using a photographing unit;
Further comprising:
Wherein the step of forming a pattern on the other surface of the wafer forms a pattern on the other surface of the wafer corresponding to the pattern information photographed by the photographing unit.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는,
웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제거하는 단계;
상기 웨이퍼의 타면을 에칭하여 박막화하는 단계; 및
웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거하는 단계;
를 포함하는, 웨이퍼 다이싱 방법.
3. The method of claim 2,
The dicing step of dividing the wafer into a plurality of semiconductor chips,
Removing the formed damage layer formed in the step of grinding the other surface of the wafer;
Etching the other surface of the wafer to form a thin film; And
Removing damage to the patterned surface of the wafer produced in the step of forming a pattern on the wafer;
The wafer dicing method.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계 이후에,
상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계;
를 더 포함하는, 웨이퍼 다이싱 방법.
The method of claim 3,
After the dicing step of dividing the wafer into a plurality of semiconductor chips,
Irradiating a second plasma on the other surface of the wafer to form a gettering layer;
Further comprising the step of: dicing the wafer.
상기 촬영부를 이용하여 패턴 정보를 촬영하는 단계 이후에,
반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계; 및
상기 웨이퍼의 타면을 연삭하는 단계;
를 더 포함하고,
상기 보호필름은,
일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층; 및
상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
을 포함하는, 웨이퍼 다이싱 방법.
5. The method of claim 4,
After photographing the pattern information using the photographing unit,
Attaching a protective film to one surface of a wafer on which a semiconductor element is formed; And
Grinding the other surface of the wafer;
Further comprising:
The above-
An adhesive layer on one side of the wafer on which the semiconductor element is formed; And
A protective layer provided on the other surface of the adhesive layer and protecting one side of the wafer against mechanical strength generated in the step of grinding the wafer;
The wafer dicing method.
상기 웨이퍼의 타면에 패턴을 형성하는 단계 이후에,
상기 보호필름의 상기 보호층을 박리하는 단계; 및
이송기판이 상기 접착제층의 타면에 부착되는 단계;
를 더 포함하고,
상기 이송기판이 투명한 경우,
게더링 레이어(Gettering layer)를 형성하는 단계 이후에,
상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써, 상기 접착제층과 상기 웨이퍼 사이의 접착력을 약화시키는 단계; 및
분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 단계;
를 더 포함하는, 웨이퍼 다이싱 방법.
6. The method of claim 5,
After forming the pattern on the other side of the wafer,
Peeling off the protective layer of the protective film; And
Attaching a transfer substrate to the other surface of the adhesive layer;
Further comprising:
When the transfer substrate is transparent,
After the step of forming a gettering layer,
Weakening an adhesive force between the adhesive layer and the wafer by irradiating UV light from the lower side of the transfer substrate toward the transfer substrate; And
Disassembling and packaging the plurality of divided semiconductor chips from the adhesive layer and the transfer substrate;
Further comprising the step of: dicing the wafer.
상기 웨이퍼의 타면에 패턴을 형성하는 단계 이후에,
상기 보호필름의 상기 보호층을 박리하는 단계; 및
이송기판이 상기 접착제층의 타면에 부착되는 단계;
를 더 포함하고,
상기 이송기판이 불투명한 경우,
게더링 레이어(Gettering layer)를 형성하는 단계 이후에,
상기 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계;
상기 웨이퍼의 일면이 위를 향하도록 뒤집는 단계;
상기 이송기판 및 상기 접착제층을 제거하는 단계; 및
분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 단계;
를 더 포함하는, 웨이퍼 다이싱 방법.
6. The method of claim 5,
After forming the pattern on the other side of the wafer,
Peeling off the protective layer of the protective film; And
Attaching a transfer substrate to the other surface of the adhesive layer;
Further comprising:
When the transfer substrate is opaque,
After the step of forming a gettering layer,
Taping the other side of the wafer to the dicing sheet;
Reversing the wafer so that one side of the wafer faces upward;
Removing the transfer substrate and the adhesive layer; And
Disassembling and packaging the plurality of divided semiconductor chips from the dicing sheet;
Further comprising the step of: dicing the wafer.
상기 웨이퍼의 타면에 패턴을 형성하는 단계에서 형성된 상기 홈의 깊이는, 상기 다이싱 단계 이후에 잔존하는 웨이퍼의 두께와 동일한 수치를 지니는, 웨이퍼 다이싱 방법.
The method according to claim 1,
Wherein a depth of the groove formed in the step of forming a pattern on the other surface of the wafer has the same numerical value as the thickness of the remaining wafer after the dicing step.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는,
상기 웨이퍼의 일면에 형성되고, 복수 개의 반도체 소자들 사이의 존재하는 스트리트층을 제거하는 단계;
를 더 포함하는, 웨이퍼 다이싱 방법.
The method of claim 3,
The dicing step of dividing the wafer into a plurality of semiconductor chips,
Removing an existing street layer formed on one side of the wafer and between the plurality of semiconductor elements;
Further comprising the step of: dicing the wafer.
상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에,
상기 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계; 및
상기 웨이퍼의 타면을 연삭하는 단계;
를 더 포함하고,
상기 보호필름은,
일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층; 및
상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
을 포함하는, 웨이퍼 다이싱 방법.
The method according to claim 1,
Before forming the pattern on the other side of the wafer,
Attaching a protective film to one surface of the wafer on which the semiconductor element is formed; And
Grinding the other surface of the wafer;
Further comprising:
The above-
An adhesive layer on one side of the wafer on which the semiconductor element is formed; And
A protective layer provided on the other surface of the adhesive layer and protecting one side of the wafer against mechanical strength generated in the step of grinding the wafer;
The wafer dicing method.
상기 웨이퍼의 타면을 연삭하는 단계 이후에,
상기 보호필름의 상기 보호층을 박리하는 단계; 및
투명한 이송기판이 상기 접착제층의 타면에 부착되는 단계;
를 더 포함하고,
상기 웨이퍼의 타면에 패턴을 형성하는 단계는,
상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 패턴을 형성하는, 웨이퍼 다이싱 방법.
11. The method of claim 10,
After the step of grinding the other face of the wafer,
Peeling off the protective layer of the protective film; And
A transparent transfer substrate is attached to the other side of the adhesive layer;
Further comprising:
Wherein forming the pattern on the other side of the wafer comprises:
Wherein a pattern is formed on the other surface of the wafer corresponding to pattern information between a plurality of semiconductor elements formed on one surface of the wafer identified through the transparent transfer substrate.
상기 촬영 모듈에 의하여 촬영된 상기 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈; 및
제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고, 상기 홈이 상기 웨이퍼의 두께를 관통함으로써, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈;
을 포함하는,
웨이퍼를 다이싱하기 위한 시스템.
A photographing module for photographing pattern information between a plurality of semiconductor elements formed on one surface of a wafer;
A patterning module for forming a pattern having grooves of a predetermined depth on the other surface of the wafer corresponding to the pattern information photographed by the photographing module; And
A dicing module for irradiating a first plasma to etch the other surface of the wafer and the groove, the groove penetrating the thickness of the wafer, thereby dividing the wafer into a plurality of semiconductor chips;
/ RTI >
A system for dicing a wafer.
상기 웨이퍼의 일면에 패턴을 형성하기 전에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 부착 모듈;
상기 보호필름을 부착한 후에, 상기 웨이퍼의 타면을 연삭하는 연삭 모듈; 및
상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈;
을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
13. The method of claim 12,
An attaching module for attaching a protective film to one surface of a wafer on which a semiconductor element is formed, before forming a pattern on one surface of the wafer;
A grinding module for grinding the other surface of the wafer after the protective film is attached; And
A deriving layer forming module for dividing the wafer into a plurality of semiconductor chips and irradiating a second plasma to the other surface of the wafer to form a gettering layer;
Further comprising the step of dicing the wafer.
상기 보호필름은,
일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층; 및
상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
을 포함하고,
상기 웨이퍼를 다이싱하기 위한 시스템은,
상기 패터닝 모듈로부터 상기 다이싱 모듈로 상기 웨이퍼를 이송시키기 위해 상기 보호층이 박리된 상태에서 상기 접착제층의 타면에 부착되는 이송기판;
을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
14. The method of claim 13,
The above-
An adhesive layer on one side of the wafer on which the semiconductor element is formed; And
A protective layer provided on the other surface of the adhesive layer and protecting one side of the wafer against mechanical strength generated during grinding of the wafer;
/ RTI >
A system for dicing a wafer,
A transfer substrate attached to the other surface of the adhesive layer in a state in which the protective layer is peeled to transfer the wafer from the patterning module to the dicing module;
Further comprising the step of dicing the wafer.
상기 이송기판이 투명한 경우,
상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층와 상기 웨이퍼 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 패키징 모듈;
을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
15. The method of claim 14,
When the transfer substrate is transparent,
Forming a gettering layer on the other side of the wafer and then applying UV light from the lower side of the transfer substrate toward the transfer substrate to weaken the adhesive force between the adhesive layer and the wafer, A packaging module for detaching and packaging the chip from the adhesive layer and the transfer substrate;
Further comprising the step of dicing the wafer.
상기 이송기판이 불투명한 경우,
상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 웨이퍼의 타면에 다이싱 시트를 테이핑하고, 상기 웨이퍼의 일면이 위를 향하도록 뒤집고, 상기 이송기판 및 상기 접착제층을 제거하고 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 패키징 모듈;
을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
15. The method of claim 14,
When the transfer substrate is opaque,
After forming a gettering layer on the other surface of the wafer, the dicing sheet is tapped on the other surface of the wafer, the one surface of the wafer is turned upside down, the transfer substrate and the adhesive layer are removed, A packaging module for detaching and packaging the plurality of semiconductor chips from the dicing sheet;
Further comprising the step of dicing the wafer.
상기 웨이퍼의 타면을 연삭하는 연삭 모듈;
상기 웨이퍼를 이송시키기 위해 상기 보호필름의 타면에 부착되는 투명한 이송기판;
상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈;
제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고, 상기 홈이 상기 웨이퍼의 두께를 관통함으로써, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈; 및
상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈;
을 포함하는, 웨이퍼를 다이싱하기 위한 시스템.An attachment module for attaching one side of a protective film to one side of a wafer on which semiconductor elements are formed;
A grinding module for grinding the other surface of the wafer;
A transparent transfer substrate attached to the other surface of the protective film to transfer the wafer;
A patterning module for forming a pattern having grooves of a predetermined depth on the other surface of the wafer corresponding to pattern information between a plurality of semiconductor elements formed on one surface of the wafer identified through the transparent transfer substrate;
A dicing module for irradiating a first plasma to etch the other surface of the wafer and the groove, the groove penetrating the thickness of the wafer, thereby dividing the wafer into a plurality of semiconductor chips; And
A deriving layer forming module for dividing the wafer into a plurality of semiconductor chips and irradiating a second plasma to the other surface of the wafer to form a gettering layer;
Wherein the wafer is diced.
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