KR20190009354A - Evaluation method and manufacturing method of silicon wafer - Google Patents

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Abstract

시간과 비용을 억제하여 간편한 방법으로 실리콘 웨이퍼의 결함 영역의 유무 및 종류를 평가한다. 초크랄스키법에 의해 육성된 실리콘 단결정 잉곳으로부터 잘라낸 실리콘 웨이퍼를 평가하는 방법으로서, 실리콘 웨이퍼에 서멀 도너 발생 열 처리를 실시했을 때에 발생하는 서멀 도너의 발생 속도를 측정하고(S14), 당해 서멀 도너의 발생 속도에 기초하여 결정 결함 영역의 유무 또는 결정 결함의 종류를 판별한다(S15).The time and cost are suppressed, and the presence or absence and the kind of the defective area of the silicon wafer are evaluated by a simple method. A method for evaluating a silicon wafer cut out from a silicon single crystal ingot grown by the Czochralski method is as follows. The rate of occurrence of a thermal donor which occurs when a thermal donor generating heat treatment is performed on a silicon wafer is measured (S14) The presence or absence of a crystal defect region or the type of a crystal defect is determined (S15).

Description

실리콘 웨이퍼의 평가 방법 및 제조 방법Evaluation method and manufacturing method of silicon wafer

본 발명은, 실리콘 웨이퍼의 평가 방법 및 제조 방법에 관한 것으로, 특히, 초크랄스키법(이하, 「CZ법」이라고 함)에 의해 제조된 실리콘 웨이퍼의 결정 결함 영역의 평가 방법에 관한 것이다.More particularly, the present invention relates to a method of evaluating a crystal defect region of a silicon wafer produced by a Czochralski method (hereinafter referred to as " CZ method ").

반도체 재료에 이용되는 실리콘 단결정의 제조에는 여러 가지의 방법이 있는데, 일반적으로 CZ(Czochralski)법, 또는, FZ(Floating Zone)법이 이용되고 있다. CZ법은, 석영 도가니에 충전한 다결정 원료를 히터로 가열 용융한 후, 이 융액에 종결정을 담그고, 이것을 회전시키면서 상방으로 인상함으로써 단결정을 성장시키는 방법이다. 또한, FZ법은, 다결정 원료 로드의 일부를 고주파로 가열 용융하여 용융대역을 만들고, 이 용융대역을 이동시키면서 단결정을 성장시키는 방법이다. 상기 CZ법은, 큰 직경의 결정의 형성이 용이하기 때문에, CZ법으로 제조한 실리콘 단결정으로부터 잘라낸 웨이퍼가, 고(高)집적도 반도체 소자 기판으로서 이용되고 있다.There are various methods for producing a silicon single crystal used for a semiconductor material. Generally, a CZ (Czochralski) method or a FZ (Floating Zone) method is used. The CZ method is a method in which a polycrystalline raw material filled in a quartz crucible is heated and melted by a heater, the seed crystal is immersed in the melt, and the single crystal is grown by rotating it while rotating it. In the FZ method, a part of the polycrystalline raw rod is heated and melted at a high frequency to make a melting zone, and a single crystal is grown while moving the melting zone. Since the CZ method can easily form large-diameter crystals, a wafer cut out from a silicon single crystal produced by the CZ method is used as a high-integrated-semiconductor element substrate.

CZ법에 의해 제조된 실리콘 웨이퍼는, 1000∼1200℃의 산성 분위기하에서 1∼10시간의 열 산화 처리를 받았을 때, 링 형상으로 나타나는 산화 유기 적층 결함(이하, OSF(Oxidation induced Stacking Fault)링이라고 함)이 발생하는 경우가 있다. 그 외에, 수종류의 미소 결함(이하, Grown-in 결함이라고 함)이 형성된다.The silicon wafer produced by the CZ method has an oxidized organic stacking fault (hereinafter referred to as an OSF (Oxidation Induced Stacking Fault) ring ) May occur in some cases. In addition, several types of micro-defects (hereinafter referred to as grown-in defects) are formed.

결정 내에서의 OSF링의 발생 부위는, 실리콘 단결정의 성장 속도(인상 속도) V와, 육성되는 실리콘 단결정의 융점에서 1300℃까지의 온도역 내에 있어서의 인상 축 방향의 결정 내 온도 구배 G의 비 V/G에 의해 결정된다. OSF링이 결정 중심부에서 소멸하는 임계값보다도 V/G가 큰 경우에는 공공(空孔)이 응집하여, 0.1㎛ 정도의 팔면체의 공동(보이드) 결함이 형성되어, MOS형 LSI를 제조하는 경우에 게이트 산화막의 내압(耐壓)을 열화시키거나, 소자 분리 영역의 분리 불량을 발생시키거나 한다. 또한 트렌치 커패시터를 이용하는 경우에 커패시터 간의 펀치 스루(punch through) 등의 특성 불량을 초래한다. 한편, V/G가 임계값보다 작은 경우에는 격자 간 실리콘이 응집하여 전위 클러스터가 형성되어, PN 접합 리크 등의 특성 불량을 초래한다.The generation site of the OSF ring in the crystal is a ratio of the growth rate (pulling rate) V of the silicon single crystal to the temperature gradient G in the pulling axis direction within the temperature range from the melting point of the grown silicon single crystal to 1300 캜 V / G. When the OSF ring is larger in V / G than the critical value disappearing from the center of the crystal, vacancies aggregate to form voids of about 0.1 mu m in the octahedral shape, The breakdown voltage of the gate oxide film is deteriorated or the separation failure of the element isolation region is generated. In addition, when a trench capacitor is used, a characteristic defect such as punch through between the capacitors is caused. On the other hand, when V / G is smaller than the threshold value, interstitial silicon aggregates to form dislocation clusters, resulting in poor characteristics such as PN junction leakage.

이러한 문제에 대응하기 위해, 종래부터 많은 방법이 제안되고 있다. 예를 들면, 특허문헌 1에서는, 단결정 육성시의 인상 속도 V와 결정 내의 온도 구배 G의 비 V/G를 제어하여, 어떠한 Grown-in 결함도 OSF링도 발생하지 않는 영역(이하, 무결함 영역)을 육성하는 방법이 제안되어 있다.To cope with such a problem, many methods have been proposed in the past. For example, in Patent Document 1, the ratio V / G of the pulling rate V at the time of growing the single crystal and the temperature gradient G in the crystal is controlled so that any grown-in defect does not occur in the OSF ring- ) Is proposed.

Grown-in 결함이나 OSF링의 평가 방법으로서는, 예를 들면, 적외 산란 토모그래프에 의해 보이드 결함을 검출하는 방법이나 전술한 1000∼1200℃의 열 산화 처리 후에 에칭함으로써 현재화하는 OSF링을 현미경으로 관찰하는 방법 등이 알려져 있다.Examples of the method of evaluating the grown-in defect and the OSF ring include a method of detecting a void defect by an infrared scattering tomograph or a method of microscopically observing an OSF ring which is made by etching after thermal oxidation treatment at 1000 to 1200 占 폚 described above And the like are known.

또한 특허문헌 2, 3에는, 소위 구리 데코레이션법에 의해 실리콘 웨이퍼의 결정 결함을 분석·평가하는 방법이 기재되어 있다. 예를 들면 특허문헌 2에 기재된 분석 방법은, 베어 웨이퍼(bare wafer)의 표면 상에 소정의 두께의 열 산화막을 형성시키는 단계와, 베어 웨이퍼의 백사이드를 에칭하는 단계와, 베어 웨이퍼의 결함 부위에 구리의 데코레이팅을 수행하는 단계와, 구리의 데코레이팅 수행 단계의 이후에 구리가 데코레이션된 웨이퍼의 결함 부위를 분석하는 단계를 구비하고 있다. 분석 단계에서는, 구리가 데코레이션된 웨이퍼의 결함 부위의 분포 및 밀도가 육안으로 분석하는 것 외에, 구리로 데코레이션된 웨이퍼의 결함 부위의 모르폴로지를 투과 전자 현미경(TEM) 또는 주사 전자 현미경(SEM)으로 분석한다.In Patent Documents 2 and 3, a method of analyzing and evaluating crystal defects of a silicon wafer by a so-called copper decoration method is described. For example, the analysis method described in Patent Document 2 includes the steps of forming a thermal oxide film having a predetermined thickness on the surface of a bare wafer, etching the backside of the bare wafer, Performing a step of decorating the copper, and analyzing a defective portion of the wafer in which the copper is decorated after the step of decorating the copper. In the analysis step, the morphology of the defective portion of the wafer decorated with copper is analyzed by a transmission electron microscope (TEM) or a scanning electron microscope (SEM), in addition to the naked eye analysis of the distribution and density of defective portions of the wafer with copper decorations Analyze.

또한, 특허문헌 3에는, 구리로 오염된 시료를 열 처리한 후에 급랭하는 구리 데코레이션법에 의해, CZ법으로 제조한 실리콘 단결정 중의 결정 결함을 평가하는 방법이 기재되어 있다. 이 평가 방법에서는, 결정 중의 격자 간 산소 농도가 10×1017atoms/㎤(ASTM'79) 이하인 저산소 농도의 실리콘 단결정에 대하여 구리 데코레이션법을 실시하여, OSF 또는 OSF가 되는 핵이 존재하는 영역을 고감도로 검출한다.Patent Document 3 discloses a method of evaluating crystal defects in a silicon single crystal produced by the CZ method by a copper decorating method in which a specimen contaminated with copper is subjected to heat treatment and quenched. In this evaluation method, a silicon single crystal having a low oxygen concentration with an interstitial oxygen concentration of 10 × 10 17 atoms / cm 3 (ASTM '79) or less in a crystal is subjected to a copper decoration method to obtain a region where nuclei for OSF or OSF exist And detects it with high sensitivity.

특허문헌 4에는, 실리콘 웨이퍼를 450℃ 정도의 저온에서 어닐했을 때에 격자 간 산소로부터 생성되는 서멀 도너에 의한 웨이퍼의 저항률을 측정함으로써, 에피택셜 웨이퍼에 있어서의 에피택셜층이나 DZ층의 막두께 측정 등, 산소 농도 분포에 관련된 웨이퍼 구조를 평가하는 방법이 기재되어 있다.Patent Document 4 discloses a technique of measuring the resistivity of a wafer by a thermal donor generated from interstitial oxygen when the silicon wafer is annealed at a low temperature of about 450 ° C to measure the film thickness of the epitaxial layer and the DZ layer in the epitaxial wafer A method of evaluating a wafer structure related to an oxygen concentration distribution is described.

일본공개특허공보 평8-330316호Japanese Patent Application Laid-Open No. 8-330316 일본공개특허공보 평10-227729호Japanese Patent Application Laid-Open No. 10-227729 일본공개특허공보 2001-81000호Japanese Laid-Open Patent Publication No. 2001-81000 일본공개특허공보 평9-82768호Japanese Laid-Open Patent Publication No. 9-82768

그러나, 종래의 일반적인 실리콘 웨이퍼의 결정 결함의 평가 방법은, 결정 결함의 종류에 따른 복수의 열 처리나 에칭 공정을 필요로 하는 것으로, 평가에 시간과 비용이 든다는 문제가 있다.However, a conventional method for evaluating crystal defects in a general silicon wafer requires a plurality of heat treatments and etching processes depending on the type of crystal defects, which has a problem of time and cost in evaluation.

또한, 구리 데코레이션법을 이용한 실리콘 웨이퍼의 결정 결함의 평가 방법은, Grown-in 결함 영역이나 OSF링 영역의 유무를 동시에 평가할 수 있기는 하지만, 구리의 데코레이션을 위해 수십 시간이라는 열 처리 공정이 필요하여, 간편함이 결여된다는 문제가 있다.The method of evaluating crystal defects of silicon wafers using the copper decoration method can evaluate the presence or absence of a grown-in defective region or an OSF ring region at the same time. However, a heat treatment step of several tens of hours is required for decoration of copper , And lacks simplicity.

따라서, 본 발명의 목적은, 시간과 비용을 억제하여 간편한 방법으로 실리콘 웨이퍼의 결정 결함 영역의 유무 및 종류를 평가하는 것이 가능한 실리콘 웨이퍼의 평가 방법 및 제조 방법을 제공하는 것에 있다.Accordingly, an object of the present invention is to provide a method and an apparatus for evaluating a silicon wafer capable of evaluating the presence or absence of a crystal defect region of a silicon wafer by a simple method while suppressing time and cost.

상기 과제를 해결하기 위해, 본 발명에 의한 실리콘 웨이퍼의 평가 방법은, CZ법에 의해 육성된 실리콘 단결정 잉곳으로부터 잘라낸 실리콘 웨이퍼의 평가 방법으로서, 상기 실리콘 웨이퍼에 서멀 도너 발생 열 처리를 실시했을 때에 발생하는 서멀 도너의 발생 속도를 측정하고, 당해 서멀 도너의 발생 속도에 기초하여 결정 결함 영역의 유무 또는 결정 결함의 종류를 판별하는 것을 특징으로 한다.In order to solve the above problems, a method of evaluating a silicon wafer according to the present invention is a method of evaluating a silicon wafer cut out from a silicon single crystal ingot grown by the CZ method, which is generated when the thermal donor- And determining the presence or absence of a crystal defect region or the type of crystal defect based on the generation rate of the thermal donor.

본 발명에 의하면, V/G를 제어하면서 CZ법에 의해 육성된 실리콘 단결정 잉곳으로부터 잘라내진 실리콘 웨이퍼에 열 처리를 실시한 것에 의한 비(比)저항의 변화에 기초하는 서멀 도너 발생 속도를 측정함으로써 결정 결함 영역의 유무 및 결정 결함의 종류를 간편하게 평가할 수 있다.According to the present invention, the thermal donor generation rate based on the change in the specific resistance caused by heat treatment of the silicon wafer cut out from the silicon single crystal ingot grown by the CZ method while controlling V / G is determined The presence or absence of a defective area and the kind of crystal defects can be easily evaluated.

본 발명에 의한 실리콘 웨이퍼의 평가 방법은, 상기 실리콘 단결정 잉곳으로부터 잘라낸 제1 실리콘 웨이퍼가 산소 클러스터를 포함하는 상태에 있어서 상기 서멀 도너 발생 열 처리를 실시했을 때에 상기 제1 실리콘 웨이퍼상의 제1 측정 포인트에 발생하는 서멀 도너의 발생 속도인 제1 서멀 도너 발생 속도를 구하고, 상기 제1 실리콘 웨이퍼와 상이한 제2 실리콘 웨이퍼에 도너 킬러 처리 및 상기 서멀 도너 발생 열 처리를 차례로 실시했을 때에 상기 제2 실리콘 웨이퍼상의 제2 측정 포인트에 발생하는 서멀 도너의 발생 속도인 제2 서멀 도너 발생 속도를 구하고, 상기 제2 서멀 도너 발생 속도에 대한 제1 서멀 도너 발생 속도의 비인 서멀 도너 발생 속도비에 기초하여, 상기 제1 실리콘 웨이퍼상의 상기 제1 측정 포인트가 OSF핵을 포함하는 영역, 보이드 결함을 포함하는 영역 또는 무결함 영역 중 어느 것에 해당하는지를 판별하는 것이 바람직하다. 여기에서, 실리콘 웨이퍼가 산소 클러스터를 포함하는 상태란, as-grown 상태의 실리콘 웨이퍼에 대하여 도너 킬러 처리를 실시하기 전의 상태를 말한다. 또한 무결함 영역이란, Grown-in 결함을 포함하지 않고, 또한, 평가 열 처리 후에 OSF링이 발생하지 않는 영역을 말한다. 이와 같이, 본 발명에 의하면, 도너 킬러 처리의 유무의 차이를 갖는 2종류의 웨이퍼로부터 각각 구한 제1 및 제2 서멀 도너 발생 속도에 기초하여, 결정 결함 영역의 유무 및 결정 결함의 종류를 간편하게 평가할 수 있다.A method of evaluating a silicon wafer according to the present invention is characterized in that when the thermal donor generation heat treatment is performed in a state where the first silicon wafer cut out from the silicon single crystal ingot contains oxygen clusters, Wherein when a donor killer process and a thermal donor generation heat process are sequentially performed on a second silicon wafer different from the first silicon wafer, Based on the thermal donor generation rate, which is the ratio of the first thermal donor generation rate to the second thermal donor generation rate, to the second thermal donor generation rate, Wherein the first measurement point on the first silicon wafer comprises a region comprising an OSF nucleus, It is desirable to determine which of the defect-containing region and the defect-free region corresponds to the defect-free region. Here, the state where the silicon wafer includes the oxygen cluster refers to the state before the donor killer treatment is performed on the as-grown silicon wafer. The non-defective area is a region that does not include a grown-in defect and does not generate an OSF ring after the evaluation heat treatment. As described above, according to the present invention, the presence or absence of crystal defect regions and the types of crystal defects can be easily evaluated based on the first and second thermal donor generation rates, respectively, obtained from two types of wafers having different donor killer treatments .

본 발명에 의한 실리콘 웨이퍼의 평가 방법은, 상기 서멀 도너 발생 속도비가 제1 속도 범위 내에 있는 경우에, 상기 제1 실리콘 웨이퍼상의 상기 제1 측정 포인트가 무결함 영역이라고 판별하고, 상기 서멀 도너 발생 속도비가 상기 제1 속도 범위보다도 높은 제2 속도 범위 내에 있는 경우에, 상기 제1 측정 포인트가 보이드 결함을 포함하는 영역이라고 판별하고, 상기 서멀 도너 발생 속도비가 상기 제2 속도 범위보다도 높은 제3 속도 범위 내에 있는 경우에, 상기 제1 측정 포인트가 OSF핵을 포함하는 영역이라고 판별하는 것이 바람직하다. 이러한 판별에 의해, OSF링 영역, 보이드 결함을 포함하는 영역 및, 무결함 영역을 간편하게 판정할 수 있다.A method of evaluating a silicon wafer according to the present invention is characterized in that when the thermal donor generating speed ratio is within a first speed range, it is determined that the first measuring point on the first silicon wafer is a non-defective area, Determines that the first measurement point is a region including a void defect when the ratio of the first to the third measurement points is within a second speed range higher than the first speed range, It is preferable that the first measurement point is a region including an OSF nucleus. By this discrimination, it is possible to easily determine the OSF ring region, the region including the void defect, and the defect-free region.

본 발명에 있어서, 상기 서멀 도너 발생 열 처리는, 430℃ 이상 480℃ 이하에서 2시간 이상 4시간 이하의 열 처리인 것이 바람직하고, 450℃에서 4시간의 열 처리인 것이 더욱 바람직하다. 이 열 처리 조건이면, 산소 클러스터를 활성화시켜 서멀 도너 발생 속도에 기초하는 결정 결함 영역의 유무 및 결정 결함의 종류의 평가를 행하는 것이 가능하다.In the present invention, the thermal donor-generating heat treatment is preferably performed at 430 ° C or higher and 480 ° C or lower for 2 hours or longer and 4 hours or shorter, more preferably 4 hours at 450 ° C. With this heat treatment condition, it is possible to activate the oxygen clusters to evaluate the presence or absence of crystal defect regions based on the thermal donor generation rate and the types of crystal defects.

본 발명에 의한 실리콘 웨이퍼의 평가 방법은, 450℃에서 4시간의 상기 서멀 도너 발생 열 처리를 실시했을 때, 상기 서멀 도너 발생 속도비가 1.3 이상 1.7 미만인 경우에 상기 제1 실리콘 웨이퍼상의 상기 제1 측정 포인트가 무결함 영역이라고 판별하고, 상기 서멀 도너 발생 속도비가 1.7 이상 1.9 미만인 경우에 상기 제1 측정 포인트가 보이드 결함을 포함하는 영역이라고 판별하고, 상기 서멀 도너 발생 속도비가 1.9 이상 2.3 미만인 경우에 상기 제1 측정 포인트가 OSF핵을 포함하는 영역이라고 판별하는 것이 바람직하다. 이러한 판별에 의해, OSF링 영역, 보이드 결함을 포함하는 영역, 무결함 영역을 간편하게 판정할 수 있다A method for evaluating a silicon wafer according to the present invention is characterized in that when the thermal donor generation rate ratio is not less than 1.3 and less than 1.7 when the thermal donor generating heat treatment is performed at 450 占 폚 for 4 hours, Point is a defect-free region, and when the thermal donor generation rate ratio is not less than 1.7 and less than 1.9, it is determined that the first measurement point is a region containing a void defect, and when the thermal donor generation rate ratio is not less than 1.9 and less than 2.3, It is preferable to determine that the first measurement point is a region containing an OSF nucleus. By this discrimination, it is possible to easily determine the OSF ring region, the region including the void defect, and the defect-free region

본 발명에 의한 실리콘 웨이퍼의 평가 방법은, 상기 실리콘 웨이퍼의 지름 방향을 따라 형성한 복수의 측정 포인트의 각각에 있어서 상기 서멀 도너의 발생 속도를 측정함으로써, 상기 실리콘 웨이퍼의 지름 방향의 결정 결함 맵을 작성하는 것이 바람직하다.A method of evaluating a silicon wafer according to the present invention is a method for evaluating the generation rate of a thermal donor in each of a plurality of measurement points formed along a diametrical direction of the silicon wafer to determine a crystal defect map in the radial direction of the silicon wafer .

본 발명에 의한 실리콘 웨이퍼의 평가 방법은, 상기 실리콘 웨이퍼의 비저항을 측정하고, 상기 비저항을 기초로 캐리어 농도를 어빈 커브(Irvin curve)로부터 구하고, 상기 서멀 도너 발생 열 처리 전후의 캐리어 농도를 기초로 서멀 도너 발생량을 구하고, 상기 서멀 도너 발생 열 처리의 시간과 상기 서멀 도너 발생량의 관계로부터 상기 서멀 도너 발생 속도를 구하는 것이 바람직하다. 이 경우, 상기 실리콘 웨이퍼의 비저항을 4탐침법에 의해 측정하는 것이 바람직하다.A method of evaluating a silicon wafer according to the present invention is characterized in that the resistivity of the silicon wafer is measured and the carrier concentration is determined from the Irvin curve on the basis of the resistivity and based on the carrier concentration before and after the thermal donor- It is preferable to obtain the thermal donor generation rate and to determine the thermal donor generation rate from the relationship between the time of the thermal donor generation heat treatment and the thermal donor generation amount. In this case, it is preferable to measure the resistivity of the silicon wafer by the 4-probe method.

또한, 본 발명에 의한 실리콘 웨이퍼의 제조 방법은, 제1 실리콘 단결정 잉곳을 초크랄스키법에 의해 육성하고, 상기 제1 실리콘 단결정 잉곳으로부터 잘라낸 평가용 실리콘 웨이퍼에 서멀 도너 발생 열 처리를 실시했을 때에 발생하는 서멀 도너의 발생 속도를 측정하고, 당해 서멀 도너의 발생 속도의 측정 결과에 기초하여 상기 평가용 실리콘 웨이퍼 중의 결정 결함 영역의 유무 또는 결정 결함의 종류를 판별하고, 상기 제1 실리콘 단결정 잉곳의 육성 조건 및 상기 평가용 실리콘 웨이퍼 중의 결정 결함 영역의 유무 또는 결정 결함의 종류의 판별 결과에 기초하여, 제2 실리콘 단결정 잉곳의 육성 조건을 조정하고, 상기 제2 실리콘 단결정 잉곳으로부터 제품용 실리콘 웨이퍼를 잘라내는 것을 특징으로 한다.In the method of manufacturing a silicon wafer according to the present invention, when the first silicon single crystal ingot is grown by the Czochralski method and the thermal annealing heat treatment is performed on the silicon wafer for evaluation cut out from the first silicon single crystal ingot Determining the presence or absence of a crystal defect region in the silicon wafer for evaluation or the type of a crystal defect based on the measurement result of the generation rate of the thermal donor, The growth conditions of the second silicon single crystal ingot are adjusted based on the growth conditions and the result of discrimination of the presence or absence of crystal defective regions in the silicon wafer for evaluation or the type of crystal defects, .

본 발명에 의한 실리콘 웨이퍼의 제조 방법은, 상기 제2 실리콘 단결정 잉곳의 육성 조건을 조정함으로써, 무결함 영역을 갖는 상기 제2 실리콘 단결정 잉곳을 육성해도 좋고, 보이드 결함을 포함하는 영역을 갖는 상기 제2 실리콘 단결정 잉곳을 육성해도 좋고, OSF핵을 포함하는 영역을 갖는 상기 제2 실리콘 단결정 잉곳을 육성해도 좋다. 또한 본 발명에 있어서는, 상기 제2 실리콘 단결정 잉곳의 육성 조건으로서, 상기 제2 실리콘 단결정 잉곳의 인상 속도를 조정하는 것이 바람직하다. 이와 같이, 서멀 도너 발생 속도에 기초하는 평가 결과를 이용하여, 여러 가지 타입의 실리콘 웨이퍼를 나누어 만들 수 있다.The method for manufacturing a silicon wafer according to the present invention is a method for growing a silicon single crystal ingot having a defect-free region by adjusting the growth conditions of the second silicon single crystal ingot, 2 silicon single crystal ingot may be grown or the second silicon single crystal ingot having a region including an OSF nucleus may be grown. Further, in the present invention, it is preferable to adjust the pulling rate of the second silicon single crystal ingot as a condition for growing the second silicon single crystal ingot. As described above, various types of silicon wafers can be divided by using evaluation results based on the thermal donor generation speed.

본 발명에 있어서는, 상기 제품용 실리콘 웨이퍼에 도너 킬러 처리를 실시하는 것이 바람직하다. 이에 따르면, 서멀 도너의 영향이 없는 실리콘 웨이퍼 제품을 제공할 수 있다.In the present invention, it is preferable that the silicon wafer for product is subjected to donor killer treatment. According to this, it is possible to provide a silicon wafer product free from the influence of the thermal donor.

본 발명에 의하면, 시간과 비용을 억제하여 간편한 방법으로 실리콘 웨이퍼의 결정 결함 영역의 유무 및 결정 결함의 종류를 평가하는 것이 가능한 실리콘 웨이퍼의 평가 방법 및 제조 방법을 제공할 수 있다.According to the present invention, it is possible to provide a method and a method for evaluating a silicon wafer capable of evaluating the presence or absence of crystal defect regions of a silicon wafer and the types of crystal defects by a simple method while suppressing time and cost.

도 1은, 본 발명의 실시 형태에 의한 실리콘 웨이퍼의 제조 방법을 설명하기 위한 플로우 차트이다.
도 2는, V/G와 결정 결함의 종류 및 분포의 일반적인 관계를 나타내는 도면이다.
도 3은, 서멀 도너 발생 속도 측정 공정을 나타내는 플로우 차트이다.
도 4는, 웨이퍼 중의 결정 결함 영역의 유무 및 결정 결함의 종류의 판별 공정을 나타내는 플로우 차트이다.
도 5는, 상기 웨이퍼 샘플 A1∼A3, B1∼B3의 서멀 도너 발생 속도와 서멀 도너 발생 열 처리 시간의 관계를 나타내는 그래프이다.
도 6은, 450℃에서 4시간의 서멀 도너 발생 열 처리를 실시했을 때의, OSF링 발생 영역, 보이드 결함을 포함하는 영역, 무결함 영역에서의, 서멀 도너 발생 속도와 산소 농도의 관계를 구한 결과를 나타내는 그래프이다.
도 7은, 도 6에 있어서, 도너 킬러 처리 없음의 웨이퍼의 각 측정 포인트에서의 서멀 도너 발생 속도를 도너 킬러 처리 있음의 웨이퍼의 동일 측정 포인트에서의 서멀 도너 발생 속도로 규격화한 그래프이다.1 is a flowchart for explaining a method of manufacturing a silicon wafer according to an embodiment of the present invention.
2 is a diagram showing a general relationship between V / G and the kind and distribution of crystal defects.
3 is a flowchart showing a process of measuring the thermal donor generation rate.
4 is a flowchart showing the step of discriminating the presence or absence of a crystal defect region in a wafer and the kind of a crystal defect.
5 is a graph showing the relationship between the thermal donor generation rate of the wafer samples A1 to A3 and B1 to B3 and the thermal donor-generating heat treatment time.
6 shows the relationship between the rate of occurrence of a thermal donor and the oxygen concentration in the OSF ring generation region, the region including the void defect, and the non-defect region when the thermal donor generation heat treatment was performed at 450 캜 for 4 hours Fig.
FIG. 7 is a graph in which the thermal donor generation rate at each measurement point of the wafer without the donor killer treatment is normalized by the thermal donor occurrence rate at the same measurement point of the wafer with donor killer treatment, in FIG.

(발명을 실시하기 위한 형태)(Mode for carrying out the invention)

이하, 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대해서 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은, 본 발명의 실시 형태에 의한 실리콘 웨이퍼의 제조 방법을 설명하기 위한 플로우 차트이다.1 is a flowchart for explaining a method of manufacturing a silicon wafer according to an embodiment of the present invention.

도 1에 나타내는 바와 같이, 본 실시 형태에 의한 실리콘 단결정의 제조 방법은, 실리콘 단결정 잉곳을 CZ법에 의해 육성하는 결정 육성 공정(S11)과, 실리콘 단결정 잉곳으로부터 실리콘 웨이퍼를 잘라내는 슬라이스 공정(S12)과, 실리콘 웨이퍼의 결정 결함 영역의 평가가 필요한 경우에 행해지는 서멀 도너 발생 속도 측정 공정(S13Y, S14)과, 서멀 도너의 발생 속도의 측정 결과로부터 결정 결함 영역의 유무 및 결정 결함의 종류를 판별하는 판별 공정(S15)과, 결정 결함 영역의 유무 및 결정 결함의 종류의 판별 결과에 기초하여 후속의 실리콘 단결정 잉곳의 육성 조건을 조정하는 조정 공정(S16Y, S17)을 갖고 있다.As shown in Fig. 1, the method for producing a silicon single crystal according to the present embodiment includes a crystal growing step (S11) for growing a silicon single crystal ingot by the CZ method, a slicing step (S12) for cutting the silicon wafer from the silicon single crystal ingot (S13Y, S14) which are performed when it is necessary to evaluate the crystal defect regions of the silicon wafer, and the presence or absence of crystal defect regions and the types of crystal defects (S15) for adjusting the growth conditions of the silicon single crystal ingot, and adjustment steps (S16Y, S17) for adjusting the growth conditions of the subsequent silicon single crystal ingot on the basis of the presence or absence of crystal defective regions and the result of discrimination of the type of crystal defects.

또한 본 실시 형태에 의한 실리콘 단결정의 제조 방법은, 실리콘 웨이퍼의 평가가 불필요한 경우에 행해지는 도너 킬러 처리 공정(S18)과, 도너 킬러 처리 후의 실리콘 웨이퍼에 대하여 행해지는 경면 연마 등의 제품 가공 공정(S19)을 갖고 있다.The method for manufacturing a silicon single crystal according to the present embodiment is characterized in that it includes a donor killer treatment step (S18) performed when evaluation of a silicon wafer is unnecessary, a product processing step (such as a mirror polishing performed on the silicon wafer after the donor killer treatment S19).

CZ법에 의해 육성되는 실리콘 단결정에 포함되는 결정 결함의 종류나 분포는, 실리콘 단결정의 인상 속도 V와 인상 축 방향의 결정 내 온도 구배 G의 비 V/G에 의존한다. 그 때문에, 실리콘 단결정 중의 결정 품질을 제어하기 위해서는 V/G를 정밀하게 제어할 필요가 있다. 그러나, 어느 조건하에서 육성된 실리콘 단결정 잉곳(제1 실리콘 단결정 잉곳)이 소망하는 결정 품질을 갖는지 어떤지는, 실제로 결정 품질을 평가해보지 않으면 알 수 없다.The kind and distribution of the crystal defects contained in the silicon single crystal grown by the CZ method depend on the ratio V / G of the pulling rate V of the silicon single crystal and the temperature gradient G in the pulling axis direction. Therefore, it is necessary to precisely control V / G in order to control the crystal quality in the silicon single crystal. Whether or not the silicon single crystal ingot (first silicon single crystal ingot) grown under which condition has a desired crystal quality can not be known unless the crystal quality is actually evaluated.

그래서 본 실시 형태에서는 실리콘 단결정 잉곳으로부터 잘라낸 웨이퍼 중의 결정 결함 영역의 유무 및 결정 결함의 종류를 평가한다. 결정 결함 영역의 유무 및 결정 결함의 종류를 평가한 결과, 소망하는 결정 품질을 충족하지 않는 경우에는, 이 평가 결과가 후속의 실리콘 단결정 잉곳(제2 실리콘 단결정 잉곳)의 육성 공정에 피드백되어, 소망하는 결정 품질이 되도록 결정 인상 속도 V 등의 결정 육성 조건이 조정된다.Thus, in the present embodiment, the presence or absence of crystal defect regions in a wafer cut out from a silicon single crystal ingot and the kinds of crystal defects are evaluated. If the desired crystal quality is not satisfied as a result of evaluating the presence or absence of the crystal defect region and the type of crystal defects, this evaluation result is fed back to the subsequent step of growing the silicon single crystal ingot (second silicon single crystal ingot) The crystal growth conditions such as the crystal pulling speed V and the like are adjusted.

도 2는, V/G와 결정 결함의 종류 및 분포의 일반적인 관계를 나타내는 도면이다.2 is a diagram showing a general relationship between V / G and the kind and distribution of crystal defects.

도 2에 나타내는 바와 같이, V/G가 큰 경우에는 공공이 과잉해져, 공공의 응집체인 보이드 결함이 발생한다. 보이드 결함은 일반적으로 COP(Crystal Originated Particle)라고 칭해지는 결정 결함이다. 한편, V/G가 작은 경우에는 격자 간 실리콘 원자가 과잉해져, 격자 간 실리콘의 응집체인 전위 클러스터가 발생한다. 따라서, COP도 전위 클러스터도 포함하지 않는 단결정을 제조하기 위해서는, 단결정의 지름 방향 및 길이 방향(결정 성장 방향)의 양쪽에 대하여 V/G를 제어하지 않으면 안 된다.As shown in Fig. 2, when V / G is large, the vacancy becomes excessive and a void defect as a public aggregate occurs. The void defects are crystal defects commonly referred to as COP (Crystal Originated Particle). On the other hand, when V / G is small, the interstitial silicon atoms become excessive, and dislocation clusters which are agglomerates of interstitial silicon are generated. Therefore, in order to produce a single crystal not including neither COP nor dislocation clusters, it is necessary to control V / G with respect to both the diameter direction and the longitudinal direction (crystal growth direction) of the single crystal.

결정 인상 속도 V는 단결정의 지름 방향의 어느 위치에서도 일정하기 때문에, 지름 방향의 결정 내 온도 구배 G를 소정의 범위 내에 들어가게 하기 위해서는, 챔버 내에 적절한 고온 영역(핫 존)을 구축할 필요가 있다. 지름 방향의 결정내 온도 구배 G는, 실리콘 융액의 상방에 형성된 열 차폐체에 의해 제어되고, 이에 따라 고액(固液) 계면 부근에 적절한 핫 존을 구축할 수 있다. 한편, 길이 방향의 결정 내 온도 구배 G는 핫 존 구조뿐만 아니라 결정 인상 속도 V에 의존하기 때문에, 단결정 인상 속도 V를 조정할 필요가 있다. 현재는, 결정 인상 속도 V를 엄밀하게 제어함으로써, COP나 전위 클러스터를 포함하지 않는 직경 300㎜의 실리콘 단결정이 양산되고 있다.Since the crystal pulling rate V is constant at any position in the radial direction of the single crystal, it is necessary to construct a suitable high-temperature region (hot zone) in the chamber in order to make the temperature gradient G in the crystal in the radial direction fall within a predetermined range. The temperature gradient G in the crystal in the radial direction is controlled by the heat shield formed above the silicon melt, and accordingly, an appropriate hot zone can be formed near the solid (liquid) interface. On the other hand, since the temperature gradient G in the longitudinal direction depends not only on the hot zone structure but also on the crystal pulling rate V, it is necessary to adjust the single crystal pulling rate V. Presently, by strictly controlling the crystal pulling speed V, a silicon single crystal having a diameter of 300 mm, which does not include COPs or dislocation clusters, is mass-produced.

그러나, V/G를 제어하여 인상된 COP 및 전위 클러스터를 포함하지 않는 실리콘 웨이퍼는 그의 전체 면이 결코 균질하지 않고, 열 처리된 경우의 거동이 상이한 복수의 영역을 포함하고 있다. 예를 들면, COP가 발생하는 영역과 전위 클러스터가 발생하는 영역의 사이에는, V/G가 큰 쪽으로부터 순서로, OSF 영역, Pv 영역, Pi 영역의 3개의 영역이 존재한다.However, the silicon wafer which does not include the COP and dislocation clusters pulled up by controlling the V / G includes a plurality of regions in which the entire surface is never homogeneous and the behavior in the case of heat treatment is different. For example, between the region where the COP is generated and the region where the dislocation cluster occurs, there are three regions, that is, the OSF region, the Pv region, and the Pi region, in order from the larger V / G.

OSF 영역이란, as-grown 상태(단결정 성장 후에 어떤 열 처리도 행하고 있지 않은 상태)로 판 형상 산소 석출물(OSF핵)을 포함하고 있고, 1000∼1200℃의 고온에서 열 산화 처리한 경우에 OSF가 발생하는 영역이다. Pv 영역이란, as-grown 상태로 산소 석출핵을 포함하고 있고, 저온 및 고온(예를 들면 800℃와 1000℃)의 2단계의 열 처리를 실시한 경우에 산소 석출물이 발생하기 쉬운 영역이다. Pi 영역이란, as-grown 상태로 산소 석출핵을 거의 포함하고 있지 않고, 열 처리를 실시해도 산소 석출물이 발생하기 어려운 영역이다.The OSF region includes plate-like oxygen precipitates (OSF nuclei) in an as-grown state (a state in which no heat treatment is performed after the growth of a single crystal), and when the thermal oxidation treatment is performed at a high temperature of 1000 to 1200 占 폚, It is the area that occurs. The Pv region is an area in which oxygen precipitation nuclei are likely to occur when two-step heat treatment is performed at a low temperature and a high temperature (for example, 800 DEG C and 1000 DEG C) in an as-grown state. The Pi region is an area in which the oxide precipitation nuclei are hardly contained in an as-grown state and is hard to generate oxygen precipitates even when heat treatment is performed.

상기와 같이, V/G의 제어는, 주로 인상 속도 V를 조정함으로써 행해진다. 예를 들면, 무결함 영역을 주로 포함하는 웨이퍼를 요망하고 있음에도 불구하고, 보이드 결함을 포함하는 영역이나 OSF링 영역을 많이 포함하는 웨이퍼가 제조된 경우에는, V/G가 지나치게 크다고 판단하여, 결정 인상 속도 V를 작게 한다. 반대로 OSF링 영역을 주로 포함하는 웨이퍼를 요망하고 있음에도 불구하고 무결함 영역을 많이 포함하는 웨이퍼가 제조된 경우에는, V/G가 지나치게 작다고 판단하여, 결정 인상 속도 V를 크게 한다. 이러한 인상 속도 V의 조정에 의해, 소망하는 결정 품질을 갖는 실리콘 단결정 잉곳을 제조할 수 있다.As described above, the control of V / G is performed mainly by adjusting the pulling speed V. For example, when a wafer including a void defect or a large number of OSF ring regions is fabricated although a wafer mainly including a defect-free region is desired, it is determined that V / G is excessively large, The pulling speed V is decreased. On the contrary, when a wafer including a large number of defect-free regions is produced despite the fact that a wafer mainly including an OSF ring region is desired, it is determined that V / G is excessively small and the crystal pulling rate V is increased. By adjusting the pulling rate V, a silicon single crystal ingot having a desired crystal quality can be produced.

실리콘 단결정 잉곳이 소망하는 결정 품질을 충족하는지 어떤지를 판단하기 위해, 본 실시 형태에 있어서는, 당해 잉곳으로부터 잘라낸 실리콘 웨이퍼 중의 서멀 도너의 시간 변화를 측정한다.In order to determine whether or not the silicon single crystal ingot satisfies the desired crystal quality, in this embodiment, the time change of the thermal donor in the silicon wafer cut out from the ingot is measured.

CZ법에 있어서, 실리콘 단결정은, 석영 도가니에 충전한 다결정 실리콘 원료를 용해하여, 그 융액으로부터 육성되기 때문에, 석영 도가니로부터 용출된 산소를 통상 10×1017atoms/㎤(ASTM F-121, 1979) 정도 함유하고 있다. 이 산소는, 웨이퍼에 결정 결함을 발생시켜, 디바이스의 특성 불량의 원인이 되지만, 한편으로는 디바이스의 제조 과정에 있어서 웨이퍼의 강도를 높여 변형을 억제하거나, 디바이스의 동작 불량의 원인이 되는 중금속을 트랩하는 게터링 작용을 갖는 산소 석출물을 웨이퍼 내부에 형성시키는 등, 복잡하게 작용한다.In the CZ method, since silicon single crystal is grown from a melt of a polycrystalline silicon raw material filled in a quartz crucible, the amount of oxygen eluted from the quartz crucible is generally 10 10 17 atoms / cm 3 (ASTM F-121, 1979 ). This oxygen generates crystal defects in the wafer, which causes defective characteristics of the device. On the other hand, the oxygen increases the strength of the wafer in the manufacturing process of the device, suppressing deformation, or causing heavy metals And forming an oxide precipitate having a gettering action for trapping inside the wafer.

통상, 실리콘 중의 산소 원자는 전기적으로 중성으로서, 그 전기 저항에 영향을 미치지 않는다. 그러나, CZ법으로 제조한 실리콘 단결정은 석영 도가니를 이용하여 육성되기 때문에, 결정 중에 과포화인 산소를 함유하고, 450℃ 전후의 저온에서 열 처리하면 수개의 산소 원자가 모여 산소 클러스터를 형성하여, 전자를 방출하는 도너가 되는 것이 알려져 있다.Normally, oxygen atoms in silicon are electrically neutral and do not affect their electrical resistance. However, the silicon single crystal produced by the CZ method is grown using a quartz crucible. Therefore, when the crystal contains oxygen that is supersaturated in the crystal and is subjected to heat treatment at a low temperature of about 450 캜, several oxygen atoms gather to form an oxygen cluster, It is known to be a donor to emit.

450℃ 전후의 열 처리에 의해 형성되는 서멀 도너는 점 결함의 영향을 받아, 공공 우세 영역(COP 영역, OSF링 영역)과 무결함 영역의 점 결함 농도의 차이에 따라 서멀 도너 발생 속도가 상이하다. 그래서 본 실시 형태에서는, 실리콘 웨이퍼 중에 발생하는 서멀 도너의 발생 속도에 기초하여, 실리콘 웨이퍼 중의 결정 결함 영역의 유무 및 결정 결함의 종류를 판별하는 것이다.The thermal donor formed by the heat treatment around 450 캜 is influenced by the point defect and the thermal donor generation speed differs depending on the difference of the point defect concentration in the vacancy dominant region (COP region, OSF ring region) and the non-defective region . Thus, in this embodiment, the presence or absence of a crystal defect region in a silicon wafer and the kind of a crystal defect are determined based on the generation rate of a thermal donor generated in the silicon wafer.

서멀 도너 발생 속도 측정 공정(S14)에서는, 슬라이스 공정(S12)에 의해 잉곳으로부터 연속하여 잘라내진 2매의 평가용 실리콘 웨이퍼를 준비한다. 2매의 평가용 웨이퍼는, 잉곳으로부터 와이어 소에 의해 잘라내지고, 결점 연마가 실시된 웨이퍼인 것이 바람직하다. 그리고, 한쪽의 웨이퍼(제1 웨이퍼)에는 도너 킬러 처리를 미리 실시하는 일 없이 서멀 도너 발생 열 처리 공정을 행하고, 또 다른 한쪽의 웨이퍼(제2 웨이퍼)에는 도너 킬러 처리를 미리 실시한 후에 서멀 도너 발생 열 처리를 행하고, 이들 제1 및 제2 웨이퍼의 각각의 서멀 도너 발생 열 처리 전후에서의 비저항의 변화로부터 서멀 도너 발생 속도가 구해진다.In the thermal donor generation speed measuring step (S14), two pieces of silicon wafers for evaluation, which are successively cut out from the ingot by the slicing step (S12), are prepared. It is preferable that the two evaluation wafers are wafers cut from the ingot by wire saw and subjected to defect polishing. Then, a thermal donor-generating heat treatment step is performed on one of the wafers (the first wafer) without performing the donor killer process in advance, and a thermal donor is generated after the donor killer treatment is performed on the other wafer And the thermal donor generation rate is obtained from the change in resistivity before and after the thermal donor-generating heat treatment of each of the first and second wafers.

도 3은, 서멀 도너 발생 속도 측정 공정을 나타내는 플로우 차트이다.3 is a flowchart showing a process of measuring the thermal donor generation rate.

도 3에 나타내는 바와 같이, 서멀 도너 발생 속도 측정 공정(S14)은, as-grown 상태의 제1 및 제2 웨이퍼를 준비하는 준비 공정(S20), 제1 웨이퍼의 비저항을 측정하는 비저항 측정 공정(S21)과, 비저항 측정 후의 제1 웨이퍼에 서멀 도너 발생 열 처리를 행하는 서멀 도너 발생 열 처리 공정(S22)과, 서멀 도너 발생 열 처리 후의 제1 웨이퍼의 비저항을 측정하는 비저항 측정 공정(S23)과, 서멀 도너 발생 열 처리 전후의 2개의 비저항 측정값으로부터 제1 서멀 도너 발생 속도를 산출하는 공정(S24)을 갖고 있다.As shown in Fig. 3, the thermal donor generation speed measuring step S14 includes a preparing step S20 for preparing the first and second wafers in the as-grown state, a resistivity measuring step for measuring the resistivity of the first wafer A resistivity measuring step S23 for measuring a resistivity of the first wafer after the thermal donor-generating heat treatment; and a resistivity measuring step S23 for measuring the resistivity of the first wafer after the thermal donor- , And a step (S24) of calculating the first thermal donor generation speed from the two resistivity measurement values before and after the thermal donor generation heat treatment.

또한 서멀 도너 발생 속도 측정 공정(S14)은, 제2 웨이퍼에 도너 킬러 처리를 행하는 공정(S25)과, 도너 킬러 처리 후의 제2 웨이퍼의 비저항을 측정하는 저항 측정 공정(S26)과, 비저항 측정 후의 제2 웨이퍼에 제1 웨이퍼와 동일한 서멀 도너 발생 열 처리를 행하는 서멀 도너 발생 열 처리 공정(S27)과, 서멀 도너 발생 열 처리 후의 제2 웨이퍼의 비저항을 측정하는 비저항 측정 공정(S28)과, 서멀 도너 발생 열 처리 전후의 2개의 비저항 측정값으로부터 제2 서멀 도너 발생 속도를 산출하는 공정(S29)을 갖고 있다.The thermal donor generation speed measuring step S14 includes a step S25 of performing a donor killer process on the second wafer, a resistance measuring step S26 of measuring a resistivity of the second wafer after the donor killer process, A thermal donor generating heat treatment step (S27) for performing the same thermal donor generation heat treatment on the second wafer as the first wafer, a specific resistance measurement step (S28) for measuring the specific resistance of the second wafer after the thermal donor generation heat treatment, And a step (S29) of calculating the second thermal donor generation speed from the two resistivity measurement values before and after the donor generation heat treatment.

서멀 도너 발생 열 처리의 온도는 430∼480℃인 것이 바람직하고, 450℃인 것이 특히 바람직하다. 또한 서멀 도너 발생 열 처리의 시간은 1∼4시간인 것이 바람직하고, 2∼4시간인 것이 더욱 바람직하다. 도너 킬러 처리는, 예를 들면 600∼700℃의 불활성 가스 분위기 중에서 행하는 단시간의 열 처리이며, 열 처리 시간은 예를 들면 15분 정도이다.The temperature of the thermal donor-generating heat treatment is preferably 430 to 480 캜, particularly preferably 450 캜. Further, the time for the thermal donor generation heat treatment is preferably 1 to 4 hours, more preferably 2 to 4 hours. The donor killer treatment is a short-time heat treatment performed in an inert gas atmosphere at 600 to 700 占 폚, for example, and the heat treatment time is, for example, about 15 minutes.

실리콘 웨이퍼면 내의 비저항은, 소위 4탐침법에 의해 측정할 수 있다. 측정한 비저항을 기초로 캐리어 농도를 어빈 커브로부터 구하고, 서멀 도너 발생 열 처리 전후의 캐리어 농도를 기초로 서멀 도너 발생량을 구하고, 서멀 도너 발생 열 처리의 시간과 서멀 도너 발생량의 관계로부터 서멀 도너 발생 속도를 구할 수 있다.The resistivity in the silicon wafer plane can be measured by the so-called 4-probe method. Based on the measured resistivity, the carrier concentration is obtained from the Irvin curve, and the amount of generated thermal donor is determined based on the carrier concentration before and after the thermal donor generating heat treatment. Based on the relationship between the time of the thermal donor generating heat treatment and the amount of generated thermal donor, Can be obtained.

본 실시 형태에 있어서는, 실리콘 웨이퍼의 지름 방향을 따라 복수의 측정 포인트를 설정하고, 각 측정 포인트에 있어서 저항 측정을 행하여, 측정 결과로부터 서멀 도너의 발생 속도를 산출하는 것이 바람직하다. 이렇게 하여 측정 포인트 마다 결정 결함 영역의 유무 및 결정 결함의 종류를 평가함으로써, 실리콘 웨이퍼의 지름 방향의 결함 맵을 작성할 수 있다.In the present embodiment, it is preferable to set a plurality of measurement points along the radial direction of the silicon wafer, measure the resistance at each measurement point, and calculate the generation rate of the thermal donor from the measurement results. In this way, the presence or absence of crystal defect regions and the types of crystal defects are evaluated for each measurement point, thereby making it possible to create a defect map in the radial direction of the silicon wafer.

도 4는, 웨이퍼 중의 결정 결함 영역의 유무 및 결정 결함의 종류의 판별 공정을 나타내는 플로우 차트이다.4 is a flowchart showing the step of discriminating the presence or absence of a crystal defect region in a wafer and the kind of a crystal defect.

도 4에 나타내는 바와 같이, 결정 결함 영역의 유무 및 결정 결함의 종류의 판별 공정(S15)에서는, 제2 서멀 도너 발생 속도에 대한 제1 서멀 도너 발생 속도의 비를 산출하여(S30), 이 값이 1.3 이상 1.7 미만인 경우에는 무결함 영역이라고 판별하고(S31Y, S34), 1.7 이상 1.9 미만인 경우에는 보이드 결함을 포함하는 영역이라고 판별하고(S31N, S32Y, S35), 1.9 이상 2.3 미만이려면 OSF핵을 포함하는 영역이라고 판별한다(S31N, S32N, S33Y, S36). 또한 어느 수치 범위에도 해당하지 않는 경우에는 판별 불가(S31N, S32N, S33N, S37)라고 판별한다.4, in the discrimination step S15 of the presence or absence of crystal defect regions and the type of crystal defects, the ratio of the first thermal donor generation speed to the second thermal donor generation speed is calculated (S30) (S31N, S32Y, S35). If it is 1.9 or more and less than 2.3, it is judged that the region is a defect-free region, and if it is less than 1.7, (S31N, S32N, S33Y, S36). If it is not within any numerical range, it is discriminated that it can not be discriminated (S31N, S32N, S33N, S37).

이상 설명한 바와 같이, 본 실시 형태에 의한 실리콘 웨이퍼의 평가 방법은, CZ법에 의해 육성된 실리콘 단결정 잉곳으로부터 실리콘 웨이퍼를 잘라내고, 실리콘 웨이퍼에 서멀 도너 발생 열 처리를 실시했을 때에 발생하는 서멀 도너의 발생 속도를 측정하고, 당해 서멀 도너의 발생 속도에 기초하여 결정 결함 영역의 유무 또는 결정 결함의 종류를 판별하기 때문에, OSF핵을 포함하는 영역, 보이드 결함을 포함하는 영역, 또는 무결함 영역을 단시간에 간편하게 판별할 수 있다. 또한, 종래의 평가 방법과 같이 예를 들면 구리의 데코레이션을 실시할 필요도 없고, 비교적 단시간의 저온 열 처리로 평가가 가능하고, 시간과 비용을 억제하여 간편한 방법으로 실리콘 웨이퍼의 결정 결함 영역의 유무 및 결정 결함의 종류를 평가할 수 있다.As described above, in the evaluation method of the silicon wafer according to the present embodiment, the silicon wafer is cut out from the silicon single crystal ingot grown by the CZ method, and the thermal donor generated when the thermal donor generating heat treatment is performed on the silicon wafer The occurrence speed of the thermal donor is measured and the presence or absence of the crystal defect region or the kind of crystal defect is determined based on the generation rate of the thermal donor. Therefore, the region including the OSF nucleus, the region including the void defect, Can be easily distinguished. Further, it is not necessary to decorate copper, for example, as in the conventional evaluation method, and it is possible to evaluate by a comparatively short time low-temperature heat treatment, and the time and cost can be suppressed, And the kind of crystal defects can be evaluated.

또한, 본 실시 형태에 의한 실리콘 웨이퍼의 제조 방법은, 선행의 실리콘 단결정 잉곳으로부터 잘라낸 평가용 실리콘 웨이퍼의 서멀 도너 발생 속도를 측정하고, 당해 서멀 도너 발생 속도의 측정 결과에 기초하여 평가용 실리콘 웨이퍼 중의 결정 결함 영역의 유무 또는 결정 결함의 종류를 판별하고, 이 판별 결과에 기초하여 후속의 실리콘 단결정 잉곳의 육성 조건을 조정하기 때문에, 결정 육성 조건을 간편하게 최적화할 수 있다.The method of manufacturing a silicon wafer according to the present embodiment is characterized in that the rate of occurrence of a thermal donor of a silicon wafer for evaluation cut out from a preceding silicon single crystal ingot is measured and based on the result of measurement of the rate of occurrence of the thermal donor, The crystal growth conditions can be easily optimized because the presence or absence of crystal defect regions or the type of crystal defects is discriminated and the growth conditions of the subsequent silicon single crystal ingot are adjusted based on the discrimination result.

이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은, 상기의 실시 형태에 한정되는 일 없이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하고, 그들도 본 발명의 범위 내에 포함되는 것인 것은 말할 필요도 없다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention. Needless to say, they are included in the scope.

예를 들면, 상기 실시 형태에 있어서는, 서멀 도너 발생 속도 측정 공정(S14)에 있어서 실리콘 단결정 잉곳으로부터 잘라낸 제1 및 제2 실리콘 웨이퍼를 준비하고, 제2 웨이퍼에 대하여 도너 킬러 처리(S25)의 후에 서멀 도너 발생 열 처리(S27)를 행하여 제2 서멀 도너 발생 속도를 산출하고 있지만, 본 발명에서는 그러한 제2 서멀 도너 발생 속도의 산출 공정을 생략하는 것도 가능하다. 즉, 제2 실리콘 웨이퍼와 동등한 다른 실리콘 웨이퍼에 도너 킬러 처리 및 서멀 도너 발생 열 처리를 행하여 제2 서멀 도너 발생 속도를 미리 산출한 것을 데이터 베이스화해두고, 제2 서멀 도너 발생 속도에 대해서는 데이터 베이스로부터 판독한 것을 이용하여, 제1 서멀 도너 발생 속도만을 측정하여, 결정 결함 영역의 유무 및 결정 결함의 종류를 평가하도록 해도 좋다.For example, in the above embodiment, the first and second silicon wafers cut out from the silicon single crystal ingot are prepared in the thermal donor generation speed measuring step (S14), and after the donor killer process (S25) is performed on the second wafers The thermal donor generating heat treatment (S27) is performed to calculate the second thermal donor generating speed, but in the present invention, such a step of calculating the second thermal donor generating speed can be omitted. That is, donor killer processing and thermal donor generation heat treatment are performed on other silicon wafers equivalent to the second silicon wafers so that the second thermal donor generation speed is calculated in advance, and the second thermal donor generation speed is calculated from the database The readout may be used to measure only the first thermal donor generation rate to evaluate the presence or absence of crystal defect regions and the type of crystal defects.

실시예Example

결정 결함의 종류가 서멀 도너 발생 속도에 주는 영향을 평가했다. 이 평가 시험에서는, 직경 300㎜, 면 방위 (100)의 P형 실리콘 단결정 잉곳을 CZ법에 의해 육성했다. 그때, OSF링 발생 영역이 포함되도록 V/G를 제어하면서 실리콘 단결정 잉곳을 육성했다. 이 실리콘 단결정 잉곳의 산소 농도는 5×1017∼20×1017atoms/㎤(ASTM F-121, 1979)였다. 이 실리콘 단결정 잉곳을 슬라이스함으로써, OSF링 발생 영역을 포함하는 2매의 실리콘 웨이퍼의 샘플 A1, B1을 얻었다. 여기에서, OSF링 발생 영역이란, 평가 열 처리 후에 OSF링이 발생하는 영역을 말하며, as-grown 상태로 OSF핵을 포함하는 영역을 말한다.The influence of the type of crystal defects on the rate of occurrence of thermal donors was evaluated. In this evaluation test, a P-type silicon single crystal ingot having a diameter of 300 mm and a plane orientation (100) was grown by the CZ method. At this time, the silicon monocrystalline ingot was grown while controlling the V / G to include the OSF ring generation region. The oxygen concentration of the silicon single crystal ingot was 5 × 10 17 to 20 × 10 17 atoms / cm 3 (ASTM F-121, 1979). By slicing the silicon single crystal ingot, samples A1 and B1 of two silicon wafers including the OSF ring generation region were obtained. Here, the OSF ring generation area refers to an area where an OSF ring occurs after evaluation thermal processing, and refers to an area containing OSF nuclei in an as-grown state.

보이드 결함이 존재하는 영역이 포함되도록 V/G를 제어한 점 이외는 샘플 A1, B1과 동일한 조건하에서 실리콘 단결정 잉곳을 육성하고, 이 실리콘 단결정 잉곳을 슬라이스함으로써, 보이드 결함이 존재하는 영역을 포함하는 2매의 실리콘 웨이퍼의 샘플 A2, B2를 얻었다.The silicon single crystal ingot is grown under the same conditions as in the samples A1 and B1 except that the V / G is controlled so that the void defect exists, and by slicing the silicon single crystal ingot, Samples A2 and B2 of two silicon wafers were obtained.

무결함 영역이 되도록 V/G를 제어한 점 이외는 샘플 A1, B1과 동일한 조건하에서 실리콘 단결정 잉곳을 제작하고, 이 실리콘 단결정 잉곳을 슬라이스함으로써, 무결함 영역으로 이루어지는 2매의 실리콘 웨이퍼의 샘플 A3, B3을 얻었다.A silicon single crystal ingot was produced under the same conditions as the samples A1 and B1 except that V / G was controlled to be a defect-free region. By slicing the silicon single crystal ingot, two samples of silicon wafers A3 , B3.

그 후, 실리콘 웨이퍼의 샘플 B1, B2, B3의 결정 육성 중에 발생한 서멀 도너를 소거하기 위해, 700℃의 질소 분위기에서 15분의 도너 킬러 처리를 행했다.Thereafter, donor killer treatment was performed for 15 minutes in a nitrogen atmosphere at 700 占 폚 in order to erase the thermal donor that occurred during crystal growth of the samples B1, B2, and B3 of the silicon wafer.

도너 킬러 처리 없음의 프로세스에 의해 각각 준비한 실리콘 웨이퍼의 샘플 A1∼A3(실시예 1∼3) 그리고 도너 킬러 처리 있음의 프로세스에 의해 각각 준비한 실리콘 웨이퍼의 샘플 B1∼B3(비교예 1∼3)에 450℃의 질소 분위기에서 서멀 도너 발생 열 처리를 행하여, 서멀 도너를 발생시켰다.Samples A1 to A3 (Examples 1 to 3) of silicon wafers prepared respectively by processes without donor-killer treatment and Samples B1 to B3 (Comparative Examples 1 to 3) of silicon wafers prepared respectively by processes with donor killer treatment A thermal donor generating heat treatment was performed in a nitrogen atmosphere at 450 캜 to generate a thermal donor.

JIS H 0602: 1995에 규정된 4탐침법에 의한 비저항률 측정 방법에 따라, 각 실리콘 웨이퍼의 샘플 A1∼A3, B1∼B3의 비저항을 측정하고, 이 비저항을 기초로 캐리어 농도를 어빈 커브로부터 구했다. 추가로, 서멀 도너 발생 열 처리 전후의 캐리어 농도를 기초로, 서멀 도너 발생량을 구하고, 추가로 열 처리 시간과 서멀 도너 발생량의 관계로부터 서멀 도너 발생 속도를 구했다.Resistivity of each of the samples A1 to A3 and B1 to B3 of each silicon wafer was measured according to the specific resistivity measurement method according to the 4-probe method prescribed in JIS H 0602: 1995, and the carrier concentration was obtained from the Irvin curve on the basis of this resistivity . Further, the amount of generated thermal donor was determined on the basis of the carrier concentration before and after the thermal donor generating heat treatment, and the rate of generation of the thermal donor was further determined from the relationship between the heat treatment time and the amount of generated thermal donor.

도 5는, 상기 웨이퍼 샘플 A1∼A3, B1∼B3의 서멀 도너 발생 속도와 서멀 도너 발생 열 처리 시간의 관계를 나타내는 그래프로서, 가로축은 열 처리 시간(h), 세로축은 서멀 도너 발생 속도(㎝－3/h)를 각각 나타내고 있다. 또한 특히, 이 그래프는 산소 농도가 11×1017atoms/㎤의 조건을 충족하는 웨이퍼만으로 집계한 것이다.5 is a graph showing the relationship between the thermal donor generation rate of the wafer samples A1 to A3 and B1 to B3 and the thermal donor-generating heat treatment time, wherein the horizontal axis represents the heat treatment time (h), and the vertical axis represents the thermal donor generation rate -3 / h), respectively. Particularly, this graph is obtained by collecting only wafers satisfying the conditions of oxygen concentration of 11 × 10 17 atoms / cm 3.

도 5에 나타내는 바와 같이, 열 처리 시간이 4시간 이내에서는, OSF링 발생 영역, 보이드 결함을 포함하는 영역 및, 무결함 영역 모두, 도너 킬러 처리 있음(샘플 B1, B2, B3)보다도 도너 킬러 처리 없음(샘플 A1, A2, A3)의 쪽이 서멀 도너 발생 속도는 컸다. 또한, 도너 킬러 처리에서는 어느 영역에서도 서멀 도너 발생 속도는 동일했지만, 도너 킬러 처리 없음에서는, OSF링 발생 영역, 보이드 결함을 포함하는 영역, 무결함 영역의 순으로 서멀 도너 발생 속도는 커졌다. 열 처리 시간이 4시간을 초과하면, 도너 킬러 처리 없음에서는 서멀 도너 발생 속도는 일단 상승한 후 감소했다. 한편으로, 도너 킬러 처리 있음에서는 서멀 도너 발생 속도는 감소하고, 16시간 이후는 모든 조건에서 서멀 도너 발생 속도는 동일해졌다.As shown in Fig. 5, when the heat treatment time is within 4 hours, the OSF ring generation region, the region including the void defect, and the non-defect region both undergo donor killer processing (samples B1, B2, B3) None of the samples (samples A1, A2, A3) had a higher thermal donor generation rate. In the donor killer process, the thermal donor generation speed was the same in all regions. However, in the absence of the donor killer process, the rate of occurrence of the thermal donor in the OSF ring generation region, the region including the void defect, and the defect- When the heat treatment time exceeded 4 hours, the rate of occurrence of the thermal donor was once increased and then decreased in the absence of the donor killer treatment. On the other hand, the rate of occurrence of the thermal donor decreases with the donor killer process, and the rate of occurrence of the thermal donor becomes equal after 16 hours.

도 6은, 450℃에서 4시간의 서멀 도너 발생 열 처리를 실시했을 때의, OSF링 발생 영역, 보이드 결함을 포함하는 영역, 무결함 영역에서의, 서멀 도너 발생 속도와 산소 농도의 관계를 구한 결과를 나타내는 그래프로서, 가로축은 산소 농도(×1017atoms/㎤), 세로축은 서멀 도너 발생 속도(㎝－3/h)를 각각 나타내고 있다.6 shows the relationship between the rate of occurrence of a thermal donor and the oxygen concentration in the OSF ring generation region, the region including the void defect, and the non-defect region when the thermal donor generation heat treatment was performed at 450 캜 for 4 hours In the graph showing the results, the horizontal axis represents the oxygen concentration (占17 atoms / cm3) and the vertical axis represents the thermal donor generation rate (cm -3 / h).

도 6에 나타내는 바와 같이, 어느 산소 농도에서도 도 1과 동일하게, 도너 킬러 처리 있음(샘플 B1, B2, B3)보다도 도너 킬러 처리 없음(샘플 A1, A2, A3)의 웨이퍼의 쪽이 서멀 도너 발생 속도는 컸다. 또한, 도너 킬러 처리 있음의 웨이퍼에서는 어느 영역도 서멀 도너 발생 속도는 동일했지만, 도너 킬러 처리 없음의 웨이퍼에서는, OSF링 발생 영역, 보이드 결함을 포함하는 영역, 무결함 영역의 순으로 서멀 도너 발생 속도는 커졌다.As shown in FIG. 6, the wafer of the donor killer treatment (samples A1, A2, and A3) has thermal donors (donors) The speed was great. In the wafer having the donor killer process, the thermal donor generation speed was the same in any region. However, in the wafer without the donor killer process, the thermal donor occurrence rate in the order of the OSF ring occurrence region, Has grown.

도 7은, 도 6의 그래프에 있어서, 도너 킬러 처리 없음의 웨이퍼의 각 측정 포인트에서의 서멀 도너 발생 속도를 도너 킬러 처리 있음의 웨이퍼의 동일 측정 포인트에서의 서멀 도너 발생 속도로 규격화한 것으로서, 가로축은 산소 농도(×1017atoms/㎤), 세로축은 서멀 도너 발생 속도(규격값)를 각각 나타내고 있다.Fig. 7 is a graph of the graph of Fig. 6 showing the thermal donor generation speed at each measurement point of the wafer without the donor killer process normalized by the thermal donor occurrence rate at the same measurement point of the wafer with the donor killer process, (X 10 < 17 > atoms / cm < 3 >) and the vertical axis represents the thermal donor generation rate (standard value).

도 7에 나타내는 바와 같이, 도너 킬러 처리 없음의 웨이퍼의 무결함 영역에서의 서멀 도너 발생 속도는, 도너 킬러 처리 있음의 웨이퍼의 서멀 도너 발생 속도의 1.3배 이상 1.7배 미만이었다. 또한, 도너 킬러 처리 없음의 웨이퍼의 보이드 결함을 포함하는 영역에서의 서멀 도너 발생 속도는, 도너 킬러 처리 있음의 웨이퍼의 서멀 도너 발생 속도의 1.7배 이상 1.9배 미만이었다. 또한, 도너 킬러 처리 없음의 웨이퍼의 OSF링 발생 영역에서의 서멀 도너 발생 속도는, 도너 킬러 처리 있음의 웨이퍼의 서멀 도너 발생 속도의 1.9배 이상 2.3배 미만이었다.As shown in Fig. 7, the thermal donor generation speed in the defect-free area of the wafer without the donor killer treatment was 1.3 times or more and 1.7 times or less than the thermal donor occurrence speed of the wafer having donor killer treatment. In addition, the rate of thermal donor generation in the region including void defects of the wafer without the donor killer treatment was 1.7 times or more and less than 1.9 times the rate of occurrence of the thermal donor of the wafer with donor killer treatment. In addition, the rate of generation of the thermal donor in the OSF ring generation region of the wafer without the donor killer treatment was 1.9 times or more and 2.3 times or less than the generation rate of the thermal donor of the wafer having donor killer treatment.

S11 : 결정 육성 공정
S12 : 슬라이스 공정
S13, S14 : 서멀 도너 발생 속도 측정 공정
S15 : 판별 공정
S16, S17 : 결정 육성 조건 조정 공정
S20 : 웨이퍼 준비 공정
S21 : 제1 웨이퍼의 비저항 측정 공정
S22 : 제1 웨이퍼의 서멀 도너 발생 열 처리 공정
S23 : 제1 웨이퍼의 비저항 측정 공정
S24 : 제1 서멀 도너 발생 속도 산출 공정
S25 : 제2 웨이퍼의 도너 킬러 처리 공정
S26 : 제2 웨이퍼의 비저항 측정 공정
S27 : 제2 웨이퍼의 서멀 도너 발생 열 처리 공정
S28 : 제2 웨이퍼의 비저항 측정 공정
S29 : 제2 서멀 도너 발생 속도 산출 공정S11: Crystal growing process
S12: Slice process
S13, S14: Thermal donor generation speed measuring step
S15: Identification step
S16, S17: crystal growing condition adjusting step
S20: Wafer preparation process
S21: Resistivity measurement process of the first wafer
S22: Thermal donor-generating heat treatment process of the first wafer
S23: Resistivity measurement process of the first wafer
S24: First thermal donor generation speed calculation step
S25: the donor killer process of the second wafer
S26: Resistivity measurement process of the second wafer
S27: Thermal donor generation heat treatment process of the second wafer
S28: Resistivity measurement process of the second wafer
S29: Step of calculating the second thermal donor generation speed

Claims (15)

초크랄스키법에 의해 육성된 실리콘 단결정 잉곳으로부터 잘라낸 실리콘 웨이퍼의 평가 방법으로서, 상기 실리콘 웨이퍼에 서멀 도너 발생 열 처리를 실시했을 때에 발생하는 서멀 도너의 발생 속도를 측정하고, 당해 서멀 도너의 발생 속도에 기초하여 결정 결함 영역의 유무 또는 결정 결함의 종류를 판별하는 것을 특징으로 하는 실리콘 웨이퍼의 평가 방법.A method for evaluating a silicon wafer cut out from a silicon single crystal ingot grown by the Czochralski method, comprising the steps of: measuring a generation rate of a thermal donor generated when the thermal donor generation heat treatment is performed on the silicon wafer; The presence or absence of a crystal defect region or the type of a crystal defect is discriminated based on the presence or absence of a crystal defect region. 제1항에 있어서,
상기 실리콘 단결정 잉곳으로부터 잘라낸 제1 실리콘 웨이퍼가 산소 클러스터를 포함하는 상태에 있어서 상기 서멀 도너 발생 열 처리를 실시했을 때에 상기 제1 실리콘 웨이퍼상의 제1 측정 포인트에 발생하는 서멀 도너의 발생 속도인 제1 서멀 도너 발생 속도를 구하고,
상기 제1 실리콘 웨이퍼와 상이한 제2 실리콘 웨이퍼에 도너 킬러 처리 및 상기 서멀 도너 발생 열 처리를 차례로 실시했을 때에 상기 제2 실리콘 웨이퍼상의 제2 측정 포인트에 발생하는 서멀 도너의 발생 속도인 제2 서멀 도너 발생 속도를 구하고,
상기 제2 서멀 도너 발생 속도에 대한 제1 서멀 도너 발생 속도의 비인 서멀 도너 발생 속도비에 기초하여, 상기 제1 실리콘 웨이퍼상의 상기 제1 측정 포인트가 OSF핵을 포함하는 영역, 보이드 결함을 포함하는 영역 또는 무결함 영역 중 어느 것에 해당하는지를 판별하는, 실리콘 웨이퍼의 평가 방법.The method according to claim 1,
Wherein when the first silicon wafer cut out from the silicon single crystal ingot contains oxygen clusters and the thermal donor generating heat treatment is performed, The thermal donor generation speed is obtained,
Wherein when a donor killer process and a thermal donor generation heat process are sequentially performed on a second silicon wafer different from the first silicon wafer, a second thermal donor, which is a generation rate of a thermal donor at a second measurement point on the second silicon wafer, The generation rate is obtained,
Wherein the first measurement point on the first silicon wafer comprises a region comprising an OSF nucleus, a region containing an OSF nucleus, and a second donor generation rate, wherein the first measurement point on the first silicon wafer comprises an OSF nucleus, based on a ratio of a thermal donor generation rate to a ratio of the first thermal donor generation rate to the second thermal donor generation rate Region or a defect-free region of the silicon wafer. 제2항에 있어서,
상기 서멀 도너 발생 속도비가 제1 속도 범위 내에 있는 경우에, 상기 제1 실리콘 웨이퍼상의 상기 제1 측정 포인트가 무결함 영역이라고 판별하고,
상기 서멀 도너 발생 속도비가 상기 제1 속도 범위보다도 높은 제2 속도 범위 내에 있는 경우에, 상기 제1 실리콘 웨이퍼 상의 상기 제1 측정 포인트가 보이드 결함을 포함하는 영역이라고 판별하고,
상기 서멀 도너 발생 속도비가 상기 제2 속도 범위보다도 높은 제3 속도 범위 내에 있는 경우에, 상기 제1 실리콘 웨이퍼 상의 상기 제1 측정 포인트가 OSF핵을 포함하는 영역이라고 판별하는, 실리콘 웨이퍼의 평가 방법.3. The method of claim 2,
Determining that the first measurement point on the first silicon wafer is a non-defective area when the thermal donor generation rate ratio is within a first speed range,
Determining that the first measurement point on the first silicon wafer is a region containing a void defect when the thermal donor generation speed ratio is within a second speed range higher than the first speed range,
Wherein the first measurement point on the first silicon wafer is determined to be a region including an OSF nucleus when the thermal donor generation speed ratio is within a third speed range higher than the second speed range. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 서멀 도너 발생 열 처리는, 430℃ 이상 480℃ 이하에서 2시간 이상 4시간 이하의 열 처리인, 실리콘 웨이퍼의 평가 방법.4. The method according to any one of claims 1 to 3,
Wherein the thermal donor-generating heat treatment is a heat treatment at 430 ° C or more and 480 ° C or less for 2 hours or more and 4 hours or less. 제2항에 있어서,
450℃에서 4시간의 상기 서멀 도너 발생 열 처리를 실시했을 때, 상기 서멀 도너 발생 속도비가 1.3 이상 1.7 미만인 경우에, 상기 제1 실리콘 웨이퍼상의 상기 제1 측정 포인트가 무결함 영역이라고 판별하는, 실리콘 웨이퍼의 평가 방법.3. The method of claim 2,
Wherein when the thermal donor generating rate ratio is not less than 1.3 and less than 1.7 when the thermal donor generating heat treatment is performed at 450 占 폚 for 4 hours, the first measurement point on the first silicon wafer is determined as a non- A method for evaluating a wafer. 제2항 또는 제5항에 있어서,
450℃에서 4시간의 상기 서멀 도너 발생 열 처리를 실시했을 때, 상기 서멀 도너 발생 속도비가 1.7 이상 1.9 미만인 경우에, 상기 제1 측정 포인트가 보이드 결함을 포함하는 영역이라고 판별하는, 실리콘 웨이퍼의 평가 방법.6. The method according to claim 2 or 5,
Evaluation of a silicon wafer that determines that the first measurement point includes a void defect when the thermal donor generation rate ratio is not less than 1.7 and less than 1.9 when the thermal donor generation heat treatment is performed at 450 占 폚 for 4 hours Way. 제2항, 제5항 또는 제6항에 있어서,
450℃에서 4시간의 상기 서멀 도너 발생 열 처리를 실시했을 때, 상기 서멀 도너 발생 속도비가 1.9 이상 2.3 미만인 경우에, 상기 제1 측정 포인트가 OSF핵을 포함하는 영역이라고 판별하는, 실리콘 웨이퍼의 평가 방법.The method according to claim 2, 5 or 6,
Evaluation of a silicon wafer that determines that the first measurement point is a region containing an OSF nucleus when the thermal donor generation rate ratio is not less than 1.9 and less than 2.3 when the thermal donor generation heat treatment is performed at 450 占 폚 for 4 hours Way. 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 실리콘 웨이퍼의 지름 방향을 따라 형성한 복수의 측정 포인트의 각각에 있어서 상기 서멀 도너의 발생 속도를 측정함으로써, 상기 실리콘 웨이퍼의 지름 방향의 결정 결함 맵을 작성하는, 실리콘 웨이퍼의 평가 방법.8. The method according to any one of claims 1 to 7,
And the generation rate of the thermal donor is measured in each of a plurality of measurement points formed along the radial direction of the silicon wafer to thereby generate a crystal defect map in the radial direction of the silicon wafer. 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 실리콘 웨이퍼의 비저항을 측정하고, 상기 비저항을 기초로 캐리어 농도를 어빈 커브로부터 구하고, 상기 서멀 도너 발생 열 처리 전후의 캐리어 농도를 기초로 서멀 도너 발생량을 구하고, 상기 서멀 도너 발생 열 처리의 시간과 상기 서멀 도너 발생량의 관계로부터 상기 서멀 도너 발생 속도를 구하는, 실리콘 웨이퍼의 평가 방법.9. The method according to any one of claims 1 to 8,
Wherein the resistivity of the silicon wafer is measured and the carrier concentration is determined from an Irvin curve based on the resistivity and a thermal donor generation amount is determined based on the carrier concentration before and after the thermal donor generation heat treatment, And the thermal donor generation rate is obtained from the relationship of the amount of generation of the thermal donor. 제1 실리콘 단결정 잉곳을 초크랄스키법에 의해 육성하고,
상기 제1 실리콘 단결정 잉곳으로부터 잘라낸 평가용 실리콘 웨이퍼에 서멀 도너 발생 열 처리를 실시했을 때에 발생하는 서멀 도너의 발생 속도를 측정하고, 당해 서멀 도너의 발생 속도의 측정 결과에 기초하여 상기 평가용 실리콘 웨이퍼 중의 결정 결함 영역의 유무 또는 결정 결함의 종류를 판별하고,
상기 제1 실리콘 단결정 잉곳의 육성 조건 및 상기 평가용 실리콘 웨이퍼 중의 결정 결함 영역의 유무 또는 결정 결함의 종류의 판별 결과에 기초하여, 제2 실리콘 단결정 잉곳의 육성 조건을 조정하고, 상기 제2 실리콘 단결정 잉곳으로부터 제품용 실리콘 웨이퍼를 잘라내는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.The first silicon single crystal ingot is grown by the Czochralski method,
The generation rate of the thermal donor generated when the thermal donor generating heat treatment is performed on the silicon wafer for evaluation cut out from the first silicon single crystal ingot is measured and based on the measurement result of the generation rate of the thermal donor, The presence or absence of a crystal defect region in the semiconductor wafer, or the type of crystal defect,
The growth condition of the second silicon single crystal ingot is adjusted based on the growth conditions of the first silicon single crystal ingot and the determination result of the presence or absence of a crystal defect region in the silicon wafer for evaluation or the type of crystal defects, And a silicon wafer for a product is cut out from the ingot. 제10항에 있어서,
상기 제2 실리콘 단결정 잉곳의 육성 조건을 조정함으로써, 무결함 영역을 갖는 상기 제2 실리콘 단결정 잉곳을 육성하는, 실리콘 웨이퍼의 제조 방법.11. The method of claim 10,
Wherein the second silicon single crystal ingot having a defect-free region is grown by adjusting the growth conditions of the second silicon single crystal ingot. 제10항에 있어서,
상기 제2 실리콘 단결정 잉곳의 육성 조건을 조정함으로써, 보이드 결함을 포함하는 영역을 갖는 상기 제2 실리콘 단결정 잉곳을 육성하는, 실리콘 웨이퍼의 제조 방법.11. The method of claim 10,
Wherein the second silicon single crystal ingot having a region containing a void defect is grown by adjusting the growth conditions of the second silicon single crystal ingot. 제10항에 있어서,
상기 제2 실리콘 단결정 잉곳의 육성 조건을 조정함으로써, OSF핵을 포함하는 영역을 갖는 상기 제2 실리콘 단결정 잉곳을 육성하는, 실리콘 웨이퍼의 제조 방법.11. The method of claim 10,
Wherein the second silicon single crystal ingot having a region containing an OSF nucleus is grown by adjusting a growth condition of the second silicon single crystal ingot. 제10항 내지 제13항 중 어느 한 항에 있어서,
상기 제2 실리콘 단결정 잉곳의 육성 조건으로서, 상기 제2 실리콘 단결정 잉곳의 인상 속도를 조정하는, 실리콘 웨이퍼의 제조 방법.14. The method according to any one of claims 10 to 13,
Wherein the pulling speed of the second silicon single crystal ingot is adjusted as a condition for growing the second silicon single crystal ingot. 제10항 내지 제14항 중 어느 한 항에 있어서,
상기 제품용 실리콘 웨이퍼에 도너 킬러 처리를 실시하는, 실리콘 웨이퍼의 제조 방법.15. The method according to any one of claims 10 to 14,
Wherein the silicon wafer for product is subjected to a donor killer process.
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