KR20190003223A - Field effect transistor with 2 dimensional hetero-junction structure and method of manufacturing thereof - Google Patents

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조문호
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Abstract

The present invention relates to a field effect transistor (FET) with a two-dimensional (2D) hetero-junction structure, which is applicable to an electronic device, and to a method of manufacturing the same. According to the present invention, the FET with a 2D hetero-junction structure comprises: a source layer disposed on a plane of a substrate and having a first surface resistance value; a channel layer disposed on a side surface of the source layer as a hetero epitaxial layer and having a second surface resistance value different from the first surface resistance value; and a drain layer disposed on a side surface facing the source layer, among side surfaces of the channel layer, as a hetero epitaxial layer, and having the first surface resistance value. Therefore, it is possible to form a pure edge contact between a 2D semiconductor and a 2D metal in a semiconductor device such as a FET, thereby significantly reducing contact resistance between a metal and a semiconductor in a 2D FET of a nano-scale.

Description

2차원 이종 접합 구조 전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTOR WITH 2 DIMENSIONAL HETERO-JUNCTION STRUCTURE AND METHOD OF MANUFACTURING THEREOF}FIELD EFFECT TRANSISTOR WITH 2 DIMENSIONAL HETERO-JUNCTION STRUCTURE AND METHOD OF MANUFACTURING THEREOF BACKGROUND OF THE INVENTION Field of the Invention [0001]

본 발명은 전자 디바이스에 응용 가능한 2차원(2 Dimension, 이하 2D라 한다) 이종 접합(Hetero-junction) 구조 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET라 한다) 및 그 제조 방법에 관한 것이다.Field of the Invention [0002] The present invention relates to a two-dimensional (2D) hetero-junction field effect transistor (FET) applicable to an electronic device and a manufacturing method thereof.

모든 반도체 전자 디바이스는 반도체 재료 내부에 주입된 대전된 입자들의 전기적 접촉(Contact, 이하 '컨택'이라 한다)을 통한 흐름을 정밀하게 제어하는 것을 이용한다. 따라서 전기적 컨택의 품질은 반도체 디바이스의 적합한 기능을 수행하는데 있어 매우 중요한 요소이며, 전기적 컨택은 컨택 저항(contact resistance)를 통해 정량화 된다.All semiconductor electronic devices utilize precisely controlling the flow through electrical contact (hereinafter referred to as " contact ") of charged particles injected into the semiconductor material. Thus, the quality of the electrical contact is a very important factor in carrying out the proper functioning of the semiconductor device, and the electrical contact is quantified through the contact resistance.

최근의 나노 재료 기술의 발달과 함께, 카본 나노 튜브 및 반도체 나노 와이어 등의 1차원 재료들, 그리고 그래핀 등과 같은 2차원 재료들까지, 다른 차원들을 가지는 나노 구조들을 이용한 전자 디바이스에 대한 연구 및 개발이 활발히 진행되고 있다. Research and development of electronic devices using nanostructures with different dimensions, such as carbon nanotubes and one-dimensional materials such as semiconductor nanowires, and two-dimensional materials such as graphene, along with the recent development of nanomaterials technology Is progressing actively.

이러한 새로운 재료를 적용하려는 시도 가운데, 몇 개 층 두께의 층상 전이 금속 다이칼코게나이드(Transition Metal Di-Chalcogenides, 이하 TMDC라 한다) 재료는 최근 과학적인 관심을 끌고 있다.Among the attempts to apply these new materials, several layers of layered transition metal di-chalcogenides (TMD) materials have recently gained scientific interest.

상기 TMDC는 통상 MX2의 화학조성을 가지는데, 여기서 M은 통상적으로 Mo, W, Nb, Ta, 또는 Ti와 같은 전이 금속이고, X는 S, Se, 또는 Te과 같은 주기율표에서 6족 원소이다.The TMDC typically has a chemical composition of MX 2 , where M is typically a transition metal such as Mo, W, Nb, Ta, or Ti, and X is a Group 6 element in the periodic table such as S, Se, or Te.

상기 TMDC가 최근 주목을 받고 있는 이유는, TMDC가 2D 반도체 구조에 적합한 재료이기 때문이다. 보다 구체적으로, 상기 TMDC 재료는 기판 위에 증착 시 기판의 평면 방향으로는 원자들끼리 1차원 공유결합을 형성하는데 반해, 기판의 높이 방향으로는 반 데 발스(van der Waals) 결합을 형성한다. The reason why the TMDC is attracting recent attention is because TMDC is a material suitable for a 2D semiconductor structure. More specifically, the TMDC material forms a van der Waals bond in the height direction of the substrate, while atoms form a one-dimensional covalent bond between the atoms in the plane direction of the substrate upon deposition on the substrate.

이와 같은 TMDC 재료의 특성은 TMDC 재료가 기판에 성장 시 단일 또는 단지 몇 개의 원자층으로 존재할 수 있게 하며, 이러한 구조로 인해 원자 단위의 두께와 큰 밴드 갭(1-2eV)를 가지게 된다. 또한 이러한 TMDC의 구조는 나노 단위 트랜지스터 개발을 위한 높은 수준의 정전기적(electrostatic) 컨트롤과 확장성, 정교한 센싱 능력, 높은 파괴 전압, 조절 가능한 광학 특성, 높은 수준의 기계적 신축성, 및 새로운 재료를 설계할 수 있는 가능성 등을 제시한다.The properties of TMDC materials allow the TMDC material to exist as a single or only a few atomic layers when grown on a substrate, and this structure results in an atomic thickness and a large bandgap (1-2 eV). The structure of the TMDC also provides a high level of electrostatic control and scalability for nanodevice transistor development, sophisticated sensing capability, high breakdown voltage, adjustable optical characteristics, high levels of mechanical stretch, And the likelihood that it will be possible.

TMDC가 적용될 수 있는 가장 가능성이 높은 전자 디바이스들 중 하나는 전계 효과 트랜지스터이다.One of the most likely electronic devices to which TMDC may be applied is a field effect transistor.

2D 반도체 디바이스, 특히 2D FET에서 현재 가장 중요한 이슈는 2D 반도체와 벌크(Bulk) 또는 3D 금속 사이의 계면에서의 컨택 저항이 매우 크다는 것이다. 이러한 큰 컨택 저항은 결국 반도체 소자 측면에서는 드레인 전류를 극단적으로 제한시킨다.The most important issue at present in 2D semiconductor devices, especially 2D FETs, is the very high contact resistance at the interface between 2D semiconductors and bulk or 3D metals. This large contact resistance ultimately limits the drain current on the side of the semiconductor device.

현재까지 사용되고 개발되고 있는 모든 반도체들은 3D 컨택을 기반으로 한다. 따라서 새로운 2D 반도체의 컨택은 많은 실험적인 그리고 개념 또는 관념적인 새로운 도전이 필요하다. All semiconductors used and developed to date are based on 3D contacts. Therefore, the contact of new 2D semiconductors requires many experimental and conceptual or conceptual new challenges.

특히 2D라는 극단적인 한계에서는, 계면 특성, 다시 말하면 금속과 반도체 사이의 화학적 상호 작용은 모든 것을 지배한다. 벌크 또는 3D 반도체에서 컨택 저항을 감소시키기 위해 통상적으로 사용된 치환형 도핑과 같은 방법은 2D에서는 적용이 되지 못한다. 왜냐하면 도핑은 2D 재료와 특성을 변화시켜 버리기 때문이다. 게다가 2D 재료가 가지는 댕글링 결합(dangling bonds)이 없는 표면은, 소스나 드레인 재료로 사용되는 통상적인 금속들과의 강한 계면 결합의 형성을 매우 어렵게 하며, 그 결과 계면에서의 컨택 저항이 매우 커지게 된다.Especially at the extreme limit of 2D, the interfacial properties, that is, the chemical interaction between the metal and the semiconductor dominate everything. Methods such as substitutional doping conventionally used to reduce contact resistance in bulk or 3D semiconductors are not applicable in 2D. This is because doping changes 2D materials and properties. Moreover, the surface of the 2D material without dangling bonds makes it very difficult to form strong interfacial bonds with conventional metals used as source or drain materials, resulting in very high contact resistance at the interface .

따라서 2D 반도체 디바이스의 개발을 위해서는 먼저 2D와 3D에서의 금속과 반도체 사이의 계면에 대한 조사가 필요하다.Therefore, in order to develop a 2D semiconductor device, it is necessary to investigate the interface between the metal and the semiconductor in 2D and 3D.

벌크 금속과 2D 반도체 사이에는 기본적으로 2개의 계면 형태가 존재한다. 하나는 톱 컨택이며, 다른 하나는 에지 컨택이다(도면 1 a, b).There are basically two interface types between the bulk metal and the 2D semiconductor. One is the top contact and the other is the edge contact (Figures 1 a, b).

순수한 톱 컨택은 금속과 2D 반도체 재료의 에지 사이의 컨택을 피함으로써 만들어 진다. 그러나 표준적인 리소그래피 기술을 사용하여 단일 또는 단지 몇 개 층의 2D 재료의 에지와 금속 사이에서 순수한 에지 컨택을 만드는 것은 현실적으로 불가능할 정도로 매우 어렵다.A pure top contact is created by avoiding the contact between the metal and the edge of the 2D semiconductor material. However, it is very difficult to make pure edge contacts between edges and metals of a single or just a few layers of 2D material using standard lithography techniques.

따라서 2D 재료와의 컨택에 대한 실제 보고된 대부분의, 실질적으로는 거의 전부의, 실험들은 톱 컨택과 에지 컨택이 조합된 것들이다.Thus, most of the actual, almost all, experiments reported for contacts with 2D materials are those that combine top contact and edge contact.

일반적으로 벌크 금속과 벌크 반도체가 컨택되는 경우는, 금속과 반도체 사이에는 공유 결합이 형성되며 쇼트키 장벽(Schottky barrier, 이하 'SB'라 함)이 존재하는 것으로 알려져 있다(도면 2 a, b). 그런데 이와 같은 벌크에서의 예와는 달리, 2D 재료들의 표면에서는 이러한 공유결합을 형성하지 않는다. 톱 컨택의 배치에서는 금속들과 2D 재료들간의 계면에서는 반 데 발스 갭(van der Waals gap, 이하 'vdW' 갭이라 함)이 형성된다(도면 2 c). 또한 도면 2 (d)에서 도시된 바와 같이, 이와 같이 톱 컨택된 계면에서의 vdW 갭은, 고유의 SB 이전에, 전하 이동자에 대한 부가적인 터널 장벽(Tunnel Barrier, 이하 'TB'라 함)으로서 작용한다. 이 TB는 금속으로부터의 전하 주입을 굉장히 감소시키고, 벌크 톱 컨택과 대비하여, 이것은 다시 더 높은 컨택 저항으로서 작용한다.In general, when a bulk metal is in contact with a bulk semiconductor, a covalent bond is formed between the metal and the semiconductor, and a Schottky barrier (hereinafter referred to as SB) is known to exist (FIGS. 2a and 2b) . Unlike the example in the bulk, however, the surface of 2D materials does not form such a covalent bond. In the top contact arrangement, a van der Waals gap (hereinafter referred to as a 'vdW' gap) is formed at the interface between the metals and the 2D materials (FIG. 2c). Also, as shown in FIG. 2 (d), the vdW gap at the top-contacted interface as described above can be used as an additional tunnel barrier (TB) for the charge mover . This TB greatly reduces the charge injection from the metal and, in contrast to the bulk top contact, this again acts as a higher contact resistance.

이러한 2D의 톱 컨택에 의한 vdW 갭을 극복하는 하나의 컨택은 에지 컨택을 이용하는 것이다.One contact that overcomes the vdW gap by this 2D top contact is to use an edge contact.

다른 연구자들의 밀도 함수 이론(Density functional theory, 이하 'DFT'라 함)에 따르면, 2D 재료에서의 에지 컨택은, 탑 컨택과 대비하여, 더 강한 혼성화(공유결합에서의 오비탈의 오버랩을 의미)를 수반하는 더 짧은 결합 길이를 이끌어 내는 것으로 조사되었다. 또한 이러한 결합길이의 감소는 TB를 감소시킬 수 있다.According to the density functional theory (DFT) of other researchers, the edge contact in the 2D material has a stronger hybridization (meaning an orbital overlap in the covalent bond) compared to the top contact Which leads to shorter coupling lengths. This decrease in bond length can also reduce TB.

2D 재료, 특히 FET 등의 디바이스 제작에 필요한 2D 반도체와 에지 컨택을 하기 위해서는, 기존의 벌크 또는 3D 금속들과는 별개로 2D와 동일한 저차원 재료를 사용하여 컨택을 고려하여야 한다. 왜냐하면, 기존 벌크 또는 3D 금속들은 리소그래피 공정의 정밀도 등의 특성상, 완벽한 에지 컨택이 현실적으로 거의 불가능하기 때문이다. In order to make 2D semiconductor and edge contacts necessary for the fabrication of 2D materials, especially FETs and other devices, contacts must be considered using the same low dimensional materials as 2D, apart from conventional bulk or 3D metals. Because of the nature of existing bulk or 3D metals, such as the precision of the lithography process, a perfect edge contact is virtually impossible.

따라서 2D 반도체 재료와 2D 또는 1D 금속을 에지 컨택시킬 수 있는 기술은 반도체의 성능 향상과 집적화를 모두 해결할 수 있는 획기적인 기술이라 할 것이다.Therefore, 2D semiconductor materials and 2D or 1D metal edge contact technologies are technological breakthroughs that can solve both the performance improvement and the integration of semiconductors.

관련된 선행기술로는 대한민국 공개특허공보 제10-2015-0144176호가 있으며, 상기 선행문헌에는 그래핀-금속 접합 구조체 및 상기 구조체를 구비하는 반도체 소자가 개시되어 있고, 그래핀층과 금속층 사이에 마련되는 것으로, 그 구성 물질의 경계부분이 상기 금속층과 컨택하여 에지-컨택을 형성하는 중간 물질층을 포함하는 내용이 개시되어 있다.A related prior art is disclosed in Korean Patent Laid-Open Publication No. 10-2015-0144176, which discloses a graphen-metal junction structure and a semiconductor device having the structure, which are provided between a graphene layer and a metal layer And a boundary portion of the constituent material contacts the metal layer to form an edge-contact layer.

본 발명은 전자 디바이스, 특히 FET와 같은 반도체 소자에 있어서, 2D 반도체와 2D 금속의 순수한 에지 컨택을 형성한 나노 스케일의 2차원 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다. It is an object of the present invention to provide a nanoscale two-dimensional field-effect transistor that forms a pure edge contact of a 2D semiconductor and a 2D metal in an electronic device, particularly a semiconductor device such as an FET.

상기 2D 반도체와 2D 금속의 순수한 에지 컨택을 형성하기 위해, 상기 2D 반도체와 2D 금속은 헤테로 에피층으로 형성된 나노 스케일의 2차원 전계 효과 트랜지스터를 제공하는 것을 본 발명의 또 다른 목적으로 한다.It is another object of the present invention to provide a nanoscale two-dimensional field-effect transistor formed of the 2D semiconductor and the 2D metal as the heteroepitaxial layer to form a pure edge contact between the 2D semiconductor and the 2D metal.

이와 더불어, 본 발명은 상기 2차원 전계 효과 트랜지스터를 제조하기 위한 방법으로, 전이금속 원소를 포함하는 전구체와 칼코게나이드 전구체를 출발물질로 하고 화학 기상 증착법을 이용하며, 휘발성이 높은 Te의 증기압을 안정적으로 유지시켜 원하는 반도체상 또는 금속상을 안정적이고 선택적으로 조절하여 제조할 수 있는 2차원 전계 효과 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.In addition, the present invention is a method for fabricating the above-described two-dimensional field-effect transistor, which uses a precursor including a transition metal element and a chalcogenide precursor as starting materials and uses a chemical vapor deposition method, Dimensional field effect transistor which can stably and selectively control a desired semiconductor or metal phase by maintaining a stable state of a semiconductor.

상술한 기술적 과제를 해결하기 위해, 반도체상으로서 층상구조의 채널층; 상기 채널층의 측면에 헤테로-에피층으로 형성된 층상구조이며, 금속상인 소스층 및 드레인층;을 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).가 제공될 수 있다. In order to solve the above-described technical problem, there is provided a semiconductor device comprising: a channel layer of a layered structure as a semiconductor phase; And a source layer and a drain layer, which are layered structures formed on the side surface of the channel layer and formed of a hetero-epi layer, which are metal layers.

바람직하게는, 상기 소스층과 채널층 및 채널층과 드레인층의 계면은 솔기 없는(Seamless) 계면인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)이다.Preferably, the interface between the source layer and the channel layer and between the channel layer and the drain layer is a seamless interface.

바람직하게는, 상기 트랜지스터는 버텀 게이트(Bottom gated)인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)이다.Preferably, the transistor is a bottom gate (2D FET).

바람직하게는, 상기 트랜지스터는 톱 게이트(Top gated)인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)이다.Preferably, the transistor is a top-gated two-dimensional field-effect transistor (2D FET).

바람직하게는, 상기 소스층, 채널층 및 드레인층은 동일 조성인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)이다.Preferably, the source layer, the channel layer, and the drain layer have the same composition.

특히, 상기 소스층, 채널층 및 드레인층은 TMDC 성분을 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)이다.In particular, the source layer, the channel layer, and the drain layer include a TMDC component.

더 나아가, 상기 소스층, 채널층 및 드레인층은 MoTe2를 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)이다.Further, the source layer, the channel layer, and the drain layer include MoTe 2 , which is a 2D field effect transistor (2D FET).

바람직하게는, 상기 소스층, 채널층 및 드레인층의 두께가 같은 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)이다.Preferably, the two-dimensional field effect transistor (2D FET) is characterized in that the thicknesses of the source layer, the channel layer and the drain layer are the same.

본 발명의 다른 측면에 따르면, 전이금속 원소를 포함하는 전구체와 칼코게나이드 전구체를 퍼니스의 내부에 준비하는 단계; 상기 전구체들을 제 1 온도로 가열하여 기판의 평면 상에 위치하는 층상구조로서 금속상의 소스층 및 드레인층을 형성하는 단계; 상기 소스층 및 드레인층의 사이에서 헤테로 에피층으로서 위치하며, 반도체상의 채널층을 제 2 온도에서 형성하는 단계; 를 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터((2D FET)의 제조 방법이 제공된다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a precursor including a transition metal element and a chalcogenide precursor inside a furnace; Heating the precursors to a first temperature to form a source layer and a drain layer on the metal as a layered structure located on a plane of the substrate; Forming a channel layer on the semiconductor as a heteroepitaxial layer between the source layer and the drain layer at a second temperature; Dimensional field effect transistor (2D FET) is provided.

바람직하게는, 상기 소스층과 채널층 및 채널층과 드레인층의 계면은 솔기없는(Seamless) 계면인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법이다.Preferably, the interface between the source layer and the channel layer and between the channel layer and the drain layer is a seamless interface.

바람직하게는, 상기 제 1 온도는 상기 제 2 온도보다 높은 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법이다.Preferably, the first temperature is higher than the second temperature. The method of manufacturing a two-dimensional field effect transistor (2D FET)

바람직하게는, 상기 제 1 면저항 값과 상기 제 2 면저항 값은 각각 금속과 반도체의 면저항 값인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법이다.Preferably, the first sheet resistance value and the second sheet resistance value are respectively a sheet resistance value of a metal and a semiconductor, respectively.

바람직하게는, 상기 준비 단계에서 촉매로서 NaCl을 추가로 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법이다.Preferably, the method further comprises the step of preparing a two-dimensional field effect transistor (2D FET), which further comprises NaCl as a catalyst in the preparation step.

바람직하게는, 상기 소스층, 채널층 및 드레인층은 동일 조성인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법이다.Preferably, the source layer, the channel layer, and the drain layer have the same composition. The present invention also relates to a method of manufacturing a two-dimensional field effect transistor (2D FET).

특히, 상기 소스층, 채널층 및 드레인층은 MoTe2를 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법이다.In particular, the source, channel, and drain layers include MoTe 2 .

바람직하게는, 상기 소스층, 채널층 및 드레인층의 두께가 같은 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법이다.Preferably, the thickness of the source layer, the channel layer and the drain layer is the same.

본 발명에 따르면, FET와 같은 반도체 소자에 있어서 2D 반도체와 2D 금속의 순수한 에지 컨택을 형성함으로써 나노 스케일의 2D 전계 효과 트랜지스터에서의 금속과 반도체 사이의 컨택 저항을 크게 낮출 수 있는 효과가 있다.According to the present invention, a pure edge contact between a 2D semiconductor and a 2D metal is formed in a semiconductor device such as a FET, thereby significantly reducing the contact resistance between the metal and the semiconductor in the nanoscale 2D field effect transistor.

또한 본 발명의 2차원 전계 효과 트랜지스터는 낮은 컨택 저항으로 인해, 높은 I on 전류 값과 I on/I off 비율을 얻을 수 있어, 트랜지스터의 광반응성이 높고 높은 주파수에서도 작동할 수 있는 유리한 효과를 얻을 수 있다.Further, since the two-dimensional field-effect transistor of the present invention can obtain a high I on current value and an I on / I off ratio due to a low contact resistance, it is possible to obtain an advantageous effect that the photoreactivity of the transistor is high and can operate at a high frequency .

이와 더불어 본 발명에 따른 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법은, 2D 반도체와 2D 금속의 순수한 에지 컨택을 재현 가능성과 신뢰성 있게 제조할 수 있게 함으로써 2차원 전계 효과 트랜지스터(2D FET)의 고집적도 및 실용화를 가능하게 하는 효과가 있다. In addition, the method of manufacturing a two-dimensional field-effect transistor (2D FET) according to the present invention can reproduce a pure edge contact of a 2D semiconductor and a 2D metal reproducibly and reliably, It is possible to achieve high integration and practical use.

도 1은 벌크 금속과 2D 반도체 재료의 계면 형태를 모식도를 개략적으로 도시한 것이다. (a)톱 컨택, (b) 에지 컨택.
도 2는 금속과 반도체 간의 서로 다른 유형의 접합과 각각의 밴드 다이아그램의 모식도를 도시한 것이다. (a) 통상적인 벌크 금속/벌크 반도체 계면의 모식도, (b) (a) 계면에 대응하는 밴드 다이아그램, (c) 벌크 금속/2D 반도체 계면의 모식도, (d) (c) 계면에 대응하는 밴드 다이아그램.
도 3은 연속적인 측면 헤테로 에피텍시에 의한 동일 원자면 내에서의 1T'/2H MoTe2 몇 개의 원자층 결정의 다형성 집적화의 모식도를 도시한 것이다. (a) 1T'/2H MoTe2 다형체들의 동일 평면 헤테로 에피텍시의 연속적인 성장 구조, (b) 1T'/2H MoTe2 결정들 사이의 헤테로 접합(Junction) 에서의 결정학적 제 1 변형(왼쪽) 및 제 2 변형(오른쪽)의 대표적인 주사전자현미경 이미지, (c) 헤테로 에피텍시의 결정학적 두 변형에 대한 개략적인 평면도.
도 4는 각각 (a) 사각 형상(다사정계) 측면의 1T'MoTe2 및 (b) 육방정계 측면의 2H MoTe2의 광학현미경 이미지이다.
도 5는 각각 (a) 1T'MoTe2의 저배율 투과전자현미경 이미지와 그것의 선택된 면적 전자 회절 패턴(Selected area electron diffraction pattern, 이하 SAED라 함)의 삽입도이고, (b) 2H MoTe2의 저배율 투과전자현미경 이미지와 그것의 SAED의 삽입도이다.
도 6은 각각 (a) 1T'MoTe2의 관찰된 고배율 고각 환형 암시야(High Angle Annular Dark Field, 이하 'HAADF'라 한다)-STEM이미지이고, (b) 중첩된 단위적 개략도와 함께 멀티슬라이스 방법에 의해 전산모사된 1T'MoTe2의 HAADF-STEM 이미지이며, (c) 1T'MoTe2 격자의 동일 면상(상부) 및 단면(하부) 원자 배치 모식도이다.
도 7은 각각 (a) 2H MoTe2의 관찰된 고배율 고각 환형 암시야(High Angle Annular Dark Field, 이하 'HAADF'라 한다)-STEM이미지이고, (b) 중첩된 단위적 개략도와 함께 멀티슬라이스 방법에 의해 전산모사된 2H MoTe2의 HAADF-STEM 이미지이며, (c) 2H MoTe2 격자의 동일 면상(상부) 및 단면(하부) 원자 배치 모식도이다.
도 8은 각각 (a) 다형성 계면의 제 1 변형에서의 저배율 HAADF-STEM 이미지이고, (b) 1T'/2H 계면에서 얻어진 SAED이다.
도 9는 왼쪽 그림은 제 1 변형 다형성 계면의 원자 단위 HAADF-STEM 이미지이다. 이 원자적으로 선명한 헤테로 에피텍셜 1T'/2H 계면은, 1T'의 Te 종료와 2H의 Mo의 종료(하부 점선)에 의해 형성된, 지그재그 에지(상부 점선)에서 1T'의 (2 0 0)면이 2H의 (0 1 -1 0)면과 결합됨을 증명한다. 도 9의 오른쪽 그림은 중첩된 단위정 개략도와 함께 1T'2H 계면의 전산모사된 HAADF-STEM 이미지이다.
도 10은 2H와 1T' MoTe2의 원자 규모의 결정과 전자구조를 도시한 것이다. (a)와 (b)는 각각 2H-MoTe2(UT = 1.0V, IT = 50 pA)와 1T'-MoTe2(UT = 0.4V, IT = 2 nA)의 주사 터널링 현미경 지형 (Scanning tunneling microscope topography) 이미지이며, (c) 2H MoTe2 결정과 1T' MoTe2 결정의 주사 터널링 분광법 I-V 곡선들이다.
도 11은 본 발명의 1T'-2H-1T' MoTe2 다형성 디바이스의 광학 현미경 이미지이고(왼쪽), 여기서 두 개의 1T' MoTe2 결정들은 금속 전극으로 작용하고, 2H MoTe2 결정에 에피층으로 연결(stitch)된다. 오른쪽 아래에 도시된 본 연구에서의 MoTe2의 다형성 디바이스는 세가지 다른 형태의 컨택들을 포함한다; 동일 평면 1T'-2H 다형성 컨택(Rc,edge), 2H 채널과의 Au의 탑 컨택(Rc,top), 그리고 1T'MoTe2 금속과 Au의 탑 컨택.
도 12는 각각 (a) 1T'-동일 평면 컨택, Au 탑 컨택 2H MoTe2 트랜지스터들과 Au 탑 컨택된 1T'- MoTe2의 300K에서의 전류-전압(I-Vb) 곡선들을 나타내고, 삽입도는 1T'- 동일 평면 컨택된 디바이스의 Vb의 함수로서의 dI/dV를 나타내며, (b) 1T'-동일 평면 컨택된 2H MoTe2 FET 및 Au 탑 컨택된 2H MoTe2 FET에 대한 면 컨덕턴스의 배면 전위(Vg) 변조의 전송 특성을 나타내고, 삽입도는 300K에서 다양한 Vg에서의 아웃풋 특성을 보여주며, (c) 1T'-동일 평면 컨택, Au 탑 컨택 2H MoTe2 트랜지스터들과 Au 탑 컨택된 1T'- MoTe2의 Vg = -30V에서의 면 컨덕턴스의 아레니우스 플롯(Arrhenius plot)을 보여주며, (d) 1T'-동일 평면 컨택 FET에 대해 Vb = 50meV에서의 면 컨덕턴스의 온도 의존성 Vb 변조특성을 나타내고, 삽입도는 다양한 온도에서 측정된 Ion/Ioff를 보여주며, (e) 1T'-동일 평면 컨택, Au 탑 컨택 2H MoTe2 FET들과 하나의 컨택은 동일 평면 1T'이고 다른 컨택은 Au 탑 컨택을 가지는 동일 채널 FET의 온도 의존성 전계 효과 이동도를 나타낸다.
도 13은 각각 (a) MoTe2 층들과 다형성 1T'의 동일 평면 컨택과 (b) MoTe2 트랜지스터들과 Au 톱 컨택에 대한 에너지 밴드 다이아그램의 개략도이다.
도 14는 각각 (a) 다양한 Vg에서의 1T' 컨택된 FET의 ln(I d) 대 1/kT 플롯으로, 여기서 고온에서 데이터에 대한 선형 피트(fit)는 열이온 방출 모델에서의 빌트인 포텐셜(Built-in potential, qΦbi)을 나타내고, (b)와 (c)는 각각 1T'-동일 평면 컨택에서와 Au 톱 컨택에서의 Vg(d)의 함수로서의 유효 qΦbi을 나타내는데, 여기서 qΦSB 는 SB 높이를 의미한다.
FIG. 1 schematically shows a schematic view of an interface form of a bulk metal and a 2D semiconductor material. FIG. (a) Top contact, (b) Edge contact.
2 shows a schematic representation of the different types of junctions between metals and semiconductors and the respective band diagrams. (b) a band diagram corresponding to the interface (a), (c) a schematic diagram of the bulk metal / 2D semiconductor interface, and (d) Band diagram.
Figure 3 shows a schematic diagram of polymorphism integration of several atomic layer crystals of 1T '/ 2H MoTe 2 in the same atomic plane by successive lateral heteroepitaxies. (a) the continuous growth structure of coplanar heteroepitaxy of 1T '/ 2H MoTe 2 polymorphs, (b) the crystallographic first variant at the heterojunction between 1T' / 2H MoTe 2 crystals (Left) and a second variant (right), and (c) a schematic top view of the two crystallographic variations of the heteroepitaxy.
4 is respectively (a) a square shape (DASA political) 1T'MoTe 2 and (b) an optical microscope image of a 2H MoTe 2 of the hexagonal sides of the side.
5 are each a (a) 1T'MoTe 2 inserted in the low magnification transmission electron microscope image and its selected area electron diffraction pattern (Selected area electron diffraction pattern, hereinafter referred to SAED) also, (b) a low magnification 2H MoTe 2 Transmission electron microscopy image and its SAED insertion.
6 is a (referred to as High Angle Annular Dark Field, hereinafter 'HAADF') respectively, (a) a high-magnification observation of high angle annular dark field 1T'MoTe 2 -STEM image, (b) multi-slice with a nested unit ever schematic the computational HAADF-STEM image of the simulated 1T'MoTe 2 by the method, (c) is the same surface 1T'MoTe schematic view (top) and the surface (bottom) of the second grating placed atoms.
FIG. 7 shows (a) the observed high-angle annular dark field (HAADF) -STEM image of 2H MoTe 2 , (b) the multi-slice method with the superimposed unitary schematic for computer and HAADF-STEM image of the simulated 2H MoTe 2 by, (c) 2H MoTe the same surface (upper) and cross section (lower) disposed atom schematic view of the second grid.
Figure 8 is a low magnification HAADF-STEM image in (a) first variant of polymorphic interface and (b) SAED obtained at 1T '/ 2H interface.
9 is an atomic unit HAADF-STEM image of the first modified polymorphic interface at the left side. This atomically clear heteroepitaxial 1T '/ 2H interface is a (2 0 0) plane of 1T' at the zigzag edge (upper dotted line) formed by the Te termination of 1T 'and the termination of Mo of 2H (0 1 -1 0) plane of 2H. The right figure of FIG. 9 is a computed HAADF-STEM image of a 1T'2H interface with overlapping unit schematic.
Figure 10 shows the atomic scale determination and electronic structure of 2H and 1T 'MoTe 2 . (a) and (b) are each 2H-MoTe 2 (U T = 1.0V, I T = 50 pA) and a scanning tunneling microscope of the terrain 1T'-MoTe 2 (U T = 0.4V, I T = 2 nA) (C) Scanning tunneling spectroscopy IV curves of 2H MoTe 2 and 1T 'MoTe 2 crystals.
11 is an optical microscope image of the 1T'-2H-1T 'MoTe 2 polymorphic device of the present invention (left), wherein the two 1T' MoTe 2 crystals act as metal electrodes and 2H MoTe 2 The crystals are stitched to an epilayer. The polymorphic device of MoTe 2 in this study shown at the bottom right contains three different types of contacts; (R c , edge ) of a coplanar 1T'-2H polymorphic contact, top contact (R c , top ) of Au with a 2H channel, and 1T'MoTe 2 Top contact of metal and Au.
Figure 12 (a) 1T'- coplanar contacts, Au top contacts 2H MoTe 2, respectively Voltage (IV b ) curves at 300 K of 1T'-MoTe 2 in Au top contact with transistors, and the interstitial represents the dI / dV as a function of V b of the 1T'-coplanar contacted device, (b) 1T'-coplanar contact 2H MoTe 2 2H MoTe 2 contacted with FET and Au top Denotes the transmission characteristic of the back voltage (V g) alteration of the surface conductance of the FET, insert also shows the output characteristics at different V g at 300K, (c) 1T'- coplanar contacts, Au top contacts 2H MoTe 2 V g of 1T'-MoTe 2 in contact with transistors and Au top = -30V, (d) for a 1T'-coplanar contact FET, V b = Represents the temperature dependence V b modulation characteristic of the surface conductance of the 50meV, insert also shows the I on / I off measured at various temperatures, (e) 1T'- coplanar contacts, Au top contacts 2H MoTe 2 FETs and one contact are in the same plane 1T 'and the other contact is the temperature dependent field effect mobility of the co-channel FET with the Au top contact.
Figure 13 is a graph showing the results of (a) MoTe 2 Layers and polymorphic 1T 'coplanar contacts and (b) MoTe 2 Is a schematic diagram of energy band diagrams for transistors and Au top contacts.
14 shows (a) the ln ( I d ) versus 1 / k T plots of the 1T '-contact FETs at various V g , where the linear fit for data at high temperature is the built- represents the potential (Built-in potential, q Φ bi), (b) and (c) indicate the effective bi q Φ as a function of V g (d) in the Au top contacts in each 1T'- coplanar contacts , Where q Φ SB is the SB height.

이하, 본원에 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 2차원 전계 효과 트랜지스터(2D FET)와 이를 제조하는 방법을 상세히 설명하기로 한다.Hereinafter, a two-dimensional field effect transistor (2D FET) according to a preferred embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.It is to be understood that the present invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, It is provided to inform.

먼저 본 발명에서 사용한 다형성(Polymorphism, 동질이상 또는 다형성이라 하며, 이하 '다형성'이라 한다) TMDC에 대해 설명한다.First, the TMDC used in the present invention is referred to as polymorphism (polymorphism, hereinafter referred to as polymorphism).

전이금속 다이칼코게나이드(TMDC)는 반 데르 발스의 힘에 의해 결합된 층상 구조로 이루어져있기 때문에 원자 층 단위로 얇은 이차원(2 D) 물질로 존재할 수 있다. 또한 전이금속과 칼코젠 원소의 상대적인 원자배열에 따라서 하나 이상의 결정(crystal) 구조를 가질 수 있는 다형성이 나타난다.Transition metal decalcogenide (TMDC) can exist as a thin two-dimensional (2D) material in atomic layer units because it is composed of layered structures bonded by van der Waals forces. In addition, polymorphism appears that can have one or more crystal structures depending on the relative atomic arrangement of the transition metal and the chalcogen element.

TMDC에서의 구조적 다형성은 전기적 성질의 변화도 수반되기 때문에 조성이 같은 하나의 물질이 금속 혹은 반도체로써 존재할 수 있다. 특히 TMDC 중에서도 MoTe2 성분의 TMDC는, 왜곡된(distorted) 팔면체 구조를 가지는 다형체(polymorph, 이하 '다형체'라 한다)는 금속성을 보이는데, 통상적으로 이를 distorted 1T, 혹은 1T' 상(phase)이라고 한다. 한편, 상기 MoTe2 성분의 TMDC는 삼각형 프리즘 구조를 가지는 다형체도 가지며, 이 다형체는 반도체의 성질을 나타내며 통상적으로 2H 상, 또는 간략히 2H라 불린다. Structural polymorphism in TMDC is accompanied by changes in electrical properties, so a single material of the same composition may exist as a metal or a semiconductor. In particular, TMDC of the MoTe 2 component of the TMDC exhibits a distorted 1T or 1T 'phase, which is typically a metallic polymorph having a distorted octahedral structure, . On the other hand, the TMDC of the MoTe 2 component also has a polymorph having a triangular prism structure, which exhibits the properties of a semiconductor and is usually referred to as 2H phase, or briefly 2H.

본 발명에서는 원자 단위 스케일에서 2D 다형체 모델로서 MoTe2 성분의 TMDC를 선택하였다. 왜냐하면, 상기 TMDC는 다른 성분의 TMDC 보다 1T'(금속)과 2H(반도체) 사이의 기저 에너지 차이가 상대적으로 낮기 때문이다. 또한, 상기 2H는 1.0~1.1eV의 에너지 밴드 갭을 가지는데, 이 값은 실리콘의 에너지 밴드 갭과 가깝기 때문이다.In the present invention, TMDC of MoTe 2 component was selected as a 2D polymorphic model at an atomic scale. This is because the TMDC has a relatively low base energy difference between 1T '(metal) and 2H (semiconductor) than TMDC of other components. Also, the 2H has an energy band gap of 1.0 to 1.1 eV because the energy band gap is close to the energy band gap of silicon.

MoTe2 성분의 벌크 결정 성장은 1960년대 초반부터 순수한 Mo와 Te의 고체 전구체를 사용하여 기상 전송(Vapor transport) 또는 소결 방법에 의해 만들어 졌다. 성장온도 TG가 약 800~950℃에서는 1T' 상(β-MoTe2라고 일컬어지는)상을 형성하는 반응이 전형적으로 일어나지만, TG < 800℃에서는 2H 상(α-MoTe2라고 일컬어지는)이 만들어진다. 두 상들은 고온에서는 열분해 되기 쉬운데, 이는 Te의 높은 휘발특성 때문이다. The bulk crystal growth of the MoTe 2 component was made by the vapor transport or sintering method using solid precursors of pure Mo and Te from the early 1960s. The growth temperature T G is the reaction to form an image of about 800 ~ 950 ℃ the 1T 'phase (to be referred to as β-MoTe 2) typically occur only, T G <800 ℃ the reputed 2H phase (α-MoTe 2 ) Is created. Both phases are prone to pyrolysis at high temperatures, due to the high volatility characteristics of Te.

본 발명에서는 원자적으로 얇은 MoTe2 결정들의 화학 기상 증착이 "직접적인" 증기 상 반응법에 의해 달성되었는데, 상기 반응은 핫 월(Hot walled) 쿼츠 튜브 퍼니스 내에서 NaCl과 함께 고순도의 MoO3와 Te 전구체를 사용하여 임의의 기판 위에서 이루어 졌다. NaCl의 첨가는 서로 다른 TG에서 각 상들을 안정화시키는데 핵심적이며, TG의 정밀한 컨트롤은 단사정계(Monoclinic) 1T'상(더 높은 TG) 또는 육방정계(Hexagonal) 2H(낮은 TG) 형태를 결정하는데 중요한 요인임이 밝혀졌고, 그로 인해 금속 또는 반도체를 선택적으로 결정할 수 있다. In the present invention, the chemical vapor deposition of atomically thin MoTe 2 crystals was achieved by a "direct" vapor phase reaction process, which was carried out in a hot walled quartz tube furnace with high purity MoO 3 and Te Lt; RTI ID = 0.0 &gt; substrate. &Lt; / RTI &gt; The addition of NaCl is essential for stabilizing the phases at different T Gs and precise control of the T G can be achieved in monoclinic 1T 'phase (higher T G ) or hexagonal 2H (lower T G ) form It is possible to selectively determine a metal or a semiconductor.

본 발명에서의 금속 또는 반도체라는 용어는 전기적 저항 값을 기준으로 분류하는 것으로, 상기 용어는 본 발명이 속하는 기술분야에서는 널리 알려진 용어이다. 또한 전기적 저항 값의 측정은 통상적인 방법, 예를 들면 4 포인트 프루브 방법 등,을 이용한다는 것은 자명한 사항이므로 이하에서는 이에 대한 별도의 설명은 생략한다.The term &quot; metal or semiconductor &quot; in the present invention refers to an electrical resistance value, and the term is a well-known term in the technical field to which the present invention belongs. Further, it is obvious that the electric resistance value is measured by a conventional method, for example, a 4-point probe method, etc., so that a separate explanation will be omitted.

이하, 아래의 제조방법에 따라 본 발명에서 제조한 2 차원 전계 효과 트랜지스터(2D FET)를 자세히 살펴보기로 한다.Hereinafter, the two-dimensional field effect transistor (2D FET) manufactured by the present invention will be described in detail according to the following manufacturing method.

2 차원2D 전계 효과Field effect 트랜지스터(2D FET)의 제조 방법 Method of manufacturing transistor (2D FET)

고체 형태의 입자 전구체들로부터 기상 이동 합성법(Vapor transport synthesis) 에 의해 몇 개 원자층들 두께의 1T'과 2H가 성장되었다.Several atomic layer thicknesses of 1T 'and 2H were grown by vapor transport synthesis from solid-state particle precursors.

MoO3(99.5%)와 NaCl(99.8% 이상)의 혼합물들이 서로 다른 몰 비율로 입자 전구체들로서 균일하게 연마되었고, 그 다음 이 혼합물 200mg이 알루미나 보트 내에서 성장 기판들로서 SiO2(300㎚)/Si 웨이퍼들과 함께, 직경 3.81㎝와 길이 30.48㎝를 가지는 쿼츠 튜브 퍼니스의 중앙에 놓여 졌다. Mixtures of MoO 3 (99.5%) and NaCl (99.8% or more) were uniformly polished as particle precursors at different molar ratios, and then 200 mg of this mixture was mixed with SiO 2 (300 nm) / Si Along with the wafers, they were placed in the center of a quartz tube furnace having a diameter of 3.81 cm and a length of 30.48 cm.

Te(순도 99.5% 이상, 500㎎) 입자들은 튜브 퍼니스를 따라 온도 경사에 대해 연속적으로 Te 증기를 공급하기 위해 튜브 퍼니스의 중앙으로부터 10㎝ 떨어진 곳에 놓였다. Te (purity greater than 99.5%, 500 mg) particles were placed 10 cm from the center of the tube furnace to continuously supply Te vapor against the temperature gradient along the tube furnace.

가열 전에, 퍼니스는 잔류 산소를 제거하기 위해 10-2 torr까지 진공을 유지한 후 10분 동안 100sccm의 조건으로 고순도 Ar을 도입하였다. 개개의 MoTe2 다형체들의 성장 전에, 퍼니스의 중앙부는 20 sccm의 Ar과 2 sccm의 수소의 흐름 아래에 710℃에서 30분동안 가열되었다. Prior to heating, the furnace was evacuated to 10 &lt; -2 & gt ; torr to remove residual oxygen, followed by introduction of high purity Ar at 100 sccm for 10 minutes. Prior to the growth of the individual MoTe 2 polymorphs, the center portion of the furnace was heated at 710 ° C for 30 minutes under a flow of 20 sccm of Ar and 2 sccm of hydrogen.

1T' MoTe2의 성장을 위해, 퍼니스는 전체 700torr의 압력에서 5 sccm의 Ar과 5 sccm의 수소의 흐름으로 변화된 가스의 흐름 속도에서 710℃에서 30분 동안 유지되었다. 2H MoTe2의 성장을 위해, 퍼니스의 중앙부는 전체 700torr의 압력에서 5 sccm의 Ar과 5 sccm의 수소의 흐름으로 변화된 가스의 흐름 속도에서 670℃에서 30분동안 유지되었다. 양 다형체들의 성장 과정 후에, 챔버는 2 sccm의 Ar을 도입하면서 상온까지 급격히 냉각되었다. For the growth of 1T MoTe 2 , the furnace was maintained at 710 ° C for 30 minutes at a flow rate of gas varied with a flow of 5 sccm of Ar and 5 sccm of hydrogen at a total pressure of 700 torr. 2H For the growth of MoTe 2 , the central portion of the furnace was maintained at 670 ° C for 30 minutes at a gas flow rate varied with a flow of 5 sccm of Ar and 5 sccm of hydrogen at a total pressure of 700 torr. After the growth process of both polymorphs, the chamber was rapidly cooled to room temperature while introducing 2 sccm of Ar.

1T'와 2H MoTe2 다형체들의 측면 헤테로 에피텍셜 성장은 두 개의 다른 Tgrowth에서 연속적인 증기 증착에 의해 달성되었다. 1T 'and 2H MoTe 2 side is the heteroepitaxial growth of mold clamping has been accomplished by the continuous vapor deposition from two different T growth.

먼저, 1T' MoTe2의 합성을 위해, 퍼니스의 중앙은 20 sccm의 Ar과 2 sccm의 수소의 흐름 속도에서 730℃가 10분 동안 유지되었다. 다음으로, 2H MoTe2의 합성을 위해, 퍼니스는 5 sccm의 Ar과 5 sccm의 수소의 흐름 속도에서 1.5℃/분의 냉각속도로 40분 동안 670℃까지 냉각된 후 670℃에서 15분간 유지되었다. 전체 성장 과정 동안, 성장 압력은 700torr에서 유지되었다. 마지막으로, 챔버는 2sccm의 Ar의 흐름 하에서 상온까지 급격히 냉각되었다.First, for the synthesis of 1T 'MoTe 2 , the center of the furnace was maintained at 730 ° C for 10 minutes at a flow rate of 20 sccm of Ar and 2 sccm of hydrogen. Next, for the synthesis of 2H MoTe 2 , the furnace was cooled to 670 캜 for 40 minutes at a cooling rate of 1.5 캜 / min at a flow rate of 5 sccm of Ar and 5 sccm of hydrogen, and then maintained at 670 캜 for 15 minutes . During the entire growth process, the growth pressure was maintained at 700 torr. Finally, the chamber was rapidly cooled to room temperature under an Ar flow of 2 sccm.

이하 상기 제조 방법에 의해 만들어진 1T'/2H MoTe2 헤테로 에피텍시의 특성과 상기 헤테로 에피텍시를 포함한 2차원 전계 효과 트랜지스터(2D FET)를 설명하기로 한다.Hereinafter, the characteristics of 1T '/ 2H MoTe 2 heteroepitaxy produced by the above manufacturing method and a 2D field effect transistor including the heteroepitaxy will be described.

도면 3의 a-c는 연속적인 헤테로 에피택시에 의해 동일한 2차원(2D) 원자 면들 내에서 1T'/2H MoTe2 몇 개 층 결정들의 다형체 집적화를 예시하고 있다. 본 발명에서의 반도체와 금속의 동일 평면상의 헤테로 에피텍시는, 원자적으로 솔기 없는(seamless, 2D의 금속과 2D의 반도체 내부에서의 원자들 사이의 결합이 서로 동일할 때의 금속과 반도체의 컨택을 seamless라 정의하며, 도면 3 a에서의 금속과 반도체의 계면 형태를 의미함) 2D 집적 회로를 위해, 단일 조성의 재료로 만들어진 새로운 형태의 2D 플랫폼을 제공할 수 있다.The ac in FIG. 3 illustrates the polymorphic integration of 1T '/ 2H MoTe 2 several layer crystals within the same two-dimensional (2D) atomic planes by continuous heteroepitaxy. The coplanar heteroepitaxies of semiconductors and metals in the present invention are atomically non-seamable (metal atoms in a 2D metal and atoms in a 2D semiconductor, The contact is defined as seamless and represents the interfacial shape of the metal and the semiconductor in Figure 3a). For 2D integrated circuits, a new type of 2D platform made of a single composition of materials can be provided.

TG=710℃에서의 성장 반응은 크기가 수십 마이크로미터의 직사각형의 또는 사다리꼴 측면 결정들을 형성한다(도면 4a). 상기 결정들은 라만 스케터링 스펙트럼과 이미지에 의해 균일한 1T'MoTe2인 것으로 확인되었다. 더 높은 온도인 TG>710℃에서는, 1T'MoTe2 결정들은 크기, 두께 및 결정 밀도가 증가되었다. TG =670℃에서는, 상기 반응들은 비슷한 크기의 육각형 또는 삼각형 단면을 가지는 결정들을 주로 형성하였고(도면 4b), 이것은 2H MoTe2에 해당하였다. 양 반응 생성물의 화학 양론은 Mo:Te = 1:2인 것으로 X레이 스펙트로스코피에 의해 조사되었다. The growth reaction at T G = 710 ° C forms rectangular or trapezoidal lateral crystals of several tens of micrometers in size (Fig. 4a). The crystals were confirmed to be the 1T'MoTe 2 uniform by the Raman scattering spectrum and the image. At higher temperatures, T G > 710 ° C, the 1T MoTe 2 crystals increased in size, thickness and crystal density. At T G = 670 ° C, the reactions formed predominantly hexagonal or triangular cross-section crystals of similar size (Figure 4b), corresponding to 2H MoTe 2 . The stoichiometry of both reaction products was investigated by X-ray spectroscopy for Mo: Te = 1: 2.

상기와 같은 TG 온도 범위에서 NaCl 증기가 없는 경우, 불규칙한 모양들의 결정 핵들만을 얻을 수 있었는데, 이 핵들은 후속 반응에 특징적인 측면을 가지는 결정으로 성장하지 않았다. 반면에 NaCl 증기가 초과된 경우, Te 원소의 결정들이 석출되었다. 이와 같은 결과는, 첨가된 NaCl이 안정한 결정성장을 가능하게 하기에 충분한 수준의 Te 증기압을 유지하는 것을 도와주는 것을 의미한다.In the absence of NaCl vapor in the T G temperature range, only irregular shaped nuclei could be obtained, which did not grow into crystals with characteristic features in the subsequent reaction. On the other hand, when the NaCl vapor was exceeded, crystals of the Te element precipitated. This result means that the added NaCl helps maintain a Te vapor pressure sufficient to enable stable crystal growth.

투과전자현미경(Transmission Electron Microscopy)과 수차보정 주사투과전자 현미경(Aberration-corrected Scanning Transmission Electron Microscopy)을 사용하여 1T'과 2H MoTe2의 다형체 결정구조를 조사하였다.The polymorph structure of 1T 'and 2H MoTe 2 was investigated using Transmission Electron Microscopy and Aberration-corrected Scanning Transmission Electron Microscopy.

도면 5의 a, b의 저배율 TEM 이미지들은 직사각형(단사정계 1T')과 육방정계(육방정계 2H) 측면 결정들을 보여준다. 도면 5a에서의 삽입도는 단사정계 1T' MoTe2의 (1 0 0)과 (0 1 0)로 인덱스된 면들의 회절 패턴을 보여주며, 면간 간격은 각각 6.342 Å과 3.500 Å로 밝혀졌다. (1 0 0) 면을 따르는 1T' MoTe2 모양의 길고 직선인 측면은 (1 0 0)면이 성장면(Habit plane)임을 의미한다.The low magnification TEM images of FIGS. 5A and 5B show rectangular (monoclinic 1T ') and hexagonal (hexagonal 2H) side crystals. The inset in FIG. 5a shows diffraction patterns of the surfaces indexed with (1 0 0) and (0 1 0) of monoclinic 1T 'MoTe 2 , and the interplanar spacings were found to be 6.342 Å and 3.500 Å, respectively. The long and straight side of 1T 'MoTe 2 along the (1 0 0) plane means that the (1 0 0) plane is the habit plane.

본 발명에서는 HAADF-STEM을 사용하여 면 내에서의 원자 배열을 조사하였다(도면 6a). 도면 6a에서는 HAADF-STEM 이미지 위에 단사정계 단위정이 중첩되어 있다. 도면 6b는 멀티슬라이스 방법에 의한 1T' MoTe2 단일층의 전산모사된 HAADF-STEM 이미지를 보여준다. 전산모사된 도면 6b는 실제 실험적으로 관찰된 도면 6a와 정확하게 매치됨을 알 수 있다. 전산 모사된 1T' MoTe2의 두 개의 층들 또는 세 개의 층들이 확실하게 식별 가능하다. Mo 및 Te 원자들의 지그재그 배열은, 도면 6a에서 점선으로 표시된 바와 같이, [0 1 0] 방향을 따라 우선적으로 진행된다. 이와 같은 배열은 근본적으로, 1T상(도면 6 c)의 완벽한 팔면체 배위로부터 Mo 및 Te 원자들이 변위되었기 때문이다.In the present invention, the atomic arrangement in the plane was investigated using HAADF-STEM (FIG. 6A). In FIG. 6A, a monoclinic unit cell is superimposed on the HAADF-STEM image. FIG. 6b shows a computationally simulated HAADF-STEM image of a 1T 'MoTe 2 monolayer by a multi-slice method. It can be seen that the graphically simulated graph 6b exactly matches experimental graphically observed graph 6a. Two layers or three layers of computationally simulated 1T 'MoTe 2 are clearly identifiable. The zigzag arrangement of Mo and Te atoms preferentially proceeds along the [0 1 0] direction, as indicated by the dashed line in FIG. 6a. This arrangement is fundamentally due to the displacement of Mo and Te atoms from the perfect octahedral coordination of the 1T phase (Figure 6c).

반면에, 도면 7a의 회절 패턴은 육방정계 결정을 나타내며, 여기서 [0 0 0 1] 축을 따라 <1 -1 0 0> 및 <1 1 -2 0> 방향들은 육방정계 결정의 모서리와 꼭지점을 나타낸다. (1 -1 0 0) 및 (1 1 -2 0) 면들의 면간 간격은 3.062 Å 및 1.762 Å 인 것으로 측정되었는데, 이 값들은 다른 문헌들에서 벌크 2H MoTe2 결정에서의 값들과 잘 일치한다. On the other hand, the diffraction pattern of FIG. 7a represents a hexagonal crystal, where the <1 -1 0 0> and <1 1 -2 0> directions along the [0 0 0 1] axis represent the edges and vertices of the hexagonal crystal . The interplanar spacings of (1 -1 0 0) and (1 1 -2 0) planes were measured to be 3.062 Å and 1.762 Å, which agree well with the values in bulk 2H MoTe 2 crystals in other documents.

관찰된 HAADF-STEM 이미지(도면 7a)에 중첩된 도식적인 육방정계 격자와 전산모사된 이미지 결과(도면 7b)에 나타난 도식적인 육방정계 격자는 서로 일치한다. 여기서 원자번호의 차이에도 불구하고(ZMo = 42, ZTe = 52), Mo 원자와 Te 원자 위치에서의 유사한 원자 명암(Contrast)은, 2H 상이 Mo와 Te 층들의 알려진 적층 순서를 가지는 다층으로 존재함을 의미한다; 1T'상보다 2H 상의 HAADF-STEM 이미지에서의 더 강한 명암 비는, 2H상이 1T' 상보다 더 두껍다는 것을 뒷받침한다.The schematic hexagonal lattice superimposed on the observed HAADF-STEM image (FIG. 7a) and the schematic hexagonal lattice shown in the computed image result (FIG. 7b) are in agreement. Similar atomic contrasts at Mo atoms and Te atomic positions, despite the difference in atomic number (Z Mo = 42, Z Te = 52) Means presence; The stronger contrast ratio in the HAADF-STEM image of the 2H phase than the 1T 'image supports that the 2H phase is thicker than the 1T' phase.

단사정계 결정 단위정(1T')이 육방정계 결정 단위정(2H)에 에피택셜하게 연결될 때, 계면에는 2개의 방향성 변형(variants)이 있다(도면 3 c); 첫 번째 형태는 [0 1 -1 0]2H//[2 0 0]1T ' 계면이고, 두 번째 것은 [0 1 -1 0]2H //[2 2 0]1T ' 계면이다. 직접적이고 연속적인 성장에 관한 본 발명에서의 결과들로부터, 본 발명자들은 두 경우를 모두 확인하였다.When the monoclinic crystal unit unit (1T ') is epitaxially connected to the hexagonal unit (2H), there are two directional variants at the interface (Figure 3c); The first form is the [0 1 -1 0] 2H // [2 0 0] 1T ' interface and the second one is the [0 1 -1 0] 2H // [2 2 0] 1T ' interface. From the results in the present invention regarding direct and continuous growth, the present inventors have confirmed both cases.

첫 번째 형태는, 육방정계 2H 측면의 에지가 단사정계 1T'상의 긴 측면 에지와 인접하는 경우이고(도면 3b의 왼쪽 패널), 두 번째 형태는 2H 에지가 1T'측면 에지에 인접하는 경우이다(도면 3b의 오른쪽 패널).The first form is where the edge of the hexagonal 2H side is adjacent to the long side edge on the monoclinic 1T '(left panel of FIG. 3b), and the second form is the case where the 2H edge is adjacent to the 1T' side edge Right panel of Figure 3b).

두 가지 연결 변형들(variants)의 이러한 관찰은 이차원 동일 평면 헤테로 에피텍시(2D Coplanar Hetero-epitaxy)가 존재한다는 것에 대한 직접적인 증거이다. This observation of the two linkage variants is a direct proof that there is a 2D Coplanar Hetero-epitaxy.

첫 번째 형태에서, 1T'의 (0 2 0) 면의 면간 간격과 2H의 (2 -1 -1 0)의 면간 간격은 각각 1.754Å과 1.762 Å으로, ~0.45%의 미스매치를 만들었다. 첫 번째 형태의 HAADF-STEM의 저배율 이미지에서(도면 8 a), 다형체 (0 1 -1 0)2H //(2 0 0)1T' 헤테로 계면은 국부적인 주름 없는, 원자적으로-규칙화된 계면을 보여준다. 상기 1T'/2H 계면으로부터 얻어진 SAED의 2H 유형에서의 (2 -1 -1 0)와 (0 1 -1 0) 스팟들은 1T'에서의 (0 2 0)과 (2 0 0)과 중첩됨을 보여주는데, 이는 상기 헤테로 계면을 가로 질러서 두 다형체 단위정들이 정합(coherency)을 유지함을 의미한다. In the first form, the interplanar spacing of the (0 2 0) plane of 1T 'and the interplane spacing of (2 -1 -1 0) of 2H were 1.754 Å and 1.762 Å, respectively, resulting in ~0.45% mismatch. In the low-magnification image of HAADF-STEM in the first form (Figure 8a), the polymorph (0 1 -1 0) 2H // (2 0 0) 1T ' hetero interface is local wrinkle free, atomically-ordered Lt; / RTI &gt; interface. (2 -1 -1 0) and (0 1 -1 0) spots in the 2H type of SAED obtained from the 1T '/ 2H interface overlap with (0 2 0) and (2 0 0) at 1T' , Which means that across the heterointerface the two polymorphic unit crystals maintain coherency.

이러한 원자적으로 선명한 헤테로 에피텍셜 1T'/2H 계면은 HAADF-STEM과 이미지 전산모사를 사용하여 더 자세히 조사되었고(도면 9), 1T'의 (2 0 0)의 면은 2H의 (0 1 -1 0) 면과 지그재그 에지에서 결합되어 있고, 상기 면들은 1T'의 Te 종료와 2H의 Mo 종료에 의해 형성된다. 두 번째 형태의 헤테로 에피텍셜 관계도, 1T'상들의 단사정계 단위정들이 지그재그 에지들에 대해 60도만큼 회전된 것만 제외하고, 본질적으로 첫 번째 형태에서의 헤테로 에피텍셜 관계와 동일하다. 이러한 방향관계는 2H MoTe2의 (0 1 -1 0) 면은 1T' MoTe2의 (1 1 0)면과 연결됨을 의미한다.This atomically sharp heteroepitaxial 1T '/ 2H interface was further investigated using HAADF-STEM and image computational simulation (Fig. 9), and the (2 0 0) plane of 1T' 1 0) plane and the zig-zag edge, and these planes are formed by the Te termination of 1T 'and the Mo termination of 2H. The second type of hetero-epitaxial relationship is essentially the same as the hetero-epitaxial relationship in the first form except that monoclinic unit crystals of the 1T 'phases are rotated by 60 degrees with respect to the zig-zag edges. This orientation relationship means that the (0 1 -1 0) plane of 2H MoTe 2 is connected to the (1 1 0) plane of 1T MoTe 2 .

원자 표면 구조와 함께, 2H와 1T' MoTe2 층들의 고유의 전자 구조를 입증하기 위해, 본 발명에서의 CVD 성장 챔버로부터 초고진공 STM 챔버로 옮겨진 샘플들(두께 t = 5~6㎚)에 대해 300K에서 스캐닝 터널링 현미경(Scanning Tunneling Microscope, STM)와 스캐닝 터널링 분광기(Scanning Tunneling Spectroscopy, STS)를 사용하였다.In order to demonstrate the intrinsic electronic structure of the 2H and 1T 'MoTe 2 layers with the atomic surface structure, it was found that for the samples (thickness t = 5-6 nm) transferred from the CVD growth chamber to the ultra-vacuum STM chamber in the present invention At 300K, a scanning tunneling microscope (STM) and a scanning tunneling spectroscopy (STS) were used.

도면 10a-b는 STM 이미지로, 2H와 1T' MoTe2의 원자 구조를 보여준다. 2H MoTe2에서는, Te-Mo-Te의 샌드위치 구조는 삼각 프리즘들로 형성되었고, 육방정계의 c축과 수직하며 원자적으로 편평하다(도면 10a와 도면 7c 참조). 반면에 1T'MoTe2은 대칭성을 줄이기 위해 변형된 팔면체 Te를 차지하는 Mo 원자들과 덧붙여, a 축을 따라 주기적으로 골이 형성되어 있다(도면 10b와 도면 6c 참조). Figures 10a-b is a STM image, it shows the atomic structure of the 2H and 1T 'MoTe 2. 2H In MoTe 2 , the sandwich structure of Te-Mo-Te was formed of triangular prisms, perpendicular to the c-axis of the hexagonal system and atomically flat (see Figs. 10a and 7c). On the other hand, 1T 'MoTe 2 is periodically scored along the a axis in addition to the Mo atoms occupying the modified octahedron Te to reduce symmetry (see Figs. 10b and 6c).

측정된 격자 상수들은 앞에서의 TEM 분석 결과와 잘 일치한다. 1T' MoTe2의 경우, 개략적인 단사정계 원자 구조들을 비교함으로써, STM 이미지에서 제일 밝은 돌출부들은 최 표층의 Te 원자들로 밝혀 졌고, 중간 색깔은 더 낮은 위치에 놓이는 Mo 원자들을 나타내는 것으로 밝혀졌다. STS 측정과, 도면 10c에서의 터널링 전류(I) 대 샘플에 인가된 전압(V) 곡선들과, 도면 10 c의 삽입도에서의 dI/dV 대 V 곡선들은, 오염의 증거 없이 다음과 같은 고유의 전자 구조를 알아볼 수 있게 한다.The measured lattice constants agree well with the results of the previous TEM analysis. In the case of 1T 'MoTe 2 , by comparing the schematic monatomic atomic structures, it was found that the brightest protrusions in the STM image were revealed as Te atoms on the outermost layer, and the middle color represented Mo atoms in the lower position. The STS measurements, the voltage (V) curves applied to the tunneling current (I) versus the sample in Figure 10c, and the d I / d V vs. V curves in the inset of Figure 10c, This allows us to recognize the same unique electronic structure.

2H MoTe2 반도체에서의 에너지 밴드 갭(Eg)은 ~1.1 eV이고, 1T' MoTe2 금속 내에서의 금속의 전자상태밀도는 유한값을 가진다. The energy bandgap (Eg) in the 2H MoTe 2 semiconductor is ~1.1 eV, and the electron state density of the metal in the 1T MoTe 2 metal has a finite value.

다음으로, 본 발명자들은 1T'-2H-1T' MoTe2 FET 내에서의 동일 평면 컨택 특성을 조사하였다. 상기 FET는 3단계 연속적인 헤테로 에피텍시에 의해 형성되었는데, 여기에서 소스와 드래인 전극들로서 작용하는 두 개의 1T' MoTe2는 에피텍시하게 하나의 2H MoTe2에 연결되어 모두 하나로 된 층(all-in-one layer) FET를 형성한다(도면 11a에서 2H와 1T'는 모두 두께(t) = 6㎚). Next, the present inventors investigated coplanar contact characteristics in a 1T'-2H-1T 'MoTe 2 FET. The FET is a layer was formed at three stage continuous hetero epitaxy, in which two 1T 'MoTe 2, which act as source and drain electrodes are connected to the single 2H MoTe 2 during epitaxial all one ( all-in-one layer FET (both 2H and 1T 'in FIG. 11a have thickness t = 6 nm).

각 상들은 SiO2/p+-Si 기판들 위에서 전자 빔 리소그래피와 리프트 오프(Lift-off) 방법에 의해 Au 전극들과 컨택되어, 배면 게이트(back gate) FET 배치 구조에서 각 상 내에서 및 각 상을 가로 질러 국부적인 특성평가를 가능하게 하였다. 물론 전면 게이트(front gate) FET 배치 구조를 가질 수도 있음은 자명한 사항이다. 여기서, 직접적인 on-device 비교를 위해, 본 발명에서는 동일한 2H MoTe2 채널에서 두 가지 형태의 전기적 컨택을 형성하였다. Each of the phases is contacted with Au electrodes by electron beam lithography and lift-off methods on SiO 2 / p + -Si substrates, so that in each phase and in each phase in a back gate FET arrangement, Enabling local characterization across the image. Of course, it is obvious that a front gate FET arrangement may be provided. Here, for direct on-device comparison, the present invention formed two types of electrical contacts in the same 2H MoTe 2 channel.

본 발명에서의 동일평면 1T'/2H MoTe2 계면은 1차원 결정학적 경계에서(에지 등이 1차원 경계에 해당) 공유결합에 의해 형성된 순수한 에지 컨택을 선천적으로 형성한다. 이는 2차원 회로에서 낮은 컨택 저항 Rc를 가지는 2차원 반도체와 금속의 원자적으로 솔기 없는(seamless) 집적화를 제시한다. 평면 금속 탑 컨택은 부피가 있고(bulky), 따라서 vdW 갭을 가로 지르는 실질적인 컨택 장벽으로 인해 큰 Rc 값을 피할 수 없다.The coplanar 1T '/ 2H MoTe 2 interface in the present invention inherently forms pure edge contacts formed by covalent bonds at one-dimensional crystallographic boundaries (edges, etc. correspond to one-dimensional boundaries). This suggests the atomic seamless integration of two-dimensional semiconductors and metals with low contact resistance Rc in a two-dimensional circuit. Planar metal top contacts are bulky and therefore can not avoid large Rc values due to substantial contact barriers across the vdW gap.

먼저, 도면 12의 a에서, 1T' 동일 평면 컨택들의 전체 컨덕턴스(G)는 300K에서 61 nS로, Au 톱 컨택 FET의 경우(1.1nS)보다 높은 것으로 밝혀졌고, 77K에서는 26.4nS로 약간 감소하였다. 특히, 77K에서의 값은, Au 톱 컨택 FET에서의 컨덕턴스보다 크기 면에서 5 오더(100,000배)만큼 높은 수치이다. 본 발명자들은 본 발명에서의 동일평면 컨택 소자에서, 전류(I) - 인가 전압(Vb) 특성은 약간 비선형적인 것을 관찰하였다.First, in figure 12a, the total conductance (G) of the 1T 'coplanar contacts was found to be 61 nS at 300K, higher than for the Au top contact FET (1.1 nS) and slightly reduced to 26.4 nS at 77K . In particular, the value at 77K is 5 orders (100,000 times) higher than the conductance at the Au top contact FET. The present inventors in co-planar contact element according to the present invention, the current (I) - the applied voltage (V b) characteristics were observed in some non-linear.

다음으로, 배면-게이트 전압(Vg)-dependent G 관계를 비교하였고, 1T' 동일 동일평면 컨택된 FET에서 더 효율적인 게이트-조정가능성을 발견하였다. 다시 말하면 1T'동일평면 컨택 FET에서, -8 V의 더 작은 임계 전압(Vg,th)(Au 톱 컨택의 경우 -40V)과 p 타입 특성 내에서 Vb = 50mv에서 6.7μS의 더 높은 온 전류(Au 톱 컨택의 경우 0.6μS) 값을 보였다.Next, the back-gate voltage (V g ) -dependent G relationship was compared and a more efficient gate-tunability was found in the 1T 'identical coplanar contact FET. In other words, for a 1T 'coplanar contact FET, a lower threshold voltage (V g, th ) of -8 V (-40 V for Au top contact) and a higher on-resistance of 6.7 μS at V b = Current (0.6 μS for Au top contact).

세 번째는 FET들의 온도(T)-의존성 G에서, 도면 12 c의 아레니우스 플롯(Arrhenius plot)에서의 150~300K의 온도범위에서, 두 경우의 FET의 G 값은 모두 열적 활성화 전달(transport)에 의해 모델링 된다. 여기서, 이 직접적인 비교에서의 어떠한 차이도 특정 컨택 성질 때문인 것으로 해석되는데, 이는 두 가지 형태의 FET들이 이 같은 면저항과 게이트 정전용량을 가지는 동일한 2H MoTe2를 공유하기 때문이다. Third, in the temperature (T) -dependent G of the FETs, and in the temperature range of 150-300K in the Arrhenius plot of Figure 12c, the G values of the FETs in both cases are both thermally activated transport ). Here, any difference in this direct comparison is interpreted to be due to the particular contact nature, since the two types of FETs share the same 2H MoTe 2 with this same sheet resistance and gate capacitance.

도면 12 d는 1T' 동일평면 FET의 온도(T) 종속 드레인 전류(I d) - Vg 특성을 나타내는데, 300K에서는 ~105 그리고 77K에서는 107 이라는 매우 높은 on/off 전류비(Vb = 50meV에서의 I on/I off)를 보여준다. 이는 1.1eV라는 상대적으로 낮은 Eg를 가지는 비패시베이션화된 배면-케이트 전압(Bottom gate) 2D 반도체의 경우 매우 주목할 만 하다. 특히 150~300K에서 온도가 감소함에 따라, Vb = 50mev에서 I off 는 포화된 I on 과 비교하여 급격히 감소하여서, 낮은 온도 범위에서 더 높은 I on/I off 비율을 만드는데 기여한다. Figure 12 d is 1T 'temperature (T) dependent drain current (I d) in the same plane FET - indicate the V g characteristics, 300K in the 10 5 and 77K in 10 7 of very high on / off current ratio (V b = I on / I off at 50 meV). This is very noteworthy for non-passivated bottom-gate 2D semiconductors with a relatively low E g of 1.1 eV. Particularly as the temperature decreases from 150 to 300 K, I off at V b = 50 mev decreases sharply as compared to saturated I on , contributing to a higher I on / I off ratio in the lower temperature range.

이와 같은 현상은 동일평면 컨택들에서는 더 낮은 컨택 장벽 때문인 것이다. 1T' 동일평면 컨택들을 가지는 FET의 이동도(μ)는 300K에서 16.2㎠/Vs인 것으로 측정되었고, 77K에서는 8.3㎠/Vs로 약간 감소하였다(도면 12e). 반면 Au 톱 컨택된 FET들에서는, FET의 이동도(μ)는 더 작아서 300K에서 4.0㎠/Vs인 것으로 측정되었고, 77K에서는 0.03㎠/Vs으로 급격하게 줄어든다. 두 형태의 FET들에서의 FET 이동도(μ)는 이 온도 범위에서는 온도가 감소함에 따라 감소한다. 즉, FET의 이동도(μ) 변화는 μ ~ Tγ의 피트(fit)에서 하전된 불순물 산란에 의해 지배되며, 이는 유전 기판과 표면 및 계면에서 하전된 불순물을 가지는 비패시베이션된 2D TMDC 반도체들에서 통상적인 발생한다. This is due to lower contact barriers in coplanar contacts. The mobility (μ) of the FET with 1T 'coplanar contacts was measured to be 16.2 cm 2 / Vs at 300K and slightly decreased to 8.3 cm 2 / Vs at 77K (FIG. 12e). On the other hand, for Au-top-connected FETs, the mobility (μ) of the FET is smaller and is measured to be 4.0 cm 2 / Vs at 300 K, and sharply decreases to 0.03 cm 2 / Vs at 77 K. The FET mobility (μ) in both types of FETs decreases with decreasing temperature at this temperature range. That is, the mobility variation of the FET is dominated by charged impurity scattering at the pit of μ to T y , which is due to the non-passivated 2D TMDC semiconductors having impurities charged at the surface and at the interface with the dielectric substrate Lt; / RTI &gt;

콘트롤 실험으로써, 본 발명자들은 하나의 동일 채널 FET를 측정하였고, 컨택들 중 하나의 컨택은 1T' 동일평면 컨택이고 다른 하나는 Au 톱 컨택이며, 관찰된 FET의 이동도(μ)의 온도 의존성은 양쪽 컨택이 Au 톱 컨택을 가지는 FET의 이동도(μ)의 온도 의존성과 유사하다. 이러한 관찰은 컨택 형태에 따라 FET 전하 전송이 실질적으로 수정됨을 확증하는 것이다.As a control experiment, the inventors measured one co-channel FET, one of the contacts was a 1T 'coplanar contact and the other was an Au top contact, and the temperature dependence of the observed mobility (μ) Both contacts are similar to the temperature dependence of the mobility (μ) of an FET with an Au top contact. This observation confirms that FET charge transfer is substantially modified depending on the contact type.

최근 리뷰에서의 2D 반도체의 다양한 컨택 형태의 분류를 바탕으로, 본 연구자들은 Au 탑 컨택은 Au의 페르미 레벨과 2H MoTe2 전자 친화도 사이의 에너지 오프셋으로부터 기인한 고유의 쇼트키 장벽(Schottky barriers, SB)과 평면 반 데 발스 갭(van der Waals gap)에서 기인한 터널 장벽(Tunnel barrier)을 형성한다고 가정하였다. 그리고 이러한 가정은 본 발명의 명세서에서 이미 기재한 바와 같이, 본 발명이 속하는 기술분야에서는 최근에 일반적으로 받아들여지고 있는 이론이다. Based on the recent classifications of contact types in 2D semiconductors in recent reviews, the authors found that Au top contacts have inherent Schottky barriers due to the energy offset between Au's Fermi level and 2H MoTe 2 electron affinity, SB) and a van der Waals gap (tunnel barrier). And these assumptions are the generally accepted theories in the field of the present invention as already described in the specification of the present invention.

그 후, 본 발명자들은 1T' 동일 평면 컨택은 추가적인 vdW 터널 장벽 없이 "국부적인 SB 형태" 장벽을 형성한다고 모델링 하였는데, 이는 계면이 원자 정밀도 단위에서 공유 결합되어 있기 때문이다. 거기에 덧붙여, 동일 평편 컨텍 기하학에서의 극소(ultra)-작은 컨택 면적(동일 평면 컨택은 에지 컨택이며, 평면 내에는 수 원자층 두께의 2D 막이 서로 에지 컨택하므로, 그 결과 컨택 면적이 극소로 작아짐을 의미함)에 기인하여, 이 동일평면 SB에서의 컨택 정전기학은 통상적의 Au 톱 컨택에서의 평면 SB 컨택과 정성적으로 다름이 확실하다. We then modeled that 1T 'coplanar contacts form a "local SB-type" barrier without additional vdW tunnel barriers because the interfaces are covalently bonded in atomic precision units. In addition, the ultra-small contact area in the same flat contact geometry (the coplanar contact is an edge contact, and the 2D film of the atomic layer thickness in the plane is edge-to-edge contact with each other, resulting in a small contact area , It is certain that the contact electrostatics at this coplanar SB is qualitatively different from the planar SB contact at a conventional Au top contact.

본 발명자들은 개략적으로 그러한 모델에 대해 도면 13 a 및 b에 예시하였는데, 여기서 특정 장벽 높이와 폭은 다음과 같이 결정된다. The present inventors have schematically illustrated in Figures 13a and b for such a model, wherein the specific barrier height and width are determined as follows.

먼저 초기에 다양한 Vg에서의 1T' 동일평면 컨택의 온도(T) 의존 전류(I d) (도면 14 a)는 150~300K에서 열적으로 활성화된 전송을 보였는데, 이것은 열이온방출 모델 내에서 빌트인 포텐셜(Built-in potential, qΦbi)들의 변화를 예측할 수 있게 한다. 도면 14 b는 변화하는 Vg에서 도면 14 (a)의 선형 피트로부터 추정된 qΦbi이며, 편평한 밴드(Flat band) 조건(Vg,FB = -6V)에서의 SB 높이(qΦSB)는, 화살표로 표시된 바와 같이, ~22 meV로 추출되었다. 동일한 방법으로, 본 발명자들은 Au 톱 컨택된 FET의 qΦSB는 ~150meV인 것을 발견하였는데, 이것은 다른 연구자들의 문헌에서 보고된 값과 잘 부합한다. 특히, 300K에서 k BT보다 작은, ~22meV의 qΦSB는 보고된 TMDC FET들 가운데 가장 작은 값이다. 2H MoS2에 탑 금속 컨택에서의 qΦSB는 얻을 수 없고, 2H MoS2 다층들과 탑 금속 컨택에서의 qΦSB는 통상적으로는 100~200 meV의 범위이고 가장 낮은 일함수를 가지는 Sc 컨택에서 가장 낮은 값인 ~30meV이다. 이러한 발견은 결국 다형체적 동일 평면 컨택은, 특히 Vb>qΦSB 및/또는 Vg<Vg,th에서, 열적으로 지원되는 TB 타입임을 의미한다. 도면 14 c에서 다양한 Ts에 따른 I off의 큰 변화뿐만 아니라 낮은 Vb에서의 I-Vb의 비선형성은 이전의 관찰들과도 잘 부합한다.Initially, the temperature-dependent current ( I d ) (Figure 14a) of 1T 'coplanar contact at various V g showed thermally activated transmission at 150-300K, To predict the change in built-in potential ( q Φ bi ). Figure 14 b is a q Φ bi estimated from a linear fit of the figure 14 (a) in V g varying, SB height of the flat band (Flat band) condition (V g, FB = -6V) (q Φ SB) Was extracted at ~ 22 meV, as indicated by the arrow. In the same way, we found that the q Φ SB of the Au top-coupled FET was ~150 meV, which is in good agreement with the values reported in other researchers' literature. In particular, q Φ SB of ~ 22 meV, which is less than k B T at 300 K, is the smallest of the reported TMDC FETs. 2H MoS 2 Top metal contacts q Φ SB can not be obtained in the, 2H MoS q Φ SB in the second multi-layer and the top metal contact is typically in the range of 100 ~ 200 meV Sc contact with the lowest work function Which is the lowest value of ~ 30 meV. This finding ultimately means that the polymorphic volume coplanar contact is a thermally supported TB type, especially at V b > q Φ SB and / or V g <V g, th . The nonlinearity of IV b at low V b , as well as the large change in I off with various T s in FIG. 14 c, is consistent with previous observations.

본 발명에서의 다형체 동일 평면 컨택에서의 극단적으로 낮은 qΦSB는, 나노미터 스케일에서는 컨택 포텐셜의 공간적인 변화가 타이트하게 제한될 수 있다는, 다시 말하면 밴드 벤딩(band bending; 접합 근처에서 반도체의 밴드 구조의 에너지 오프셋에서의 국부적인 변화를 의미)의 공간적인 확장이 없다는, 가능성을 제시한다. The extremely low q PH SB in the polymorphic coplanar contact in the present invention indicates that the spatial variation of the contact potential can be tightly constrained on the nanometer scale, i.e., band bending (Meaning a local change in the energy offset of the band structure).

본 발명자들은, 2차원 동일 평면 정전기학 모델을 사용하여, 공핍층의 넓이(depletion width) W d = (2ε/q)·(Φ bi/N A)는 6.1㎚인 것으로 추산하였는데, 여기서 ε은 2H MoTe2의 유전상수와 억셉터(acceptor)의 밀도이고, N A는 평행판 캐패시터 모델(Parallel plate capacitor model)을 사용하여 Vg = Vg,th에서 4.9ⅹ1011/㎠인 것으로 추정될 수 있다.Using the two-dimensional coplanar electrostatic model, the present inventors have estimated that the depletion width W d = (2 ε / q ) ( Φ bi / N A ) of the depletion layer is 6.1 nm, where ε Is the dielectric constant and acceptor density of 2H MoTe 2 and N A is assumed to be V g = V g using a parallel plate capacitor model and 4.9 × 10 11 / cm 2 at th .

직접적인 비교를 위해, 본 발명자들은 비교예인 Au 톱 컨택 FET을 2D 접합이라고 가정했을 때의 W d 는 40.7㎚인 것으로 발견하였다. 한편, 톱 컨택된 그래핀 FET들과 탄소 나노 튜브 FET들의 W d 는 수백 나노미터의 범위에 있음이 이전 연구들에 의해 입증되었다.For direct comparison, the present inventors have found that the Au top contact FET of the comparative example, assuming a 2D junction, has a W d of 40.7 nm. On the other hand, previous studies have demonstrated that the W d of top-contact graphene FETs and carbon nanotube FETs is in the range of hundreds of nanometers.

따라서 본 발명에서의 다형체 동일 평면 계면들의 이러한 국부적인 TB 형태의 컨택은, 짧은 채널 효과들(Short channel effects)이 없는, 나노미터 스케일에서 극단적으로 짧은 FET들의 실용화를 위한 가능성을 제공할 수 있다.Thus, this local TB-type contact of the polymorphic coplanar interfaces in the present invention can provide the possibility for practical use of extremely short FETs on the nanometer scale, without short channel effects .

이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the invention is not limited to the disclosed exemplary embodiments. It is obvious that a transformation can be made. Although the embodiments of the present invention have been described in detail above, the effects of the present invention are not explicitly described and described, but it is needless to say that the effects that can be predicted by the configurations should also be recognized.

Claims (15)

반도체상으로서 층상구조의 채널층;
상기 채널층의 측면에 헤테로-에피층으로 형성된 층상구조이며, 금속상인 소스층 및 드레인층;
을 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
A channel layer of a layered structure as a semiconductor phase;
A source layer and a drain layer, which are layered structures formed of a hetero-epi layer on a side surface of the channel layer and are metal layers;
Dimensional field effect transistor (2D FET).
제 1항에서 있어서,
상기 소스층과 채널층 및 채널층과 드레인층의 계면은 솔기 없는(Seamless) 계면인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
The method of claim 1,
Wherein the interface between the source layer and the channel layer and between the channel layer and the drain layer is a seamless interface.
제 1항에 있어서, 상기 트랜지스터는 배면 게이트(Back gate)인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
2. The two-dimensional field effect transistor (2D FET) of claim 1, wherein the transistor is a back gate.
제 1항에 있어서,
상기 트랜지스터는 전면 게이트(Front gate)인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
The method according to claim 1,
Wherein the transistor is a front gate. 2. The two-dimensional field effect transistor of claim 1, wherein the transistor is a front gate.
제 1항에 있어서,
상기 소스층, 채널층 및 드레인층은 동일 조성인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
The method according to claim 1,
Wherein the source layer, the channel layer and the drain layer have the same composition.
제 1항 또는 5항에 있어서,
상기 소스층, 채널층 및 드레인층은 전이금속다이칼코젠(TMDC) 성분을 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
The method according to claim 1 or 5,
Wherein the source layer, the channel layer and the drain layer comprise a transition metal dicalcogen (TMDC) component.
제 6항에 있어서,
상기 소스층, 채널층 및 드레인층은 MoTe2를 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
The method according to claim 6,
Wherein the source layer, the channel layer and the drain layer comprise MoTe 2 .
제 1항에 있어서,
상기 소스층, 채널층 및 드레인층의 두께가 같은 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET).
The method according to claim 1,
Wherein the source layer, the channel layer and the drain layer have the same thickness.
전이금속 원소를 포함하는 전구체와 칼코게나이드 전구체를 퍼니스의 내부에 준비하는 단계;
상기 전구체들을 제 1 온도로 가열하여 기판의 평면 상에 위치하는 층상구조로서 금속상의 소스층 및 드레인층을 형성하는 단계;
상기 소스층 및 드레인층의 사이에서 헤테로 에피층으로서 위치하며, 반도체상의 채널층을 제 2 온도에서 형성하는 단계; 를 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터((2D FET)의 제조 방법.
Preparing a precursor comprising a transition metal element and a chalcogenide precursor inside the furnace;
Heating the precursors to a first temperature to form a source layer and a drain layer on the metal as a layered structure located on a plane of the substrate;
Forming a channel layer on the semiconductor as a heteroepitaxial layer between the source layer and the drain layer at a second temperature; (2-D) field effect transistor (2D FET).
제 9항에서 있어서,
상기 소스층과 채널층 및 채널층과 드레인층의 계면은 솔기없는(Seamless) 계면인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법.
10. The method of claim 9,
Wherein the interface between the source layer and the channel layer and between the channel layer and the drain layer is a seamless interface. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt;
제 9항에 있어서,
상기 제 1 온도는 상기 제 2 온도보다 높은 것을 특징으로 하는 2차원 전계 효과 트랜지스터 (2D FET)의 제조 방법.
10. The method of claim 9,
Wherein the first temperature is higher than the second temperature. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt;
제 9항에 있어서,
상기 준비 단계에서 촉매로서 NaCl을 추가로 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법.
10. The method of claim 9,
Wherein the second step further comprises adding NaCl as a catalyst in the preparation step.
제 9항에 있어서,
상기 소스층, 채널층 및 드레인층은 동일 조성인 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법.
10. The method of claim 9,
Wherein the source layer, the channel layer and the drain layer have the same composition.
제 9항 또는 13항에 있어서,
상기 소스층, 채널층 및 드레인층은 MoTe2를 포함하는 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법.
The method according to claim 9 or 13,
Wherein the source layer, the channel layer and the drain layer comprise MoTe 2 .
제 9항에 있어서,
상기 소스층, 채널층 및 드레인층의 두께가 같은 것을 특징으로 하는 2차원 전계 효과 트랜지스터(2D FET)의 제조 방법.10. The method of claim 9,
Wherein the source layer, the channel layer, and the drain layer have the same thickness.
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* Cited by examiner, † Cited by third party
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