KR20180135085A - 트랜지스터의 소스/드레인 영역 상의 에피택셜 필름에 대한 선택적 식각 방법 - Google Patents

트랜지스터의 소스/드레인 영역 상의 에피택셜 필름에 대한 선택적 식각 방법 Download PDF

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Abstract

트랜지스터들을 형성하기 위한 방법들이 제공된다. 기판은 처리 챔버에 배치되고, 복수의 에피택셜 피처들이 기판 상에 형성된다. 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 갖는다. 에피택셜 피처의 일부를 제거하기 위해, 식각제, 또는 식각제 및 식각 증진제 또는 식각 억제제를 포함하는 가스 혼합물이 처리 챔버 내에 도입된다. (110) 평면을 갖는 표면과 (100) 평면을 갖는 표면 간의 식각 선택도는, 처리 챔버 내의 압력, 식각제 또는 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율, 및/또는 식각 증진제 또는 억제제의 유량 대 식각제의 유량의 비율을 변화시킴으로써 조정될 수 있다.

Description

트랜지스터의 소스/드레인 영역 상의 에피택셜 필름에 대한 선택적 식각 방법
본원에서 설명되는 실시예들은 일반적으로, 반도체 디바이스들을 형성하기 위한 방법들에 관한 것이며, 더 구체적으로, 트랜지스터들을 형성하기 위한 방법들에 관한 것이다.
차세대 디바이스들에 대하여 회로 밀도들이 증가함에 따라, 상호접속부들, 예컨대 비아들, 트렌치들, 컨택트들, 게이트 구조들 및 다른 피처들은 물론, 그들 사이의 유전체 물질들의 폭들은 22 nm 이하의 치수들로 감소하는 반면, 유전체 층들의 두께는 실질적으로 일정하게 유지되어, 피처들의 종횡비들을 증가시키는 결과를 낳았다. 최근에, 상보적 금속 산화물 반도체(CMOS) 핀 전계 효과 트랜지스터(FinFET) 디바이스들이 다수의 로직 및 다른 응용들에서 널리 사용되었고, 다양한 상이한 유형들의 반도체 디바이스들에 통합된다.
FinFET 디바이스들은 전형적으로, 높은 종횡비들을 갖는 반도체 핀들을 포함하며, 이 반도체 핀들에 걸쳐, 트랜지스터를 위한 채널 및 소스/드레인 영역들이 형성된다. 그 다음, 더 빠르고 더 신뢰가능하며 더 양호하게 제어되는 반도체 트랜지스터 디바이스들을 생성하기 위해, 게이트 전극이 핀 디바이스들의 일부에 걸쳐서, 그리고 그 일부의 측면을 따라 형성되어, 채널 및 소스/드레인 영역들의 증가된 표면적의 이점을 활용한다. FinFET들의 추가의 이점들은 단채널 효과를 감소시키는 것, 및 더 높은 전류 흐름을 제공하는 것을 포함한다.
트랜지스터 성능을 개선하기 위해, 스트레서 물질들이 소스/드레인 영역들을 채울 수 있고, 스트레서 물질들은 에피택시에 의해 소스/드레인 영역들에서 성장할 수 있다. 에피택셜 필름은 측방향으로 연장되어 패싯들을 형성할 수 있다. 트랜지스터들의 축소와 함께, 핀 피치(인접한 핀들 간의 거리)가 점점 더 작아지고 있다. 이는, 핀 상의 성장된 에피택셜 필름과 인접한 핀 상의 성장된 에피택셜 필름 간의 거리의 감소를 야기할 수 있다. 종래의 식각 프로세스는 에피택셜 필름의 측방향 치수를 제거함으로써 에피택셜 필름과 인접한 에피택셜 필름 간의 거리를 증가시킬 수 있지만, 에피택셜 필름의 높이 또는 두께가 또한, 식각 프로세스에 의해 감소된다.
다른 유형들의 트랜지스터들을 형성하기 위한 프로세스들은, 트랜지스터의 피처의 측방향 치수를 제거하기 위해 식각 프로세스를 포함할 수 있지만, 식각 프로세스는 또한, 피처의 높이 또는 두께를 감소시킨다.
그러므로, 트랜지스터를 형성하기 위한 개선된 방법이 필요하다.
반도체 디바이스들, 예컨대, 트랜지스터들을 형성하기 위한 방법들이 제공된다. 일 실시예에서, 방법은, 복수의 에피택셜 피처들을 갖는 기판을 처리 챔버 내에 배치하는 단계 ― 복수의 에피택셜 피처들 중 각각의 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 가짐 ―, 기판을 섭씨 약 350 도 내지 섭씨 약 950 도 범위의 온도로 가열하는 단계, 식각제 및 캐리어 가스를 처리 챔버 내에 도입하는 단계, 및 에피택셜 피처의 일부를 선택적으로 제거하는 단계 ― (110) 평면을 갖는 표면과 (100) 평면을 갖는 표면 간의 식각 선택도는 처리 챔버 내의 압력, 및/또는 식각제의 유량 대 캐리어 가스의 유량의 비율을 변화시킴으로써 조정됨 ― 를 포함한다.
또 다른 실시예에서, 방법은, 복수의 에피택셜 피처들을 갖는 기판을 처리 챔버 내에 배치하는 단계 ― 복수의 에피택셜 피처들 중 각각의 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 가짐 ―, 기판을 섭씨 약 350 도 내지 섭씨 약 950 도 범위의 온도로 가열하는 단계, 가스 혼합물 및 캐리어 가스를 처리 챔버 내에 도입하는 단계 ― 가스 혼합물은 식각제 및 식각 증진제 또는 식각 억제제를 포함함 ―, 및 에피택셜 피처의 일부를 선택적으로 제거하는 단계 ― (110) 평면을 갖는 표면과 (100) 평면을 갖는 표면 간의 식각 선택도는 처리 챔버 내의 압력, 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율, 및/또는 식각 증진제 또는 억제제의 유량 대 식각제의 유량의 비율을 변화시킴으로써 조정됨 ― 를 포함한다.
또 다른 실시예에서, 방법은, 복수의 에피택셜 피처들을 갖는 기판을 처리 챔버 내에 배치하는 단계 ― 복수의 에피택셜 피처들 중 각각의 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 가짐 ―, 기판을 섭씨 약 600 도 이상의 온도로 가열하는 단계, 식각제, 규소 함유 가스, 및 캐리어 가스를 처리 챔버 내에 도입하는 단계, 및 에피택셜 피처의 측방향 부분을 선택적으로 제거하는 단계 ― 에피택셜 피처의 높이는 실질적으로 변화되지 않음 ― 를 포함한다.
위에서 언급된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은, 본원에 설명된 일 실시예에 따른, 피처를 식각하기 위한 방법을 예시한다.
도 2a-2c는, 본원에 설명된 다양한 실시예들에 따른 피처를 예시한다.
도 3a-3b는, 본원에 설명된 일 실시예에 따른, 반도체 구조를 형성하기 위한 프로세스를 예시한다.
도 4a-4b는, 본원에 설명된 또 다른 실시예에 따른, 반도체 구조를 형성하기 위한 프로세스를 예시한다.
도 5a-5b는, 본원에 설명된 또 다른 실시예에 따른, 반도체 구조를 형성하기 위한 프로세스를 예시한다.
도 6a-6f는, 본원에 설명된 또 다른 실시예에 따른, 반도체 구조를 형성하기 위한 프로세스를 예시한다.
도 7a-7e는, 본원에 설명된 또 다른 실시예에 따른, 반도체 구조를 형성하기 위한 프로세스를 예시한다.
이해를 용이하게 하기 위해, 가능한 경우에, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 일 실시예의 요소들 및 특징들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
트랜지스터들을 형성하기 위한 방법들이 제공된다. 기판은 처리 챔버에 배치되고, 복수의 에피택셜 피처들이 기판 상에 형성된다. 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 갖는다. 에피택셜 피처의 일부를 제거하기 위해, 식각제, 또는 식각제 및 식각 증진제 또는 식각 억제제를 포함하는 가스 혼합물이 처리 챔버 내에 도입된다. (110) 평면을 갖는 표면과 (100) 평면을 갖는 표면 간의 식각 선택도는, 처리 챔버 내의 압력, 식각제 또는 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율, 및/또는 식각 증진제 또는 억제제의 유량 대 식각제의 유량의 비율을 변화시킴으로써 조정될 수 있다.
도 1은, 본원에 설명된 일 실시예에 따른, 피처를 식각하기 위한 방법(100)을 예시한다. 방법(100)은, 기판을 처리 챔버 내에 배치하는 블록(102)에서 시작한다. 복수의 피처들이 기판 상에 형성될 수 있다. 피처들은, 기판을 처리 챔버 내에 배치하기 이전에, 기판 상에 형성될 수 있다. 대안적으로, 피처들은, 처리 챔버에 있는 기판 상에 형성될 수 있다. 처리 챔버는 에피택셜 증착 챔버 또는 식각 챔버일 수 있다. 기판은 벌크 규소 기판일 수 있고, p-형 또는 n-형 불순물로 도핑될 수 있다. 다른 기판 물질들은, 게르마늄, 규소-게르마늄, 및 III/V족 화합물 반도체들, 예컨대, GaAs, InGaAs, 및 다른 유사한 물질들을 포함하지만 이에 제한되지는 않는다. 복수의 피처들의 피처는, 개구부가 내부에 형성된 층, 바, 바 상에 형성된 스트레서 물질, 또는 임의의 다른 적합한 피처일 수 있다. 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 포함한다. 피처는 에피택셜 증착 프로세스에 의해 형성될 수 있고, 따라서 피처들은 에피택셜 피처들로 지칭된다. 피처는 규소(Si), 규소 게르마늄(SiGe), 붕소 도핑된 규소 게르마늄(SiGe:B), 인 도핑된 규소(Si:P), 인 도핑된 게르마늄(Ge:P), 또는 다른 적합한 반도체 물질로 만들어질 수 있다. 피처의 예들은 도 2a-2c에 도시된다.
도 2a에 도시된 바와 같이, 피처(200)는 적어도 표면(202) 및 표면(204)을 포함한다. 표면(202)은 (100) 평면을 갖고, 표면(204)은 (110) 평면을 갖는다. 표면들(202, 204)이 연결되어 코너를 형성할 수 있고, 코너는 90도일 수 있다. 도 2b에 도시된 바와 같이, 피처(206)는 적어도 표면(208) 및 표면(212)을 포함한다. 표면(208)은 (100) 평면을 갖고, 표면(212)은 (110) 평면을 갖는다. 표면(210)은 표면(208)과 표면(212)을 연결하고, 표면(210)은 (111) 평면을 갖는다. 도 2c에 도시된 바와 같이, 피처(214)는 적어도 표면(216) 및 표면(220)을 포함한다. 표면(216)은 (100) 평면을 갖고, 표면(220)은 (110) 평면을 갖는다. 표면(218)은 표면(208)과 표면(212)을 연결하고, 표면(218)은 (111) 평면을 갖는다.
다시 도 1을 참조하면, 블록(104)에서, 기판은 섭씨 약 350 도 내지 섭씨 약 950 도 범위의 온도로 가열된다. 기판은 임의의 적합한 가열 장치, 예컨대, 복사 램프들, 레이저들, 또는 저항성 가열 요소들에 의해 가열될 수 있다. 가열 장치는 기판 아래에 그리고/또는 위에 위치될 수 있거나, 기판을 지지하는 기판 지지부에 내장될 수 있다. 일 실시예에서, 기판은 섭씨 약 600 도 이상, 예컨대, 섭씨 700 도 또는 섭씨 750 도의 온도로 가열된다. 블록(106)에서, 식각제 또는 가스 혼합물이 처리 챔버 내에 도입된다. 식각제 또는 가스 혼합물은 캐리어 가스, 예컨대, 수소 가스 또는 질소 가스와 함께 처리 챔버 내에 도입된다. 식각제는 할로겐 함유 가스, 예컨대, HCl, Cl2, HBr, PCl3, GeCl3, BCl3일 수 있다. 가스 혼합물은 식각제 및 식각 증진제 또는 식각 억제제를 포함할 수 있다. 식각 증진제는 GeH4 또는 As일 수 있다. 식각 억제제는 규소 함유 가스, 예컨대, 실란, 디실란, 또는 디클로로실란일 수 있다. 식각제 또는 가스 혼합물은 처리 챔버 내부에서 낮은 분압을 가질 수 있다. 식각제 또는 가스 혼합물의 낮은 분압에는 식각제 또는 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율이 반영될 수 있다. 비율은 약 0.01 내지 약 0.22의 범위일 수 있다.
다음으로, 블록(108)에서, 피처의 일부가 식각제 또는 가스 혼합물에 의해 선택적으로 제거된다. (110) 평면을 갖는 표면들, (100) 평면을 갖는 표면들, 및 (111) 평면을 갖는 표면들을 포함하여 피처의 표면들 전부는 식각제 또는 가스 혼합물에 노출되며, 피처의 어떠한 표면들 상에도 마스크들 또는 캡들이 형성되지 않는다. 식각제 또는 가스 혼합물에 의해 제거되는 피처의 일부는, (110) 평면을 갖는 표면과 (100) 평면을 갖는 표면 간의 식각 선택도를 조정함으로써 제어될 수 있다. (110) 평면을 갖는 표면과 (100) 평면을 갖는 표면 간의 식각 선택도는, (110) 평면을 갖는 표면 대 (100) 평면을 갖는 표면의 식각률 비율로서 표현될 수 있으며, 식각률 비율은 제거되는 피처의 부분에 영향을 줄 수 있다. 예를 들어, 식각률 비율이 높으면(즉, (110) 평면을 갖는 표면에 대한 식각률이, (100) 평면을 갖는 표면에 대한 식각률보다 더 높으면), 피처의 측방향 또는 폭 부분이 제거되는 동안 피처의 높이 또는 두께 부분은 실질적으로 변화되지 않는다. 도 2a-2c를 참조하면, 높은 식각률 비율의 경우, 표면들(204, 212, 220)이 표면들(202, 208, 216)보다 더 빠른 속도로 제거된다. (111) 평면을 갖는 표면들, 예컨대, 표면들(210, 218)은 (110) 또는 (110) 평면을 갖는 표면들과 비교해 가장 느린 식각률을 갖는다. 식각률 비율이 낮으면(즉, (110) 평면을 갖는 표면에 대한 식각률이, (100) 평면을 갖는 표면에 대한 식각률보다 더 낮으면), 피처의 높이 또는 두께 부분이 제거되는 동안, 피처의 측방향 부분은 실질적으로 변화되지 않는다. 도 2a-2c를 참조하면, 낮은 식각률 비율의 경우, 표면들(204, 212, 220)이 표면들(202, 208, 216)보다 더 느린 속도로 제거된다. (111) 평면을 갖는 표면들, 예컨대, 표면들(210, 218)은 (110) 또는 (110) 평면을 갖는 표면들과 비교해 가장 느린 식각률을 갖는다. (110) 평면을 갖는 표면과 (100) 평면을 갖는 표면 간의 식각 선택도, 또는 (110) 평면을 갖는 표면 대 (100) 평면을 갖는 표면의 식각률 비율은, 처리 챔버 내의 압력, 식각제 또는 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율, 및/또는 식각 증진제 또는 억제제의 유량 대 식각제의 유량의 비율을 변화시킴으로써 조정될 수 있다.
일 실시예에서, 식각제 및 캐리어 가스가 처리 챔버 내에 도입된다. 식각제는 HCl이고, 캐리어 가스는 수소 가스이다. 예컨대, 5 초과의 높은 식각률 비율은, 처리 챔버 내부의 압력이 약 3 Torr이고, 식각제의 유량 대 캐리어 가스의 유량의 비율이 약 0.06이며, 기판의 온도가 섭씨 약 750 도일 때 달성될 수 있다. 예컨대, 0.7 미만의 낮은 식각률 비율은, 처리 챔버 내부의 압력이 약 300 Torr이고, 식각제의 유량 대 캐리어 가스의 유량의 비율이 약 0.2이며, 기판의 온도가 섭씨 약 700 도일 때 달성될 수 있다.
또 다른 실시예에서, 식각제 및 식각 증진제를 포함하는 가스 혼합물이 캐리어 가스와 함께 처리 챔버 내에 도입된다. 식각제는 HCl이고, 식각 증진제는 GeH4이며, 캐리어 가스는 수소 가스이다. 예컨대, 2.4 초과의 높은 식각률 비율은, 처리 챔버 내부의 압력이 약 3 Torr이고, 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율이 약 0.22이며, 식각 증진제의 유량 대 식각제의 유량의 비율이 약 0.01이고, 기판의 온도가 섭씨 약 750 도일 때 달성될 수 있다. 예컨대, 0.6 미만의 낮은 식각률 비율은, 처리 챔버 내부의 압력이 약 200 Torr이고, 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율이 약 0.072이며, 식각 증진제의 유량 대 식각제의 유량의 비율이 약 0.2이고, 기판의 온도가 섭씨 약 700 도일 때 달성될 수 있다.
또 다른 실시예에서, 식각제 및 식각 억제제를 포함하는 가스 혼합물이 캐리어 가스와 함께 처리 챔버 내에 도입된다. 식각제는 HCl이고, 식각 억제제는 실란이며, 캐리어 가스는 수소 가스이다. 식각 억제제, 예컨대, 규소 함유 가스가 식각제 및 캐리어 가스와 함께 처리 챔버 내에 도입될 때, 식각 억제제는 (100) 평면을 갖는 표면의 식각을 억제한다. 따라서, 식각 억제제의 추가에 의해 식각률 비율이 증가된다. 식각률 비율은 다음의 프로세스 조건들을 사용할 때 약 2 내지 약 75의 범위일 수 있다. 기판의 온도는 섭씨 700 도 이상, 예컨대, 섭씨 약 750 도이고, 처리 챔버 내부의 압력은 약 5 Torr이다. 가스 혼합물의 유량 대 캐리어 가스의 유량의 비율은 약 0.14 내지 약 0.15의 범위이고, 식각 억제제의 유량 대 식각제의 유량의 비율은 약 0.2 내지 약 0.25의 범위이다. 일 실시예에서, 디클로로실란이 실란 대신에 식각 억제제로서 사용된다. 디클로로실란이 실란보다 덜 반응성인 물질이기 때문에, 디클로로실란의 유량 대 식각제의 유량의 비율은 약 1.0 내지 약 1.5의 범위이다. 또 다른 실시예에서, 디실란이 실란 대신에 식각 억제제로서 사용된다. 디실란이 실란보다 더 반응성인 물질이기 때문에, 디실란의 유량 대 식각제의 유량의 비율은 약 0.05 내지 약 0.06의 범위이다.
도 3a-3b는, 본원에 설명된 일 실시예에 따른, 반도체 구조(300)를 형성하기 위한 프로세스를 예시한다. 도 3a에 도시된 바와 같이, 복수의 반도체 구조들(300)(2개가 도시됨)이 기판(도시되지 않음) 상에 형성될 수 있고, 복수의 반도체 구조들(300)은 반도체 구조들에 대해 일련의 프로세스 단계들을 수행한 이후에 복수의 트랜지스터들, 예컨대, FinFET들이 된다. 각각의 반도체 구조(300)는 반도체 핀(302) 및 반도체 핀(302) 상에 형성된 스트레서 물질(304)을 포함할 수 있다. 반도체 핀(302)은 규소로 만들어질 수 있고, 스트레서 물질(304)은 Si, SiGe, SiGe:B, Si:P, Ge:P, 또는 임의의 다른 적합한 반도체 물질로 만들어질 수 있다. 스트레서 물질(304)은, (100) 평면을 갖는 제1 표면(306), (111) 평면을 갖는 제2 표면(308), (110) 평면을 갖는 제3 표면(310), (111) 평면을 갖는 제4 표면(312), (111) 평면을 갖는 제5 표면(314), (110) 평면을 갖는 제6 표면(316), 및 (111) 평면을 갖는 제7 표면(318)을 포함할 수 있다. 각각의 반도체 구조(300)는 측방향 치수(L1) 및 높이(H1)를 갖는다. 반도체 구조(300) 및 인접한 반도체 구조(300)는 작은 거리(D1)만큼 분리될 수 있다. 다시 말해서, 반도체 구조(300)의 표면(316) 및 인접한 반도체 구조(300)의 표면(310)은 작은 거리(D1)만큼 분리된다. 얕은 트렌치 격리(STI) 영역들(320)은 인접한 반도체 핀들(302) 사이에 위치될 수 있다. STI 영역들은 유전체 물질, 예컨대, SiO, SiN, SiCN, 또는 임의의 적합한 유전체 물질로 만들어질 수 있다.
인접한 반도체 구조들(300) 간의 거리를 증가시키기 위해, 높은 식각률 비율을 갖는, 도 1에 설명된 방법(100)이 반도체 구조들(300)에 대해 수행된다. 높은 식각률 비율은, (110) 평면을 갖는 표면에 대한 식각률이, (100) 평면을 갖는 표면에 대한 식각률보다 더 높다는 것을 의미한다. 따라서, (110) 평면을 갖는 표면들, 예컨대, 표면들(310, 316)은, (100) 평면을 갖는 표면들, 예컨대, 표면(306)보다 더 빠른 속도로 식각된다. (111) 평면들을 갖는 표면들, 예컨대, 표면들(308, 312, 314, 318)은 (110) 또는 (100) 평면을 갖는 표면들과 비교해 가장 느린 식각률을 갖는다. 높은 식각률 비율을 갖는 방법(100)을 반도체 구조들(300)에 대해 수행한 결과로서, 반도체 구조(300)의 측방향 치수(L1)가 상당히 감소된 반면, 반도체 구조(300)의 높이(H1)는 실질적으로 변화되지 않는다. 도 3b에 도시된 바와 같이, 측방향 치수(L2)는 도 3a에 도시된 측방향 치수(L1)보다 훨씬 더 작은 반면, 높이(H2)는 도 3a에 도시된 높이(H1)와 비교하여 실질적으로 변화되지 않는다. 표면들(310, 316)은, (110) 평면을 갖는 표면 대 (100) 평면을 갖는 표면의 높은 식각률 비율 때문에, 가장 빠른 속도로 제거된다. (100) 평면을 갖는 표면(306)의 식각은, 도 1에 설명된 바와 같이, 식각 억제제의 추가로 인해 억제될 수 있다. 더 작은 측방향 치수(L2)로 인해, 인접한 반도체 구조들(300) 간의 거리(D2)는 도 3a에 도시된 거리(D1)보다 더 크다.
도 4a-4b는, 본원에 설명된 일 실시예에 따른, 반도체 구조(300)를 형성하기 위한 프로세스를 예시한다. 도 4a에 도시된 바와 같이, 하나 이상의 반도체 구조(400)(1개가 도시됨)가 기판(도시되지 않음) 상에 형성될 수 있고, 반도체 구조들(400)은 반도체 구조들에 대해 일련의 프로세스 단계들을 수행한 이후에 트랜지스터들, 예컨대, FinFET들이 된다. 각각의 반도체 구조(400)는 둘 이상의 반도체 핀들(402) 및 반도체 핀들(402) 상에 형성된 스트레서 물질(404)을 포함할 수 있다. 반도체 핀들(402)은 규소로 만들어질 수 있고, 스트레서 물질(404)은 Si, SiGe, SiGe:B, Si:P, Ge:P, 또는 임의의 다른 적합한 반도체 물질로 만들어질 수 있다. 스트레서 물질(404)은, (100) 평면을 갖는 제1 표면(406), (111) 평면을 갖는 제2 표면(408), (110) 평면을 갖는 제3 표면(410), (111) 평면을 갖는 제4 표면(412), (111) 평면을 갖는 제5 표면(414), (110) 평면을 갖는 제6 표면(416), 및 (111) 평면을 갖는 제7 표면(418)을 포함할 수 있다. 반도체 구조(400)는 측방향 치수(L3) 및 높이(H3)를 갖는다. 얕은 트렌치 격리(STI) 영역들(420)은 인접한 반도체 핀들(402) 사이에 위치될 수 있다. STI 영역들은 유전체 물질, 예컨대, SiO, SiN, SiCN, 또는 임의의 적합한 유전체 물질로 만들어질 수 있다.
인접한 반도체 구조들(400) 간의 거리를 증가시키기 위해, 높은 식각률 비율을 갖는, 도 1에 설명된 방법(100)이 반도체 구조들(400)에 대해 수행된다. 따라서, (110) 평면을 갖는 표면들, 예컨대, 표면들(410, 416)은, (100) 평면을 갖는 표면들, 예컨대, 표면(406)보다 더 빠른 속도로 식각된다. (111) 평면들을 갖는 표면들, 예컨대, 표면들(408, 412, 414, 418)은 (110) 또는 (100) 평면을 갖는 표면들과 비교해 가장 느린 식각률을 갖는다. 높은 식각률 비율을 갖는 방법(100)을 반도체 구조들(400)에 대해 수행한 결과로서, 반도체 구조(400)의 측방향 치수(L3)가 상당히 감소된 반면, 반도체 구조(400)의 높이(H3)는 실질적으로 변화되지 않는다. 도 4b에 도시된 바와 같이, 측방향 치수(L4)는 도 4a에 도시된 측방향 치수(L3)보다 훨씬 더 작은 반면, 높이(H4)는 도 4a에 도시된 높이(H3)와 비교하여 실질적으로 변화되지 않는다. 표면들(410, 416)은, (110) 평면을 갖는 표면 대 (100) 평면을 갖는 표면의 높은 식각률 비율 때문에, 가장 빠른 속도로 제거된다. (100) 평면을 갖는 표면(406)의 식각은, 도 1에 설명된 바와 같이, 식각 억제제의 추가로 인해 억제될 수 있다. 더 작은 측방향 치수(L4)로 인해, 인접한 반도체 구조들(400) 간의 거리가 증가된다.
도 5a-5b는, 본원에 설명된 일 실시예에 따른, 반도체 구조(500)를 형성하기 위한 프로세스를 예시한다. 도 3a에 도시된 바와 같이, 반도체 구조(500)는 복수의 반도체 핀들(502)을 포함한다. 반도체 구조(500)는 반도체 구조(500)에 대해 일련의 프로세스 단계들을 수행한 이후에 복수의 트랜지스터들, 예컨대, FinFET들이 된다. 반도체 핀(502)은 규소로 만들어질 수 있고, 에피택셜 증착 프로세스에 의해 형성될 수 있다. 각각의 반도체 핀(502)은, (100) 평면을 갖는 제1 표면(504), (110) 평면을 갖는 제2 표면(506), 및 (110) 평면을 갖는 제3 표면(508)을 포함할 수 있다. 각각의 반도체 핀(502)은 측방향 치수(L5) 및 높이(H5)를 갖는다. 반도체 핀(502) 및 인접한 반도체 핀(502)은 거리(D3)만큼 분리될 수 있다. 다시 말해서, 반도체 핀(502)의 표면(508) 및 인접한 반도체 핀(502)의 표면(506)은 거리(D3)만큼 분리된다. 얕은 트렌치 격리(STI) 영역들(520)은 인접한 반도체 핀들(502) 사이에 위치될 수 있다. STI 영역들은 유전체 물질, 예컨대, SiO, SiN, SiCN, 또는 임의의 적합한 유전체 물질로 만들어질 수 있다.
스트레서 물질 또는 다른 적합한 물질들이 반도체 핀들(502) 상에 증착될 수 있다. 인접한 반도체 핀들(502) 간의 거리(D3)로 인해, 인접한 반도체 핀들(502) 상에 증착된 물질이 서로 너무 가까울 수 있다. 인접한 반도체 핀들(502) 상에 증착된 물질들 간의 거리를 증가시키는 한 가지 방법은, 인접한 반도체 핀들(502) 간의 거리(D3)를 증가시키는 것이다. 인접한 반도체 핀들(502) 간의 거리(D3)를 증가시키기 위해, 높은 식각률 비율을 갖는, 도 1에 설명된 방법(100)이 반도체 핀들(502)에 대해 수행된다. 따라서, (110) 평면을 갖는 표면들, 예컨대, 표면들(506, 508)은, (100) 평면을 갖는 표면들, 예컨대, 표면(504)보다 더 빠른 속도로 식각된다. 높은 식각률 비율을 갖는 방법(100)을 반도체 핀들(502)에 대해 수행한 결과로서, 반도체 핀(502)의 측방향 치수(L5)가 상당히 감소된 반면, 반도체 핀(502)의 높이(H5)는 실질적으로 변화되지 않는다. 도 5b에 도시된 바와 같이, 측방향 치수(L6)는 도 5a에 도시된 측방향 치수(L5)보다 훨씬 더 작은 반면, 높이(H6)는 도 5a에 도시된 높이(H5)와 비교하여 실질적으로 변화되지 않는다. 표면들(506, 508)은, (110) 평면을 갖는 표면 대 (100) 평면을 갖는 표면의 높은 식각률 비율 때문에, 가장 빠른 속도로 제거된다. (100) 평면을 갖는 표면(504)의 식각은, 도 1에 설명된 바와 같이, 식각 억제제의 추가로 인해 억제될 수 있다. 더 작은 측방향 치수(L6)로 인해, 인접한 반도체 핀들(502) 간의 거리(D4)는 도 5a에 도시된 거리(D3)보다 더 크고, 인접한 반도체 핀들(502) 상에 증착된 물질들 간의 거리가 또한 증가된다.
도 6a-6f는, 본원에 설명된 일 실시예에 따른, 반도체 구조(600)를 형성하기 위한 프로세스를 예시한다. 도 6a에 도시된 바와 같이, 반도체 구조(600)는 2개의 층들(604) 사이에 위치된 층(602)을 포함하고, 게이트 스택(606)이 층(602) 상에 형성될 수 있다. 게이트 스택(606)은 2개의 스페이서들(608) 사이에 위치될 수 있고, 게이트 스택(606) 및 스페이서들(608)은 층(602)의 부분(603) 상에 위치될 수 있다. 반도체 구조(600)는 반도체 구조(600)에 대해 일련의 프로세스 단계들을 수행한 이후에 트랜지스터가 된다. 층(602)은 규소로 만들어질 수 있고, 에피택셜 증착 프로세스에 의해 형성될 수 있다. 층(604)은 STI 영역들일 수 있고, 유전체 물질, 예컨대, SiO, SiN, SiCN, 또는 임의의 적합한 유전체 물질로 만들어질 수 있다. 게이트 스택(606)은 게이트 층 및 게이트 유전체를 포함할 수 있다.
도 6b에 도시된 바와 같이, 스페이서들(608) 및 게이트 스택(606)에 의해 커버되지 않는, 층(602)의 부분들이 제거되어, (100) 평면을 갖는 제1 표면들(610) 및 (110) 평면을 갖는 제2 표면들(612)을 노출시킨다. 스페이서들(608) 및 게이트 스택(606)에 의해 커버되는, 층(602)의 부분(603)은 측방향 치수(L7)를 갖고, 층(602)은 높이(H7)를 갖는다.
실질적으로 높이(H7)를 변화시키지 않고 측방향 치수(L7)를 감소시키기 위해, 높은 식각률 비율을 갖는, 도 1에 설명된 방법(100)이 반도체 구조(600)에 대해 수행된다. 따라서, (110) 평면을 갖는 표면들, 예컨대, 표면들(612)은, (100) 평면을 갖는 표면들, 예컨대, 표면들(610)보다 더 빠른 속도로 식각된다. 높은 식각률 비율을 갖는 방법(100)을 반도체 구조(600)에 대해 수행한 결과로서, 층(602)의 부분(603)의 측방향 치수(L7)가 상당히 감소된 반면, 층(602)의 높이(H7)는 실질적으로 변화되지 않는다. 도 6c에 도시된 바와 같이, 부분(603)의 측방향 치수(L8)는 도 6b에 도시된 측방향 치수(L7)보다 훨씬 더 작은 반면, 층(602)의 높이(H8)는 도 6b에 도시된 높이(H7)와 비교하여 실질적으로 변화되지 않는다. 스페이서들(608) 및 게이트 스택(606) 아래에 배치된, 층(602)의 표면들(613)이 노출되고, 표면들(613)은 표면들(610)과 동일 평면 상에 있을 수 있다. 표면들(612)은, (110) 평면을 갖는 표면 대 (100) 평면을 갖는 표면의 높은 식각률 비율 때문에, 가장 빠른 속도로 제거된다. (100) 평면을 갖는 표면들(610)의 식각은, 도 1에 설명된 바와 같이, 식각 억제제의 추가로 인해 억제될 수 있다.
도 6d에 도시된 바와 같이, 제1 물질(614)이 스페이서들(608) 및 게이트 스택(606)의 아래의 표면들(613) 및 표면들(610) 상에 증착될 수 있고, 제1 물질(614)은 약하게 도핑된 반도체 물질일 수 있다. 제1 물질(614)은 도 6d에 도시된 바와 같이 등각 층일 수 있거나, 스페이서들(608) 및 게이트 스택(606)의 아래에 있는 부분과 비교하여, 스페이서들(608) 및 게이트 스택(606)의 아래에 있지 않은 더 두꺼운 부분을 가질 수 있다. 도 6e에 도시된 바와 같이, 스페이서들(608) 및 게이트 스택(606)에 의해 커버되지 않는, 층(602) 및 제1 물질(614)의 부분들이 더 제거되어, 제3 표면들(616)을 노출시킨다. 도 6f에 도시된 바와 같이, 제2 물질(618)이 표면들(616) 상에 증착될 수 있다. 제2 물질(618)은 트랜지스터의 소스 또는 드레인 영역들일 수 있고, 제1 물질(616)은 소스 또는 드레인 연장부 영역일 수 있다.
도 7a-7e는, 본원에 설명된 일 실시예에 따른, 반도체 구조(700)를 형성하기 위한 프로세스를 예시한다. 도 7a에 도시된 바와 같이, 반도체 구조(700)는 2개의 층들(704) 사이에 위치된 층(702)을 포함하고, 게이트 스택(706)이 층(702) 상에 형성될 수 있다. 게이트 스택(706)은 2개의 스페이서들(708) 사이에 위치될 수 있고, 게이트 스택(706) 및 스페이서들(708)은 층(702)의 부분(703) 상에 위치될 수 있다. 반도체 구조(700)는 반도체 구조(700)에 대해 일련의 프로세스 단계들을 수행한 이후에 트랜지스터가 된다. 층(702)은 규소로 만들어질 수 있고, 에피택셜 증착 프로세스에 의해 형성될 수 있다. 층(704)은 STI 영역들일 수 있고, 유전체 물질, 예컨대, SiO, SiN, SiCN, 또는 임의의 적합한 유전체 물질로 만들어질 수 있다. 게이트 스택(706)은 게이트 층 및 게이트 유전체를 포함할 수 있다.
도 7b에 도시된 바와 같이, 게이트 스택(606)에 의해 커버되지 않는, 층(702)의 부분들이 제거되어, (100) 평면을 갖는 제1 표면들(710) 및 (110) 평면을 갖는 제2 표면들(712)을 노출시킨다. 도 7c에 도시된 바와 같이, 제1 물질(714)이 표면들(710) 상에 증착될 수 있고, 제2 표면들(712)의 일부를 커버할 수 있다. 제1 물질(714)은 에피택셜 증착 프로세스에 의해 증착될 수 있다. 제1 물질(714)은 층(702)의 물질과 동일한 물질일 수 있거나, 층(702)의 물질과 상이한 물질일 수 있다. 제1 물질(714)은 (100) 평면을 갖는 표면(716)을 포함할 수 있다. 게이트 스택(706)에 의해 커버되는, 층(702)의 부분(703)은 측방향 치수(L9)를 갖고, 제1 물질(714)은 높이(H9)를 갖는다.
실질적으로 높이(H9)를 변화시키지 않고 측방향 치수(L9)를 감소시키기 위해, 높은 식각률 비율을 갖는, 도 1에 설명된 방법(100)이 반도체 구조(700)에 대해 수행된다. 따라서, (110) 평면을 갖는 표면들, 예컨대, 표면들(712)은, (100) 평면을 갖는 표면들, 예컨대, 표면들(716)보다 더 빠른 속도로 식각된다. 높은 식각률 비율을 갖는 방법(100)을 반도체 구조(700)에 대해 수행한 결과로서, 층(702)의 부분(703)의 측방향 치수(L9)가 상당히 감소된 반면, 제1 물질(714)의 높이(H9)는 실질적으로 변화되지 않는다. 도 7d에 도시된 바와 같이, 부분(703)의 측방향 치수(L10)는 도 7c에 도시된 측방향 치수(L9)보다 훨씬 더 작은 반면, 제1 물질(714)의 높이(H10)는 도 7c에 도시된 높이(H9)와 비교하여 실질적으로 변화되지 않는다. 게이트 스택(706) 아래에 배치된, 층(702)의 표면들(718)이 노출되고, 표면들(718)은 표면들(716)과 동일 평면 상에 있을 수 있다. 표면들(712)은, (110) 평면을 갖는 표면 대 (100) 평면을 갖는 표면의 높은 식각률 비율 때문에, 가장 빠른 속도로 제거된다. (100) 평면을 갖는 표면들(716)의 식각은, 도 1에 설명된 바와 같이, 식각 억제제의 추가로 인해 억제될 수 있다.
도 7e에 도시된 바와 같이, 제2 물질(721)이 게이트 스택(706) 아래의 표면들(718) 상에 그리고 스페이서(708) 아래의, 표면(716)의 일부 상에 증착될 수 있다. 제2 물질(721)은 약하게 도핑된 반도체 물질일 수 있다. 제3 물질(720)이, 스페이서들(708)에 의해 커버되지 않는 표면들(716) 상에 증착될 수 있다. 제3 물질(720)은 트랜지스터의 소스 또는 드레인 영역들일 수 있고, 제2 물질(721)은 소스 또는 드레인 연장부 영역일 수 있다.
전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 다른 그리고 추가적인 실시예들은 그의 기본 범위로부터 벗어나지 않고서 안출될 수 있으며, 그의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (15)

  1. 방법으로서,
    복수의 에피택셜 피처들을 갖는 기판을 처리 챔버 내에 배치하는 단계 ― 상기 복수의 에피택셜 피처들 중 각각의 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 가짐 ―;
    상기 기판을 섭씨 약 350 도 내지 섭씨 약 950 도 범위의 온도로 가열하는 단계;
    식각제 및 캐리어 가스를 상기 처리 챔버 내에 도입하는 단계; 및
    상기 에피택셜 피처의 일부를 선택적으로 제거하는 단계 ― 상기 (110) 평면을 갖는 표면과 상기 (100) 평면을 갖는 표면 간의 식각 선택도는 상기 처리 챔버 내의 압력, 및/또는 상기 식각제의 유량 대 상기 캐리어 가스의 유량의 비율을 변화시킴으로써 조정됨 ― 를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 복수의 에피택셜 피처들은 규소, 규소 게르마늄, 붕소 도핑된 규소 게르마늄, 인 도핑된 규소, 또는 인 도핑된 게르마늄으로 만들어지는, 방법.
  3. 제1항에 있어서,
    상기 식각제는 할로겐 함유 가스를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 식각제의 유량 대 상기 캐리어 가스의 유량의 비율은 약 0.01 내지 약 0.22의 범위인, 방법.
  5. 제1항에 있어서,
    상기 기판의 온도는 섭씨 약 600 도 이상인, 방법.
  6. 방법으로서,
    복수의 에피택셜 피처들을 갖는 기판을 처리 챔버 내에 배치하는 단계 ― 상기 복수의 에피택셜 피처들 중 각각의 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 가짐 ―;
    상기 기판을 섭씨 약 350 도 내지 섭씨 약 950 도 범위의 온도로 가열하는 단계;
    가스 혼합물 및 캐리어 가스를 상기 처리 챔버 내에 도입하는 단계 ― 상기 가스 혼합물은 식각제 및 식각 증진제 또는 식각 억제제를 포함함 ―; 및
    상기 에피택셜 피처의 일부를 선택적으로 제거하는 단계 ― 상기 (110) 평면을 갖는 표면과 상기 (100) 평면을 갖는 표면 간의 식각 선택도는 상기 처리 챔버 내의 압력, 상기 가스 혼합물의 유량 대 상기 캐리어 가스의 유량의 비율, 및/또는 상기 식각 증진제 또는 억제제의 유량 대 상기 식각제의 유량의 비율을 변화시킴으로써 조정됨 ― 를 포함하는, 방법.
  7. 제6항에 있어서,
    상기 복수의 에피택셜 피처들은 규소, 규소 게르마늄, 붕소 도핑된 규소 게르마늄, 인 도핑된 규소, 또는 인 도핑된 게르마늄으로 만들어지는, 방법.
  8. 제6항에 있어서,
    상기 식각제는 HCl, Cl2, HBr, PCl3, GeCl3, 또는 BCl3를 포함하는, 방법.
  9. 제6항에 있어서,
    상기 식각 억제제는 규소 함유 가스를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 식각 억제제는 실란, 디실란, 또는 디클로로실란을 포함하는, 방법.
  11. 제6항에 있어서,
    상기 가스 혼합물의 유량 대 상기 캐리어 가스의 유량의 비율은 약 0.01 내지 약 0.22의 범위인, 방법.
  12. 방법으로서,
    복수의 에피택셜 피처들을 갖는 기판을 처리 챔버 내에 배치하는 단계 ― 상기 복수의 에피택셜 피처들 중 각각의 에피택셜 피처는 적어도, (110) 평면을 갖는 표면 및 (100) 평면을 갖는 표면을 가짐 ―;
    상기 기판을 섭씨 약 600 도 이상의 온도로 가열하는 단계;
    식각제, 규소 함유 가스, 및 캐리어 가스를 상기 처리 챔버 내에 도입하는 단계; 및
    상기 에피택셜 피처의 측방향 부분을 선택적으로 제거하는 단계 ― 상기 에피택셜 피처의 높이는 실질적으로 변화되지 않음 ― 를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 규소 함유 가스는 실란을 포함하고, 상기 실란의 유량 대 상기 식각제의 유량의 비율은 약 0.2 내지 약 0.25의 범위인, 방법.
  14. 제12항에 있어서,
    상기 규소 함유 가스는 디실란을 포함하고, 상기 디실란의 유량 대 상기 식각제의 유량의 비율은 약 0.05 내지 약 0.06의 범위인, 방법.
  15. 제12항에 있어서,
    상기 규소 함유 가스는 디클로로실란을 포함하고, 상기 디클로로실란의 유량 대 상기 식각제의 유량의 비율은 약 1.0 내지 약 1.5의 범위인, 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147787B1 (en) 2017-05-31 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10727131B2 (en) * 2017-06-16 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxy re-shaping
CN110718459A (zh) * 2018-07-13 2020-01-21 北京北方华创微电子装备有限公司 非等离子体刻蚀方法及刻蚀设备
US11527650B2 (en) * 2019-10-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having a source/drain region with a multi-sloped undersurface
CN113394269A (zh) * 2021-06-10 2021-09-14 上海集成电路制造创新中心有限公司 源漏接触金属的工艺方法、器件及其制备方法
US20240128088A1 (en) * 2022-10-17 2024-04-18 Tokyo Electron Limited Selective gas phase etch of silicon germanium alloys

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130062670A1 (en) * 2011-09-14 2013-03-14 Taiwan Semiconductor Manfacturing Company, Ltd. Device with Engineered Epitaxial Region and Methods of Making Same
US20130119018A1 (en) * 2011-11-15 2013-05-16 Keren Jacobs Kanarik Hybrid pulsing plasma processing systems
US20140295667A1 (en) * 2013-03-28 2014-10-02 Hitachi Kokusai Electric Inc. Method of Manufacturing Semiconductor Device
US20160126093A1 (en) * 2014-10-30 2016-05-05 Applied Materials, Inc. Method to grow thin epitaxial films at low temperature

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4397711A (en) * 1982-10-01 1983-08-09 Bell Telephone Laboratories, Incorporated Crystallographic etching of III-V semiconductor materials
JP3080860B2 (ja) * 1995-05-30 2000-08-28 科学技術振興事業団 ドライエッチング方法
JPH11251207A (ja) * 1998-03-03 1999-09-17 Canon Inc Ｓｏｉ基板及びその製造方法並びにその製造設備
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US8685845B2 (en) * 2010-08-20 2014-04-01 International Business Machines Corporation Epitaxial growth of silicon doped with carbon and phosphorus using hydrogen carrier gas
US20150170916A1 (en) * 2013-12-17 2015-06-18 United Microelectronics Corp. Semiconductor process for manufacturing epitaxial structures
US20150214369A1 (en) * 2014-01-27 2015-07-30 Globalfoundries Inc. Methods of forming epitaxial semiconductor material on source/drain regions of a finfet semiconductor device and the resulting devices
US20150228761A1 (en) * 2014-02-07 2015-08-13 International Business Machines Corporation Diamond shaped epitaxy
KR102265956B1 (ko) * 2014-09-29 2021-06-17 삼성전자주식회사 소스/드레인을 포함하는 반도체 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130062670A1 (en) * 2011-09-14 2013-03-14 Taiwan Semiconductor Manfacturing Company, Ltd. Device with Engineered Epitaxial Region and Methods of Making Same
US20130119018A1 (en) * 2011-11-15 2013-05-16 Keren Jacobs Kanarik Hybrid pulsing plasma processing systems
US20140295667A1 (en) * 2013-03-28 2014-10-02 Hitachi Kokusai Electric Inc. Method of Manufacturing Semiconductor Device
US20160126093A1 (en) * 2014-10-30 2016-05-05 Applied Materials, Inc. Method to grow thin epitaxial films at low temperature

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