KR20180129788A

KR20180129788A - 디바이스를 위한 인터레이스 결정

Info

Publication number: KR20180129788A
Application number: KR1020187027687A
Authority: KR
Inventors: 샤오둥 위; 하이펑 레이; 쭈캉 선
Original assignee: 레노보 이노베이션스 리미티드 (홍콩)
Priority date: 2016-03-31
Filing date: 2016-03-31
Publication date: 2018-12-05
Also published as: CN113765641B; EP3975466A1; US9980263B2; EP3412006A1; CN113765641A; CN108886491A; US20170289967A1; EP3412006B1; CN108886491B; WO2017166246A1; US20190037593A1; EP3412006A4; US10736136B2

Abstract

인터레이스 결정을 위한 장치들, 방법들, 및 시스템들이 개시된다. 하나의 장치는 다수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 프로세서를 포함한다. 상기 다수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 물리 리소스 블록들("PRB들")의 세트를 포함한다. 프로세서는 또한 제1 디바이스를 위한 상기 다수의 인터레이스 중의 제1 인터레이스 세트를 결정한다. 제1 인터레이스 세트는 하나 이상의 인터레이스를 포함한다. 이 장치는 제1 디바이스에 제1 신호를 송신하는 송신기를 포함한다. 제1 신호는 제1 인터레이스 세트를 지시하고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적다.

Description

디바이스를 위한 인터레이스 결정

본 명세서에 개시된 주제는 일반적으로 무선 통신에 관한 것으로 보다 상세하게는 무선 통신 시스템에서 디바이스를 위한 인터레이스 결정에 관한 것이다.

본 명세서에서는 다음의 약어들이 정의되고, 이들 중 적어도 일부가 다음의 설명 내에서 언급된다.

3GPP 제3 세대 파트너쉽 프로젝트(Third Generation Partnership Project)

ACK 긍정 확인응답(Positive-Acknowledgment)

ANDSF 액세스 네트워크 발견 및 선택 기능(Access Network Discovery and Selection Function)

AP 액세스 포인트(Access Point)

APN 액세스 포인트 이름(Access Point Name)

AS 액세스 계층(Access Stratum)

BLER 블록 에러율(Block Error Ratio)

BPSK 2진 위상 시프트 키잉(Binary Phase Shift Keying)

CAZAC 일정 진폭 제로 자동 정정(Constant Amplitude Zero Auto Correction)

CCA 클리어 채널 평가(Clear Channel Assessment)

CCE 제어 채널 요소(Control Channel Element)

CP 사이클릭 프리픽스(Cyclic Prefix)

CQI 채널 품질 정보(Channel Quality Information)

CSI 채널 상태 정보(Channel State Information)

CRS 셀 특정 기준 신호(Cell-Specific Reference Signal)

CSS 공통 검색 공간(Common Search Space)

DCI 다운링크 제어 정보(Downlink Control Information)

DL 다운링크(Downlink)

DFT 이산 푸리에 변환(Discrete Fourier Transform)

DMRS 복조 기준 신호(Demodulation Reference Signal)

EDGE 글로벌 진화를 위한 강화된 데이터 레이트(Enhanced Data Rates for Global Evolution)

eNB 진화된 노드 B(Evolved Node B)

EPDCCH 강화된 물리 다운링크 제어 채널(Enhanced Physical Downlink Control Channel)

E-RAB E-UTRAN 무선 액세스 베어러(E-UTRAN Radio Access Bearer)

ETSI 유럽 통신 표준 기관(European Telecommunications Standards Institute)

E-UTRAN 진화된 범용 지상 무선 액세스 네트워크(Evolved Universal Terrestrial Radio Access Network)

FBE 프레임 기반 장비(Frame Based Equipment)

FDD 주파수 분할 듀플렉스(Frequency Division Duplex)

FDMA 주파수 분할 다중 액세스(Frequency Division Multiple Access)

FEC 순방향 에러 정정(Forward Error Correction)

GERAN GSM/EDGE 무선 액세스 네트워크(GSM/EDGE Radio Access Network)

GPRS 일반 패킷 무선 서비스(General Packet Radio Service)

GSM 글로벌 이동 통신 시스템(Global System for Mobile communication)

GTP GPRS 터널링 프로토콜(GPRS Tunneling Protocol)

HARQ 하이브리드 자동 재송 요청(Hybrid Automatic Repeat Request)

H-PLMN 홈 공중 육상 이동 네트워크(Home Public Land Mobile Network)

IFDMA 인터리브된 주파수 분할 다중 액세스(Interleaved Frequency Division Multiple Access)

IoT 사물 인터넷(Internet-of-Things)

IP 인터넷 프로토콜(Internet Protocol)

ISRP 시스템간 라우팅 정책(Inter-System Routing Policy)

LAA 허가된 보조형 액세스(Licensed Assisted Access)

LBE 부하 기반 장비(Load Based Equipment)

LBT Listen-Before-Talk

LTE 롱 텀 에볼루션(Long Term Evolution)

MCL 최소 결합 손실(Minimum Coupling Loss)

MCS 변조 및 코딩 스킴(Modulation and Coding Scheme)

MME 이동성 관리 엔티티(Mobility Management Entity)

MU-MIMO 다중 사용자, 다중 입력, 다중 출력(Multi-User， Multiple-Input， Multiple-Output)

NACK 또는 NAK 부정 확인응답(Negative-Acknowledgment)

NAS 비-액세스 계층(Non-Access Stratum)

NBIFOM 네트워크-기반 IP 흐름 이동성(Network-Based IP Flow Mobility)

NB-IoT 협대역 사물 인터넷(NarrowBand Internet of Things)

OFDM 직교 주파수 분할 다중화(Orthogonal Frequency Division Multiplexing)

PCell 1차 셀(Primary Cell)

PBCH 물리 브로드캐스트 채널(Physical Broadcast Channel)

PCID 물리 셀 식별("ID")(Physical Cell Identification)

PCO 프로토콜 구성 옵션들(Protocol Configuration Options)

PCRF 정책 및 과금 규칙 기능(Policy and Charging Rules Function)

PDCCH 물리 다운링크 제어 채널(Physical Downlink Control Channel)

PDCP 패킷 데이터 수렴 프로토콜(Packet Data Convergence Protocol)

PDN 패킷 데이터 네트워크(Packet Data Network)

PDSCH 물리 다운링크 공유 채널(Physical Downlink Shared Channel)

PDU 프로토콜 데이터 유닛(Protocol Data Unit)

PGW 패킷 데이터 네트워크 게이트웨이(Packet Data Network Gateway)

PHICH 물리 하이브리드 ARQ 디스플레이자 채널(Physical Hybrid ARQ Indicator Channel)

PLMN 공중 육상 이동 네트워크(Public Land Mobile Network)

PRACH 물리 랜덤 액세스 채널(Physical Random Access Channel)

PRB 물리 리소스 블록(Physical Resource Block)

PSD 전력 스펙트럼 밀도(Power Spectrum Density)

PSS 1차 동기화 신호(Primary Synchronization Signal)

PUCCH 물리 업링크 제어 채널(Physical Uplink Control Channel)

PUSCH 물리 업링크 공유 채널(Physical Uplink Shared CHannel)

QoS 서비스 품질(Quality of Service)

QPSK 직교 위상 시프트 키잉(Quadrature Phase Shift Keying)

RAB 무선 액세스 베어러(Radio Access Bearer)

RAN 무선 액세스 네트워크(Radio Access Network)

RAR 랜덤 액세스 응답(Random Access Response)

RE 리소스 요소

RRC 무선 리소스 제어(Radio Resource Control)

RS 기준 신호(Reference Signal)

RX 수신(Receive)

SC-FDMA 단일 캐리어 주파수 분할 다중 액세스(Single Carrier Frequency Division Multiple Access)

SCell 2차 셀(Secondary Cell)

SCH 공유 채널(Shared Channel)

SGW 서빙 게이트웨이(Serving Gateway)

SIB 시스템 정보 블록(System Information Block)

SINR 신호-대-간섭-플러스-잡음비(Signal-to-Interference-Plus-Noise Ratio)

SR 스케줄링 요청(Scheduling Request)

SSS 2차 동기화 신호(Secondary Synchronization Signal)

TAU 추적 영역 업데이트(Tracking Area Update)

TBS 수송 블록 크기(Transport Block Size)

TCP 송신 제어 프로토콜(Transmission Control Protocol)

TDD 시분할 듀플렉스(Time-Division Duplex)

TDM 시분할 다중화(Time-Division Multiplex)

TEID 터널 엔드포인트 식별("ID")(Tunnel Endpoint Identification)

TTI 송신 시간 간격(Transmit Time Interval)

TX 송신(Transmit)

UCI 업링크 제어 정보(Uplink Control Information)

UE 사용자 엔티티/장비(이동 단말기)(User Entity/Equipment (Mobile Terminal))

UL 업링크(Uplink)

UMTS 범용 이동 통신 시스템(Universal Mobile Telecommunications System)

V-PLMN 방문된 공중 육상 이동 네트워크(Visited Public Land Mobile Network)

WiMAX 마이크로파 액세스를 위한 전세계적 상호운용성(Worldwide Interoperability for Microwave Access)

WLAN 무선 로컬 영역 네트워크(Wireless Local Area Network)

무선 통신 네트워크에서는, LTE FDD를 위한 프레임 구조가 이용될 수 있다. 10 밀리초("ms")의 무선 프레임은 10개의 서브프레임을 포함할 수 있고, 그 각각은 1 ms이다. 각각의 서브프레임은 2개의 슬롯(slot)을 추가로 포함할 수 있고, 그 각각은 0.5ms이다. 각각의 슬롯 내에서, 다수의 OFDM 심볼(symbol)이 송신될 수 있다. 안테나 포트 상의 각각의 슬롯에서 송신된 신호는

개의 부반송파 및

개의 OFDM 심볼을 포함하는 리소스 그리드(resource grid)에 의해 기술될 수 있고, 여기서,

는 UL 내의 RB의 수(셀의 송신 대역폭에 의존함)이고;

는 각각의 RB 내의 부반송파의 수고; 각각의 부반송파는 크기

의 특정 주파수를 점유한다.

,

, 및

의 값들은 표 1에 나타낸 바와 같이 사이클릭 프리픽스에 의존할 수 있다.

특정 구성들에서, 안테나 포트는 논리적 안테나 포트를 지칭할 수 있다(즉, 그것은 반드시 물리적 안테나 또는 안테나 요소를 지칭하는 것은 아닐 수 있다). 안테나 포트와 물리적 안테나 요소(들) 사이의 매핑(mapping)은 구현 특정적(implementation specific)일 수 있다. 다시 말해서, 상이한 디바이스들은 동일한 안테나 포트에 대해 물리적 안테나 요소(들)의 상이한 매핑을 가질 수 있다. 수신 디바이스는 동일한 안테나 포트 상에서 송신된 신호들이 동일한 채널을 통과한다고 추정할 수 있다. 또한, 수신 디바이스는 상이한 안테나 포트들 상에서 송신된 신호들이 동일한 채널을 통과한다고 추정할 수 없다.

특정 무선 통신 네트워크에서, 비허가 스펙트럼(unlicensed spectrum)은 점유된 대역폭 요건 및 전력 스펙트럼 밀도("PSD") 요건과 같은 동작 요건을 포함할 수 있다. 하나의 무선 통신 네트워크에서, 공칭 채널 대역폭은 단일 채널에 배정된 가장 넓은 주파수 대역(보호 대역 포함)이다. 특정 네트워크에서, 공칭 채널 대역폭(nominal channel bandwidth)은 적어도 5 MHz여야 한다. 다양한 네트워크에서, 점유된 채널 대역폭(예를 들어, 신호의 전력의 99%를 포함하는 대역폭)은 공칭 채널 대역폭의 80%와 100% 사이여야 한다. 일부 네트워크에서는, 최대 PSD가 1 MHz의 분해능 대역폭으로 ETSI에서 10 dBm/MHz이다. 이러한 최대 PSD는 대역폭의 작은 부분을 점유하는 신호가 PSD 및 점유된 대역폭 제약으로 인해 UE에서 최대 이용가능 전력으로 송신되지 않을 수도 있음을 암시한다. 이러한 동작 요건은 수용하기 어렵거나 과도한 시그널링 오버헤드를 점유할 수 있다.

인터레이스 결정을 위한 장치들이 개시된다. 방법들 및 시스템들이 또한 이 장치의 기능들을 수행한다. 일 실시예에서, 이 장치는 다수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 프로세서를 포함한다. 상기 다수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 물리 리소스 블록들("PRB들")의 세트를 포함하고, 일부 실시예들에서, 상기 다수의 인터레이스의 각각의 인터레이스는 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬(frequency span)을 갖는다. 프로세서는 또한 제1 디바이스를 위한 상기 다수의 인터레이스 중의 제1 인터레이스 세트를 결정한다. 제1 인터레이스 세트는 하나 이상의 인터레이스를 포함한다. 특정 실시예들에서, 이 장치는 제1 디바이스에 제1 신호를 송신하는 송신기를 포함한다. 제1 신호는 제1 인터레이스 세트를 지시하고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적다. 일부 실시예들에서, 이 장치는 제1 인터레이스 세트 상에서 제1 디바이스로부터 데이터를 수신하는 수신기를 포함한다.

특정 실시예들에서, 프로세서는 제2 디바이스를 위한 상기 다수의 인터레이스 중의 제2 인터레이스 세트를 결정한다. 이러한 실시예들에서, 제2 인터레이스 세트는 하나 이상의 인터레이스를 포함하고, 제1 및 제2 인터레이스 세트들은 상호 배타적이고, 제1 및 제2 인터레이스 세트들은 상기 다수의 인터레이스 내의 각각의 인터레이스를 포함하고; 송신기는 제2 디바이스에 제2 신호를 송신하고, 제2 신호는 제2 인터레이스 세트를 지시하고; 수신기는 제2 인터레이스 세트 상에서 제2 디바이스로부터 데이터를 수신한다. 일부 실시예들에서, 미리 결정된 퍼센트는 80 퍼센트이다. 일 실시예에서, 상기 다수의 인터레이스의 각각의 인터레이스는 8, 10, 및 12를 포함하는 그룹으로부터 선택된 수의 PRB를 포함한다. 다양한 실시예들에서, 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 제1 인터레이스 세트 내의 PRB들은 주파수에서 균일하게 이격된다. 일부 실시예들에서, 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 적어도 2개의 인터레이스는 주파수에서 연속적이다. 특정 실시예들에서, 제1 인터레이스 세트는 N개의 인터레이스를 포함하고, N은 1보다 크고, 제1 인터레이스 세트는 제1 인터레이스 서브세트 및 제2 인터레이스 서브세트를 포함하고, 제1 인터레이스 서브세트는

개의 인터레이스를 포함하고, 제2 인터레이스 서브세트는

개의 인터레이스를 포함하고, 제1 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적이고, 제2 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적이다.

일부 실시예들에서, 송신기는 제1 디바이스에 제3 신호를 송신하고, 제3 신호는 상기 다수의 인터레이스 내의 인터레이스의 수 및 상기 다수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시한다. 특정 실시예들에서, 프로세서는 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 송신기는 제1 디바이스에 제4 신호를 송신하고, 제4 신호는 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시하고; 수신기는 하나 이상의 PRB 상에서 제1 디바이스로부터 데이터를 수신한다. 다양한 실시예들에서, 프로세서는 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 수신기는 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 하나 이상의 PRB 상에서 제1 디바이스로부터 데이터를 수신한다. 일부 실시예들에서, 프로세서는 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 송신기는 제1 디바이스에 제5 신호를 송신하고, 제5 신호는 제어 정보의 송신을 위한 하나 이상의 PRB 중 적어도 하나의 PRB를 지시하고; 수신기는 적어도 하나의 PRB 상에서 제1 디바이스로부터 제어 정보를 수신한다.

인터레이스 결정을 위한 하나의 방법은 다수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 단계를 포함한다. 상기 다수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 PRB들의 세트를 포함하고, 일부 실시예들에서, 상기 다수의 인터레이스의 각각의 인터레이스는 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는다. 방법은 또한 제1 디바이스를 위한 상기 다수의 인터레이스 중의 제1 인터레이스 세트를 결정하는 단계를 포함한다. 제1 인터레이스 세트는 하나 이상의 인터레이스를 포함한다. 특정 실시예들에서, 방법은 제1 디바이스에 제1 신호를 송신하는 단계를 포함한다. 제1 신호는 제1 인터레이스 세트를 지시하고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적다. 일부 실시예들에서, 방법은 제1 인터레이스 세트 상에서 제1 디바이스로부터 데이터를 수신하는 단계를 포함한다.

인터레이스 결정을 위한 다른 장치는 다수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 프로세서를 포함한다. 상기 다수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 PRB들의 세트를 포함하고, 일부 실시예들에서, 상기 다수의 인터레이스의 각각의 인터레이스는 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는다. 특정 실시예들에서, 이 장치는 제1 신호를 수신하는 수신기를 포함한다. 제1 신호는 하나 이상의 인터레이스를 포함하는 제1 인터레이스 세트를 지시하고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적다. 일부 실시예들에서, 이 장치는 제1 인터레이스 세트 상에서 데이터를 송신하는 송신기를 포함한다.

일부 실시예들에서, 미리 결정된 퍼센트는 80 퍼센트이다. 일 실시예에서, 상기 다수의 인터레이스의 각각의 인터레이스는 8, 10, 및 12를 포함하는 그룹으로부터 선택된 수의 PRB를 포함한다. 다양한 실시예들에서, 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 제1 인터레이스 세트 내의 PRB들은 주파수에서 균일하게 이격된다. 일부 실시예들에서, 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 적어도 2개의 인터레이스는 주파수에서 연속적이다. 특정 실시예들에서, 제1 인터레이스 세트는 N개의 인터레이스를 포함하고, N은 1보다 크고, 제1 인터레이스 세트는 제1 인터레이스 서브세트 및 제2 인터레이스 서브세트를 포함하고, 제1 인터레이스 서브세트는

개의 인터레이스를 포함하고, 제2 인터레이스 서브세트는

일부 실시예들에서, 수신기는 상기 다수의 인터레이스 내의 인터레이스의 수 및 상기 다수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시하는 제2 신호를 수신한다. 특정 실시예들에서, 프로세서는 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 수신기는 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시하는 제4 신호를 수신하고; 송신기는 하나 이상의 PRB 상에서 데이터를 송신한다. 다양한 실시예들에서, 프로세서는 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 송신기는 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 하나 이상의 PRB 상에서 데이터를 송신한다. 일부 실시예들에서, 프로세서는 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 수신기는 제어 정보의 송신을 위한 하나 이상의 PRB 중 적어도 하나의 PRB를 지시하는 제5 신호를 수신하고; 송신기는 적어도 하나의 PRB 상에서 제어 정보를 송신한다. 일 실시예에서, 프로세서는 제1 인터레이스 세트 내의, Q로 나타내어지는, PRB의 수를 결정하고; 데이터 송신을 위해 제1 인터레이스 세트 내의 M개의 PRB를 배제하고, 여기서 M은 Q-M이 2, 3, 또는 5 이외의 정수로 나눌 수 없는 최소의 음이 아닌 정수 값이다.

인터레이스 결정을 위한 다른 방법은 다수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 단계를 포함한다. 상기 다수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 PRB들의 세트를 포함하고, 일부 실시예들에서, 상기 다수의 인터레이스의 각각의 인터레이스는 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는다. 특정 실시예들에서, 방법은 제1 신호를 수신하는 단계를 포함한다. 제1 신호는 하나 이상의 인터레이스를 포함하는 제1 인터레이스 세트를 지시하고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적다. 일부 실시예들에서, 방법은 제1 인터레이스 세트 상에서 데이터를 송신하는 단계를 포함한다.

위에 간단히 설명된 실시예들의 더 특정한 설명이 첨부 도면들에 예시되어 있는 특정 실시예들을 참조하여 이루어질 것이다. 이들 도면들은 일부 실시예들만을 묘사하는 것이고 따라서 범위를 제한하는 것으로 간주되어서는 안 된다는 것을 이해하면서, 첨부 도면들의 이용을 통해 추가적인 특이성 및 세부사항과 함께 실시예들이 기술되고 설명될 것이다:
도 1은 인터레이스 결정을 위한 무선 통신 시스템의 일 실시예를 예시하는 개략 블록 다이어그램이다;
도 2는 인터레이스 결정을 위해 이용될 수 있는 장치의 일 실시예를 예시하는 개략 블록 다이어그램이다;
도 3은 인터레이스 결정을 위해 이용될 수 있는 장치의 일 실시예를 예시하는 개략 블록 다이어그램이다;
도 4는 인터레이스 구성의 일 실시예를 예시한다;
도 5는 인터레이스 구성의 다른 실시예를 예시한다;
도 6은 인터레이스의 일 실시예를 예시한다;
도 7은 인터레이스 결정을 위한 방법의 일 실시예를 예시하는 개략 흐름도 다이어그램이다;
도 8은 인터레이스 결정을 위한 방법의 다른 실시예를 예시하는 개략 흐름도 다이어그램이다.

본 기술분야의 통상의 기술자에 의해 인식될 것인 바와 같이, 실시예의 양태들은 시스템, 장치, 방법, 또는 프로그램 제품으로서 구현될 수 있다. 따라서, 실시예들은 전적으로 하드웨어 실시예, 전적으로 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로 코드 등을 포함함) 또는 본 명세서에서 모두 일반적으로 "회로", "모듈" 또는 "시스템"이라고 지칭될 수 있는 소프트웨어 및 하드웨어 양태들을 결합하는 실시예의 형태를 취할 수 있다. 더욱이, 실시예들은 이후 코드라고 지칭되는, 머신 판독가능 코드, 컴퓨터 판독가능 코드, 및/또는 프로그램 코드를 저장하는 하나 이상의 컴퓨터 판독가능 저장 디바이스에 구현된 프로그램 제품의 형태를 취할 수 있다. 저장 디바이스는 유형(tangible), 비-일시적, 및/또는 비-송신일 수 있다. 저장 디바이스는 신호를 구현하지 않을 수도 있다. 특정 실시예에서, 저장 디바이스는 코드에 액세스하기 위한 신호만을 이용한다.

본 명세서에 설명되는 기능 유닛들 중 특정한 것은 그들의 구현 독립성을 더욱 특별히 강조하기 위하여 모듈이라고 라벨링될 수 있다. 예를 들어, 모듈은 커스텀 초고밀도 집적("VLSI") 회로 또는 게이트 어레이, 로직 칩, 트랜지스터, 또는 다른 개별 컴포넌트와 같은 기성품 반도체를 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈은 또한 필드 프로그램가능 게이트 어레이, 프로그램가능 어레이 로직, 프로그램가능 로직 디바이스 또는 다른 유사한 것과 같은 프로그램가능 하드웨어 디바이스로 구현될 수 있다.

모듈은 또한 다양한 타입의 프로세서에 의한 실행을 위해 코드 및/또는 소프트웨어로 구현될 수도 있다. 식별된 코드의 모듈은, 예를 들어, 객체, 프로시저, 또는 함수로서 조직될 수 있는 실행가능 코드의 하나 이상의 물리 또는 논리 블록을 포함할 수 있다. 그럼에도 불구하고, 식별된 모듈의 실행파일은 물리적으로 함께 위치할 필요는 없지만, 논리적으로 함께 결합될 때, 모듈을 포함하고 모듈에 대한 언급된 목적을 달성하는 상이한 위치들에 저장된 이종 명령어들을 포함할 수 있다.

사실, 코드의 모듈은 단일 명령어, 또는 다수의 명령어일 수 있고, 몇몇 상이한 코드 세그먼트들에 걸쳐, 상이한 프로그램들 사이에, 몇몇 메모리 디바이스들에 걸쳐 분산될 수도 있다. 유사하게, 동작 데이터가 본 명세서에서는 모듈 내에서 식별되고 예시될 수 있고, 임의의 적합한 형태로 구현되고 임의의 적합한 타입의 데이터 구조 내에서 조직될 수 있다. 동작 데이터는 단일 데이터 세트로서 수집될 수 있거나, 상이한 컴퓨터 판독가능 저장 디바이스들을 포함한 상이한 위치들에 걸쳐 분산될 수 있다. 모듈 또는 모듈의 부분들이 소프트웨어로 구현되는 경우, 소프트웨어 부분들은 하나 이상의 컴퓨터 판독가능 저장 디바이스에 저장된다.

하나 이상의 컴퓨터 판독가능 매체의 임의의 조합이 이용될 수 있다. 컴퓨터 판독가능 매체는 컴퓨터 판독가능 저장 매체일 수 있다. 컴퓨터 판독가능 저장 매체는 코드를 저장하는 저장 디바이스일 수 있다. 저장 디바이스는, 예를 들어, 전자, 자기, 광학, 전자기, 적외선, 홀로그래픽, 마이크로기계, 또는 반도체 시스템, 장치, 또는 디바이스, 또는 전술한 것의 임의의 적합한 조합일 수 있지만, 이들로 제한되지 않는다.

저장 디바이스의 더 특정한 예들(비포괄적 리스트)은 다음을 포함할 것이다: 하나 이상의 와이어를 갖는 전기적 접속, 휴대용 컴퓨터 디스켓, 하드 디스크, 랜덤 액세스 메모리("RAM"), 판독 전용 메모리("ROM"), 소거가능한 프로그램가능 판독 전용 메모리("EPROM"또는 플래시 메모리), 휴대용 콤팩트 디스크 판독 전용 메모리("CD-ROM"), 광학 저장 디바이스, 자기 저장 디바이스, 또는 전술한 것들의 임의의 적합한 조합. 이 문서의 맥락에서, 컴퓨터 판독가능 저장 매체는 명령어 실행 시스템, 장치, 또는 디바이스에 의해 또는 그와 관련하여 이용하기 위한 프로그램을 포함하거나 저장할 수 있는 임의의 유형의 매체일 수 있다.

실시예들에 대한 동작들을 수행하기 위한 코드는 임의의 수의 라인들일 수 있고, 파이썬, 루비, 자바, 스몰토크, C++, 또는 다른 유사한 것과 같은 객체 지향 프로그래밍 언어, 및 "C" 프로그래밍 언어, 또는 다른 유사한 것과 같은 종래의 절차적 프로그래밍 언어, 및/또는 어셈블리 언어와 같은 기계어를 포함하는 하나 이상의 프로그래밍 언어의 임의의 조합으로 작성될 수 있다. 코드는 전적으로 사용자의 컴퓨터에서, 부분적으로 사용자의 컴퓨터에서, 독립형 소프트웨어 패키지로서, 부분적으로 사용자 컴퓨터에서 그리고 부분적으로 원격 컴퓨터에서 또는 전적으로 원격 컴퓨터 또는 서버에서 실행될 수 있다. 후자의 시나리오에서, 원격 컴퓨터는 로컬 영역 네트워크("LAN") 또는 광역 네트워크("WAN")을 포함하는 임의의 타입의 네트워크를 통해 사용자의 컴퓨터에 접속될 수 있거나, 외부 컴퓨터에 접속이 이루어질 수 있다(예를 들어, 인터넷 서비스 제공자를 이용하여 인터넷을 통해).

본 명세서 전체에 걸쳐 "일 실시예", "실시예", 또는 유사한 언어는 그 실시예와 관련하여 설명된 특정 피처, 구조, 또는 특성이 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전체에 걸쳐 "일 실시예에서", "실시예에서", 및 유사한 언어는, 반드시 그런 것은 아니지만, 모두 동일한 실시예를 언급할 수 있고, 명백하게 달리 특정되지 않는 한 "전부가 아닌 하나 이상의 실시예"를 의미한다. 용어 "포함하는", "구비하는, "갖는" 및 이들의 변형은, 명백하게 달리 특정되지 않는 한, "포함하지만 그에 제한되지 않는"을 의미한다. 열거된 항목들의 리스트는, 명백하게 달리 특정되지 않는 한, 그 항목들 중 임의의 것 또는 모두가 상호 배타적이라는 것을 암시하지 않는다. 용어 "a", "an" 및 "the"는 명백하게 달리 특정되지 않는 한 "하나 이상"을 언급한다.

더욱이, 실시예들의 설명된 피처, 구조 또는 특성은 임의의 적합한 방식으로 조합될 수 있다. 다음의 설명에서는, 실시예들의 철저한 이해를 제공하기 위해 프로그래밍의 예, 소프트웨어 모듈, 사용자 선택, 네트워크 트랜잭션, 데이터베이스 쿼리, 데이터베이스 구조, 하드웨어 모듈, 하드웨어 회로, 하드웨어 칩 등과 같은 다수의 특정 상세가 제공된다. 그러나, 관련 분야의 통상의 기술자는 실시예들이 그 특정 상세 중 하나 이상이 없이도, 또는 다른 방법, 컴포넌트, 재료 등과 함께 실시될 수 있음을 인식할 것이다. 다른 경우들에서, 잘 알려진 구조, 재료, 또는 동작은 실시예의 양태들을 모호하게 하는 것을 피하기 위해 상세히 도시되거나 설명되지 않는다.

실시예들에 따른 방법, 장치, 시스템, 및 프로그램 제품의 개략적인 흐름도 다이어그램 및/또는 개략적인 블록 다이어그램을 참조하여 실시 형태의 양태를 이하에서 설명한다. 개략 흐름도 다이어그램 및/또는 개략 블록 다이어그램의 각각의 블록, 및 개략 흐름도 다이어그램 및/또는 개략 블록 다이어그램 내의 블록들의 조합은 코드에 의해 구현될 수 있다는 것을 이해할 것이다. 이들 코드는 범용 컴퓨터, 특수 목적 컴퓨터, 또는 다른 프로그램가능 데이터 처리 장치의 프로세서에 제공되어 머신을 생성할 수 있고, 컴퓨터 또는 다른 프로그램가능 데이터 처리 장치의 프로세서를 통해 실행되는 명령어는, 개략 흐름도 다이어그램 및/또는 개략 블록 다이어그램 블록 또는 블록들에서 특정된 기능/동작을 구현하기 위한 수단을 생성하게 된다.

코드는 또한 특정한 방식으로 기능하도록 컴퓨터, 다른 프로그램가능 데이터 처리 장치, 또는 다른 디바이스에게 지시할 수 있는 저장 디바이스에 저장될 수 있고, 저장 디바이스에 저장된 명령어는 개략 흐름도 다이어그램 및/또는 개략 블록 다이어그램 블록 또는 블록들에 특정된 기능/동작을 구현하는 명령어를 포함한 제조 물품을 생성하게 된다.

코드는 또한 컴퓨터, 다른 프로그램가능 데이터 처리 장치, 또는 다른 디바이스 상에 로딩되어, 일련의 동작 단계들이 컴퓨터, 다른 프로그램가능 장치 또는 디바이스 상에서 수행되어 컴퓨터 구현 프로세스를 생성하게 할 수 있고 컴퓨터 또는 다른 프로그램가능 장치 상에서 실행되는 코드는 흐름도 다이어그램 및/또는 블록 다이어그램 블록 또는 블록들에 특정된 기능/동작을 구현하기 위한 프로세스를 제공하게 된다.

도면들에서 개략 흐름도 다이어그램 및/또는 개략 블록 다이어그램은 다양한 실시예에 따른 장치, 시스템, 방법, 및 프로그램 제품의 가능한 구현의 아키텍처, 기능, 및 동작을 예시한다. 이와 관련하여, 개략 흐름도 다이어그램 및/또는 개략 블록 다이어그램 내의 각각의 블록은 특정 논리 기능(들)을 구현하기 위한 코드의 하나 이상의 실행가능 명령어를 포함하는 모듈, 세그먼트, 또는 코드의 부분을 나타낼 수 있다.

또한 일부 대안적인 구현에서, 블록에 언급된 기능들은 도면들에 언급된 순서에서 벗어나서 발생할 수 있다는 점에 유의해야 한다. 예를 들어, 연속적으로 도시된 2개의 블록은, 사실상, 실질적으로 동시에 실행될 수 있거나, 블록들은, 관련된 기능에 따라, 때때로 역순으로 실행될 수 있다. 예시된 도면의 하나 이상의 블록 또는 그의 부분과 기능, 논리, 또는 효과가 등가인 다른 단계 및 방법이 고려될 수 있다.

비록 흐름도 다이어그램 및/또는 블록 다이어그램에서 다양한 화살표 타입들과 라인 타입들이 이용될 수 있지만, 이들은 대응하는 실시예의 범위를 제한하지 않는 것으로 이해해야 한다. 사실, 일부 화살표들 또는 다른 커넥터들은 묘사된 실시예의 논리적 흐름만을 지시하는 데 이용될 수 있다. 예를 들어, 화살표는 묘사된 실시예의 나열된 단계들 사이의 특정되지 않은 지속기간의 대기나 모니터링 기간을 지시할 수도 있다. 블록 다이어그램 및/또는 흐름도 다이어그램의 각각의 블록, 및 블록 다이어그램 및/또는 흐름도 다이어그램 내의 블록들의 조합은 특정된 기능이나 동작을 수행하는 특수 목적 하드웨어-기반의 시스템, 또는 특수 목적 하드웨어와 코드의 조합에 의해 구현될 수 있다는 점에도 유의해야 할 것이다.

각각의 도면 내의 요소들의 설명은 진행하는 도면들의 요소들을 언급할 수도 있다. 유사한 요소들의 대안적인 실시예들을 포함하는, 모든 도면들에서 유사한 번호들은 유사한 요소들을 지칭한다.

도 1은 인터레이스 결정을 위한 무선 통신 시스템(100)의 일 실시예를 묘사한다. 일 실시예에서, 무선 통신 시스템(100)은 원격 유닛들(102), 및 베이스 유닛들(104)을 포함한다. 특정한 수의 원격 유닛(102) 및 베이스 유닛(104)이 도 1에 묘사되어 있지만, 본 기술분야의 통상의 기술자라면 임의의 수의 원격 유닛(102) 및 베이스 유닛(104)이 무선 통신 시스템(100)에 포함될 수 있다는 것을 인식할 것이다.

일 실시예에서, 원격 유닛들(102)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 개인용 디지털 단말기(PDA), 태블릿 컴퓨터, 스마트 폰, 스마트 텔레비전(예를 들어, 인터넷에 연결된 텔레비전), 셋톱 박스, 게임 콘솔, 보안 시스템(보안 카메라를 포함함), 차량 온-보드 컴퓨터, 네트워크 디바이스(예를 들어, 라우터, 스위치, 모뎀), 저 처리량 디바이스, 저 지연 감도 디바이스, 초저가 디바이스, 저전력 소비 디바이스, IoT디바이스, 또는 다른 유사한 것과 같은 컴퓨팅 디바이스를 포함할 수 있다. 일부 실시예들에서, 원격 유닛들(102)은 스마트 워치, 피트니스 밴드, 광학 헤드 장착형 디스플레이, 또는 다른 유사한 것과 같은 웨어러블 디바이스들을 포함한다. 또한, 원격 유닛들(102)은 가입자 유닛, 모바일, 이동국, 사용자, 단말기, 모바일 단말기, 고정 단말기, 가입 스테이션, UE, 사용자 단말기, 디바이스로, 또는 본 기술분야에서 사용되는 다른 용어로 지칭될 수 있다. 원격 유닛들(102)은 UL 통신 신호들을 통해 베이스 유닛들(104) 중 하나 이상과 직접 통신할 수 있다.

베이스 유닛들(104)은 지리적 영역에 걸쳐 분포될 수 있다. 특정 실시예들에서, 베이스 유닛(104)은 또한 액세스 포인트, 액세스 단말기, 베이스, 기지국, 노드-B, eNB, 홈 노드-B, 중계 노드, 디바이스로, 또는 본 기술분야에서 사용되는 임의의 다른 용어로 지칭될 수 있다. 베이스 유닛들(104)은 일반적으로, 하나 이상의 대응하는 베이스 유닛(104)에 통신가능하게 결합된 하나 이상의 컨트롤러를 포함할 수 있는 무선 액세스 네트워크의 일부이다. 무선 액세스 네트워크는 일반적으로, 여러 네트워크들 중에서도, 인터넷 및 공중 교환 전화 네트워크와 같은 다른 네트워크에 결합될 수 있는 하나 이상의 코어 네트워크에 통신가능하게 결합된다. 무선 액세스 및 코어 네트워크의 이들 및 다른 요소들은 예시되지 않았지만, 일반적으로 이들은 본 기술분야의 통상의 기술자들에게 잘 알려져 있다. 예를 들어, 하나 이상의 베이스 유닛(104)은 MME, SGW, 및/또는 PGW에 통신가능하게 결합될 수 있다.

일 구현에서, 무선 통신 시스템(100)은 3GPP 프로토콜의 LTE를 준수하고, 여기서, 베이스 유닛(104)은 DL 상에서 OFDM 변조 스킴을 이용하여 송신하고, 원격 유닛들(102)은 UL 상에서 SC-FDMA 스킴을 이용하여 송신한다. 다른 구현에서, 원격 유닛들(102)은 비허가 스펙트럼 상에서 동작될 때 Block-IFDMA 방식을 이용하여 UL 상에서 송신한다. Block-IFDMA에서, 최소 송신 단위는 하나의 인터레이스이고, 이는 주파수에서 균일하게 이격되고 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는 RB들의 세트이다. 100개의 PRB를 갖는 20MHz 시스템 대역폭에 대해, 그것이 10개의 인터레이스로 분할되면, k번째 인터레이스는 PRB들{k, k+10, k+20, ..., k+90}로 구성되고, (k+1)번째 인터레이스는 PRB들{k+1, k+11, k+21, ..., k+91}로 구성되고, 0＜＝k＜＝9이다. 다른 구현에서, 무선 통신 시스템(100)은 NB-IoT를 준수한다. 그러나, 보다 일반적으로, 무선 통신 시스템(100)은, 여러 프로토콜들 중에서도, 어떤 다른 개방형 또는 독점적 통신 프로토콜, 예를 들어, WiMAX를 구현할 수 있다. 본 개시는 임의의 특정한 무선 통신 시스템 아키텍처 또는 프로토콜의 구현으로 제한되도록 의도되어 있지 않다.

베이스 유닛들(104)은, 무선 통신 링크를 통해 서빙 영역, 예를 들어, 셀 또는 셀 섹터 내의 다수의 원격 유닛(102)을 서빙할 수 있다. 베이스 유닛들(104)은 시간, 주파수, 및/또는 공간 도메인에서 원격 유닛들(102)을 서빙하기 위해 DL 통신 신호들을 송신한다.

일 실시예에서, 장치(예를 들어, 원격 유닛(102))가 다수의 인터레이스를 포함하는 시스템 대역폭을 결정할 수 있다. 상기 다수의 인터레이스의 각각의 인터레이스는: 주파수에서 균일하게 이격된 PRB들의 세트; 및 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 포함할 수 있다. 특정 실시예들에서, 이 장치는 제1 신호를 수신할 수 있다. 제1 신호는 하나 이상의 인터레이스를 포함하는 제1 인터레이스 세트를 지시할 수 있고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적다. 일부 실시예들에서, 이 장치는는 제1 인터레이스 세트 상에서 데이터를 송신할 수 있다. 따라서, 원격 유닛(102)은 미리 결정된 동작 요건을 충족시키는 디바이스를 위한 인터레이스 세트를 결정할 수 있다.

추가 실시예에서, 장치(예를 들어, 베이스 유닛(104))가 다수의 인터레이스를 포함하는 시스템 대역폭을 결정할 수 있다. 상기 다수의 인터레이스의 각각의 인터레이스는: 주파수에서 균일하게 이격된 PRB들의 세트; 및 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 포함할 수 있다. 이 장치는 또한 제1 디바이스를 위한 상기 다수의 인터레이스 중의 제1 인터레이스 세트를 결정할 수 있다. 제1 인터레이스 세트는 하나 이상의 인터레이스를 포함할 수 있다. 특정 실시예들에서, 이 장치는 제1 디바이스에 제1 신호를 송신할 수 있다. 제1 신호는 제1 인터레이스 세트를 지시할 수 있고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적다. 일부 실시예들에서, 이 장치는 제1 인터레이스 세트 상에서 제1 디바이스로부터 데이터를 수신한다.

도 2는 인터레이스 결정을 위해 이용될 수 있는 장치(200)의 일 실시예를 묘사한다. 장치(200)는 원격 유닛(102)의 일 실시예를 포함한다. 더욱이, 원격 유닛(102)은 프로세서(202), 메모리(204), 입력 디바이스(206), 디스플레이(208), 송신기(210), 및 수신기(212)를 포함할 수 있다. 일부 실시예들에서, 입력 디바이스(206) 및 디스플레이(208)는 터치스크린과 같은 단일 디바이스로 조합된다. 특정 실시예들에서, 원격 유닛(102)은 어떠한 입력 디바이스(206) 및/또는 디스플레이(208)도 포함하지 않을 수 있다. 다양한 실시예들에서, 원격 유닛(102)은 프로세서(202), 메모리(204), 송신기(210), 및 수신기(212) 중 하나 이상을 포함할 수 있고, 입력 디바이스(206) 및/또는 디스플레이(208)를 포함하지 않을 수 있다.

프로세서(202)는, 일 실시예에서, 컴퓨터 판독가능 명령어를 실행할 수 있고 및/또는 논리 연산을 수행할 수 있는 임의의 알려진 컨트롤러를 포함할 수 있다. 예를 들어, 프로세서(202)는 마이크로컨트롤러, 마이크로프로세서, 중앙 처리 유닛("CPU"), 그래픽 처리 유닛("GPU"), 보조 처리 유닛, 필드 프로그램가능 게이트 어레이("FPGA"), 또는 유사한 프로그램가능 컨트롤러일 수 있다. 일부 실시예들에서, 프로세서(202)는 메모리(204)에 저장된 명령어를 실행하여 본 명세서에 설명된 방법 및 루틴을 수행한다. 프로세서(202)는 메모리(204), 입력 디바이스(206), 디스플레이(208), 송신기(210), 및 수신기(212)에 통신가능하게 결합된다. 특정 실시예들에서, 프로세서(202)는 수신되는 CCE들에서 RE 사용을 결정할 수 있다.

메모리(204)는, 일 실시예에서, 컴퓨터 판독가능 저장 매체이다. 일부 실시예들에서, 메모리(204)는 휘발성 컴퓨터 저장 매체를 포함한다. 예를 들어, 메모리(204)는 동적 RAM("DRAM"), 동기식 동적 RAM("SDRAM") 및/또는 정적 RAM("SRAM")을 포함하는 RAM을 포함할 수 있다. 일부 실시예들에서, 메모리(204)는 비휘발성 컴퓨터 저장 매체를 포함한다. 예를 들어, 메모리(204)는 하드 디스크 드라이브, 플래시 메모리, 또는 임의의 다른 적합한 비휘발성 컴퓨터 저장 디바이스를 포함할 수 있다. 일부 실시예들에서, 메모리(204)는 휘발성 및 비휘발성 컴퓨터 저장 매체 모두를 포함한다. 일부 실시예들에서, 메모리(204)는 다른 디바이스에 제공될 지시(indication)에 관련된 데이터를 저장한다. 일부 실시예들에서, 메모리(204)는 또한 원격 유닛(102) 상에서 동작하는 운영 체제 또는 다른 컨트롤러 알고리즘과 같은 프로그램 코드 및 관련 데이터를 저장한다.

입력 디바이스(206)는, 일 실시예에서, 터치 패널, 버튼, 키보드, 스타일러스, 마이크로폰, 또는 다른 유사한 것을 포함하는 임의의 알려진 컴퓨터 입력 디바이스를 포함할 수 있다. 일부 실시예들에서, 입력 디바이스(206)는, 예를 들어, 터치스크린 또는 유사한 터치-민감 디스플레이로서, 디스플레이(208)와 통합될 수 있다. 일부 실시예들에서, 입력 디바이스(206)는, 터치스크린 상에 디스플레이된 가상 키보드 및/또는 터치스크린 상의 필기(handwriting)를 이용하여 텍스트가 입력될 수 있는 터치스크린을 포함한다. 일부 실시예들에서, 입력 디바이스(206)는 키보드 및 터치 패널과 같은 2개 이상의 상이한 디바이스를 포함한다.

디스플레이(208)는, 일 실시예에서, 임의의 알려진 전자적으로 제어가능한 디스플레이 또는 디스플레이 디바이스를 포함할 수 있다. 디스플레이(208)는 시각, 가청, 및/또는 햅틱 신호를 출력하도록 설계될 수 있다. 일부 실시예들에서, 디스플레이(208)는 시각 데이터를 사용자에게 출력할 수 있는 전자 디스플레이를 포함한다. 예를 들어, 디스플레이(208)는 LCD 디스플레이, LED 디스플레이, OLED 디스플레이, 프로젝터, 또는 이미지, 텍스트, 또는 다른 유사한 것을 사용자에게 출력할 수 있는 유사한 디스플레이 디바이스를 포함할 수 있지만, 이에 제한되지는 않는다. 다른 비-제한적인 예로서, 디스플레이(208)는 스마트 워치, 스마트 안경, 헤드-업 디스플레이, 또는 다른 유사한 것과 같은 웨어러블 디스플레이를 포함할 수 있다. 또한, 디스플레이(208)는 스마트 폰, 개인용 디지털 단말기, 텔레비전, 테이블 컴퓨터, 노트북(랩톱) 컴퓨터, 개인용 컴퓨터, 차량 대시보드, 또는 다른 유사한 것의 컴포넌트일 수 있다.

특정 실시예들에서, 디스플레이(208)는 사운드를 생성하기 위한 하나 이상의 스피커를 포함한다. 예를 들어, 디스플레이(208)는 가청 경보 또는 통지(예를 들어, 비프 또는 차임)를 생성할 수 있다. 일부 실시예들에서, 디스플레이(208)는 진동, 모션, 또는 다른 햅틱 피드백을 생성하기 위한 하나 이상의 햅틱 디바이스를 포함한다. 일부 실시예들에서, 디스플레이(208)의 전부 또는 부분들이 입력 디바이스(206)와 통합될 수 있다. 예를 들어, 입력 디바이스(206) 및 디스플레이(208)는 터치스크린 또는 유사한 터치-민감 디스플레이를 형성할 수 있다. 다른 실시예들에서, 디스플레이(208)는 입력 디바이스(206) 근처에 위치할 수 있다.

송신기(210)는 UL 통신 신호를 베이스 유닛(104)에 제공하는 데 이용되고, 수신기(212)는 베이스 유닛(104)으로부터 DL 통신 신호를 수신하는 데 이용된다. 일부 실시예들에서, 수신기(212)는 이용될 인터레이스 세트를 지시하는 신호를 수신하는 데 이용된다. 일 실시예에서, 송신기(210)는 데이터, 피드백 정보, 및/또는 지시를 베이스 유닛(104)에 송신하는 데 이용된다. 비록 단지 하나의 송신기(210) 및 하나의 수신기(212)가 예시되어 있지만, 원격 유닛(102)은 임의의 적합한 수의 송신기(210) 및 수신기(212)를 가질 수 있다. 송신기(210) 및 수신기(212)는 임의의 적합한 타입의 송신기 및 수신기일 수 있다. 일 실시예에서, 송신기(210) 및 수신기(212)는 트랜시버(transceiver)의 일부일 수 있다.

도 3은 인터레이스 결정을 위해 이용될 수 있는 장치(300)의 일 실시예를 묘사한다. 장치(300)는 베이스 유닛(104)의 일 실시예를 포함한다. 더욱이, 베이스 유닛(104)은 프로세서(302), 메모리(304), 입력 디바이스(306), 디스플레이(308), 송신기(310), 및 수신기(312)를 포함할 수 있다. 프로세서(302), 메모리(304), 입력 디바이스(306), 및 디스플레이(308)는 각각 원격 유닛(102)의 프로세서(202), 메모리(204), 입력 디바이스(206), 및 디스플레이(208)와 실질적으로 유사할 수 있다는 점에 유의해야 한다. 특정 실시예들에서, 프로세서(302)는 디바이스에 의해 이용될 인터레이스 세트를 결정하는 데 이용될 수 있다.

송신기(310)는, DL 통신 신호를 원격 유닛(102)에 제공하는 데 이용되고 수신기(312)는 원격 유닛(102)으로부터 UL 통신 신호를 수신하는 데 이용된다. 특정 실시예들에서, 송신기(310)는, 예를 들어, 디바이스가 이용할 인터레이스 세트를 지시하기 위해 신호를 디바이스에 송신하는 데 이용된다. 일 실시예에서, 수신기(312)는 인터레이스 세트 상에서 디바이스로부터 데이터를 수신하는 데 이용될 수 있다. 특정 실시예들에서, MME, SGW, 및/또는 PGW는 베이스 유닛(104)에서 발견되는 하나 이상의 컴포넌트를 포함할 수 있다는 점에 유의해야 한다. 더욱이, 특정 실시예들에서, 베이스 유닛(104)은 MME, SWG, 또는 PGW의 일 실시예를 나타낼 수 있다.

도 4는 인터레이스 구성(400)의 일 실시예를 예시한다. 인터레이스 구성(400)은 소정 시간 기간(404)에 걸쳐 대역폭(402)(예를 들어, 시스템 대역폭)을 점유한다. 대역폭(402)은 임의의 적합한 대역폭일 수 있다. 특정 실시예들에서, 대역폭(402)은 공칭 채널 대역폭 요건을 충족시키기 위해 적어도 5 MHz일 수 있다. 일부 실시예들에서, 대역폭(402)은 5 MHz, 10 MHz, 20 MHz 등일 수 있다. 시간 기간(404)은 1 ms(예를 들어, 하나의 서브프레임) 또는 0.5 ms(예를 들어, 하나의 슬롯)일 수 있다.

인터레이스 구성(400)은 대역폭(402)에 걸쳐 있는 다수의 인터레이스(406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424)를 포함한다. 각각의 인터레이스(406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424)는 다수의 PRB를 포함한다. 예를 들어, 인터레이스(406)의 제1 부분(426)은 하나의 PRB를 포함하고 인터레이스(406)의 제2 부분(428)은 하나의 PRB를 포함한다. 또한, 인터레이스(406)의 추가적인 부분들도 하나의 PRB를 포함한다. 더욱이, 인터레이스(406)의 각각의 PRB가 주파수에서 균일하게 이격될 수 있다. 각각의 인터레이스(406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424)는 인터레이스(406)와 관련하여 주어진 예와 유사할 수 있다. 또한, 각각의 인터레이스(406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424)의 PRB들은 서로 인접한다. 더욱이, 인터레이스의 PRB들(예를 들어, 제1 부분(426) 및 제2 부분(428), 제2 부분(428) 및 인터레이스(406)의 제3 PRB)은 실질적으로 동등한(예를 들어, 유사한) 주파수들에 의해 분리된다. 인터레이스들(406 및 408)은 주파수에서 인접하고, 인터레이스들(408 및 410)은 주파수에서 인접하고, 인터레이스들(410 및 412)은 주파수에서 인접하고, 인터레이스들(412 및 414)은 주파수에서 인접하고, 인터레이스들(414 및 416)은 주파수에서 인접하고, 인터레이스들(416 및 418)은 주파수에서 인접하고, 인터레이스들(418 및 420)은 주파수에서 인접하고, 인터레이스들(420 및 422)은 주파수에서 인접하고, 인터레이스들(422 및 424)은 주파수에서 인접하고, 특정 인터레이스들(424)은 특정 인터레이스들(406)에 주파수에서 인접한다는 점에 유의해야 한다. 주어진 시스템 대역폭에 대해, Y개의 인터레이스{0, 1, ..., Y-1}로 동등하게 분할될 수 있는 X개의 PRB{0, 1, ..., X-1}가 있다고 가정하면, 각각의 인터레이스는 X/Y개의 PRB로 구성되고 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는다. 따라서, k번째 인터레이스는 PRB들{k, k+Y, k+2Y, ..., k+(X/Y-1)Y}로 구성되고 (k+1)번째 인터레이스는 PRB들{k+1， k+1+Y， k+1+2Y，..., k+1+(X/Y-1)Y}로 구성되고, 0<=k<=Y-1이다. 그 후 이 2개의 인터레이스, (k+1)번째 인터레이스와 k번째 인터레이스는 주파수에서 인접한다. 예를 들어, 100개의 PRB를 갖는 20MHz 시스템 대역폭에 대해, 그것이 10개의 인터레이스로 분할되면, k번째 인터레이스는 PRB들{k, k+10, k+20, ..., k+90}로 구성되고, (k+1)번째 인터레이스는 PRB들{k+1, k+11, k+21, ..., k+91}로 구성되고, 0＜＝k＜＝9이다. 따라서 2개의 인터레이스, k번째 인터레이스와 (k+1) 번째 인터레이스는 서로 인접하고 주파수에서 연속적이다. 유사하게, k번째 인터레이스와 (k-1)번째 인터레이스도 서로 인접하고 주파수에서 연속적이다. 다른 예에서, 2개의 인터레이스가 주파수에서 인접한 것은 주파수에서 균일하게 이격된 하나의 인터레이스의 모든 PRB(예를 들어, PRB{x, y, z, 등})가 다른 인터레이스의 모든 PRB(예를 들어, {PRB {x+/-1， y+/-1， z+/-1， 등})에 인접하다는 것을 의미할 수 있다.

비록 인터레이스 구성(400)이 10개의 인터레이스를 갖는 것으로 예시되어 있지만, 인터레이스 구성(400)은 임의의 적합한 수의 인터레이스를 포함할 수 있다. 예를 들어, 인터레이스 구성(400)은 2, 3, 4, 5, 8, 또는 10개의 인터레이스를 포함할 수 있다. 각각의 인터레이스는 시스템 대역폭(402)의 80%와 100% 사이를 점유하는 충분한 수의 균일하게 이격된 PRB를 포함할 수 있다는 점에 유의해야 한다.

하나의 인터레이스의 2개의 PRB 사이의 최소 거리는 10개의 인터레이스를 갖는 인터레이스 구성(400)에 대해 1 MHz보다 크다(예를 들어, 각각의 PRB가 대략 180 KHz를 점유할 수 있으므로 180 KHz * 10 = 1.8 MHz)는 점에 유의해야 한다. 따라서 각각의 인터레이스(406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424) 내의 하나의 PRB는 10dBm 전력으로 송신될 수 있고, 하나의 인터레이스에 대한 최대 TX 전력은 20dBm일 수 있다. 일부 실시예들에서, 하나 이상의 인터레이스(406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424)는, 예를 들어, 각각의 인터레이스가 10개의 PRB를 포함하는 것과 같이, 임의의 적합한 수의 PRB를 포함할 수 있다. 다양한 실시예들에서, 인터레이스는 8, 10, 또는 12개의 PRB를 포함할 수 있다. 각각의 인터레이스는 주파수에서 균일하게 이격된 PRB들의 세트를 포함할 수 있고, 대역폭(402) 내의 하나의 인터레이스는 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 가질 수 있다. 균일하게 이격된 인터레이스 내의 PRB들은 인터레이스 내의 이웃 PRB들 사이의 주파수 간격이 유사하고, 서로 근처이고, 거의 동일하지만, 정확할 필요는 없음을 의미할 수 있다. 예를 들어, 균일하게 이격된 PRB들은 서로 0.5%, 1%, 2%, 3%, 5%, 또는 10%의 공차 내에 있을 수 있다. 미리 결정된 퍼센트는 60%, 70%, 80% 또는 90%와 같은 임의의 적합한 값일 수 있다. 특정 실시예들에서, 하나보다 많은 인터레이스가 원격 유닛(102)에 할당될 수 있다. 예를 들어, 예시된 실시예에서 1, 2, 3, 4, 5, 6, 7, 8, 9, 또는 10개의 인터레이스가 원격 유닛(102)에 할당될 수 있다. 따라서, 원격 유닛(102)에 할당된 PRB의 총 수는, 다양한 실시예들에서, 8, 10, 12, 16, 20, 24, 25, 30, 36, 40, 48, 50, 60, 70, 72 , 80, 84, 90, 또는 100개의 PRB를 포함할 수 있다.

도 5는 인터레이스 구성(500)의 다른 실시예를 예시한다. 인터레이스 구성(500)은 시간 기간(404)에 걸쳐 대역폭(402)을 점유하고, 이는 인터레이스 구성(500)의 대역폭(402) 및 시간 기간(404)과 유사할 수 있다. 인터레이스 구성(500)은 또한 대역폭(402)에 걸쳐 있는 다수의 인터레이스(502, 504, 506, 508, 510, 512, 514, 및 516 )를 포함하고, 이는 인터레이스 구성(400)의 인터레이스들(406, 408, 410, 412, 414, 416, 418，420，422，및 424)과 유사할 수 있다.

인터레이스 구성(500)은 또한 인터레이스들(502, 504, 506, 508, 510, 512, 514, 및 516) 중 하나에 할당되지 않은 PRB들(518 및/또는 520)을 포함할 수 있다. 예를 들어, 8개의 인터레이스(502, 504, 506, 508, 510, 512, 514, 및 516) 각각에는 12개의 PRB가 할당될 수 있다. 따라서, 20 MHz 구성에서 이용되는 총 100개의 PRB가 있을 수 있기 때문에, PRB들(518 및/또는 520)은 인터레이스들(502, 504, 506, 508, 510, 512, 514, 및 516) 중 하나에 할당되지 않은 4개의 PRB(예를 들어, 100-8*12)를 포함할 수 있다.

일 실시예에서, PRB들(518)은 할당되지 않은 PRB들의 절반을 포함할 수 있고, PRB들(520)은 할당되지 않은 PRB들의 절반을 포함할 수 있다. 일부 실시예들에서, PRB들(518)은 할당되지 않은 PRB들의 제1 부분을 포함할 수 있고, PRB들(520)은 할당되지 않은 PRB들의 제2 부분을 포함할 수 있고, 제1 부분과 제2 부분은 동등하지 않을 수 있다. 다른 실시예에서, PRB들(518)은 할당되지 않은 PRB들의 전부를 포함할 수 있고, PRB들(520)은 할당되지 않은 PRB들을 아무 것도 포함하지 않을 수 있다. 추가 실시예에서, PRB들(518)은 할당되지 않은 PRB들을 아무 것도 포함하지 않을 수 있고, PRB들(520)은 할당되지 않은 PRB들의 전부를 포함할 수 있다. 특정 실시예들에서, PRB들(518 및/또는 520)은 대역폭(402) 주파수 범위의 시작 및/또는 말단에 위치할 수 있는 반면, 다른 실시예들에서, PRB들(518 및/또는 520)은 대역폭(402) 내의 임의의 위치에 위치할 수 있다.

일부 실시예들에서, PRB들(518 및/또는 520)은 PUCCH를 위해 구성될 수 있다. 다양한 실시예들에서, PRB들(518 및/또는 520)은 사양 또는 시그널링에 의해 고정되는 고정된 위치에 위치할 수 있다. 일 실시예에서, PRB들(518 및/또는 520)은 하나 이상의 인터레이스(502, 504, 506, 508, 510, 512, 514, 및 516)와 함께 원격 유닛(102)에 할당될 수 있다. 예를 들어, 일 실시예에서, 할당되지 않은 PRB들의 전부가 PRB들(518)에 포함되고, PRB들(518)은 인터레이스(502)의 제1 인스턴스에 연결(tie)되어, 인터레이스(502)의 제1 인스턴스는 8개의 PRB 대신 12개의 PRB를 포함하는 반면, 나머지 인터레이스들은 8개의 PRB를 포함한다.

도 6은 인터레이스들(406, 408, 410, 412, 414, 416, 418, 420, 422, 424, 502, 504, 506, 508, 510, 512, 514, 및 516) 중 하나와 같은, 인터레이스(600)의 일 실시예를 예시한다. 인터레이스(600)는 소정 시간 기간(604)에 걸쳐 대역폭(602)을 점유한다. 대역폭(602)은 임의의 적합한 대역폭일 수 있고, 인터레이스 내의 PRB의 수에 의존할 수 있다. 예를 들어, 대역폭(602)은 인터레이스 내의 PRB의 수 * 180 KHz와 동등할 수 있다. 일부 실시예들에서, 대역폭(602)은 1.44 MHz, 1.8 MHz, 2.16 MHz 등일 수 있다. 시간 기간(604)은 0.5 ms(예를 들어, 하나의 슬롯) 또는 1 ms일 수 있다.

인터레이스(600)는 다수의 PRB(606, 608, 610, 612, 614, 616, 618, 620, 622, 624, 626, 및 628)를 포함한다. 비록 인터레이스(600)가 12개의 PRB를 갖는 것으로 예시되어 있지만, 인터레이스(600)는 임의의 적합한 수의 PRB를 포함할 수 있다. 예를 들어, 인터레이스(600)는 8, 10, 또는 12개의 PRB를 포함할 수 있다.

예컨대 비허가 캐리어를 이용하기 위한, UL 리소스 할당은 다양한 인터레이스 구성들을 이용하여 다양한 방식으로 수행될 수 있다. 다양한 인터레이스 구성들이 다음 요소들 중 하나 이상을 만족시킬 수 있다는 점에 유의해야 한다: 인터레이스 구성에서 인터레이스의 수, 및 각각의 인터레이스에 대한 PRB의 수는 공칭 대역폭의 적어도 80%에 걸치는 점유된 대역폭을 가질 수 있다; 일부 스케줄링 유연성을 제공하기 위해 다양한 인터레이스 파티션 스킴들이 이용될 수 있다; 2개의 UE 사이에 리소스 할당을 매칭시키기 위해 직교 리소스 할당 패턴들이 이용될 수 있다(즉, 하나의 UE에 대한 x개의 인터레이스 및 다른 UE에 대한 (N-x)개의 인터레이스, 여기서 N은 주어진 시스템 대역폭에 대한 인터레이스의 총 수); 및 다른 인터레이스 구성들에서보다 적은 시그널링 오버헤드.

특정 실시예들에서, 인터레이스의 수 및 각각의 인터레이스 내의 PRB의 수는 베이스 유닛(104)에 의해 구성될 수 있고, 예컨대 RRC 시그널링을 이용하여, 서빙된 원격 유닛들(102)에 지시될 수 있다.

일부 실시예들에서, 규제 요건들을 충족시키기 위해, 20 MHz 공칭 대역폭이 아래에 나타낸 바와 같이 8개의 인터레이스 또는 10개의 인터레이스로 분할될 수 있다. 10 MHz 공칭 대역폭에 대해서는, 80% 공칭 대역폭의 제약으로 인해, 이용 가능한 모든 50개의 PRB는 각각의 인터레이스가 10개의 PRB를 포함하는 5개의 인터레이스로 분할되거나, 50개의 PRB는 각각의 인터레이스가 12개의 PRB를 포함하는 4개의 인터레이스로 분할될 수 있다. 5 MHz 공칭 대역폭에 대해서는, 이용 가능한 모든 25개의 PRB가 각각의 인터레이스가 12개의 PRB를 포함하는 2개의 인터레이스로 분할될 수 있다. 리소스 할당 패턴 지시를 위한 시그널링 비트의 수는 구체적인 대역폭 값 및 인터레이스 크기에 의존할 수 있다. 다음 2개의 예는 20 MHz 공칭 대역폭을 이용하지만, 설명된 원리들은 다른 대역폭 값들로 확장될 수 있다.

예 1

일 실시예에서, 20 MHz 공칭 대역폭이 각각의 인터레이스가 12개의 PRB를 포함하는 8개의 인터레이스로 분할될 수 있다. ETSI 대역폭 점유 규칙을 고려할 때, 20 MHz의 80%가 16 MHz(88.9개의 PRB와 동등)에 대응한다. 각각이 12개의 PRB를 갖는 8개의 인터레이스를 갖는 설계는 각각의 인터레이스가 적어도 89개의 PRB에 걸침으로써 16.02 MHz를 점유하게 할 수 있고, 이는 점유된 대역폭에 대한 규제 요건을 충족시킨다. 또한, 하나의 인터레이스 내의 2개의 인접한 RB 사이의 최소 거리는 1.44 MHz이고, 이는 1 MHz보다 크다. 특정 실시예들에서, 각각의 인터레이스 내의 하나의 PRB는 10 dBm 전력으로 송신될 수 있고 하나의 인터레이스에 대한 최대 TX 전력은 20 dBm이다.

리소스 할당 패턴이 다양한 방식으로 형성될 수 있고, 2개의 실시예가 아래에 제공된다:

제1 실시예에서는, 4개의 케이스 중 어느 것이 이용될 수 있는지를 지시하기 위해 일련의 리소스 할당 패턴이 이용될 수 있다. 리소스 할당 패턴들의 일 예가 표 2에 나타내어져 있고, UL 승인에서의 4개의 비트가 원격 유닛(102)에 하나의 특정 리소스 패턴을 지시하기 위해 이용될 수 있다. 케이스 1: 8개의 패턴 사용으로 원격 유닛(102)마다 1-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 2: 4개의 패턴 사용으로 원격 유닛(102)마다 2-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 3: 2개의 패턴 사용으로 원격 유닛(102)마다 4-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 4: 1개의 패턴 사용으로 하나의 원격 유닛(102)에 전체 대역폭이 할당되고, 원격 유닛(102)에 하나의 패턴이 지시된다. 이 실시예에서는, 제1 원격 유닛(102)이 그것에 할당된 1, 2, 4, 또는 8개의 인터레이스를 가질 수 있고, 다른 원격 유닛들(102)은 제1 원격 유닛(102)과 동일한 수의 인터레이스를 갖는다.

제2 실시예는 더 많은 케이스를 제공함으로써 유연한 스케줄링을 허용한다. 표 3은 하나의 원격 유닛(102)에 할당될 수 있는 1 내지 8의 지원되는 인터레이스 조합을 갖는 리소스 할당을 위한 일 예를 나타낸다. 이 실시예에서는, 원격 유닛(102)에 하나의 특정 리소스 패턴을 지시하기 위해 UL 승인에서의 6개의 비트가 이용될 수 있다. 또한, 제1 원격 유닛(102)이 그것에 할당된 1, 2, 3, 4, 5, 6, 7, 또는 8개의 인터레이스를 가질 수 있고, 다른 원격 유닛들(102)은 할당된 나머지 인터레이스들 중 임의의 것을 가질 수 있다.

제1 또는 제2 실시예 중 어느 쪽에서든, (예를 들어, 20 MHz 대역폭의 90%를 이용하여) 100개의 PRB 중에서 단지 96개의 PRB(예를 들어, 8개의 인터레이스 * 인터레이스 당 12개의 PRB)가 이용될 수 있다. 나머지 PRB들에 관해서는, 이들은 다수의 상이한 방식 중 임의의 방식으로 이용될 수 있다.

예를 들어, 나머지 PRB들은 각각의 에지에 대해 동등한 수의 PRB로 양쪽 대역 에지들(예를 들어, 주파수 범위의 에지들) 상에 연속적으로 위치할 수 있다. 나머지 PRB들은 제어 정보(예를 들어, PUCCH)의 송신을 위해 구성될 수 있다. 일 실시예에서, 베이스 유닛(104)은 제어 정보의 송신을 위한 적어도 하나의 PRB를 원격 유닛(102)에 지시할 수 있다. 다른 실시예에서, 나머지 PRB들은 데이터의 송신을 위해 구성될 수 있다. 이러한 실시예에서, 베이스 유닛(104)은 데이터 송신을 위한 적어도 하나의 PRB를 원격 유닛(102)에 지시할 수 있다.

다른 예로서, 나머지 PRB들은 각각의 에지에 대해 동등한 수의 PRB로 양쪽 대역 에지들 상에 또는 단지 하나의 대역 에지 상에 연속적으로 위치할 수 있다. 나머지 PRB들의 구체적인 위치는 사양에서 또는 시그널링(예를 들어, RRC 시그널링)을 통해 고정될 수 있다. 나머지 PRB들은 지시된 리소스 패턴에 추가하여, 예컨대 표 2 또는 3에서의 일부 특정 리소스 패턴으로 이들 PRB를 바인딩하는 것에 의해, 원격 유닛(102)에 할당될 수 있다. 예를 들어, 나머지 PRB들은 하나 이상의 미리 결정된 인터레이스에 바인딩될 수 있다. 일 실시예에서, 나머지 PRB들은 제1 인터레이스, 마지막 인터레이스, 제1 인터레이스의 제1 인스턴스, 마지막 인터레이스의 마지막 인스턴스 등에 바인딩될 수 있다. 하나 이상의 미리 결정된 인터레이스는 사양 또는 시그널링(예를 들어, RRC 시그널링)을 통해 결정될 수 있다. 다른 실시예에서, 하나의 원격 유닛(102)에 미리 결정된 리소스 할당 패턴 인덱스(예를 들어, 표 2의 인덱스(0, 8, 12), 14)의 지시가 제공될 때, 원격 유닛(102)은 그것이 나머지 PRB들들 및 리소스 할당 패턴 인덱스와 연관된 인터레이스들을 이용할 수 있다는 것을 알 수 있다.

일부 실시예들에서, LTE UL 원리에 기초하여, 원격 유닛(102)에 할당된 PRB의 허용된 DFT 수는 효율적인 DFT 구현을 허용하기 위해(2, 3), 및 5의 배수들인 음이 아닌 정수 값들로 제한될 수 있다. 표 2에 나타내어진 바와 같이, 8-인터레이스 구조를 이용하여, 하나의 원격 유닛(102)에 대한 할당된 PRB의 수는 이 DFT 구현 요건을 충족시킬 수 있다(예를 들어, 모든 할당된 PRB들은 적어도 2의 배수들이다). 그러나, 원격 유닛(102)에 추가적으로 할당될 수 있는 4개의 나머지 PRB들을 고려하여, 원격 유닛(102)은 할당된 PRB의 수(예를 들어, Q)를(2, 3), 또는 5의 배수일 수 있는 가장 가까운 수로 트리밍할 수 있다. 일 실시예에서, M개의 가장 큰 PRB 인덱스를 갖는 PRB들은 할당된 PRB 수 Q가 2, 3, 또는 5의 배수가 아니면, 그리고 할당된 PRB 수 Q에서 M을 뺀 값이 2, 3, 또는 5의 배수인 가장 가까운 수와 동등하면 이용되지 않을 수 있다. 예를 들어, 원격 유닛(102)에 36개의 PRB에 나머지 PRB들 중 1을 더하여 총 37개의 PRB(예를 들어, Q=37)가 할당되면, 37개의 PRB는 2, 3, 또는 5의 배수가 아니다. 2, 3, 또는 5의 배수를 생성하기 위해 Q에서 감산될 수 있는 M의 최저 수는 M = 1인 경우이다. 따라서, 이 예에서, 할당된 37개의 PRB 중 1개의 PRB가 트리밍되고 이용되지 않을 것이다.

예 2

특정 실시예들에서, 20 MHz 공칭 대역폭이 각각의 인터레이스가 10개의 PRB를 포함하는 10개의 인터레이스로 분할될 수 있다. ETSI 대역폭 점유 규칙을 고려할 때, 20 MHz의 80%가 16 MHz(88.9개의 PRB와 동등)에 대응한다. 각각이 10개의 PRB를 갖는 10개의 인터레이스를 갖는 설계는 각각의 인터레이스가 적어도 91개의 PRB에 걸침으로써 16.38 MHz를 점유하게 할 수 있고, 이는 점유된 대역폭에 대한 규제 요건을 충족시킨다. 또한, 하나의 인터레이스 내의 2개의 인접한 RB 사이의 최소 거리는 1.8 MHz이고, 이는 1 MHz보다 크다. 일 실시예에서, 각각의 인터레이스 내의 하나의 PRB는 10 dBm 전력으로 송신될 수 있고 하나의 인터레이스에 대한 최대 TX 전력은 20 dBm이다.

제1 실시예에서는, 6개의 케이스 중 어느 것이 이용될 수 있는지를 지시하기 위해 일련의 리소스 할당 패턴이 이용될 수 있다. 리소스 할당 패턴들의 일 예가 표 4에 나타내어져 있고, UL 승인에서의 5개의 비트가 원격 유닛(102)에 하나의 특정 리소스 패턴을 지시하기 위해 이용될 수 있다. 케이스 1: 10개의 패턴 사용으로 원격 유닛(102)마다 1-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 2: 5개의 패턴 사용으로 원격 유닛(102)마다 2-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 3: 4개의 패턴 사용으로 원격 유닛(102)마다 4-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 4: 3개의 패턴 사용으로 원격 유닛(102)마다 6-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 5: 2개의 패턴 사용으로 원격 유닛(102)마다 8-인터레이스가 할당되고, 하나의 원격 유닛(102)에 하나의 패턴이 지시된다. 케이스 6: 1개의 패턴 사용으로 하나의 원격 유닛(102)에 전체 대역폭이 할당되고, 원격 유닛(102)에 하나의 패턴이 지시된다. 이 실시예에서는, 제1 원격 유닛(102)이 그것에 할당된 1, 2, 4, 6, 8, 또는 10개의 인터레이스들을 가질 수 있고, 다른 원격 유닛들(102)은 제1 원격 유닛(102)과 다른 원격 유닛들(102)에 대한 합이 10과 동등하도록 할당된 1, 2, 4, 6, 또는 8개의 인터레이스를 갖는다.

제2 실시예는 더 많은 케이스를 제공함으로써 유연한 스케줄링을 허용한다. 표 5은 하나의 원격 유닛(102)에 할당될 수 있는 1 내지 10의 지원되는 인터레이스 조합을 갖는 리소스 할당을 위한 일 예를 나타낸다. 이 실시예에서는, 원격 유닛(102)에 하나의 특정 리소스 패턴을 지시하기 위해 UL 승인에서의 7개의 비트가 이용될 수 있다. 또한, 제1 원격 유닛(102)이 그것에 할당된 1, 2, 3, 4, 5, 6, 7, 8, 9, 또는 10개의 인터레이스를 가질 수 있고, 다른 원격 유닛들(102)은 할당된 나머지 인터레이스들 중 임의의 것을 가질 수 있다.

표 4의 리소스 할당에 기초하여, DFT 문제가 없을 수 있다. 그러나, 표 5에서, 일부 리소스 할당에 대해, 원격 유닛(102)은 할당된 PRB의 수(예를 들어, Q)를 2, 3, 또는 5 이외의 정수로 나눌 수 없는 가장 가까운 수로 트리밍할 수 있다. 일 실시예에서, Q로 나타내어지는, PRB의 수를 갖는 인터레이스 세트는 데이터 송신을 위해 인터레이스 세트로부터 M개의 PRB를 배제할 수 있다. M은 Q-M이 2, 3, 또는 5 이외의 정수로 나눌 수 없는 최소의 음이 아닌 정수 값일 수 있다. 예를 들어, 표 5에서, 하나의 원격 유닛(102)에 대한 할당된 PRB의 수가 70일 때, 70은 DFT에 적절하지 않은데, 그 이유는 70=2*5*7로, 이는 2, 3, 또는 5 이외의 정수(예를 들어, 7)로 나눌 수 있기 때문이다. 이러한 예에서, M은 6과 동등할 수 있고, Q-M은 70보다 작고 정수 2, 3, 또는 5로 나눌 수 있는 최대 PRB의 수인 64와 동등하다.

예 3

다른 실시예에서는, 10 MHz 공칭 대역폭이 이용될 수 있다. 80% 공칭 대역폭의 제약으로 인해, 이용 가능한 모든 50개의 PRB는 각각의 인터레이스가 10개의 PRB를 포함하는 5개의 인터레이스, 또는 각각의 인터레이스가 12개의 PRB를 포함하는 4개의 인터레이스로 분할될 수 있다. 대응하는 리소스 할당 패턴들의 일 실시예가 각각 예로서 표 6 및 표 7에 나타내어져 있다. 특정 실시예들에서, 5 MHz 공칭 대역폭에 대해, 이용 가능한 모든 25개의 PRB는 각각의 인터레이스가 8개의 PRB를 포함하는 3개의 인터레이스, 또는 각각의 인터레이스가 12개의 PRB를 포함하는 2개의 인터레이스로 분할될 수 있다. 대응하는 리소스 할당 패턴들의 일 실시예가 각각 예로서 표 8 및 표 9에 나타내어져 있다. 5개의 비트가 표 6의 할당 패턴들을 지시하기 위해 이용될 수 있고, 4개의 비트가 표 7의 할당 패턴들을 지시하기 위해 이용될 수 있고, 3개의 비트가 표 8의 할당 패턴들을 지시하기 위해 이용될 수 있고, 2개의 비트가 표 9의 할당 패턴들을 지시하기 위해 이용될 수 있다는 점에 유의해야 한다. 따라서, 할당 패턴들을 지시하기 위해 10개의 비트를 이용하는 할당 패턴들에 비해 할당 패턴들을 지시하기 위해 더 적은 시그널링 오버헤드가 이용될 수 있다. 또한, 특정 실시예들에서, 하나의 원격 유닛(102) 서브프레임에서 다중화함으로써 직교 리소스 할당 패턴들이 원격 유닛들(102)에 이용될 수 있다.

도 7은 인터레이스 결정을 위한 방법(700)의 일 실시예를 예시하는 개략 흐름도 다이어그램이다. 일부 실시예들에서, 방법(700)은 베이스 유닛(104)과 같은 장치에 의해 수행된다. 특정 실시예들에서, 방법(700)은, 예를 들어, 마이크로컨트롤러, 마이크로프로세서, CPU, GPU, 보조 처리 유닛, FPGA, 또는 다른 유사한 것과 같은 프로그램 코드를 실행하는 프로세서에 의해 수행될 수 있다.

방법(700)은 다수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 단계(702)를 포함할 수 있다. 상기 다수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 PRB들의 세트를 포함할 수 있고, 상기 다수의 인터레이스의 각각의 인터레이스는 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 가질 수 있다. 방법(700)은 또한 제1 디바이스를 위한 상기 다수의 인터레이스 중의 제1 인터레이스 세트를 결정하는 단계(704)를 포함할 수 있다. 제1 인터레이스 세트는 하나 이상의 인터레이스를 포함할 수 있다. 방법(700)은 제1 디바이스에 제1 신호를 송신하는 단계(706)를 포함할 수 있다. 제1 신호는 제1 인터레이스 세트를 지시할 수 있고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적을 수 있다. 방법(700)은 제1 인터레이스 세트 상에서 제1 디바이스로부터 데이터를 수신하는 단계(708)를 포함할 수 있다.

특정 실시예들에서, 방법(700)은 제2 디바이스를 위한 상기 다수의 인터레이스 중의 제2 인터레이스 세트를 결정할 수 있다. 이러한 실시예들에서, 제2 인터레이스 세트는 하나 이상의 인터레이스를 포함할 수 있고, 제1 및 제2 인터레이스 세트들은 상호 배타적일 수 있고, 제1 및 제2 인터레이스 세트들은 상기 다수의 인터레이스 내의 각각의 인터레이스를 포함할 수 있고; 방법(700)은 제2 디바이스에 제2 신호를 송신할 수 있고, 제2 신호는 제2 인터레이스 세트를 지시하고; 방법(700)은 제2 인터레이스 세트 상에서 제2 디바이스로부터 데이터를 수신할 수 있다. 일부 실시예들에서, 미리 결정된 퍼센트는 80 퍼센트이다. 일 실시예에서, 상기 다수의 인터레이스의 각각의 인터레이스는 8, 10, 및 12를 포함하는 그룹으로부터 선택된 수의 PRB를 포함한다. 다양한 실시예들에서, 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고, 제1 인터레이스 세트 내의 PRB들은 주파수에서 균일하게 이격된다. 일부 실시예들에서, 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 적어도 2개의 인터레이스는 주파수에서 연속적이다. 특정 실시예들에서, 제1 인터레이스 세트는 N개의 인터레이스를 포함하고, N은 1보다 크고, 제1 인터레이스 세트는 제1 인터레이스 서브세트 및 제2 인터레이스 서브세트를 포함하고, 제1 인터레이스 서브세트는

개의 인터레이스를 포함하고, 제2 인터레이스 서브세트는

일부 실시예들에서, 방법(700)은 제1 디바이스에 제3 신호를 송신할 수 있고, 제3 신호는 상기 다수의 인터레이스 내의 인터레이스의 수 및 상기 다수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시한다. 특정 실시예들에서, 방법(700)은 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정할 수 있고; 방법(700)은 제1 디바이스에 제4 신호를 송신할 수 있고, 제4 신호는 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시하고; 방법(700)은 하나 이상의 PRB 상에서 제1 디바이스로부터 데이터를 수신할 수 있다. 다양한 실시예들에서, 방법(700)은 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정할 수 있고; 방법(700)은 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 하나 이상의 PRB 상에서 제1 디바이스로부터 데이터를 수신할 수 있다. 일부 실시예들에서, 방법(700)은 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정할 수 있고; 방법(700)은 제1 디바이스에 제5 신호를 송신할 수 있고, 제5 신호는 제어 정보의 송신을 위한 하나 이상의 PRB 중 적어도 하나의 PRB를 지시하고; 방법(700)은 적어도 하나의 PRB 상에서 제1 디바이스로부터 제어 정보를 수신할 수 있다.

도 8은 인터레이스 결정을 위한 방법(800)의 다른 실시예를 예시하는 개략 흐름도 다이어그램이다. 일부 실시예들에서, 방법(800)은 원격 유닛(102)과 같은 장치에 의해 수행된다. 특정 실시예들에서, 방법(800)은, 예를 들어, 마이크로컨트롤러, 마이크로프로세서, CPU, GPU, 보조 처리 유닛, FPGA, 또는 다른 유사한 것과 같은 프로그램 코드를 실행하는 프로세서에 의해 수행될 수 있다.

방법(800)은 다수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 단계(802)를 포함할 수 있다. 상기 다수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 PRB들의 세트를 포함할 수 있고, 상기 다수의 인터레이스의 각각의 인터레이스는 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 가질 수 있다. 방법(800)은 또한 제1 신호를 수신하는 단계(804)를 포함할 수 있다. 제1 신호는 하나 이상의 인터레이스를 포함하는 제1 인터레이스 세트를 지시할 수 있고, 제1 신호의 비트의 수는 상기 다수의 인터레이스의 인터레이스의 수보다 적을 수 있다. 방법(800)은 제1 인터레이스 세트 상에서 데이터를 송신하는 단계(806)를 포함할 수 있다.

개의 인터레이스를 포함하고, 제2 인터레이스 서브세트는

일부 실시예들에서, 방법(800)은 상기 다수의 인터레이스 내의 인터레이스의 수 및 상기 다수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시하는 제2 신호를 수신할 수 있다. 특정 실시예들에서, 방법(800)은 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정할 수 있고; 방법(800)은 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시하는 제4 신호를 수신할 수 있고, 방법(800)은 하나 이상의 PRB 상에서 데이터를 송신할 수 있다. 다양한 실시예들에서, 방법(800)은 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정할 수 있고; 방법(800)은 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 하나 이상의 PRB 상에서 데이터를 송신할 수 있다. 일부 실시예들에서, 방법(800)은 상기 다수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정할 수 있고; 방법(800)은 제어 정보의 송신을 위한 하나 이상의 PRB 중 적어도 하나의 PRB를 지시하는 제5 신호를 수신할 수 있고; 방법(800)은 적어도 하나의 PRB 상에서 제어 정보를 송신할 수 있다. 일 실시예에서, 방법(800)은 제1 인터레이스 세트 내의, Q로 나타내어지는, PRB의 수를 결정할 수 있고; 방법(800)은 데이터 송신을 위해 제1 인터레이스 세트 내의 M개의 PRB를 배제할 수 있고, 여기서 M은 Q-M이 2, 3, 또는 5 이외의 정수로 나눌 수 없는 최소의 음이 아닌 정수 값이다.

실시예들은 다른 특정 형태로 실시될 수도 있다. 설명된 실시예들은 모든 관점에서 예시적인 것일 뿐이고 제한적인 것은 아니라고 간주되어야 한다. 따라서, 본 발명의 범위는 전술한 설명에 의해서가 아닌 첨부된 청구항들에 의해 지시된다. 청구항들의 균등물들의 의미와 범위 내에 드는 모든 변경은 그것들의 범위 내에 포함되어야 한다.

Claims

장치로서, 복수의 인터레이스를 포함하는 시스템 대역폭을 결정하고 - 상기 복수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 물리 리소스 블록들("PRB들")의 세트를 포함함 -; 제1 디바이스를 위한 상기 복수의 인터레이스 중의 제1 인터레이스 세트를 결정하는 - 상기 제1 인터레이스 세트는 하나 이상의 인터레이스를 포함함 - 프로세서; 및 상기 제1 디바이스에 제1 신호를 송신하는 송신기를 포함하고, 상기 제1 신호는 상기 제1 인터레이스 세트를 지시하고, 상기 제1 신호의 비트의 수는 상기 복수의 인터레이스의 인터레이스의 수보다 적은, 장치.
제1항에 있어서, 상기 제1 인터레이스 세트 상에서 상기 제1 디바이스로부터 데이터를 수신하는 수신기를 추가로 포함하는, 장치.
제1항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 상기 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는, 장치.
제1항에 있어서, 수신기를 추가로 포함하고, 상기 프로세서는 제2 디바이스를 위한 상기 복수의 인터레이스 중의 제2 인터레이스 세트를 결정하고, 상기 제2 인터레이스 세트는 하나 이상의 인터레이스를 포함하고, 상기 제1 및 제2 인터레이스 세트들은 상호 배타적이고, 상기 제1 및 제2 인터레이스 세트들은 상기 복수의 인터레이스 내의 각각의 인터레이스를 포함하고; 상기 송신기는 상기 제2 디바이스에 제2 신호를 송신하고, 상기 제2 신호는 상기 제2 인터레이스 세트를 지시하고; 상기 수신기는 상기 제2 인터레이스 세트 상에서 상기 제2 디바이스로부터 데이터를 수신하는, 장치.
제1항에 있어서, 상기 미리 결정된 퍼센트는 80 퍼센트인, 장치.
제1항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 8, 10, 및 12를 포함하는 그룹으로부터 선택된 수의 PRB를 포함하는, 장치.
제1항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 제1 인터레이스 세트 내의 PRB들은 주파수에서 균일하게 이격되는, 장치.
제1항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 적어도 2개의 인터레이스는 주파수에서 연속적인, 장치.
제1항에 있어서, 상기 제1 인터레이스 세트는 N개의 인터레이스를 포함하고, N은 1보다 크고, 상기 제1 인터레이스 세트는 제1 인터레이스 서브세트 및 제2 인터레이스 서브세트를 포함하고, 상기 제1 인터레이스 서브세트는
개의 인터레이스를 포함하고, 상기 제2 인터레이스 서브세트는
개의 인터레이스를 포함하고, 상기 제1 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적이고, 상기 제2 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적인, 장치.
제1항에 있어서, 상기 송신기는 추가로 상기 제1 디바이스에 제2 신호를 송신하고, 상기 제2 신호는 상기 복수의 인터레이스 내의 인터레이스의 수 및 상기 복수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시하는, 장치.
제1항에 있어서, 수신기를 추가로 포함하고, 상기 프로세서는 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 상기 송신기는 상기 제1 디바이스에 제2 신호를 송신하고, 상기 제2 신호는 상기 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시하고; 상기 수신기는 상기 하나 이상의 PRB 상에서 상기 제1 디바이스로부터 데이터를 수신하는, 장치.
제1항에 있어서, 수신기를 추가로 포함하고, 상기 프로세서는 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 상기 수신기는 상기 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 상기 하나 이상의 PRB 상에서 상기 제1 디바이스로부터 데이터를 수신하는, 장치.
제1항에 있어서, 수신기를 추가로 포함하고, 상기 프로세서는 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 상기 송신기는 상기 제1 디바이스에 제2 신호를 송신하고, 상기 제2 신호는 제어 정보의 송신을 위한 상기 하나 이상의 PRB 중 적어도 하나의 PRB를 지시하고; 상기 수신기는 상기 적어도 하나의 PRB 상에서 상기 제1 디바이스로부터 제어 정보를 수신하는, 장치.
제1항에 있어서, 상기 프로세서는: 상기 제1 인터레이스 세트 내의, Q로 나타내어지는, PRB의 수를 결정하고; 데이터 수신을 위해 상기 제1 인터레이스 세트 내의 M개의 PRB를 배제하고, M은 Q-M이 2, 3, 또는 5 이외의 정수로 나눌 수 없는 최소의 음이 아닌 정수 값인, 장치.
방법으로서, 복수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 단계 - 상기 복수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 물리 리소스 블록들("PRB들")의 세트를 포함함 -; 제1 디바이스를 위한 상기 복수의 인터레이스 중의 제1 인터레이스 세트를 결정하는 단계 - 상기 제1 인터레이스 세트는 하나 이상의 인터레이스를 포함함 -; 및 상기 제1 디바이스에 제1 신호를 송신하는 송신기를 포함하고, 상기 제1 신호는 상기 제1 인터레이스 세트를 지시하고, 상기 제1 신호의 비트의 수는 상기 복수의 인터레이스의 인터레이스의 수보다 적은, 장치.
제15항에 있어서, 상기 제1 인터레이스 세트 상에서 상기 제1 디바이스로부터 데이터를 수신하는 단계를 추가로 포함하는, 방법.
제15항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 상기 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는, 방법.
제15항에 있어서, 제2 디바이스를 위한 상기 복수의 인터레이스 중의 제2 인터레이스 세트를 결정하는 단계 - 상기 제2 인터레이스 세트는 하나 이상의 인터레이스를 포함하고, 상기 제1 및 제2 인터레이스 세트들은 상호 배타적이고, 상기 제1 및 제2 인터레이스 세트들은 상기 복수의 인터레이스 내의 각각의 인터레이스를 포함함 -; 상기 제2 디바이스에 제2 신호를 송신하는 단계 - 상기 제2 신호는 상기 제2 인터레이스 세트를 지시함 -; 및 상기 제2 인터레이스 세트 상에서 상기 제2 디바이스로부터 데이터를 수신하는 단계를 추가로 포함하는, 방법.
제15항에 있어서, 상기 미리 결정된 퍼센트는 80 퍼센트인, 방법.
제15항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 8, 10, 및 12를 포함하는 그룹으로부터 선택된 수의 PRB를 포함하는, 방법.
제15항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 제1 인터레이스 세트 내의 PRB들은 주파수에서 균일하게 이격되는, 방법.
제15항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 적어도 2개의 인터레이스는 주파수에서 연속적인, 방법.
제15항에 있어서, 상기 제1 인터레이스 세트는 N개의 인터레이스를 포함하고, N은 1보다 크고, 상기 제1 인터레이스 세트는 제1 인터레이스 서브세트 및 제2 인터레이스 서브세트를 포함하고, 상기 제1 인터레이스 서브세트는
개의 인터레이스를 포함하고, 상기 제2 인터레이스 서브세트는
개의 인터레이스를 포함하고, 상기 제1 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적이고, 상기 제2 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적인, 방법.
제15항에 있어서, 상기 제1 디바이스에 제2 신호를 송신하는 단계를 추가로 포함하고, 상기 제2 신호는 상기 복수의 인터레이스 내의 인터레이스의 수 및 상기 복수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시하는, 방법.
제15항에 있어서, 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하는 단계; 상기 제1 디바이스에 제2 신호를 송신하는 단계 - 상기 제2 신호는 상기 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시함 -; 및 상기 하나 이상의 PRB 상에서 상기 제1 디바이스로부터 데이터를 수신하는 단계를 추가로 포함하는, 방법.
제15항에 있어서, 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하는 단계; 및 상기 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 상기 하나 이상의 PRB 상에서 상기 제1 디바이스로부터 데이터를 수신하는 단계를 추가로 포함하는, 방법.
제15항에 있어서, 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하는 단계; 상기 제1 디바이스에 제2 신호를 송신하는 단계 - 상기 제2 신호는 제어 정보의 송신을 위한 상기 하나 이상의 PRB 중 적어도 하나의 PRB를 지시함 -; 및 상기 적어도 하나의 PRB 상에서 상기 제1 디바이스로부터 제어 정보를 수신하는 단계를 추가로 포함하는, 방법.
제15항에 있어서, 상기 제1 인터레이스 세트 내의, Q로 나타내어지는, PRB의 수를 결정하는 단계; 및 데이터 수신을 위해 상기 제1 인터레이스 세트 내의 M개의 PRB를 배제하는 단계를 추가로 포함하고, M은 Q-M이 2, 3, 또는 5 이외의 정수로 나눌 수 없는 최소의 음이 아닌 정수 값인, 방법.
장치로서, 복수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 프로세서 - 상기 복수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 물리 리소스 블록들("PRB들")의 세트를 포함함 -; 및 제1 신호를 수신하는 수신기를 포함하고, 상기 제1 신호는 하나 이상의 인터레이스를 포함하는 제1 인터레이스 세트를 지시하고, 상기 제1 신호의 비트의 수는 상기 복수의 인터레이스의 인터레이스의 수보다 적은, 장치.
제29항에 있어서, 상기 제1 인터레이스 세트 상에서 데이터를 송신하는 송신기를 추가로 포함하는, 장치.
제29항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 상기 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는, 장치.
제29항에 있어서, 상기 미리 결정된 퍼센트는 80 퍼센트인, 장치.
제29항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 8, 10, 및 12를 포함하는 그룹으로부터 선택된 수의 PRB를 포함하는, 장치.
제29항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 제1 인터레이스 세트 내의 PRB들은 주파수에서 균일하게 이격되는, 장치.
제29항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 적어도 2개의 인터레이스는 주파수에서 연속적인, 장치.
제29항에 있어서, 상기 제1 인터레이스 세트는 N개의 인터레이스를 포함하고, N은 1보다 크고, 상기 제1 인터레이스 세트는 제1 인터레이스 서브세트 및 제2 인터레이스 서브세트를 포함하고, 상기 제1 인터레이스 서브세트는
의 인터레이스를 포함하고, 상기 제2 인터레이스 서브세트는
개의 인터레이스를 포함하고, 상기 제1 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적이고, 상기 제2 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적인, 장치.
제29항에 있어서, 상기 수신기는 상기 복수의 인터레이스 내의 인터레이스의 수 및 상기 복수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시하는 제2 신호를 수신하는, 장치.
제29항에 있어서, 송신기를 추가로 포함하고, 상기 프로세서는 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 상기 수신기는 상기 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시하는 제2 신호를 수신하고; 상기 송신기는 상기 하나 이상의 PRB 상에서 데이터를 송신하는, 장치.
제29항에 있어서, 송신기를 추가로 포함하고, 상기 프로세서는 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 상기 송신기는 상기 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 상기 하나 이상의 PRB 상에서 데이터를 송신하는, 장치.
제29항에 있어서, 송신기를 추가로 포함하고, 상기 프로세서는 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하고; 상기 수신기는 제어 정보의 송신을 위한 상기 하나 이상의 PRB 중 적어도 하나의 PRB를 지시하는 제2 신호를 수신하고; 상기 송신기는 상기 적어도 하나의 PRB 상에서 상기 제어 정보를 송신하는, 장치.
제29항에 있어서, 상기 프로세서는: 상기 제1 인터레이스 세트 내의, Q로 나타내어지는, PRB의 수를 결정하고; 데이터 송신을 위해 상기 제1 인터레이스 세트 내의 M개의 PRB를 배제하고, M은 Q-M이 2, 3, 또는 5 이외의 정수로 나눌 수 없는 최소의 음이 아닌 정수 값인, 장치.
방법으로서, 복수의 인터레이스를 포함하는 시스템 대역폭을 결정하는 단계 - 상기 복수의 인터레이스의 각각의 인터레이스는 주파수에서 균일하게 이격된 물리 리소스 블록들("PRB들")의 세트를 포함함 -; 및 제1 신호를 수신하는 단계를 포함하고, 상기 제1 신호는 하나 이상의 인터레이스를 포함하는 제1 인터레이스 세트를 지시하고, 상기 제1 신호의 비트의 수는 상기 복수의 인터레이스의 인터레이스의 수보다 적은, 방법.
제42항에 있어서, 상기 제1 인터레이스 세트 상에서 데이터를 송신하는 단계를 추가로 포함하는, 방법.
제42항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 상기 시스템 대역폭의 미리 결정된 퍼센트를 초과하는 주파수 스팬을 갖는, 방법.
제42항에 있어서, 상기 미리 결정된 퍼센트는 80 퍼센트인, 방법.
제42항에 있어서, 상기 복수의 인터레이스의 각각의 인터레이스는 8, 10, 및 12를 포함하는 그룹으로부터 선택된 수의 PRB를 포함하는, 방법.
제42항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 제1 인터레이스 세트 내의 PRB들은 주파수에서 균일하게 이격되는, 방법.
제42항에 있어서, 상기 제1 인터레이스 세트는 적어도 2개의 인터레이스를 포함하고 상기 적어도 2개의 인터레이스는 주파수에서 연속적인, 방법.
제42항에 있어서, 상기 제1 인터레이스 세트는 N개의 인터레이스를 포함하고, N은 1보다 크고, 상기 제1 인터레이스 세트는 제1 인터레이스 서브세트 및 제2 인터레이스 서브세트를 포함하고, 상기 제1 인터레이스 서브세트는
개의 인터레이스를 포함하고, 상기 제2 인터레이스 서브세트는
개의 인터레이스를 포함하고, 상기 제1 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적이고, 상기 제2 인터레이스 서브세트의 인터레이스들은 주파수에서 연속적인, 방법.
제42항에 있어서, 상기 복수의 인터레이스 내의 인터레이스의 수 및 상기 복수의 인터레이스의 각각의 인터레이스 내의 PRB의 수 중 하나 이상을 지시하는 제2 신호를 수신하는 단계를 추가로 포함하는, 방법.
제42항에 있어서, 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하는 단계; 상기 하나 이상의 PRB가 데이터 송신을 위해 배정되는지를 지시하는 제2 신호를 수신하는 단계; 및 상기 하나 이상의 PRB 상에서 데이터를 송신하는 단계를 추가로 포함하는, 방법.
제42항에 있어서, 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하는 단계; 및 상기 제1 인터레이스 세트가 미리 결정된 인터레이스를 포함하면 상기 하나 이상의 PRB 상에서 데이터를 송신하는 단계를 추가로 포함하는, 방법.
제42항에 있어서, 상기 복수의 인터레이스에 포함되지 않은 하나 이상의 PRB를 결정하는 단계; 제어 정보의 송신을 위한 상기 하나 이상의 PRB 중 적어도 하나의 PRB를 지시하는 제2 신호를 수신하는 단계; 및 상기 적어도 하나의 PRB 상에서 상기 제어 정보를 송신하는 단계를 추가로 포함하는, 방법.
제42항에 있어서, 상기 제1 인터레이스 세트 내의, Q로 나타내어지는, PRB의 수를 결정하는 단계; 및 데이터 송신을 위해 상기 제1 인터레이스 세트 내의 M개의 PRB를 배제하는 단계를 추가로 포함하고, M은 Q-M이 2, 3, 또는 5 이외의 정수로 나눌 수 없는 최소의 음이 아닌 정수 값인, 방법.