KR20180126937A - Integrated circuit - Google Patents

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KR20180126937A
KR20180126937A KR1020170062099A KR20170062099A KR20180126937A KR 20180126937 A KR20180126937 A KR 20180126937A KR 1020170062099 A KR1020170062099 A KR 1020170062099A KR 20170062099 A KR20170062099 A KR 20170062099A KR 20180126937 A KR20180126937 A KR 20180126937A
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권기훈
김재일
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에스케이하이닉스 주식회사
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Abstract

An integrated circuit includes a first semiconductor device for outputting a chip selection signal and a command address and a second semiconductor device which enters a power-down operation in response to the chip selection signal and the command address, interrupts the input of a first group included in the command address during a power-down operation, and selectively performs an on-die termination operation according to the combination of a second group in the command address. The on-die termination operation can be selectively performed according to the logic level of the specific group of the command address.

Description

집적회로{INTEGRATED CIRCUIT}[0001] INTEGRATED CIRCUIT [0002]

본 발명은 파워다운동작 및 온다이터미네이션동작을 수행하는 집적회로에 관한 것이다.The present invention relates to an integrated circuit performing power down operation and on termination operation.

반도체장치는 적은 전원전압(VDD)을 소모하면서도 높은 용량과 빠른 속도를 가지는 것을 목적으로 설계된다. 따라서, 대부분의 반도체장치는 데이터 입출력 동작을 수행하지 않을 때에는 구동전류를 최소한으로 소모하는 파워다운모드(Power Down Mode)를 사용한다. 반도체장치가 파워다운동작에 진입하는 경우 내부구동에 필요한 내부전압을 생성하지 않는다. Semiconductor devices are designed to have a high capacity and a high speed while consuming a small power supply voltage (VDD). Therefore, most of the semiconductor devices use a power down mode that consumes the driving current to the minimum when the data input / output operation is not performed. When the semiconductor device enters the power-down operation, it does not generate an internal voltage necessary for internal drive.

한편, 고속으로 동작하는 반도체시스템에 포함된 반도체장치들 간에 인터페이스되는 전송신호의 스윙폭이 점차 감소됨에 따라 인터페이스단에서 임피던스 미스매칭에 따른 전송신호의 반사가 심각해지고 있다. 임피던스 미스매칭은 공정 상태 변동 등의 현상에 기인하여 발생되므로, 온다이 터미네이션이라는 임피던스 매칭회로를 반도체시스템에 사용하고 있다.On the other hand, as the swing width of a transmission signal to be interfaced between semiconductor devices included in a semiconductor system operating at high speed is gradually reduced, reflection of a transmission signal due to impedance mismatching at the interface end becomes serious. Impedance mismatching is caused by a phenomenon such as process state variation, and therefore, an impedance matching circuit called on-die termination is used in a semiconductor system.

본 발명은 파워다운동작 중 커맨드어드레스의 특정 그룹의 로직레벨에 따라 온다이터미네이션동작을 선택적으로 수행하는 집적회로를 제공한다. The present invention provides an integrated circuit that selectively performs on-die termination operations in accordance with the logic level of a particular group of command addresses during a power-down operation.

이를 위해 본 발명은 칩선택신호 및 커맨드어드레스를 출력하는 제1 반도체장치 및 상기 칩선택신호 및 상기 커맨드어드레스에 응답하여 파워다운동작에 진입하고, 상기 파워다운동작 중 상기 커맨드어드레스에 포함된 제1 그룹의 입력을 차단하며, 상기 커맨드어드레스에 포함된 제2 그룹의 조합에 따라 온다이터미네이션동작을 선택적으로 수행하는 제2 반도체장치를 포함하는 집적회로를 제공한다.To this end, the present invention provides a semiconductor device comprising a first semiconductor device for outputting a chip select signal and a command address, and a second semiconductor device for entering a power down operation in response to the chip select signal and the command address, And a second semiconductor device for blocking the input of the group and selectively performing an on-die termination operation according to a combination of the second group included in the command address.

또한, 본 발명은 제1 및 제2 칩선택신호 및 커맨드어드레스를 출력하는 제1 반도체장치 및 제1 랭크 및 제2 랭크를 포함하고, 상기 제1 랭크는 상기 제1 칩선택신호에 응답하여 상기 커맨드어드레스에 포함된 제1 그룹의 조합에 따라 온다이터미네이션동작을 수행하고, 상기 제2 랭크는 상기 제2 칩선택신호에 응답하여 상기 커맨드어드레스에 포함된 제1 그룹의 조합에 따라 노멀동작을 수행하는 반도체장치를 포함하는 집적회로를 제공한다.The first chip includes a first semiconductor device for outputting first and second chip select signals and a command address, and a first rank and a second rank, Termination operation in accordance with a combination of the first group included in the command address and the second rank performs a normal operation in accordance with the combination of the first group included in the command address in response to the second chip selection signal An integrated circuit including the semiconductor device.

본 발명에 의하면 파워다운동작 중 커맨드어드레스의 특정 그룹의 로직레벨에 따라 온다이터미네이션동작을 선택적으로 수행할 수 있는 효과가 있다. According to the present invention, an on-die termination operation can be selectively performed according to the logic level of a specific group of command addresses during a power-down operation.

도 1은 본 발명의 일 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 집적회로에 포함된 제1 플래그신호생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 제1 플래그신호생성회로에 포함된 인에이블신호생성회로의 일 실시예에 따른 회로도이다.
도 4 는 도 2에 도시된 제1 플래그신호생성회로에 포함된 리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 5 는 도 2에 도시된 제1 플래그신호생성회로에 포함된 플래그신호출력회로의 일 실시예에 따른 회로도이다.
도 6 은 도 1에 도시된 집적회로에 포함된 제1 플래그신호생성회로의 다른 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 7 은 도 6에 도시된 제1 플래그신호생성회로에 포함된 인에이블신호생성회로의 일 실시예에 따른 회로도이다.
도 8 은 도 6에 도시된 제1 플래그신호생성회로에 포함된 리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 9는 도 1에 도시된 집적회로에 포함된 제1 내부회로 및 제1 패드회로의 내부 구성을 도시한 블럭도이다.
도 10 은 도 9에 도시된 제1 내부회로에 포함된 커맨드생성회로의 내부 구성을 도시한 블럭도이다.
도 11는 도 10에 도시된 커맨드생성회로의 동작을 설명하기 위한 표이다.
도 12 는 도 1 내지 도 11에 도시된 집적회로가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.1 is a block diagram showing the configuration of an integrated circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating an internal configuration of a first flag signal generation circuit included in the integrated circuit shown in FIG. 1 according to an embodiment of the present invention. Referring to FIG.
3 is a circuit diagram according to an embodiment of the enable signal generation circuit included in the first flag signal generation circuit shown in FIG.
4 is a circuit diagram according to an embodiment of the reset signal generation circuit included in the first flag signal generation circuit shown in FIG.
5 is a circuit diagram according to an embodiment of the flag signal output circuit included in the first flag signal generation circuit shown in FIG.
6 is a block diagram showing an internal configuration according to another embodiment of the first flag signal generation circuit included in the integrated circuit shown in FIG.
7 is a circuit diagram according to an embodiment of the enable signal generation circuit included in the first flag signal generation circuit shown in FIG.
8 is a circuit diagram according to an embodiment of the reset signal generation circuit included in the first flag signal generation circuit shown in FIG.
FIG. 9 is a block diagram showing an internal configuration of a first internal circuit and a first pad circuit included in the integrated circuit shown in FIG. 1. FIG.
10 is a block diagram showing an internal configuration of a command generation circuit included in the first internal circuit shown in FIG.
11 is a table for explaining the operation of the command generation circuit shown in Fig.
12 is a diagram showing a configuration according to an embodiment of an electronic system to which the integrated circuit shown in Figs. 1 to 11 is applied.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 집적회로는 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 제1 랭크(10) 및 제2 랭크(20)를 포함할 수 있다. As shown in FIG. 1, an integrated circuit according to an embodiment of the present invention may include a first semiconductor device 1 and a second semiconductor device 2. The second semiconductor device 2 may include a first rank 10 and a second rank 20.

제1 반도체장치(1)는 제1 칩선택신호(CS1) 및 제2 칩선택신호(CS2)를 출력할 수 있다. 제1 칩선택신호(CS1)는 제2 반도체장치(2)에 포함된 제1 랭크(10)를 선택하기 위한 신호로 설정될 수 있다. 제2 칩선택신호(CS2)는 제2 반도체장치(2)에 포함된 제2 랭크(20)를 선택하기 위한 신호로 설정될 수 있다. 제1 반도체장치(1)는 제1 내지 제7 커맨드어드레스(CA<1:7>)를 출력할 수 있다. 제1 내지 제7 커맨드어드레스(CA<1:7>)는 제2 반도체장치(2)의 동작을 제어하기 위한 커맨드 및 어드레스를 포함할 수 있다. 제1 내지 제7 커맨드어드레스(CA<1:7>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 비트 수는 7비트로 설정되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다. 제1 반도체장치(1)는 제1 입출력라인(IO1) 및 제2 입출력라인(IO2)을 통해 데이터, 클럭 및 신호를 입출력할 수 있다. The first semiconductor device 1 can output the first chip select signal CS1 and the second chip select signal CS2. The first chip select signal CS1 may be set as a signal for selecting the first rank 10 included in the second semiconductor device 2. [ The second chip select signal CS2 may be set as a signal for selecting the second rank 20 included in the second semiconductor device 2. [ The first semiconductor device 1 can output the first to seventh command addresses (CA < 1: 7 >). The first to seventh command addresses (CA < 1: 7 >) may include a command and an address for controlling the operation of the second semiconductor device 2. The first to seventh command addresses (CA < 1: 7 >) may be transmitted through lines through which at least one of an address, a command, and data is transmitted. The number of bits included in the first to seventh command addresses (CA < 1: 7 >) is set to 7 bits, but it may be set to various numbers of bits according to the embodiment. The first semiconductor device 1 can input and output data, clock and signals through the first input / output line IO1 and the second input / output line IO2.

제1 랭크(10)는 제1 플래그신호생성회로(11), 제1 내부회로(12) 및 제1 패드회로(13)를 포함할 수 있다. The first rank 10 may include a first flag signal generation circuit 11, a first internal circuit 12, and a first pad circuit 13.

제1 플래그신호생성회로(11)는 제1 파워다운신호(PDEN1)에 응답하여 제6 및 제7 커맨드어드레스(CA<6:7>)가 기 설정된 조합인 경우 인에이블되는 제1 플래그신호(FLAG1)를 생성할 수 있다. 제1 플래그신호생성회로(11)는 제1 파워다운신호(PDEN1)가 인에이블되는 경우 제6 및 제7 커맨드어드레스(CA<6:7>)의 조합이 'H,H'인 경우 인에이블되는 제1 플래그신호(FLAG1)를 생성할 수 있다. 제6 및 제7 커맨드어드레스(CA<6:7>)는 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제3 그룹으로 설정될 수 있다. The first flag signal generating circuit 11 generates the first flag signal (D) when the sixth and seventh command addresses (CA <6: 7>) are a predetermined combination in response to the first power down signal PDEN1 FLAG1). The first flag signal generation circuit 11 generates enable signals when the combination of the sixth and seventh command addresses (CA <6: 7>) is 'H, H' when the first power down signal PDEN1 is enabled The first flag signal FLAG1 can be generated. The sixth and seventh command addresses (CA <6: 7>) may be set to the third group among the first to seventh command addresses (CA <1: 7>).

제1 내부회로(12)는 제1 칩선택신호(CS1) 및 제1 플래그신호(FLAG1)에 응답하여 파워다운동작에 진입할 수 있다. 제1 내부회로(12)는 파워다운동작 중 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 내지 제3 커맨드어드레스(CA<1:3>)의 입력을 차단할 수 있다. 제1 내부회로(12)는 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제4 및 제5 커맨드어드레스(CA<4:5>)의 조합에 따라 온다이터미네이션동작을 수행하여 설정된 저항값으로 패드(P)를 구동할 수 있다. 제1 내부회로(12)는 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제4 및 제5 커맨드어드레스(CA<4:5>)의 조합에 따라 제1 파워다운신호(PDEN1)를 생성할 수 있다. 제1 내부회로(12)는 제1 칩선택신호(CS1) 및 제1 플래그신호(FLAG1)에 응답하여 노멀동작에 진입할 수 있다. 제1 내부회로(12)는 노멀동작 중 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 내지 제3 커맨드어드레스(CA<1:3>) 및 제4 및 제5 커맨드어드레스(CA<4:5>)의 조합에 따라 라이트동작 및 리드동작을 수행하여 패드(P)를 통해 데이터를 입출력할 수 있다. 제1 내지 제3 커맨드어드레스(CA<1:3>)는 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제1 그룹으로 설정될 수 있다. 제4 및 제5 커맨드어드레스(CA<4:5>)는 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제2 그룹으로 설정될 수 있다. 제6 및 제7 커맨드어드레스(CA<6:7>)는 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제3 그룹으로 설정될 수 있다. 제1 내부회로(12)는 제1 저항값(RTT<1>)에 따라 제1 패드회로(13)에 포함된 패드(P)를 구동하는 구동력을 조절할 수 있다. 제1 내부회로(12)는 제2 랭크로부터 입력되는 제2 저항값(RTT<2>)에 따라 제1 패드회로(13)에 포함된 패드(P)를 구동하는 구동력을 조절할 수 있다.The first internal circuit 12 can enter the power down operation in response to the first chip select signal CS1 and the first flag signal FLAG1. The first internal circuit 12 can block the input of the first to third command addresses (CA <1: 3>) included in the first to seventh command addresses (CA <1: 7> have. The first internal circuit 12 performs an on-die termination operation according to a combination of fourth and fifth command addresses (CA <4: 5>) included in the first to seventh command addresses (CA < And the pad P can be driven by the set resistance value. The first internal circuit 12 outputs the first power down signal (CA <1: 7>) according to the combination of the fourth and fifth command addresses (CA <4: 5>) included in the first to seventh command addresses (PDEN1). The first internal circuit 12 can enter the normal operation in response to the first chip select signal CS1 and the first flag signal FLAG1. The first internal circuit 12 outputs the first to third command addresses (CA <1: 3>) included in the first to seventh command addresses (CA <1: 7> Data can be input / output through the pad P by performing a write operation and a read operation according to a combination of command addresses (CA <4: 5>). The first to third command addresses (CA <1: 3>) may be set to the first group among the first to seventh command addresses (CA <1: 7>). The fourth and fifth command addresses (CA <4: 5>) may be set to the second group among the first to seventh command addresses (CA <1: 7>). The sixth and seventh command addresses (CA <6: 7>) may be set to the third group among the first to seventh command addresses (CA <1: 7>). The first internal circuit 12 can adjust the driving force for driving the pad P included in the first pad circuit 13 according to the first resistance value RTT <1>. The first internal circuit 12 can adjust the driving force for driving the pad P included in the first pad circuit 13 according to the second resistance value RTT <2> input from the second rank.

제1 패드회로(13)는 다수의 패드(P)를 포함할 수 있다. The first pad circuit 13 may include a plurality of pads P. [

다수의 패드(P)는 제1 입출력라인(IO1)과 연결되어 데이터, 클럭 및 신호를 입출력할 수 있다. 다수의 패드(P)는 도 6에 도시된 메모리회로(300)와 연결될 수 있다. 다수의 패드(P)는 도 6에 도시된 ODT회로(500)와 연결될 수 있다. 제1 패드회로(13)에 포함된 패드(P)의 수는 실시예에 따라 다양하게 설정될 수 있다. The plurality of pads P are connected to the first input / output line IO1 to input / output data, clock, and signals. The plurality of pads P may be connected to the memory circuit 300 shown in Fig. The plurality of pads P may be connected to the ODT circuit 500 shown in Fig. The number of pads P included in the first pad circuit 13 can be variously set according to the embodiment.

제1 랭크(10)는 제1 저항값(RTT<1>) 또는 제2 저항값(RTT<2>)에 따라 제1 패드회로(13)에 포함된 패드(P)를 구동하여 제1 입출력라인(IO1)에 실리는 신호의 반사 및 왜곡을 방지함으로써 신호 신뢰성을 개선할 수 있다.The first rank 10 drives the pad P included in the first pad circuit 13 according to the first resistance value RTT <1> or the second resistance value RTT <2> The signal reliability can be improved by preventing the reflection and distortion of the signal on the line IO1.

제2 랭크(20)는 제2 플래그신호생성회로(21), 제2 내부회로(22) 및 제2 패드회로(23)를 포함할 수 있다. The second rank 20 may include a second flag signal generation circuit 21, a second internal circuit 22, and a second pad circuit 23.

제2 플래그신호생성회로(21)는 제2 파워다운신호(PDEN2)에 응답하여 제6 및 제7 커맨드어드레스(CA<6:7>)가 기 설정된 조합인 경우 인에이블되는 제2 플래그신호(FLAG2)를 생성할 수 있다. 제2 플래그신호생성회로(21)는 제2 파워다운신호(PDEN2)가 인에이블되는 경우 제6 및 제7 커맨드어드레스(CA<6:7>)의 조합이 'H,H'인 경우 인에이블되는 제2 플래그신호(FLAG2)를 생성할 수 있다. The second flag signal generating circuit 21 generates a second flag signal (D2) which is enabled when the sixth and seventh command addresses (CA < 6: 7 >) are predetermined combinations in response to the second power down signal PDEN2 FLAG2). The second flag signal generation circuit 21 generates an enable signal when the combination of the sixth and seventh command addresses (CA <6: 7>) is 'H, H' when the second power down signal PDEN2 is enabled The second flag signal FLAG2 can be generated.

제2 내부회로(22)는 제2 칩선택신호(CS2) 및 제2 플래그신호(FLAG2)에 응답하여 파워다운동작에 진입할 수 있다. 제2 내부회로(22)는 파워다운동작 중 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 내지 제3 커맨드어드레스(CA<1:3>)의 입력을 차단할 수 있다. 제2 내부회로(22)는 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제4 및 제5 커맨드어드레스(CA<4:5>)의 조합에 따라 온다이터미네이션동작을 수행하여 설정된 저항값으로 패드(P)를 구동할 수 있다. 제2 내부회로(22)는 제2 칩선택신호(CS2) 및 제2 플래그신호(FLAG2)에 응답하여 노멀동작에 진입할 수 있다. 제2 내부회로(22)는 노멀동작 중 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 내지 제3 커맨드어드레스(CA<1:3>) 및 제4 및 제5 커맨드어드레스(CA<4:5>)의 조합에 따라 라이트동작 및 리드동작을 수행하여 패드(P)를 통해 데이터를 입출력할 수 있다. 제2 내부회로(22)는 제2 저항값(RTT<2>)에 따라 제2 패드회로(23)에 포함된 패드(P)를 구동하는 구동력을 조절할 수 있다. 제2 내부회로(22)는 제1 랭크(10)로부터 입력되는 제1 저항값(RTT<1>)에 따라 제2 패드회로(23)에 포함된 패드(P)를 구동하는 구동력을 조절할 수 있다.The second internal circuit 22 can enter the power down operation in response to the second chip select signal CS2 and the second flag signal FLAG2. The second internal circuit 22 can block the input of the first to third command addresses (CA <1: 3>) included in the first to seventh command addresses (CA <1: 7> have. The second internal circuit 22 performs the on-die termination operation according to the combination of the fourth and fifth command addresses (CA <4: 5>) included in the first to seventh command addresses (CA < And the pad P can be driven by the set resistance value. The second internal circuit 22 can enter the normal operation in response to the second chip select signal CS2 and the second flag signal FLAG2. The second internal circuit 22 receives the first to third command addresses (CA <1: 3>) included in the first to seventh command addresses (CA <1: 7> Data can be input / output through the pad P by performing a write operation and a read operation according to a combination of command addresses (CA <4: 5>). The second internal circuit 22 can adjust the driving force for driving the pad P included in the second pad circuit 23 according to the second resistance value RTT <2>. The second internal circuit 22 can adjust the driving force for driving the pad P included in the second pad circuit 23 according to the first resistance value RTT <1> input from the first rank 10 have.

제2 패드회로(23)는 다수의 패드(P)를 포함할 수 있다. The second pad circuit 23 may include a plurality of pads P. [

다수의 패드(P)는 제2 입출력라인(IO2)과 연결되어 데이터, 클럭 및 신호를 입출력할 수 있다. 다수의 패드(P)는 제2 내부회로(22)에 포함된 메모리회로(미도시)와 연결될 수 있다. 다수의 패드(P)는 제2 내부회로(22)에 포함된 ODT회로(미도시)와 연결될 수 있다. 제2 패드회로(23)에 포함된 패드(P)의 수는 실시예에 따라 다양하게 설정될 수 있다. The plurality of pads P are connected to the second input / output line IO2 to input and output data, clock, and signals. The plurality of pads P may be connected to a memory circuit (not shown) included in the second internal circuit 22. The plurality of pads P may be connected to an ODT circuit (not shown) included in the second internal circuit 22. The number of pads P included in the second pad circuit 23 may be variously set according to the embodiment.

제2 랭크(20)는 제1 저항값(RTT<1>) 또는 제2 저항값(RTT<2>)에 따라 제2 패드회로(23)에 포함된 패드(P)를 구동하여 제2 입출력라인(IO2)에 실리는 신호의 반사 및 왜곡을 방지함으로써 신호 신뢰성을 개선할 수 있다.The second rank 20 drives the pad P included in the second pad circuit 23 according to the first resistance value RTT <1> or the second resistance value RTT <2> The signal reliability can be improved by preventing reflection and distortion of the signal carried on the line IO2.

여기서, 도 1에 도시된 제1 패드회로(13)의 다수의 패드(P)들과 제2 패드회로(23)의 다수의 패드(P)들은 공유될 수 있다. 그리고, 제1 및 랭크(10) 및 제2 랭크(20) 에 입력되는 제1 내지 제7 커맨드어드레스(CA<1:7>)는 별도의 커맨드어드레스 용 패드를 통해 입력되도록 구현될 수 있다.Here, the plurality of pads P of the first pad circuit 13 shown in Fig. 1 and the plurality of pads P of the second pad circuit 23 may be shared. The first to seventh command addresses (CA < 1: 7 >) input to the first, rank 10 and second ranks 20 may be input via separate command address pads.

한편, 제1 랭크(10)와 제2 랭크(20)는 제1 내지 제7 커맨드어드레스(CA<1:7>)를 공유하도록 설정될 수 있다. On the other hand, the first rank 10 and the second rank 20 can be set to share the first to seventh command addresses (CA < 1: 7 >).

도 2를 참고하면 제1 플래그신호생성회로(11)는 동기화회로(110), 인에이블신호생성회로(120), 리셋신호생성회로(130) 및 플래그신호출력회로(140)를 포함할 수 있다. 2, the first flag signal generation circuit 11 may include a synchronization circuit 110, an enable signal generation circuit 120, a reset signal generation circuit 130, and a flag signal output circuit 140 .

동기화회로(110)는 제1 클럭(CLK_A)에 동기되어 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제3 그룹(CA<6:7>)을 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)로 출력할 수 있다. 동기화회로(110)는 제1 클럭(CLK_A)의 라이징엣지에 동기되어 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제3 그룹(CA<6:7>)을 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)로 출력할 수 있다. 동기화회로(110)는 제2 클럭(CLK_B)에 동기되어 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제3 그룹(CA<6:7>)을 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)로 출력할 수 있다. 동기화회로(110)는 제2 클럭(CLK_B)의 라이징엣지에 동기되어 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제3 그룹(CA<6:7>)을 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)로 출력할 수 있다. 동기화회로(110)는 제1 클럭(CLK_A)에 동기되어 제1 파워다운신호(PDEN1)를 제1 전달파워다운신호(PDEN1<1>)로 출력할 수 있다. 동기화회로(110)는 제1 클럭(CLK_A)의 라이징엣지에 동기되어 제1 파워다운신호(PDEN1)를 제1 전달파워다운신호(PDEN1<1>)로 출력할 수 있다. 동기화회로(110)는 제2 클럭(CLK_B)에 동기되어 제1 파워다운신호(PDEN1)를 제2 전달파워다운신호(PDEN1<2>)로 출력할 수 있다. 동기화회로(110)는 제2 클럭(CLK_B)의 라이징엣지에 동기되어 제1 파워다운신호(PDEN1)를 제2 전달파워다운신호(PDEN1<2>)로 출력할 수 있다. 제1 클럭(CLK_A) 및 제2 클럭(CLK_B)은 제1 반도체장치(1) 및 제2 반도체장치(2)를 동기시키기 위해 외부에서 입력되는 클럭의 주파수를 분주하여 생성되는 신호로 설정될 수 있다. 제1 클럭(CLK_A) 및 제2 클럭(CLK_B)은 주기적으로 토글링되는 신호로 설정될 수 있다. 제1 클럭(CLK_A) 및 제2 클럭(CLK_B)은 서로 반대 위상을 갖는 신호로 설정될 수 있다. The synchronization circuit 110 synchronizes the third group CA <6: 7> of the first to seventh command addresses (CA <1: 7>) with the first clock CLK_A to the first and second transfer commands Address TCA_A < 1: 2 >. The synchronization circuit 110 synchronizes the third group CA <6: 7> of the first to seventh command addresses (CA <1: 7>) with the rising edges of the first clock CLK_A to the first and 2 transfer command address (TCA_A < 1: 2 >). The synchronization circuit 110 synchronizes the third group CA <6: 7> of the first to seventh command addresses (CA <1: 7>) with the second clock CLK_B to the third and fourth transfer commands Address TCA_B <1: 2>. The synchronization circuit 110 synchronizes the third group CA <6: 7> of the first to seventh command addresses (CA <1: 7>) with the rising edges of the second clock CLK_B to the third and 4 transfer command address (TCA_B <1: 2>). The synchronization circuit 110 may output the first power down signal PDEN1 as the first transfer power down signal PDEN1 < 1 > in synchronization with the first clock CLK_A. The synchronization circuit 110 may output the first power down signal PDEN1 as the first transfer power down signal PDEN1 < 1 > in synchronization with the rising edge of the first clock CLK_A. The synchronization circuit 110 may output the first power down signal PDEN1 as the second transfer power down signal PDEN1 < 2 > in synchronization with the second clock CLK_B. The synchronization circuit 110 may output the first power down signal PDEN1 to the second transfer power down signal PDEN1 < 2 > in synchronization with the rising edge of the second clock CLK_B. The first clock CLK_A and the second clock CLK_B may be set to a signal generated by dividing the frequency of an externally input clock to synchronize the first semiconductor device 1 and the second semiconductor device 2 have. The first clock CLK_A and the second clock CLK_B may be set to a signal which is periodically toggled. The first clock (CLK_A) and the second clock (CLK_B) can be set to signals having opposite phases to each other.

인에이블신호생성회로(120)는 제1 전달파워다운신호(PDEN1<1>)에 응답하여 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)가 제1 설정조합인 경우 인에이블되는 제1 인에이블신호(EN1)를 생성할 수 있다. 인에이블신호생성회로(120)는 제1 전달파워다운신호(PDEN1<1>)가 인에이블되는 경우 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)가 제1 설정조합인 경우 인에이블되는 제1 인에이블신호(EN1)를 생성할 수 있다. 인에이블신호생성회로(120)는 제2 전달파워다운신호(PDEN1<2>)에 응답하여 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)가 제1 설정조합인 경우 인에이블되는 제1 인에이블신호(EN1)를 생성할 수 있다. 인에이블신호생성회로(120)는 제2 전달파워다운신호(PDEN1<2>)가 인에이블되는 경우 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)가 제1 설정조합인 경우 인에이블되는 제1 인에이블신호(EN1)를 생성할 수 있다. 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)가 제1 설정조합인 경우는 제1 전달커맨드어드레스(TCA_A<1>)가 로직하이레벨(H)이고, 제2 전달커맨드어드레스(TCA_A<2>)가 로직하이레벨(H)임을 의미한다. 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)가 제1 설정조합인 경우는 제3 전달커맨드어드레스(TCA_B<1>)가 로직하이레벨(H)이고, 제4 전달커맨드어드레스(TCA_B<2>)가 로직하이레벨(H)임을 의미한다. The enable signal generation circuit 120 is enabled when the first and second transmission command addresses TCA_A < 1: 2 > are the first set combination in response to the first transmission power down signal PDEN1 < It is possible to generate the first enable signal EN1. The enable signal generation circuit 120 generates the enable signal when the first and second transfer command addresses TCA_A <1: 2> are the first set combination when the first transfer power down signal PDEN1 <1> It is possible to generate the first enable signal EN1 to be enabled. The enable signal generation circuit 120 is enabled when the third and fourth transfer command addresses TCA_B <1: 2> are the first set combination in response to the second transfer power down signal PDEN1 <2> It is possible to generate the first enable signal EN1. The enable signal generation circuit 120 generates the enable signal when the third and fourth transfer command addresses TCA_B <1: 2> are the first set combination when the second transfer power down signal PDEN1 <2> It is possible to generate the first enable signal EN1 to be enabled. If the first and second transfer command addresses TCA_A <1: 2> are the first set combination, the first transfer command address TCA_A <1> is a logic high level and the second transfer command address TCA_A < TCA_A < 2 >) is a logic high level (H). The third transfer command address TCA_B <1> is at a logic high level (H) and the fourth transfer command address (TCA_B <1>) is at a high level when the third and fourth transfer command addresses TCA_B < TCA_B &lt; 2 &gt;) is a logic high level (H).

리셋신호생성회로(130)는 제1 파워다운종료신호(HNOP_A)에 응답하여 인에이블되는 제1 리셋신호(RST1)를 생성할 수 있다. 리셋신호생성회로(130)는 제2 파워다운종료신호(HNOP_B)에 응답하여 인에이블되는 제1 리셋신호(RST1)를 생성할 수 있다. 리셋신호생성회로(130)는 제1 파워다운종료신호(HNOP_A) 또는 제2 파워다운종료신호(HNOP_B)가 인에이블되는 경우 인에이블되는 제1 리셋신호(RST1)를 생성할 수 있다. The reset signal generation circuit 130 may generate the first reset signal RST1 that is enabled in response to the first power down termination signal HNOP_A. The reset signal generation circuit 130 may generate the first reset signal RST1 that is enabled in response to the second power down termination signal HNOP_B. The reset signal generation circuit 130 may generate the first reset signal RST1 that is enabled when the first power down termination signal HNOP_A or the second power down termination signal HNOP_B is enabled.

플래그신호출력회로(140)는 제1 인에이블신호(EN1)에 응답하여 인에이블되고, 제1 리셋신호(RST1)에 응답하여 디스에이블되는 제1 플래그신호(FLAG1)를 생성할 수 있다. The flag signal output circuit 140 is enabled in response to the first enable signal EN1 and can generate the first flag signal FLAG1 disabled in response to the first reset signal RST1.

한편, 제2 플래그신호생성회로(21)는 도 2에 도시된 제1 플래그신호생성회로(11)와 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. On the other hand, the second flag signal generation circuit 21 is implemented by the same configuration as the first flag signal generation circuit 11 shown in FIG. 2, and performs the same operation, so a detailed description will be omitted.

도 3을 참고하면 인에이블신호생성회로(120)는 제1 제어신호생성회로(121), 제2 제어신호생성회로(122) 및 논리회로(123)를 포함할 수 있다. 3, the enable signal generation circuit 120 may include a first control signal generation circuit 121, a second control signal generation circuit 122, and a logic circuit 123. [

제1 제어신호생성회로(121)는 낸드게이트들(NAND1,NAND2) 및 인버터들(IV1,IV2,IV3,IV4,IV5,IV6)로 구현될 수 있다. 제1 제어신호생성회로(121)는 제1 전달파워다운신호(PDEN1<1>)에 응답하여 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)가 제1 설정조합인 경우 로직로우레벨(L)로 인에이블되는 제1 제어신호(CON1)를 생성할 수 있다. 제1 제어신호생성회로(121)는 제1 전달파워다운신호(PDEN1<1>)가 로직로우레벨(L)에서 로직하이레벨(H)로 레벨천이하고 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)가 제1 설정조합인 경우 인에이블되는 제1 제어신호(CON1)를 생성할 수 있다. 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)가 제1 설정조합인 경우는 제1 전달커맨드어드레스(TCA_A<1>)가 로직하이레벨(H)이고 제2 전달커맨드어드레스(TCA_A<2>)가 로직하이레벨(H)인 경우를 의미한다. The first control signal generation circuit 121 may be implemented with NAND gates NAND1 and NAND2 and inverters IV1, IV2, IV3, IV4, IV5, and IV6. The first control signal generation circuit 121 generates a first control signal when the first and second transmission command addresses TCA_A < 1: 2 > are the first set combination in response to the first transmission power down signal PDEN1 < And generate the first control signal CON1 that is enabled to the level L. [ The first control signal generation circuit 121 level shifts the first transfer power down signal PDEN1 <1> from the logic low level L to the logic high level H and outputs the first and second transfer command addresses TCA_A &Lt; 1: 2 &gt;) is the first set combination, it is possible to generate the first control signal CON1. If the first and second transfer command addresses TCA_A <1: 2> are the first set combination, the first transfer command address TCA_A <1> is a logic high level and the second transfer command address TCA_A &Lt; 2 &gt;) is a logic high level (H).

제2 제어신호생성회로(122)는 낸드게이트들(NAND3,NAND4) 및 인버터들(IV7,IV8,IV9,IV10,IV11,IV12)로 구현될 수 있다. 제2 제어신호생성회로(122)는 제2 전달파워다운신호(PDEN1<2>)에 응답하여 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)가 제1 설정조합인 경우 로직로우레벨(L)로 인에이블되는 제2 제어신호(CON2)를 생성할 수 있다. 제2 제어신호생성회로(121)는 제2 전달파워다운신호(PDEN1<2>)가 로직로우레벨(L)에서 로직하이레벨(H)로 레벨천이하고 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)가 제1 설정조합인 경우 인에이블되는 제2 제어신호(CON2)를 생성할 수 있다. 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)가 제1 설정조합인 경우는 제3 전달커맨드어드레스(TCA_B<1>)가 로직하이레벨(H)이고 제4 전달커맨드어드레스(TCA_B<2>)가 로직하이레벨(H)인 경우를 의미한다. The second control signal generation circuit 122 may be implemented with NAND gates NAND3 and NAND4 and inverters IV7, IV8, IV9, IV10, IV11 and IV12. The second control signal generation circuit 122 generates a logic low signal when the third and fourth transfer command addresses TCA_B < 1: 2 > are the first set combination in response to the second transfer power down signal PDEN1 < And generate a second control signal CON2 that is enabled to the level L. [ The second control signal generation circuit 121 level shifts the second transfer power down signal PDEN1 <2> from the logic low level L to the logic high level H and outputs the third and fourth transfer command addresses TCA_B &Lt; 1: 2 &gt;) is the first set combination, it is possible to generate the second control signal CON2. The third transfer command address TCA_B <1> is at a logic high level and the fourth transfer command address TCA_B (1) is at a high level when the third and fourth transfer command addresses TCA_B <1: 2> &Lt; 2 &gt;) is a logic high level (H).

논리회로(123)는 낸드게이트(NAND5)로 구현될 수 있다. 논리회로(123)는 제1 제어신호(CON1) 및 제2 제어신호(CON2)에 응답하여 제1 인에이블신호(EN1)를 생성할 수 있다. 논리회로(123)는 제1 제어신호(CON1) 및 제2 제어신호(CON2)를 부정 논리곱 연산을 수행하여 제1 인에이블신호(EN1)를 생성할 수 있다. 논리회로(123)는 제1 제어신호(CON1) 및 제2 제어신호(CON2) 중 어느 하나가 로직로우레벨(L)로 인에이블되는 경우 로직하이레벨(H)로 인에이블되는 제1 인에이블신호(EN1)를 생성할 수 있다. The logic circuit 123 may be implemented as a NAND gate NAND5. The logic circuit 123 may generate the first enable signal EN1 in response to the first control signal CON1 and the second control signal CON2. The logic circuit 123 can perform the NOR operation on the first control signal CON1 and the second control signal CON2 to generate the first enable signal EN1. The logic circuit 123 is enabled by a first enable signal that is enabled to a logic high level (H) when either the first control signal CON1 or the second control signal CON2 is enabled to a logic low level It is possible to generate the signal EN1.

이와 같은 인에이블신호생성회로(120)는 제1 전달파워다운신호(PDEN1<1>)에 응답하여 제1 클럭(CLK_A)에 동기되어 제6 및 제7 커맨드어드레스(CA<6:7>)로부터 생성되는 제1 및 제2 전달커맨드어드레스(TCA_A<1:2>)가 제1 설정조합인 경우 인에이블되는 제1 인에이블신호(EN1)를 생성할 수 있다. 인에이블신호생성회로(120)는 제2 전달파워다운신호(PDEN1<2>)에 응답하여 제2 클럭(CLK_B)에 동기되어 제6 및 제7 커맨드어드레스(CA<6:7>)로부터 생성되는 제3 및 제4 전달커맨드어드레스(TCA_B<1:2>)가 제1 설정조합인 경우 인에이블되는 제1 인에이블신호(EN1)를 생성할 수 있다. The enable signal generating circuit 120 outputs the sixth and seventh command addresses CA <6: 7> in synchronization with the first clock CLK_A in response to the first transfer power down signal PDEN1 < The first enable signal EN1 is enabled when the first and second transmission command addresses TCA_A &lt; 1: 2 &gt; The enable signal generation circuit 120 generates from the sixth and seventh command addresses (CA <6: 7>) in synchronization with the second clock CLK_B in response to the second transfer power down signal PDEN1 <2> Can be generated when the third and fourth transmission command addresses TCA_B &lt; 1: 2 &gt; are the first set combination.

도 4를 참고하면 리셋신호생성회로(130)는 낸드게이트들(NAND11,NAND12)로 구현될 수 있다. Referring to FIG. 4, the reset signal generation circuit 130 may be implemented with NAND gates NAND11 and NAND12.

낸드게이트(NAND11)는 제1 파워다운종료신호(HNOP_A) 및 제2 파워다운종료신호(HNOP_B)를 부정 논리곱 연산을 수행하여 출력한다. 제1 파워다운종료신호(HNOP_A)는 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제2 그룹(CA<4:5>)이 제2 설정조합인 경우 로직로우레벨로 인에이블되는 신호로 설정될 수 있다. 제2 파워다운종료신호(HNOP_B)는 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제2 그룹(CA<4:5)이 제2 설정조합인 경우 로직로우레벨(L)로 인에이블되는 신호로 설정될 수 있다. The NAND gate NAND11 performs a NAND operation on the first power-down end signal HNOP_A and the second power-down end signal HNOP_B and outputs the results. The first power down termination signal HNOP_A is enabled by a logic low level when the second group CA <4: 5> of the first to seventh command addresses CA <1: 7> Lt; / RTI &gt; The second power down termination signal HNOP_B is set to a logic low level L when the second group CA <4: 5> of the first to seventh command addresses CA <1: 7> Can be set to be a signal to be enabled.

낸드게이트(NAND12)는 낸드게이트(NAND11)의 출력신호 및 지연플래그신호(PD_FLAGD)를 부정 논리곱 연산을 수행하여 제1 리셋신호(RST1)로 출력한다. 지연플래그신호(PD_FLAGD)는 제1 플래그신호(FLAG1)가 소정구간 지연되어 생성되는 신호이다. The NAND gate NAND12 performs a NAND operation on the output signal of the NAND gate NAND11 and the delay flag signal PD_FLAGD to output the first reset signal RST1. The delay flag signal PD_FLAGD is a signal generated by delaying the first flag signal FLAG1 by a predetermined interval.

이와 같은 리셋신호생성회로(130)는 제1 파워다운종료신호(HNOP_A) 및 제2 파워다운종료신호(HNOP_B) 중 어느 하나가 인에이블되는 경우 인에이블되는 제1 리셋신호(RST1)를 생성할 수 있다. The reset signal generation circuit 130 generates a first reset signal RST1 that is enabled when either the first power down termination signal HNOP_A or the second power down termination signal HNOP_B is enabled .

도 5를 참고하면 플래그신호출력회로(140)는 구동신호생성회로(141) 및 래치회로(142)를 포함할 수 있다. Referring to FIG. 5, the flag signal output circuit 140 may include a drive signal generation circuit 141 and a latch circuit 142.

구동신호생성회로(141)는 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 연결되는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)로 구현될 수 있다. 구동신호생성회로(141)는 제1 리셋신호(RST1)가 로직로우레벨(L)로 인에이블되는 경우 로직하이레벨(H)의 구동신호(DRV)를 생성할 수 있다. 구동신호생성회로(141)는 제1 인에이블신호(EN1)가 로직하이레벨(H)로 인에이블되는 경우 로직로우레벨(L)의 구동신호(DRV)를 생성할 수 있다. The drive signal generation circuit 141 may be implemented as a PMOS transistor P1 and an NMOS transistor N1 connected in series between a power supply voltage VDD and a ground voltage VSS. The drive signal generating circuit 141 may generate the drive signal DRV of a logic high level H when the first reset signal RST1 is enabled to the logic low level L. [ The drive signal generation circuit 141 may generate the drive signal DRV of logic low level L when the first enable signal EN1 is enabled to the logic high level H. [

래치회로(142)는 인버터들(IV21,IV22)로 구현될 수 있다. 래치회로(142)는 구동신호(DRV)를 래치하고, 래치된 구동신호(DRV)를 반전버퍼링하여 제1 플래그신호(FLAG1)를 생성할 수 있다. The latch circuit 142 may be implemented by inverters IV21 and IV22. The latch circuit 142 latches the driving signal DRV and reversely buffers the latched driving signal DRV to generate the first flag signal FLAG1.

이와 같은 플래그신호출력회로(140)는 제1 인에이블신호(EN1)에 응답하여 인에이블되고, 제1 리셋신호(RST1)에 응답하여 디스에이블되는 제1 플래그신호(FLAG1)를 생성할 수 있다. Such a flag signal output circuit 140 can generate the first flag signal FLAG1 that is enabled in response to the first enable signal EN1 and is disabled in response to the first reset signal RST1 .

도 6은 본 발명의 제1 플래그신호생성회로(11a)의 다른 실시예를 도시한 블럭도이다. 제1 플래그신호생성회로(11a)는 동기화회로(150), 인에이블신호생성회로(160), 리셋신호생성회로(170) 및 플래그신호출력회로(180)를 포함할 수 있다. 6 is a block diagram showing another embodiment of the first flag signal generating circuit 11a of the present invention. The first flag signal generation circuit 11a may include a synchronization circuit 150, an enable signal generation circuit 160, a reset signal generation circuit 170 and a flag signal output circuit 180. [

동기화회로(150)는 클럭(CLK)에 동기되어 제6 커맨드어드레스(CA<6>)를 제3 전달커맨드어드레스(TCA_A<3>)로 출력할 수 있다. 동기화회로(150)는 클럭(CLK)의 라이징엣지에 동기되어 제6 커맨드어드레스(CA<6>)를 제3 전달커맨드어드레스(TCA_A<3>)로 출력할 수 있다. 동기화회로(150)는 클럭(CLK)에 동기되어 제1 파워다운신호(PDEN1)를 제3 전달파워다운신호(PDEN1<3>)로 출력할 수 있다. 동기화회로(150)는 클럭(CLK)의 라이징엣지에 동기되어 제1 파워다운신호(PDEN1)를 제3 전달파워다운신호(PDEN1<3>)로 출력할 수 있다. 클럭(CLK)은 도 2에 도시된 제1 클럭(CLK_A) 및 제2 클럭(CLK_B) 중 어느 하나로 설정될 수 있다. 클럭(CLK)은 제1 반도체장치(1) 및 제2 반도체장치(2)를 동기시키기 위해 외부에서 입력되는 신호로 설정될 수 있다. 클럭(CLK)은 주기적으로 토글링되는 신호로 설정될 수 있다. 도 6에 도시된 동기화회로(150)는 하나의 클럭(CLK)을 입력받아 동작할 뿐 도 2에 도시된 동기화회로(110)와 동일한 동작을 수행하도록 구현될 수 있다. The synchronization circuit 150 can output the sixth command address (CA <6>) as the third transfer command address (TCA_A <3>) in synchronization with the clock CLK. The synchronization circuit 150 may synchronize with the rising edge of the clock CLK and output the sixth command address CA <6> to the third transfer command address TCA_A <3>. The synchronization circuit 150 may output the first power down signal PDEN1 to the third transfer power down signal PDEN1 < 3 > in synchronization with the clock CLK. The synchronization circuit 150 may output the first power down signal PDEN1 to the third transfer power down signal PDEN1 < 3 > in synchronization with the rising edge of the clock CLK. The clock CLK may be set to any one of the first clock CLK_A and the second clock CLK_B shown in FIG. The clock CLK may be set to an externally input signal for synchronizing the first semiconductor device 1 and the second semiconductor device 2. [ The clock CLK may be set to a signal that is periodically toggled. The synchronization circuit 150 shown in FIG. 6 may be implemented to perform the same operation as the synchronization circuit 110 shown in FIG. 2 only by receiving one clock CLK.

인에이블신호생성회로(160)는 제3 전달파워다운신호(PDEN1<3>)에 응답하여 제3 전달커맨드어드레스(TCA_A<3>)가 설정레벨인 경우 인에이블되는 제2 인에이블신호(EN2)를 생성할 수 있다. 인에이블신호생성회로(160)는 제3 전달파워다운신호(PDEN1<3>)가 인에이블되는 경우 제3 전달커맨드어드레스(TCA_A<3>)가 설정레벨인 경우 인에이블되는 제2 인에이블신호(EN2)를 생성할 수 있다. 제3 전달커맨드어드레스(TCA_A<3>)가 설정레벨인 경우는 로직하이레벨(H)임을 의미한다. 도 6에 도시된 인에이블신호생성회로(160)는 제3 전달파워다운신호(PDEN1<3>) 및 제3 전달커맨드어드레스(TCA_A<3>)를 입력받아 동작할 뿐 도 2에 도시된 인에이블신호생성회로(120)와 동일한 동작을 수행하도록 구현될 수 있다. The enable signal generating circuit 160 generates the second enable signal EN2 (3) which is enabled when the third transmission command address TCA_A <3> is at the set level in response to the third transfer power down signal PDEN1 <3> Can be generated. The enable signal generation circuit 160 generates a second enable signal (enable) when the third transfer command address (TCA_A <3>) is a set level when the third transfer power down signal PDEN1 <3> (EN2). When the third transmission command address TCA_A <3> is at the set level, it means that it is at a logic high level (H). The enable signal generating circuit 160 shown in FIG. 6 operates only when receiving the third transfer power down signal PDEN1 <3> and the third transfer command address TCA_A <3> And can be implemented to perform the same operation as that of the enable signal generating circuit 120.

리셋신호생성회로(170)는 파워다운종료신호(HNOP)에 응답하여 인에이블되는 제2 리셋신호(RST2)를 생성할 수 있다. 리셋신호생성회로(170)는 파워다운종료신호(HNOP)가 인에이블되는 경우 인에이블되는 제2 리셋신호(RST2)를 생성할 수 있다. 파워다운종료신호(HNOP)는 도4에 도시된 제1 파워다운종료신호(HNOP_A) 및 제2 파워다운종료신호(HNOP_B) 중 어느 하나로 설정될 수 있다. 도 6에 도시된 리셋신호생성회로(170)는 하나의 파워다운종료신호(HNOP)를 입력받아 동작할 뿐 도 2에 도시된 리셋신호생성회로(130)와 동일한 동작을 수행하도록 구현될 수 있다.The reset signal generating circuit 170 may generate the second reset signal RST2 that is enabled in response to the power-down end signal HNOP. The reset signal generation circuit 170 may generate the second reset signal RST2 that is enabled when the power-down end signal HNOP is enabled. The power-down end signal HNOP may be set to either the first power-down end signal HNOP_A or the second power-down end signal HNOP_B shown in FIG. The reset signal generating circuit 170 shown in FIG. 6 may be implemented to perform the same operation as the reset signal generating circuit 130 shown in FIG. 2 only by receiving one power-down end signal HNOP .

플래그신호출력회로(180)는 제2 인에이블신호(EN2)에 응답하여 인에이블되고, 제2 리셋신호(RST2)에 응답하여 디스에이블되는 제1 플래그신호(FLAG1)를 생성할 수 있다. 도 6에 도시된 플래그신호출력회로(180)는 제2 리셋신호(RST2)를 입력받아 동작할 뿐 도 2에 도시된 리셋신호생성회로(130)와 동일한 동작을 수행하도록 구현될 수 있다.The flag signal output circuit 180 is enabled in response to the second enable signal EN2 and can generate the first flag signal FLAG1 that is disabled in response to the second reset signal RST2. The flag signal output circuit 180 shown in FIG. 6 may be implemented to perform the same operation as the reset signal generation circuit 130 shown in FIG. 2 only by receiving the second reset signal RST2.

도 7을 참고하면 본 발명의 다른 실시예의 인에이블신호생성회로(160)는 인버터들(IV31,IV32,IV33,IV34,IV35,IV36) 및 낸드게이트(NAND21)로 구현될 수 있다. Referring to FIG. 7, the enable signal generation circuit 160 of another embodiment of the present invention may be implemented with inverters IV31, IV32, IV33, IV34, IV35, and IV36 and a NAND gate NAND21.

인에이블신호생성회로(160)는 제3 전달파워다운신호(PDEN1<3>)에 응답하여 제3 전달커맨드어드레스(TCA_A<3>)가 설정레벨인 경우 인에이블되는 제2 인에이블신호(EN2)를 생성할 수 있다. 인에이블신호생성회로(160)는 제3 전달파워다운신호(PDEN1<3>)가 인에이블되는 경우 제3 전달커맨드어드레스(TCA_A<3>)가 설정레벨인 경우 인에이블되는 제2 인에이블신호(EN2)를 생성할 수 있다. 제3 전달커맨드어드레스(TCA_A<3>)가 설정레벨인 경우는 로직하이레벨(H)임을 의미한다.The enable signal generating circuit 160 generates the second enable signal EN2 (3) which is enabled when the third transmission command address TCA_A <3> is at the set level in response to the third transfer power down signal PDEN1 <3> Can be generated. The enable signal generation circuit 160 generates a second enable signal (enable) when the third transfer command address (TCA_A <3>) is a set level when the third transfer power down signal PDEN1 <3> (EN2). When the third transmission command address TCA_A <3> is at the set level, it means that it is at a logic high level (H).

도 8을 참고하면 본 발명의 다른 실시예의 리셋신호생성회로(170)는 인버터(IV41) 및 낸드게이트(NAND21)로 구현될 수 있다. Referring to FIG. 8, the reset signal generation circuit 170 of another embodiment of the present invention may be implemented by an inverter IV41 and a NAND gate NAND21.

리셋신호생성회로(170)는 파워다운종료신호(HNOP)의 반전신호와 지연플래그신호(PD_FLAGD)를 부정 논리곱 연산을 수행하여 제2 리셋신호(RST2)로 출력한다. 지연플래그신호(PD_FLAGD)는 제1 플래그신호(FLAG1)가 소정구간 지연되어 생성되는 신호이다. 리셋신호생성회로(170)는 파워다운종료신호(HNOP)가 로직로우레벨(L)로 인에이블되는 경우 인에이블되는 제2 리셋신호(RST2)를 생성할 수 있다. The reset signal generating circuit 170 performs a NAND operation on the inverted signal of the power-down end signal HNOP and the delay flag signal PD_FLAGD and outputs the inverted signal as the second reset signal RST2. The delay flag signal PD_FLAGD is a signal generated by delaying the first flag signal FLAG1 by a predetermined interval. The reset signal generation circuit 170 can generate the second reset signal RST2 which is enabled when the power-down end signal HNOP is enabled to the logic low level L. [

도 9를 참고하면 제1 내부회로(12)는 커맨드생성회로(200), 메모리회로(300), 저항값설정회로(400) 및 ODT회로(500)를 포함할 수 있다. 9, the first internal circuit 12 may include a command generation circuit 200, a memory circuit 300, a resistance value setting circuit 400, and an ODT circuit 500.

커맨드생성회로(200)는 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제2 그룹(CA<4:5>)의 로직레벨에 따라 제1 파워다운신호(PDEN1)를 생성할 수 있다. 커맨드생성회로(200)는 제1 플래그신호(FLAG1)에 응답하여 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 그룹(CA<1:3>)의 입력을 차단할 수 있다. 커맨드생성회로(200)는 제1 플래그신호(FLAG1)가 인에이블되는 경우 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 그룹(CA<1:3>)의 입력을 차단할 수 있다. 커맨드생성회로(200)는 제1 플래그신호(FLAG1)가 인에이블되는 경우 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제2 그룹(CA<4:5>)의 로직레벨에 따라 터미네이션라이트신호(ODT_WT_A,ODT_WT_B) 및 터미네이션리드신호(ODT_RD_A,ODT_RD_B)를 생성할 수 있다. 커맨드생성회로(200)는 제1 플래그신호(FLAG1)가 디스에이블되는 경우 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 그룹(CA<1:3>) 및 제2 그룹(CA<4:5>)의 로직레벨에 따라 라이트신호(WT_A,WT_B) 및 리드신호(RD_A,RD_B)를 생성할 수 있다. 커맨드생성회로(200)는 제1 클럭(CLK_A)에 동기되어 터미네이션라이트신호(ODT_WT_A), 터미네이션리드신호(ODT_RD_A), 라이트신호(WT_A) 및 리드신호(RD_A)를 생성할 수 있다. 커맨드생성회로(200)는 제2 클럭(CLK_B)에 동기되어 터미네이션라이트신호(ODT_WT_B), 터미네이션리드신호(ODT_RD_B), 라이트신호(WT_B) 및 리드신호(RD_B)를 생성할 수 있다. The command generating circuit 200 generates the first power down signal PDEN1 according to the logic levels of the second group CA <4: 5> included in the first to seventh command addresses CA <1: 7> Can be generated. The command generation circuit 200 blocks the input of the first group CA <1: 3> included in the first to seventh command addresses (CA <1: 7>) in response to the first flag signal FLAG1 . The command generating circuit 200 generates the first group CA <1: 3> of the first group CA <1: 3> included in the first to seventh command addresses (CA <1: 7>) when the first flag signal FLAG1 is enabled Lt; / RTI &gt; The command generation circuit 200 generates the logic of the second group CA <4: 5> included in the first to seventh command addresses (CA <1: 7>) when the first flag signal FLAG1 is enabled The termination light signals ODT_WT_A and ODT_WT_B and the termination read signals ODT_RD_A and ODT_RD_B can be generated according to the level. The command generation circuit 200 generates the first group CA <1: 3> included in the first to seventh command addresses (CA <1: 7>) and the first group The write signals WT_A and WT_B and the read signals RD_A and RD_B can be generated in accordance with the logic levels of the two groups (CA <4: 5>). The command generating circuit 200 can generate the termination write signal ODT_WT_A, the termination read signal ODT_RD_A, the write signal WT_A, and the read signal RD_A in synchronization with the first clock CLK_A. The command generation circuit 200 can generate the termination write signal ODT_WT_B, the termination read signal ODT_RD_B, the write signal WT_B and the read signal RD_B in synchronization with the second clock CLK_B.

메모리회로(300)는 라이트신호(WT_A,WT_B) 및 리드신호(RD_A,RD_B)에 응답하여 제2 패드회로(13)를 통해 데이터(DQ)를 입출력할 수 있다. 메모리회로(300)는 라이트신호(WT_A,WT_B) 및 리드신호(RD_A,RD_B)에 응답하여 제2 패드회로(13)를 통해 스트로브신호(DQS)를 입출력할 수 있다. 스트로브신호(DQS)는 데이터(DQ)를 스트로빙하기 위한 신호로 설정될 수 있다. 메모리회로(300)는 데이터(DQ) 및 스트로브신호(DQS)를 입출력하도록 도시되어 있지만 반도체장치에서 사용되는 다양한 신로를 입출력하도록 구현될 수 있다. The memory circuit 300 can input and output the data DQ through the second pad circuit 13 in response to the write signals WT_A and WT_B and the read signals RD_A and RD_B. The memory circuit 300 can input and output the strobe signal DQS through the second pad circuit 13 in response to the write signals WT_A and WT_B and the read signals RD_A and RD_B. The strobe signal DQS may be set as a signal for strobing the data DQ. Although the memory circuit 300 is shown to input and output the data DQ and the strobe signal DQS, it may be implemented to input / output various signals used in the semiconductor device.

저항값설정회로(400)는 터미네이션라이트신호(ODT_WT_A,ODT_WT_B) 및 터미네이션리드신호(ODT_RD_A,ODT_RD_B)에 응답하여 설정된 제1 저항값(RTT<1>)을 출력할 수 있다. 저항값설정회로(400)는 반도체장치의 동작정보를 저장하는 모드레지스터셋(MRS: Mode Register Set)으로 설정될 수 있다. 제1 저항값(RTT<1>)은 제1 및 제2 입출력라인(IO1,IO2)의 저항값에 따라 제1 패드회로(13) 및 제2 패드회로(23)에 포함된 패드(P)를 구동하는 구동력을 조절하기 위한 신호로 설정될 수 있다. The resistance value setting circuit 400 may output the first resistance value RTT <1> set in response to the termination write signal ODT_WT_A, ODT_WT_B and the termination read signals ODT_RD_A and ODT_RD_B. The resistance value setting circuit 400 may be set as a mode register set (MRS) that stores operation information of the semiconductor device. The first resistance value RTT <1> is a resistance value of the pad P included in the first pad circuit 13 and the second pad circuit 23 according to the resistance values of the first and second input / output lines IO1 and IO2. As shown in FIG.

ODT회로(500)는 제1 저항값(RTT<1>)에 따라 설정되는 구동력으로 제1 패드회로(13)의 패드(P)를 구동할 수 있다. ODT회로(500)는 일반적인 온 다이 터미네이션(ODT: On-Die Termination) 회로로 구현될 수 있다. ODT회로(500)는 제2 랭크(20)에서 입력되는 제2 저항값(RTTR<2>)에 따라 설정되는 구동력으로 제1 패드회로(13)의 패드(P)를 구동할 수 있다.The ODT circuit 500 can drive the pad P of the first pad circuit 13 with the driving force set in accordance with the first resistance value RTT < 1 >. The ODT circuit 500 may be implemented as a general on-die termination (ODT) circuit. The ODT circuit 500 can drive the pad P of the first pad circuit 13 with the driving force set in accordance with the second resistance value RTTR <2> input from the second rank 20.

도 10을 참고하면 커맨드생성회로(200)는 제1 커맨드생성회로(210) 및 제2 커맨드생성회로(220)를 포함할 수 있다. Referring to FIG. 10, the command generation circuit 200 may include a first command generation circuit 210 and a second command generation circuit 220.

제1 커맨드생성회로(210)는 내부커맨드생성회로(211), 전달신호생성회로(212), 신호전달회로(213) 및 파워다운종료신호생성회로(214)를 포함할 수 있다. The first command generation circuit 210 may include an internal command generation circuit 211, a transfer signal generation circuit 212, a signal transfer circuit 213 and a power down termination signal generation circuit 214.

내부커맨드생성회로(211)는 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제2 그룹(CA<4:5>)의 로직레벨에 따라 제1 파워다운신호(PDEN1)를 생성할 수 있다. 내부커맨드생성회로(211)는 제1 플래그신호(FLAG1)에 응답하여 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제1 그룹(CA<1:3>) 및 제2 그룹(CA<4:5>)으로부터 내부라이트커맨드(IWT), 내부리드커맨드(IRD), 모드레지스터리드커맨드(MRR) 및 종료커맨드(NOP)를 생성할 수 있다. 내부커맨드생성회로(211)는 제1 플래그신호(FLAG1)가 인에이블되는 경우 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제1 그룹(CA<1:3>)의 입력을 차단할 수 있다. 내부커맨드생성회로(211)는 제1 플래그신호(FLAG1)가 인에이블되는 경우 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제2 그룹(CA<4:5>)으로부터 내부라이트커맨드(IWT), 내부리드커맨드(IRD), 모드레지스터리드커맨드(MRR) 및 종료커맨드(NOP)를 생성할 수 있다. 내부커맨드생성회로(211)는 제1 플래그신호(FLAG1)가 디스에이블되는 경우 제1 내지 제7 커맨드어드레스(CA<1:7>) 중 제1 그룹(CA<1:3>) 및 제2 그룹(CA<4:5>)으로부터 내부라이트커맨드(IWT), 내부리드커맨드(IRD), 모드레지스터리드커맨드(MRR) 및 종료커맨드(NOP)를 생성할 수 있다. The internal command generation circuit 211 generates the first power down signal PDEN1 according to the logic level of the second group CA <4: 5> included in the first to seventh command addresses CA <1: 7> Lt; / RTI &gt; The internal command generation circuit 211 generates the first group CA <1: 3> of the first to seventh command addresses (CA <1: 7>) and the second group The internal read command IRD, the mode register read command MRR, and the end command NOP can be generated from the read command CA <4: 5>. The internal command generation circuit 211 receives the input of the first group CA <1: 3> of the first to seventh command addresses (CA <1: 7>) when the first flag signal FLAG1 is enabled Can be blocked. The internal command generation circuit 211 generates an internal command from the second group CA <4: 5> of the first to seventh command addresses (CA <1: 7>) when the first flag signal FLAG1 is enabled It is possible to generate the command IWT, the internal read command IRD, the mode register read command MRR, and the end command NOP. The internal command generation circuit 211 generates the first group CA <1: 3> of the first to seventh command addresses (CA <1: 7>) when the first flag signal FLAG1 is disabled, The internal read command IRD, the mode register read command MRR and the end command NOP from the group CA <4: 5>.

전달신호생성회로(212)는 제1 플래그신호(FLAG1) 및 커맨드차단신호(CMD_DIS)에 응답하여 제1 전달신호(TS1)를 생성할 수 있다. 전달신호생성회로(212)는 제1 플래그신호(FLAG1) 또는 커맨드차단신호(CMD_DIS)가 로직하이레벨(H)로 입력되는 경우 로직하이레벨(H)로 인에이블되는 제1 전달신호(TS1)를 생성할 수 있다. 전달신호생성회로(212)는 제1 클럭(CLK_A)에 동기되어 제1 칩선택신호(CS1)를 제2 전달신호(TS2)로 전달할 수 있다. 커맨드차단신호(CMD_DIS)는 집적회로가 동작하지 않는 아이들모드 및 ECC회로에서 데이터의 에러를 정정하기 위한 패러티 생성동작 중 인에이블되는 신호로 설정될 수 있다. The transfer signal generating circuit 212 may generate the first transfer signal TS1 in response to the first flag signal FLAG1 and the command interception signal CMD_DIS. The transfer signal generation circuit 212 generates the first transfer signal TS1 which is enabled to the logic high level H when the first flag signal FLAG1 or the command interception signal CMD_DIS is input at the logic high level H, Lt; / RTI &gt; The transfer signal generating circuit 212 may transfer the first chip select signal CS1 to the second transfer signal TS2 in synchronization with the first clock CLK_A. The command cutoff signal CMD_DIS may be set to an idle mode in which the integrated circuit does not operate and a signal to be enabled in the parity generating operation for correcting errors of data in the ECC circuit.

신호전달회로(213)는 제1 전달신호(TS1) 및 제2 전달신호(TS2)에 응답하여 내부라이트커맨드(IWT), 내부리드커맨드(IRD) 및 모드레지스터리드커맨드(MRR)를 라이트신호(WT_A), 리드신호(RD_A) 및 터미네이션라이트신호(ODT_WT_A) 및 터미네이션리드신호(ODT_RD_A)로 전달할 수 있다. 신호전달회로(213)는 제1 전달신호(TS1)가 로직하이레벨(H)로 인에이블되는 경우 라이트신호(WT_A)가 생성되지 않도록 내부라이트커맨드(IWT)를 차단할 수 있다. 신호전달회로(213)는 제1 전달신호(TS1)가 로직하이레벨(H)로 인에이블되는 경우 리드신호(RD_A)가 생성되지 않도록 내부리드커맨드(IRD)를 차단할 수 있다. 신호전달회로(213)는 제2 전달신호(TS2)에 동기되어 내부라이트커맨드(IWT)를 라이트신호(WT_A) 및 터미네이션라이트신호(ODT_WT_A)로 전달할 수 있다. 신호전달회로(213)는 제2 전달신호(TS2)에 동기되어 내부리드커맨드(IRD)를 리드신호(RD_A)로 전달할 수 있다. 신호전달회로(213)는 제2 전달신호(TS2)에 동기되어 모드레지스터리드커맨드(MRR)가 로직하이레벨(H)인 경우 내부리드커맨드(IRD)를 터미네이션리드신호(ODT_RD_A)로 전달할 수 있다. The signal transfer circuit 213 outputs the internal write command IWT, the internal read command IRD and the mode register read command MRR to the write signal (IWT) in response to the first transfer signal TS1 and the second transfer signal TS2 WT_A, a read signal RD_A, a termination write signal ODT_WT_A, and a termination read signal ODT_RD_A. The signal transfer circuit 213 may block the inner write command IWT so that the write signal WT_A is not generated when the first transfer signal TS1 is enabled to a logic high level. The signal transfer circuit 213 may block the internal read command IRD so that the read signal RD_A is not generated when the first transfer signal TS1 is enabled to a logic high level. The signal transfer circuit 213 can transfer the internal write command IWT to the write signal WT_A and the termination write signal ODT_WT_A in synchronization with the second transfer signal TS2. The signal transfer circuit 213 can transfer the internal read command IRD to the read signal RD_A in synchronization with the second transfer signal TS2. The signal transfer circuit 213 may transfer the internal read command IRD to the termination read signal ODT_RD_A when the mode register read command MRR is at a logic high level H in synchronization with the second transfer signal TS2 .

파워다운종료신호생성회로(214)는 접지전압(VSS) 및 제2 전달신호(TS2)에 응답하여 종료커맨드(NOP)를 제1 파워다운종료신호(HNOP_A)로 전달할 수 있다. 파워다운종료신호생성회로(214)는 제2 전달신호(TS2)에 동기되어 종료커맨드(NOP)를 제1 파워다운종료신호(HNOP_A)로 전달할 수 있다. The power down signal generation circuit 214 may transmit the end command NOP to the first power down signal HNOP_A in response to the ground voltage VSS and the second transmission signal TS2. The power-down termination signal generation circuit 214 can transfer the termination command NOP to the first power-down termination signal HNOP_A in synchronization with the second transmission signal TS2.

한편, 제2 커맨드생성회로(220)는 제1 커맨드생성회로(210)와 제2 클럭(CLK_B)을 입력받아 동작할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. Meanwhile, the second command generation circuit 220 is implemented with the same configuration as the first command generation circuit 210 and the second clock CLK_B, and performs the same operation, and thus a detailed description thereof will be omitted.

도 11을 참고하여 커맨드생성회로(200)에서 파워다운동작 중 터미네이션라이트신호(ODT_WT_A) 및 터미네이션리드신호(ODT_RD_A)를 생성하기 위한 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨의 조합을 설명하면 다음과 같다. The logic of the first to seventh command addresses (CA <1: 7>) for generating the termination write signal ODT_WT_A and the termination read signal ODT_RD_A during the power down operation in the command generating circuit 200 The combination of levels is as follows.

파워다운동작 중 라이트동작에서 터미네이션라이트신호(ODT_WT_A,ODT_WT_B)를 생성하기 위한 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨은 제1 내지 제3 커맨드어드레스(CA<1:3>)는 차단되고, 제4 커맨드어드레스(CA<4>)는 로직로우레벨(L), 제5 커맨드어드레스(CA<5>)는 로직로우레벨(L), 제6 커맨드어드레스(CA<6>)는 로직하이레벨(H) 및 제7 커맨드어드레스(CA<7>)는 로직하이레벨(H)로 입력되는 경우이다. The logic levels of the first to seventh command addresses (CA <1: 7>) for generating the termination write signals ODT_WT_A and ODT_WT_B in the write operation during the power down operation are the first to third command addresses (CA <1: 3>), the fourth command address CA <4> is a logic low level L, the fifth command address CA <5> is a logic low level L, the sixth command address CA < 6> is a logic high level and the seventh command address CA <7> is a logic high level.

파워다운동작 중 리드동작에서 터미네이션리드신호(ODT_RD_A,ODT_RD_B)를 생성하기 위한 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨은 제1 내지 제3 커맨드어드레스(CA<1:3>)는 차단되고, 제4 커맨드어드레스(CA<4>)는 로직로우레벨(L), 제5 커맨드어드레스(CA<5>)는 로직하이레벨(H), 제6 커맨드어드레스(CA<6>)는 로직하이레벨(H) 및 제7 커맨드어드레스(CA<7>)는 로직하이레벨(H)로 입력되는 경우이다. The logic levels of the first to seventh command addresses (CA <1: 7>) for generating the termination read signals ODT_RD_A and ODT_RD_B in the read operation during the power down operation are the first to third command addresses (CA <1: 3>), the fourth command address CA <4> is a logic low level L, the fifth command address CA <5> is a logic high level H, the sixth command address CA < 6> is a logic high level and the seventh command address CA <7> is a logic high level.

파워다운동작 중 모드레지스터리드동작에서 터미네이션리드신호(ODT_RD_A,ODT_RD_B)를 생성하기 위한 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨은 제1 내지 제3 커맨드어드레스(CA<1:3>)는 차단되고, 제4 커맨드어드레스(CA<4>)는 로직로우레벨(L), 제5 커맨드어드레스(CA<5>)는 로직하이레벨(H), 제6 커맨드어드레스(CA<6>)는 로직하이레벨(H) 및 제7 커맨드어드레스(CA<7>)는 로직하이레벨(H)로 입력되는 경우이다. The logic levels of the first to seventh command addresses (CA <1: 7>) for generating the termination read signals ODT_RD_A and ODT_RD_B in the mode register read operation during the power down operation are the first to third command addresses CA < The first command address CA <4> is the logic low level L and the fifth command address CA <5> is the logic high level H and the fourth command address CA < CA < 6 >) is input at a logic high level (H) and a seventh command address (CA < 7 >

파워다운동작 중 파워다운진입동작에 진입하기 위한 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨은 제4 커맨드어드레스(CA<4>)는 로직하이레벨(H), 제5 커맨드어드레스(CA<5>)는 로직로우레벨(L), 제6 커맨드어드레스(CA<6>)는 로직하이레벨(H) 및 제7 커맨드어드레스(CA<7>)는 로직하이레벨(H)로 입력되는 경우이다.The logic level of the first to seventh command addresses (CA < 1: 7 >) for entering the power-down entering operation during the power-down operation is the logical level of the fourth command address (CA & 5 command address (CA <5>) is set to a logic low level (L), a sixth command address (CA <6>) is set to a logic high level (H), and a seventh command address (CA < H).

파워다운동작 중 파워다운종료동작에 진입하기 위한 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨은 제1 내지 제3 커맨드어드레스(CA<1:3>)는 차단되고, 제4 커맨드어드레스(CA<4>)는 로직하이레벨(H), 제5 커맨드어드레스(CA<5>)는 로직하이레벨(H), 제6 커맨드어드레스(CA<6>)는 로직하이레벨(H) 및 제7 커맨드어드레스(CA<7>)는 로직하이레벨(H)로 입력되는 경우이다. The logic level of the first to seventh command addresses (CA < 1: 7 >) for entering the power down termination operation during the power down operation is such that the first to third command addresses (CA < 1: The fourth command address CA <4> is a logic high level, the fifth command address CA <5> is a logic high level H and the sixth command address CA <6> (H) and the seventh command address (CA &lt; 7 &gt;) are input at a logic high level (H).

이와 같이 구성되는 본 발명의 일 실시예에 따른 집적회로의 동작을 설명하되 제1 랭크(10)는 파워다운동작 중 온다이터미네이션동작을 수행하고, 제2 랭크(20)는 파워다운동작 중 라이트동작을 수행하는 경우를 예를 들어 설명하면 다음과 같다. The first rank 10 performs an on-termination operation during a power-down operation, and the second rank 20 performs an on-termination operation during a power-down operation, The following description will be given.

제1 반도체장치(1)는 제1 칩선택신호(CS1)를 출력한다. 제1 반도체장치(1)는 제1 내지 제7 커맨드어드레스(CA<1:7>)를 출력한다. 이때, 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제4 커맨드어드레스(CA<4>)는 로직하이레벨(H), 제5 커맨드어드레스(CA<5>)는 로직로우레벨(L)로 출력된다. The first semiconductor device 1 outputs the first chip select signal CS1. The first semiconductor device 1 outputs the first to seventh command addresses (CA < 1: 7 >). At this time, the fourth command address (CA <4>) of the first to seventh command addresses (CA <1: 7>) is set to a logic high level (H), the fifth command address (L).

제1 내부회로(12)는 제1 칩선택신호(CS<1>) 및 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제4 및 제5 커맨드어드레스(CA<4:5>)의 조합에 따라 인에이블되는 제1 파워다운신호(PDEN1)를 생성한다.The first internal circuit 12 outputs the fourth and fifth command addresses CA <4: 1> included in the first chip select signal CS <1> and the first to seventh command addresses CA < 5 >). &Lt; / RTI &gt;

제1 플래그신호생성회로(11)는 제1 파워다운신호(PDEN1)에 응답하여 제6 커맨드어드레스(CA<6>)가 로직하이레벨(H)이고 제7 커맨드어드레스(CA<7>)가 로직하이레벨(H)이므로 로직하이레벨(H)로 인에이블되는 제1 플래그신호(FLAG1)를 생성한다. The first flag signal generating circuit 11 generates a first flag signal CA_6 at the logic high level H and the seventh command address CA_7 at the sixth command address CA_6 in response to the first power down signal PDEN1 And generates the first flag signal FLAG1 which is enabled to the logic high level H because the logic level is HIGH.

제1 내부회로(12)의 커맨드생성회로(200)는 로직하이레벨(H)의 제1 플래그신호(FLAG1)에 응답하여 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 그룹(CA<1:3>)의 입력을 차단한다. 제1 내부회로(12)의 커맨드생성회로(200)는 로직하이레벨(H)의 제1 플래그신호(FLAG1)에 응답하여 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제2 그룹(CA<4:5>)의 로직레벨에 따라 터미네이션라이트신호(ODT_WT_A,ODT_WT_B)를 생성한다. The command generation circuit 200 of the first internal circuit 12 generates the command signals CA1 to CA3 included in the first to seventh command addresses CA < 1: 7 > in response to the first flag signal FLAG1 of logic high level And blocks input of the first group (CA <1: 3>). The command generation circuit 200 of the first internal circuit 12 generates the command signals CA1 to CA3 included in the first to seventh command addresses CA < 1: 7 > in response to the first flag signal FLAG1 of logic high level (ODT_WT_A, ODT_WT_B) according to the logic level of the second group (CA <4: 5>).

제1 내부회로(12)의 저항값설정회로(400)는 터미네이션라이트신호(ODT_WT_A,ODT_WT_B)에 응답하여 설정된 제1 저항값(RTT<1>)을 출력한다. 저항값설정회로(400)는 제1 저항값(RTT<1>)을 제2 랭크(2)의 ODT회로(미도시)로 출력한다.The resistance value setting circuit 400 of the first internal circuit 12 outputs the first resistance value RTT <1> set in response to the termination write signal ODT_WT_A, ODT_WT_B. The resistance value setting circuit 400 outputs the first resistance value RTT <1> to the ODT circuit (not shown) of the second rank 2.

ODT회로(500)는 제1 저항값(RTT<1>)에 따라 설정되는 구동력으로 제1 패드회로(13)의 패드(P)를 구동한다. The ODT circuit 500 drives the pad P of the first pad circuit 13 with the driving force set in accordance with the first resistance value RTT < 1 >.

즉, 제1 랭크(10)는 파워다운동작 중 온다이터미네이션동작을 수행한다. That is, the first rank 10 performs an on-die termination operation during the power-down operation.

제1 반도체장치(1)는 제2 칩선택신호(CS2)를 출력한다. 제1 반도체장치(1)는 제1 내지 제7 커맨드어드레스(CA<1:7>)를 출력한다. 이때, 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제1 내지 제3 커맨드어드레스(CA<1:3>)는 다양한 로직레벨조합으로 입력되고, 제4 커맨드어드레스(CA<4>)는 로직하이레벨(L), 제5 커맨드어드레스(CA<5>)는 로직로우레벨(L), 제6 커맨드어드레스(CA<6>)는 로직하이레벨(H) 및 제7 커맨드어드레스(CA<7>)는 로직하이레벨(H)로 출력된다.The first semiconductor device 1 outputs the second chip selection signal CS2. The first semiconductor device 1 outputs the first to seventh command addresses (CA < 1: 7 >). At this time, the first to third command addresses (CA <1: 3>) of the first to seventh command addresses (CA <1: 7>) are input in various logic level combinations, and the fourth command address > Is a logic high level L, a fifth command address CA <5> is a logic low level L, a sixth command address CA <6> is a logic high level H, (CA &lt; 7 &gt;) is output as a logic high level (H).

제2 내부회로(22)는 제2 칩선택신호(CS<2>) 및 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제4 및 제5 커맨드어드레스(CA<4:5>)의 조합에 따라 디스에이블되는 제2 파워다운신호(PDEN2)를 생성한다.The second internal circuit 22 outputs the fourth and fifth command addresses CA < 4: 4 > included in the second chip select signal CS < 2 > and the first to seventh command addresses CA & 5 >) to generate a second power down signal PDEN2 that is disabled.

제2 플래그신호생성회로(21)는 제2 파워다운신호(PDEN2)가 입력되지 않아 로직로우레벨(L)로 디스에이블되는 제2 플래그신호(FLAG2)를 생성한다. The second flag signal generating circuit 21 generates the second flag signal FLAG2 which is disabled to the logic low level L because the second power down signal PDEN2 is not input.

제2 내부회로(22)의 커맨드생성회로(미도시)는 로직로우레벨(L)의 제2 플래그신호(FLAG2)에 응답하여 제1 내지 제7 커맨드어드레스(CA<1:7>)에 포함된 제1 그룹(CA<1:3>) 및 제2 그룹(CA<4:5>)의 로직레벨에 따라 라이트신호(미도시)를 생성한다. The command generation circuit (not shown) of the second internal circuit 22 is included in the first to seventh command addresses (CA <1: 7>) in response to the second flag signal FLAG2 of the logic low level (Not shown) according to the logic level of the first group (CA <1: 3>) and the second group (CA <4: 5>).

제2 내부회로(22)의 메모리회로(미도시)는 라이트신호(미도시)에 응답하여 제2 패드회로(23)의 패드(P2)를 통해 제2 입출력라인(IO2)을 통해 입력되는 데이터(DQ)를 저장한다. The memory circuit (not shown) of the second internal circuit 22 receives the data input through the second input / output line IO2 through the pad P2 of the second pad circuit 23 in response to a write signal (not shown) (DQ).

이때, 제2 내부회로(22)의 ODT회로(미도시)는 제1 랭크(10)로부터 입력되는 제1 저항값(RTT<1>)에 의해 제2 입출력라인(IO2)에 실리는 신호의 반사 및 왜곡을 방지함으로써 신호 신뢰성을 개선할 수 있다.At this time, the ODT circuit (not shown) of the second internal circuit 22 is turned on by the first resistance value RTT <1> input from the first rank 10, It is possible to improve the signal reliability by preventing reflection and distortion.

즉, 제2 랭크(20)는 파워다운동작 중 라이트동작을 수행한다. That is, the second rank 20 performs the write operation during the power-down operation.

이와 같이 구성되는 본 발명의 일 실시예에 따른 집적회로는 랭크별로 파워다운동작 중 커맨드어드레스의 특정 그룹의 로직레벨에 따라 온다이터미네이션동작을 선택적으로 수행할 수 있다. The integrated circuit according to an exemplary embodiment of the present invention may selectively perform an on-die termination operation according to a logic level of a specific group of command addresses during a power-down operation for each rank.

앞서, 도 1 내지 도 11에서 살펴본 집적회로는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.1 to 11 may be applied to an electronic system including a memory system, a graphics system, a computing system, a mobile system, and the like. 12, an electronic system 1000 according to an embodiment of the present invention includes a data storage unit 1001, a memory controller 1002, a buffer memory 1003, and an input / output interface 1004 .

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 데이터저장부(1001)는 외부에서 입력되는 데이터에 관계없이 내부적으로 설정된 논리레벨을 갖는 내부데이터를 생성하고, 내부데이터를 메모리셀어레이에 저장하는 초기화동작을 수행할 수 있다. 한편, 데이터저장부(1001)는 데이터의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로는 데이터저장부(1001)의 초기화동작 시 동작하지 않도록 설정될 수 있다. 또한, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.The data storage unit 1001 stores data applied from the memory controller 1002 in accordance with a control signal from the memory controller 1002, reads the stored data, and outputs the read data to the memory controller 1002. The data storage unit 1001 may include the second semiconductor device 2 shown in FIG. The data storage unit 1001 may generate internal data having a logic level set internally regardless of data input from the outside and perform an initialization operation of storing the internal data in the memory cell array. Meanwhile, the data storage unit 1001 may include an on die termination circuit (not shown) for preventing data distortion. The on-die termination circuit may be set not to operate in the initializing operation of the data storage unit 1001. In addition, the data storage unit 1001 may include a non-volatile memory that can continuously store data even if the power is turned off. The non-volatile memory may be a non-volatile memory such as a NOR flash memory, a PRAM, a Resistive Random Access Memory (RRAM), a Spin Transfer Torque Random Memory Access Memory (STTRAM), and Magnetic Random Access Memory (MRAM).

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 메모리컨트롤러(1002)는 데이터 및 데이터를 스트로빙하기 위한 스트로빙신호를 데이터저장부(1001)에 인가할 수 있다. 메모리컨트롤러(1002)에서 인가되는 스트로빙신호는 데이터저장부(1001)의 초기화동작 시 토글링되지 않고, 초기화동작이 종료된 후 토글링되도록 설정될 수 있다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.The memory controller 1002 decodes a command applied from an external device (host device) through the input / output interface 1004 and controls data input / output to the data storage unit 1001 and the buffer memory 1003 according to the decoded result . The memory controller 1002 may include the first semiconductor device 1 shown in Fig. The memory controller 1002 may apply a strobe signal for strobing data and data to the data storage unit 1001. [ The strobe signal applied from the memory controller 1002 is not toggled in the initialization operation of the data storage unit 1001 and can be set to toggle after the initialization operation is completed. Although the memory controller 1002 is shown as one block in Fig. 9, the memory controller 1002 can be configured independently of a controller for controlling the nonvolatile memory and a controller for controlling the buffer memory 1003, which is a volatile memory have.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.The buffer memory 1003 may temporarily store data to be processed in the memory controller 1002, that is, data to be input to and output from the data storage unit 1001. [ The buffer memory 1003 can store data applied from the memory controller 1002 according to a control signal. The buffer memory 1003 reads the stored data and outputs it to the memory controller 1002. The buffer memory 1003 may include a volatile memory such as a dynamic random access memory (DRAM), a mobile DRAM, and a static random access memory (SRAM).

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.The input / output interface 1004 provides a physical connection between the memory controller 1002 and an external device (host) so that the memory controller 1002 can receive control signals for data input / output from external devices and exchange data with external devices It will help. The input / output interface 1004 may include one of various interface protocols such as USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI,

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다. The electronic system 1000 can be used as an auxiliary storage device or an external storage device of the host apparatus. The electronic system 1000 may include a hard disk such as a solid state disk (SSD), a USB memory (Universal Serial Bus Memory), a secure digital (SD) card, a mini Secure Digital card (mSD) A micro SD card, a Secure Digital High Capacity (SDHC) card, a Memory Stick Card, a Smart Media Card (SM), a Multi Media Card (MMC) , An embedded multimedia card (eMMC), a compact flash (CF) card, and the like.

1. 제1 반도체장치 2. 제2 반도체장치
10. 제1 랭크 11. 제1 플래그신호생성회로
12. 제1 내부회로 13. 제1 패드회로
20. 제2 랭크 21. 제2 플래그신호생성회로
22. 제2 내부회로 23. 제2 패드회로
110. 동기화회로 120. 인에이블신호생성회로
121. 제1 제어신호생성회로 122. 제2 제어신호생성회로
123. 논리회로 130. 리셋신호생성회로
140. 플래그신호출력회로 141. 구동신호생성회로
142. 래치회로 200. 커맨드생성회로
210. 제1 커맨드생성회로 211. 내부커맨드생성회로
212. 전달신호생성회로 213. 신호전달회로
214. 파워다운종료신호생성회로 300. 메모리회로
400. 저항값설정회로 500. ODT회로1. First semiconductor device 2. Second semiconductor device
10. First Rank 11. First Flag Signal Generation Circuit
12. First internal circuit 13. First pad circuit
20. Second Rank 21. Second Flag Signal Generation Circuit
22. Second internal circuit 23. Second pad circuit
110. Synchronization circuit 120. Enable signal generation circuit
121. First control signal generation circuit 122. Second control signal generation circuit
123. Logic circuit 130. Reset signal generation circuit
140. Flag signal output circuit 141. Drive signal generation circuit
142. Latch circuit 200. Command generation circuit
210. First command generation circuit 211. Internal command generation circuit
212. Transfer signal generation circuit 213. Signal transfer circuit
214. Power down termination signal generation circuit 300. Memory circuit
400. Resistance value setting circuit 500. ODT circuit

Claims (20)

칩선택신호 및 커맨드어드레스를 출력하는 제1 반도체장치; 및
상기 칩선택신호 및 상기 커맨드어드레스에 응답하여 파워다운동작에 진입하고, 상기 파워다운동작 중 상기 커맨드어드레스에 포함된 제1 그룹의 입력을 차단하며, 상기 커맨드어드레스에 포함된 제2 그룹의 조합에 따라 온다이터미네이션동작을 선택적으로 수행하는 제2 반도체장치를 포함하는 집적회로.
A first semiconductor device for outputting a chip selection signal and a command address; And
Down operation in response to the chip select signal and the command address and interrupts a first group of inputs included in the command address during the power down operation, And a second semiconductor device that selectively performs the termination operation.
제 1 항에 있어서, 상기 제2 반도체장치는 상기 파워다운동작 중 상기 커맨드어드레스에 포함된 제2 그룹의 로직레벨이 제1 설정조합인 경우 상기 온다이터미네이션동작을 수행하고, 상기 커맨드어드레스에 포함된 제2 그룹의 로직레벨이 상기 제1 설정조합이 아닌 경우 상기 온다이터미네이션동작을 수행하지 않는 집적회로.
2. The semiconductor device according to claim 1, wherein the second semiconductor device performs the on-die termination operation when the logic level of the second group included in the command address during the power-down operation is a first set combination, And does not perform the on-die termination operation if the logic level of the second group is not the first set combination.
제 1 항에 있어서, 상기 제2 반도체장치는 상기 커맨드어드레스의 제3 그룹의 조합이 제2 설정조합인 경우 상기 파워다운동작에 진입하고, 상기 제2 반도체장치는 상기 파워다운동작 중 상기 커맨드어드레스의 제3 그룹의 조합이 제3 설정조합인 경우 상기 파워다운동작을 종료하는 집적회로.
The semiconductor device according to claim 1, wherein the second semiconductor device enters the power-down operation when the combination of the third group of command addresses is a second set combination, and the second semiconductor device enters the command address And the third group of the first set combination is a third set combination.
제 1 항에 있어서, 상기 제2 반도체장치는
파워다운신호에 응답하여 상기 커맨드어드레스의 제2 그룹이 제1 설정조합인 경우 인에이블되는 플래그신호를 생성하는 플래그신호생성회로; 및
상기 칩선택신호 및 상기 플래그신호에 응답하여 상기 파워다운동작에 진입하고, 상기 파워다운동작 중 상기 커맨드어드레스에 포함된 제1 그룹의 입력을 차단하며, 상기 커맨드어드레스의 제2 그룹의 조합에 따라 상기 온다이터미네이션동작을 수행하여 설정된 저항값으로 패드를 구동하는 내부회로를 포함하는 집적회로.
The semiconductor device according to claim 1, wherein the second semiconductor device
A flag signal generating circuit for generating a flag signal in response to the power down signal when the second group of the command addresses is the first set combination; And
Down operation in response to the chip select signal and the flag signal and interrupts a first group of inputs included in the command address during the power down operation, And an internal circuit that performs the on-die termination operation to drive the pad with the set resistance value.
제 4 항에 있어서, 상기 플래그신호생성회로는
전달파워다운신호에 응답하여 클럭에 동기되어 상기 커맨드어드레스의 제2 그룹으로부터 생성되는 전달커맨드어드레스가 상기 제1 설정조합인 경우 인에이블되는 인에이블신호를 생성하는 인에이블신호생성회로;
상기 커맨드어드레스의 제3 그룹이 제3 설정조합인 경우 인에이블되는 파워다운종료신호에 응답하여 인에이블되는 리셋신호를 생성하는 리셋신호생성회로; 및
상기 인에이블신호에 응답하여 인에이블되고, 상기 리셋신호에 응답하여 디스에이블되는 상기 플래그신호를 생성하는 플래그신호출력회로를 포함하는 집적회로.
The apparatus as claimed in claim 4, wherein the flag signal generating circuit
An enable signal generating circuit for generating an enable signal which is synchronized with a clock in response to a transfer power down signal and is enabled when a transfer command address generated from a second group of the command addresses is the first set combination;
A reset signal generation circuit for generating a reset signal that is enabled in response to a power down termination signal enabled when the third group of command addresses is a third set combination; And
And a flag signal output circuit that is enabled in response to the enable signal and generates the flag signal disabled in response to the reset signal.
제 4 항에 있어서, 상기 내부회로는
상기 플래그신호에 응답하여 상기 커맨드어드레스에 포함된 제1 그룹의 입력을 차단하고, 상기 커맨드어드레스에 포함된 제2 및 제3 그룹의 로직레벨에 따라 상기 파워다운신호, 터미네이션라이트신호 및 터미네이션리드신호를 생성하는 커맨드생성회로;
상기 터미네이션라이트신호 및 상기 터미네이션리드신호에 응답하여 설정된 저항값을 출력하는 저항값설정회로; 및
상기 저항값에 따라 설정되는 구동력으로 상기 패드를 구동하는 ODT회로를 포함하는 집적회로.
5. The semiconductor device according to claim 4, wherein the internal circuit
Termination write signal and a termination read signal in response to the flag signal; and the power-down signal, the termination write signal, and the termination lead signal in accordance with the logic levels of the second and third groups included in the command address, A command generating circuit for generating a command;
A resistance value setting circuit for outputting a resistance value set in response to the termination write signal and the termination read signal; And
And an ODT circuit for driving the pad with driving force set in accordance with the resistance value.
제 6 항에 있어서, 상기 커맨드생성회로는 상기 커맨드어드레스에 포함된 제3 그룹이 제3 설정조합인 경우 인에이블되는 파워다운종료신호를 생성하는 집적회로.
7. The integrated circuit of claim 6, wherein the command generation circuit generates a power down termination signal that is enabled when the third group included in the command address is a third set combination.
제 6 항에 있어서, 상기 저항값은 입출력라인의 저항값에 따라 상기 패드를 구동하는 구동력을 조절하기 위하여 모드레지스터셋으로부터 설정되는 집적회로.
The integrated circuit of claim 6, wherein the resistance value is set from a mode register set to adjust a driving force for driving the pad according to a resistance value of an input / output line.
제1 및 제2 칩선택신호 및 커맨드어드레스를 출력하는 제1 반도체장치; 및
제1 랭크 및 제2 랭크를 포함하고, 상기 제1 랭크는 상기 제1 칩선택신호에 응답하여 상기 커맨드어드레스에 포함된 제1 그룹의 조합에 따라 온다이터미네이션동작을 수행하고, 상기 제2 랭크는 상기 제2 칩선택신호에 응답하여 상기 커맨드어드레스에 포함된 제1 그룹의 조합에 따라 노멀동작을 수행하는 제2 반도체장치를 포함하는 집적회로.
A first semiconductor device for outputting first and second chip select signals and a command address; And
Wherein the first rank and the second rank perform an onetime termination operation in accordance with a combination of the first group included in the command address in response to the first chip select signal, And a second semiconductor device that performs a normal operation in accordance with the combination of the first group included in the command address in response to the second chip select signal.
제 9 항에 있어서, 상기 제1 랭크와 상기 제2 랭크는 상기 커맨드어드레스를 공유하는 집적회로.
10. The integrated circuit of claim 9, wherein the first rank and the second rank share the command address.
제 9 항에 있어서, 상기 제1 랭크는 상기 제1 칩선택신호 및 상기 커맨드어드레스에 응답하여 상기 파워다운동작에 진입하고, 상기 파워다운동작 중 상기 커맨드어드레스에 포함된 제2 그룹의 입력을 차단하며, 상기 파워다운동작 중 상기 커맨드어드레스의 제3 그룹의 조합에 따라 상기 파워다운동작을 종료하는 집적회로.
10. The semiconductor memory device according to claim 9, wherein the first rank enters the power-down operation in response to the first chip select signal and the command address, and interrupts a second group of inputs included in the command address during the power- And terminates the power down operation according to a combination of the third group of the command addresses during the power down operation.
제 9 항에 있어서, 상기 제1 랭크는 상기 파워다운동작 중 상기 커맨드어드레스에 포함된 제1 그룹의 로직레벨이 제1 설정조합인 경우 상기 온다이터미네이션동작을 수행하고, 상기 커맨드어드레스에 포함된 제1 그룹의 로직레벨이 상기 제1 설정조합이 아닌 경우 상기 온다이터미네이션동작을 수행하지 않는 집적회로.
10. The semiconductor memory device according to claim 9, wherein the first rank performs the on-die termination operation when the logic level of the first group included in the command address during the power-down operation is a first set combination, And does not perform the on-die termination operation if the logic level of one group is not the first set combination.
제 9 항에 있어서, 상기 제1 랭크는 상기 커맨드어드레스의 제3 그룹의 조합이 제2 설정조합인 경우 상기 파워다운동작에 진입하고, 상기 파워다운동작 중 상기 커맨드어드레스의 제3 그룹의 조합이 제3 설정조합인 경우 상기 파워다운동작을 종료하는 집적회로.
10. The method according to claim 9, wherein the first rank enters the power down operation when the combination of the third group of command addresses is the second set combination, and the combination of the third group of the command addresses during the power down operation And terminates the power down operation if the third set combination.
제 9 항에 있어서, 상기 제2 랭크는 상기 제2 칩선택신호에 응답하여 상기 커맨드어드레스에 포함된 제2 및 제3 그룹을 입력 받아 노멀동작을 수행하는 집적회로.
10. The integrated circuit of claim 9, wherein the second rank receives the second and third groups included in the command address in response to the second chip select signal and performs a normal operation.
제 9 항에 있어서, 상기 제1 랭크는
제1 파워다운신호에 응답하여 상기 커맨드어드레스의 제1 그룹이 제1 설정조합인 경우 인에이블되는 제1 플래그신호를 생성하는 제1 플래그신호생성회로; 및
상기 제1 칩선택신호 및 상기 제1 플래그신호에 응답하여 상기 파워다운동작에 진입하고, 상기 파워다운동작 중 상기 커맨드어드레스에 포함된 제2 그룹의 입력을 차단하며, 상기 커맨드어드레스의 제3 그룹의 조합에 따라 상기 온다이터미네이션동작을 수행하여 설정된 저항값으로 제1 패드회로를 구동하는 제1 내부회로를 포함하는 집적회로.
10. The method of claim 9, wherein the first rank
A first flag signal generating circuit responsive to a first power down signal to generate a first flag signal that is enabled when the first group of command addresses is a first set combination; And
Down operation in response to the first chip select signal and the first flag signal and interrupts a second group of inputs included in the command address during the power down operation, And a first internal circuit that performs the on-die termination operation according to a combination of the first internal circuit and the second internal circuit and drives the first pad circuit with the set resistance value.
제 15 항에 있어서, 상기 제1 플래그신호생성회로는
제1 전달파워다운신호에 응답하여 클럭에 동기되어 상기 커맨드어드레스의 제1 그룹으로부터 생성되는 제1 전달커맨드어드레스가 상기 제1 설정조합인 경우 인에이블되는 제1 인에이블신호를 생성하는 제1 인에이블신호생성회로;
상기 커맨드어드레스의 제3 그룹이 제3 설정조합인 경우 인에이블되는 제1 파워다운종료신호에 응답하여 인에이블되는 제1 리셋신호를 생성하는 제1 리셋신호생성회로; 및
상기 제1 인에이블신호에 응답하여 인에이블되고, 상기 제1 리셋신호에 응답하여 디스에이블되는 상기 제1 플래그신호를 생성하는 제1 플래그신호출력회로를 포함하는 집적회로.
16. The apparatus of claim 15, wherein the first flag signal generation circuit
A first enable signal that is enabled in response to a first transmit power down signal when the first transmit command address synchronized to the clock and generated from the first group of command addresses is the first set combination; An enable signal generating circuit;
A first reset signal generation circuit for generating a first reset signal that is enabled in response to a first power down termination signal that is enabled when the third group of command addresses is a third set combination; And
And a first flag signal output circuit that is enabled in response to the first enable signal and generates the first flag signal disabled in response to the first reset signal.
제 15 항에 있어서, 상기 제1 내부회로는
상기 제1 플래그신호에 응답하여 상기 커맨드어드레스에 포함된 제2 그룹의 입력을 차단하고, 상기 커맨드어드레스에 포함된 제1 및 제3 그룹의 로직레벨에 따라 상기 제1 파워다운신호, 터미네이션라이트신호 및 터미네이션리드신호를 생성하는 제1 커맨드생성회로;
상기 터미네이션라이트신호 및 상기 터미네이션리드신호에 응답하여 설정된 저항값을 출력하는 저항값설정회로; 및
상기 저항값에 따라 설정되는 구동력으로 상기 제1 패드회로를 구동하는 ODT회로를 포함하는 집적회로.
16. The semiconductor device according to claim 15, wherein the first internal circuit
In response to the first flag signal, blocks an input of a second group included in the command address and outputs the first power down signal, the termination light signal, and the second power down signal in accordance with logic levels of first and third groups included in the command address, And a first command generation circuit for generating a termination read signal;
A resistance value setting circuit for outputting a resistance value set in response to the termination write signal and the termination read signal; And
And an ODT circuit for driving the first pad circuit with a driving force set in accordance with the resistance value.
제 9 항에 있어서, 상기 제2 랭크는
제2 파워다운신호에 응답하여 상기 커맨드어드레스의 제1 그룹이 기 설정된 조합인 경우 인에이블되는 제2 플래그신호를 생성하는 제2 플래그신호생성회로; 및
상기 제2 칩선택신호 및 상기 제2 플래그신호에 응답하여 상기 노멀동작에 진입하고, 상기 노멀동작 중 상기 커맨드어드레스에 포함된 제2 및 제3 그룹으로부터 노멀동작 용 라이트신호 및 리드신호를 생성하며, 제2 패드회로를 통해 데이터를 입출력하는 제2 내부회로를 포함하는 집적회로.
10. The method of claim 9, wherein the second rank
A second flag signal generating circuit for generating a second flag signal which is enabled when the first group of the command addresses is a predetermined combination in response to a second power down signal; And
Enters the normal operation in response to the second chip selection signal and the second flag signal and generates a normal operation write signal and a read signal from the second and third groups included in the command address during the normal operation And a second internal circuit for inputting / outputting data through a second pad circuit.
제 18 항에 있어서, 상기 제2 플래그신호생성회로는
제2 전달파워다운신호에 응답하여 클럭에 동기되어 상기 커맨드어드레스의 제1 그룹으로부터 생성되는 제2 전달커맨드어드레스가 상기 제1 설정조합인 경우 인에이블되는 제2 인에이블신호를 생성하는 제2 인에이블신호생성회로;
상기 커맨드어드레스의 제3 그룹이 제3 설정조합인 경우 인에이블되는 제2 파워다운종료신호에 응답하여 인에이블되는 제2 리셋신호를 생성하는 제2 리셋신호생성회로; 및
상기 제2 인에이블신호에 응답하여 인에이블되고, 상기 제2 리셋신호에 응답하여 디스에이블되는 상기 제2 플래그신호를 생성하는 제2 플래그신호출력회로를 포함하는 집적회로.
19. The apparatus of claim 18, wherein the second flag signal generation circuit
And a second enable signal that is enabled in response to a second transmit power down signal when the second transmit command address synchronized with the clock and generated from the first group of command addresses is the first set combination, An enable signal generating circuit;
A second reset signal generation circuit for generating a second reset signal that is enabled in response to a second power down termination signal that is enabled when the third group of command addresses is a third set combination; And
And a second flag signal output circuit that is enabled in response to the second enable signal and generates the second flag signal disabled in response to the second reset signal.
제 18 항에 있어서, 상기 제2 내부회로는
상기 커맨드어드레스에 포함된 제2 그룹으로부터 상기 제2 파워다운신호를 생성화고, 상기 제2 플래그신호에 응답하여 상기 커맨드어드레스에 포함된 제2 및 제3 그룹으로부터 상기 라이트신호 및 상기 리드신호를 생성하는 제2 커맨드생성회로; 및
상기 라이트신호 및 상기 리드신호에 응답하여 제2 패드회로를 통해 상기 데이터를 입출력하는 메모리회로를 포함하는 집적회로.19. The semiconductor device according to claim 18, wherein the second internal circuit
Generating the second power down signal from a second group included in the command address and generating the write signal and the read signal from the second and third groups included in the command address in response to the second flag signal A second command generation circuit for generating a second command; And
And a memory circuit for inputting and outputting the data through the second pad circuit in response to the write signal and the read signal.
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