KR102638788B1 - Semiconductor device and semiconductor system - Google Patents

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Abstract

반도체시스템은 리셋신호, 커맨드어드레스 및 데이터를 출력하는 제1 반도체장치 및 상기 리셋신호에 응답하여 생성되는 개시신호에 의해 초기화동작을 수행하기 위한 내부커맨드, 내부어드레스 및 내부데이터를 생성하고, 상기 내부커맨드 및 상기 내부어드레스에 의해 선택되는 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 반도체장치를 포함한다.The semiconductor system generates internal commands, internal addresses, and internal data for performing an initialization operation by a first semiconductor device that outputs a reset signal, a command address, and data, and a start signal generated in response to the reset signal, and the internal and a second semiconductor device that stores the internal data in a plurality of memory cells selected by a command and the internal address.

Figure R1020160098422
Figure R1020160098422

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}Semiconductor device and semiconductor system {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}

본 발명은 초기화동작을 수행하는 반도체장치 및 반도체시스템에 관한 것이다.The present invention relates to a semiconductor device and semiconductor system that performs an initialization operation.

반도체장치가 동작을 시작하기 위해서는 내부의 설정값들이 초기값으로 유지되어 있어야만 정상적인 동작이 가능해진다. 따라서, 반도체장치의 동작을 시작하기 위한 초기화동작은 매우 중요한 의미를 갖는다.In order for a semiconductor device to start operating, normal operation is possible only when internal settings are maintained at their initial values. Therefore, the initialization operation to start the operation of the semiconductor device has a very important meaning.

반도체장치와 같이 많은 기능을 포함하고 있는 칩들은 올바른 동작을 위해서 초기 조건이 정해져 있어야 하는 회로를 다수 구비하고 있으며, 초기화동작은 칩이 동작하기 전에 이루어져야 한다. Chips that contain many functions, such as semiconductor devices, have many circuits that must have initial conditions set for correct operation, and an initialization operation must be performed before the chip operates.

또한, 반도체장치는 동작 모드에 따라 데이터를 저장하고 이를 출력하기 위한 장치이다. 예를 들면, 컨트롤러 등에서 데이터를 요구하게 되면, 반도체장치는 입력된 어드레스에 대응하는 메모리셀의 데이터를 출력하는 리드 동작을 수행하거나, 어드레스에 대응하는 메모리셀에 데이터를 저장하는 라이트 동작을 수행한다.Additionally, a semiconductor device is a device that stores data and outputs it according to the operation mode. For example, when a controller, etc. requests data, the semiconductor device performs a read operation to output data from a memory cell corresponding to the input address, or a write operation to store data in a memory cell corresponding to the address. .

본 발명은 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리셀에 동일한 로직레벨의 내부데이터를 저장함으로써 다수의 메모리셀을 초기화하는 반도체장치 및 반도체시스템을 제공한다. The present invention is a semiconductor device that initializes multiple memory cells by internally generating a periodic signal during the initialization operation, generating internal commands, internal addresses, and internal data using the periodic signal, and storing internal data of the same logic level in multiple memory cells. Provides devices and semiconductor systems.

이를 위해 본 발명은 리셋신호, 커맨드어드레스 및 데이터를 출력하는 제1 반도체장치 및 상기 리셋신호에 응답하여 생성되는 개시신호에 의해 초기화동작을 수행하기 위한 내부커맨드, 내부어드레스 및 내부데이터를 생성하고, 상기 내부커맨드 및 상기 내부어드레스에 의해 선택되는 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.To this end, the present invention generates an internal command, an internal address, and internal data for performing an initialization operation by a first semiconductor device that outputs a reset signal, a command address, and data, and a start signal generated in response to the reset signal, A semiconductor system including a second semiconductor device storing the internal data in a plurality of memory cells selected by the internal command and the internal address.

또한, 본 발명은 초기화동작 시 레벨천이하는 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호를 생성하고, 상기 리셋신호의 레벨천이시점에 인에이블되는 개시신호를 생성하는 개시신호생성회로, 상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 내부어드레스 및 내부커맨드를 생성하고, 기 설정된 로직레벨을 갖는 내부데이터를 생성하는 초기화동작제어회로를 포함하는 반도체장치를 제공한다.In addition, the present invention includes a start signal generation circuit that generates a periodic signal including a pulse that occurs periodically in response to a reset signal that changes level during an initialization operation, and generates a start signal that is enabled at the time of the level change of the reset signal. , A semiconductor device including an initialization operation control circuit that generates internal addresses and internal commands that are sequentially counted in response to pulses of the periodic signal during the enable period of the start signal, and generates internal data with a preset logic level. provides.

본 발명에 의하면 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리셀에 내부데이터를 저장함으로써 다수의 메모리셀을 초기화할 수 있는 효과가 있다. According to the present invention, during the initialization operation, a periodic signal is internally generated, internal commands, internal addresses, and internal data are generated by the periodic signal, and the internal data is stored in a plurality of memory cells, thereby achieving the effect of initializing a plurality of memory cells. there is.

도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체시스템에 포함된 개시신호생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 3 은 도 1에 도시된 반도체시스템에 포함된 개시신호생성회로의 또 다른 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 4 는 도 1에 도시된 반도체시스템에 포함된 초기화동작제어회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 내부신호생성회로에 포함된 데이터생성회로의 일 실시예에 따른 내부 구성을 도시한 회로도이다.
도 6 은 도 4에 도시된 내부신호생성회로에 포함된 데이터생성회로의 다른 실시예에 따른 내부 구성을 도시한 회로도이다.
도 7 은 도 4에 도시된 내부신호생성회로에 포함된 데이터생성회로의 또 다른 실시예에 따른 내부 구성을 도시한 회로도이다.
도 8 은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 9 는 본 발명의 또 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 10 은 도 1 내지 도 9에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
도 11 은 도 1 내지 도 9에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 도면이다.1 is a block diagram showing the configuration of a semiconductor system according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the internal configuration of a start signal generation circuit included in the semiconductor system shown in FIG. 1 according to an embodiment.
FIG. 3 is a block diagram showing the internal configuration of a start signal generation circuit included in the semiconductor system shown in FIG. 1 according to another embodiment.
FIG. 4 is a block diagram showing the internal configuration of an initialization operation control circuit included in the semiconductor system shown in FIG. 1 according to an embodiment.
FIG. 5 is a circuit diagram showing the internal configuration of a data generation circuit included in the internal signal generation circuit shown in FIG. 4 according to an embodiment.
FIG. 6 is a circuit diagram showing the internal configuration of a data generation circuit included in the internal signal generation circuit shown in FIG. 4 according to another embodiment.
FIG. 7 is a circuit diagram showing the internal configuration of a data generation circuit included in the internal signal generation circuit shown in FIG. 4 according to another embodiment.
Figure 8 is a timing diagram for explaining the operation of a semiconductor system according to an embodiment of the present invention.
Figure 9 is a block diagram showing the configuration of a semiconductor device according to another embodiment of the present invention.
FIG. 10 is a diagram illustrating the configuration of an electronic system to which the semiconductor device and semiconductor system shown in FIGS. 1 to 9 are applied according to an embodiment.
FIG. 11 is a diagram illustrating the configuration of another embodiment of an electronic system to which the semiconductor device and semiconductor system shown in FIGS. 1 to 9 are applied.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail through examples. These examples are only for illustrating the present invention, and the scope of rights protection of the present invention is not limited by these examples.

도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 개시신호생성회로(10), 초기화동작제어회로(20) 및 메모리영역(30)을 포함할 수 있다. As shown in FIG. 1, a semiconductor system according to an embodiment of the present invention may include a first semiconductor device 1 and a second semiconductor device 2. The second semiconductor device 2 may include a start signal generation circuit 10, an initialization operation control circuit 20, and a memory area 30.

제1 반도체장치(1)는 리셋신호(RST), 제1 내지 제N 커맨드어드레스(CA<1:N>), 데이터(DQ) 및 스트로브신호(DQS)를 출력할 수 있다. 리셋신호(RST)는 반도체장치의 초기화동작에 진입하기 위해 인에이블되는 신호로 설정될 수 있다. 리셋신호(RST)는 반도체장치에서 사용되는 전원전압이 외부 전원의 레벨을 따라 목표 레벨에 도달하는 파워업구간 이후 인에이블되는 신호로 설정될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>)의 비트수 N은 자연수로 설정될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 일부 비트는 반도체장치의 동작을 제어하기 위한 커맨드를 포함할 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 또 다른 일부 비트는 반도체장치의 메모리셀을 선택하기 위한 어드레스를 포함할 수 있다. 데이터(DQ)는 하나의 신호로 도시되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다. 스트로브신호(DQS)는 데이터(DQ)를 스트로빙하기 위한 신호로 설정될 수 있다. The first semiconductor device 1 may output a reset signal (RST), first to Nth command addresses (CA<1:N>), data (DQ), and a strobe signal (DQS). The reset signal (RST) may be set as an enable signal to enter the initialization operation of the semiconductor device. The reset signal (RST) may be set as a signal that is enabled after a power-up period in which the power supply voltage used in the semiconductor device reaches the target level according to the level of the external power supply. The first to Nth command addresses (CA<1:N>) and data (DQ) may be transmitted through lines through which at least one of an address, command, and data is transmitted. The number of bits N of the first to Nth command addresses (CA<1:N>) may be set to a natural number. Some bits of the first to Nth command addresses (CA<1:N>) may include commands for controlling the operation of the semiconductor device. Another bit of the first to Nth command addresses (CA<1:N>) may include an address for selecting a memory cell of the semiconductor device. Data (DQ) is shown as one signal, but may be set to a variety of bits depending on the embodiment. The strobe signal (DQS) can be set as a signal for strobing data (DQ).

본 발명의 일실시예에 따른 제1 반도체장치(1)는 데이터(DQ)를 데이터버스를 통해 제2 반도체장치(2)로 전송할 수 있다. 제1 반도체장치(1)는 초기화동작 시 데이터(DQ)를 제2 반도체장치(2)로 전송하지 않을 수 있다. 제1 반도체장치(1)는 스트로브신호(DQS)를 제2 반도체장치(2)로 전송할 수 있다. 스트로브신호(DQS)는 초기화동작 시 토글링되지 않을 수 있다. 제1 반도체장치(1)는 초기화동작 시 클럭(미도시)으로부터 라이트리커버리타임(tWR)을 계산할 수 있다. 라이트리커버리타임(tWR)은 마지막 데이터(DQ)의 출력시점으로부터 프리차지동작 시점까지로 설정될 수 있다.The first semiconductor device 1 according to an embodiment of the present invention can transmit data (DQ) to the second semiconductor device 2 through a data bus. The first semiconductor device 1 may not transmit data (DQ) to the second semiconductor device 2 during an initialization operation. The first semiconductor device 1 may transmit a strobe signal (DQS) to the second semiconductor device 2. The strobe signal (DQS) may not toggle during initialization. The first semiconductor device 1 may calculate the light recovery time (tWR) from a clock (not shown) during an initialization operation. The light recovery time (tWR) can be set from the output time of the last data (DQ) to the time of the precharge operation.

개시신호생성회로(10)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성하고, 리셋신호(RST)에 응답하여 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(10)는 초기화동작에 진입하기 위해 리셋신호(RST)가 인에이블되는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 개시신호생성회로(10)는 초기화동작에 진입하기 위해 리셋신호(RST)가 레벨천이하는 시점부터 내부어드레스(IADD<1:J>)의 모든비트가 카운팅되는 시점까지 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(10)에서 개시신호(WSTR)를 생성하는 동작은 후술하는 구성을 통해 구체적으로 설명하도록 한다. The start signal generation circuit 10 generates a periodic signal (OSC) including a pulse that occurs periodically in response to the reset signal (RST), and generates a start signal (WSTR) that is enabled in response to the reset signal (RST). can be created. The start signal generation circuit 10 may generate a periodic signal (OSC) including pulses that occur periodically when the reset signal (RST) is enabled to enter an initialization operation. The start signal generation circuit 10 generates a start signal (WSTR) that is enabled from the point when the reset signal (RST) changes level to the point when all bits of the internal address (IADD<1:J>) are counted to enter the initialization operation. ) can be created. The operation of generating the start signal WSTR in the start signal generation circuit 10 will be described in detail through the configuration described later.

초기화동작제어회로(20)는 개시신호(WSTR) 및 주기신호(OSC)에 응답하여 초기화동작을 위한 제1 내지 제J 내부어드레스(IADD<1:J>), 제1 내지 제K 내부커맨드(ICMD<1:K>) 및 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(20)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 내부어드레스(IADD<1:J>) 및 제1 내지 제K 내부커맨드(ICMD<1:K>)를 생성할 수 있다. 초기화동작제어회로(20)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(20)는 개시신호(WSTR)의 인에이블 구간 동안 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)의 입력을 차단할 수 있다. 초기화동작제어회로(20)는 초기화동작 이후 스트로브신호(DQS)에 동기되어 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 제1 내지 제J 내부어드레스(IADD<1:J>) 및 제1 내지 제K 내부커맨드(ICMD<1:K>)의 비트 수 J, K는 자연수 N보다 작은 자연수로 설정될 수 있다. 내부데이터(ID)는 하나의 신호로 도시되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다. In response to the start signal (WSTR) and the period signal (OSC), the initialization operation control circuit 20 generates the first to Jth internal addresses (IADD<1:J>) and the first to Kth internal commands for the initialization operation ( ICMD<1:K>) and internal data (ID) can be created. The initialization operation control circuit 20 sequentially counts the first to J internal addresses (IADD<1:J>) and the first in response to the pulse of the periodic signal (OSC) during the enable period of the start signal (WSTR). The through Kth internal commands (ICMD<1:K>) can be generated. The initialization operation control circuit 20 may generate internal data (ID) having a preset logic level in response to the pulse of the periodic signal (OSC) during the enable period of the start signal (WSTR). The initialization operation control circuit 20 may block input of the first to Nth command addresses (CA<1:N>) and data (DQ) during the enable period of the start signal (WSTR). After the initialization operation, the initialization operation control circuit 20 is synchronized with the strobe signal (DQS) and can transmit the data (DQ) as internal data (ID). The number of bits J and K of the first to J internal addresses (IADD<1:J>) and the first to K internal commands (ICMD<1:K>) may be set to natural numbers smaller than the natural number N. Internal data (ID) is shown as a single signal, but may be set to a variety of bits depending on the embodiment.

메모리영역(30)은 다수의 메모리셀을 포함하고, 제1 내지 제K 내부커맨드(ICMD<1:K>)에 응답하여 제1 내지 제J 내부어드레스(IADD<1:J>)에 의해 선택되는 다수의 메모리셀에 내부데이터(ID)를 저장할 수 있다. 메모리영역(30)은 실시예에 따라 비휘발성 메모리장치 또는 휘발성 메모리장치로 구현될 수 있다. 다수의 메모리셀에 저장되는 내부데이터(ID)는 초기화동작 중 동일한 로직레벨로 저장될 수 있다. 내부데이터(ID)의 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다. The memory area 30 includes a plurality of memory cells and is selected by the first to Jth internal addresses (IADD<1:J>) in response to the first to Kth internal commands (ICMD<1:K>). Internal data (ID) can be stored in multiple memory cells. The memory area 30 may be implemented as a non-volatile memory device or a volatile memory device depending on the embodiment. Internal data (ID) stored in multiple memory cells may be stored at the same logic level during an initialization operation. The logic level of the internal data (ID) may be set to a logic high level or a logic low level depending on the embodiment.

이와 같이 구성되는 제2 반도체장치(2)는 리셋신호(RST)에 응답하여 생성되는 개시신호(WSTR)에 의해 초기화동작을 수행하기 위한 제1 내지 제K 내부커맨드(ICMD<1:K>), 제1 내지 제J 내부어드레스(IADD<1:J>) 및 내부데이터(ID)를 생성할 수 있다. 제2 반도체장치(2)는 초기화동작 시 제1 내지 제K 내부커맨드(ICMD<1:K>) 및 제1 내지 제J 내부어드레스(IADD<1:J>)에 의해 선택되는 다수의 메모리셀에 내부데이터(ID)를 저장할 수 있다. 제2 반도체장치(2)는 초기화동작 이후 라이트동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)에 의해 선택되는 다수의 메모리셀에 데이터(DQ)를 저장할 수 있다. 제2 반도체장치(2)는 초기화동작 이후 리드동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)에 의해 선택되는 다수의 메모리셀에 저장된 데이터(DQ)를 출력할 수 있다. The second semiconductor device 2 configured as described above includes first to Kth internal commands (ICMD<1:K>) for performing an initialization operation by the start signal (WSTR) generated in response to the reset signal (RST). , first to J internal addresses (IADD<1:J>) and internal data (ID) can be generated. The second semiconductor device 2 includes a plurality of memory cells selected by the first to Kth internal commands (ICMD<1:K>) and the first to Jth internal addresses (IADD<1:J>) during an initialization operation. Internal data (ID) can be stored in . The second semiconductor device 2 may store data DQ in a plurality of memory cells selected by the first to Nth command addresses (CA<1:N>) during a write operation after the initialization operation. The second semiconductor device 2 may output data (DQ) stored in a plurality of memory cells selected by the first to Nth command addresses (CA<1:N>) during a read operation after the initialization operation.

본 발명의 일 실시예에 따른 제2 반도체장치(2)는 데이터(DQ)의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로(On Die Termination Circuit, 미도시)는 초기화동작 시 턴온되지 않을 수 있다. The second semiconductor device 2 according to an embodiment of the present invention may include an on die termination circuit (not shown) to prevent distortion of data DQ. The On Die Termination Circuit (not shown) may not turn on during the initialization operation.

도 2를 참고하면, 본 발명의 일 실시예에 따른 개시신호생성회로(10)는 오실레이터(11) 및 개시신호구동회로(12)를 포함할 수 있다. 개시신호구동회로(12)는 펄스신호생성회로(121), 개시신호출력회로(122) 및 어드레스감지회로(123)를 포함할 수 있다. Referring to FIG. 2, the start signal generation circuit 10 according to an embodiment of the present invention may include an oscillator 11 and a start signal driving circuit 12. The start signal driving circuit 12 may include a pulse signal generation circuit 121, a start signal output circuit 122, and an address detection circuit 123.

오실레이터(11)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(11)는 리셋신호(RST)가 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(11)는 실시예에 따라 일반적인 링오실레이터 또는 주기신호를 생성하는 다양한 회로로 구현될 수 있다. The oscillator 11 may generate a periodic signal (OSC) including pulses that occur periodically in response to the reset signal (RST). The oscillator 11 may generate a periodic signal (OSC) including pulses that occur periodically when the reset signal (RST) transitions from a logic low level to a logic high level. Depending on the embodiment, the oscillator 11 may be implemented as a general ring oscillator or various circuits that generate periodic signals.

펄스신호생성회로(121)는 주기신호(OSC)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성할 수 있다. 펄스신호생성회로(121)는 주기신호(OSC)의 펄스가 기 설정된 횟수로 입력되는 경우 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성할 수 있다. 기 설정된 구간은 반도체장치의 부트업동작 구간 또는 반도체장치의 내부동작을 제어하는 정보를 설정하는 구간으로 설정될 수 있다. The pulse signal generation circuit 121 may generate a pulse signal (PUL) including a pulse occurring after a preset period in response to the periodic signal (OSC). The pulse signal generation circuit 121 may generate a pulse signal (PUL) including a pulse generated when the pulse of the periodic signal (OSC) is input a preset number of times. The preset section may be set as a boot-up operation section of the semiconductor device or a section for setting information that controls the internal operation of the semiconductor device.

개시신호출력회로(122)는 펄스신호(PUL) 및 감지신호(DET)에 응답하여 초기화동작 구간 동안 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호출력회로(122)는 펄스신호(PUL)의 펄스에 응답하여 인에이블되고 감지신호(DET)에 응답하여 디스에이블되는 개시신호(WSTR)를 생성할 수 있다. The start signal output circuit 122 may generate a start signal (WSTR) that is enabled during the initialization operation period in response to the pulse signal (PUL) and the detection signal (DET). The start signal output circuit 122 may generate a start signal WSTR that is enabled in response to a pulse of the pulse signal PUL and disabled in response to the detection signal DET.

어드레스감지회로(123)는 제1 내지 제J 내부어드레스(IADD<1:J>)를 감지하고 제1 내지 제J 내부어드레스(IADD<1:J>)의 조합이 기 설정된 조합인 경우 인에이블되는 감지신호(DET)를 생성할 수 있다. 어드레스감지회로(123)는 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 발생하는 펄스를 포함하는 감지신호(DET)를 생성할 수 있다. The address detection circuit 123 detects the first to J internal addresses (IADD<1:J>) and is enabled when the combination of the first to J internal addresses (IADD<1:J>) is a preset combination. A detection signal (DET) can be generated. The address detection circuit 123 may generate a detection signal (DET) including a pulse generated when all bits of the first to J internal addresses (IADD<1:J>) are counted.

이와 같이 구성되는 개시신호구동회로(12)는 주기신호에(OSC) 응답하여 인에이블되고 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 디스에이블되는 개시신호(WSTR)를 생성할 수 있다. The start signal driving circuit 12 configured in this way is enabled in response to a periodic signal (OSC) and is disabled when all bits of the first to J internal addresses (IADD<1:J>) are counted. (WSTR) can be created.

도 3을 참고하면, 본 발명의 다른 실시예에 따른 개시신호생성회로(10a)는 오실레이터(13) 및 개시신호구동회로(14)를 포함할 수 있다. 개시신호구동회로(14)는 펄스신호생성회로(141), 개시신호출력회로(142) 및 어드레스감지회로(143)를 포함할 수 있다. Referring to FIG. 3, the start signal generation circuit 10a according to another embodiment of the present invention may include an oscillator 13 and a start signal driving circuit 14. The start signal driving circuit 14 may include a pulse signal generation circuit 141, a start signal output circuit 142, and an address detection circuit 143.

오실레이터(13)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(13)는 리셋신호(RST)라 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(13)는 실시예에 따라 일반적인 링오실레이터 또는 주기신호를 생성하는 다양한 회로로 구현될 수 있다. The oscillator 13 may generate a periodic signal (OSC) including pulses that occur periodically in response to the reset signal (RST). The oscillator 13 may generate a periodic signal (OSC) including a pulse that occurs periodically when the level transitions from a logic low level to a logic high level, called a reset signal (RST). Depending on the embodiment, the oscillator 13 may be implemented as a general ring oscillator or various circuits that generate periodic signals.

펄스신호생성회로(141)는 부트업신호생성회로(1411), 테스트모드신호생성회로(1412) 및 논리회로(1413)를 포함할 수 있다. The pulse signal generation circuit 141 may include a boot-up signal generation circuit 1411, a test mode signal generation circuit 1412, and a logic circuit 1413.

부트업신호생성회로(1411)는 주기신호(OSC)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 부트업신호(BTE)를 생성할 수 있다. 부트업신호생성회로(1411)는 주기신호(OSC)의 펄스가 기 설정된 횟수로 입력되는 경우 발생하는 펄스를 포함하는 부트업신호(BTE)를 생성할 수 있다. 기 설정된 구간은 반도체장치에 포함되는 다수의 퓨즈데이터를 생성하는 부트업동작 구간으로 설정될 수 있다. The boot-up signal generation circuit 1411 may generate a boot-up signal (BTE) including a pulse occurring after a preset period in response to the periodic signal (OSC). The boot-up signal generation circuit 1411 may generate a boot-up signal (BTE) including a pulse generated when the pulse of the periodic signal (OSC) is input a preset number of times. The preset section may be set as a boot-up operation section that generates a plurality of fuse data included in the semiconductor device.

테스트모드신호생성회로(1412)는 모드설정신호(MRS)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 테스트모드신호(TM)를 생성할 수 있다. 기 설정된 구간은 반도체장치의 내부동작을 제어하는 모드레지스터셋(MRS: Mode Register Set)를 설정하기 위한 구간으로 설정될 수 있다. The test mode signal generation circuit 1412 may generate a test mode signal (TM) including a pulse occurring after a preset period in response to the mode setting signal (MRS). The preset section may be set as a section for setting a mode register set (MRS) that controls the internal operation of the semiconductor device.

논리회로(1413)는 오어게이트(OR11)로 구현되어 부트업신호(BTE) 또는 테스트모드신호(TM)를 펄스신호(PUL)로 출력할 수 있다. 논리회로(1413)는 부트업신호(BTE) 및 테스트모드신호(TM)를 논리합연산을 수행하여 펄스신호(PUL)를 생성할 수 있다. The logic circuit 1413 is implemented as an OR11 and can output a boot-up signal (BTE) or a test mode signal (TM) as a pulse signal (PUL). The logic circuit 1413 may generate a pulse signal (PUL) by performing an OR operation on the boot-up signal (BTE) and the test mode signal (TM).

개시신호출력회로(142)는 펄스신호(PUL) 및 감지신호(DET)에 응답하여 초기화동작 구간 동안 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호출력회로(142)는 펄스신호(PUL)의 펄스에 응답하여 인에이블되고 감지신호(DET)에 응답하여 디스에이블되는 개시신호(WSTR)를 생성할 수 있다. The start signal output circuit 142 may generate a start signal (WSTR) that is enabled during the initialization operation period in response to the pulse signal (PUL) and the detection signal (DET). The start signal output circuit 142 may generate a start signal WSTR that is enabled in response to a pulse of the pulse signal PUL and is disabled in response to the detection signal DET.

어드레스감지회로(143)는 제1 내지 제J 내부어드레스(IADD<1:J>)를 감지하고 제1 내지 제J 내부어드레스(IADD<1:J>)의 조합이 기 설정된 조합인 경우 인에이블되는 감지신호(DET)를 생성할 수 있다. 어드레스감지회로(143)는 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 발생하는 펄스를 포함하는 감지신호(DET)를 생성할 수 있다. The address detection circuit 143 detects the first to J internal addresses (IADD<1:J>) and is enabled when the combination of the first to J internal addresses (IADD<1:J>) is a preset combination. A detection signal (DET) can be generated. The address detection circuit 143 may generate a detection signal (DET) including a pulse generated when all bits of the first to J internal addresses (IADD<1:J>) are counted.

이와 같이 구성되는 개시신호구동회로(14)는 주기신호에(OSC) 또는 모드설정신호(MRS)에 응답하여 인에이블되고 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 디스에이블되는 개시신호(WSTR)를 생성할 수 있다. The start signal driving circuit 14 configured as described above is enabled in response to a periodic signal (OSC) or a mode setting signal (MRS), and all bits of the first to J internal addresses (IADD<1:J>) are activated. When counting, a start signal (WSTR) that is disabled can be generated.

도 4를 참고하면, 본 발명의 일 실시예에 따른 초기화동작제어회로(20)는 내부신호생성회로(21) 및 입력제어회로(22)를 포함할 수 있다. Referring to FIG. 4, the initialization operation control circuit 20 according to an embodiment of the present invention may include an internal signal generation circuit 21 and an input control circuit 22.

내부신호생성회로(21)는 어드레스생성회로(211), 커맨드생성회로(212) 및 데이터생성회로(213)를 포함할 수 있다. The internal signal generation circuit 21 may include an address generation circuit 211, a command generation circuit 212, and a data generation circuit 213.

어드레스생성회로(211)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 어드레스(ADD<1:J>)를 생성할 수 있다. 어드레스생성회로(211)는 모든 비트가 로직로우레벨인 제1 내지 제J 어드레스(ADD<1:J>)를 주기신호(OSC)의 펄스가 입력될 때마다 업카운팅하여 모든 비트가 로직하이레벨로 카운팅되는 제1 내지 제J 어드레스(ADD<1:J>)를 생성할 수 있다. The address generation circuit 211 may generate sequentially counted first to J addresses (ADD<1:J>) in response to pulses of the periodic signal (OSC) during the enable period of the start signal (WSTR). . The address generation circuit 211 upcounts the first to J addresses (ADD<1:J>), in which all bits are at logic low level, every time a pulse of the periodic signal (OSC) is input, so that all bits are at logic high level. The first to J addresses (ADD<1:J>) counted can be generated.

커맨드생성회로(212)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 제1 내지 제K 커맨드(CMD<1:K>)를 생성할 수 있다. 커맨드생성회로(212)는 주기신호(OSC)의 펄스가 입력될 때마다 액티브동작을 위한 제1 내지 제K 커맨드(CMD<1:K>)를 생성하고 라이트동작을 위한 제1 내지 제K 커맨드(CMD<1:K>)를 순차적으로 생성할 수 있다. The command generation circuit 212 may generate the first to Kth commands CMD<1:K> in response to pulses of the periodic signal OSC during the enable period of the start signal WSTR. The command generation circuit 212 generates first to Kth commands (CMD<1:K>) for an active operation every time a pulse of the periodic signal (OSC) is input, and generates first to Kth commands for a write operation. (CMD<1:K>) can be generated sequentially.

데이터생성회로(213)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 저장데이터(SD)를 생성할 수 있다. 데이터생성회로(213)는 주기신호(OSC)의 펄스가 입력될 때마다 로직로우레벨을 갖는 저장데이터(SD)를 생성할 수 있다. 데이터생성회로(213)는 실시예에 따라 주기신호(OSC)의 펄스가 입력될 때마다 로직하이레벨을 갖는 저장데이터(SD)를 생성할 수 있다. The data generation circuit 213 may generate storage data SD having a preset logic level in response to the pulse of the periodic signal OSC during the enable period of the start signal WSTR. The data generation circuit 213 may generate storage data (SD) having a logic low level whenever a pulse of the periodic signal (OSC) is input. Depending on the embodiment, the data generation circuit 213 may generate storage data (SD) having a logic high level whenever a pulse of the periodic signal (OSC) is input.

이와 같이 구성되는 내부신호생성회로(21)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 어드레스(ADD<1:J>), 제1 내지 제K 커맨드(CMD<1:K>) 및 기 설정된 로직레벨을 갖는 저장데이터(SD)를 생성할 수 있다. The internal signal generation circuit 21 configured in this way has first to J addresses (ADD<1:J>) sequentially counted in response to pulses of the periodic signal (OSC) during the enable period of the start signal (WSTR). , first to Kth commands (CMD<1:K>) and storage data (SD) having a preset logic level can be generated.

입력제어회로(22)는 제1 전달회로(221), 제2 전달회로(222) 및 제3 전달회로(223)를 포함할 수 있다. The input control circuit 22 may include a first transmission circuit 221, a second transmission circuit 222, and a third transmission circuit 223.

제1 전달회로(221)는 개시신호(WSTR)에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 또는 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달할 수 있다. 제1 전달회로(221)는 개시신호(WSTR)가 인에이블되는 구간 동안 제1 내지 제J 어드레스(ADD<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달할 수 있다. 제1 전달회로(221)는 개시신호(WSTR)가 디스에이블되는 구간 동안 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달할 수 있다. 제1 내지 제J 커맨드어드레스(CA<1:J>)는 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 일부 비트로 설정될 수 있다. The first transmission circuit 221 transmits the first to J addresses (ADD<1:J>) or the first to J command addresses (CA<1:J>) in response to the start signal (WSTR). It can be transmitted to the J internal address (IADD<1:J>). The first transfer circuit 221 changes the first to Jth addresses (ADD<1:J>) to the first to Jth internal addresses (IADD<1:J>) during the period in which the start signal (WSTR) is enabled. It can be delivered. The first transmission circuit 221 transfers the first to J command addresses (CA<1:J>) to the first to J internal addresses (IADD<1:J>) during the period in which the start signal (WSTR) is disabled. It can be passed on. The first to Jth command addresses (CA<1:J>) may be set to some bits of the first to Nth command addresses (CA<1:N>).

제2 전달회로(222)는 개시신호(WSTR)에 응답하여 제1 내지 제K 커맨드(CMD<1:K>) 또는 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달할 수 있다. 제2 전달회로(222)는 개시신호(WSTR)가 인에이블되는 구간 동안 제1 내지 제K 커맨드(CMD<1:K>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달할 수 있다. 제2 전달회로(222)는 개시신호(WSTR)가 디스에이블되는 구간 동안 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달할 수 있다. 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)는 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 앞서 설명한 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제외한 또 다른 일부 비트로 설정될 수 있다. 여기서, 제1 내지 제J 내부어드레스(IADD<1:J>)의 비트수 J와 제1 내지 제K 내부커맨드(ICMD<1:K>)의 비트수 K의 합은 자연수 N으로 설정될 수 있다. The second transmission circuit 222 transmits the first to Kth commands (CMD<1:K>) or the J+1th to Nth command addresses (CA<J+1:N>) in response to the start signal (WSTR). Can be transmitted to the first to Kth internal commands (ICMD<1:K>). The second transmission circuit 222 converts the first to Kth commands (CMD<1:K>) into the first to Kth internal commands (ICMD<1:K>) during the period in which the start signal (WSTR) is enabled. It can be delivered. The second transmission circuit 222 transmits the J+1 to Nth command addresses (CA<J+1:N>) to the first to Kth internal commands (ICMD<1) during the period in which the start signal (WSTR) is disabled. It can be passed as :K>). The J+1 to Nth command addresses (CA<J+1:N>) are the previously described first to Jth command addresses (CA<1: It can be set to some other bits except J>). Here, the sum of the number of bits J of the first to Jth internal addresses (IADD<1:J>) and the number of bits K of the first to Kth internal commands (ICMD<1:K>) can be set to a natural number N. there is.

제3 전달회로(223)는 개시신호(WSTR)에 응답하여 저장데이터(SD) 또는 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 제3 전달회로(223)는 개시신호(WSTR)가 인에이블되는 구간 동안 저장데이터(SD)를 내부데이터(ID)로 전달할 수 있다. 제3 전달회로(223)는 개시신호(WSTR)가 디스에이블되는 구간 동안 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 제3 전달회로(223)는 개시신호(WSTR)가 디스에이블되는 구간 동안 스트로브신호(DQS)에 동기 되어 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. The third transmission circuit 223 may transmit stored data (SD) or data (DQ) as internal data (ID) in response to the start signal (WSTR). The third transmission circuit 223 may transmit the storage data (SD) as the internal data (ID) during the period in which the start signal (WSTR) is enabled. The third transmission circuit 223 may transmit data (DQ) as internal data (ID) during a period in which the start signal (WSTR) is disabled. The third transmission circuit 223 may be synchronized with the strobe signal DQS during a period in which the start signal WSTR is disabled and transmit the data DQ as internal data ID.

이와 같이 구성되는 입력제어회로(22)는 개시신호(WSTR)에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 또는 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달하고, 제1 내지 제K 커맨드(CMD<1:K>) 또는 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달하며, 저장데이터(SD) 또는 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. The input control circuit 22 configured in this way sends the first to J addresses (ADD<1:J>) or the first to J command addresses (CA<1:J>) in response to the start signal (WSTR). It is transmitted to the first to Jth internal addresses (IADD<1:J>), and the first to Kth commands (CMD<1:K>) or the J+1th to Nth command addresses (CA<J+1: N>) can be transmitted as the first to Kth internal commands (ICMD<1:K>), and stored data (SD) or data (DQ) can be transmitted as internal data (ID).

도 5를 참고하면, 본 발명의 일 실시예에 따른 데이터생성회로(213a)는 버퍼회로(2131) 및 제1 래치회로(2132)를 포함할 수 있다. Referring to FIG. 5, the data generation circuit 213a according to an embodiment of the present invention may include a buffer circuit 2131 and a first latch circuit 2132.

버퍼회로(2131)는 인버터(IV21)로 구현되어 개시신호(WSTR)에 응답하여 접지전압(VSS) 또는 전원전압(VDD)을 반전버퍼링하여 노드(nd21)로 출력할 수 있다. 인버터(IV21)는 삼상인버터로 구현되어 개시신호(WSTR)가 로직하이레벨인 경우 접지전압(VSS) 또는 전원전압(VDD)을 반전 버퍼링하여 노드(nd21)로 출력할 수 있다. 버퍼회로(2131)는 개시신호(WSTR)가 로직하이레벨인 경우 접지전압(VSS)에 응답하여 노드(nd21)를 풀업구동할 수 있다. 버퍼회로(2131)는 개시신호(WSTR)가 로직하이레벨인 경우 전원전압(VDD)에 응답하여 노드(nd21)를 풀다운구동할 수 있다. The buffer circuit 2131 is implemented as an inverter (IV21) and can invert the ground voltage (VSS) or the power supply voltage (VDD) in response to the start signal (WSTR) and output it to the node (nd21). The inverter (IV21) is implemented as a three-phase inverter, and when the start signal (WSTR) is at a logic high level, the ground voltage (VSS) or the power supply voltage (VDD) can be inverted and buffered and output to the node (nd21). The buffer circuit 2131 may pull-up drive the node nd21 in response to the ground voltage VSS when the start signal WSTR is at a logic high level. The buffer circuit 2131 may pull down the node nd21 in response to the power supply voltage VDD when the start signal WSTR is at a logic high level.

제1 래치회로(2132)는 인버터들(IV22,IV23)로 구현되어 주기신호(OSC)의 펄스에 응답하여 노드(nd21)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제1 래치회로(2132)는 노드(nd21)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제1 래치회로(2132)는 인버터들(IV22,IV23)로 구현되는 일반적인 래치회로로 구현될 수 있다. 인버터(IV22)는 삼상인버터로 구현되어 주기신호(OSC)의 펄스가 로직하이레벨로 입력되는 경우 노드(nd21)의 신호를 반전버퍼링하여 저장데이터(SD)를 생성할 수 있다. The first latch circuit 2132 is implemented with inverters IV22 and IV23 and can generate storage data SD by inverting buffering and latching the signal of the node nd21 in response to the pulse of the periodic signal OSC. . The first latch circuit 2132 can generate storage data (SD) by inverting buffering and latching the signal of the node (nd21). The first latch circuit 2132 may be implemented as a general latch circuit implemented with inverters IV22 and IV23. The inverter (IV22) is implemented as a three-phase inverter and can generate storage data (SD) by inverting the signal of the node (nd21) when the pulse of the periodic signal (OSC) is input at a logic high level.

이와 같이 구성되는 본 발명의 일 실시예에 따른 데이터생성회로(213a)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 저장데이터(SD)를 생성할 수 있다. The data generation circuit 213a according to an embodiment of the present invention configured as described above generates storage data (SD) having a preset logic level in response to the pulse of the periodic signal (OSC) during the enable period of the start signal (WSTR). can be created.

도 6을 참고하면, 본 발명의 다른 실시예에 따른 데이터생성회로(213b)는 제1 구동회로(2133) 및 제2 래치회로(2134)를 포함할 수 있다. Referring to FIG. 6, the data generation circuit 213b according to another embodiment of the present invention may include a first driving circuit 2133 and a second latch circuit 2134.

제1 구동회로(2133)는 인버터(IV24) 및 PMOS 트랜지스터(P21)로 구현되어 개시신호(WSTR)에 응답하여 노드(nd22)를 전원전압(VDD) 레벨로 풀업구동할 수 있다. 제1 구동회로(2133)는 전원전압(VDD)과 노드(nd22) 사이에 위치하여 개시신호(WSTR)에 응답하여 노드(nd22)를 전원전압(VDD) 레벨로 풀업구동할 수 있다. 제1 구동회로(2133)는 개시신호(WSTR)가 로직하이레벨인 경우 노드(nd22)를 전원전압(VDD) 레벨로 구동할 수 있다. The first driving circuit 2133 is implemented with an inverter (IV24) and a PMOS transistor (P21) and can pull-up drive the node (nd22) to the power supply voltage (VDD) level in response to the start signal (WSTR). The first driving circuit 2133 is located between the power supply voltage (VDD) and the node (nd22) and can pull-up drive the node (nd22) to the power supply voltage (VDD) level in response to the start signal (WSTR). The first driving circuit 2133 can drive the node nd22 at the power supply voltage VDD level when the start signal WSTR is at the logic high level.

제2 래치회로(2134)는 인버터들(IV25,IV26)로 구현되어 주기신호(OSC)의 펄스에 응답하여 노드(nd22)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제2 래치회로(2134)는 노드(nd22)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제2 래치회로(2134)는 인버터들(IV25,IV26)로 구현되는 일반적인 래치회로로 구현될 수 있다. 인버터(IV25)는 삼상인버터로 구현되어 주기신호(OSC)의 펄스가 로직하이레벨로 입력되는 경우 노드(nd22)의 신호를 반전버퍼링하여 저장데이터(SD)를 생성할 수 있다. The second latch circuit 2134 is implemented with inverters IV25 and IV26 and can generate storage data SD by inverting buffering and latching the signal of the node nd22 in response to the pulse of the periodic signal OSC. . The second latch circuit 2134 can generate storage data (SD) by inverting buffering and latching the signal of the node (nd22). The second latch circuit 2134 may be implemented as a general latch circuit implemented with inverters IV25 and IV26. The inverter (IV25) is implemented as a three-phase inverter and can generate storage data (SD) by inverting the signal of the node (nd22) when the pulse of the periodic signal (OSC) is input at a logic high level.

이와 같이 구성되는 본 발명의 다른 실시예에 따른 데이터생성회로(213b)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 로직로우레벨을 갖는 저장데이터(SD)를 생성할 수 있다. The data generation circuit 213b according to another embodiment of the present invention configured as described above generates storage data (SD) having a logic low level in response to the pulse of the periodic signal (OSC) during the enable period of the start signal (WSTR). can be created.

도 7을 참고하면, 본 발명의 또 다른 실시예에 따른 데이터생성회로(213c)는 제2 구동회로(2135) 및 제3 래치회로(2136)를 포함할 수 있다. Referring to FIG. 7, the data generation circuit 213c according to another embodiment of the present invention may include a second driving circuit 2135 and a third latch circuit 2136.

제2 구동회로(2135)는 NMOS 트랜지스터(N21)로 구현되어 개시신호(WSTR)에 응답하여 노드(nd23)를 접지전압(VSS) 레벨로 풀다운구동할 수 있다. 제2 구동회로(2135)는 노드(nd23)와 접지전압(VSS) 사이에 위치하여 개시신호(WSTR)에 응답하여 노드(nd23)를 접지전압(VSS) 레벨로 풀다운구동할 수 있다. 제2 구동회로(2135)는 개시신호(WSTR)가 로직하이레벨인 경우 노드(nd23)를 접지전압(VSS) 레벨로 구동할 수 있다. The second driving circuit 2135 is implemented with an NMOS transistor N21 and can pull-down drive the node nd23 to the ground voltage VSS level in response to the start signal WSTR. The second driving circuit 2135 is located between the node nd23 and the ground voltage VSS and can pull-down drive the node nd23 to the ground voltage VSS level in response to the start signal WSTR. The second driving circuit 2135 may drive the node nd23 to the ground voltage VSS level when the start signal WSTR is at the logic high level.

제3 래치회로(2136)는 인버터들(IV27,IV28)로 구현되어 주기신호(OSC)의 펄스에 응답하여 노드(nd23)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제3 래치회로(2136)는 노드(nd23)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제3 래치회로(2136)는 인버터들(IV27,IV28)로 구현되는 일반적인 래치회로로 구현될 수 있다. 인버터(IV27)는 삼상인버터로 구현되어 주기신호(OSC)의 펄스가 로직하이레벨로 입력되는 경우 노드(nd23)의 신호를 반전버퍼링하여 저장데이터(SD)를 생성할 수 있다. The third latch circuit 2136 is implemented with inverters IV27 and IV28 and can generate storage data SD by inverting buffering and latching the signal of the node nd23 in response to the pulse of the periodic signal OSC. . The third latch circuit 2136 can generate storage data (SD) by inverting buffering and latching the signal of the node (nd23). The third latch circuit 2136 may be implemented as a general latch circuit implemented with inverters IV27 and IV28. The inverter (IV27) is implemented as a three-phase inverter and can generate storage data (SD) by inverting the signal of the node (nd23) when the pulse of the periodic signal (OSC) is input at a logic high level.

이와 같이 구성되는 본 발명의 또 다른 실시예에 따른 데이터생성회로(213c)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 로직하이레벨을 갖는 저장데이터(SD)를 생성할 수 있다. The data generation circuit 213c according to another embodiment of the present invention configured as described above generates storage data (SD) having a logic high level in response to the pulse of the periodic signal (OSC) during the enable period of the start signal (WSTR). can be created.

도 8를 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 초기화동작을 설명하되 동일한 로직레벨의 내부데이터를 다수의 메모리셀에 저장하는 동작을 예를 들어 설명하면 다음과 같다. The initialization operation of the semiconductor system according to an embodiment of the present invention will be described with reference to FIG. 8, taking as an example the operation of storing internal data of the same logic level in a plurality of memory cells as follows.

T1 시점에 제1 반도체장치(1)는 초기화동작에 진입하기 위해 로직로우레벨에서 로직하이레벨로 레벨천이하는 리셋신호(RST)를 출력한다. 이때, 제1 반도체장치(1)는 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)를 출력한다.At time T1, the first semiconductor device 1 outputs a reset signal (RST) that transitions from a logic low level to a logic high level to enter an initialization operation. At this time, the first semiconductor device 1 outputs first to Nth command addresses (CA<1:N>) and data (DQ).

오실레이터(11)는 로직로우레벨에서 로직하이레벨로 레벨천이하는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성한다. The oscillator 11 generates a periodic signal (OSC) including pulses that occur periodically in response to a reset signal (RST) that changes level from a logic low level to a logic high level.

T2 시점에 펄스신호생성회로(121)는 주기신호(OSC)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성한다. 여기서, 기 설정된 구간은 주기신호(OSC)의 펄스가 2회 생성된 이후의 시점으로 설정되고, 이는 부트업동작의 종료를 의미한다. At time T2, the pulse signal generation circuit 121 generates a pulse signal (PUL) including a pulse occurring after a preset period in response to the periodic signal (OSC). Here, the preset section is set to the point in time after the pulse of the periodic signal (OSC) is generated twice, which means the end of the boot-up operation.

개시신호출력회로(122)는 펄스신호(PUL)의 펄스에 응답하여 로직하이레벨로 인에이블되는 개시신호(WSTR)를 생성한다. The start signal output circuit 122 generates a start signal (WSTR) enabled at a logic high level in response to the pulse of the pulse signal (PUL).

어드레스생성회로(211)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 중 제1 어드레스(ADD<1>)를 생성한다. The address generation circuit 211 generates a first address (ADD<1>) among the first to J addresses (ADD<1:J>) in response to the pulse of the logic high level start signal (WSTR) and the periodic signal (OSC). ) is created.

커맨드생성회로(212)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제K 커맨드(CMD<1:K>) 중 제1 커맨드(CMD<1>)를 생성한다. 이때, 제1 커맨드(CMD<1>)는 액티브동작(ACT)을 수행하기 위한 커맨드로 설정된다. The command generation circuit 212 generates the first command (CMD<1>) among the first to Kth commands (CMD<1:K>) in response to the logic high level start signal (WSTR) and the pulse of the periodic signal (OSC). ) is created. At this time, the first command (CMD<1>) is set as a command for performing an active operation (ACT).

데이터생성회로(213)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 로직로우레벨의 저장데이터(SD)를 생성한다. 이때, 데이터생성회로(213)는 실시예에 따라 로직하이레벨의 저장데이터(SD)를 생성하도록 구현될 수 있다. The data generation circuit 213 generates logic low level storage data (SD) in response to pulses of the logic high level start signal (WSTR) and the periodic signal (OSC). At this time, the data generation circuit 213 may be implemented to generate logic high level storage data (SD), depending on the embodiment.

제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 어드레스(ADD<1>)를 제1 내부어드레스(IADD<1>)로 전달한다. 이때, 제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 내지 제J 커맨드어드레스(CA<1:J>)의 입력을 차단한다. The first transfer circuit 221 transfers the first address (ADD<1>) to the first internal address (IADD<1>) in response to the start signal (WSTR) of the logic high level. At this time, the first transmission circuit 221 blocks input of the first to J command addresses (CA<1:J>) in response to the start signal (WSTR) of the logic high level.

제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 커맨드(ADD<1>)를 제1 내부커맨드(ICMD<1>)로 전달한다. 이때, 제1 내부커맨드(ICMD<1>)는 액티브동작(ACT)을 수행하기 위한 커맨드이다. 제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)의 입력을 차단한다. The second transmission circuit 222 transmits the first command (ADD<1>) to the first internal command (ICMD<1>) in response to the start signal (WSTR) at the logic high level. At this time, the first internal command (ICMD<1>) is a command for performing an active operation (ACT). The second transmission circuit 222 blocks input of the J+1th to Nth command addresses (CA<J+1:N>) in response to the start signal (WSTR) at the logic high level.

제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 저장데이터(SD)를 내부데이터(ID)로 전달한다. 이때, 제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 데이터(DQ)의 입력을 차단한다. The third transfer circuit 223 transfers the stored data (SD) to the internal data (ID) in response to the logic high level start signal (WSTR). At this time, the third transmission circuit 223 blocks input of the data (DQ) in response to the start signal (WSTR) of the logic high level.

메모리영역(30)은 액티브동작(ACT)을 수행하기 위한 제1 내부커맨드(ICMD<1>) 및 제1 내부어드레스(IADD<1>)에 의해 다수의 메모리셀 중 첫번째 메모리셀이 연결되는 워드라인을 활성화한다. The memory area 30 is a word where the first memory cell among a plurality of memory cells is connected by the first internal command (ICMD<1>) and the first internal address (IADD<1>) to perform the active operation (ACT). Activate the line.

T3 시점에 어드레스생성회로(211)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 중 제1 어드레스(ADD<1>)를 생성한다. At time T3, the address generation circuit 211 generates the first address (ADD) among the first to J addresses (ADD<1:J>) in response to the logic high level start signal (WSTR) and the pulse of the period signal (OSC). <1>).

커맨드생성회로(212)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제K 커맨드(CMD<1:K>) 중 제1 커맨드(CMD<1>)를 생성한다. 이때, 제1 커맨드(CMD<1>)는 라이트동작을 수행하기 위한 커맨드로 설정된다. The command generation circuit 212 generates the first command (CMD<1>) among the first to Kth commands (CMD<1:K>) in response to the logic high level start signal (WSTR) and the pulse of the periodic signal (OSC). ) is created. At this time, the first command (CMD<1>) is set as a command for performing a write operation.

데이터생성회로(213)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 로직로우레벨의 저장데이터(SD)를 생성한다. 이때, 데이터생성회로(213)는 실시예에 따라 로직하이레벨의 저장데이터(SD)를 생성하도록 구현될 수 있다. The data generation circuit 213 generates logic low level storage data (SD) in response to pulses of the logic high level start signal (WSTR) and the periodic signal (OSC). At this time, the data generation circuit 213 may be implemented to generate logic high level storage data (SD), depending on the embodiment.

제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 어드레스(ADD<1>)를 제1 내부어드레스(IADD<1>)로 전달한다. 이때, 제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 내지 제J 커맨드어드레스(CA<1:J>)의 입력을 차단한다. The first transfer circuit 221 transfers the first address (ADD<1>) to the first internal address (IADD<1>) in response to the start signal (WSTR) of the logic high level. At this time, the first transmission circuit 221 blocks input of the first to J command addresses (CA<1:J>) in response to the start signal (WSTR) of the logic high level.

제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 커맨드(ADD<1>)를 제1 내부커맨드(ICMD<1>)로 전달한다. 이때, 제1 내부커맨드(ICMD<1>)는 라이트동작(WT)을 수행하기 위한 커맨드이다. 제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)의 입력을 차단한다. The second transmission circuit 222 transmits the first command (ADD<1>) to the first internal command (ICMD<1>) in response to the start signal (WSTR) at the logic high level. At this time, the first internal command (ICMD<1>) is a command for performing the write operation (WT). The second transmission circuit 222 blocks input of the J+1th to Nth command addresses (CA<J+1:N>) in response to the start signal (WSTR) at the logic high level.

제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 저장데이터(SD)를 내부데이터(ID)로 전달한다. 이때, 제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 데이터(DQ)의 입력을 차단한다. The third transfer circuit 223 transfers the stored data (SD) to the internal data (ID) in response to the logic high level start signal (WSTR). At this time, the third transmission circuit 223 blocks input of the data (DQ) in response to the start signal (WSTR) of the logic high level.

메모리영역(30)은 라이트동작(WT)을 수행하기 위한 제1 내부커맨드(ICMD<1>) 및 제1 내부어드레스(IADD<1>)에 의해 다수의 메모리셀 중 첫번째 메모리셀에 내부데이터(ID)를 저장한다. The memory area 30 stores internal data ( ID).

T3 시점 이후 제2 반도체장치(2)는 제2 내지 제K 내부커맨드(ICMD<2:K>) 및 제2 내지 제J 내부어드레스(IADD<2:J>)에 의해 내부데이터(ID)를 순차적으로 다수의 메모리셀에 저장한다. After time T3, the second semiconductor device 2 generates internal data (ID) using the second to Kth internal commands (ICMD<2:K>) and the second to Jth internal addresses (IADD<2:J>). Stored sequentially in multiple memory cells.

T4 시점에 어드레스감지회로(123)는 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되어 발생하는 펄스를 포함하는 감지신호(DET)를 생성한다. At time T4, the address detection circuit 123 generates a detection signal (DET) including a pulse generated by counting all bits of the first to J internal addresses (IADD<1:J>).

T5 시점에 개시신호출력회로(122)는 감지신호(DET)의 펄스에 응답하여 로직로우레벨로 디스에이블되는 개시신호(WSTR)를 생성한다. At time T5, the start signal output circuit 122 generates a start signal (WSTR) that is disabled at a logic low level in response to the pulse of the detection signal (DET).

T5 시점 이후 제2 반도체장치(2)는 제1 반도체장치(1)에서 입력되는 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)에 의해 노멀동작을 수행한다. After time T5, the second semiconductor device 2 performs a normal operation based on the first to Nth command addresses (CA<1:N>) and data (DQ) input from the first semiconductor device 1.

이와 같이 구성된 본 발명의 일 실시예에 따른 반도체시스템은 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리셀에 동일한 로직레벨의 내부데이터를 저장함으로써 다수의 메모리셀을 초기화할 수 있다. The semiconductor system according to an embodiment of the present invention configured as described above internally generates a periodic signal during an initialization operation and generates internal commands, internal addresses, and internal data by the periodic signal to store internal data of the same logic level in a plurality of memory cells. Multiple memory cells can be initialized by storing .

도 9를 참고하면 본 발명의 또 다른 실시예에 따른 반도체장치는 개시신호생성회로(40), 초기화동작제어회로(50), 제1 메모리영역(60), 제2 메모리영역(70), 제3 메모리영역(80) 및 제4 메모리영역(90)을 포함할 수 있다. Referring to FIG. 9, a semiconductor device according to another embodiment of the present invention includes a start signal generation circuit 40, an initialization operation control circuit 50, a first memory area 60, a second memory area 70, and a first memory area 70. It may include 3 memory areas 80 and a fourth memory area 90.

개시신호생성회로(40)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성하고, 리셋신호(RST)에 응답하여 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(40)는 초기화동작에 진입하기 위해 리셋신호(RST)가 인에이블되는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 개시신호생성회로(40)는 초기화동작에 진입하기 위해 리셋신호(RST)가 레벨천이하는 시점부터 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든비트가 카운팅되는 시점까지 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(40)는 앞서 도 2에 도시된 개시신호생성회로(10)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. The start signal generation circuit 40 generates a periodic signal (OSC) including a pulse that occurs periodically in response to the reset signal (RST), and generates a start signal (WSTR) that is enabled in response to the reset signal (RST). can be created. The start signal generation circuit 40 may generate a periodic signal (OSC) including pulses that occur periodically when the reset signal (RST) is enabled to enter the initialization operation. The start signal generation circuit 40 is enabled from the point at which the reset signal (RST) transitions in level to enter the initialization operation until all bits of the first to J internal addresses (IADD<1:J>) are counted. A start signal (WSTR) can be generated. Since the start signal generation circuit 40 is implemented with the same circuit as the start signal generation circuit 10 shown in FIG. 2 and performs the same operation, detailed description will be omitted.

초기화동작제어회로(50)는 개시신호(WSTR) 및 주기신호(OSC)에 응답하여 초기화동작을 위한 제1 내지 제J 내부어드레스(IADD<1:J>), 제1 내지 제K 내부커맨드(ICMD<1:K>) 및 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(50)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 내부어드레스(IADD<1:J>) 및 제1 내지 제K 내부커맨드(ICMD<1:K>)를 생성할 수 있다. 초기화동작제어회로(50)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(50)는 개시신호(WSTR)의 인에이블 구간 동안 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)의 입력을 차단할 수 있다. 초기화동작제어회로(50)는 초기화동작 이후 스트로브신호(DQS)에 동기되어 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 초기화동작제어회로(50)는 앞서 도 4에 도시된 초기화동작제어회로(20)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. In response to the start signal (WSTR) and the period signal (OSC), the initialization operation control circuit 50 generates first to Jth internal addresses (IADD<1:J>) and first to Kth internal commands ( ICMD<1:K>) and internal data (ID) can be created. The initialization operation control circuit 50 sequentially counts the first to J internal addresses (IADD<1:J>) and the first in response to the pulse of the periodic signal (OSC) during the enable period of the start signal (WSTR). The through Kth internal commands (ICMD<1:K>) can be generated. The initialization operation control circuit 50 may generate internal data (ID) having a preset logic level in response to a pulse of the periodic signal (OSC) during the enable period of the start signal (WSTR). The initialization operation control circuit 50 may block input of the first to Nth command addresses (CA<1:N>) and data (DQ) during the enable period of the start signal (WSTR). After the initialization operation, the initialization operation control circuit 50 is synchronized with the strobe signal (DQS) and can transmit the data (DQ) as internal data (ID). Since the initialization operation control circuit 50 is implemented with the same circuit as the initialization operation control circuit 20 shown in FIG. 4 and performs the same operation, detailed description will be omitted.

제1 내지 제4 메모리영역(60,70,80,90)들은 다수의 메모리셀을 포함하고, 제1 내지 제K 내부커맨드(ICMD<1:K>)에 응답하여 제1 내지 제J 내부어드레스(IADD<1:J>)에 의해 선택되는 다수의 메모리셀에 내부데이터(ID)를 저장할 수 있다. 제1 내지 제4 메모리영역(60,70,80,90)들은 실시예에 따라 비휘발성 메모리장치 또는 휘발성 메모리장치로 구현될 수 있다. 다수의 메모리셀에 저장되는 내부데이터(ID)는 초기화동작 중 동일한 로직레벨로 저장될 수 있다. 내부데이터(ID)의 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다. The first to fourth memory areas 60, 70, 80, and 90 include a plurality of memory cells, and address first to Jth internal addresses in response to the first to Kth internal commands (ICMD<1:K>). Internal data (ID) can be stored in a number of memory cells selected by (IADD<1:J>). The first to fourth memory areas 60, 70, 80, and 90 may be implemented as non-volatile memory devices or volatile memory devices, depending on the embodiment. Internal data (ID) stored in multiple memory cells may be stored at the same logic level during an initialization operation. The logic level of the internal data (ID) may be set to a logic high level or a logic low level depending on the embodiment.

이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체시스템은 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리영역에 동일한 로직레벨의 내부데이터를 저장함으로써 다수의 메모리영역을 초기화할 수 있다. The semiconductor system according to another embodiment of the present invention configured as described above internally generates a periodic signal during the initialization operation and generates internal commands, internal addresses, and internal data by the periodic signal to generate internal data of the same logic level in multiple memory areas. Multiple memory areas can be initialized by storing data.

앞서, 도 1 내지 도 9에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.Previously, the semiconductor devices and semiconductor systems examined in FIGS. 1 to 9 can be applied to electronic systems including memory systems, graphics systems, computing systems, and mobile systems. For example, referring to FIG. 10, the electronic system 1000 according to an embodiment of the present invention may include a data storage unit 1001, a memory controller 1002, a buffer memory 1003, and an input/output interface 1004. You can.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(2) 및 도 9에 도시된 반도체장치를 포함할 수 있다. 데이터저장부(1001)는 외부에서 입력되는 데이터에 관계없이 내부적으로 설정된 논리레벨을 갖는 내부데이터를 생성하고, 내부데이터를 메모리셀어레이에 저장하는 초기화동작을 수행할 수 있다. 한편, 데이터저장부(1001)는 데이터의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로는 데이터저장부(1001)의 초기화동작 시 동작하지 않도록 설정될 수 있다. 또한, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.The data storage unit 1001 stores data received from the memory controller 1002 according to a control signal from the memory controller 1002, reads the stored data, and outputs it to the memory controller 1002. The data storage unit 1001 may include the semiconductor device 2 shown in FIG. 1 and the semiconductor device shown in FIG. 9. The data storage unit 1001 can generate internal data with an internally set logic level regardless of data input from the outside and perform an initialization operation to store the internal data in a memory cell array. Meanwhile, the data storage unit 1001 may include an on die termination circuit (not shown) to prevent data distortion. The on-termination circuit may be set not to operate during the initialization operation of the data storage unit 1001. Additionally, the data storage unit 1001 may include a non-volatile memory that can continue to store data without losing it even when the power is turned off. Non-volatile memory includes flash memory (NOR Flash Memory, NAND Flash Memory), Phase Change Random Access Memory (PRAM), Resistive Random Access Memory (RRAM), and Spin Transfer Torque Random. It can be implemented with Access Memory (STTRAM) and Magnetic Random Access Memory (MRAM).

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 메모리컨트롤러(1002)는 데이터 및 데이터를 스트로빙하기 위한 스트로빙신호를 데이터저장부(1001)에 인가할 수 있다. 메모리컨트롤러(1002)에서 인가되는 스트로빙신호는 데이터저장부(1001)의 초기화동작 시 토글링되지 않고, 초기화동작이 종료된 후 토글링되도록 설정될 수 있다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.The memory controller 1002 decodes commands applied from an external device (host device) through the input/output interface 1004 and controls data input/output to the data storage unit 1001 and buffer memory 1003 according to the decoded result. . The memory controller 1002 may include the first semiconductor device 1 shown in FIG. 1. The memory controller 1002 can apply data and a strobing signal for strobing the data to the data storage unit 1001. The strobing signal applied from the memory controller 1002 may be set not to toggle during the initialization operation of the data storage unit 1001, but to toggle after the initialization operation is completed. In FIG. 10, the memory controller 1002 is shown as one block, but the memory controller 1002 can be configured independently as a controller for controlling non-volatile memory and a controller for controlling buffer memory 1003, which is volatile memory. there is.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.The buffer memory 1003 can temporarily store data to be processed by the memory controller 1002, that is, data input and output to the data storage unit 1001. The buffer memory 1003 can store data applied from the memory controller 1002 according to a control signal. The buffer memory 1003 reads the stored data and outputs it to the memory controller 1002. The buffer memory 1003 may include volatile memory such as DRAM (Dynamic Random Access Memory), Mobile DRAM, and SRAM (Static Random Access Memory).

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.The input/output interface 1004 provides a physical connection between the memory controller 1002 and an external device (host), allowing the memory controller 1002 to receive control signals for data input and output from the external device and exchange data with the external device. It allows you to The input/output interface 1004 may include one of various interface protocols such as USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, and IDE.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.The electronic system 1000 may be used as an auxiliary storage device or an external storage device of a host device. The electronic system 1000 includes solid state disk (SSD), USB memory (Universal Serial Bus Memory), Secure Digital (SD), mini Secure Digital card (mSD), and Micro Secure. Digital Card (micro SD), Secure Digital High Capacity (SDHC), Memory Stick Card, Smart Media Card (SM), Multi Media Card (MMC) , an embedded multi-media card (Embedded MMC; eMMC), a compact flash card (Compact Flash; CF), etc.

앞서, 도 1 내지 도 9에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 다른 실시예에 따른 전자시스템(3000)은 제1 반도체장치(3100) 및 제2 반도체장치(3200)를 포함할 수 있다.Previously, the semiconductor devices and semiconductor systems examined in FIGS. 1 to 9 can be applied to electronic systems including memory systems, graphics systems, computing systems, and mobile systems. For example, referring to FIG. 11 , an electronic system 3000 according to another embodiment of the present invention may include a first semiconductor device 3100 and a second semiconductor device 3200.

제1 반도체장치(3100)는 온다이터미네이션회로(ODT:On Die Termination circuit)를 제어하기 위한 외부제어신호(ECTR)를 제2 반도체장치(3200)로 전송할 수 있다. 제1 반도체장치(3100)는 초기화동작 시 외부제어신호(ECTR)를 전송하지 않을 수 있다. 제1 반도체장치(3100)는 전송데이터(TD)를 제2 반도체장치(3200)로 전송할 수 있다. The first semiconductor device 3100 may transmit an external control signal (ECTR) for controlling an on die termination circuit (ODT) to the second semiconductor device 3200. The first semiconductor device 3100 may not transmit an external control signal (ECTR) during an initialization operation. The first semiconductor device 3100 may transmit transmission data TD to the second semiconductor device 3200.

제2 반도체장치(3200)는 스위치(3210), 온다이터미네이션회로(3220), 입력버퍼(3230) 및 출력버퍼(3240)를 포함할 수 있다. 스위치(3210)는 외부제어신호(ECTR)를 입력 받아 제어신호(CTR)로 전달할 수 있다. 온다이터미네이션회로(3220)는 제어신호(CTR)를 입력 받아 턴온 될 수 있다. 온다이터미네이션회로(3220)는 초기화동작 시 턴온 되지 않을 수 있다. 입력버퍼(3230)는 라이트동작 시 전송데이터(TD)를 입력 받아 입력데이터(DIN)를 생성할 수 있다. 입력데이터(DIN)는 라이트동작 시 제2 반도체장치(3200)에 포함되는 메모리셀(미도시)에 저장될 수 있다. 출력버퍼(3240)는 리드동작 시 출력데이터(DOUT)를 전송데이터(TD)로 출력할 수 있다. 출력데이터(DOUT)는 리드동작 시 제2 반도체장치(3200)에 포함되는 메모리셀(미도시)로부터 출력될 수 있다.The second semiconductor device 3200 may include a switch 3210, an on-termination circuit 3220, an input buffer 3230, and an output buffer 3240. The switch 3210 can receive an external control signal (ECTR) and transmit it as a control signal (CTR). The on-ditermination circuit 3220 can be turned on by receiving a control signal (CTR). The on-termination circuit 3220 may not be turned on during an initialization operation. The input buffer 3230 can receive transmission data (TD) during a write operation and generate input data (DIN). Input data (DIN) may be stored in a memory cell (not shown) included in the second semiconductor device 3200 during a write operation. The output buffer 3240 can output output data (DOUT) as transmission data (TD) during a read operation. Output data DOUT may be output from a memory cell (not shown) included in the second semiconductor device 3200 during a read operation.

제1 실시예
1. 제1 반도체장치 2. 제2 반도체장치
10. 개시신호생성회로 11. 오실레이터
12. 개시신호구동회로 20. 초기화동작제어회로
21. 내부신호생성회로 22. 입력제어회로
30. 메모리영역 121. 펄스신호생성회로
122. 개시신호출력회로 123. 어드레스감지회로
211. 어드레스생성회로 212. 커맨드생성회로
213. 데이터생성회로 221. 제1 전달회로
222. 제2 전달회로 223. 제3 전달회로
제2 실시예
13. 오실레이터 14. 개시신호구동회로
141. 펄스신호생성회로 142. 개시신호출력회로
143. 어드레스감지회로 1411. 부트업신호생성회로
1412. 테스트모드신호생성회로 1413. 논리회로
제3 실시예
40. 개시신호생성회로 50. 초기화동작제어회로
60. 제1 메모리영역 70. 제2 메모리영역
80. 제3 메모리영역 90. 제4 메모리영역Embodiment 1
1. First semiconductor device 2. Second semiconductor device
10. Start signal generation circuit 11. Oscillator
12. Start signal driving circuit 20. Initialization operation control circuit
21. Internal signal generation circuit 22. Input control circuit
30. Memory area 121. Pulse signal generation circuit
122. Start signal output circuit 123. Address detection circuit
211. Address generation circuit 212. Command generation circuit
213. Data generation circuit 221. First transmission circuit
222. Second transmission circuit 223. Third transmission circuit
Second embodiment
13. Oscillator 14. Start signal driving circuit
141. Pulse signal generation circuit 142. Start signal output circuit
143. Address detection circuit 1411. Boot-up signal generation circuit
1412. Test mode signal generation circuit 1413. Logic circuit
Third embodiment
40. Start signal generation circuit 50. Initialization operation control circuit
60. First memory area 70. Second memory area
80. Third memory area 90. Fourth memory area

Claims (23)

리셋신호, 커맨드어드레스 및 데이터를 출력하는 제1 반도체장치; 및
상기 리셋신호에 응답하여 생성되는 개시신호에 의해 초기화동작을 수행하기 위한 내부커맨드, 내부어드레스 및 내부데이터를 생성하고, 상기 내부커맨드 및 상기 내부어드레스에 의해 선택되는 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 반도체장치를 포함하되, 상기 개시신호는 상기 리셋신호의 레벨천이시점부터 저장될 상기 내부데이터에 대한 상기 내부어드레스 중 제J 내부어드레스가 생성되는 시점까지 인에이블되는 신호인 반도체시스템.
a first semiconductor device that outputs a reset signal, command address, and data; and
Generating internal commands, internal addresses, and internal data for performing an initialization operation by a start signal generated in response to the reset signal, and storing the internal data in a plurality of memory cells selected by the internal commands and internal addresses. A semiconductor system comprising a second semiconductor device for storing, wherein the start signal is an enable signal from a level transition point of the reset signal to a point in time when the Jth internal address among the internal addresses for the internal data to be stored is generated.
 제 1 항에 있어서, 상기 내부데이터는 상기 초기화동작 중 동일한 로직레벨로 상기 다수의 메모리셀에 저장되는 반도체시스템.
The semiconductor system of claim 1, wherein the internal data is stored in the plurality of memory cells at the same logic level during the initialization operation.
 제 1 항에 있어서, 상기 개시신호는 상기 리셋신호의 레벨천이시점부터 상기 내부어드레스의 모든 비트가 카운팅되는 시점까지 인에이블되는 신호인 반도체시스템.
The semiconductor system according to claim 1, wherein the start signal is an enable signal from a level transition point of the reset signal to a point in time when all bits of the internal address are counted.
 제 1 항에 있어서, 상기 제2 반도체장치는 상기 개시신호의 인에이블 구간 동안 상기 커맨드어드레스 및 상기 데이터의 입력을 차단하는 반도체시스템.
The semiconductor system of claim 1, wherein the second semiconductor device blocks input of the command address and the data during an enable period of the start signal.
 제 1 항에 있어서, 상기 제2 반도체장치는
상기 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호를 생성하고, 상기 리셋신호의 레벨천이시점에 인에이블되는 상기 개시신호를 생성하는 개시신호생성회로;
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 상기 내부어드레스 및 상기 내부커맨드를 생성하고, 기 설정된 로직레벨을 갖는 상기 내부데이터를 생성하는 초기화동작제어회로; 및
상기 다수의 메모리셀을 포함하고, 상기 내부커맨드에 응답하여 상기 내부어드레스에 의해 선택되는 상기 다수의 메모리셀에 상기 내부데이터를 저장하는 메모리영역을 포함하는 반도체시스템.
The method of claim 1, wherein the second semiconductor device
a start signal generating circuit that generates a periodic signal including a pulse that occurs periodically in response to the reset signal and generates the start signal that is enabled at a level transition point of the reset signal;
an initialization operation control circuit that generates the internal address and the internal command sequentially counted in response to pulses of the periodic signal during the enable period of the start signal, and generates the internal data with a preset logic level; and
A semiconductor system comprising the plurality of memory cells and a memory area for storing the internal data in the plurality of memory cells selected by the internal address in response to the internal command.
 제 5 항에 있어서, 상기 개시신호생성회로는
상기 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 상기 주기신호를 생성하는 오실레이터; 및
상기 주기신호에 응답하여 인에이블되고 상기 내부어드레스의 모든 비트가 카운팅되는 경우 디스에이블되는 상기 개시신호를 생성하는 개시신호구동회로를 포함하는 반도체시스템.
The method of claim 5, wherein the start signal generation circuit is
an oscillator that generates the periodic signal including pulses that occur periodically in response to the reset signal; and
A semiconductor system comprising a start signal driving circuit that generates the start signal, which is enabled in response to the periodic signal and is disabled when all bits of the internal address are counted.
 제 6 항에 있어서, 상기 개시신호구동회로는
상기 주기신호의 펄스가 기 설정된 횟수만큼 입력되는 경우 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성회로;
상기 펄스신호의 펄스에 응답하여 인에이블되고 감지신호에 응답하여 디스에이블되는 상기 개시신호를 생성하는 개시신호출력회로; 및
상기 내부어드레스의 모든 비트가 카운팅되는 경우 인에이블되는 상기 감지신호를 생성하는 어드레스감지회로를 포함하는 반도체시스템.
The method of claim 6, wherein the start signal driving circuit is
a pulse signal generation circuit that generates a pulse signal including a pulse generated when the pulse of the periodic signal is input a preset number of times;
a start signal output circuit that generates the start signal that is enabled in response to a pulse of the pulse signal and disabled in response to a detection signal; and
A semiconductor system comprising an address detection circuit that generates the detection signal that is enabled when all bits of the internal address are counted.
 제 6 항에 있어서, 상기 개시신호구동회로는
상기 주기신호의 펄스 또는 모드설정신호에 응답하여 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성회로;
상기 펄스신호의 펄스에 응답하여 인에이블되고 감지신호에 응답하여 디스에이블되는 상기 개시신호를 생성하는 개시신호출력회로; 및
상기 내부어드레스의 모든 비트가 카운팅되는 경우 인에이블되는 상기 감지신호를 생성하는 어드레스감지회로를 포함하는 반도체시스템.
The method of claim 6, wherein the start signal driving circuit is
a pulse signal generating circuit that generates a pulse signal including a pulse of the periodic signal or a pulse generated in response to a mode setting signal;
a start signal output circuit that generates the start signal that is enabled in response to a pulse of the pulse signal and disabled in response to a detection signal; and
A semiconductor system comprising an address detection circuit that generates the detection signal that is enabled when all bits of the internal address are counted.
 제 8 항에 있어서, 상기 펄스신호생성회로는
상기 주기신호의 펄스가 기 설정된 횟수만큼 입력되는 경우 발생하는 펄스를 포함하는 부트업신호를 생성하는 부트업신호생성회로;
상기 모드설정신호에 응답하여 발생하는 펄스를 포함하는 테스트모드신호를 생성하는 테스트모드신호생성회로; 및
상기 부트업신호 및 상기 테스트모드신호를 논리합 연산을 수행하여 상기 펄스신호를 생성하는 논리회로를 포함하는 반도체시스템.
The method of claim 8, wherein the pulse signal generation circuit
a boot-up signal generating circuit that generates a boot-up signal including a pulse generated when the pulse of the periodic signal is input a preset number of times;
a test mode signal generation circuit that generates a test mode signal including a pulse generated in response to the mode setting signal; and
A semiconductor system comprising a logic circuit that generates the pulse signal by performing an OR operation on the boot-up signal and the test mode signal.
 제 5 항에 있어서, 상기 초기화동작제어회로는
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 어드레스, 커맨드 및 기 설정된 로직레벨을 갖는 저장데이터를 생성하는 내부신호생성회로; 및
상기 개시신호에 응답하여 상기 어드레스 또는 상기 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하고, 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하며, 상기 데이터 또는 상기 데이터를 상기 내부데이터로 전달하는 입력제어회로를 포함하는 반도체시스템.
The method of claim 5, wherein the initialization operation control circuit is
an internal signal generation circuit that generates sequentially counted addresses, commands, and storage data with a preset logic level in response to pulses of the periodic signal during the enable period of the start signal; and
In response to the start signal, the address or some bits of the command address are transmitted to the internal address, another partial bit of the command or the command address is transmitted to the internal command, and the data or the data is transmitted to the internal address. A semiconductor system that includes an input control circuit that transmits data.
 제 10 항에 있어서, 상기 내부신호생성회로는
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 상기 어드레스를 생성하는 어드레스생성회로;
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 상기 커맨드를 생성하는 커맨드생성회로; 및
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 기 설정된 로직레벨을 갖는 상기 저장데이터를 생성하는 데이터생성회로를 포함하는 반도체시스템.
The method of claim 10, wherein the internal signal generation circuit is
an address generation circuit that generates the address to be sequentially counted in response to pulses of the periodic signal during the enable period of the start signal;
a command generation circuit that generates the command in response to a pulse of the periodic signal during the enable period of the start signal; and
A semiconductor system comprising a data generation circuit that generates the storage data having a preset logic level in response to a pulse of the periodic signal during an enable period of the start signal.
 제 11 항에 있어서, 상기 데이터생성회로는
상기 개시신호에 응답하여 접지전압 또는 전원전압을 반전버퍼링하여 출력하는 버퍼회로; 및
상기 버퍼회로에서 출력된 신호를 수신하고, 상기 버퍼회로에서 출력된 상기 신호를 반전버퍼링하고 래치하여 상기 저장데이터를 생성하는 제1 래치회로를 포함하는 반도체시스템.
The method of claim 11, wherein the data generation circuit is
a buffer circuit for outputting an inverted buffered ground voltage or power supply voltage in response to the start signal; and
A semiconductor system comprising a first latch circuit that receives a signal output from the buffer circuit, inverts the buffer and latches the signal output from the buffer circuit to generate the storage data.
 제 11 항에 있어서, 상기 데이터생성회로는
노드;
상기 노드에 연결되고, 상기 개시신호에 응답하여 상기 노드를 전원전압 레벨로 풀업구동하는 제1 구동회로; 및
상기 노드에 연결되고, 상기 주기신호의 펄스에 응답하여 상기 노드의 신호를 반전버퍼링하고 래치하여 상기 저장데이터를 생성하는 제2 래치회로를 포함하는 반도체시스템.
The method of claim 11, wherein the data generation circuit is
node;
a first driving circuit connected to the node and pulling up the node to the power supply voltage level in response to the start signal; and
A semiconductor system comprising a second latch circuit connected to the node and generating the storage data by inverting and latching the signal of the node in response to a pulse of the periodic signal.
 제 11 항에 있어서, 상기 데이터생성회로는
노드;
상기 노드에 연결되고, 상기 개시신호에 응답하여 상기 노드를 접지전압 레벨로 풀다운구동하는 제2 구동회로; 및
상기 노드에 연결되고, 상기 주기신호의 펄스에 응답하여 상기 노드의 신호를 반전버퍼링하고 래치하여 상기 저장데이터를 생성하는 제3 래치회로를 포함하는 반도체시스템.
The method of claim 11, wherein the data generation circuit is
node;
a second driving circuit connected to the node and pulling down the node to a ground voltage level in response to the start signal; and
A semiconductor system comprising a third latch circuit connected to the node and generating the storage data by inverting the buffer and latching the signal of the node in response to the pulse of the periodic signal.
 제 10 항에 있어서, 상기 입력제어회로는
상기 개시신호에 응답하여 상기 어드레스 또는 상기 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하는 제1 전달회로;
상기 개시신호에 응답하여 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하는 제2 전달회로; 및
상기 개시신호에 응답하여 상기 저장데이터 또는 상기 데이터를 상기 내부데이터로 전달하는 제3 전달회로를 포함하는 반도체시스템.
The method of claim 10, wherein the input control circuit is
a first transmission circuit that transmits some bits of the address or the command address to the internal address in response to the start signal;
a second transmission circuit that transmits the command or another partial bit of the command address to the internal command in response to the start signal; and
A semiconductor system comprising a third transmission circuit that transmits the stored data or the data to the internal data in response to the start signal.
 초기화동작 시 레벨천이하는 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호를 생성하고, 상기 리셋신호의 레벨천이시점에 인에이블되는 개시신호를 생성하는 개시신호생성회로; 및
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 내부어드레스 및 내부커맨드를 생성하고, 기 설정된 로직레벨을 갖는 내부데이터를 생성하는 초기화동작제어회로를 포함하는 반도체장치.
A start signal generation circuit that generates a periodic signal including pulses that occur periodically in response to a reset signal that changes level during an initialization operation, and generates a start signal that is enabled at the time of the level change of the reset signal; and
A semiconductor device comprising an initialization operation control circuit that generates internal addresses and internal commands that are sequentially counted in response to pulses of the periodic signal during the enable period of the start signal, and generates internal data having a preset logic level.
 제 16 항에 있어서, 상기 개시신호는 상기 리셋신호의 레벨천이시점부터 상기 내부어드레스의 모든 비트가 카운팅되는 시점까지 인에이블되는 신호인 반도체장치.
The semiconductor device of claim 16, wherein the start signal is an enable signal from the level transition point of the reset signal to the point in time when all bits of the internal address are counted.
 제 16 항에 있어서, 상기 개시신호생성회로는
상기 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 상기 주기신호를 생성하는 오실레이터; 및
상기 주기신호에 응답하여 인에이블되고 상기 내부어드레스의 모든 비트가 카운팅되는 경우 디스에이블되는 상기 개시신호를 생성하는 개시신호구동회로를 포함하는 반도체장치.
The method of claim 16, wherein the start signal generation circuit is
an oscillator that generates the periodic signal including pulses that occur periodically in response to the reset signal; and
A semiconductor device comprising a start signal driving circuit that generates the start signal, which is enabled in response to the periodic signal and is disabled when all bits of the internal address are counted.
 제 18 항에 있어서, 상기 개시신호구동회로는
상기 주기신호의 펄스가 기 설정된 횟수만큼 입력되는 경우 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성회로;
상기 펄스신호의 펄스에 응답하여 인에이블되고 감지신호에 응답하여 디스에이블되는 상기 개시신호를 생성하는 개시신호출력회로; 및
상기 내부어드레스의 모든 비트가 카운팅되는 경우 인에이블되는 상기 감지신호를 생성하는 어드레스감지회로를 포함하는 반도체장치.
The method of claim 18, wherein the start signal driving circuit is
a pulse signal generation circuit that generates a pulse signal including a pulse generated when the pulse of the periodic signal is input a preset number of times;
a start signal output circuit that generates the start signal that is enabled in response to a pulse of the pulse signal and disabled in response to a detection signal; and
A semiconductor device comprising an address detection circuit that generates the detection signal that is enabled when all bits of the internal address are counted.
 제 16 항에 있어서, 상기 초기화동작제어회로는
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 어드레스, 커맨드 및 기 설정된 로직레벨을 갖는 저장데이터를 생성하는 내부신호생성회로; 및
상기 개시신호에 응답하여 상기 어드레스 또는 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하고, 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하며, 상기 저장데이터 또는 데이터를 상기 내부데이터로 전달하는 입력제어회로를 포함하는 반도체장치.
The method of claim 16, wherein the initialization operation control circuit
an internal signal generation circuit that generates sequentially counted addresses, commands, and storage data with a preset logic level in response to pulses of the periodic signal during the enable period of the start signal; and
In response to the start signal, some bits of the address or command address are transmitted to the internal address, another partial bit of the command or command address is transmitted to the internal command, and the stored data or data is transmitted to the internal data. A semiconductor device that includes an input control circuit that transmits
 제 20 항에 있어서, 상기 내부신호생성회로는
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 상기 어드레스를 생성하는 어드레스생성회로;
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 상기 커맨드를 생성하는 커맨드생성회로; 및
상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 기 설정된 로직레벨을 갖는 상기 저장데이터를 생성하는 데이터생성회로를 포함하는 반도체장치.
The method of claim 20, wherein the internal signal generation circuit is
an address generation circuit that generates the address to be sequentially counted in response to pulses of the periodic signal during the enable period of the start signal;
a command generation circuit that generates the command in response to a pulse of the periodic signal during the enable period of the start signal; and
A semiconductor device comprising a data generation circuit that generates the storage data having a preset logic level in response to a pulse of the periodic signal during an enable period of the start signal.
 제 20 항에 있어서, 상기 입력제어회로는
상기 개시신호에 응답하여 상기 어드레스 또는 상기 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하는 제1 전달회로;
상기 개시신호에 응답하여 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하는 제2 전달회로; 및
상기 개시신호에 응답하여 상기 저장데이터 또는 상기 데이터를 상기 내부데이터로 전달하는 제3 전달회로를 포함하는 반도체장치.
The method of claim 20, wherein the input control circuit is
a first transmission circuit that transmits some bits of the address or the command address to the internal address in response to the start signal;
a second transmission circuit that transmits the command or another partial bit of the command address to the internal command in response to the start signal; and
A semiconductor device comprising a third transmission circuit that transmits the stored data or the data to the internal data in response to the start signal.
 제 16 항에 있어서,
다수의 메모리셀을 포함하고, 상기 내부커맨드에 응답하여 상기 내부어드레스에 의해 선택되는 상기 다수의 메모리셀에 상기 내부데이터를 저장하는 제1 메모리영역; 및
다수의 메모리셀을 포함하고, 상기 내부커맨드에 응답하여 상기 내부어드레스에 의해 선택되는 상기 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 메모리영역을 더 포함하는 반도체장치.
According to claim 16,
a first memory area including a plurality of memory cells and storing the internal data in the plurality of memory cells selected by the internal address in response to the internal command; and
A semiconductor device including a plurality of memory cells, and further comprising a second memory area for storing the internal data in the plurality of memory cells selected by the internal address in response to the internal command.
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