KR20180116733A - Semiconductor package - Google Patents

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전치훈
고상춘
김민기
박종문
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이현수
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한국전자통신연구원
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Abstract

A semiconductor package with improved electrical characteristics and reliability comprises: a first substrate having a recess region formed therein; a lower semiconductor chip disposed in the recess region of the first substrate; an upper semiconductor chip disposed on the lower semiconductor chip; and a conductive plate disposed between the lower semiconductor chip and the upper semiconductor chip and extending on an upper surface of the first substrate. An active surface of the lower semiconductor chip and an active surface of the upper semiconductor chip may face each other. The conductive plate may be connected to the active surface of the lower semiconductor chip and the active surface of the upper semiconductor chip.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}[0001] SEMICONDUCTOR PACKAGE [0002]

본 발명은 반도체 패키지에 관한 것으로, 상세하게는 전력 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a power semiconductor package.

최근 전자/전기 기기의 소형화로 인해 부품들의 고집적화, 전력의 효율화 및 효과적인 열방출을 위한 기술 개발이 활발히 진행되고 있다. 특히 기존의 실리콘(Si) 전력 반도체에 비해 높은 전력밀도와 고온 안정성 및 높은 스위칭 속도가 가능한 질화갈륨(GaN) 또는 탄화규소(SiC) 기반 화합물 전력 반도체 연구에 초점이 맞춰지고 있다.Recently, due to miniaturization of electronic / electric devices, development of technologies for high integration of parts, efficiency of electric power, and effective heat dissipation are actively under way. The focus is on gallium nitride (GaN) or silicon carbide (SiC) based compound semiconductor power semiconductors that are capable of higher power density, higher temperature stability and higher switching speeds than traditional silicon (Si) power semiconductors.

질화갈륨(GaN) 소자는 수평(lateral) 구조로써, 일반적으로 반도체 칩들이 그의 상면에 패드들이 형성되는 페이스-업(face-up) 상태로 기판 상에 형성된다. 반면, 실리콘(Si) 기판 상에 질화갈륨(GaN) 소자를 구현하는 질화갈륨-온-실리콘(GaN-on-Si)의 경우, 공정 수율이 낮다. 이와 같은 구조들은 대면적 소자를 구현하는 데에 있어 가격 경쟁력이 높지 못하다.Gallium nitride (GaN) devices have a lateral structure and are generally formed on a substrate in a face-up state in which semiconductor chips are formed on their upper surfaces with pads. On the other hand, in the case of gallium nitride-on-silicon (GaN), which realizes a gallium nitride (GaN) device on a silicon (Si) substrate, the process yield is low. Such structures are not cost competitive in implementing large-area devices.

질화갈륨(GaN) 소자는 일반적으로 노멀리-온(normally-on) 특성을 가진다. 질화갈륨(GaN) 소자에 있어서, 전력 반도체 소자의 고속 동작에는 잡음(noise), 신호 지연 등의 제한 요소들이 존재할 수 있다. 특히 최근의 반도체 소자는 많은 수의 신호가 동시에 전달되고, 상기 전달되는 신호의 수가 점점 증가하고 있으며, 신호 속도도 계속 증가하고 있다. 이는 반도체 소자/반도체 패키지, 실장 기판 또는 본딩 와이어의 기생 인덕턴스(parasitic inductances) 성분과 함께 작용하여 잡음으로 나타나며, 전력 반도체의 스위칭 성능에 크게 영향을 미친다. 이러한 잡음은 반도체 소자의 동작 속도가 빠를수록, 그리고 동시 전달 신호수가 많을수록 커지게 되어, 반도체 소자의 고속 동작에 심각한 저해 요소가 될 수 있다.Gallium nitride (GaN) devices generally have a normally-on characteristic. In a gallium nitride (GaN) device, there may be limitations such as noise and signal delay in a high-speed operation of a power semiconductor device. Particularly, in recent semiconductor devices, a large number of signals are simultaneously transmitted, the number of signals to be transferred is increasing, and the signal speed is also continuously increasing. This acts in conjunction with the parasitic inductances of the semiconductor device / semiconductor package, the mounting substrate, or the bonding wire, and appears as a noise, which greatly affects the switching performance of the power semiconductor. This noise increases as the operating speed of the semiconductor device increases and as the number of simultaneously transmitted signals increases, which may seriously impede the high-speed operation of the semiconductor device.

본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a miniaturized semiconductor package.

본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.Another object of the present invention is to provide a semiconductor package having improved electrical characteristics and reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 그 상면으로부터 중심 방향으로 들어가는 리세스 영역을 갖는 제 1 기판, 상기 제 1 기판의 상기 리세스 영역 내에 배치되는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩, 및 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되고, 상기 제 1 기판의 상기 상면 상으로 연장되는 도전판을 포함할 수 있다. 상기 하부 반도체 칩의 활성면 및 상기 상부 반도체 칩의 활성면은 상호 마주할 수 있다. 상기 도전판은 상기 하부 반도체 칩의 활성면 및 상기 상부 반도체 칩의 활성면에 접속될 수 있다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a first substrate having a recess region that enters a center region from an upper surface thereof; a lower semiconductor chip An upper semiconductor chip disposed on the lower semiconductor chip, and a conductive plate disposed between the lower semiconductor chip and the upper semiconductor chip, the conductive plate extending on the upper surface of the first substrate. The active surface of the lower semiconductor chip and the active surface of the upper semiconductor chip may face each other. The conductive plate may be connected to an active surface of the lower semiconductor chip and an active surface of the upper semiconductor chip.

일 실시예에 따르면, 상기 하부 반도체 칩은 그의 상면 상에 배치되는 제 1 하부 칩 패드 및 제 2 하부 칩 패드를 가질 수 있다. 상기 상부 반도체 칩은 그의 하면 상에 배치되는 제 1 상부 칩 패드 및 제 2 상부 칩 패드를 가질 수 있다.According to one embodiment, the lower semiconductor chip may have a first lower chip pad and a second lower chip pad disposed on the upper surface thereof. The upper semiconductor chip may have a first upper chip pad and a second upper chip pad disposed on a lower surface thereof.

일 실시예에 따르면, 상기 도전판은 제 1 도전판 및 제 2 도전판을 포함할 수 있다. 상기 제 1 도전판은 상기 제 1 하부 칩 패드 및 상기 제 1 상부 칩 패드와 연결될 수 있다. 상기 제 2 도전판은 상기 제 2 하부 칩 패드 및 상기 제 2 하부 칩 패드와 연결될 수 있다.According to one embodiment, the conductive plate may include a first conductive plate and a second conductive plate. The first conductive plate may be connected to the first lower chip pad and the first upper chip pad. The second conductive plate may be connected to the second lower chip pad and the second lower chip pad.

일 실시예에 따르면, 상기 도전판은 상기 제 1 기판의 상기 상면과 평행한 평판 형상을 가질 수 있다.According to one embodiment, the conductive plate may have a flat plate shape parallel to the upper surface of the first substrate.

일 실시예에 따르면, 상기 제 1 기판은 상기 제 1 기판의 상기 상면 상에 형성되는 제 1 회로 패턴을 가질 수 있다. 상기 도전판은 상기 제 1 기판의 상기 제 1 회로 패턴에 접속될 수 있다.According to one embodiment, the first substrate may have a first circuit pattern formed on the upper surface of the first substrate. The conductive plate may be connected to the first circuit pattern of the first substrate.

일 실시예에 따르면, 상기 제 1 기판 및 상기 하부 반도체 칩의 아래에 배치되는 제 2 기판을 더 포함할 수 있다. 상기 제 2 기판은 그의 하면에 형성되고, 상기 제 1 회로 패턴과 전기적으로 연결되는 제 2 회로 패턴을 포함할 수 있다.According to one embodiment, the semiconductor device may further include a second substrate disposed below the first substrate and the lower semiconductor chip. The second substrate may include a second circuit pattern formed on a lower surface thereof and electrically connected to the first circuit pattern.

일 실시예에 따르면, 상기 제 1 기판 및 상기 제 2 기판을 관통하고, 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴에 접속되는 관통 비아를 더 포함할 수 있다.According to one embodiment, the semiconductor device may further include through vias penetrating the first substrate and the second substrate and connected to the first circuit pattern and the second circuit pattern.

일 실시예에 따르면, 상기 제 1 기판 상에 배치되어, 상기 제 1 회로 패턴과 전기적으로 연결되는 리드 프레임을 더 포함할 수 있다. 상기 리드 프레임은 상기 제 1 기판의 외측으로 연장될 수 있다.According to an embodiment, the lead frame may further include a lead frame disposed on the first substrate and electrically connected to the first circuit pattern. The lead frame may extend outside the first substrate.

일 실시예에 따르면, 상기 리세스 영역은 상기 제 1 기판의 상기 상면 및 상기 제 1 기판의 하면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 상기 제 1 기판의 상기 하면은 상기 하부 반도체 칩의 하면과 공면(coplanar)을 이룰 수 있다.According to one embodiment, the recess region may have an open hole shape connecting the upper surface of the first substrate and the lower surface of the first substrate. The lower surface of the first substrate may coplanar with the lower surface of the lower semiconductor chip.

일 실시예에 따르면, 상기 제 1 기판의 상기 상면은 상기 제 1 반도체 칩의 상면과 서로 다른 레벨에 배치될 수 있다.According to an embodiment, the upper surface of the first substrate may be disposed at a different level from the upper surface of the first semiconductor chip.

일 실시예에 따르면, 상기 하부 반도체 칩 및 상기 상부 반도체 칩은 전력 반도체 소자를 포함할 수 있다.According to one embodiment, the lower semiconductor chip and the upper semiconductor chip may include power semiconductor devices.

일 실시예에 따르면, 상기 제 1 기판 및 상기 상부 반도체 칩을 덮는 몰딩막을 더 포함수 있다.According to an embodiment, the semiconductor device may further include a molding film covering the first substrate and the upper semiconductor chip.

일 실시예에 따르면, 상기 하부 반도체 칩의 하면 및 상기 상부 반도체 칩의 상면 중 적어도 하나 상에 배치되는 발열막을 더 포함할 수 있다.According to an embodiment, the semiconductor device may further include a heat generating film disposed on at least one of a lower surface of the lower semiconductor chip and an upper surface of the upper semiconductor chip.

상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 반도체 칩 및 제 2 반도체 칩, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는 판상의 도전판, 및 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 외측면을 둘러싸는 반도체 기판을 포함할 수 있다. 상기 제 1 반도체 칩은 상기 제 2 반도체 칩을 향하는 일면 상에 제 1 칩 패드를 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩을 향하는 일면 상에 제 2 칩 패드를 가질 수 있다. 상기 도전판은 상기 제 1 칩 패드 및 상기 제 2 칩 패드와 접할 수 있다. 상기 도전판은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 외측으로 연장되되, 상기 반도체 기판과 전기적으로 연결될 수 있다.According to an aspect of the present invention, there is provided a semiconductor package including a first semiconductor chip and a second semiconductor chip, a plate-like conductive plate disposed between the first semiconductor chip and the second semiconductor chip, And a semiconductor substrate surrounding the outer surfaces of the first semiconductor chip and the second semiconductor chip. The first semiconductor chip may have a first chip pad on one side facing the second semiconductor chip. The second semiconductor chip may have a second chip pad on one side facing the first semiconductor chip. The conductive plate may be in contact with the first chip pad and the second chip pad. The conductive plate may extend outside the first semiconductor chip and the second semiconductor chip, and may be electrically connected to the semiconductor substrate.

일 실시예에 따르면, 상기 도전판은 상기 반도체 기판의 상면 상으로 신장될 수 있다. 상기 도전판은 상기 반도체 기판의 회로 패턴에 접속될 수 있다.According to one embodiment, the conductive plate may be extended onto the upper surface of the semiconductor substrate. The conductive plate may be connected to a circuit pattern of the semiconductor substrate.

일 실시예에 따르면, 상기 도전판은 복수로 제공될 수 있다. 상기 복수로 제공되는 도전판들 각각은 복수로 제공되는 상기 제 1 칩 패드 및 상기 제 2 칩 패드에 각각 대응되어 연결될 수 있다.According to one embodiment, the conductive plate may be provided in plurality. Each of the plurality of conductive plates may be connected to the plurality of first chip pads and the second chip pads, respectively.

본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩들을 기판에 실장하기 위한 연결 요소로 도전판을 이용할 수 있다. 반도체 패키지는 반도체 칩들의 실장을 위한 본딩 와이어(bonding wire)가 필요하지 않아, 반도체 칩들을 패키징 하기 위해 요구되는 공간이 적을 수 있다. 또한, 반도체 칩들이 상하로 적층(stack)되어 있어, 반도체 패키지의 평면 면적이 줄어들 수 있다.A semiconductor package according to embodiments of the present invention can use a conductive plate as a connecting element for mounting semiconductor chips on a substrate. The semiconductor package does not require a bonding wire for mounting the semiconductor chips, so that the space required for packaging the semiconductor chips can be small. In addition, since the semiconductor chips are stacked up and down, the plane area of the semiconductor package can be reduced.

본 발명의 실시예들에 따른 반도체 패키지는 도전판이 반도체 칩들 사이에 배치될 수 있다. 넓은 면적을 갖는 평판형의 도전판은 반도체 패키지에 발생할 수 있는 기생 인덕턴스(parasitic inductance)를 감소시킬 수 있으며, 기판의 회로 패턴과 반도체 칩들 사이의 저항을 낮출 수 있다. 즉, 본 발명의 실시예들에 따른 반도체 패키지는 전기적 특성이 향상될 수 있다.In the semiconductor package according to the embodiments of the present invention, the conductive plate may be disposed between the semiconductor chips. A flat plate-like conductive plate having a large area can reduce a parasitic inductance that can occur in a semiconductor package, and can reduce a circuit pattern of the substrate and a resistance between the semiconductor chips. That is, the semiconductor package according to the embodiments of the present invention can improve the electrical characteristics.

도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.1 is a perspective view illustrating a semiconductor package according to embodiments of the present invention.
2 is a plan view illustrating a semiconductor package according to embodiments of the present invention.
3A to 3C are cross-sectional views illustrating a semiconductor package according to embodiments of the present invention.
4 and 5 are cross-sectional views illustrating a semiconductor package according to embodiments of the present invention.
6A and 6B are cross-sectional views illustrating a semiconductor package according to embodiments of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. It will be apparent to those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof. Those of ordinary skill in the art will understand that the concepts of the present invention may be practiced in any suitable environment.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms 'comprises' and / or 'comprising' mean that the stated element, step, operation and / or element does not imply the presence of one or more other elements, steps, operations and / Or additions.

본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.When a film (or layer) is referred to herein as being on another film (or layer) or substrate it may be formed directly on another film (or layer) or substrate, or a third film Or layer) may be interposed.

본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1 막질로 언급된 막질이 다른 실시 예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. Although the terms first, second, third, etc. have been used in various embodiments herein to describe various regions, films (or layers), etc., it is to be understood that these regions, do. These terms are merely used to distinguish any given region or film (or layer) from another region or film (or layer). Thus, the membrane referred to as the first membrane in one embodiment may be referred to as the second membrane in another embodiment. Each embodiment described and exemplified herein also includes its complementary embodiment. Like numbers refer to like elements throughout the specification.

본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.The terms used in the embodiments of the present invention may be construed as commonly known to those skilled in the art unless otherwise defined.

이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.Hereinafter, a semiconductor package according to the concept of the present invention will be described with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 반도체 패키지(1)를 설명하기 위한 사시도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지(1)를 설명하기 위한 평면도로, 도 1의 반도체 패키지(1)를 상부에서 바라본 도면이다. 도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 패키지(1)를 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면들이다. 설명의 편의를 위하여, 도 1에서 제 1 기판(10)의 제 1 회로 패턴(12) 및 제 2 회로 패턴(14)이 생략되었다.1 is a perspective view for explaining a semiconductor package 1 according to embodiments of the present invention. 2 is a plan view for explaining a semiconductor package 1 according to embodiments of the present invention, and is a top view of the semiconductor package 1 of FIG. FIGS. 3A to 3C are cross-sectional views for explaining a semiconductor package 1 according to embodiments of the present invention, and are cross-sectional views taken along the line I-I 'of FIG. For convenience of explanation, the first circuit pattern 12 and the second circuit pattern 14 of the first substrate 10 are omitted in Fig.

도 1, 도 2 및 도 3a를 참조하여, 제 1 기판(10)이 제공될 수 있다. 제 1 기판(10)은 상면(10a), 및 상면(10a)에 대향하는 하면(10b)을 가질 수 있다. 제 1 기판(10)은 반도체 기판, 유리 기판, 또는　유기 기판을 포함할 수 있다. 제 1 기판(10)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 예를 들어, 제 1 기판(10)의 상면(10a) 상에 제 1 회로 패턴(12) 및 제 2 회로 패턴(14)이 형성될 수 있다. 제 1 회로 패턴(12) 및 제 2 회로 패턴(14)은 상호 별개의 전기 회로일 수 있다.Referring to Figs. 1, 2 and 3A, a first substrate 10 may be provided. The first substrate 10 may have an upper surface 10a and a lower surface 10b facing the upper surface 10a. The first substrate 10 may include a semiconductor substrate, a glass substrate, or an organic substrate. The first substrate 10 may be a printed circuit board (PCB). For example, the first circuit pattern 12 and the second circuit pattern 14 may be formed on the upper surface 10a of the first substrate 10. [ The first circuit pattern 12 and the second circuit pattern 14 may be separate electrical circuits.

제 1 기판(10)은 그의 내부에 리세스 영역(R)을 가질 수 있다. 리세스 영역(R)은 제 1 기판(10)의 상면(10a)으로부터 제 1 기판(10)의 중심 방향으로 들어가는 형상을 가질 수 있다. 리세스 영역(R)은 평면적 관점에서 제 1 기판(10)의 중심부에 배치될 수 있다. 리세스 영역(R)은 원형, 타원형 또는 다각형의 평면 형상을 가질 수 있다.The first substrate 10 may have a recessed region R therein. The recess region R may have a shape that enters from the upper surface 10a of the first substrate 10 toward the center of the first substrate 10. [ The recessed region R can be disposed at the center portion of the first substrate 10 in plan view. The recessed region R may have a circular, oval or polygonal planar shape.

실시예들에 따르면, 리세스 영역(R)은 제 1 기판(10)의 상면(10a) 및 하면(10b)을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 도 3a에 도시된 바와 같이, 리세스 영역(R)은 제 1 기판(10)의 상면(10a)으로부터 하면(10b)을 향하여 제 1 기판(10)을 수직 관통할 수 있다. 다른 관점에서, 리세스 영역(R)의 바닥면 및 상면은 개방될 수 있다.The recess region R may have an open hole shape connecting the upper surface 10a and the lower surface 10b of the first substrate 10 according to the embodiments. The recessed region R may vertically penetrate the first substrate 10 from the upper surface 10a of the first substrate 10 toward the lower surface 10b. In another aspect, the bottom surface and the top surface of the recessed area R can be opened.

이와는 다르게, 리세스 영역(R)은 제 1 기판(10)의 상면(10a)으로부터 하면(10b)을 향하여 형성되되, 리세스 영역(R)은 제 1 기판(10)을 전부 관통하지 않을 수도 있다. 도 3b에 도시된 바와 같이, 리세스 영역(R)은 제 1 기판(10)의 상면(10a)이 함몰된 형태를 가질 수 있다. 다른 관점에서, 리세스 영역(R)의 바닥면은 제 1 기판(10)에 의해 정의될 수 있으며, 그의 상면은 개방될 수 있다. 이하, 오픈 홀(open hole) 형태의 리세스 영역(R)을 갖는 도 3a를 기준으로 설명하도록 한다.Alternatively, the recessed region R may be formed from the upper surface 10a of the first substrate 10 toward the lower surface 10b, and the recessed region R may not pass through the first substrate 10 at all have. As shown in FIG. 3B, the recessed region R may have a shape in which the upper surface 10a of the first substrate 10 is recessed. In another aspect, the bottom surface of the recessed region R can be defined by the first substrate 10, and the top surface thereof can be opened. Hereinafter, the description will be made with reference to Fig. 3A having a recess region R in the form of an open hole.

제 1 기판(10)의 리세스 영역(R) 내에 하부 반도체 칩(20)이 배치될 수 있다. 하부 반도체 칩(20)은 제 1 기판(10)의 리세스 영역(R)의 내벽과 이격될 수 있다. 하부 반도체 칩(20)의 외측면은 제 1 기판(10)에 의해 둘러싸일 수 있다. 예를 들어, 하부 반도체 칩(20)의 상면은 제 1 기판(10)의 상면(10a)과 공면(coplanar)을 이룰 수 있다. 리세스 영역(R)이 오픈 홀(open hole) 형태를 갖는 경우, 하부 반도체 칩(20)의 하면은 제 1 기판(10)의 하면(10b)과 공면을 이룰 수 있다. 리세스 영역(R)이 제 1 기판(10)의 상면(10a)이 함몰된 형태를 갖는 경우, 하부 반도체 칩(20)은 리세스 영역(R)의 바닥면과 접할 수 있다. 하부 반도체 칩(20)의 상면은 활성면(active surface)일 수 있다. 예를 들어, 하부 반도체 칩(20)의 상면 상에 제 1 하부 칩 패드(22) 및 제 2 하부 칩 패드(24)가 배치될 수 있다. 즉, 하부 반도체 칩(20)은 제 1 기판(10)의 리세스 영역(R) 내에 페이스-업(face-up) 상태로 배치될 수 있다. 제 1 하부 칩 패드(22) 및 제 2 하부 칩 패드(24)는 상호 이격될 수 있다. 하부 반도체 칩(20)은 전력 반도체(power semiconductor)일 수 있다.The lower semiconductor chip 20 may be disposed in the recess region R of the first substrate 10. [ The lower semiconductor chip 20 may be spaced apart from the inner wall of the recessed region R of the first substrate 10. The outer surface of the lower semiconductor chip 20 may be surrounded by the first substrate 10. For example, the upper surface of the lower semiconductor chip 20 may be coplanar with the upper surface 10a of the first substrate 10. The lower surface of the lower semiconductor chip 20 may be coplanar with the lower surface 10b of the first substrate 10 when the recessed region R has an open hole shape. The lower semiconductor chip 20 may be in contact with the bottom surface of the recessed region R when the recessed region R has a shape in which the upper surface 10a of the first substrate 10 is recessed. The upper surface of the lower semiconductor chip 20 may be an active surface. For example, the first lower chip pad 22 and the second lower chip pad 24 may be disposed on the upper surface of the lower semiconductor chip 20. That is, the lower semiconductor chip 20 may be disposed in a face-up state in the recessed region R of the first substrate 10. The first lower chip pad 22 and the second lower chip pad 24 may be spaced apart from each other. The lower semiconductor chip 20 may be a power semiconductor.

하부 반도체 칩(20) 상에 상부 반도체 칩(30)이 배치될 수 있다. 상부 반도체 칩(30)의 활성면(active surface)은 하부 반도체 칩(20)의 활성면과 마주할 수 있다. 즉, 상부 반도체 칩(30)의 하면은 활성면일 수 있다. 예를 들어, 상부 반도체 칩(30)의 하면 상에 제 1 상부 칩 패드(32) 및 제 2 상부 칩 패드(34)가 배치될 수 있다. 즉, 상부 반도체 칩(30)은 하부 반도체 칩(20) 상에 페이스-다운(face-down) 상태로 배치될 수 있다. 제 1 상부 칩 패드(32) 및 제 2 상부 칩 패드(34)는 상호 이격될 수 있다. 상부 반도체 칩(30)은 하부 반도체 칩(20)과 동일한 칩일 수 있다. 예를 들어, 제 1 상부 칩 패드(32)는 평면적으로 제 1 하부 칩 패드(22)와 대응되는 위치에 배치될 수 있다. 제 2 상부 칩 패드(34)는 평면적으로 제 2 하부 칩 패드(24)와 대응되는 위치에 배치될 수 있다. 또는, 도시된 바와는 다르게, 제 1 상부 칩 패드(32) 및 제 2 상부 칩 패드(34)는 제 1 하부 칩 패드(22) 및 제 2 하부 칩 패드(24)와 오버랩(overlap)되지 않을 수 있다. 상부 반도체 칩(30)은 하부 반도체 칩(20)과 동종의 반도체 소자일 수 있다. 예를 들어, 상부 반도체 칩(30)은 전력 반도체(power semiconductor)일 수 있다. 이와는 다르게, 상부 반도체 칩(30)은 하부 반도체 칩(20)과 이종의 반도체 소자일 수 있다.The upper semiconductor chip 30 may be disposed on the lower semiconductor chip 20. [ The active surface of the upper semiconductor chip 30 may face the active surface of the lower semiconductor chip 20. [ That is, the lower surface of the upper semiconductor chip 30 may be an active surface. For example, the first upper chip pad 32 and the second upper chip pad 34 may be disposed on the lower surface of the upper semiconductor chip 30. [ That is, the upper semiconductor chip 30 may be arranged face-down on the lower semiconductor chip 20. [ The first upper chip pad 32 and the second upper chip pad 34 may be spaced apart from each other. The upper semiconductor chip 30 may be the same chip as the lower semiconductor chip 20. For example, the first upper chip pad 32 may be disposed at a position corresponding to the first lower chip pad 22 in a plan view. The second upper chip pad 34 may be disposed at a position corresponding to the second lower chip pad 24 in a plan view. Alternatively, the first upper chip pad 32 and the second upper chip pad 34 may not overlap with the first lower chip pad 22 and the second lower chip pad 24, as shown . The upper semiconductor chip 30 may be a semiconductor device of the same type as the lower semiconductor chip 20. [ For example, the upper semiconductor chip 30 may be a power semiconductor. Alternatively, the upper semiconductor chip 30 may be different from the lower semiconductor chip 20.

하부 반도체 칩(20)과 상부 반도체 칩(30) 사이에 도전판이 배치될 수 있다. 도전판은 제 1 상부 칩 패드(32) 및 제 1 하부 칩 패드(22)와 대응되는 제 1 도전판(42), 및 제 2 상부 칩 패드(34) 및 제 2 하부 칩 패드(24)와 대응되는 제 2 도전판(44)을 포함할 수 있다.A conductive plate may be disposed between the lower semiconductor chip 20 and the upper semiconductor chip 30. The conductive plate includes a first conductive plate 42 corresponding to the first upper chip pad 32 and the first lower chip pad 22 and a second upper chip pad 34 and a second lower chip pad 24, And may include a corresponding second conductive plate 44.

제 1 도전판(42)은 제 1 상부 칩 패드(32) 및 제 1 하부 칩 패드(22) 사이에 배치되어, 제 1 상부 칩 패드(32) 및 제 1 하부 칩 패드(22)와 전기적으로 연결될 수 있다. 제 1 도전판(42)은 평판 형상일 수 있다. 이때, 제 1 도전판(42)은 제 1 기판(10)의 상면(10a)과 평행할 수 있다. 제 1 도전판(42)은 제 1 기판(10)의 상면(10a) 상으로 연장될 수 있다. 이때, 제 1 도전판(42)은 제 1 상부 칩 패드(32) 및 제 1 하부 칩 패드(22)와 접할 수 있다. 제 1 도전판(42)은 제 2 상부 칩 패드(34) 및 제 2 하부 칩 패드(24)와 접하지 않을 수 있다. 제 1 도전판(42)은 제 1 기판(10)의 제 1 회로 패턴(12)과 접할 수 있다. 제 1 도전판(42)은 금속을 포함할 수 있다.The first conductive plate 42 is disposed between the first upper chip pad 32 and the first lower chip pad 22 and electrically connected to the first upper chip pad 32 and the first lower chip pad 22 Can be connected. The first conductive plate 42 may have a flat plate shape. At this time, the first conductive plate 42 may be parallel to the upper surface 10a of the first substrate 10. The first conductive plate 42 may extend on the upper surface 10a of the first substrate 10. At this time, the first conductive plate 42 can be in contact with the first upper chip pad 32 and the first lower chip pad 22. The first conductive plate 42 may not contact the second upper chip pad 34 and the second lower chip pad 24. The first conductive plate 42 may be in contact with the first circuit pattern 12 of the first substrate 10. The first conductive plate 42 may include a metal.

제 2 도전판(44)은 제 2 상부 칩 패드(34) 및 제 2 하부 칩 패드(24) 사이에 배치되어, 제 2 상부 칩 패드(34) 및 제 2 하부 칩 패드(24)와 전기적으로 연결될 수 있다. 제 2 도전판(44)은 평판 형상일 수 있다. 이때, 제 2 도전판(44)은 제 1 기판(10)의 상면(10a)과 평행할 수 있다. 제 2 도전판(44)은 제 1 기판(10)의 상면(10a) 상으로 연장될 수 있다. 이때, 제 2 도전판(44)은 제 2 상부 칩 패드(34) 및 제 2 하부 칩 패드(24)와 접할 수 있다. 제 2 도전판(44)은 제 1 상부 칩 패드(32) 및 제 1 하부 칩 패드(22)와 접하지 않을 수 있다. 제 2 도전판(44)은 제 1 도전판(42)과 상호 이격될 수 있다. 제 2 도전판(44)은 제 1 기판(10)의 제 2 회로 패턴(14)과 접할 수 있다. 제 2 도전판(44)은 금속을 포함할 수 있다.The second conductive plate 44 is disposed between the second upper chip pad 34 and the second lower chip pad 24 and electrically connected to the second upper chip pad 34 and the second lower chip pad 24 Can be connected. The second conductive plate 44 may have a flat plate shape. At this time, the second conductive plate 44 may be parallel to the upper surface 10a of the first substrate 10. The second conductive plate 44 may extend on the upper surface 10a of the first substrate 10. At this time, the second conductive plate 44 can be in contact with the second upper chip pad 34 and the second lower chip pad 24. The second conductive plate 44 may not contact the first upper chip pad 32 and the first lower chip pad 22. The second conductive plate 44 may be spaced apart from the first conductive plate 42. The second conductive plate 44 may be in contact with the second circuit pattern 14 of the first substrate 10. The second conductive plate 44 may include a metal.

제 1 도전판(42) 및 제 2 도전판(44)은 상부 반도체 칩(30) 및 하부 반도체 칩(20)을 제 1 기판(10)과 전기적으로 연결시킬 수 있다. 이때, 상부 반도체 칩(30)과 하부 반도체 칩(20)은 동일한 전기적 회로에 접속될 수 있다. 예를 들어, 상부 반도체 칩(30)의 제 1 상부 칩 패드(32) 및 하부 반도체 칩(20)의 제 1 하부 칩 패드(22)는 제 1 기판(10)의 제 1 회로 패턴(12)에 접속되고, 상부 반도체 칩(30)의 제 2 상부 칩 패드(34) 및 하부 반도체 칩(20)의 제 2 하부 칩 패드(24)는 제 1 기판(10)의 제 2 회로 패턴(14)에 접속될 수 있다. 상세하게는, 상부 반도체 칩(30) 및 하부 반도체 칩(20)은 제 1 상부 칩 패드(32) 및 제 1 하부 칩 패드(22)를 통해 제 1 도전판(42)에 접속될 수 있다. 제 1 도전판(42)은 제 1 기판(10)의 제 1 회로 패턴(12)에 접속될 수 있다. 상부 반도체 칩(30) 및 하부 반도체 칩(20)은 제 2 상부 칩 패드(34) 및 제 2 하부 칩 패드(24)를 통해 제 2 도전판(44)에 접속될 수 있다. 제 2 도전판(44)은 제 1 기판(10)의 제 2 회로 패턴(14)에 접속될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다.The first conductive plate 42 and the second conductive plate 44 may electrically connect the upper semiconductor chip 30 and the lower semiconductor chip 20 to the first substrate 10. At this time, the upper semiconductor chip 30 and the lower semiconductor chip 20 can be connected to the same electric circuit. For example, the first upper chip pad 32 of the upper semiconductor chip 30 and the first lower chip pad 22 of the lower semiconductor chip 20 are electrically connected to the first circuit pattern 12 of the first substrate 10, The second upper chip pad 34 of the upper semiconductor chip 30 and the second lower chip pad 24 of the lower semiconductor chip 20 are connected to the second circuit pattern 14 of the first substrate 10, Lt; / RTI > The upper semiconductor chip 30 and the lower semiconductor chip 20 may be connected to the first conductive plate 42 through the first upper chip pad 32 and the first lower chip pad 22. The first conductive plate 42 may be connected to the first circuit pattern 12 of the first substrate 10. The upper semiconductor chip 30 and the lower semiconductor chip 20 may be connected to the second conductive plate 44 through the second upper chip pad 34 and the second lower chip pad 24. [ The second conductive plate 44 may be connected to the second circuit pattern 14 of the first substrate 10. Hereinafter, the electrical connection may include direct or indirect connection.

일 실시예에서는, 도전판이 제 1 도전판(42) 및 제 2 도전판(44)을 포함하는 것으로 설명하였으나, 도전판은 상부 반도체 칩(30) 및 하부 반도체 칩(20)의 칩 패드들에 따라 2개 이상으로 제공될 수 있다. 예를 들어, 상부 반도체 칩(30)이 제 1 상부 칩 패드(32) 및 제 2 상부 칩 패드(34)와 다른 제 3 상부 칩 패드를 포함하고, 하부 반도체 칩(20)이 제 1 하부 칩 패드(22) 및 제 2 하부 칩 패드(24)와 다른 제 3 하부 칩 패드를 포함할 수 있다. 이때, 도전판은 제 1 도전판(42) 및 제 2 도전판(44)과 이격되는 제 3 도전판을 더 포함할 수 있다. 상기 제 3 도전판은 제 3 상부 칩 패드 및 제 3 하부 칩 패드에 접속될 수 있다.Although the conductive plate includes the first conductive plate 42 and the second conductive plate 44 in the embodiment, the conductive plate may be formed on the chip pads of the upper semiconductor chip 30 and the lower semiconductor chip 20 May be provided in two or more. For example, the upper semiconductor chip 30 may include a third upper chip pad different from the first upper chip pad 32 and the second upper chip pad 34, And a third lower chip pad different from the pad 22 and the second lower chip pad 24. At this time, the conductive plate may further include a third conductive plate spaced apart from the first conductive plate 42 and the second conductive plate 44. The third conductive plate may be connected to the third upper chip pad and the third lower chip pad.

도 3a에서는 하부 반도체 칩(20)의 상면과 제 1 기판(10)의 상면(10a)이 동일한 레벨에 위치하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 1 기판(10)의 상면(10a)과 하부 반도체 칩(20)의 상면을 서로 다른 레벨에 배치될 수 있다.3A, the upper surface of the lower semiconductor chip 20 and the upper surface 10a of the first substrate 10 are located at the same level, but the present invention is not limited thereto. According to other embodiments, the upper surface 10a of the first substrate 10 and the upper surface of the lower semiconductor chip 20 may be disposed at different levels.

도 3c을 참조하여, 제 1 기판(10)의 상면(10a)은 하부 반도체 칩(20)의 상면보다 높은 레벨에 제공될 수 있다. 상부 반도체 칩(30)의 일부가 제 1 기판(10)의 리세스 영역(R) 내에 배치될 수 있다. 제 1 기판(10)은 상부 반도체 칩(30)의 측면의 일부를 덮을 수 있다. 이에 따라, 제 1 기판(10)은 외부 충격으로부터 하부 반도체 칩(20)과 상부 반도체 칩(30)을 보호할 수 있다.Referring to FIG. 3C, the upper surface 10a of the first substrate 10 may be provided at a higher level than the upper surface of the lower semiconductor chip 20. A part of the upper semiconductor chip 30 can be disposed in the recessed region R of the first substrate 10. [ The first substrate 10 may cover a part of the side surface of the upper semiconductor chip 30. Accordingly, the first substrate 10 can protect the lower semiconductor chip 20 and the upper semiconductor chip 30 from an external impact.

제 1 도전판(42) 및 제 2 도전판(44)은 하부 반도체 칩(20)과 상부 반도체 칩(30)의 사이로부터 굴절되어, 제 1 기판(10)의 상면(10a)으로 연장될 수 있다. 상세하게는, 제 1 도전판(42)은 제 1 부분(42a), 제 2 부분(42b), 및 제 3 부분(42c)을 포함할 수 있다. 제 1 부분(42a)은 하부 반도체 칩(20)과 상부 반도체 칩(30) 사이에 배치되어, 제 1 상부 칩 패드(32) 및 제 1 하부 칩 패드(22)에 접속될 수 있다. 제 2 부분(42b)은 제 1 기판(10)의 상면(10a) 상에 배치되어, 제 1 기판(10)의 제 1 회로 패턴(12)에 접속될 수 있다. 제 3 부분(42c)은 제 1 부분(42a)으로부터 연장되어, 제 2 부분(42b)과 연결될 수 있다. 제 2 도전판(44)은 제 4 부분(44a), 제 5 부분(44b), 및 제 6 부분(44c)을 포함할 수 있다. 제 4 부분(44a)은 하부 반도체 칩(20)과 상부 반도체 칩(30) 사이에 배치되어, 제 2 상부 칩 패드(34) 및 제 2 하부 칩 패드(24)에 접속될 수 있다. 제 5 부분(44b)은 제 1 기판(10)의 상면(10a) 상에 배치되어, 제 1 기판(10)의 제 2 회로 패턴(14)에 접속될 수 있다. 제 6 부분(44c)은 제 4 부분(44a)으로부터 연장되어, 제 5 부분(44b)과 연결될 수 있다.The first conductive plate 42 and the second conductive plate 44 may be bent from between the lower semiconductor chip 20 and the upper semiconductor chip 30 to be extended to the upper surface 10a of the first substrate 10 have. In detail, the first conductive plate 42 may include a first portion 42a, a second portion 42b, and a third portion 42c. The first portion 42a may be disposed between the lower semiconductor chip 20 and the upper semiconductor chip 30 and may be connected to the first upper chip pad 32 and the first lower chip pad 22. [ The second portion 42b may be disposed on the top surface 10a of the first substrate 10 and connected to the first circuit pattern 12 of the first substrate 10. [ The third portion 42c may extend from the first portion 42a and may be connected to the second portion 42b. The second conductive plate 44 may include a fourth portion 44a, a fifth portion 44b, and a sixth portion 44c. The fourth portion 44a may be disposed between the lower semiconductor chip 20 and the upper semiconductor chip 30 and connected to the second upper chip pad 34 and the second lower chip pad 24. [ The fifth portion 44b may be disposed on the top surface 10a of the first substrate 10 and connected to the second circuit pattern 14 of the first substrate 10. [ The sixth portion 44c may extend from the fourth portion 44a and be connected to the fifth portion 44b.

이와는 다르게, 도시하지는 않았지만, 제 1 기판(10)의 상면(10a)은 하부 반도체 칩(20)의 상면보다 낮은 레벨에 제공될 수 있다.Alternatively, although not shown, the upper surface 10a of the first substrate 10 may be provided at a lower level than the upper surface of the lower semiconductor chip 20. [

이하에서는, 하부 반도체 칩(20)의 상면과 제 1 기판(10)의 상면(10a)이 동일한 레벨에 위치하는 도 3a를 기준으로 설명하도록 한다.3A, in which the upper surface of the lower semiconductor chip 20 and the upper surface 10a of the first substrate 10 are located at the same level.

본 발명의 실시예들에 따른 반도체 패키지는 다양한 방식으로 패키징될 수 있다. 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.The semiconductor package according to embodiments of the present invention can be packaged in various ways. 4 and 5 are cross-sectional views illustrating a semiconductor package according to embodiments of the present invention.

도 4를 참조하여, 상부 반도체 칩(30)이 몰딩될 수 있다. 예를 들어, 제 1 기판(10) 상에 몰딩막(50)이 제공될 수 있다. 몰딩막(50)은 제 1 기판(10)의 상면(10a), 상부 반도체 칩(30), 제 1 도전판(42), 및 제 2 도전판(44)을 덮을 수 있다. 몰딩막(50)은 하부 반도체 칩(20)과 상부 반도체 칩(30) 사이의 공간을 채울 수 있다. 몰딩막(50)은 기판(10)의 리세스 영역(R)의 여분의 공간을 채울 수 있다. 즉, 몰딩막(50)은 제 1 기판(10)의 리세스 영역(R)의 내벽과 하부 반도체 칩(20) 사이를 채울 수 있다.Referring to Fig. 4, the upper semiconductor chip 30 can be molded. For example, a molding film 50 may be provided on the first substrate 10. The molding film 50 may cover the upper surface 10a of the first substrate 10, the upper semiconductor chip 30, the first conductive plate 42, and the second conductive plate 44. The molding film 50 may fill a space between the lower semiconductor chip 20 and the upper semiconductor chip 30. [ The molding film 50 may fill the extra space in the recessed region R of the substrate 10. [ That is, the molding film 50 can fill the space between the inner wall of the recessed region R of the first substrate 10 and the lower semiconductor chip 20.

제 1 기판(10)의 상면(10a) 상에 제 1 리드 프레임(62) 및 제 2 리드 프레임(64)이 배치될 수 있다. 제 1 리드 프레임(62)은 제 1 기판(10)의 제 1 회로 패턴(12)과 접할 수 있다. 제 2 리드 프레임(64)은 제 1 기판(10)의 제 2 회로 패턴(14)과 접할 수 있다. 제 1 리드 프레임(62)의 일부 및 제 2 리드 프레임(64)의 일부는 몰딩막(50)에 의해 몰딩(molding)될 수 있다. 예를 들어, 제 1 리드 프레임(62) 및 제 2 리드 프레임(64)은 몰딩막(50)의 외측으로 돌출될 수 있다. 제 1 리드 프레임(62) 및 제 2 리드 프레임(64)은 서로 대향하는 제 1 기판(10)의 외측으로 신장하고 절곡된 형태를 가져 좌우 대칭을 이룰 수 있다.The first lead frame 62 and the second lead frame 64 may be disposed on the upper surface 10a of the first substrate 10. [ The first lead frame 62 can be in contact with the first circuit pattern 12 of the first substrate 10. The second lead frame 64 can be in contact with the second circuit pattern 14 of the first substrate 10. A part of the first lead frame 62 and a part of the second lead frame 64 can be molded by the molding film 50. [ For example, the first lead frame 62 and the second lead frame 64 may protrude outside the molding film 50. The first lead frame 62 and the second lead frame 64 may extend in the outward direction of the first substrate 10 facing each other and have a bent shape so that the first lead frame 62 and the second lead frame 64 may be bilaterally symmetrical.

본 발명의 실시예들에 따르면, 반도체 패키지는 상부 반도체 칩(30) 및 하부 반도체 칩(20)에서 발생하는 열을 외부로 전달하는 발열막을 더 포함할 수 있다.According to embodiments of the present invention, the semiconductor package may further include a heating film for transferring heat generated from the upper semiconductor chip 30 and the lower semiconductor chip 20 to the outside.

도 5를 참조하여, 하부 반도체 칩(20)의 하면 상에 제 1 발열막(72)이 배치될 수 있다. 제 1 발열막(72)은 하부 반도체 칩(20)의 하면 및 제 1 기판(10)의 하면을 덮을 수 있다. 제 1 발열막(72)은 열전도율(thermal conductivity)이 높을 수 있다. 예를 들어, 제 1 발열막(72)은 금속을 포함할 수 있다. 제 1 발열막(72)은 하부 반도체 칩(20)에서 발생하는 열을 외부로 방출할 수 있다.Referring to FIG. 5, the first heating film 72 may be disposed on the lower surface of the lower semiconductor chip 20. The first heat generating film 72 may cover the lower surface of the lower semiconductor chip 20 and the lower surface of the first substrate 10. [ The first heat generating film 72 may have a high thermal conductivity. For example, the first heating film 72 may include a metal. The first heat generating film 72 may emit heat generated from the lower semiconductor chip 20 to the outside.

상부 반도체 칩(30)의 상면 상에 제 2 발열막(74)이 배치될 수 있다. 제 2 발열막(74)은 상부 반도체 칩(30)의 상면을 덮을 수 있다. 도시된 바와는 다르게, 제 2 발열막(74)은 몰딩막(50)의 상면 상으로 연장되어, 상부 반도체 칩(30)의 상면 및 몰딩막(50)의 상면을 덮을 수도 있다. 제 2 발열막(74)은 열전도율(thermal conductivity)이 높을 수 있다. 예를 들어, 제 2 발열막(74)은 금속을 포함할 수 있다. 제 2 발열막(74)은 상부 반도체 칩(30)에서 발생하는 열을 외부로 방출할 수 있다.The second heat generating film 74 may be disposed on the upper surface of the upper semiconductor chip 30. And the second heat generating film 74 may cover the upper surface of the upper semiconductor chip 30. The second heating film 74 may extend on the upper surface of the molding film 50 to cover the upper surface of the upper semiconductor chip 30 and the upper surface of the molding film 50. [ The second heating membrane 74 may have a high thermal conductivity. For example, the second heating film 74 may include a metal. The second heat generating film 74 can radiate heat generated from the upper semiconductor chip 30 to the outside.

일 실시예들에 따르면, 반도체 패키지는 제 1 발열막(72) 및 제 2 발열막(74) 중 어느 하나만 포함하거나, 제 1 발열막(72) 및 제 2 발열막(74)을 포함하지 않을 수 있다.According to one embodiment, the semiconductor package may include only one of the first heating film 72 and the second heating film 74, or may not include the first heating film 72 and the second heating film 74 .

본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판(10)의 하면 상에 반도체 패키지를 지지하기 위한 제 2 기판(80)을 더 포함할 수 있다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.The semiconductor package according to embodiments of the present invention may further include a second substrate 80 for supporting the semiconductor package on the lower surface of the first substrate 10. [ 6A and 6B are cross-sectional views illustrating a semiconductor package according to embodiments of the present invention.

도 6a 및 도 6b를 참조하여, 제 1 기판(10)의 하면(10b) 상에 제 2 기판(80)이 배치될 수 있다. 제 2 기판(80)은 제 1 기판(10) 및 하부 반도체 칩(20)을 지지할 수 있다. 제 2 기판(80)은 상면(80a), 및 상면(80a)에 대향하는 하면(80b)을 가질 수 있다. 제 2 기판(80)은 제 1 기판(10)과 동종의 기판일 수 있다. 예를 들어, 제 2 기판(80)은 반도체 기판, 유리 기판, 또는　유기 기판을 포함할 수 있다. 제 2 기판(80)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 예를 들어, 제 2 기판(80)의 하면(80b) 상에 제 3 회로 패턴(82) 및 제 4 회로 패턴(84)이 형성될 수 있다.Referring to FIGS. 6A and 6B, the second substrate 80 may be disposed on the lower surface 10b of the first substrate 10. The second substrate 80 may support the first substrate 10 and the lower semiconductor chip 20. The second substrate 80 may have an upper surface 80a and a lower surface 80b facing the upper surface 80a. The second substrate 80 may be a substrate of the same type as the first substrate 10. For example, the second substrate 80 may comprise a semiconductor substrate, a glass substrate, or an organic substrate. The second substrate 80 may be a printed circuit board (PCB). For example, the third circuit pattern 82 and the fourth circuit pattern 84 may be formed on the lower surface 80b of the second substrate 80.

제 3 회로 패턴(82)은 제 1 회로 패턴(12)과 전기적으로 연결되고, 제 4 회로 패턴(84)은 제 2 회로 패턴(14)과 전기적으로 연결될 수 있다.The third circuit pattern 82 may be electrically connected to the first circuit pattern 12 and the fourth circuit pattern 84 may be electrically connected to the second circuit pattern 14. [

도 6a에 도시된 바와 같이, 제 3 회로 패턴(82)은 제 1 리드 프레임(62)을 통해 제 1 회로 패턴(12)과 전기적으로 연결되고, 제 4 회로 패턴(84)은 제 2 리드 프레임(64)을 통해 제 2 회로 패턴(14)과 전기적으로 연결될 수 있다. 제 1 리드 프레임(62)은 제 1 기판(10)의 상면(10a), 제 1 기판(10)과 제 2 기판(80)의 측면들, 및 제 2 기판(80)의 하면(80b) 상으로 연장되어, 제 1 회로 패턴(12) 및 제 3 회로 패턴(82)과 전기적으로 연결될 수 있다. 제 2 리드 프레임(64)은 제 1 기판(10)의 상면(10a), 제 1 기판(10)과 제 2 기판(80)의 측면들, 및 제 2 기판(80)의 하면(80b) 상으로 연장되어, 제 2 회로 패턴(14) 및 제 4 회로 패턴(84)을 전기적으로 연결할 수 있다. 이때, 제 1 리드 프레임(62) 및 제 2 리드 프레임(64)은 서로 대향하는 제 1 기판(10) 및 제 2 기판(80)의 외측으로 신장하고 굴곡된 형태를 가져 좌우 대칭을 이룰 수 있다.6A, the third circuit pattern 82 is electrically connected to the first circuit pattern 12 through the first lead frame 62, and the fourth circuit pattern 84 is electrically connected to the second lead frame 62. [ And may be electrically connected to the second circuit pattern 14 through the through hole 64. The first lead frame 62 is formed on the upper surface 10a of the first substrate 10 and the side surfaces of the first substrate 10 and the second substrate 80 and on the lower surface 80b of the second substrate 80 And may be electrically connected to the first circuit pattern 12 and the third circuit pattern 82. The second lead frame 64 is formed on the upper surface 10a of the first substrate 10 and the side surfaces of the first substrate 10 and the second substrate 80 and on the lower surface 80b of the second substrate 80 So that the second circuit pattern 14 and the fourth circuit pattern 84 can be electrically connected to each other. At this time, the first lead frame 62 and the second lead frame 64 may extend in the outward direction of the first substrate 10 and the second substrate 80 facing each other, .

또는, 도 6b에 도시된 바와 같이, 제 3 회로 패턴(82)은 제 1 비아(92)를 통해 제 1 회로 패턴(12)과 전기적으로 연결되고, 제 4 회로 패턴(84)은 제 2 비아(94)를 통해 제 2 회로 패턴(14)과 전기적으로 연결될 수 있다. 이때, 제 1 리드 프레임(62) 및 제 2 리드 프레임(64)은 제공되지 않을 수 있다. 제 1 비아(92)는 제 1 기판(10) 및 제 2 기판(80)을 관통하여, 제 1 회로 패턴(12) 및 제 3 회로 패턴(82)을 전기적으로 연결할 수 있다. 제 2 비아(94)는 제 1 기판(10) 및 제 2 기판(80)을 관통하여, 제 2 회로 패턴(14) 및 제 4 회로 패턴(84)을 전기적으로 연결할 수 있다.6B, the third circuit pattern 82 is electrically connected to the first circuit pattern 12 via the first via 92, and the fourth circuit pattern 84 is electrically connected to the second via May be electrically connected to the second circuit pattern (14) through the through hole (94). At this time, the first lead frame 62 and the second lead frame 64 may not be provided. The first vias 92 may electrically connect the first circuit pattern 12 and the third circuit pattern 82 through the first substrate 10 and the second substrate 80. The second vias 94 may electrically connect the second circuit patterns 14 and the fourth circuit patterns 84 through the first substrate 10 and the second substrate 80. [

도시하지는 않았지만, 제 3 회로 패턴(82) 및 제 4 회로 패턴(84) 상에 반도체 패키지를 마더 보드(mother board, 미도시)에 실장하기 위한 솔더 범프(미도시)가 형성될 수도 있다. 하부 반도체 칩(20) 및 상부 반도체 칩(30)은 제 3 회로 패턴(82) 및 제 4 회로 패턴(84)을 통해 외부의 전기 회로(예를 들어, 마더 보드)에 접속될 수 있다.Although not shown, a solder bump (not shown) may be formed on the third circuit pattern 82 and the fourth circuit pattern 84 to mount the semiconductor package on a mother board (not shown). The lower semiconductor chip 20 and the upper semiconductor chip 30 may be connected to an external electric circuit (for example, a mother board) through the third circuit pattern 82 and the fourth circuit pattern 84.

본 발명의 실시예들에 따른 반도체 패키지는 상부 반도체 칩(30) 및 하부 반도체 칩(20)을 제 1 기판(10)에 전기적으로 연결하기 위한 구성 요소로 제 1 도전판(42) 및 제 2 도전판(44)을 이용할 수 있다. 반도체 패키지는 상부 반도체 칩(30) 및 하부 반도체 칩(20)의 실장을 위한 본딩 와이어(bonding wire)가 필요하지 않을 수 있다. 이에 따라, 반도체 패키지는 상부 반도체 칩(30) 및 하부 반도체 칩(20)을 패키징하기 위해 요구되는 공간이 적을 수 있다. 또한, 상부 반도체 칩(30) 및 하부 반도체 칩(20)이 상하로 적층(stack)되어 있어, 반도체 패키지의 평면 면적이 줄어들 수 있다.The semiconductor package according to the embodiments of the present invention is a component for electrically connecting the upper semiconductor chip 30 and the lower semiconductor chip 20 to the first substrate 10 and includes a first conductive plate 42, The conductive plate 44 can be used. The semiconductor package may not require a bonding wire for mounting the upper semiconductor chip 30 and the lower semiconductor chip 20. [ Accordingly, the space required for packaging the upper semiconductor chip 30 and the lower semiconductor chip 20 can be reduced. Also, since the upper semiconductor chip 30 and the lower semiconductor chip 20 are stacked on top and bottom, the plane area of the semiconductor package can be reduced.

본 발명의 실시예들에 따른 반도체 패키지는 제 1 도전판(42) 및 제 2 도전판(44)이 상부 반도체 칩(30) 및 하부 반도체 칩(20) 사이에 배치될 수 있다. 제 1 도전판(42) 및 제 2 도전판(44)은 반도체 패키지에 발생할 수 있는 기생 인덕턴스(parasitic inductance)를 감소시킬 수 있으며, 제 1 기판(10)의 제 1 및 제 2 회로 패턴들(12, 14)과 상부 및 하부 반도체 칩들(30, 20) 사이의 저항을 낮출 수 있다. 즉, 본 발명의 실시예들에 따른 반도체 패키지는 전기적 특성이 향상될 수 있다.The semiconductor package according to the embodiments of the present invention may include a first conductive plate 42 and a second conductive plate 44 disposed between the upper semiconductor chip 30 and the lower semiconductor chip 20. The first conductive plate 42 and the second conductive plate 44 may reduce the parasitic inductance that may occur in the semiconductor package and may cause the first and second circuit patterns 12 and 14 and the upper and lower semiconductor chips 30 and 20 can be lowered. That is, the semiconductor package according to the embodiments of the present invention can improve the electrical characteristics.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

1: 반도체 패키지
10: 제 1 기판 20: 하부 반도체 칩
30: 상부 반도체 칩 42: 제 1 도전판
44: 제 2 도전판 50: 몰딩막
62: 제 1 리드 프레임 64: 제 2 리드 프레임
72: 제 1 발열막 74: 제 2 발열막
80: 제 2 기판 92: 제 1 비아
94: 제 2 비아
R: 리세스 영역1: semiconductor package
10: first substrate 20: lower semiconductor chip
30: upper semiconductor chip 42: first conductive plate
44: second conductive plate 50: molding film
62: first lead frame 64: second lead frame
72: first heating film 74: second heating film
80: second substrate 92: first via
94: Second Via
R: recess region

Claims (16)

그 상면으로부터 중심 방향으로 들어가는 리세스 영역을 갖는 제 1 기판;
상기 제 1 기판의 상기 리세스 영역 내에 배치되는 하부 반도체 칩;
상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩; 및
상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되고, 상기 제 1 기판의 상기 상면 상으로 연장되는 도전판을 포함하되,
상기 하부 반도체 칩의 활성면 및 상기 상부 반도체 칩의 활성면은 상호 마주하는 반도체 패키지.
A first substrate having a recessed region that enters from a top surface thereof toward a center direction;
A lower semiconductor chip disposed within the recessed region of the first substrate;
An upper semiconductor chip disposed on the lower semiconductor chip; And
And a conductive plate disposed between the lower semiconductor chip and the upper semiconductor chip and extending on the upper surface of the first substrate,
Wherein the active surface of the lower semiconductor chip and the active surface of the upper semiconductor chip face each other.
제 1 항에 있어서,
상기 하부 반도체 칩은 그의 상면 상에 배치되는 제 1 하부 칩 패드 및 제 2 하부 칩 패드를 갖고,
상기 상부 반도체 칩은 그의 하면 상에 배치되는 제 1 상부 칩 패드 및 제 2 상부 칩 패드를 갖는 반도체 패키지.The method according to claim 1,
Wherein the lower semiconductor chip has a first lower chip pad and a second lower chip pad disposed on an upper surface thereof,
Wherein the upper semiconductor chip has a first upper chip pad and a second upper chip pad disposed on a lower surface thereof. 제 2 항에 있어서,
상기 도전판은 제 1 도전판 및 제 2 도전판을 포함하되,
상기 제 1 도전판은 상기 제 1 하부 칩 패드 및 상기 제 1 상부 칩 패드와 연결되고,
상기 제 2 도전판은 상기 제 2 하부 칩 패드 및 상기 제 2 하부 칩 패드와 연결되는 반도체 패키지.3. The method of claim 2,
Wherein the conductive plate includes a first conductive plate and a second conductive plate,
The first conductive plate is connected to the first lower chip pad and the first upper chip pad,
And the second conductive plate is connected to the second lower chip pad and the second lower chip pad. 제 1 항에 있어서,
상기 도전판은 상기 제 1 기판의 상기 상면과 평행한 평판 형상을 갖는 반도체 패키지.The method according to claim 1,
Wherein the conductive plate has a flat plate shape parallel to the upper surface of the first substrate. 제 1 항에 있어서,
상기 제 1 기판은 상기 제 1 기판의 상기 상면 상에 형성되는 제 1 회로 패턴을 갖고,
상기 도전판은 상기 제 1 기판의 상기 제 1 회로 패턴에 접속되는 반도체 패키지.The method according to claim 1,
The first substrate has a first circuit pattern formed on the upper surface of the first substrate,
And the conductive plate is connected to the first circuit pattern of the first substrate. 제 5 항에 있어서,
상기 제 1 기판 및 상기 하부 반도체 칩의 아래에 배치되는 제 2 기판을 더 포함하되,
상기 제 2 기판은 그의 하면에 형성되고, 상기 제 1 회로 패턴과 전기적으로 연결되는 제 2 회로 패턴을 포함하는 반도체 패키지.6. The method of claim 5,
And a second substrate disposed below the first substrate and the lower semiconductor chip,
Wherein the second substrate includes a second circuit pattern formed on a lower surface thereof and electrically connected to the first circuit pattern. 제 6 항에 있어서,
상기 제 1 기판 및 상기 제 2 기판을 관통하고, 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴에 접속되는 관통 비아를 더 포함하는 반도체 패키지.The method according to claim 6,
And a through vias penetrating the first substrate and the second substrate and connected to the first circuit pattern and the second circuit pattern. 제 5 항에 있어서,
상기 제 1 기판 상에 배치되어, 상기 제 1 회로 패턴과 전기적으로 연결되는 리드 프레임을 더 포함하되,
상기 리드 프레임은 상기 제 1 기판의 외측으로 연장되는 반도체 패키지.6. The method of claim 5,
And a lead frame disposed on the first substrate and electrically connected to the first circuit pattern,
Wherein the lead frame extends outside the first substrate. 제 1 항에 있어서,
상기 리세스 영역은 상기 제 1 기판의 상기 상면 및 상기 제 1 기판의 하면을 연결하는 오픈 홀(open hole) 형태를 갖되,
상기 제 1 기판의 상기 하면은 상기 하부 반도체 칩의 하면과 공면(coplanar)을 이루는 반도체 패키지.The method according to claim 1,
Wherein the recessed region has an open hole shape connecting the upper surface of the first substrate and the lower surface of the first substrate,
Wherein the lower surface of the first substrate is coplanar with the lower surface of the lower semiconductor chip. 제 1 항에 있어서,
상기 제 1 기판의 상기 상면은 상기 제 1 반도체 칩의 상면과 서로 다른 레벨에 배치되는 반도체 패키지.The method according to claim 1,
Wherein the upper surface of the first substrate is disposed at a different level from the upper surface of the first semiconductor chip. 제 1 항에 있어서,
상기 하부 반도체 칩 및 상기 상부 반도체 칩은 전력 반도체 소자를 포함하는 반도체 패키지.The method according to claim 1,
Wherein the lower semiconductor chip and the upper semiconductor chip comprise power semiconductor elements. 제 1 항에 있어서,
상기 제 1 기판 및 상기 상부 반도체 칩을 덮는 몰딩막을 더 포함하는 반도체 패키지.The method according to claim 1,
And a molding film covering the first substrate and the upper semiconductor chip. 제 1 항에 있어서,
상기 하부 반도체 칩의 하면 및 상기 상부 반도체 칩의 상면 중 적어도 하나 상에 배치되는 발열막을 더 포함하는 반도체 패키지.
The method according to claim 1,
And a heat generating film disposed on at least one of a lower surface of the lower semiconductor chip and an upper surface of the upper semiconductor chip.
제 1 반도체 칩 및 제 2 반도체 칩;
상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는 도전판; 및
상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 외측면을 둘러싸는 반도체 기판을 포함하되,
상기 제 1 반도체 칩은 상기 제 2 반도체 칩을 향하는 일면 상에 제 1 칩 패드를 갖고,
상기 제 2 반도체 칩은 상기 제 1 반도체 칩을 향하는 일면 상에 제 2 칩 패드를 갖고,
상기 도전판은 상기 제 1 칩 패드 및 상기 제 2 칩 패드와 접하고,
상기 도전판은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 외측으로 연장되되, 상기 반도체 기판과 전기적으로 연결되는 반도체 패키지.
A first semiconductor chip and a second semiconductor chip;
A conductive plate disposed between the first semiconductor chip and the second semiconductor chip; And
And a semiconductor substrate surrounding the outer surfaces of the first semiconductor chip and the second semiconductor chip,
Wherein the first semiconductor chip has a first chip pad on one surface thereof facing the second semiconductor chip,
The second semiconductor chip has a second chip pad on one surface thereof facing the first semiconductor chip,
The conductive plate contacts the first chip pad and the second chip pad,
Wherein the conductive plate extends outside the first semiconductor chip and the second semiconductor chip, and is electrically connected to the semiconductor substrate.
제 14 항에 있어서,
상기 도전판은 상기 반도체 기판의 상면 상으로 신장되어, 상기 반도체 기판의 회로 패턴에 접속되는 반도체 패키지.15. The method of claim 14,
Wherein the conductive plate is extended onto an upper surface of the semiconductor substrate and connected to a circuit pattern of the semiconductor substrate. 제 14 항에 있어서,
상기 도전판은 복수로 제공되되,
상기 복수로 제공되는 도전판들 각각은 복수로 제공되는 상기 제 1 칩 패드 및 상기 제 2 칩 패드에 각각 대응되어 연결되는 반도체 패키지.15. The method of claim 14,
The conductive plate is provided in plural,
Wherein each of the plurality of conductive plates is connected to the plurality of first chip pads and second chip pads, respectively.
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