KR20180110317A - Display substrate and method of manufacturing the same - Google Patents

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KR20180110317A
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gate
layer
data
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정중건
신용환
이광호
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삼성디스플레이 주식회사
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Abstract

The present invention relates to a display substrate. The display substrate comprises a base substrate, a gate metal pattern, a gate insulation layer, a semiconductor layer, a first insulation layer, and a data metal pattern. The base substrate includes a display area for displaying an image, and a peripheral area positioned around the display area. The gate metal pattern is arranged on the base substrate of the peripheral area. The gate insulation layer is arranged on the gate metal pattern. The semiconductor layer is arranged on the gate insulation layer of the peripheral area, and has a first thickness. The first insulation layer is arranged on the semiconductor layer. The data metal pattern is arranged on the first insulation layer of the peripheral area, has a second thickness which is thicker than the first thickness of the semiconductor layer, has a part thereof to be in contact with the semiconductor layer, and is electrically connected to the gate metal pattern. Accordingly, the display quality of the display device can be improved.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME [0002]

본 발명은 영상 표시에 관한 것으로서, 더욱 상세하게는 표시 기판 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display, and more particularly, to a display substrate and a manufacturing method thereof.

표시 장치는 표시 패널 및 표시 패널 구동 장치를 포함한다.The display device includes a display panel and a display panel drive device.

상기 표시 패널은 하부 기판, 상부 기판 및 액정층을 포함한다. 상기 하부 기판은 제1 베이스 기판, 상기 제1 베이스 기판 상에 형성된 게이트 라인, 데이터 라인, 박막 트랜지스터, 및 상기 박막 트랜지스터에 전기적으로 연결된 화소 전극을 포함한다. 상기 상부 기판은 상기 제1 베이스 기판과 마주하는 제2 베이스 기판, 상기 제2 베이스 기판 상에 형성된 컬러 필터, 및 상기 컬러 필터 상에 형성된 공통 전극을 포함한다. 이와 달리, 상기 컬러 필터는 상기 하부 기판에 포함될 수 있다. 상기 액정층은 상기 하부 기판 및 상기 상부 기판 사이에 형성되고, 상기 화소 전극 및 상기 공통 전극 사이의 전계에 의해 배열이 변경되는 액정을 포함한다.The display panel includes a lower substrate, an upper substrate, and a liquid crystal layer. The lower substrate includes a first base substrate, a gate line formed on the first base substrate, a data line, a thin film transistor, and a pixel electrode electrically connected to the thin film transistor. The upper substrate includes a second base substrate facing the first base substrate, a color filter formed on the second base substrate, and a common electrode formed on the color filter. Alternatively, the color filter may be included in the lower substrate. And the liquid crystal layer is formed between the lower substrate and the upper substrate and includes a liquid crystal whose arrangement is changed by the electric field between the pixel electrode and the common electrode.

상기 표시 패널 구동 장치는 게이트 구동부, 데이터 구동부 및 타이밍 제어부를 포함한다. 상기 게이트 구동부는 상기 게이트 라인에 게이트 신호를 출력한다. 상기 데이터 구동부는 상기 데이터 라인에 데이터 신호를 출력한다. 상기 타이밍 제어부는 상기 게이트 구동부 및 상기 데이터 구동부의 타이밍을 제어한다.The display panel driving apparatus includes a gate driver, a data driver, and a timing controller. The gate driver outputs a gate signal to the gate line. The data driver outputs a data signal to the data line. The timing controller controls the timings of the gate driver and the data driver.

상기 데이터 라인의 저항 값이 비교적 크면, 상기 데이터 신호가 상기 화소 전극에 충전되는 충전율이 감소될 수 있고, 이에 따라, 상기 표시 장치의 표시 품질이 저하될 수 있다.If the resistance value of the data line is relatively large, the charging rate at which the data signal is charged to the pixel electrode may be reduced, thereby degrading the display quality of the display device.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 장치의 표시 품질을 향상시킬 수 있는 표시 기판을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a display substrate capable of improving display quality of a display device.

본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the display substrate.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 게이트 금속 패턴, 게이트 절연층, 반도체층, 제1 절연층 및데이터 금속 패턴을 포함한다. 상기 베이스 기판은 영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 위치하는 주변 영역을 포함한다. 상기 게이트 금속 패턴은 상기 주변 영역의 상기 베이스 기판 상에 배치된다. 상기 게이트 절연층은 상기 게이트 금속 패턴 상에 배치된다. 상기 반도체층은 상기 주변 영역의 상기 게이트 절연층 상에 배치되고 제1 두께를 가진다. 상기 제1 절연층은 상기 반도체층 상에 배치된다. 상기 데이터 금속 패턴은 상기 주변 영역의 상기 제1 절연층 상에 배치되고 상기 반도체층의 상기 제1 두께보다 두꺼운 제2 두께를 가지며 상기 반도체층과 일부가 접촉하고 상기 게이트 금속 패턴과 전기적으로 연결된다.According to an aspect of the present invention, a display substrate includes a base substrate, a gate metal pattern, a gate insulating layer, a semiconductor layer, a first insulating layer, and a data metal pattern. The base substrate includes a display region for displaying an image, and a peripheral region surrounding the display region. The gate metal pattern is disposed on the base substrate in the peripheral region. The gate insulating layer is disposed on the gate metal pattern. The semiconductor layer is disposed on the gate insulating layer in the peripheral region and has a first thickness. The first insulating layer is disposed on the semiconductor layer. Wherein the data metal pattern is disposed on the first insulating layer of the peripheral region and has a second thickness that is greater than the first thickness of the semiconductor layer and is in electrical contact with the gate metal pattern .

본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 주변 영역에서 상기게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.In one embodiment of the present invention, the display substrate may further include a connection electrode electrically connecting the gate metal pattern and the data metal pattern in the peripheral region.

본 발명의 일 실시예에 있어서, 상기 연결 전극은 상기 제1 절연층 상에 배치될 수 있다.In an embodiment of the present invention, the connection electrode may be disposed on the first insulating layer.

본 발명의 일 실시예에 있어서, 상기 연결 전극은 상기 제1 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결할 수 있다.In an embodiment of the present invention, the connection electrode may electrically connect the gate metal pattern and the data metal pattern through a contact hole formed in the first insulating layer and the gate insulating layer.

본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 주변 영역에서 상기 데이터 금속 패턴 상에 배치되는 제2 절연층을 더 포함할 수 있다.In one embodiment of the present invention, the display substrate may further include a second insulating layer disposed on the data metal pattern in the peripheral region.

본 발명의 일 실시예에 있어서, 상기 연결 전극은 상기 제2 절연층 상에 배치될 수 있다.In an embodiment of the present invention, the connection electrode may be disposed on the second insulating layer.

본 발명의 일 실시예에 있어서, 상기 연결 전극은 상기 제1 절연층, 상기 제2 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결할 수 있다.In an embodiment of the present invention, the connection electrode may electrically connect the gate metal pattern and the data metal pattern through a contact hole formed in the first insulating layer, the second insulating layer, and the gate insulating layer .

본 발명의 일 실시예에 있어서, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴은 직접 연결될 수 있다.In an embodiment of the present invention, the gate metal pattern and the data metal pattern may be directly connected.

본 발명의 일 실시예에 있어서, 상기 주변 영역은, 데이터 신호를 출력하는 데이터 구동부 및 상기 표시 영역에 배치된 데이터 라인 사이에 위치하는 팬아웃 영역을 포함할 수 있고, 상기 팬아웃 영역에는 정전기 방지 회로가 배치될 수 있다.In one embodiment of the present invention, the peripheral region may include a data driver for outputting a data signal and a fan-out region located between the data lines arranged in the display region, A circuit can be arranged.

본 발명의 일 실시예에 있어서, 상기 게이트 금속 패턴, 상기 반도체층 및 상기 데이터 금속 패턴은 상기 정전기 방지 회로를 형성할 수 있다.In one embodiment of the present invention, the gate metal pattern, the semiconductor layer, and the data metal pattern may form the antistatic circuit.

본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 주변 영역에 배치되고 게이트 신호를 출력하는 게이트 구동부를 더 포함할 수 있고, 상기 게이트 금속 패턴, 상기 반도체층 및 상기 데이터 금속 패턴은 상기 게이트 구동부를 형성할 수 있다.According to an embodiment of the present invention, the display substrate may further include a gate driver disposed in the peripheral region and outputting a gate signal, wherein the gate metal pattern, the semiconductor layer, Can be formed.

본 발명의 일 실시예에 있어서, 상기 데이터 금속 패턴은 상기 주변 영역에서 상기 반도체층의 연장 방향을 따라 상기 반도체층과 접촉하여 연장할 수 있다.In one embodiment of the present invention, the data metal pattern may extend in contact with the semiconductor layer along the extending direction of the semiconductor layer in the peripheral region.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 베이스 기판 상 상기 주변 영역에 게이트 금속 패턴을 형성하는 단계, 상기 게이트 금속 패턴 상에 게이트 절연층을 형성하는 단계, 상기 주변 영역의 상기 게이트 절연층 상에 제1 두께를 가지는 반도체층을 형성하는 단계, 상기 반도체층 상에 제1 절연층을 형성하는 단계, 및 상기 주변 영역의 상기 제1 절연층 상에, 상기 반도체층의 상기 제1 두께보다 두꺼운 제2 두께를 가지며 상기 반도체층과 일부가 접촉하고 상기 게이트 금속 패턴과 전기적으로 연결되는 데이터 금속 패턴을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a display substrate including a display region for displaying an image and a peripheral region located in the periphery of the display region, A method of manufacturing a semiconductor device, comprising: forming a metal pattern; forming a gate insulating layer on the gate metal pattern; forming a semiconductor layer having a first thickness on the gate insulating layer in the peripheral region; Forming an insulating layer on the first insulating layer; and forming a second insulating layer on the first insulating layer in the peripheral region, the second insulating layer having a second thickness greater than the first thickness of the semiconductor layer, And forming a data metal pattern to be connected.

본 발명의 일 실시예에 있어서, 상기 표시 기판의 제조 방법은 상기 주변 영역에서 상기 제1 절연층 상에 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.In one embodiment of the present invention, the manufacturing method of the display substrate further includes forming a connection electrode electrically connecting the gate metal pattern and the data metal pattern on the first insulating layer in the peripheral region can do.

본 발명의 일 실시예에 있어서, 상기 연결 전극은 상기 제1 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결할 수 있다.In an embodiment of the present invention, the connection electrode may electrically connect the gate metal pattern and the data metal pattern through a contact hole formed in the first insulating layer and the gate insulating layer.

본 발명의 일 실시예에 있어서, 상기 표시 기판의 제조 방법은 상기 주변 영역에서 상기 데이터 금속 패턴 상에 제2 절연층을 형성하는 단계를 더 포함할 수 있다.In one embodiment of the present invention, the manufacturing method of the display substrate may further include forming a second insulating layer on the data metal pattern in the peripheral region.

본 발명의 일 실시예에 있어서, 상기 표시 기판의 제조 방법은 상기 주변 영역에서 상기 제2 절연층 상에 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.In one embodiment of the present invention, the manufacturing method of the display substrate further includes forming a connection electrode electrically connecting the gate metal pattern and the data metal pattern on the second insulating layer in the peripheral region can do.

본 발명의 일 실시예에 있어서, 상기 연결 전극은 상기 제1 절연층, 상기 제2 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결할 수 있다.In an embodiment of the present invention, the connection electrode may electrically connect the gate metal pattern and the data metal pattern through a contact hole formed in the first insulating layer, the second insulating layer, and the gate insulating layer .

본 발명의 일 실시예에 있어서, 상기 데이터 금속 패턴은 상기 주변 영역에서 상기 채널금속층의 연장 방향을 따라 상기 반도체층과 접촉하여 연장할 수 있다.In one embodiment of the present invention, the data metal pattern may extend in contact with the semiconductor layer along the extending direction of the channel metal layer in the peripheral region.

본 발명의 일 실시예에 있어서, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴은 직접 연결될 수 있다.In an embodiment of the present invention, the gate metal pattern and the data metal pattern may be directly connected.

이와 같은 표시 기판 및 이의 제조 방법에 의하면, 데이터 금속 패턴의 두께가 반도체층의 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴에 포함된 데이터 라인을 통해 화소의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다. 따라서, 표시 장치의 표시 품질을 향상시킬 수 있다.According to such a display substrate and a manufacturing method thereof, the thickness of the data metal pattern is thicker than the thickness of the semiconductor layer. Therefore, the resistance of the data metal pattern is relatively low, and the filling rate of the pixel voltage charged in the pixel electrode of the pixel can be improved through the data line included in the data metal pattern. Therefore, the display quality of the display device can be improved.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 팬아웃 영역의 표시 기판을 나타내는 평면도이다.
도 3은 도 1에 도시된 게이트 구동부가 배치된 주변 영역의 표시 기판을 나타내는 평면도이다.
도 4는 도 2의 I-I'선을 따라 절단한 단면도이다.
도 5는 도 3의 II-II'선을 따라 절단한 단면도이다.
도 6은 도 3의 III-III'선을 따라 절단한 단면도이다.
도 7a 내지 7o는 도 2 내지 6의 상기 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 9a 내지 9c는 도 8의 상기 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 10은본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 11a 내지 11e는 도 10의 상기 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 게이트 구동부가 배치된 주변 영역의 표시 기판을 나타내는 평면도이다.
도 13은도 12의IV-IV' 선을 따라 절단한 단면도이다.
도 14a 및 14b는 도 13의 상기 표시 기판의 제조 방법을 나타내는 단면도들이다.1 is a block diagram showing a display device according to an embodiment of the present invention.
2 is a plan view showing the display substrate of the fan-out area shown in Fig.
3 is a plan view showing a display substrate in a peripheral region in which the gate driver shown in FIG. 1 is disposed.
4 is a cross-sectional view taken along the line I-I 'in Fig.
5 is a cross-sectional view taken along line II-II 'of FIG.
6 is a cross-sectional view taken along line III-III 'of FIG.
Figs. 7A to 7O are cross-sectional views showing the method of manufacturing the display substrate of Figs. 2 to 6. Fig.
8 is a cross-sectional view illustrating a display substrate according to an embodiment of the present invention.
9A to 9C are cross-sectional views illustrating a method of manufacturing the display substrate of FIG.
10 is a cross-sectional view illustrating a display substrate according to an embodiment of the present invention.
Figs. 11A to 11E are cross-sectional views showing a manufacturing method of the display substrate of Fig.
12 is a plan view showing a display substrate in a peripheral region in which a gate driver is arranged according to an embodiment of the present invention.
13 is a cross-sectional view taken along line IV-IV 'of FIG.
Figs. 14A and 14B are cross-sectional views illustrating a method of manufacturing the display substrate of Fig.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

실시예 1Example 1

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.1 is a block diagram showing a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 상기 표시 장치(100)는 표시 패널(110), 게이트 구동부(130), 데이터 구동부(140) 및 타이밍 제어부(150)를 포함한다. Referring to FIG. 1, the display device 100 includes a display panel 110, a gate driver 130, a data driver 140, and a timing controller 150.

상기 표시 패널(110)은 표시 영역(DA) 및 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)은 상기 데이터 구동부(140)로부터 데이터 신호(DS)를 수신하여 영상을 표시한다. 상기 표시 영역(DA)은게이트 라인(GL)들, 데이터 라인(DL)들 및 화소(120)들을 포함한다. 상기 게이트 라인(GL)들은 제1 방향(D1)으로 연장하고 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 배열된다. 상기 데이터 라인(DL)들은 상기 제2 방향(D2)으로 연장하고 상기 제1 방향(D1)으로 배열된다. 여기서, 상기 제1 방향(D1)은 상기 표시 패널(110)의 장변과 평행할 수 있고, 상기 제2 방향(D2)은 상기 표시 패널(110)의 단변과 평행할 수 있다. The display panel 110 includes a display area DA and a peripheral area PA. The display area DA receives the data signal DS from the data driver 140 and displays an image. The display area DA includes gate lines GL, data lines DL, and pixels 120. The gate lines GL extend in a first direction D1 and are arranged in a second direction D2 perpendicular to the first direction D1. The data lines DL extend in the second direction D2 and are arranged in the first direction D1. The first direction D1 may be parallel to the long side of the display panel 110 and the second direction D2 may be parallel to the short side of the display panel 110. [

상기 화소(120)들은 각각의 상기 게이트 라인(GL) 및 각각의 상기 데이터 라인(DL)들에 의해 정의된다. 예를 들면, 상기 화소(120)는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 전기적으로 연결된 박막 트랜지스터, 상기 박막 트랜지스터에 연결된 액정 캐패시터 및 스토리지 캐패시터를 포함할 수있다. 따라서, 상기 표시 패널(110)은 액정 표시 패널일 수 있다. The pixels 120 are defined by each of the gate lines GL and each of the data lines DL. For example, the pixel 120 may include a thin film transistor electrically connected to the gate line GL and the data line DL, a liquid crystal capacitor connected to the thin film transistor, and a storage capacitor. Accordingly, the display panel 110 may be a liquid crystal display panel.

상기 주변 영역(PA)은 상기 표시 영역(DA)의 주변에 배치된다. 상기 주변 영역(PA)은 팬아웃 영역(FOA)을 포함할 수 있다. 상기 팬아웃 영역(FOA)은 상기 데이터 구동부(140) 및 상기 표시 영역(DA) 사이에 배치된다. 상기 팬아웃 영역(FOA)에는 정전기 방지 회로가 배치될 수 있다. 예를 들면, 상기 정전기 방지 회로는 정전기 방지 다이오드, 정전기 방지 트랜지스터 및 정전기 방지 캐패시터 중에서 적어도 하나 이상을 포함할 수 있다.The peripheral area PA is disposed around the display area DA. The peripheral area PA may include a fan-out area (FOA). The fan-out area FOA is disposed between the data driver 140 and the display area DA. An anti-static circuit may be disposed in the fan-out area (FOA). For example, the antistatic circuit may include at least one of an anti-static diode, an anti-static transistor, and an anti-static capacitor.

상기 표시 패널(110)은 표시 기판을 포함할 수 있다. 예를 들어, 상기 표시 패널(110)이 액정 표시 패널인 경우, 상기 표시 패널(110)은 박막 트랜지스터 및 화소 전극을 포함하는 표시 기판, 상기 표시 기판에 대향하고 공통 전극을 포함하는 대향 기판, 및 상기 표시 기판 및 상기 대향 기판 사이에 개재된 액정층을 포함할 수 있다.The display panel 110 may include a display substrate. For example, when the display panel 110 is a liquid crystal display panel, the display panel 110 includes a display substrate including a thin film transistor and a pixel electrode, an opposite substrate facing the display substrate and including a common electrode, And a liquid crystal layer interposed between the display substrate and the counter substrate.

상기 게이트 구동부(130), 상기 데이터 구동부(140) 및 상기 타이밍 제어부(150)는 상기 표시 패널(110)을 구동하기 위한 표시 패널 구동 장치로 정의될 수 있다.The gate driver 130, the data driver 140 and the timing controller 150 may be defined as a display panel driver for driving the display panel 110.

상기 게이트 구동부(130)는 상기 타이밍 제어부(150)로부터 제공되는 수직 개시 신호(STV) 및 제1 클럭 신호(CLK1)에 응답하여 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다. 상기 게이트 구동부(130)는 상기 표시 패널(110)의 상기 주변 영역(PA)에 배치될 수 있다. 예를 들면, 상기 게이트 구동부(130)는 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate: ASG), 다결정 실리콘 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.The gate driver 130 generates the gate signals GS in response to the vertical start signal STV and the first clock signal CLK1 provided from the timing controller 150, And outputs them to the gate lines GL. The gate driver 130 may be disposed in the peripheral area PA of the display panel 110. For example, the gate driver 130 may include at least one of an amorphous silicon gate (ASG), polycrystalline silicon, and an oxide semiconductor.

상기 데이터 구동부(140)는 상기 타이밍 제어부(150)로부터 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 기초로 하여 상기 데이터 신호(DS)를 생성하며, 상기 타이밍 제어부(150)로부터 제공되는 수평 개시 신호(STH) 및 제2 클럭 신호(CLK2)에 응답하여 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다. 상기 데이터 구동부(140)는 상기 표시 패널(110)의 상기 주변 영역(PA)에 배치될 수있다.The data driver 140 receives the image data DATA from the timing controller 150 and generates the data signal DS based on the image data DATA and outputs the data signal DS from the timing controller 150 And outputs the data signal DS to the data line DL in response to the provided horizontal start signal STH and the second clock signal CLK2. The data driver 140 may be disposed in the peripheral area PA of the display panel 110.

상기 타이밍 제어부(150)는 외부로부터 입력 영상 데이터(IDATA) 및 제어 신호(CON)를 수신한다. 상기 입력 영상 데이터(IDATA)는 적색 데이터(R), 녹색 데이터(G) 및 청색 데이터(B)를 포함할 수 있다. 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(150)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 수평 개시 신호(STH)를 생성한 후 상기 수평 개시 신호(STH)를 상기 데이터 구동부(140)로 출력한다. 또한, 상기 타이밍 제어부(150)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 수직 개시 신호(STV)를 생성한 후 상기 수직 개시 신호(STV)를 상기 게이트 구동부(130)로 출력한다. 또한, 상기 타이밍 제어부(150)는 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 게이트 구동부(130)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 데이터 구동부(140)로 출력한다. The timing controller 150 receives the input video data IDATA and the control signal CON from the outside. The input image data IDATA may include red data R, green data G, and blue data B, for example. The control signal CON may include a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, and a clock signal CLK. The timing controller 150 generates the horizontal start signal STH using the horizontal synchronizing signal Hsync and outputs the horizontal start signal STH to the data driver 140. [ The timing controller 150 generates the vertical start signal STV using the vertical synchronization signal Vsync and then outputs the vertical start signal STV to the gate driver 130. [ The timing controller 150 generates the first clock signal CLK1 and the second clock signal CLK2 using the clock signal CLK and then outputs the first clock signal CLK1 To the gate driver 130 and outputs the second clock signal CLK2 to the data driver 140. [

도 2는 도 1에 도시된 상기 팬아웃 영역(FOA)의 표시 기판을 나타내는 평면도이고, 도 3은 도 1에 도시된 상기 게이트 구동부(130)가 배치된 상기 주변 영역(PA)의 표시 기판을 나타내는 평면도이며, 도 4는 도 2의 I-I'선을 따라 절단한 단면도이고, 도 5는 도 3의 II-II'선을 따라 절단한 단면도이며, 도 6은 도 3의 III-III'선을 따라 절단한 단면도이다.FIG. 2 is a plan view showing a display substrate of the fan-out area FOA shown in FIG. 1, and FIG. 3 is a plan view showing the display substrate of the peripheral area PA in which the gate driver 130 shown in FIG. 3 is a cross-sectional view taken along the line II-II 'in FIG. 3, and FIG. 6 is a cross-sectional view taken along the line III-III' Sectional view taken along a line.

도 1 내지 6을 참조하면, 상기 표시 기판(300)은 베이스 기판(301), 게이트 금속 패턴(303), 게이트 절연층(305), 반도체층(307), 제1 패시베이션층(309), 제1 절연층(311), 데이터 금속 패턴(313), 제2 패시베이션층(315), 제2 절연층(317) 및 연결 전극(319)을 포함한다.1 to 6, the display substrate 300 includes a base substrate 301, a gate metal pattern 303, a gate insulating layer 305, a semiconductor layer 307, a first passivation layer 309, 1 data layer 311, a data metal pattern 313, a second passivation layer 315, a second insulating layer 317 and a connecting electrode 319. The first insulating layer 311, the data metal pattern 313,

상기 베이스 기판(301)은 유리 기판 또는 플라스틱 기판일 수 있다. 상기 베이스 기판(301)은 상기 표시 영역(DA) 및 상기 주변 영역(PA)을 포함할 수 있다. The base substrate 301 may be a glass substrate or a plastic substrate. The base substrate 301 may include the display area DA and the peripheral area PA.

상기 게이트 금속 패턴(303)은 상기 베이스 기판(301) 상에 배치된다. 상기 게이트 금속 패턴(303)은 상기 주변 영역(PA)에 배치된다. 상기 게이트 금속 패턴(303)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층 구조를 가질 수 있다. 상기 게이트 금속 패턴(303)은 도1의 상기 게이트 라인(GL)을 포함할 수 있다. 또한, 상기 게이트 금속 패턴(303)은 도 1의 상기 화소(120)에 포함된 상기 박막 트래지스터의 게이트 전극을 포함할 수 있다.The gate metal pattern 303 is disposed on the base substrate 301. The gate metal pattern 303 is disposed in the peripheral region PA. The gate metal pattern 303 may include at least one of Cu, Ag, Cr, Mo, Al, Ti, Mn, Or a plurality of metal layers including different materials. The gate metal pattern 303 may include the gate line GL of FIG. In addition, the gate metal pattern 303 may include a gate electrode of the thin film transistor included in the pixel 120 of FIG.

상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)이 배치된다. 상기 게이트 절연층(305)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(305)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 게이트 절연층(305)은 실리콘 산화물(SiOx)을 포함하고, 500 Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(305)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다. 또한, 상기 게이트 절연층(305)은 산화물 반도체를 포함하는 활성층(active layer, 미도시)을 더 포함할 수 있다.The gate insulating layer 305 is disposed on the gate metal pattern 303 and the base substrate 301. The gate insulating layer 305 may include an inorganic insulating material. For example, the gate insulating layer 305 may include silicon oxide (SiOx) or silicon nitride (SiNx). For example, the gate insulating layer 305 may include silicon oxide (SiOx) and may have a thickness of 500 ANGSTROM. In addition, the gate insulating layer 305 may have a multi-layer structure including different materials. In addition, the gate insulating layer 305 may further include an active layer (not shown) including an oxide semiconductor.

상기 게이트 절연층(305) 상에 상기 반도체층(307)이 배치된다. 상기 반도체층(307)은 상기 주변 영역(PA)에 배치된다. 상기 반도체층(307)은 도 3의 I-I'선을 따라 상기 데이터 금속 패턴(313)과 중첩한다. 상기 반도체층(307)은 제1 두께를 가진다. 상기 반도체층(307)은 금속 물질을 포함할 수 있다.The semiconductor layer 307 is disposed on the gate insulating layer 305. The semiconductor layer 307 is disposed in the peripheral region PA. The semiconductor layer 307 overlaps the data metal pattern 313 along the line I-I 'in FIG. The semiconductor layer 307 has a first thickness. The semiconductor layer 307 may include a metal material.

상기 반도체층(307) 상에 상기 제1 패시베이션층(309)이 배치된다. 상기 제1 패시베이션층(309)은 상기 반도체층(307)의 일부 상에 배치될 수 있다.The first passivation layer 309 is disposed on the semiconductor layer 307. The first passivation layer 309 may be disposed on a portion of the semiconductor layer 307.

상기 제1 패시베이션층(309) 상에 상기 제1 절연층(311)이 배치된다. 상기 제1 절연층(311)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(311)은 컬러 필터층일 수 있다. 상기 제1 절연층(311)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. The first insulating layer 311 is disposed on the first passivation layer 309. The first insulating layer 311 may include an organic material. For example, the first insulating layer 311 may be a color filter layer. When the first insulating layer 311 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer.

상기 반도체층(307) 및 상기 제1 절연층(311) 상에 상기 데이터 금속 패턴(313)이 배치된다. 상기 데이터 금속 패턴(313)은 상기 주변 영역(PA)에 배치된다. 상기 데이터 금속 패턴(313)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(313)은 도 1의 상기 화소(120)에 포함된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴 (313)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(313)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 제1 절연층(311)에 의해 상기 반도체층(307)과 이격되는 부분을 포함할 수 있다. 상기 데이터 금속 패턴(313)은 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(313)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(313)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(313)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.The data metal pattern 313 is disposed on the semiconductor layer 307 and the first insulating layer 311. The data metal pattern 313 is disposed in the peripheral area PA. The data metal pattern 313 may include the data line DL of FIG. In addition, the data metal pattern 313 may include a source electrode and a drain electrode of the thin film transistor included in the pixel 120 of FIG. The data metal pattern 313 is different from the semiconductor layer 307. The data metal pattern 313 may include a portion contacting the semiconductor layer 307 and a portion spaced apart from the semiconductor layer 307 by the first insulating layer 311. The data metal pattern 313 has a second thickness. Here, the second thickness of the data metal pattern 313 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 313 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 313 It is possible to improve the filling rate of the battery.

상기 데이터 금속 패턴(313) 및 상기 제1 절연층(311) 상에 상기 제2 패시베이션층(315)이 배치된다.The second passivation layer 315 is disposed on the data metal pattern 313 and the first insulating layer 311.

상기 제2 패시베이션층(315) 상에 상기 제2 절연층(317)이 배치된다. 상기 제2 절연층(317)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(317)은 컬러 필터층일 수 있다. 상기 제2 절연층(317)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. 상기 제2 절연층(317)은 상기 표시 기판(300)을 실질적으로 평탄화할 수 있다.The second insulating layer 317 is disposed on the second passivation layer 315. The second insulating layer 317 may include an organic material. For example, the second insulating layer 317 may be a color filter layer. When the second insulating layer 317 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer. The second insulating layer 317 may substantially planarize the display substrate 300.

상기 제2 절연층(317) 상에 상기 연결 전극(319)이 배치된다. 상기 연결 전극(319)은 상기 주변 영역(PA)에 배치된다. 상기 연결 전극(319)은 상기 표시 영역(DA)의 상기 화소(120)에 포함되는 화소 전극의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로, 상기 연결 전극(319)은 투명한 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(319)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 인듐 아연(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(319)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 연결 전극(319)은 상기 제2 절연층(317), 상기 제2 패시베이션층(315), 상기 제1 절연층(311), 상기 제1 패시베이션층(309) 및 상기 게이트 절연층(305)에 형성된 콘택홀들(318, 320)을 통해 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(313)에 접촉할 수 있다. 따라서, 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(313)은 상기 연결 전극(319)을 통해 서로 전기적으로 연결될 수 있다.The connection electrode 319 is disposed on the second insulating layer 317. The connection electrode 319 is disposed in the peripheral area PA. The connection electrode 319 may include a material substantially the same as the material of the pixel electrode included in the pixel 120 of the display area DA. Specifically, the connection electrode 319 may include a transparent conductive material. For example, the connection electrode 319 may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the connection electrode 319 may include titanium (Ti) or a molybdenum titanium alloy (MoTi). The connection electrode 319 is formed on the second insulating layer 317, the second passivation layer 315, the first insulating layer 311, the first passivation layer 309, and the gate insulating layer 305, The gate metal pattern 303 and the data metal pattern 313 can be contacted through the contact holes 318 and 320 formed in the gate electrode pattern. Therefore, the gate metal pattern 303 and the data metal pattern 313 may be electrically connected to each other through the connection electrode 319. [

상기 게이트 금속 패턴(303), 상기 반도체층(307) 및 상기 데이터 금속 패턴(313)은 상기 팬아웃 영역(FOA)에 배치되는 상기 정전기 방지 회로를 형성할 수 있다. 예를 들면, 상기 게이트 금속 패턴(303), 상기 반도체층(307) 및 상기 데이터 금속 패턴(313)은 상기 정전기 방지 회로의 정전기 방지 다이오드 및 정전기 방지 트랜지스터를 형성할 수 있다. 또한, 상기 게이트 금속 패턴(303), 상기 반도체층(307) 및 상기 데이터 금속 패턴(313)은 상기 게이트 구동부(130)를 형성할 수 있다. The gate metal pattern 303, the semiconductor layer 307 and the data metal pattern 313 may form the anti-static circuit disposed in the fan-out area FOA. For example, the gate metal pattern 303, the semiconductor layer 307, and the data metal pattern 313 may form an anti-static diode and an anti-static transistor of the anti-static circuit. In addition, the gate metal pattern 303, the semiconductor layer 307, and the data metal pattern 313 may form the gate driver 130.

도 7a 내지 7o는 도 2 내지 6의 상기 표시 기판(300)의 제조 방법을 나타내는 단면도들이다.Figs. 7A to 7O are cross-sectional views showing a manufacturing method of the display substrate 300 of Figs. 2 to 6. Fig.

도 7a, 7b 및 7c를 참조하면, 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다. 상기 게이트 금속 패턴(303)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층 구조를 가질 수 있다. 상기 게이트 금속 패턴(303)은 도 1의 상기 게이트 라인(GL)을 포함할 수 있다. 또한, 상기 게이트 금속 패턴(303)은 도 1의 상기 화소(120)에 포함된 상기 박막 트래지스터의 게이트 전극을 포함할 수 있다.Referring to FIGS. 7A, 7B, and 7C, the gate metal pattern 303 is formed on the base substrate 301. FIG. The gate metal pattern 303 is formed on the base substrate 301 in the peripheral region PA of FIG. The gate metal pattern 303 may include at least one of Cu, Ag, Cr, Mo, Al, Ti, Mn, Or a plurality of metal layers including different materials. The gate metal pattern 303 may include the gate line GL of FIG. In addition, the gate metal pattern 303 may include a gate electrode of the thin film transistor included in the pixel 120 of FIG.

도 7d, 7e 및 7f를 참조하면, 상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)을 형성한다. 상기 게이트 절연층(305)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(305)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 게이트 절연층(305)은 실리콘 산화물(SiOx)을 포함하고, 500 Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(305)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다. 또한, 상기 게이트 절연층(305)은 산화물 반도체를 포함하는 활성층(active layer, 미도시)을 더 포함할 수 있다.Referring to FIGS. 7D, 7E and 7F, the gate insulating layer 305 is formed on the gate metal pattern 303 and the base substrate 301. The gate insulating layer 305 may include an inorganic insulating material. For example, the gate insulating layer 305 may include silicon oxide (SiOx) or silicon nitride (SiNx). For example, the gate insulating layer 305 may include silicon oxide (SiOx) and may have a thickness of 500 ANGSTROM. In addition, the gate insulating layer 305 may have a multi-layer structure including different materials. In addition, the gate insulating layer 305 may further include an active layer (not shown) including an oxide semiconductor.

또한, 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 상기 반도체층(307)은 제1 두께를 가진다. Further, the semiconductor layer 307 is formed on the gate insulating layer 305. The semiconductor layer 307 is formed on the gate insulating layer 305 in the peripheral region PA of FIG. The semiconductor layer 307 has a first thickness.

도 7g, 7h 및 7i를 참조하면, 상기 반도체층(307) 상에 상기 제1 패시베이션층(309)을 형성한다. Referring to FIGS. 7G, 7H and 7i, the first passivation layer 309 is formed on the semiconductor layer 307. FIG.

또한, 상기 제1 패시베이션층(309) 상에 상기 제1 절연층(311)을 형성한다. 상기 제1 절연층(311)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(311)은 컬러 필터층일 수 있다. 상기 제1 절연층(311)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. The first insulating layer 311 is formed on the first passivation layer 309. The first insulating layer 311 may include an organic material. For example, the first insulating layer 311 may be a color filter layer. When the first insulating layer 311 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer.

도 7j 및 7k를 참조하면, 상기 반도체층(307) 및 상기 제1 절연층(311) 상에 상기 데이터 금속 패턴(313)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 반도체층(307) 및 상기 제1 절연층(311) 상에 상기 데이터 금속 패턴(313)을 형성한다. 상기 데이터 금속 패턴(313)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(313)은 도 1의 상기 화소(120)에 포함된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴(313)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(313)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 제1 절연층(311)에 의해 상기 반도체층(307)과 이격되는 부분을 포함할 수 있다. 상기 데이터 금속 패턴(313)은 상기 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(313)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(313)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(313)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.Referring to FIGS. 7J and 7K, the data metal pattern 313 is formed on the semiconductor layer 307 and the first insulating layer 311. The data metal pattern 313 is formed on the semiconductor layer 307 and the first insulating layer 311 in the peripheral region PA of FIG. The data metal pattern 313 may include the data line DL of FIG. In addition, the data metal pattern 313 may include a source electrode and a drain electrode of the thin film transistor included in the pixel 120 of FIG. The data metal pattern 313 is different from the semiconductor layer 307. The data metal pattern 313 may include a portion contacting the semiconductor layer 307 and a portion spaced apart from the semiconductor layer 307 by the first insulating layer 311. The data metal pattern 313 has the second thickness. Here, the second thickness of the data metal pattern 313 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 313 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 313 It is possible to improve the filling rate of the battery.

도 7l 및 7m을 참조하면, 상기 데이터 금속 패턴(313) 및 상기 제1 절연층(311) 상에 상기 제2 패시베이션층(315)을 형성한다.Referring to FIGS. 7L and 7M, the second passivation layer 315 is formed on the data metal pattern 313 and the first insulating layer 311.

또한, 상기 제2 패시베이션층(315) 상에 상기 제2 절연층(317)을 형성한다. 상기 제2 절연층(317)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(317)은 컬러 필터층일 수 있다. 상기 제2 절연층(317)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. 상기 제2 절연층(317)은 상기 표시 기판(300)을 실질적으로 평탄화할 수 있다.Also, the second insulating layer 317 is formed on the second passivation layer 315. The second insulating layer 317 may include an organic material. For example, the second insulating layer 317 may be a color filter layer. When the second insulating layer 317 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer. The second insulating layer 317 may substantially planarize the display substrate 300.

도 7n 및 7o를 참조하면, 상기 제2 절연층(317) 상에 상기 연결 전극(319)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 제2 절연층(317) 상에 상기 연결 전극(319)을 형성한다. 상기 연결 전극(319)은 상기 표시 영역(DA)의 상기 화소(120)에 포함되는 화소 전극의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로, 상기 연결 전극(319)은 투명한 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(319)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 인듐 아연(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(319)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 연결 전극(319)은 상기 제2 절연층(317), 상기 제2 패시베이션층(315), 상기 제1 절연층(311), 상기 제1 패시베이션층(309) 및 상기 게이트 절연층(305)에 형성된 상기 콘택홀들(318, 320)을 통해 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(313)에 접촉할 수 있다. 따라서, 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(313)은 상기 연결 전극(319)을 통해 서로 전기적으로 연결될 수 있다.Referring to FIGS. 7N and 7O, the connection electrode 319 is formed on the second insulation layer 317. The connecting electrode 319 is formed on the second insulating layer 317 of the peripheral region PA of FIG. The connection electrode 319 may include a material substantially the same as the material of the pixel electrode included in the pixel 120 of the display area DA. Specifically, the connection electrode 319 may include a transparent conductive material. For example, the connection electrode 319 may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the connection electrode 319 may include titanium (Ti) or a molybdenum titanium alloy (MoTi). The connection electrode 319 is formed on the second insulating layer 317, the second passivation layer 315, the first insulating layer 311, the first passivation layer 309, and the gate insulating layer 305, The gate metal pattern 303 and the data metal pattern 313 can be contacted through the contact holes 318, Therefore, the gate metal pattern 303 and the data metal pattern 313 may be electrically connected to each other through the connection electrode 319. [

본 실시예에 따르면, 상기 데이터 금속 패턴(313)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(313)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(313)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다. 따라서, 상기 표시 장치(100)의 표시 품질을 향상시킬 수 있다.According to the present embodiment, the second thickness of the data metal pattern 313 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 313 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 313 It is possible to improve the filling rate of the battery. Therefore, the display quality of the display device 100 can be improved.

실시예 2Example 2

도 8은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다.8 is a cross-sectional view illustrating a display substrate according to an embodiment of the present invention.

도 8에 도시된 본 실시예에 따른 표시 기판(400)은 패시베이션층(409), 절연층(411), 데이터 금속 패턴(413) 및 연결 전극(419)을 제외하고는 도 4에 도시된 이전의 실시예에 따른 상기 표시 기판(300)과 실질적으로 동일하다. 따라서, 동일한 부재는 동일한 참조 부호로 나타낼 수 있고, 중복되는 상세한 설명은 생략될 수 있다.The display substrate 400 according to the present embodiment shown in FIG. 8 includes the passivation layer 409, the insulating layer 411, the data metal pattern 413, and the connecting electrode 419, Is substantially the same as the display substrate 300 according to the embodiment of FIG. Therefore, the same members can be represented by the same reference numerals, and redundant detailed descriptions can be omitted.

도 1 및 8을 참조하면, 상기 표시 기판(400)은 상기 베이스 기판(301), 상기 게이트 금속 패턴(303), 상기 게이트 절연층(305), 상기 반도체층(307), 상기 패시베이션층(409), 상기 절연층(411), 상기 데이터 금속 패턴(413) 및 상기 연결 전극(419)을 포함한다. 상기 표시 기판(400)은 도 1에 도시된 상기 표시 장치(100)의 상기 표시 패널(110)에 포함될 수 있다.1 and 8, the display substrate 400 includes the base substrate 301, the gate metal pattern 303, the gate insulating layer 305, the semiconductor layer 307, the passivation layer 409 The insulating layer 411, the data metal pattern 413, and the connection electrode 419. The display substrate 400 may be included in the display panel 110 of the display device 100 shown in FIG.

상기 베이스 기판(301)은 유리 기판 또는 플라스틱 기판일 수 있다. 상기 베이스 기판(401)은 상기 표시 영역(DA) 및 상기 주변 영역(PA)을 포함할 수 있다.The base substrate 301 may be a glass substrate or a plastic substrate. The base substrate 401 may include the display area DA and the peripheral area PA.

상기 게이트 금속 패턴(303)은 상기 베이스 기판(301) 상에 배치된다. 상기 게이트 금속 패턴(303)은 상기 주변 영역(PA)에 배치된다. The gate metal pattern 303 is disposed on the base substrate 301. The gate metal pattern 303 is disposed in the peripheral region PA.

상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)이 배치된다. 상기 게이트 절연층(305)은 무기 절연 물질을 포함할 수 있다. The gate insulating layer 305 is disposed on the gate metal pattern 303 and the base substrate 301. The gate insulating layer 305 may include an inorganic insulating material.

상기 게이트 절연층(305) 상에 상기 반도체층(307)이 배치된다. 상기 반도체층(307)은 상기 주변 영역(PA)에 배치된다. 상기 반도체층(307)은 제1 두께를 가진다.The semiconductor layer 307 is disposed on the gate insulating layer 305. The semiconductor layer 307 is disposed in the peripheral region PA. The semiconductor layer 307 has a first thickness.

상기 반도체층(307) 상에 상기 패시베이션층(409)이 배치된다. 상기 패시베이션층(409)은 상기 반도체층(307)의 일부 상에 배치될 수 있다.The passivation layer 409 is disposed on the semiconductor layer 307. The passivation layer 409 may be disposed on a part of the semiconductor layer 307.

상기 패시베이션층(409) 상에 상기 절연층(411)이 배치된다. 상기 절연층(411)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 절연층(411)은 컬러 필터층일 수 있다. 상기 절연층(411)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. 상기 절연층(411)은 상기 표시 기판(400)을 실질적으로 평탄화할 수 있다.The insulating layer 411 is disposed on the passivation layer 409. The insulating layer 411 may include an organic material. For example, the insulating layer 411 may be a color filter layer. When the insulating layer 411 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer. The insulating layer 411 may substantially planarize the display substrate 400.

상기 반도체층(407) 및 상기 절연층(411) 상에 상기 데이터 금속 패턴(413)이 배치된다. 상기 데이터 금속 패턴(413)은 상기 주변 영역(PA)에 배치된다. 상기 데이터 금속 패턴(413)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(413)은 도 1의 상기 화소(120)에 포함된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴(413)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(413)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 절연층(411)에 의해 상기 반도체층(307)과 이격되는 부분을 포함할 수 있다. 예를 들면, 상기 데이터 금속 패턴(413)은 상기 절연층(411) 및 상기 패시베이션층(409)에 형성된 콘택홀(412)을 통해 상기 반도체층(307)에 접촉할 수 있다. 상기 데이터 금속 패턴(413)은 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(413)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(413)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(413)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.The data metal pattern 413 is disposed on the semiconductor layer 407 and the insulating layer 411. The data metal pattern 413 is disposed in the peripheral area PA. The data metal pattern 413 may include the data line DL of FIG. In addition, the data metal pattern 413 may include a source electrode and a drain electrode of the thin film transistor included in the pixel 120 of FIG. The data metal pattern 413 is different from the semiconductor layer 307. The data metal pattern 413 may include a portion contacting the semiconductor layer 307 and a portion spaced apart from the semiconductor layer 307 by the insulating layer 411. For example, the data metal pattern 413 may contact the semiconductor layer 307 through the insulating layer 411 and the contact hole 412 formed in the passivation layer 409. The data metal pattern 413 has a second thickness. Here, the second thickness of the data metal pattern 413 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 413 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 413 It is possible to improve the filling rate of the battery.

상기 절연층(411) 상에 상기 연결 전극(419)이 배치된다. 상기 연결 전극(419)은 상기 주변 영역(PA)에 배치된다. 상기 연결 전극(419)은 상기 표시 영역(DA)의 상기 화소(120)에 포함되는 화소 전극의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로, 상기 연결 전극(419)은 투명한 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(419)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 인듐 아연(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(419)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 연결 전극(419)은 상기 절연층(411), 상기 패시베이션층(409) 및 상기 게이트 절연층(305)에 형성된 콘택홀(418)을 통해 상기 게이트 금속 패턴(303)에 접촉할 수 있다. 또한, 상기 연결 전극(419)은 상기 데이터 금속 패턴(413) 상에 배치될 수있다. 따라서, 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(413)은 상기 연결 전극(419)을 통해 서로 전기적으로 연결될 수 있다.The connection electrode 419 is disposed on the insulating layer 411. The connection electrode 419 is disposed in the peripheral region PA. The connection electrode 419 may include a material substantially the same as the material of the pixel electrode included in the pixel 120 of the display area DA. Specifically, the connection electrode 419 may include a transparent conductive material. For example, the connection electrode 419 may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the connection electrode 419 may include titanium (Ti) or a molybdenum titanium alloy (MoTi). The connection electrode 419 may contact the gate metal pattern 303 through the contact hole 418 formed in the insulating layer 411, the passivation layer 409 and the gate insulating layer 305. In addition, the connection electrode 419 may be disposed on the data metal pattern 413. Therefore, the gate metal pattern 303 and the data metal pattern 413 may be electrically connected to each other through the connection electrode 419. [

도 9a 내지 9c는 도 8의 상기 표시 기판(400)의 제조 방법을 나타내는 단면도들이다.9A to 9C are cross-sectional views illustrating a method of manufacturing the display substrate 400 of FIG.

도 9a를 참조하면, 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다.Referring to FIG. 9A, the gate metal pattern 303 is formed on the base substrate 301. The gate metal pattern 303 is formed on the base substrate 301 in the peripheral region PA of FIG.

또한, 상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)을 형성한다.Also, the gate insulating layer 305 is formed on the gate metal pattern 303 and the base substrate 301.

또한, 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 상기 반도체층(307)은 제1 두께를 가진다. Further, the semiconductor layer 307 is formed on the gate insulating layer 305. The semiconductor layer 307 is formed on the gate insulating layer 305 in the peripheral region PA of FIG. The semiconductor layer 307 has a first thickness.

또한, 상기 반도체층(307) 상에 상기 패시베이션층(409)을 형성한다. 또한, 상기 패시베이션층(409) 상에 상기 절연층(411)을 형성한다. 상기 절연층(411)은 유기 물질을 포함할 수 있다.Also, the passivation layer 409 is formed on the semiconductor layer 307. Further, the insulating layer 411 is formed on the passivation layer 409. The insulating layer 411 may include an organic material.

도 9b를 참조하면, 상기 반도체층(307) 및 상기 절연층(411) 상에 상기 데이터 금속 패턴(413)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 반도체층(307) 및 상기 절연층(411) 상에 상기 데이터 금속 패턴(413)을 형성한다. 상기 데이터 금속 패턴(413)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(413)은 도 1의 상기 화소(120)에 포함된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴(413)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(413)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 절연층(411)에 의해 상기 반도체층(307)과 이격되는 부분을 포함할 수 있다. 상기 데이터 금속 패턴(413)은 상기 패시베이션층(409) 및 상기 절연층(411)에 형성된 상기 콘택홀(412)을 통해 상기 반도체층(307)에 접촉할 수 있다. 상기 데이터 금속 패턴(413)은 상기 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(413)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(413)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(413)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.Referring to FIG. 9B, the data metal pattern 413 is formed on the semiconductor layer 307 and the insulating layer 411. The data metal pattern 413 is formed on the semiconductor layer 307 and the insulating layer 411 in the peripheral region PA of FIG. The data metal pattern 413 may include the data line DL of FIG. In addition, the data metal pattern 413 may include a source electrode and a drain electrode of the thin film transistor included in the pixel 120 of FIG. The data metal pattern 413 is different from the semiconductor layer 307. The data metal pattern 413 may include a portion contacting the semiconductor layer 307 and a portion spaced apart from the semiconductor layer 307 by the insulating layer 411. The data metal pattern 413 may contact the semiconductor layer 307 through the passivation layer 409 and the contact hole 412 formed in the insulating layer 411. [ The data metal pattern 413 has the second thickness. Here, the second thickness of the data metal pattern 413 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 413 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 413 It is possible to improve the filling rate of the battery.

도 9c를 참조하면, 상기 절연층(411) 상에 상기 연결 전극(419)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 절연층(411) 상에 상기 연결 전극(419)을 형성한다. 상기 연결 전극(419)은 상기 표시 영역(DA)의 상기 화소(120)에 포함되는 화소 전극의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로, 상기 연결 전극(419)은 투명한 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(419)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 인듐 아연(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(419)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 연결 전극(419)은 상기 절연층(411), 상기 패시베이션층(409) 및 상기 게이트 절연층(305)에 형성된 콘택홀(418)을 통해 상기 게이트 금속 패턴(303)에 접촉할 수 있다. 또한, 상기 연결 전극(419)은 상기 데이터 금속 패턴(413) 상에 배치될 수있다. 따라서, 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(413)은 상기 연결 전극(419)을 통해 서로 전기적으로 연결될 수 있다.Referring to FIG. 9C, the connection electrode 419 is formed on the insulation layer 411. The connecting electrode 419 is formed on the insulating layer 411 of the peripheral region PA of FIG. The connection electrode 419 may include a material substantially the same as the material of the pixel electrode included in the pixel 120 of the display area DA. Specifically, the connection electrode 419 may include a transparent conductive material. For example, the connection electrode 419 may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the connection electrode 419 may include titanium (Ti) or a molybdenum titanium alloy (MoTi). The connection electrode 419 may contact the gate metal pattern 303 through the contact hole 418 formed in the insulating layer 411, the passivation layer 409 and the gate insulating layer 305. In addition, the connection electrode 419 may be disposed on the data metal pattern 413. Therefore, the gate metal pattern 303 and the data metal pattern 413 may be electrically connected to each other through the connection electrode 419. [

본 실시예에 따르면, 상기 데이터 금속 패턴(413)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(413)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(413)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다. 따라서, 상기 표시 장치(100)의 표시 품질을 향상시킬 수 있다.According to the present embodiment, the second thickness of the data metal pattern 413 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 413 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 413 It is possible to improve the filling rate of the battery. Therefore, the display quality of the display device 100 can be improved.

실시예 3Example 3

도 10은본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다.10 is a cross-sectional view illustrating a display substrate according to an embodiment of the present invention.

도 10에 도시된 본 실시예에 따른 표시 기판(500)은 제1 패시베이션층(509), 제1 절연층(511), 데이터 금속 패턴(513), 제2 패시베이션층(515), 제2 절연층(517) 및 연결 전극(519)을 제외하고는 도 6에 도시된 이전의 실시예에 따른 상기 표시 기판(300)과 실질적으로 동일하다. 따라서, 동일한 부재는 동일한 참조 부호로 나타낼 수 있고, 중복되는 상세한 설명은 생략될 수 있다.The display substrate 500 according to the present embodiment shown in FIG. 10 includes a first passivation layer 509, a first insulating layer 511, a data metal pattern 513, a second passivation layer 515, Is substantially the same as the display substrate 300 according to the previous embodiment shown in Fig. 6, except for the layer 517 and the connecting electrode 519. Fig. Therefore, the same members can be represented by the same reference numerals, and redundant detailed descriptions can be omitted.

도 10은도 3의III-III'선을 따라 절단한 단면도이다.10 is a cross-sectional view taken along line III-III 'of FIG. 3;

도 1, 3 및 10을 참조하면, 상기 표시 기판(500)은 상기 베이스 기판(301), 상기 게이트 금속 패턴(303), 상기 게이트 절연층(305), 상기 반도체층(307), 상기 제1 패시베이션층(509), 상기 제1 절연층(511), 상기 데이터 금속 패턴(513), 상기 제2 패시베이션층(515), 상기 제2 절연층(517) 및 상기 연결 전극(519)을 포함한다.1, 3 and 10, the display substrate 500 includes the base substrate 301, the gate metal pattern 303, the gate insulating layer 305, the semiconductor layer 307, The passivation layer 509, the first insulating layer 511, the data metal pattern 513, the second passivation layer 515, the second insulating layer 517, and the connecting electrode 519 .

상기 베이스 기판(301)은 유리 기판 또는 플라스틱 기판일 수 있다. 상기 베이스 기판(301)은 상기 표시 영역(DA) 및 상기 주변 영역(PA)을 포함할 수 있다.The base substrate 301 may be a glass substrate or a plastic substrate. The base substrate 301 may include the display area DA and the peripheral area PA.

상기 게이트 금속 패턴(303)은 상기 베이스 기판(301) 상에 배치된다. 상기 게이트 금속 패턴(303)은 상기 주변 영역(PA)에 배치된다. The gate metal pattern 303 is disposed on the base substrate 301. The gate metal pattern 303 is disposed in the peripheral region PA.

상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)이 배치된다. 상기 게이트 절연층(305)은 무기 절연 물질을 포함할 수 있다. The gate insulating layer 305 is disposed on the gate metal pattern 303 and the base substrate 301. The gate insulating layer 305 may include an inorganic insulating material.

상기 게이트 절연층(305) 상에 상기 반도체층(307)이 배치된다. 상기 반도체층(307)은 상기 주변 영역(PA)에 배치된다. 상기 반도체층(307)은 제1 두께를 가진다.The semiconductor layer 307 is disposed on the gate insulating layer 305. The semiconductor layer 307 is disposed in the peripheral region PA. The semiconductor layer 307 has a first thickness.

상기 반도체층(307) 상에 상기 제1 패시베이션층(509)이 배치된다. 상기 제1 패시베이션층(509)은 상기 반도체층(307)의 일부 상에 배치될 수 있다.The first passivation layer 509 is disposed on the semiconductor layer 307. The first passivation layer 509 may be disposed on a portion of the semiconductor layer 307.

상기 제1 패시베이션층(509) 상에 상기 제1 절연층(511)이 배치된다. 상기 제1 절연층(511)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(511)은 컬러 필터층일 수 있다. 상기 제1 절연층(511)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. The first insulating layer 511 is disposed on the first passivation layer 509. The first insulating layer 511 may include an organic material. For example, the first insulating layer 511 may be a color filter layer. When the first insulating layer 511 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer.

상기 반도체층(307) 및 상기 제1 절연층(511) 상에 상기 데이터 금속 패턴(513)이 배치된다. 상기 데이터 금속 패턴(513)은 상기 주변 영역(PA)에 배치된다. 상기 데이터 금속 패턴(513)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(513)은 도 1의 상기 화소(120)에 포함된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴(513)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(513)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 제1 절연층(511)에 의해 상기 반도체층(307)과 이격되는 부분을 포함할 수 있다. 상기 데이터 금속 패턴(513)은 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(513)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(513)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(513)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.The data metal pattern 513 is disposed on the semiconductor layer 307 and the first insulating layer 511. The data metal pattern 513 is disposed in the peripheral area PA. The data metal pattern 513 may include the data line DL of FIG. In addition, the data metal pattern 513 may include a source electrode and a drain electrode of the thin film transistor included in the pixel 120 of FIG. The data metal pattern 513 is different from the semiconductor layer 307. The data metal pattern 513 may include a portion contacting the semiconductor layer 307 and a portion spaced apart from the semiconductor layer 307 by the first insulating layer 511. [ The data metal pattern 513 has a second thickness. Here, the second thickness of the data metal pattern 513 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 513 is relatively low, and thus the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 513 It is possible to improve the filling rate of the battery.

상기 데이터 금속 패턴(513)은 상기 제1 절연층(511) 및 상기 제1 패시베이션층(509)을 관통하여 상기 반도체층(307)에 접촉할 수 있다. 상기 데이터 금속 패턴(513)은 상기 반도체층(307) 및 상기 데이터 금속 패턴(513)이 연장하는 방향을 따라 상기 반도체층(307)에 접촉한 상태로 연장할 수 있다. 그러므로, 상기 반도체층(307)의 두께 감소로 인한 상기 반도체층(307)의 저항 증가를 방지할 수 있다.The data metal pattern 513 may be in contact with the semiconductor layer 307 through the first insulating layer 511 and the first passivation layer 509. The data metal pattern 513 may extend in contact with the semiconductor layer 307 along a direction in which the semiconductor layer 307 and the data metal pattern 513 extend. Therefore, it is possible to prevent an increase in resistance of the semiconductor layer 307 due to a decrease in the thickness of the semiconductor layer 307. [

상기 데이터 금속 패턴(513) 및 상기 제1 절연층(511) 상에 상기 제2 패시베이션층(515)이 배치된다.The second passivation layer 515 is disposed on the data metal pattern 513 and the first insulating layer 511. [

상기 제2 패시베이션층(515) 상에 상기 제2 절연층(517)이 배치된다. 상기 제2 절연층(517)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(517)은 컬러 필터층일 수 있다. 상기 제2 절연층(517)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. 상기 제2 절연층(517)은 상기 표시 기판(500)을 실질적으로 평탄화할 수 있다.The second insulating layer 517 is disposed on the second passivation layer 515. The second insulating layer 517 may include an organic material. For example, the second insulating layer 517 may be a color filter layer. When the second insulating layer 517 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer. The second insulating layer 517 may substantially planarize the display substrate 500.

상기 제2 절연층(517) 상에 상기 연결 전극(519)이 배치된다. 상기 연결 전극(319)은 상기 주변 영역(PA)에 배치된다. 상기 연결 전극(319)은 상기 표시 영역(DA)의 상기 화소(120)에 포함되는 화소 전극의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로, 상기 연결 전극(519)은 투명한 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(519)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 인듐 아연(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(519)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 연결 전극(519)은 상기 제2 절연층(517), 상기 제2 패시베이션층(515), 상기 제1 절연층(511), 상기 제1 패시베이션층(509) 및 상기 게이트 절연층(305)에 형성된 콘택홀(518)을 통해 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(513)에 접촉할 수 있다. 따라서, 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(513)은 상기 연결 전극(519)을 통해 서로 전기적으로 연결될 수 있다.The connection electrode 519 is disposed on the second insulation layer 517. The connection electrode 319 is disposed in the peripheral area PA. The connection electrode 319 may include a material substantially the same as the material of the pixel electrode included in the pixel 120 of the display area DA. Specifically, the connection electrode 519 may include a transparent conductive material. For example, the connection electrode 519 may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the connection electrode 519 may include titanium (Ti) or a molybdenum titanium alloy (MoTi). The connection electrode 519 is formed on the second insulating layer 517, the second passivation layer 515, the first insulating layer 511, the first passivation layer 509, and the gate insulating layer 305, The gate metal pattern 303 and the data metal pattern 513 may be in contact with each other through the contact hole 518 formed in the gate electrode pattern. Therefore, the gate metal pattern 303 and the data metal pattern 513 may be electrically connected to each other through the connection electrode 519.

도 11a 내지 11e는 도 10의 상기 표시 기판(500)의 제조 방법을 나타내는 단면도들이다.11A to 11E are cross-sectional views illustrating a method of manufacturing the display substrate 500 of FIG.

도 11a를참조하면, 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다.Referring to FIG. 11A, the gate metal pattern 303 is formed on the base substrate 301. The gate metal pattern 303 is formed on the base substrate 301 in the peripheral region PA of FIG.

또한, 상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)을 형성한다. 상기 게이트 절연층(305)은 무기 절연 물질을 포함할 수 있다.Also, the gate insulating layer 305 is formed on the gate metal pattern 303 and the base substrate 301. The gate insulating layer 305 may include an inorganic insulating material.

또한, 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 상기 반도체층(307)은 제1 두께를 가진다.Further, the semiconductor layer 307 is formed on the gate insulating layer 305. The semiconductor layer 307 is formed on the gate insulating layer 305 in the peripheral region PA of FIG. The semiconductor layer 307 has a first thickness.

도 11b를참조하면, 상기 반도체층(307) 상에 상기 제1 패시베이션층(509)을 형성한다. Referring to FIG. 11B, the first passivation layer 509 is formed on the semiconductor layer 307.

또한, 상기 제1 패시베이션층(509) 상에 상기 제1 절연층(511)을 형성한다. 상기 제1 절연층(511)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(511)은 컬러 필터층일 수 있다. 상기 제1 절연층(511)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다.The first insulating layer 511 is formed on the first passivation layer 509. The first insulating layer 511 may include an organic material. For example, the first insulating layer 511 may be a color filter layer. When the first insulating layer 511 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer.

도 11c를 참조하면, 상기 반도체층(307) 및 상기 제1 절연층(511) 상에 상기 데이터 금속 패턴(513)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 반도체층(307) 및 상기 제1 절연층(511) 상에 상기 데이터 금속 패턴(513)을 형성한다. 상기 데이터 금속 패턴(513)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(513)은 도 1의 상기 화소(120)에 포함된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴(513)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(513)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 제1 절연층(511)에 의해 상기 반도체층(307)과 이격되는 부분을 포함할 수 있다. 상기 데이터 금속 패턴(513)은 상기 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(513)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(513)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(513)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.Referring to FIG. 11C, the data metal pattern 513 is formed on the semiconductor layer 307 and the first insulating layer 511. The data metal pattern 513 is formed on the semiconductor layer 307 and the first insulating layer 511 in the peripheral region PA of FIG. The data metal pattern 513 may include the data line DL of FIG. In addition, the data metal pattern 513 may include a source electrode and a drain electrode of the thin film transistor included in the pixel 120 of FIG. The data metal pattern 513 is different from the semiconductor layer 307. The data metal pattern 513 may include a portion contacting the semiconductor layer 307 and a portion spaced apart from the semiconductor layer 307 by the first insulating layer 511. [ The data metal pattern 513 has the second thickness. Here, the second thickness of the data metal pattern 513 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 513 is relatively low, and thus the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 513 It is possible to improve the filling rate of the battery.

상기 데이터 금속 패턴(513)은 상기 제1 절연층(511) 및 상기 제1 패시베이션층(509)을 관통하여 상기 반도체층(307)에 접촉할 수 있다. 상기 데이터 금속 패턴(513)은 상기 반도체층(307) 및 상기 데이터 금속 패턴(513)이 연장하는 방향을 따라 상기 반도체층(307)에 접촉한 상태로 연장할 수 있다. 그러므로, 상기 반도체층(307)의 두께 감소로 인한 상기 반도체층(307)의 저항 증가를 방지할 수 있다.The data metal pattern 513 may be in contact with the semiconductor layer 307 through the first insulating layer 511 and the first passivation layer 509. The data metal pattern 513 may extend in contact with the semiconductor layer 307 along a direction in which the semiconductor layer 307 and the data metal pattern 513 extend. Therefore, it is possible to prevent an increase in resistance of the semiconductor layer 307 due to a decrease in the thickness of the semiconductor layer 307. [

도 11d를 참조하면, 상기 데이터 금속 패턴(513) 및 상기 제1 절연층(511) 상에 상기 제2 패시베이션층(515)을 형성한다.Referring to FIG. 11D, the second passivation layer 515 is formed on the data metal pattern 513 and the first insulating layer 511.

또한, 상기 제2 패시베이션층(515) 상에 상기 제2 절연층(517)을 형성한다. 상기 제2 절연층(517)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(517)은 컬러 필터층일 수 있다. 상기 제2 절연층(517)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. 상기 제2 절연층(517)은 상기 표시 기판(500)을 실질적으로 평탄화할 수 있다.Also, the second insulating layer 517 is formed on the second passivation layer 515. The second insulating layer 517 may include an organic material. For example, the second insulating layer 517 may be a color filter layer. When the second insulating layer 517 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer. The second insulating layer 517 may substantially planarize the display substrate 500.

도 11e를 참조하면, 상기 제2 절연층(517) 상에 상기 연결 전극(519)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 제2 절연층(517) 상에 상기 연결 전극(519)을 형성한다. 상기 연결 전극(519)은 상기 표시 영역(DA)의 상기 화소(120)에 포함되는 화소 전극의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로, 상기 연결 전극(519)은 투명한 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(519)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 인듐 아연(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 연결 전극(519)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 연결 전극(519)은 상기 제2 절연층(517), 상기 제2 패시베이션층(515), 상기 제1 절연층(511), 상기 제1 패시베이션층(509) 및 상기 게이트 절연층(305)에 형성된 상기 콘택홀(518)을 통해 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(513)에 접촉할 수 있다. 따라서, 상기 게이트 금속 패턴(303) 및 상기 데이터 금속 패턴(513)은 상기 연결 전극(519)을 통해 서로 전기적으로 연결될 수 있다.Referring to FIG. 11E, the connection electrode 519 is formed on the second insulating layer 517. The connecting electrode 519 is formed on the second insulating layer 517 in the peripheral region PA of FIG. The connection electrode 519 may include a material substantially the same as the material of the pixel electrode included in the pixel 120 of the display area DA. Specifically, the connection electrode 519 may include a transparent conductive material. For example, the connection electrode 519 may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the connection electrode 519 may include titanium (Ti) or a molybdenum titanium alloy (MoTi). The connection electrode 519 is formed on the second insulating layer 517, the second passivation layer 515, the first insulating layer 511, the first passivation layer 509, and the gate insulating layer 305, The gate metal pattern 303 and the data metal pattern 513 can be contacted through the contact hole 518 formed in the gate electrode pattern. Therefore, the gate metal pattern 303 and the data metal pattern 513 may be electrically connected to each other through the connection electrode 519.

본 실시예에 따르면, 상기 데이터 금속 패턴(513)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(513)의 저항이 상대적으로 낮다. According to the present embodiment, the second thickness of the data metal pattern 513 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 513 is relatively low.

또한, 상기 데이터 금속 패턴(513)은 상기 반도체층(307) 및 상기 데이터 금속 패턴(513)이 연장하는 방향을 따라 상기 반도체층(307)에 접촉한 상태로 연장할 수 있다. 그러므로, 상기 반도체층(307)의 두께 감소로 인한 상기 반도체층(307)의 저항 증가를 방지할 수 있다.The data metal pattern 513 may extend in contact with the semiconductor layer 307 along a direction in which the semiconductor layer 307 and the data metal pattern 513 extend. Therefore, it is possible to prevent an increase in resistance of the semiconductor layer 307 due to a decrease in the thickness of the semiconductor layer 307. [

따라서, 상기 데이터 금속 패턴(513)에 포함된 상기 데이터 라인(DL) 및 상기 반도체층(307)에 포함된 상기 박막 트랜지스터(121)의 채널층을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다. 따라서, 상기 표시 장치(100)의 표시 품질을 향상시킬 수 있다.The pixel electrode of the pixel 120 is charged through the data line DL included in the data metal pattern 513 and the channel layer of the thin film transistor 121 included in the semiconductor layer 307 The charging rate of the pixel voltage can be improved. Therefore, the display quality of the display device 100 can be improved.

실시예 4Example 4

도 12는 본 발명의 일 실시예에 따른 게이트 구동부가 배치된 주변 영역의 표시 기판을 나타내는 평면도이고, 도 13은 도 12의 IV-IV' 선을 따라 절단한 단면도이다.FIG. 12 is a plan view showing a display substrate in a peripheral region in which a gate driver according to an embodiment of the present invention is disposed, and FIG. 13 is a cross-sectional view taken along the line IV-IV 'in FIG.

도 12 및 13에 도시된 본 실시예에 따른 게이트 구동부(630)가 배치된 표시 기판(600)은 패시베이션층(609), 절연층(611) 및 데이터 금속 패턴(613)을 제외하고는 도 3 및 6에 도시된 이전의 실시예에 따른 상기 게이트 구동부(130)가 배치된 상기 표시 기판(300)과 비교하여 실질적으로 동일하다. 따라서, 동일한 부재는 동일한 참조 부호로 나타낼 수 있고, 중복되는 상세한 설명은 생략될 수 있다.The display substrate 600 on which the gate driver 630 according to the present embodiment shown in FIGS. 12 and 13 is disposed is not shown in FIG. 3B except for the passivation layer 609, the insulating layer 611 and the data metal pattern 613. And the display substrate 300 on which the gate driver 130 according to the previous embodiment shown in FIG. 6 is disposed. Therefore, the same members can be represented by the same reference numerals, and redundant detailed descriptions can be omitted.

도 1, 12 및 13을 참조하면, 상기 표시 기판(600)은 상기 베이스 기판(301), 상기 게이트 금속 패턴(303), 상기 게이트 절연층(305), 상기 반도체층(307), 상기 패시베이션층(609), 상기 절연층(611) 및 상기 데이터 금속 패턴(613)을 포함한다.1, 12 and 13, the display substrate 600 includes the base substrate 301, the gate metal pattern 303, the gate insulating layer 305, the semiconductor layer 307, (609), the insulating layer (611), and the data metal pattern (613).

상기 베이스 기판(301)은 유리 기판 또는 플라스틱 기판일 수 있다. 상기 베이스 기판(301)은 상기 표시 영역(DA) 및 상기 주변 영역(PA)을 포함할 수 있다.The base substrate 301 may be a glass substrate or a plastic substrate. The base substrate 301 may include the display area DA and the peripheral area PA.

상기 게이트 금속 패턴(303)은 상기 베이스 기판(301) 상에 배치된다. 상기 게이트 금속 패턴(303)은 상기 주변 영역(PA)에 배치된다. The gate metal pattern 303 is disposed on the base substrate 301. The gate metal pattern 303 is disposed in the peripheral region PA.

상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)이 배치된다. 상기 게이트 절연층(305)은 무기 절연 물질을 포함할 수 있다. The gate insulating layer 305 is disposed on the gate metal pattern 303 and the base substrate 301. The gate insulating layer 305 may include an inorganic insulating material.

상기 게이트 절연층(305) 상에 상기 반도체층(307)이 배치된다. 상기 반도체층(307)은 상기 주변 영역(PA)에 배치된다. 상기 반도체층(307)은 제1 두께를 가진다.The semiconductor layer 307 is disposed on the gate insulating layer 305. The semiconductor layer 307 is disposed in the peripheral region PA. The semiconductor layer 307 has a first thickness.

상기 반도체층(307) 상에 상기 패시베이션층(609)이 배치된다. 상기 패시베이션층(609)은 상기 반도체층(307)의 일부 상에 배치될 수 있다.The passivation layer 609 is disposed on the semiconductor layer 307. The passivation layer 609 may be disposed on a part of the semiconductor layer 307.

상기 패시베이션층(609) 상에 상기 절연층(611)이 배치된다. 상기 절연층(611)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 절연층(611)은 컬러 필터층일 수 있다. 상기 절연층(611)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다. The insulating layer 611 is disposed on the passivation layer 609. The insulating layer 611 may include an organic material. For example, the insulating layer 611 may be a color filter layer. When the insulating layer 611 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer.

상기 반도체층(307), 상기 절연층(611) 및 상기 게이트 금속 패턴(303)상에 상기 데이터 금속 패턴(613)이 배치된다. 상기 데이터 금속 패턴(613)은 상기 주변 영역(PA)에 배치된다. 상기 데이터 금속 패턴(613)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(613)은 도 1의 상기 화소(120)에 포함된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴(613)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(613)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 절연층(611)에 의해 상기 반도체층(307)과 이격되는 부분을 포함할 수 있다. 상기 데이터 금속 패턴(613)은 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(613)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(613)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(613)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.The data metal pattern 613 is disposed on the semiconductor layer 307, the insulating layer 611, and the gate metal pattern 303. The data metal pattern 613 is disposed in the peripheral area PA. The data metal pattern 613 may include the data line DL of FIG. In addition, the data metal pattern 613 may include a source electrode and a drain electrode of the thin film transistor included in the pixel 120 of FIG. The data metal pattern 613 is different from the semiconductor layer 307. The data metal pattern 613 may include a portion contacting the semiconductor layer 307 and a portion spaced apart from the semiconductor layer 307 by the insulating layer 611. The data metal pattern 613 has a second thickness. Here, the second thickness of the data metal pattern 613 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 613 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 613 It is possible to improve the filling rate of the battery.

상기 데이터 금속 패턴(613)은 상기 게이트 금속 패턴(303)에 직접 접촉할 수 있다. 구체적으로, 상기 데이터 금속 패턴(613)은 별도의 연결 전극 없이 상기 게이트 금속 패턴(303)에 직접 전기적으로 연결될 수 있다. 상기 데이터 금속 패턴(613)은 상기 절연층(611), 상기 패시베이션층(609) 및 상기 게이트 절연층(305)에 형성된 콘택홀(612)을 통해 상기 게이트 금속 패턴(303)에 연결될 수 있다.The data metal pattern 613 may be in direct contact with the gate metal pattern 303. Specifically, the data metal pattern 613 may be electrically connected directly to the gate metal pattern 303 without a separate connection electrode. The data metal pattern 613 may be connected to the gate metal pattern 303 through the contact hole 612 formed in the insulating layer 611, the passivation layer 609 and the gate insulating layer 305.

도 14a 및 14b는 도 13의 상기 표시 기판(600)의 제조 방법을 나타내는 단면도들이다.14A and 14B are cross-sectional views showing a manufacturing method of the display substrate 600 of FIG.

도 14a를 참조하면, 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 베이스 기판(301) 상에 상기 게이트 금속 패턴(303)을 형성한다.Referring to FIG. 14A, the gate metal pattern 303 is formed on the base substrate 301. The gate metal pattern 303 is formed on the base substrate 301 in the peripheral region PA of FIG.

또한, 상기 게이트 금속 패턴(303) 및 상기 베이스 기판(301) 상에 상기 게이트 절연층(305)을 형성한다. 상기 게이트 절연층(305)은 무기 절연 물질을 포함할 수 있다.Also, the gate insulating layer 305 is formed on the gate metal pattern 303 and the base substrate 301. The gate insulating layer 305 may include an inorganic insulating material.

또한, 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 도1의 상기 주변 영역(PA)의 상기 게이트 절연층(305) 상에 상기 반도체층(307)을 형성한다. 상기 반도체층(307)은 제1 두께를 가진다.Further, the semiconductor layer 307 is formed on the gate insulating layer 305. The semiconductor layer 307 is formed on the gate insulating layer 305 in the peripheral region PA of FIG. The semiconductor layer 307 has a first thickness.

또한, 상기 반도체층(307) 상에 상기 패시베이션층(609)을 형성한다. Also, the passivation layer 609 is formed on the semiconductor layer 307.

또한, 상기 패시베이션층(609) 상에 상기 절연층(611)을 형성한다. 상기 절연층(611)은 유기 물질을 포함할 수 있다. 예를 들면, 상기 절연층(611)은 컬러 필터층일 수 있다. 상기 절연층(611)이 상기 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색 컬러 필터층, 녹색 컬러 필터층, 청색 컬러 필터층 및 백색 컬러 필터층 중 적어도 하나를 포함할 수 있다.In addition, the insulating layer 611 is formed on the passivation layer 609. The insulating layer 611 may include an organic material. For example, the insulating layer 611 may be a color filter layer. When the insulating layer 611 is formed of the color filter layer, the color filter layer may include at least one of a red color filter layer, a green color filter layer, a blue color filter layer, and a white color filter layer.

도 14b를 참조하면, 상기 반도체층(307), 상기 절연층(611) 및 상기 게이트 금속 패턴(303) 상에 상기 데이터 금속 패턴(613)을 형성한다. 도 1의 상기 주변 영역(PA)의 상기 반도체층(307), 상기 절연층(611) 및 상기 게이트 금속 패턴(303) 상에 상기 데이터 금속 패턴(613)을 형성한다. 상기 데이터 금속 패턴(613)은 도 1의 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 상기 데이터 금속 패턴(613)은 도 2의 상기 박막 트랜지스터(121)의 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 데이터 금속 패턴(613)은 상기 반도체층(307)과 다른 구성요소이다. 상기 데이터 금속 패턴(613)은 상기 반도체층(307)과 접촉하는 부분, 및 상기 절연층(611)에 의해 상기 반도체층(307)으로부터 절연되는 부분을 포함할 수 있다. 상기 데이터 금속 패턴(613)은 제2 두께를 가진다. 여기서, 상기 데이터 금속 패턴(613)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(613)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(613)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다.Referring to FIG. 14B, the data metal pattern 613 is formed on the semiconductor layer 307, the insulating layer 611, and the gate metal pattern 303. The data metal pattern 613 is formed on the semiconductor layer 307, the insulating layer 611 and the gate metal pattern 303 in the peripheral region PA of FIG. The data metal pattern 613 may include the data line DL of FIG. In addition, the data metal pattern 613 may include a source electrode and a drain electrode of the thin film transistor 121 of FIG. The data metal pattern 613 is different from the semiconductor layer 307. The data metal pattern 613 may include a portion that is in contact with the semiconductor layer 307 and a portion that is insulated from the semiconductor layer 307 by the insulating layer 611. The data metal pattern 613 has a second thickness. Here, the second thickness of the data metal pattern 613 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 613 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 613 It is possible to improve the filling rate of the battery.

상기 데이터 금속 패턴(613)은 상기 게이트 금속 패턴(303)에 직접 접촉할 수 있다. 구체적으로, 상기 데이터 금속 패턴(613)은 별도의 연결 전극 없이 상기 게이트 금속 패턴(303)에 직접 전기적으로 연결될 수 있다. 상기 데이터 금속 패턴(613)은 상기 절연층(611), 상기 패시베이션층(609) 및 상기 게이트 절연층(305)에 형성된 상기 콘택홀(612)을 통해 상기 게이트 금속 패턴(303)에 연결될 수 있다.The data metal pattern 613 may be in direct contact with the gate metal pattern 303. Specifically, the data metal pattern 613 may be electrically connected directly to the gate metal pattern 303 without a separate connection electrode. The data metal pattern 613 may be connected to the gate metal pattern 303 through the contact hole 612 formed in the insulating layer 611, the passivation layer 609 and the gate insulating layer 305 .

본 실시예에 따르면, 상기 데이터 금속 패턴(613)의 상기 제2 두께는 상기 반도체층(307)의 상기 제1 두께보다 두껍다. 그러므로, 상기 데이터 금속 패턴(613)의 저항이 상대적으로 낮고, 이에 따라, 상기 데이터 금속 패턴(613)에 포함된 상기 데이터 라인(DL)을 통해 상기 화소(120)의 화소 전극에 충전되는 화소 전압의 충전율을 향상시킬 수 있다. 따라서, 상기 표시 장치(100)의 표시 품질을 향상시킬 수 있다.According to this embodiment, the second thickness of the data metal pattern 613 is thicker than the first thickness of the semiconductor layer 307. Therefore, the resistance of the data metal pattern 613 is relatively low, and accordingly, the pixel voltage of the pixel electrode of the pixel 120 through the data line DL included in the data metal pattern 613 It is possible to improve the filling rate of the battery. Therefore, the display quality of the display device 100 can be improved.

또한, 별도의 연결 전극 없이 상기 데이터 금속 패턴(613)이 상기 게이트 금속 패턴(303)에 직접 연결되므로, 상기 연결 전극의 단선에 의한 문제를 방지할 수 있다.In addition, since the data metal pattern 613 is directly connected to the gate metal pattern 303 without a separate connection electrode, it is possible to prevent a problem caused by disconnection of the connection electrode.

본 발명은 표시 장치를 구비하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 휴대폰, 스마트폰, 태블릿 피씨(PC), 스마트패드, 피디에이(PDA), 피엠피(PMP), 엠피쓰리(MP3) 플레이어, 네비게이션 시스템, 캠코더, 휴대용 게임기 등에 적용될 수 있다.The present invention can be applied to all electronic apparatuses having a display device. For example, the present invention may be applied to a variety of portable devices such as televisions, computer monitors, notebooks, digital cameras, cell phones, smart phones, tablet PCs, smart pads, PDAs, , A camcorder, a portable game machine, and the like.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims. You will understand.

100: 표시 장치 110: 표시 패널
120: 화소 130: 게이트 구동부
140: 데이터 구동부 150: 타이밍 제어부
301: 베이스 기판 303: 게이트 금속 패턴
305: 게이트 절연층 307: 반도체층
309, 315, 409, 509, 515, 609: 패시베이션층
311, 317, 411, 511, 517, 611: 절연층
313, 413, 513, 613: 데이터 금속 패턴
319, 419, 519: 연결 전극100: display device 110: display panel
120: pixel 130: gate driver
140: Data driver 150: Timing controller
301: base substrate 303: gate metal pattern
305: gate insulating layer 307: semiconductor layer
309, 315, 409, 509, 515, 609: passivation layer
311, 317, 411, 511, 517, 611: insulating layer
313, 413, 513, 613: data metal pattern
319, 419, 519: connecting electrode

Claims (20)

영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 베이스 기판;
상기 주변 영역의 상기 베이스 기판 상에 배치되는 게이트 금속 패턴;
상기 게이트 금속 패턴 상에 배치되는 게이트 절연층;
상기 주변 영역의 상기 게이트 절연층 상에 배치되고 제1 두께를 가지는 반도체층;
상기 반도체층 상에 배치되는 제1 절연층; 및
상기 주변 영역의 상기 제1 절연층 상에 배치되고, 상기 반도체층의 상기 제1 두께보다 두꺼운 제2 두께를 가지며, 상기 반도체층과 일부가 접촉하고, 상기 게이트 금속 패턴과 전기적으로 연결되는 데이터 금속 패턴을 포함하는 표시 기판.A base substrate including a display region for displaying an image, and a peripheral region located around the display region;
A gate metal pattern disposed on the base substrate in the peripheral region;
A gate insulating layer disposed on the gate metal pattern;
A semiconductor layer disposed on the gate insulating layer in the peripheral region and having a first thickness;
A first insulating layer disposed on the semiconductor layer; And
A data metal layer disposed on the first insulating layer in the peripheral region and having a second thickness greater than the first thickness of the semiconductor layer and partially in contact with the semiconductor layer and electrically connected to the gate metal pattern; A display substrate comprising a pattern. 제1항에 있어서,
상기 주변 영역에서 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시 기판.The method according to claim 1,
And a connection electrode electrically connecting the gate metal pattern and the data metal pattern in the peripheral region. 제2항에 있어서, 상기 연결 전극은 상기 제1 절연층 상에 배치되는 것을 특징으로 하는 표시 기판.The display substrate according to claim 2, wherein the connection electrode is disposed on the first insulating layer. 제3항에 있어서, 상기 연결 전극은 상기 제1 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 것을 특징으로 하는 표시 기판.The display substrate according to claim 3, wherein the connection electrode electrically connects the gate metal pattern and the data metal pattern through a contact hole formed in the first insulating layer and the gate insulating layer. 제2항에 있어서,
상기 주변 영역에서 상기 데이터 금속 패턴 상에 배치되는 제2 절연층을 더 포함하는 것을 특징으로 하는 표시 기판.3. The method of claim 2,
And a second insulating layer disposed on the data metal pattern in the peripheral region. 제5항에 있어서, 상기 연결 전극은 상기 제2 절연층 상에 배치되는 것을 특징으로 하는 표시 기판.The display substrate according to claim 5, wherein the connection electrode is disposed on the second insulating layer. 제6항에 있어서, 상기 연결 전극은 상기 제1 절연층, 상기 제2 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 것을 특징으로 하는 표시 기판.7. The method of claim 6, wherein the connection electrode electrically connects the gate metal pattern and the data metal pattern through a contact hole formed in the first insulating layer, the second insulating layer, and the gate insulating layer Display substrate. 제1항에 있어서, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴은 직접 연결되는 것을 특징으로 하는 표시 기판.The display substrate of claim 1, wherein the gate metal pattern and the data metal pattern are directly connected. 제1항에 있어서, 상기 주변 영역은, 데이터 신호를 출력하는 데이터 구동부 및 상기 표시 영역에 배치된 데이터 라인 사이에 위치하는 팬아웃 영역을 포함하고, 상기 팬아웃 영역에는 정전기 방지 회로가 배치되는 것을 특징으로 하는 표시 기판.The display device of claim 1, wherein the peripheral region includes a data driver for outputting a data signal and a fanout region located between the data lines arranged in the display region, and an anti-static circuit is disposed in the fanout region Wherein the display substrate is a display substrate. 제9항에 있어서, 상기 게이트 금속 패턴, 상기 반도체층 및 상기 데이터 금속 패턴은 상기 정전기 방지 회로를 형성하는 것을 특징으로 하는 표시 기판.10. The display substrate according to claim 9, wherein the gate metal pattern, the semiconductor layer, and the data metal pattern form the antistatic circuit. 제1항에 있어서,
상기 주변 영역에 배치되고 게이트 신호를 출력하는 게이트 구동부를 더 포함하고, 상기 게이트 금속 패턴, 상기 반도체층 및 상기 데이터 금속 패턴은 상기 게이트 구동부를 형성하는 것을 특징으로 하는 표시 기판.The method according to claim 1,
And a gate driver disposed in the peripheral region and outputting a gate signal, wherein the gate metal pattern, the semiconductor layer, and the data metal pattern form the gate driver. 제1항에 있어서, 상기 데이터 금속 패턴은 상기 주변 영역에서 상기 반도체층의 연장 방향을 따라 상기 반도체층과 접촉하여 연장하는 것을 특징으로 하는 표시 기판.The display substrate according to claim 1, wherein the data metal pattern extends in contact with the semiconductor layer along the extending direction of the semiconductor layer in the peripheral region. 영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 베이스 기판 상 상기 주변 영역에 게이트 금속 패턴을 형성하는 단계;
상기 게이트 금속 패턴 상에 게이트 절연층을 형성하는 단계;
상기 주변 영역의 상기 게이트 절연층 상에 제1 두께를 가지는 반도체층을 형성하는 단계;
상기 반도체층 상에 제1 절연층을 형성하는 단계; 및
상기 주변 영역의 상기 제1 절연층 상에, 상기 반도체층의 상기 제1 두께보다 두꺼운 제2 두께를 가지며 상기 반도체층과 일부가 접촉하고 상기 게이트 금속 패턴과 전기적으로 연결되는 데이터 금속 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.Forming a gate metal pattern in the peripheral region on a base substrate including a display region for displaying an image and a peripheral region surrounding the display region;
Forming a gate insulating layer on the gate metal pattern;
Forming a semiconductor layer having a first thickness on the gate insulating layer in the peripheral region;
Forming a first insulating layer on the semiconductor layer; And
Forming a data metal pattern having a second thickness greater than the first thickness of the semiconductor layer on the first insulating layer in the peripheral region and in electrical contact with the gate metal pattern, Wherein the method comprises the steps of: 제13항에 있어서,
상기 주변 영역에서 상기 제1 절연층 상에 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.14. The method of claim 13,
And forming a connection electrode electrically connecting the gate metal pattern and the data metal pattern on the first insulating layer in the peripheral region. 제14항에 있어서, 상기 연결 전극은 상기 제1 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 것을 특징으로 하는 표시 기판의 제조 방법.15. The method of claim 14, wherein the connecting electrode electrically connects the gate metal pattern and the data metal pattern through a contact hole formed in the first insulating layer and the gate insulating layer. 제13항에 있어서,
상기 주변 영역에서 상기 데이터 금속 패턴 상에 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.14. The method of claim 13,
And forming a second insulating layer on the data metal pattern in the peripheral region. 제16항에 있어서,
상기 주변 영역에서 상기 제2 절연층 상에 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.17. The method of claim 16,
And forming a connection electrode electrically connecting the gate metal pattern and the data metal pattern on the second insulating layer in the peripheral region. 제17항에 있어서, 상기 연결 전극은 상기 제1 절연층, 상기 제2 절연층 및 상기 게이트 절연층에 형성된 콘택홀을 통해 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴을 전기적으로 연결하는 것을 특징으로 하는 표시 기판의 제조 방법.18. The method according to claim 17, wherein the connecting electrode electrically connects the gate metal pattern and the data metal pattern through contact holes formed in the first insulating layer, the second insulating layer, and the gate insulating layer A method of manufacturing a display substrate. 제13항에 있어서, 상기 데이터 금속 패턴은 상기 주변 영역에서 상기 채널금속층의 연장 방향을 따라 상기 반도체층과 접촉하여 연장하는 것을 특징으로 하는 표시 기판의 제조 방법.14. The method of claim 13, wherein the data metal pattern extends in contact with the semiconductor layer along the extending direction of the channel metal layer in the peripheral region. 제13항에 있어서, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴은 직접 연결되는 것을 특징으로 하는 표시 기판의 제조 방법.
14. The method of claim 13, wherein the gate metal pattern and the data metal pattern are directly connected.
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