KR20180101437A - 무선 센서 디바이스들을 위한 전압 제어 발진기 내 스위치드 커패시터 뱅크 제어 - Google Patents

무선 센서 디바이스들을 위한 전압 제어 발진기 내 스위치드 커패시터 뱅크 제어 Download PDF

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Abstract

몇몇의 모습들에서, 무선 센서 디바이스는 전압 제어 발진기를 포함한다. 상기 전압 제어 발진기는 공진기 회로, 멀티플렉서 및 제어 로직을 포함한다. 상기 공진기 회로는, 상기 공진기 회로를 동조시키도록 작동가능한 스위치드 커패시터 뱅크를 포함한다. 상기 멀티플렉서는 디지털 커패시턴스 레벨들을 나타내는 입력 값들에 기반하여 상기 커패시터 뱅크 소자들의 조합들을 선택하기 위해 상기 스위치드 커패시터 뱅크에 통신가능하게 결합된다. 상기 멀티플렉서는, 상기 커패시터 뱅크 소자들의 제1 조합을 나타내는 제1 세트 값들을 수신하도록 구성된 제1 다중-비트 입력부; 상기 커패시터 뱅크 소자들의 제2 조합을 나타내는 제2 세트 값들을 수신하도록 구성된 제2 다중-비트 입력부; 그리고 상기 제1 조합 또는 상기 제2 조합 중 어느 하나를 선택하기 위해 상기 제1 세트 값들이나 상기 제2 세트 값들을 상기 스위치드 커패시터 뱅크로 전달하도록 구성된 다중-비트 출력부를 포함한다. 상기 제어 로직은 상기 디지털 커패시턴스 레벨들 각각을 위해 상기 제1 세트 값들 및 상기 제2 세트 값들을 생성하도록 구성된다.

Description

무선 센서 디바이스들을 위한 전압 제어 발진기 내 스위치드 커패시터 뱅크 제어
우선권 주장
본 출원은 2016년 2월 9일에 출원된 "Controlling a Switched Capacitor Bank in a Voltage Controlled Oscillator for Wireless Sensor Devices" 제목의 미국 출원 No. 15/019,518에 대한 우선권을 주장하며, 이 미국 출원에 본원에 참조로서 편입된다.
다음의 설명은 무선 센서 디바이스들을 위한 전압 제어 발진기 내 스위치드 (switched) 커패시터 뱅크를 제어하는 것에 관련된다.
많은 무선 디바이스들은 라디오 주파수 (RF) 신호들을 탐지하고 그리고 신호 프로세싱을 위해 그 신호들을 더 낮은 주파수로 다운-컨버트한다. 많은 무선 디바이스들은 신호 전송을 위해 기저대역 신호들을 더 높은 주파수로 또한 업-컨버트할 수 있다. 상기 신호들은 국부 발진기로부터의 레퍼런스 신호를 이용하는 믹서에 의해 업-컨버트되거나 다운-컨버트될 수 있다. 그 국부 발진기는 상기 레퍼런스 신호를 생성하는 전압 제어 발진기를 포함할 수 있다.
본 발명은 무선 센서 디바이스들을 위한 전압 제어 발진기 내 스위치드 커패시터 뱅크를 제어하는 수단을 제공하려고 한다.
본 발명은 전압 제어 발진기를 포함하는 무선 센서 디바이스를 제공하며, 상기 전압 제어 발진기는:
공진기 회로를 포함하며, 상기 공진기 회로는 그 공진기 회로를 동조시키도록 작동가능한 스위치드 (switched) 커패시터 뱅크를 포함하며, 상기 스위치드 커패시터 뱅크는 커패시터 뱅크 소자들을 포함하며;
디지털 커패시턴스 레벨들을 나타내는 입력 값들에 기반하여 상기 커패시터 뱅크 소자들의 조합들을 선택하기 위해 상기 스위치드 커패시터 뱅크에 통신가능하게 결합된 멀티플렉서를 포함하며, 상기 멀티플렉서는:
상기 커패시터 뱅크 소자들의 제1 조합을 나타내는 제1 세트 값들을 수신하도록 구성된 제1 다중-비트 입력부;
상기 커패시터 뱅크 소자들의 제2의 상이한 조합을 나타내는 제2 세트 값들을 수신하도록 구성된 제2 다중-비트 입력부; 그리고
상기 제1 조합 또는 상기 제2 조합 중 어느 하나를 선택하기 위해 상기 제1 세트 값들이나 상기 제2 세트 값들을 상기 스위치드 커패시터 뱅크로 전달하도록 구성된 다중-비트 출력부를 포함하며; 그리고
상기 디지털 커패시턴스 레벨들 각각에 대한 상기 제1 세트 값들 및 상기 제2 세트 값들을 생성하도록 구성된 제어 로직을 포함한다.
본 발명은 전압 제어 발진기 회로를 제공하며, 상기 전압 제어 발진기 회로는:
유도성 부분 및 용량성 부분을 포함하는 공진기 회로를 포함하며,
상기 용량성 부분은 커패시터 뱅크 소자들을 포함하는 스위치드 커패시터 뱅크를 포함하며, 상기 스위치드 커패시터 뱅크는 멀티플렉서로부터의 비트 값들에 기반하여 상기 커패시터 뱅크 소자들의 조합들을 선택적으로 활성화하도록 구성되며; 그리고
상기 멀티플렉서는:
제1 세트 비트 값들을 수신하도록 구성된 제1 다중-비트 입력부;
제2의 상이한 세트 비트 값들을 수신하도록 구성된 제2 다중-비트 입력부; 그리고
상기 스위치드 커패시터 뱅크에 통신가능하게 결합되며 그리고 상기 제1 세트 비트 값들이나 상기 제2 세트 비트 값들 중 어느 하나를 상기 스위치드 커패시터 뱅크로 전달하도록 구성된 다중-비트 출력부를 포함한다.
본 발명은, 제1 입력 신호를 멀티플렉서로 그리고 제2 입력 신호를 상기 멀티플렉서로 입력하는 단계로, 상기 제1 입력 신호 및 제2 입력 신호는 공진기 회로를 위한 디지털 커패시턴스 레벨에 기반하는, 입력 단계;
상기 제1 입력 신호 또는 상기 제2 입력 신호를 상기 멀티플렉서로부터 멀티플렉서 출력 신호로서 선택적으로 출력하는 단계; 그리고
상기 멀티플렉서 출력 신호에 따라 상기 공진기 회로 내 커패시터 뱅크 소자들을 선택적으로 활성화하는 단계를 포함하는, 방법을 제공한다.
본 발명의 효과는 본 명세서의 해당되는 부분들에 개별적으로 명시되어 있다.
도 1은 예시의 무선 센서 디바이스의 블록도이다.
도 2는 예시의 전압-제어 발진기 (voltage-controlled oscillator (VCO))의 회로도이다.
도 3은 예시의 인버터의 회로도이다.
도 4는 도 3의 예시의 인버터의 소신호 (small signal)회로 표현이다.
도 5는 예시의 VCO의 회로도이다.
도 6은 두 입력 노드들을 구비한 예시의 인버터의 소신호 회로 표현이다.
도 7은 두 입력 노드들을 구비한 예시의 인버터의 회로도이다.
도 8은 두 입력 노드들을 구비한 다른 예시의 인버터의 회로도이다.
도 9는 예시의 대략적 (coarse) 동조 시스템의 도면이다.
도 10은 다른 예시의 대략적 동조 시스템의 도면이다.
도 11은 예시의 스위치드 커패시터 뱅크 (switched capacitor bank (SCB))를 보여주는 도면이다.
도 12는 예시의 커패시터 뱅크 소자의 회로도이다.
도 13은 예시의 VCO의 통합된 회로 레이 아웃이다.
도 14는 예시의 VCO 출력 주파수의 곡선이다.
도 14a는 도 14에 도시된 곡선의 일부를 더 가깝게 본 것이다.
다음의 설명은 대체적으로 전압 제어 발진기들 (voltage controlled oscillators (VCOs))에 관련된 것이다. 본원에서 설명되는 예시의 VCO들은, 예를 들면, 무선 센서 디바이스의 국부 발진기에서 또는 다른 환경들에서 사용될 수 있다. 몇몇의 구현들에서, 본원에서 설명되는 주제는, 예를 들면, 더 큰 주파수 동조 범위, 더 양호한 통조 특성들과 같은 이점들이나 다른 이점들을 제공한다.
본원에서 설명되는 예시의 VCO들 중 몇몇에서, LC (inductor-capacitor) 탱크 발진기는 VCO에 의해 생긴 레퍼런스 신호의 주파수를 설정하며, 그리고 증폭기 회로는 LC 탱크에서의 신호 손실들을 보상한다. VCO에 의해 생성된 신호의 주파수 및 위상은, 예를 들면, 위상 고정 루프 (Phase Locked Loop (PLL))을 이용하여 유지될 수 있으며, 여기에서 VCO에 의한 신호의 위상 및 주파수는 외부 레퍼런스 신호에 비교된다. VCO의 위상이나 주파수를 조절하는 것은, 예를 들면, LC 탱크의 커패시턴스를 제어하는 동조 시스템을 경유하여 PLL에 의해 개시될 수 있다. 신호가 증폭기 회로에 의해 증폭되고 LC 탱크에 의해 필터링될 때에, 상기 LC 탱크의 공진 주파수에서 사인파 발진이 성장할 수 있다. 예를 들면, 상기 증폭기 특성들 (트랜스컨덕턴스 (transconductance)의 유닛 내에서의 이득) 및 LC 탱크 임피던스가 단일체보다 더 큰 이득을 산출할 때에 발진은 안정 상태에서 계속될 수 있다.
도 1은 예시의 무선 센서 디바이스 (100)를 보여주는 블록도이다. 도 1에서 보이듯이, 무선 센서 디바이스 (100)는 안테나 시스템 (102), 라디오 주파수 (RF) 프로세서 시스템 (104), 및 파워 서플라이 (103)를 포함한다. 무선 센서 디바이스는 추가의 또는 상이한 특징들이나 컴포넌트들을 포함할 수 있으며, 그리고 그 컴포넌트들은 도시된 것처럼 또는 다른 방식으로 배치될 수 있다.
동작 시에, 상기 무선 센서 디바이스 (100)는 무선 신호들을 탐지하고 분석할 수 있다. 몇몇의 구현들에서, 상기 무선 센서 디바이스 (100)는, 비록 그 무선 센서 디바이스 그 자체가 셀룰러 네트워크의 일부가 아닐 수 있다고 하더라도, (예를 들면, 그 셀룰러 네트워크를 위한) 무선 통신 표준에 따라 교환된 신호들을 탐지할 수 있다. 몇몇의 예들에서, 상기 무선 센서 디바이스 (100)는 광범위한 범위의 주파수들에 걸쳐서 RF 신호들에 대해 "리슨 (listening)" 하거나 "감시 (watching)"하고 그리고 자신이 탐지한 RF 신호들을 프로세싱함으로써 RF 신호들을 모니터한다. 어떤 RF 신호들도 탐지되지 않을 때가 있을 수 있으며, 상기 무선 센서 디바이스 (100)는 RF 신호들이 무선 센서 디바이스 (100)의 로컬 환경에서 탐지되면 (예를 들면, 때때로 또는 계속해서) 그 RF 신호들을 프로세싱할 수 있다.
상기 예시의 안테나 시스템 (102)은, 상기 안테나 시스템 (102)과 상기 RF 프로세서 시스템 (104)이 RF 신호들을 교환하는 것을 허용하는, 예를 들면, 와이어들, 리드들, 접점들 또는 다른 유형의 결합에 의해 상기 RF 프로세서 시스템 (104)과 통신 가능하게 결합된다. 몇몇의 예들에서, 상기 안테나 시스템 (102)은 무선 센서 디바이스 (100)의 전자기 환경으로부터 RF 신호들을 무선으로 수신하고 그리고 그 RF 신호들을 RF 프로세서 시스템 (104)으로 전달하여 프로세싱 (예를 들면, 디지털화, 분석, 저장, 재전송 등)되도록 한다. 일부 예들에서, 상기 안테나 시스템 (102)은 RF 프로세서 시스템 (104)으로부터 RF 신호들을 수신하여 상기 무선 센서 디바이스 (100)로부터 그 RF 신호들을 무선으로 전송한다.
상기 예시의 RF 프로세서 시스템 (104)은 기저대역 신호를 RF 신호로 업-컨버트하고, RF 신호를 기저대역 신호로 다운-컨버트하고, 또는 둘 모두를 하는 회로를 포함할 수 있다. 그런 회로는 국부 발진기에 의해 제공된 레퍼런스 신호를 활용하는 믹서들을 포함할 수 있으며, 그 믹서는 전압 제어 발진기 (voltage controlled oscillator (VCO))를 포함할 수 있다. 예를 들면, 몇몇의 구현들에서, 상기 RF 프로세서 시스템은 도 2에서 보이는 예시의 VCO (200), 도 5에서 보이는 예시의 VCO (500) 또는 다른 유형의 VCO를 포함한다. 몇몇의 예들에서, 기저대역 신호는 국부 발진기로부터 RF 레퍼런스 신호를 또한 수신하는 믹서로 입력될 수 있다. 상기 믹서는 상기 기저대역 신호를 RF 신호로 업-컨버트할 수 있다. 몇몇의 예들에서, RF 신호는 국부 발진기로부터 RF 레퍼런스 신호를 또한 수신하는 믹서로 입력될 수 있다. 상기 믹서는 상기 RF 신호를 기저대역 신호로 다운-컨버트할 수 있다.
상기 예시의 RF 프로세서 시스템 (104)은 하나 이상의 칩들, 칩셋들, 또는 RF 신호들을 프로세싱하도록 구성된 다른 유형의 디바이스들을 포함할 수 있다. 예를 들면, 상기 RF 프로세서 시스템 (104)은, 다양한 무선 통신 표준들에 따라 전송된 RF 신호들을 복조하고 디코딩하여 상기 RF 신호들 내 부호화된 데이터를 식별하고 분석하도록 구성된 하나 이상의 프로세서 디바이스들을 포함할 수 있다. 몇몇의 경우들에서, 상기 RF 프로세서 시스템 (104)은 하나 이상의 디지털 신호 프로세서 (DSP), 순방향 오류 정정 (forward error correction (FEC)) 디바이스들, 그리고 아마도 다른 유형의 프로세서 디바이스들을 포함할 수 있다.
몇몇의 구현들에서, 상기 RF 프로세서 시스템 (104)은 하나 이상의 통신 표준들이나 프로토콜들, 예를 들면, GSM (Global System for Mobile) 및 EDGE (Enhanced Data rates for GSM Evolution) 또는 EGPRS와 같은 2G 표준들; CDMA (Code Division Multiple Access), UMTS (Universal Mobile Telecommunications System), 및 TD-SCDMA (Time Division Synchronous Code Division Multiple Access)와 같은 3G 표준들; LTE (Long-Term Evolution) 및 LTE-A (LTE-Advanced)와 같은 4G 표준들; IEEE 802.11, 블루투스, 근거리 통신 (near-field communications (NFC)), 밀리미터 통신들과 같은 WLAN (wireless local area network) 또는 WiFi 표준들; 또는 무선 통신 표준들의 이런 또는 다른 유형의 복합에 따라 포맷된 신호들을 모니터하고 분석하도록 구성된다. 몇몇의 경우들에서, 상기 RF 프로세서 시스템 (104)은 모든 가용 특성들, 동기화 정보, 셀들 및 서비스들 식별자들, RF의 품질 측정치들, 무선 통신 표준들의 물리적 레이어들 및 다른 정보를 추출할 수 있다. 몇몇의 구현들에서, 상기 RF 프로세서 시스템 (104)은 다른 유형의 무선 통신 (예를 들면, 비-표준화된 신호들 및 통신 프로토콜들)을 프로세싱하도록 구성된다.
몇몇의 구현들에서, 상기 RF 프로세서 시스템 (104)은 주파수 도메인, 시간 도메인, 또는 둘 모두에서 다양한 유형의 분석들을 수행할 수 있다. 몇몇의 경우들에서, 상기 RF 프로세서 시스템 (104)은 탐지된 신호들의 대역폭, 전력 스펙트럼 밀도, 또는 다른 주파수 속성들을 판별하도록 구성된다. 몇몇의 경우들에서, 상기 RF 프로세서 시스템 (104)은 시간 도메인에서 무선 신호들로부터, 예를 들면, 그 무선 신호들 내에 포함된 시그날링 정보 (예를 들면, 프리앰블들, 동기화 정보, 채널 상태 인디케이터, WiFi 네트워크의 SSID/MAC 주소)와 같은 콘텐트를 추출하기 위해 복조 및 다른 동작들을 수행하도록 구성된다. 상기 RF 프로세서 시스템 (104) 및 상기 안테나 시스템 (102)은 상기 파워 서플라이 (103)에 의해 제공된 전력에 기반하여 동작할 수 있다. 예를 들면, 상기 파워 서플라이 (103)는 배터리 또는 상기 RF 프로세서 시스템 (104)에게 AC 또는 DC 전압을 제공하는 다른 유형의 컴포넌트를 포함할 수 있다.
몇몇의 경우들에서, 상기 무선 센서 디바이스 (100)는 무선 신호들을 감지하고 무선 스펙트럼 사용을 분석하기 위해 사용될 수 있는 컴팩트한 휴대용 디바이스로 구현된다. 몇몇의 구현들에서, 상기 무선 센서 디바이스 (100)는 저전력 소비를 하면서 동작하도록 설계된다 (예를 들면, 평균적으로 약 0.1 내지 0.2 와트 또는 그 미만). 몇몇의 구현들에서, 상기 무선 센서 디바이스 (100)는 전형적인 개인용 컴퓨터나 랩탑 컴퓨터보다 더 작을 수 있으며 그리고 다양한 환경들에서 동작할 수 있다. 일부 예들에서, 상기 무선 센서 디바이스 (100)는 무선 센서 네트워크에서 또는 어떤 지리적 영역에 걸쳐 무선 스펙트럼 사용을 분석하고 집성하는 다른 유형의 분산 시스템에서 동작할 수 있다. 예를 들면, 몇몇의 구현들에서, 상기 무선 센서 디바이스 (100)는 "Wireless Spectrum Monitoring and Analysis" 제목의 미국 특허 번호 9,143,168에서 설명된 것처럼 사용될 수 있으며, 또는 상기 무선 센서 디바이스 (100)는 다른 유형의 환경에서 사용되거나 다른 방식으로 동작할 수 있다.
도 2는 예시의 전압-제어 발진기 (VCO) (200)의 회로도이다. 상기 예시의 VCO (200)는, 예를 들면, 무선 센서 디바이스나 다른 유형의 무선 디바이스의 국부 발진기 내에 포함될 수 있다. 상기 예시의 VCO (200)는 공진기 회로 (201)를 포함하며, 이는 이 예에서 인덕터 (L) - 커패시터 (C) 발진기 ("LC 발진기")이다. 상기 예시의 VCO (200)는 유도성 부분, 이득부 (202), 및 용량성 부분 (203)을 포함한다. VCO는 추가의 또는 상이한 특징들을 포함할 수 있을 것이며, 그리고 VCO의 상기 컴포넌트들은 도시된 것처럼 또는 다른 방식으로 배열될 수 있을 것이다.
도 2에서 보이는 예에서, 상기 유도성 부분은 변압기 (209)를 포함한다. 상기 예시의 변압기 (209)는 1차 인덕터 L을 형성하는 1차 (primary) 권선부 (210), 제1의 2차 (secondary) 인덕터 Lsl을 형성하는 제1의 2차 권선부 (212A), 및 제2의 2차 인덕터 Lsr을 형성하는 제2의 2차 권선부 (212B)를 포함하는 하나 이상의 권선 (또는 코일) 구조들을 가진다. 상기 1차 권선부 (210)는 제1 노드 N1 및 제2 노드 N2에 그리고 그 사이에 연결된다. 상기 제1의 2차 권선부 (212A)는 상기 제1 노드 N1 및 제3 노드 N3에 그리고 그 사이에 연결된다. 상기 제2의 2차 권선부 (212B)는 상기 제2 노드 N2 및 제4 노드 N4에 그리고 그 사이에 연결된다.
보이는 상기 예에서, 상기 변압기의 1차 권선부 (210)는 상기 제1 및 제2의 2차 권선부들 (212A, 212B) 각각에 유도성으로 결합된다. 몇몇의 구현들에서, 상기 변압기 (209)는 단권 변압기 (autotransformer)일 수 있으며, 여기에서 단일의 권선 (또는 코일) 구조가 상기 1차 권선부 및 2차 권선부로서 사용된다. 예를 들면, 상기 1차 권선부 (210) 그리고 상기 제1 및 제2의 2차 권선부들 (212A, 212B)은 단일의 권선 구조에 의해 모두 구현될 수 있다. 몇몇의 구현들에서, 상기 변압기 (209)는 다른 유형의 변압기로서 구현될 수 있으며, 예를 들면, 여기에서 상기 1차 권선부 (210) 그리고 상기 제1 및 제2의 2차 권선부들 (212A, 212B)은 별개의 권선 구조들로서 각각 구현된다.
도 2에서 보이는 예에서, 결합 계수 k는 상기 1차 권선부 (210) 및 상기 제1의 2차 권선부 (212A) 사이의 유도성 관계를 기술하며, 그리고 동일한 결합 계수 k는 상기 1차 권선부 (210) 및 상기 제2의 2차 권선부 (212B) 사이의 유도성 관계를 기술한다. 상기 1차 권선부 (210)의 극성은 상기 제2 노드 N2에 연결된 상기 1차 권선부 (210)의 측면 상에서 보인다. 상기 제1의 2차 권선부 (212A)의 극성은 상기 제1 노드 N1에 연결된 상기 제1의 2차 권선부 (212A)의 측면 상에 보인다. 상기 제2의 2차 권선부 (212B)의 극성은 상기 제4 노드 N4에 연결된 상기 제2의 2차 권선부 (212B)의 측면 상에 보인다.
상기 예시의 변압기 (209)는 상기 공진 회로 (201)의 유도성 부분을 제공하며, 그리고 상기 변압기 (209)는 VCO (200)의 바이어스부 (202)로의 전압 입력을 변환시킨다. 이 예에서, 상기 단권 변압기는 인버터들 (214A, 214B)의 구동 전압을 상승시키며, 그럼으로써 상기 인버터들 (214A, 214B)의 출력 전류를 증가시킨다.
도 2에서 보이는 예에서, 상기 용량성 부분 (203)은 아날로그-제어 용량성 소자 (204) 및 디지털-제어 용량성 소자 (206)를 포함하며, 이들 각각은 상기 제1 노드 N1 및 상기 제2 노드 N2에 그리고 그 사이에 연결된다. 그처럼, 이 예에서, 상기 아날로그-제어 용량성 소자 (204) 및 디지털-제어 용량성 소자 (206)는 서로에게 병렬이며, 그리고 그것들은 상기 변압기 (209)의 1차 권선부 (210)와 병렬이다. 상기 아날로그-제어 용량성 소자 (204) 및 디지털-제어 용량성 소자 (206)는 VCO (200)에 의한 레퍼런스 신호 출력의 주파수를 동조시키도록 구성된다. 예시의 상기 아날로그-제어 용량성 소자 (204)는 아날로그-동조가능 커패시터들을 포함할 수 있으며 그리고 연속적인, 아날로그 주파수 동조를 제공할 수 있다. 상기 예시의 디지털-제어 용량성 소자 (206)는 별개로-제어된 (discretely-controlled) 커패시터들을 포함할 수 있으며 그리고 개략적인, 별개 (또는 디지털) 주파수 동조를 제공한다. 몇몇의 경우들에서, 상기 아날로그-제어 용량성 소자 (204) 및 디지털-제어 용량성 소자 (206)는 선형 주파수 동조 능력을 제공하기 위해 함께 동작한다.
도 2에서 보이는 예에서, 상기 아날로그-제어 용량성 소자 (204)는 하나 이상의 아날로그-동조가능 캐피시터들을 포함할 수 있으며, 이것들은 함께 도 2에서 보이는 커패시턴스
Figure pct00001
를 가진다. 예를 들면, 상기 아날로그-제어 용량성 소자 (204)는 다수의 병렬의 동조가능 소자들을 포함할 수 있으며, 이 소자들 각각은 상기 제1 노드 N1 및 상기 제2 노드 N2에 그리고 그 사이에 연결된다. 각 동조가능 소자는 예를 들면 하나 이상의 가변 커패시터들 또는 버랙터 (varactor)들을 가질 수 있다.
몇몇의 예들에서, 상기 아날로그-제어 용량성 소자 (204) 내 각 동조가능 소자는 상기 동조가능 소자의 커패시턴스 값을 동조시키기 위한 전압 입력 노드를 가진다. 각 동조가능 소자의 전압 입력 노드는 양의 공급 전압 (VDD), 음의 공급 전압 (VSS), 또는 동조 전압을 상기 전압 입력 노드에 선택적으로 결합시키기 위해 하나 이상의 스위치들에 연결될 수 있다. 각 동조가능 소자의 상기 하나 이상의 스위치들은 제어 코드 K_vco의 하나 이상의 각자의 비트들에 의해 제어될 수 있다. 추가로, 상기 동조가능 소자들의 최대 커패시턴스 값들은
Figure pct00002
의 팩터에 의한 것처럼 가중치가 적용될 수 있으며, 여기에서 N은 상기 동조가능 소자들의 순서에서 각 동조가능 소자의 위치이다. 예를 들면, 여섯 개의 동조가능 소자들이 존재하는 경우에, 가장 작은 (예를 들면, 최하위) 동조가능 소자는
Figure pct00003
의 최대 커패시턴스 값을 가질 수 있으며, 그리고 가장 큰 (예를 들면, 최상위) 동조가능 소자는
Figure pct00004
의 최대 커패시턴스 값을 가질 수 있다.
몇몇의 예들에서, 상기 아날로그-제어 용량성 소자 (204) 내 각 동조가능 소자는 가중치 적용된 최대 커패시턴스 값을 달성하기 위해 가중치 적용된 최대 커패시턴스 값을 가진 단일의 버랙터 또는 병렬인 다수의 버랙터들을 가질 수 있다. 상기 아날로그-제어 용량성 소자 (204)가 여섯 개의 동조가능 소자들을 포함하는 경우인 예에서, 첫 번째 (예를 들면, 최하위) 동조가능 소자는
Figure pct00005
의 최대 커패시턴스 값을 가지는 단일의 버랙터일 수 있다; 두 번째 동조가능 소자는
Figure pct00006
의 최대 커패시턴스 값을 가지는 단일의 버랙터일 수 있다; 세 번째 동조가능 소자는
Figure pct00007
의 최대 커패시턴스 값을 가지는 단일의 버랙터일 수 있다; 네 번째 동조가능 소자는
Figure pct00008
의 최대 커패시턴스 값을 가지는 단일의 버랙터일 수 있다; 다섯 번째 동조가능 소자는, 각각이
Figure pct00009
의 최대 커패시턴스 값을 가지는 두 개의 병렬 버랙터들일 수 있으며, 그래서 상기 다섯 번째 동조가능 소자가 최대
Figure pct00010
의 최대 커패시턴스 값을 가지도록 한다; 그리고 여섯 번째 동조가능 소자는, 각각이
Figure pct00011
의 최대 커패시턴스 값을 가지는 네 개의 병렬 버랙터들일 수 있으며, 그래서 상기 여섯 번째 동조가능 소자가 최대
Figure pct00012
의 최대 커패시턴스 값을 가지도록 한다. 다른 동조가능 커패시턴스 배치가 상기 아날로그-제어 용량성 소자 (204)에서 사용될 수 있다.
도시된 상기 예에서 추가로, 상기 디지털-제어 용량성 소자 (206)는 하나 이상의 별개의 커패시터들을 포함할 수 있으며, 이것들은 도 2에서 보이는 커패시턴스
Figure pct00013
를 함께 가진다. 상기 별개의 커패시터들은, 예를 들면, 하나 이상의 제어가능 스위치들을 이용하여 폐쇄 루프 구성으로 상기 공진기 회로에 결합될 수 있다. 예를 들면, 상기 디지털-제어 용량성 소자 (206)는 다수의 용량성 소자들을 포함할 수 있으며, 이 소자들 각각은 상기 제1 노드 N1 및 제2 노드 N2에 사이에 연결된다. 이 예에서, 상기 디지털-제어 용량성 소자 (206) 내 각 용량성 소자는 상기 커패시턴스
Figure pct00014
를 증가시키거나 감소시키기 위해 상기 공진 회로 (201)에서 개별적으로 활성화되거나 비활성화될 수 있는 고정된 커패시턴스를 가진다. 그처럼, 이 예에서, 상기 디지털-제어 용량성 소자 (206) 내 상기 용량성 소자들은 개별적으로 동조되지 않으며, 오히려 상기 디지털-제어 용량성 소자 (206) 내 상기 용량성 소자들은, 예를 들면, 도 9, 10, 11 및 12에 관하여 설명된 것처럼 개별적으로 스위치 온 또는 오프된다.
몇몇의 예들에서, 상기 디지털-제어 용량성 소자 (206) 내 각 용량성 소자는 하나 이상의 커패시터들을 포함할 수 있으며, 그리고 그 용량성 소자 내 스위치는 상기 하나 이상의 커패시터들을 다른 소자들에 선택적으로 결합시킬 수 있다. 예를 들면, 스위치는 커패시터를 상기 제1 노드 N1 및 상기 제2 노드에, 상기 제1 노드 N1 및 파워 서플라이 노드 (예를 들면, VSS)에, 상기 제2 노드 N2 및 파워 서플라이 노드 (예를 들면, VSS)에, 또는 다른 곳에 선택적으로 결합시키도록 배치될 수 있다. 보이는 상기 예에서, 각 용량성 소자의 스위치는 다중유닛 제어 코드에 의해 제어될 수 있다.
몇몇의 구현들에서, 상기 디지털-제어 용량성 소자 (206) 내 용량성 소자들 각각의 커패시턴스 값들은 어떤 팩터에 의해 가중치가 부여될 수 있다. 예를 들면, 상기 커패시턴스 값은
Figure pct00015
의 팩터에 의해 가중치가 부여될 수 있으며, 여기에서 N은 어레이 내 각 용량성 소자의 위치이다. 몇몇의 구현들에서, 각 용량성 소자는 가중치 적용된 커패시턴스 값을 가진 단일의 커패시터를 포함하며, 또는 각 용량성 소자는 가중치 적용된 커패시턴스 값을 달성하기 위해 병렬인 다수의 커패시터들을 포함한다. 디지털-제어 용량성 소자 내 용량성 소자들의 예시의 배열은 도 9 내지 도 12에 관하여 설명된다. 별개 커패시터들의 이런 또는 다른 배치들이 상기 예시의 디지털-제어 용량성 소자 (206)에서 사용될 수 있다.
도 2에서 보이는 예에서, VCO (200)의 이득부 (202)는 제1 인버터 (214A) 및 제2 인버터 (214B)를 포함한다. 상기 제1 인버터 (214A)의 입력 ("IN"으로 표시됨)은 제3 노드 N3에 연결되며, 그리고 제1 인버터 (214A)의 출력 ("OUT"으로 표시됨)은 제2 노드 N2에 연결된다. 제2 인버터 (214B)의 입력 ("IN"으로 표시됨)은 제4 노드 N4에 연결되며, 그리고 제2 인버터 (214B)의 출력 ("OUT"으로 표시됨)은 제1 노드 N1에 연결된다. 도 2에서의 제1 인버터 (214A) 및 제2 인버터 (214B)는 도 3에서 보이는 예시의 인버터 (300)에 따라 구현될 수 있으며, 또는 다른 유형의 인버터가 사용될 수 있다.
도 2에서 보이는 예에서, 저항 R을 가진 저항성 소자 (208)가 제1 노드 N1 및 제2 노드 N2에 그리고 그 사이에 연결된 것으로 보인다. 보이는 예에서, 상기 저항성 소자 (208)는 VCO (200)의 다양한 컴포넌트들에서의 고유 저항을 나타낸다. 도 2에서 보이듯이, 상기 이득부 (202)는 유효 음의 저항
Figure pct00016
을 제공하여, 상기 저항 R에 오프셋 (offset)시킨다. 상기 유효 음의 저항
Figure pct00017
은 상기 예시의 이득부 (202)의 트랜스컨덕턴스 (transconductance)
Figure pct00018
에 의해 생긴다.
동작의 몇몇의 모습들에서, 상기 제1 인버터 (214A) 및 제2 인버터 (214B) 각각은 인버터에 의해 수신된 입력 전압에 상기 인버터의 트랜스컨덕턴스를 곱한 것과 동일한 출력 전류를 실현한다. 예를 들면, 각 인버터는 출력 전류
Figure pct00019
를 산출할 수 있으며, 이 경우에
Figure pct00020
는 상기 인버터의 출력 전류를 나타내며,
Figure pct00021
은 그 인버터의 트랜스컨덕턴스를 나타내며, 그리고
Figure pct00022
은 그 인버터의 입력 전압을 나타낸다. 도 2에서의 제1 인버터 (214A)를 예로서 사용하여, 몇몇의 예들에서, 상기 입력 전압
Figure pct00023
은 제3 노드 (N3) 전압
Figure pct00024
와 같으며 (예컨데,
Figure pct00025
), 그리고 변압기 (209)의 존재로 인해서, 상기 제3 노드 (N3) 전압
Figure pct00026
은 상기 제1 노드 (N1) 전압
Figure pct00027
에 비례성 계수(proportionality coefficient) b를 곱한 것과 같다 (예컨데,
Figure pct00028
). 상기 제1 노드 (N1) 전압
Figure pct00029
은 탱크 전압
Figure pct00030
로서도 또한 언급될 수 있다.
몇몇의 구현들에서, 상기 제3 노드 (N3) 전압
Figure pct00031
의 상기 제1 노드 (N1) 전압
Figure pct00032
에 대한 비율인 상기 비례성 계수 b는 예를 들면 상기 변압기 (209) 양단 전압 분할에 의해 추정될 수 있다. 예를 들면, 몇몇의 경우들에서, 상기 비례성 계수 b는 다음처럼 추정될 수 있다.
Figure pct00033
.
이 추정에 따르면, 상기 비례성 계수 b는 1보다 더 크다.
Figure pct00034
로 치환함으로써,
Figure pct00035
(또는
Figure pct00036
)이며, 그리고 LC 탱크에서 바라본 유효 트랜스컨덕턴스 (예컨데,
Figure pct00037
)는 상기 인버터의 입력이 제1 노드 (N1)에서 상기 탱크 전압에 직접 연결되었을 경우보다 더 크다.
몇몇의 예들에서, 상기 LC 탱크에서 바라본 것과 같은 증가된 유효 트랜스컨덕턴스를 가짐으로써, LC 탱크 내 추가의 손실들은 VCO (200)의 이득부 (202)에 의해 보상될 수 있으며, 이는 VCO (200)의 더 큰 동조 범위를 제공할 수 있다. 예를 들면, 추가의 손실들을 보상함으로써, 더 많은 캐피시터들이 상기 LC 탱크 내에 포함될 수 있으며, 이는 상기 VCO (200)의 발진 주파수 동조 범위를 증가시킬 수 있다. LC 탱크 내 더 많은 커패시터들은 그 커패시터들의 고유 저항으로 인해서 더 많은 손실들로 이끌 수 있다; 그리고 (LC 탱크가 바라본 상기 유효 트랜스컨덕턴스에 의해) 상기 이득부 (202)에 의해 보상될 수 있는 것보다 손실들이 더 클 때에, 상기 LC 탱크는 안정된 상태에서 발진하지 않을 수 있다. 그러나, 몇몇의 예들에서, 더 큰 유효 트랜스컨덕턴스는 그 손실들에 대해 보상할 수 있으며 그리고 상기 LC 탱크가 안정된 상태에서 발진하도록 허용할 수 있다.
도 3은 예시의 인버터 (300)의 회로도이다. 도 3에서 보이는 인버터 (300)는 도 2에서의 제1 인버터 (214A) 및 제2 인버터 (214B) 각각을 구현하기 위해 사용될 수 있는 상보형 전계 효과 트랜지스터 (예를 들면, CMOS (Complementary Metal Oxide Semiconductor)) 인버터이다. 예를 들면, 도 3에서 "IN" 및 "OUT"으로 표시된 노드들은 도 2에서 보이는 인버터들 중 어느 하나에서의 "IN" 및 "OUT"으로 표시된 노드들에 대응할 수 있다.
도 3에서 보이는 예시의 인버터 (300)는 p-타입 트랜지스터 (예를 들면, p-타입 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)) (304A) 및 n-타입 트랜지스터 (예를 들면, n-타입 MOSFET) (304B)를 포함한다. 상기 p-타입 트랜지스터 (304A) 및 n-타입 트랜지스터 (304B)의 게이트들은 서로 연결되어 입력 노드 (308) ("IN"으로 표시됨)를 형성한다. p-타입 트랜지스터 (304A)의 소스는 양의 파워 서플라이 노드 (302) (예를 들면, VDD)에 연결되며, 그리고 n-타입 트랜지스터 (304B)의 소스는 음의 파워 서플라이 노드 (306) (예를 들면, 그라운드 또는 VSS)에 연결되다. 상기 p-타입 트랜지스터 (304A) 및 n-타입 트랜지스터 (304B)의의 드레인들은 서로 연결되며 출력 노드 (310) ("OUT"으로 표시됨)를 형성한다.
도 4는 도 3의 예시의 인버터 (300)의 소신호 (small signal) 회로 표현 (400)이다. 몇몇의 예들에서, 상기 예시의 소신호 회로 표현 (400)은 도 2에서 보이는 제1 인버터 (214A) 또는 제2 인버터 (214B)를 나타낼 수 있다. 예를 들면, 도 4에서 "IN" 및 "OUT"으로 표시된 노드들은 도 2에서 보이는 인버터들 중 어느 하나에서의 "IN" 및 "OUT"으로 표시된 노드들에 대응할 수 있다.
도 4에서 보이듯이, 제1 입력 저항기 (404A)의 제1 노드는 입력 노드 (402) ("IN"으로 표시됨)에 연결된다. 제1 입력 저항기 (404A)의 (상기 제1 노드의 맞은편인) 제2 노드는 입력 캐피시터 (406)의 제1 노드 및 제1 지연 저항기 (407A)의 제1 노드에 연결된다. 상기 제1 지연 저항기 (407A)의 (상기 제1 노드에 맞은편인) 제2 노드는 지연 커패시터 (409)의 제1 노드에 연결된다. 상기 지연 커패시터 (409)의 (상기 제1 노드에 맞은편인) 제2 노드는 제2 지연 저항기 (407B)의 제1 노드에 연결된다. 상기 제2 지연 저항기 (407B)의 (제1 노드에 맞은편인) 제2 노드는 상기 입력 커패시터 (406)의 (상기 제1 노드의 맞은편인) 제2 노드 및 제2 입력 저항기 (404B)의 제1 노드에 연결된다. 상기 제2 입력 저항기 (404B)의 (상기 제1 노드의 맞은편인) 제2 노드는 그라운드 (또는 VSS) (418A)에 결합된다. 도 4에서 보이듯이, 트랜스컨덕턴스 (410), 출력 저항 (412), 및 출력 커패시터 (414)는 출력 노드 ("OUT"으로 표시됨) 및 그라운드 (또는 VSS) (418B) 사이에 병렬로 연결된다.
도 4에서 보이는 예에서, 상기 제1 입력 저항기 (404A) 제2 입력 저항기 (404B) 각각은
Figure pct00038
의 저항을 가진다. 상기 제1 지연 저항기 (407A) 및 제2 지연 저항기 (407B) 각각은
Figure pct00039
의 저항을 가진다. 상기 입력 커패시터 (406)는 커패시턴스
Figure pct00040
을 가지며, 그리고 상기 지연 커패시터 (409)는 커패시턴스
Figure pct00041
를 가진다. 상기 제1 지연 저항기 ((407A), 상기 지연 커패시터 (409), 및 상기 제2 지연 저항기 (407B)는 예시의 입력-출력 지연 소자 (408)를 구성한다. 상기 예시의 입력-출력 지연 소자 (408)의 입력 노드들은 상기 제1 지연 저항기 (407A)의 제1 노드 및 상기 제2 지연 저항기 (407B)의 제2 노드이다. 상기 예시의 입력-출력 지연 소자 (408)의 출력 노드들은 상기 지연 커패시터 (409)의 제1 노드 (이는 상기 제1 지연 저항기 (407A)의 제2 노드이기도 하다) 및 상기 지연 커패시터 (409)의 제2 노드 (이는 상기 제2 지연 저항기 (407B)의 제1 노드이기도 하다)이다. 트랜스컨덕턴스 (410)는 상기 지연 커패시터 (409) 양단의 음의 전압에 기반한 전류값을 가지며, 그래서 상기 전류가 (
Figure pct00042
)로 표현될 수 있도록 하며, 여기에서
Figure pct00043
는 상기 지연 커패시터 (409) 상에서의 전압 강하를 나타낸다. 상기 출력 저항기 (412)는 저항
Figure pct00044
을 가지며, 그리고 상기 출력 커패시터 (414)는 커패시턴스
Figure pct00045
을 가진다.
도 5는 예시의 VCO (500)의 회로도이다. 상기 예시의 VCO (500)는 예를 들면 무선 센서 디바이스나 다른 유형의 무선 디바이스의 국부 발진기 내에 포함될 수 있다. 상기 예시의 VCO (500)는 공진 회로 (501)을 포함하며, 이는 이 예에서 LC 발진기이다. 상기 예시의 VCO (500)는 유도성 부분, 이득부 (502), 및 용량성 부분 (503)을 포함한다. VCO는 추가의 또는 상이한 특징들을 포함할 수 있을 것이며, 그리고 VCO의 컴포넌트들은 도시된 것처럼 또는 다른 방식으로 배열될 수 있을 것이다.
도 5에서 보이는 예에서, 상기 유도성 부분은 변압기 (509)를 포함하며, 이 변압기는 이 예에서 단권 변압기이다. 상기 예시의 변압기 (509)는 1차 인덕터 L을 형성하는 1차 권선부 (510), 제1의 2차 인덕터 Lsl을 형성하는 제1의 2차 권선부 (512A), 및 제2의 2차 인덕터 Lsr을 형성하는 제2의 2차 권선부 (512B)를 포함하는 권선 (또는 코일) 구조를 가진다. 상기 1차 권선부 (510)는 제1 노드 N1 및 제2 노드 N2에 그리고 그 사이에 연결된다. 상기 1차 권선부 (510)는 제3 노드 N3 및 제4 노드 N4에 그리고 그 사이에 또한 연결된다. 상기 제1의 2차 권선부 (512A)는 상기 제1 노드 N1 및 상기 제3 노드 N3에 그리고 그 사이에 연결된다. 상기 제2의 2차 권선부 (512B)는 상기 제2 노드 N2 및 상기 제4 노드 N4에 그리고 그 사이에 연결된다.
보이는 상기 예에서, 상기 변압기의 1차 권선부 (510)는 상기 제1 및 제2의 2차 권선부들 (512A, 512B) 각각에 유도성으로 결합된다. 몇몇의 구현들에서, 상기 변압기 (509)는 단권 변압기일 수 있으며, 여기에서 단일의 권선 (또는 코일)이 상기 1차 권선부 및 2차 권선부로서 사용된다. 예를 들면, 상기 1차 권선부 (510) 그리고 상기 제1 및 제2의 2차 권선부들 (512A, 512B)은 단일의 권선 구조로 모두 구현될 수 있다. 몇몇의 구현들에서, 상기 변압기 (509)는 다른 유형의 변압기로서 구현될 수 있으며, 예를 들면, 여기에서 상기 1차 권선부 (510) 그리고 상기 제1 및 제2의 2차 권선부들 (512A, 512B)은 별개의 권선 구조들로서 각각 구현된다.
도 5에서 보이는 예에서, 결합 계수 k는 상기 1차 권선부 (510) 및 상기 제1의 2차 권선부 (512A) 사이의 유도성 관계를 기술하며, 그리고 동일한 결합 계수 k는 상기 1차 권선부 (510) 및 상기 제2의 2차 권선부 (512B) 사이의 유도성 관계를 기술한다. 상기 1차 권선부 (510)의 극성은 상기 제2 노드 N2에 연결된 상기 1차 권선부 (510)의 측면 상에서 보인다. 상기 제1의 2차 권선부 (512A)의 극성은 상기 제1 노드 N1에 연결된 상기 제1의 2차 권선부 (512A)의 측면 상에 보인다. 상기 제2의 2차 권선부 (512B)의 극성은 상기 제4 노드 N4에 연결된 상기 제2의 2차 권선부 (512B)의 측면 상에 보인다.
상기 예시의 변압기 (509)는 상기 공진 회로 (501)의 유도성 부분을 제공하며, 그리고 상기 변압기 (509)는 VCO (500)의 바이어스부 (502)로의 전압 입력을 변환시킨다. 이 예에서, 상기 단권 변압기는 인버터들 (514A, 514B)의 구동 전압을 상승시키며, 그럼으로써 상기 인버터들 (514A, 514B)의 출력 전류를 증가시킨다.
도 5에서 보이는 예에서, 상기 용량성 부분 (503)은 아날로그-제어 용량성 소자 (504) 및 디지털-제어 용량성 소자 (506)를 포함하며, 이들 각각은 상기 제1 노드 N1 및 상기 제2 노드 N2에 그리고 그 사이에 연결된다. 그처럼, 이 예에서, 상기 아날로그-제어 용량성 소자 (504) 및 디지털-제어 용량성 소자 (506)는 서로에게 병렬이며, 그리고 그것들은 상기 변압기 (509)의 1차 권선부 (510)와 병렬이다. 상기 아날로그-제어 용량성 소자 (504) 및 디지털-제어 용량성 소자 (506)는 VCO (500)에 의한 레퍼런스 신호 출력의 주파수를 동조시키도록 구성된다. 예시의 상기 아날로그-제어 용량성 소자 (504)는 아날로그-동조가능 커패시터들을 포함할 수 있으며 그리고 연속적인, 아날로그 주파수 동조를 제공할 수 있다. 상기 예시의 디지털-제어 용량성 소자 (506)는 별개로-제어된 (discretely-controlled) 커패시터들을 포함할 수 있으며 그리고 개략적인, 별개 (또는 디지털) 주파수 동조를 제공한다. 몇몇의 경우들에서, 상기 아날로그-제어 용량성 소자 (504) 및 디지털-제어 용량성 소자 (506)는 선형 주파수 동조 능력을 제공하기 위해 함께 동작한다. 상기 아날로그-제어 용량성 소자 (504) 및 상기 디지털-제어 용량성 소자 (506)는 각각 도 2에서의 아날로그-제어 용량성 소자 (204) 및 디지털-제어 용량성 소자 (206)로 설정될 수 있으며 그리고 그 아날로그-제어 용량성 소자 (204) 및 디지털-제어 용량성 소자 (206)로서 동작할 수 있을 것이다.
도 5에서 보이는 예에서, VCO (500)의 이득부 (502)는 제1 인버터 (514A) 및 제2 인버터 (514B)를 포함한다; 상기 제1 인버터 (514A) 및 제2 인버터 (514B) 각각은 두 입력들을 가진다. 상기 제1 인버터 (514A)의 제1 입력 ("IN1"로 표시됨)은 상기 제1 노드 N1에 연결되며, 그리고 상기 제1 인버터 (514A)의 제2 입력 ("IN2"로 표시됨)은 상기 제3 노드 N3에 연결된다. 상기 제1 인버터 (514A)의 출력 ("OUT"으로 표시됨)은 제2 노드 N2에 연결된다. 상기 제2 인버터 (514B)의 제1 입력 ("IN1"로 표시됨)은 상기 제2 노드 N2에 연결되며 그리고 상기 제2 인버터 (514B)의 제2 입력 ("IN2"로 표시됨)은 상기 제4 노드 N4에 연결된다. 상기 제2 인버터 (514B)의 출력 ("OUT"으로 표시됨)은 상기 제1 노드 N1에 연결된다. 도 5에서의 제1 인버터 (514A) 및 제2 인버터 (514B)는 도 7에서 보이는 예시의 인버터 (700) 또는 도 8에서 보이는 예시의 인버터 (800)에 따라 구현될 수 있으며, 또는 다른 유형의 인버터가 사용될 수 있다.
도 5에서 보이는 예에서, 저항 R을 가진 저항성 소자 (508)가 제1 노드 N1 및 제2 노드 N2에 그리고 그 사이에 연결된 것으로 보인다. 보이는 예에서, 상기 저항성 소자 (508)는 VCO (500)의 다양한 컴포넌트들에서의 고유 저항을 나타낸다. 도 5에서 보이듯이, 상기 이득부 (502)는 유효 음의 저항
Figure pct00046
을 제공하여, 상기 저항 R에 오프셋 (offset)시킨다. 상기 유효 음의 저항
Figure pct00047
은 상기 예시의 이득부 (502)의 트랜스컨덕턴스
Figure pct00048
에 의해 생긴다.
몇몇의 구현들에서, 도 5에서 보이는 것처럼 두 개의 입력 신호들을 수신하도록 상기 인버터들 (514A, 514B)을 구성하는 것은 예시의 VCO (500)에 이점들을 제공할 수 있다. 예를 들면, 두 입력 노드들을 가진 인버터에서, 그 인버터의 유효 트랜스컨덕턴스에 크게 불리한 영향을 주지 않으면서 더 작은 트랜지스터들이 사용될 수 있다. 더 작은 트랜지스터들을 사용함으로써, 상기 소신호 입력 커패시턴스 값들은 감소될 수 있으며, 이는 결국 상기 VCO의 발진 주파수 동조 범위의 하단 말단을 더 낮추도록 할 수 있다. 몇몇의 예들에서, 이것은 출력 발진 신호 주파수가 동조될 수 있는 전체 동조 범위를 증가시킬 수 있다.
도 6은 두 입력 노드들을 가진 예시의 인버터의 소신호 회로 표현 (600)이다. 몇몇의 예들에서, 상기 예시의 소신호 회로 표현 (600)은 상기 제1 인버터 (514A) 또는 상기 제2 인버터 (514B)를 표현할 수 있다. 예를 들면, 도 6에서 "IN1", "IN2" 및 "OUT"으로 표시된 노드들은 도 5에서 보이는 인버터들 중 어느 하나에서의 "IN1", "IN2" 및 "OUT"으로 표시된 노드들에 대응할 수 있다.
도 6에 보이는 것처럼, 분할된 입력들을 가짐으로써, 인버터의 입력 커패시턴스는 그 입력들 사이에서 분할된다. 이 예에서, 제1 입력 노드 (602A) ("IN1"로 표시됨)는 제1 입력 커패시터 (604A)의 제1 노드에 그리고 제1 입력-출력 지연 소자 (606A)의 제1 입력 노드에 연결된다. 제1 입력 커패시터 (604A)의 제2 노드 (상기 제1 노드 맞은편) 및 상기 제1 입력-출력 지연 소자 (606A)의 제2 입력 노드는 그라운드 (또는 VSS)에 연결된다. 제2 입력 노드 (602B) ("IN2"로 표시됨)는 제2 입력 커패시터 (604B)의 제1 노드에 그리고 제2 입력-출력 지연 소자 (606B)의 제1 입력 노드에 연결된다. 상기 제2 입력 커패시터 (604B)의 제2 노드 (상기 제1 노드 맞은편) 및 상기 제2 입력-출력 지연 소자 (606B)의 제2 입력 노드는 그라운드 (또는 VSS)에 연결된다. 도 6에 보이는 예시의 입력-출력 지연 소자들 (606A, 606B)은 도 4에서 보이는 예시의 입력-출력 지연 소자 (408)로 또는 다른 방식으로 구현될 수 있다.
도 6에서 보이는 예에서, 제1 트랜스컨덕턴스 (608A), 제2 트랜스컨덕턴스 (608B), 출력 저항기 (612), 및 출력 커패시터 (614)는 출력 노드 (610) ("OUT"으로 표시됨) 및 그라운드 (또는 VSS) 사이에 병렬로 연결된다. 상기 제1 트랜스컨덕턴스 (608A)는 상기 제1 입력-출력 지연 소자 (606A) 내 전압에 연결되며, 그리고 상기 제2 트랜스컨덕턴스 (608B)는 상기 제2 입력-출력 지연 소자 (606B) 내 전압에 연결된다. 보이는 이 예에서, 상기 제1 입력 (602A)에 관련된 또는 연결된 컴포넌트들의 값들은 스케일링 팩터
Figure pct00049
에 의해 크기조절되며, 그리고 상기 제2 입력 (602B)에 관련된 또는 연결된 컴포넌트들의 값들은 역 스케일링 팩터
Figure pct00050
에 의해 크기조절된다. 상기 스케일링 팩터
Figure pct00051
는 0 및 1 사이의 값, 예를 들면,
Figure pct00052
일 수 있다.
도 6에서 보이듯이, 상기 제1 입력 커패시터 (604A)는 커패시턴스
Figure pct00053
을 가지며, 그리고 상기 제2 입력 커패시터 (604B)는 커패시턴스
Figure pct00054
을 가진다. 상기 제1 트랜스컨덕턴스 (608A)는 상기 제1 입력-출력 지연 소자 (606A)의 지연 커패시터 양단의 음의 전압에 기반한 전류값을 가지며, 그래서 상기 전류가
Figure pct00055
로 표현되도록 하며, 그리고 상기 제2 트랜스컨덕턴스 (608B)는 상기 제2 입력-출력 지연 소자 (606B)의 지연 커패시터 양단의 음의 전압에 기반한 전류값을 가지며, 그래서 상기 전류가
Figure pct00056
로 표현되도록 한다. 상기 출력 저항기 (612)는 저항
Figure pct00057
을 가지며, 그리고 상기 출력 커패시터 (614)는 커패시턴스
Figure pct00058
를 가진다.
도 7은 두 개의 입력 노드들을 가진 예시의 인버터 (700)의 회로도이다. 몇몇의 노드들에서, 상기 예시의 인버터 (700)는 도 5에서의 제1 인버터 (514A) 및 제2 인버터 (514B) 각각을 구현하기 위해 사용될 수 있다. 예를 들면, 도 7에서 "IN1", "IN2" 및 "OUT"으로 표시된 노드들은 도 5에서 보이는 인버터들 중 어느 하나에서 "IN1", "IN2" 및 "OUT"으로 표시된 노드들에 대응할 수 있다.
상기 예시의 인버터 (700)는 p-타입 트랜지스터 (704A) (예를 들면, p-타입 MOSFET) 및 n-타입 트랜지스터 (704B) (예를 들면, n-타입 MOSFET)를 포함한다. 상기 p-타입 트랜지스터 (704A)의 게이트는 상기 제1 입력 노드 (708A) ("IN1"로 표시됨)에 연결되며, 그리고 상기 n-타입 트랜지스터 (704B)의 게이트는 상기 제2 입력 노드 (708B) ("IN2"로 표시됨)에 연결된다. 상기 p-타입 트랜지스터 (704A)의 소스는 양의 파워 서플라이 노드 (702) (예를 들면, VDD)에 연결되며, 그리고 상기 n-타입 트랜지스터 (704B)의 소스는 음의 파워 서플라이 노드 (706) (예를 들면, 그라운드 또는 VSS)에 연결된다. 상기 p-타입 트랜지스터 (704A) 및 상기 n-타입 트랜지스터 (704B)의 드레인들은 함께 연결되어 출력 노드 (710) ("OUT"로 표시됨)를 형성한다.
도 8은 두 개의 입력 노드들을 가진 예시의 인버터 (800)의 회로도이다. 몇몇의 예들에서, 상기 예시의 인버터 (800)는 도 5 내의 제1 인버터 (514A) 및 제2 인버터 (514B) 각각을 구현하기 위해 사용될 수 있다. 예를 들면, 도 8에서 "IN1", "IN2" 및 "OUT"으로 표시된 노드들은 도 5에서 보이는 인버터들 중 어느 하나에서 "IN1", "IN2" 및 "OUT"으로 표시된 노드들에 대응할 수 있다.
상기 예시의 인버터 (800)는 제1 p-타입 트랜지스터 (804A) (예를 들면, p-타입 MOSFET), 제2 p-타입 트랜지스터 (804B) (예를 들면, p-타입 MOSFET), 제1 n-타입 트랜지스터 (808A) (예를 들면, n-타입 MOSFET), 및 제2 n-타입 트랜지스터 (808B) (예를 들면, n-타입 MOSFET)를 포함한다. 상기 제1 p-타입 트랜지스터 (804A) 및 상기 제1 n-타입 트랜지스터 (808A)의 게이트들은 함께 연결되어 제1 입력 노드 (806A) ("IN1"로 표시됨)를 형성한다. 상기 제1 p-타입 트랜지스터 (804A)의 소스는 양의 파워 서플라이 노드 (802) (예를 들면, VDD)에 연결되며, 그리고 상기 제1 n-타입 트랜지스터 (808A)의 소스는 음의 파워 서플라이 노드 (812B) (예를 들면, 그라운드 또는 VSS)에 연결된다. 상기 제2 p-타입 트랜지스터 (804B) 및 상기 제2 n-타입 트랜지스터 (808B)의 게이트들은 함께 연결되어 제2 입력 노드 (806B) ("IN2"로 표시됨)를 형성한다. 상기 제2 p-타입 트랜지스터 (804B)의 소스는 양의 파워 서플라이 노드 (802) (예를 들면, VDD)에 연결되며, 그리고 상기 제2 n-타입 트랜지스터 (808B)의 소스는 음의 파워 서플라이 노드 (812A) (예를 들면, 그라운드 또는 VSS)에 연결된다. 상기 제1 p-타입 트랜지스터 (804A), 제1 n-타입 트랜지스터 (808A), 제2 p-타입 트랜지스터 (804B), 및 제2 n-타입 트랜지스터 (808B)는 함께 연결되며 그리고 출력 노드 (810) ("OUT"으로 표시됨)를 형성한다.
도 9는 예시의 대략적 동조 시스템 (900)의 도면이다. 도 9에서 보이는 상기 예시의 대략적 (coarse) 동조 시스템 (900)은 스위치드 커패시터 뱅크 (switched capacitor bank (SCB)) (904) 및 그 SCB (904)를 제어하는 제어 로직 (902)을 포함한다. 상기 제어 로직 (902)은 바이너리-서모미터 (binary-to-thermometer (BtT)) 디코더 (906), 룩업 테이블 (lookup table (LUT)) (908) 및 멀티플렉서 (910)를 포함한다. 대략적 동조 시스템은 추가의 또는 상이한 특징들을 포함할 수 있으며, 그리고 그 컴포넌트들은 도 9에서 보이는 것처럼 또는 다른 방식으로 구성될 수 있다.
몇몇의 구현들에서, 상기 대략적 동조 시스템 (900)은 전압 제어 발진기 (VCO) 내에 포함되어, 예를 들면, 상기 VCO 내 공진기 회로를 동조시킬 수 있다. 예를 들면, 상기 대략적 동조 시스템 (900)의 모두 또는 일부는 도 2에서 보이는 예시의 VCO (200), 도 5에서 보이는 VCO (500) 또는 다른 유형의 VCO 내에 포함되거나 또는 관련하여 동작할 수 있다. 몇몇의 경우들에서, 상기 대략적 동조 시스템 (900)은 상기 공진기 회로의 용량성 부분을 제어함으로써 그 공진기 회로를 동조시키도록 작동가능하다. 예를 들면, 몇몇의 예들에서, 상기 공진기 회로는 그 공진기 내 디지털-제어 용량성 소자를 변경함으로써 (증가시키거나 감소시킴) 동조될 수 있다.
몇몇의 구현들에서, 상기 대략적 동조 시스템 (900)은 VCO 내 공진기 회로의 디지털-제어 용량성 소자로서 연결된 용량성 소자들을 포함한다. 예를 들면, SCB (904) 내 용량성 소자들은 도 2에서 보이는 예시의 VCO (200) 내 디지털-제어 용량성 소자 (206)로서 또는 도 5에서 보이는 예시의 VCO (500) 내 디지털-제어 용량성 소자 (506)로서 공진기 회로 내에서 연결될 수 있다. 몇몇의 경우들에서, 도 9에서 보이는 K-비트 입력 신호 (920)는 도 2 또는 도 5에서 보이는 다중-비트 제어 코드에 대응하며, 그리고 SCB (904) 내 용량성 소자들은 상기 공진기 회로 (201 또는 501) 내에서 각각 커패시턴스
Figure pct00059
를 제공하도록 구성된다.
몇몇의 구현들에서, SCB (904)는 도 11에서 보이는 예시의 SCB (1100)에 따라서 구현될 수 있으며, 또는 SCB (904)는 다른 방식으로 구현될 수 있을 것이다. 상기 예시의 SCB (904)는 두 개 그룹의 용량성 소자들을 포함하며, 그 각각은 SCB (904)가 수신한 제어 신호들에 따라서 그 SCB (904)에 의해 선택적으로 활성화될 수 있다. 도 9에서 보이는 상기 예에서, SCB (904)는 제어 신호 CTRL_A에 따라 각각이 개별적으로 활성화될 수 있는 용량성 소자들의 제1 그룹을 가지며, 그리고 SCB (904)는 제어 신호 CTRL_B에 따라 각각이 개별적으로 활성화될 수 있는 용량성 소자들의 제2 그룹을 가진다. 몇몇의 구현들에서, 상기 제1 그룹 내 용량성 뱅크 소자들 각각은 별개의 공칭 리액턴스를 가지며, 그리고 상기 제2 그룹 내 용량성 뱅크 소자들 각각은 실질적으로 동일한 공칭 리액턴스를 가진다. 일 예로, SCB (904)는 도 11에서 보이는 예시의 SCB (1100)으로서 구성될 수 있으며, 여기에서 (CTRL_A에 의해 제어되는) 상기 제1 그룹 내 용량성 뱅크 소자들은 중요성 순서 (significance order)로 배치되며, 그 각각은
Figure pct00060
을 곱한 공칭 리액턴스를 가지며, 여기에서 n은 그 중요성 순서 내 위치를 나타낸다.
도 9에서 보이듯이, K-비트 입력 신호 (920)는 상기 대략적 동조 시스템 (900)에 의해 수신된다. 몇몇의 경우들에서, 상기 K-비트 입력 신호 (920)는, 예를 들면, 위상 고정 루프 (phase locked loop (PLL))와 같은 VCO의 다른 컴포넌트로부터 또는 다른 소스로부터 수신될 수 있다. 도 9에서 보이듯이, 상기 K-비트 입력 신호 (920)는 N-비트 제1 부분 (922), L-비트 제2 부분 (924), 및 1-비트 제3 부분 (926)을 포함한다. 상기 K-비트 입력 신호 (920)는 다른 방식으로 설정될 수 있다. 몇몇의 구현들에서, 상기 K-비트 입력 신호 (920)는 공진기 회로의 디지털-제어 부분에 대한 디지털 커패시턴스 레벨을 나타내는 입력값을 포함한다. 예를 들면, 상기 K-비트 입력 신호 (920)는 도 14에서 보이는 변수 D_tune에 대한 값을 포함할 수 있다.
도 9에서 보이는 예에서, 상기 N-비트 제1 부분 (922)은 커패시터 뱅크 소자들의 제1 그룹을 위한 제어 신호 CTRL_A로서 SCB (904)로 입력된다. 상기 N-비트 제1 부분 (922)을 수신한 것에 응답하여, SCB (904)는, 예를 들면, VCO의 공진기 회로 내 커패시터 뱅크 소자들의 제1 그룹 중 하나 이상을 활성화 (또는 비-활성화)한다. 상기 N-비트 제1 부분 (922)은 제어 로직 (902)에 의해 프로세싱되어 M-비트 제어 신호 (932)를 산출하며, 그리고 그 M-비트 제어 신호 (932)는 커패시터 뱅크 소자들의 제2 그룹을 위한 제어 신호 CTRL_B로서 SCB (904)로 입력된다. M-비트 제어 신호 (932)를 수신한 것에 응답하여, SCB (904)는, 예를 들면, VCO의 공진기 회로 내 커패시터 뱅크 소자들의 제2 그룹 중 하나 이상을 활성화 (또는 비-활성화)한다.
도 9에서 보이는 예시의 제어 로직 (902)에서, L-비트 제2 부분 (924)이 BtT 디코더 (906) 및 LUT (908)로 입력된다. 상기 BtT 디코더 (906) 및 LUT (908) 각각은 동일한 L-비트 제2 부분 (924)을 수신하며 그리고 상기 멀티플렉서 (910)의 각자의 입력들로 라우팅되는 별개 출력값들을 생성한다. 상기 멀티플렉서 (910)의 제1 M-비트 입력부 (929)는 상기 BtT 디코더 (906)에 의해 생성된 출력에 기반한 제1 세트 값들을 수신하며, 그리고 상기 멀티플렉서 (910)의 제2 M-비트 입력부 (931)는 상기 LUT (908)에 의해 생성된 출력에 기반한 제2 세트 값들을 수신한다. 멀티플렉서 (910)는 두 개의 개별 세트 값들 사이에서 선택하며 그리고 그 선택된 세트 값들 (상기 제1 세트 값들 또는 상기 제2 세트 값들 중 어느 하나)을 상기 멀티플렉서 (910)의 M-비트 출력부 (933)로 라우팅하며, 그리고 상기 선택된 세트 값들은 상기 SCB (904)에게 전달되는 상기 M-비트 제어 신호 (932) (M)이 된다.
상기 예시의 BtT 디코더 (906)는 입력 값들을 이진 (binary) 코드 포맷으로부터 서모미터 (thermometer) 코드 포맷으로 디코딩한다. 예를 들면, 상기 BtT 디코더 (906)는 바이너리-서멀 (binary to thermal) 디코딩 동작들을 수행하도록 구성된 디지털 전자 회로를 포함할 수 있다. 도 9에서 보이는 예에서, 상기 L-비트 제2 부분 (924)은 상기 BtT 디코더 (906)로 입력되며, 그리고 상기 BtT 디코더 (906)는 상기 이진 L-비트 제1 부분 (924)을 서모미터 부호화 (thermometer coded) M-비트 출력 (O1 내지 OM의 비트 값들을 포함한다)으로 컨버트한다. 상기 서모미터 부호화 M-비트 출력값은 참조번호 928의 접속을 통해서 멀티플렉서 (910)의 상기 제1 M-비트 입력부 (929)로 전달된다.
보이는 상기 예에서, 상기 접속들 (928)은 BtT 디코더 (906)에 의한 비트 값들 출력의 순서를 역전시키는 역전 접속들이다. 예를 들면, 상기 서모미터 부호화 M-비트 출력으로부터의 최하위 비트 (O1)는 상기 제1 M-비트 입력부 (929)의 최상위 비트 (AM)로 라우팅되며, 그리고 상기 서모미터 부호화 M-비트 출력의 최상위 비트 (OM)는 상기 제1 M-비트 입력부 (929)의 최하위 비트 (A1)로 라우팅된다.
그래서, 상기 멀티플렉서 (910)의 제1 M-비트 입력부 (929)는 상기 BtT 디코더 (906)으로부터 제1 세트 값들 (A1 내지 AM의 비트 값들을 포함함)을 수신한다. 상기 멀티플렉서 (910)의 제1 M-비트 입력부 (929)에서 수신된 상기 제1 세트 값들은 상기 제2 그룹 (즉, CTRL_B에 의해 제어된 커패시트 뱅크 소자들의 그룹) 내 커패시터 뱅크 소자들의 제1 조합을 나타낸다. 예를 들면, 상기 제1 세트 값들 내 각 비트 값 (A1 내지 AM)은 상기 제2 그룹 내 커패시터 뱅크 소자들 중 각 커패시터 뱅크 소자를 활성화시키는지의 여부를 표시할 수 있다.
상기 예시의 LUT (908)는 컴퓨터-판독가능 매핑 데이터를 저장하는 프로그램가능한 룩업 테이블이며, 그리고 입력 값들 (예를 들면, 각 L-비트 제2 부분 (924))을 각자의 출력값들로 매핑하기 위하 상기 컴퓨터-판독가능 매핑 데이터를 사용한다. LUT (908)는, 예를 들면, 그 LUT (908)의 데이터 입력 포트 (Din)로 입력된 프로그램 코드 (936) (P) 그리고 상기 프로그램 코드 (936) (P)를 상기 LUT (908)에 쓰거나 읽는 것을 가능하게 하는 테이블 쓰기 제어 비트 (934) (T_Write)에 의해 프로그램될 수 있다. 도 9에서 보이는 예에서, 상기 L-비트 제2 부분 (924)은 LUT (908)로 입력되며, 그리고 그 LUT (908)는 그 이진 L-비트 제2 부분 (924)을 저장된 M-비트 출력 (O1 내지 OM의 비트 값들을 포함함)으로 매핑한다. 상기 저장된 M-비트 출력은 참조번호 930의 접속들을 통해서 상기 멀티플렉서 (910)의 상기 제2 M-비트 입력부 (931)로 전달된다.
보이는 상기 예에서, 상기 접속들 (930)은 LUT (908)에 의한 비트 값들 출력의 순서를 보존하는 비-역전 접속들이다. 예를 들면, LUT 출력부로부터의 최하위 비트 (O1)는 상기 제2 M-비트 입력부 (931)의 최하위 비트 (B1)로 라우팅되며, 그리고 상기 LTU 출력부로부터의 최상위 비트 (OM)는 상기 제2 M-비트 입력부 (931)의 최상위 비트 (BM)로 라우팅된다.
그래서, 상기 멀티플렉서 (910)의 제2 M-비트 입력부 (931)는 상기 LUT (908)로부터 제2 세트 값들 (B1 내지 BM의 비트 값들을 포함함)을 수신한다. 상기 멀티플렉서 (910)의 제2 M-비트 입력부 (931)에서 수신된 상기 제2 세트 값들은 (CTRL_B에 의해 제어되는) 상기 제2 그룹 내 커패시터 뱅크 소자들의 제2의 상이한 조합을 나타낸다. 예를 들면, 상기 제2 세트 값들 내 각 비트 값 (B1 내지 BM)은 상기 제2 그룹 내 커패시터 뱅크 소자들 중 각 커패시터 뱅크 소자를 활성화시키는지의 여부를 표시할 수 있다.
도 9에서 보이는 예에서, 상기 1-비트 제3 부분 (926)은, (제1 M-비트 입력부 (929)에서 수신된) 제1 세트 입력 값들 또는 (제2 M-비트 입력부 (931)에서 수신된) 제2세트 입력 값들이 커패시터 뱅크 소자들의 상기 제2 그룹을 위한 상기 제어 신호 CTRL_B로서 SCB (904)로 입력되는가의 여부를 제어하는 제어 입력이다. 상기 1-비트 제3 부분 (926)은 상기 멀티플렉서 (910)의 선택 입력부 (927) (Sel)로 전달된다. 그 제어 입력에 응답하여, 상기 멀티플렉서 (910)는 (상기 M-비트 입력부 (929)에서 수신된 상기 제1 입력 값에 따른) 커패시터 뱅크 소자들의 제1 조합 또는 (상기 M-비트 입력부 (931)에서 수신된 상기 제2 입력 값에 따른) 커패시터 뱅크 소자들의 제2 조합 중 어느 하나를 선택하는 M-비트 제어 신호 (932)를 생성한다. 상기 M-비트 제어 신호 (932)는 커패시터 뱅크 소자들의 상기 선택된 조합을 활성화시키기 위한 제2 커패시터 뱅크 소자 선택 제어 신호 CTRL_B로서 상기 SCB (904)로 입력된다.
도 10은 예시의 대략적 동조 시스템 (1000)의 도면이다. 도 10에서 보이는 상기 예시의 대략적 동조 시스템 (1000)은 스위치드 커패시터 뱅크 (switched capacitor bank (SCB)) (1004) 및 그 SCB (1004)를 제어하는 제어 로직 (1002)을 포함한다. 상기 제어 로직 (1002)은 바이너리-서모미터 (BtT) 디코더 (1006) 및 멀티플렉서 (1010)를 포함한다. 대략적 동조 시스템은 추가의 또는 상이한 특징들을 포함할 수 있으며, 그리고 그 컴포넌트들은 도 10에서 보이는 것처럼 또는 다른 방식으로 구성될 수 있다.
몇몇의 구현들에서, 상기 대략적 동조 시스템 (1000)은 전압 제어 발진기 (VCO) 내에 포함되어, 예를 들면, 상기 VCO 내 공진기 회로를 동조시킬 수 있다. 예를 들면, 상기 대략적 동조 시스템 (1000)의 모두 또는 일부는 도 2에서 보이는 예시의 VCO (200), 도 5에서 보이는 상기 예시의 VCO (500) 또는 다른 유형의 VCO 내에 포함될 수 있다. 몇몇의 경우들에서, 상기 대략적 동조 시스템 (1000)은 상기 공진기 회로의 용량성 부분을 제어함으로써 (예를 들면, 디지털-제어 용량성 소자를 변경함으로써, 또는 다른 방식으로) 그 공진기 회로를 동조시키도록 작동가능하다.
몇몇의 구현들에서, 상기 대략적 동조 시스템 (1000)은 VCO 내 공진기 회로의 디지털-제어 용량성 소자로서 연결된 용량성 소자들을 포함한다. 예를 들면, SCB (1004) 내 용량성 소자들은 도 2에서 보이는 예시의 VCO (200) 내 디지털-제어 용량성 소자 (206)로서 또는 도 5에서 보이는 예시의 VCO (500) 내 디지털-제어 용량성 소자 (506)로서 공진기 회로 내에서 연결될 수 있다. 몇몇의 경우들에서, 도 10에서 보이는 K-비트 입력 신호 (1020)는 도 2 또는 도 5에서 보이는 다중-비트 제어 코드에 대응하며, 그리고 SCB (1004) 내 용량성 소자들은 상기 공진기 회로 (201 또는 501) 내에서 각각 커패시턴스
Figure pct00061
를 제공하도록 구성된다.
몇몇의 구현들에서, SCB (1004)는 도 11에서 보이는 예시의 SCB (1100)에 따라서 구현될 수 있으며, 또는 SCB (1004)는 다른 방식으로 구현될 수 있을 것이다. 상기 예시의 SCB (1004)는 두 개 그룹의 용량성 소자들을 포함하며, 그 각각은 SCB (1004)가 수신한 제어 신호들에 따라서 그 SCB (1004)에 의해 선택적으로 활성화될 수 있다. 도 10에서 보이는 상기 예에서, SCB (1004)는 제어 신호 CTRL_A에 따라 각각이 개별적으로 활성화될 수 있는 용량성 소자들의 제1 그룹을 가지며, 그리고 SCB (1004)는 제어 신호 CTRL_B에 따라 각각이 개별적으로 활성화될 수 있는 용량성 소자들의 제2 그룹을 가진다. 몇몇의 구현들에서, 상기 제1 그룹 내 용량성 뱅크 소자들 각각은 별개의 공칭 리액턴스를 가지며, 그리고 상기 제2 그룹 내 용량성 뱅크 소자들 각각은 실질적으로 동일한 공칭 리액턴스를 가진다.
도 10에서 보이듯이, K-비트 입력 신호 (1020)는 상기 대략적 동조 시스템 (1000)에 의해 수신된다. 몇몇의 경우들에서, 상기 K-비트 입력 신호 (1020)는, 예를 들면, 위상 고정 루프 (phase locked loop (PLL))와 같은 VCO의 다른 컴포넌트로부터 또는 다른 소스로부터 수신될 수 있다. 도 10에서 보이듯이, 상기 K-비트 입력 신호 (1020)는 N-비트 제1 부분 (1022), L-비트 제2 부분 (1024), 및 1-비트 제3 부분 (1026)을 포함한다. 상기 K-비트 입력 신호 (1020)는 다른 방식으로 설정될 수 있다. 몇몇의 구현들에서, 상기 K-비트 입력 신호 (1020)는 공진기 회로의 디지털-제어 부분에 대한 디지털 커패시턴스 레벨을 나타내는 입력값을 포함한다. 예를 들면, 상기 K-비트 입력 신호 (1020)는 도 14에서 보이는 변수 D_tune에 대한 값을 포함할 수 있다.
도 10에서 보이는 예에서, 상기 N-비트 제1 부분 (1022)은 커패시터 뱅크 소자들의 제1 그룹을 위한 제어 신호 CTRL_A로서 SCB (1004)로 입력된다. 상기 N-비트 제1 부분 (1022)을 수신한 것에 응답하여, SCB (1004)는, 예를 들면, VCO의 공진기 회로 내 커패시터 뱅크 소자들의 제1 그룹 중 하나 이상을 활성화 (또는 비-활성화)한다. 상기 N-비트 제1 부분 (1022)은 제어 로직 (1002)에 의해 프로세싱되어 M-비트 제어 신호 (1032)를 산출하며, 그리고 그 M-비트 제어 신호 (1032)는 커패시터 뱅크 소자들의 제2 그룹을 위한 제어 신호 CTRL_B로서 SCB (1004)로 입력된다. M-비트 제어 신호 (1032)를 수신한 것에 응답하여, SCB (1004)는, 예를 들면, VCO의 공진기 회로 내 커패시터 뱅크 소자들의 제2 그룹 중 하나 이상을 활성화 (또는 비-활성화)한다.
도 10에서 보이는 예시의 제어 로직 (1002)에서, L-비트 제2 부분 (1024)이 BtT 디코더 (1006)로 입력된다. 상기 멀티플렉서 (1010)의 제1 M-비트 입력부 (1029)는 상기 BtT 디코더 (1006)에 의해 생성된 출력에 기반한 제1 세트 값들을 수신하며, 그리고 상기 멀티플렉서 (1010)의 제2 M-비트 입력부 (1031)는 상기 BtT 디코더 (1006)에 의해 생성된 출력에 기반한 제2 세트 값들을 수신한다. 도 10에서 보이는 상기 예에서, 상기 제1 세트 입력 값들은 상기 제2 세트 입력 값들의 역전이다. 멀티플렉서 (1010)는 두 개의 개별 세트 값들 사이에서 선택하며 그리고 그 선택된 세트 값들 (상기 제1 세트 값들 또는 상기 제2 세트 값들 중 어느 하나)을 상기 멀티플렉서 (1010)의 M-비트 출력부 (1033)로 라우팅하며, 그리고 그 결과인 M-비트 제어 신호 (1032) (M)는 상기 SCB (1004)에게 전달된다.
도 10에서 보이는 상기 예시의 BtT 디코더 (1006)는 도 0에서 보이는 BtT 디코더 (906)과 유사하다. 도 10에서 보이는 예에서, 상기 BtT 디코더 (1006)는 상기 이진 L-비트 제1 부분 (1024)을 서모미터 부호화 M-비트 출력 (O1 내지 OM의 비트 값들을 포함한다)으로 컨버트한다. 상기 서모미터 부호화 M-비트 출력은 제1 세트 접속들 (1028)을 통해 멀티플렉서 (1010)의 상기 제1 M-비트 입력부 (1029)로 전달되며, 그리고 그 서모미터 부호화 M-비트 출력은 제2의 상이한 세트 접속들 (1030)을 통해 상기 멀티플렉서 (1010)의 상기 제2 M-비트 입력부 (1031)로 전달된다.
보이는 상기 예에서, 상기 제1 세트 접속들 (1028)은 BtT 디코더 (1006)에 의한 비트 값들 출력의 순서를 보존하는 직접 (비-역전) 접속들이며, 그리고 상기 제2 세트 접속들 (1030)은 상기 BtT 디코더 (1006)에 의한 비트 값들 출력의 순서를 역전시키는 역전 접속들이다. 예를 들면, 상기 서모미터 부호화 M-비트 출력으로부터의 최하위 비트 (O1)는 상기 제2 M-비트 입력부 (1031)의 최상위 비트 (AM)로 라우팅되며, 그리고 상기 서모미터 부호화 M-비트 출력으로부터의 최상위 비트 (OM)는 상기 제2 M-비트 입력부 (1031)의 최하위 비트 (A1)로 라우팅된다. 대조적으로, 상기 서모미터 부호화 M-비트 출력으로부터의 최하위 비트 (O1)는 상기 제1 M-비트 입력부 (1029)의 최하위 비트 (B1)로 라우팅되며, 그리고 상기 서모미터 부호화 M-비트 출력으로부터의 최상위 비트 (OM)는 상기 제1 M-비트 입력부 (1029)의 최상위 비트 (BM)로 라우팅된다.
상기 멀티플렉서 (1010)의 제1 M-비트 입력부 (1029)에서 수신된 상기 제1 세트 값들은 (CTRL_B에 의해 제어되는) 상기 제2 그룹 내 커패시터 뱅크 소자들의 제1 조합을 나타낸다. 예를 들면, 상기 제1 세트 값들 내 각 비트 값 (A1 내지 AM)은 상기 제2 그룹 내 커패시터 뱅크 소자들 중 각 커패시터 뱅크 소자를 활성화시키는지의 여부를 표시할 수 있다. 상기 멀티플렉서 (1010)의 제2 M-비트 입력부 (1031)에서 수신된 상기 제2 세트 값들은 (CTRL_B에 의해 제어되는) 상기 제2 그룹 내 커패시터 뱅크 소자들의 제2의 상이한 조합을 나타낸다. 예를 들면, 상기 제2 세트 값들 내 각 비트 값 (B1 내지 BM)은 상기 제2 그룹 내 커패시터 뱅크 소자들 중 각 커패시터 뱅크 소자를 활성화시키는지의 여부를 표시할 수 있다.
도 10에서 보이는 예에서, 상기 1-비트 제3 부분 (1026)은, (제1 M-비트 입력부 (1029)에서 수신된) 제1 세트 입력 값들 또는 (제2 M-비트 입력부 (1031)에서 수신된) 제2세트 입력 값들이 커패시터 뱅크 소자들의 상기 제2 그룹을 위한 상기 제어 신호 CTRL_B로서 SCB (1004)로 입력되는가의 여부를 제어하는 제어 입력이다. 상기 1-비트 제3 부분 (1026)은 상기 멀티플렉서 (1010)의 선택 입력부 (1027) (Sel)로 전달된다. 상기 1-비트 제3 부분 (1026)에 응답하여, 상기 멀티플렉서 (1010)는 (상기 제1 M-비트 입력부 (1029)에서 수신된 상기 제1 입력 값들에 따른) 커패시터 뱅크 소자들의 제1 조합 또는 (상기 M-비트 입력부 (1031)에서 수신된 상기 제2 입력 값들에 따른) 커패시터 뱅크 소자들의 제2 조합 중 어느 하나를 선택하는 M-비트 제어 신호 (1032)를 생성한다. 상기 M-비트 제어 신호 (1032)는 커패시터 뱅크 소자들의 상기 선택된 조합을 활성화시키기 위한 제2 커패시터 뱅크 소자 선택 제어 신호 CTRL_B로서 상기 SCB (1004)로 입력된다.
도 11은 예시의 스위치드 커패시터 뱅크 (switched capacitor bank (SCB)) (1100)을 보여주는 도면이다. 상기 예시의 SCB (1100)는, 각각이 별개의 공칭 리액턴스 값을 가지는 N 개의 제1 커패시터 뱅크 소자들 (1104A - 1104N)을 포함하는 제1 커패시터 뱅크 소자 섹션을 포함한다. 상기 제1 커패시터 뱅크 소자들은 소자A1 (1104A), 소자A2 (1104B) 내지 소자AM (1104N)을 포함한다. 상기 예시의 SCB (1100)는, 모두가 공통의 공칭 리액턴스 값을 가지는 M 개의 제2 커패시터 뱅크 소자들 (1106)을 포함하는 제2 커패시터 뱅크 소자 섹션을 또한 포함한다. 상기 제2 커패시터 뱅크 소자들 (1106)은 소자B1, 소자B2 내지 소자BM을 포함한다. 상기 제1 커패시터 뱅크 소자들 (1104A - 1104N) 및 제2 커패시터 뱅크 소자들 (1106)은 제1 노드 (1102) ("On"으로 표시됨) 및 제2 노드 (1103) ("Op"로 표시됨) 사이에 병렬로 연결된다. 스위치드 커패시터 뱅크는 추가의 또는 상이한 특징들을 포함할 수 있을 것이며, 그리고 상기 컴포넌트들은 보이는 것처럼 또는 다른 방식으로 배치될 수 있다.
몇몇의 경우들에서, 상기 예시의 SCB (1100)는, 예를 들면, 전압 제어 발진기 회로에서 디지털-제어 용량성 소자들을 제공하기 위해 대략적 동조 시스템에서 사용될 수 있다. 예를 들면, 도 11에서 보이는 예시의 SCB (1100)는 몇몇의 경우들에서 도 9에서 보이는 SCB (904) 또는 도 10에서 보이는 SCB (1004)로 사용될 수 있다. 그런 경우들에서, 도 11에서 "On" 및 "Op"로 표시된 노드들은 도 9 및 도 10에서 보이는 스위치드 커패시터 뱅크들 중 어느 하나에서 "On" 및 "Op"로 표시된 노드들에 대응할 수 있다; 그리고 도 9 및 도 10에서 보이는 제어 신호들 "CTRL_A" 및 "CTRL_B"는 도 11에서 보이는 비트 값들 (예를 들면, CtrlA1, CtrlA2, CtrlAN, CtrlB1, CtrlB2, CtrlBM 등)을 포함할 수 있다. 상기 SCB (1100)는 다른 유형의 시스템이나 환경에서 사용될 수 있을 것이다.
도 11에서 보이는 예에서, 상기 제1 커패시터 뱅크 소자들 (1104A - 1104N) 각각은 상기 제1 커패시터 뱅크 소자 섹션을 위한 제어 신호 CTRL_A의 각자의 비트 값 (CtrlA1, CtrlA2, 및 CtrlAN으로 표시됨)에 의해 제어되며, 그리고 상기 제2 커패시터 뱅크 소자들 (1106) 각각은 상기 제2 커패시터 뱅크 소자 섹션을 위한 제어 신호 CTRL_B의 각자의 비트 값 (CtrlB1, CtrlB2, 및 CtrlBN으로 표시됨)에 의해 제어된다. 상기 제어 신호들 (CTRL_A 및 CTRL_B) 각자의 비트들은 각자의 커패시터 뱅크 소자들이 상기 SCB (1103)의 제1 노드 (1102) 및 제2 노드 (1103)에 결합되는가의 여부를 제어한다. 몇몇의 경우들에서, 상기 예시의 SCB (1100) 내 캐패시터 뱅크 소자들은 도 12에서 보이는 예에 따라 구현될 수 있으며, 또는 상기 예시의 SCB (1100) 내 캐패시터 뱅크 소자들은 다른 방식으로 구현될 수 있다.
도 11에서 보이는 예에서, 상기 제1 커패시터 뱅크 소자들 (1104A - 1104N)은 일련의 별개의 공칭 리액턴스 값들을 정의한다. 그 일련의 리액턴스 값들은 지수적으로 가중치 적용된 시리즈 또는 다른 유형의 시리즈일 수 있다. 예를 들면, 상기 제1 커패시터 뱅크 소자들 (1104A - 1104N)의 제1 커패시터 뱅크 소자들의 리액턴스는 시리즈
Figure pct00062
을 정의할 수 있으며, 여기에서
Figure pct00063
는 공칭 기초 리액턴스 값이며, n은 상기 시리즈를 정의하는 순서 정해진 어레이 내에서 주어진 제1 커패시터 뱅크 소자 (1104A - 1104N)의 위치이며, 그리고
Figure pct00064
은 그 주어진 제1 커패시터 뱅크 소자의 리액턴스이다. 이 예에서, 상기 제1 커패시터 뱅크 소자 섹션이 7개의 소자들을 포함한다면 (N = 7), 커패시터 뱅크 소자 1104A의 리액턴스 값은
Figure pct00065
이다; 커패시터 뱅크 소자 1104B의 리액턴스 값은
Figure pct00066
이다; 그리고 커패시터 뱅크 소자 1104N의 리액턴스 값은
Figure pct00067
이다. 몇몇의 경우들에서, 상기 제1 커패시터 뱅크 소자들 (1104A - 1104N)의 공칭 리액턴스 값들은 다른 방식으로 배열된다.
도 11에서 보이는 예에서, 상기 제2 커패시터 뱅크 소자들 (1106)은 모두가 동일한 공칭 리액턴스 값을 가지며, 이는 상기 커패시터 뱅크 소자 (1104N)의 공칭 리액턴스의 두배이다. 위에서 논의된 예에서, 상기 제2 커패시터 뱅크 소자들 (1106) 각각의 리액턴스 값은
Figure pct00068
이다. 몇몇의 경우들에서, 상기 제2 커패시터 뱅크 소자들 (1106)의 리액턴스 값들은 다른 방식으로 배열된다.
상기 SCB (1100)가, 예를 들면, 도 9 및 도 10에서 보이는 상기 대략적 동조 시스템들 (900, 1000)과 같은 대략적 동조 시스템에서 동작할 때에, 상기 제1 커패시터 뱅크 소자들 (1104A - 1104N) 및 제2 커패시터 뱅크 소자들 (1106) 각각은 공진 회로 (예를 들면, 도 2 및 도 5에서 보이는 예시의 VCO들 (200 및 500)의 공진 회로들)에서 선택적으로 활성화될 수 있다. 예를 들면, 상기 커패시터 뱅크 소자 (1104N)는 비트 값 CtrlAN에 따라 VCO의 공진 회로기로 연결될 수 있다. 커패시터 뱅크 소자가 공진기 회로에서 활성화될 때에, 상기 커패시터 뱅크 소자의 추가된 리액턴스는 상기 공진기 회로의 리액턴스 주파수를 변경시킨다. 몇몇의 경우들에서, 상기 제1 커패시터 뱅크 소자들 (1104A - 1104N) 또는 제2 커패시터 뱅크 소자들 (1106)의 주어진 소자 k의 (상기 공진기 회로에서 바라본) 리액턴스
Figure pct00069
는 다음처럼 표현될 수 있다.
Figure pct00070
여기에서
Figure pct00071
는 상기 주어진 소자 k의 커패시턴스를 나타내며,
Figure pct00072
는 상기 공진기 회로의 주파수를 나타내며 그리고
Figure pct00073
는 상기 주어진 소자 k의 접속 기생 인덕턴스 (connectivity parasitic inductance)를 나타낸다. 몇몇의 예들에서, On (또는 Op)으로부터 k번째 소자까지의 거리는 상기 기생 인덕턴스를 산출하며, 그리고
Figure pct00074
의 값은 각 소자 k마다 상이하며, 이는 각 소자가 On (또는 Op)에 대해 상이한 위치에 배치되기 때문이다.
SCB (1100)가 VCO (예를 들면, 도 2 및 도 5에서 보이는 예시의 VCO들 (200 및 500) 각각)의 환경에서 사용될 때에, 상기 SCB (1100)의 커패시터 뱅크 소자들은 상기 VCO 내 디지털-제어 용량성 소자 (예를 들면, 도 2 및 도 5에서 보이는 디지털-제어 용량성 소자들 (206 및 506) 각각)를 제공할 수 있다. 그런 경우들에서, SCB (1100)의 커패시터 뱅크 소자들을 위한 상기 기초 공칭 리액턴스 값
Figure pct00075
는 상기 VCO 내 아날로그-제어 용량성 소자 (예를 들면, 도 2 및 도 5에서 보이는 아날로그-제어 용량성 소자들 (204 및 504) 각각)를 동조시켜 획득된 유효 주파수 동조 범위에 기반하여 선택될 수 있다. 몇몇의 경우들에서, 아날로그-제어 용량성 소자를 동조시켜 획득된 유효 주파수 동조 범위는 상기 VCO에 의해 출력된 신호의 선형 주파수 응답 구역 및 그 VCO의 온도 응답을 고려한 것이다. 주어진 온도 범위, 예를 들면, -40°C 내지 +80°C까지에 걸친 선형 범위를 고려할 때에 상기 유효 주파수 동조 범위는, 예를 들면, 상기 선형 주파수 범위의 가장 높은 로우 엔드 (low end)부터 상기 선형 범위의 가장 낮은 하이 엔드 (high end)까지 확장될 수 있다. 그러면 상기 기초 공칭 리액턴스 값
Figure pct00076
은 상기 아날로그-제어 용량성 소자를 동조시킴으로써 획득된 유효 주파수 동조 범위에 대응하는 상기 디지털-제어 용량성 소자를 동조시키는 것으로부터 상기 VCO의 출력 신호에서의 별개의 주파수 증가 또는 감소에 영향을 주기 위해 선택될 수 있다. 몇몇의 경우들에서, 아날로그-제어 용량성 소자를 동조시키는데 있어서의 디지털-아날로그 컨버젼 오류, 조립 프로세스 변이 등으로 인해 발생할 수 있을 주파수 응답에서의 간격 (gap)들을 방지하기 위해, 상기 공칭 리액턴스 값
Figure pct00077
은 유효 주파수 동조 범위의 종료점들에서의 몇몇의 겹침을 허용하기 위해 선택된다.
몇몇의 구현들에서, 상기 SCB (110)가 VCO의 환경에서 사용될 때에, 상기 VCO의 디지털-제어 용량성 소자를 동조시키는 것으로 인한, 인접한 별개 동조 포인트들 (예를 들면, 도 14에서 D_tune에 의해 표현된 디지털 용량성 레벨들)에서 상기 VCO의 출력 신호들의 주파수들 사이에서의 차이는 상기 아날로그-제어 용량성 소자를 조정함으로써 획득된 유효 주파수 동조 범위와 보통은 같거나 또는 그 미만이다. VCO에서 디지털-제어 용량성 소자를 동조시킴으로써 생성된 주파수들 사이에서의 이 차이는 상기 공칭 리액턴스 값
Figure pct00078
에 의해 영향을 받으며, 그리고 가장 낮은 리액턴스 값을 가지는 제1 커패시터 뱅크 소자 (1104A)의 리액턴스에 대체적으로 비례한다.
도 12는 예시의 커패시터 뱅크 소자 (1200)의 회로도이다. 몇몇의 경우들에서, 도 11에서 보이는 상기 제1 커패시터 뱅크 소자들 (1104A-1104N) 및 상기 제2 커패시터 뱅크 소자들 (1106)은 도 12의 상기 예시의 커패시터 뱅크 소자 (1200)의 구조를 가질 수 있다. 그런 경우들에서, 도 12에서 "On" 및 "Op"로 표시된 노드들은 도 11에서 보이는 스위치드 커패시터 뱅크 내 "On" 및 "Op"로 표시된 노드들에 대응할 수 있다. 도 12에서 보이는 상기 예시의 커패시터 뱅크 소자 (1200)는 스위치 SW, 제1 p-타입 트랜지스터 Mp1, 제2 p-타입 트랜지스터 Mp2, 제1 n-타입 트랜지스터 Mn1, 제2 n-타입 트랜지스터 Mn2, 제1 커패시터 Cn, 및 제2 커패시터 Cp를 포함한다. 보이는 상기 예에서, 상기 스위치 SW는 n-타입 트랜지스터 (예를 들면, n-타입 MOSFET)이다. 상기 제1 p-타입 트랜지스터 Mp1 및 상기 제2 p-타입 트랜지스터 Mp2는 p-타입 MOSFET들일 수 있으며, 그리고 상기 제1 n-타입 트랜지스터 Mn1 및 상기 제2 n-타입 트랜지스터 Mn2는 n-타입 MOSFET들일 수 있다.
도 12에서 보이는 예에서, 상기 스위치 SW, 상기 제1 p-타입 트랜지스터 Mp1, 상기 제2 p-타입 트랜지스터 Mp2, 상기 제1 n-타입 트랜지스터 Mn1, 및 상기 제2 n-타입 트랜지스터 Mn2의 각자의 게이트들은 제어 노드 Ctrl에 결합되며, 여기에서 비트 값 (예를 들면, CtrlA1 ... CtrlAN, CtrlB1 ... CtrlBM 등)이 입력될 수 있다. 상기 제1 커패시터 Cn의 제1 노드 및 상기 제2 p-타입 트랜지스터 Mp2의 제1 소스/드레인은 상기 제1 입력 노드 (도 12에서 "On"으로 표시됨)에 연결된다. 상기 제1 커패시터 Cn의 (상기 제1 노드에 맞은편인) 제2 노드, 상기 제2 p-타입 트랜지스터 Mp2의 (상기 제1 소스/드레인에 맞은편인) 제2 소스/드레인, 상기 스위치 SW의 제1 소스/드레인, 및 상기 제2 n-타입 트랜지스터 Mn2의 제1 소스/드레인은 함께 연결된다. 상기 제2 n-타입 트랜지스터 Mn2의 (상기 제1 소스/드레인의 맞은편인) 제2 소스/드레인은 그라운드 (또는 VSS)에 결합된다. 상기 제2 커패시터 Cp의 제1 노드 및 상기 제1 p-타입 트랜지스터 Mp1의 제1 소스/드레인은 (도 12에서 "Op"로 표시된) 상기 제2 입력 노드에 연결될 수 있다. 상기 제2 커패시터 Cp의 (상기 제1 노드 맞은편인) 제2 노드, 상기 제1 p-타입 트랜지스터 Mp1의 (상기 제1 소스/드레인의 맞은편인) 제2 소스/드레인, 상기 스위치 SW의 (상기 제1 소스/드레인의 맞은편인) 제2 소스/드레인, 및 상기 제1 n-타입 트랜지스터 Mn1의 제1 소스/드레인은 함께 연결된다. 상기 제1 n-타입 트랜지스터 Mn1의 (상기 제1 소스/드레인의 맞은편인) 제2 소스/드레인은 그라운드 (또는 VSS)에 결합된다.
몇몇의 구현들에서, 상기 스위치 SW는
Figure pct00079
및
Figure pct00080
에 기반하여 선택된 최소 설계 규칙 채널 길이 및 폭을 가진 n-타입 MOSFET이며, 여기에서
Figure pct00081
은 온 (on) 상태에 있는 상기 스위치 SW의 커패시턴스를 나타내며,
Figure pct00082
는 오프 (off) 상태인 스위치 SW의 커패시턴스를 나타내며, 그리고 Q는
Figure pct00083
의 품질 팩터이다. 노이즈 관점에서, 더 높은 Q는 유익할 수 있지만, 더 높은 Q는 더 큰 스위치 SW를 필요로 할 수 있으며, 이는 소스 커패시턴스에 대한 기생 드레인을 증가시킬 수 있으며, 그럼으로써
Figure pct00084
를 증가시키며
Figure pct00085
를 감소시킨다. 몇몇의 구현들에서, 상기 제1 및 제2 n-타입 트랜지스터들 Mn1 및 Mn2의 채널 길이들 및 폭들은 최소 설계 규칙 양이다. 또한, 몇몇 구현들에서, 상기 제1 및 제2 p-타입 트랜지스터들 Mp1 및 Mp2의 폭들은 최소 설계 규칙 양이며, 그리고 상기 제1 및 제2 p-타입 트랜지스터들 Mp1 및 Mp2의 채널 길이들은 증가되며, 그래서 상기 제1 및 제2 p-타입 트랜지스터들 Mp1 및 Mp2의 저항이
Figure pct00086
보다 아주 더 크다. 몇몇의 구현들에서, 상기 스위치 SW 그리고 트랜지스터들 Mn1, Mn2, Mp1, 및 Mp2의 상이한 값들 및 크기들이 사용될 수 있다.
동작 시에, 상기 스위치 SW, 상기 제1 n-타입 트랜지스터 Mn1 및 상기 제2 n-타입 트랜지스터 Mn2가 닫히고, 그리고 상기 제1 p-타입 트랜지스터 Mp1 및 상기 제2 p-타입 트랜지스터 Mp2가 열리도록 제어 신호 Ctrl이 되어 있을 때에, 상기 제1 커패시터 Cn은 상기 제1 입력 노드 On 및 그라운드 (또는 VSS) 사이에 폐쇄 루프 구성으로 결합되며, 그리고 상기 제2 커패시터 Cp는 상기 제2 입력 노드 Op 및 그라운드 (또는 VSS) 사이에 폐쇄 루프 구성으로 결합된다.
상기 스위치 SW, 상기 제1 n-타입 트랜지스터 Mn1 및 상기 제2 n-타입 트랜지스터 Mn2가 열리고, 그리고 상기 제1 p-타입 트랜지스터 Mp1 및 상기 제2 p-타입 트랜지스터 Mp2가 닫히도록 제어 신호 Ctrl이 되어 있을 때에, 상기 제1 커패시터 Cn 및 제2 커패시터 Cp는 개방 루프이며 그리고 유효하게 단락되며, 그리고 상기 제1 p-타입 트랜지스터 Mp1 및 상기 제2 p-타입 트랜지스터 Mp2는 각각 상기 제2 커패시터 Cp 및 상기 제1 커패시터 Cn의 누설 및 단락 (shorting)을 허용할 수 있다.
다음의 논의는 도 11에서 보이는 SCB (1100)가 도 9 및 도 10에서 보이는 상기 예시의 대략적 동조 시스템 (900 및 1000)에서의 SCB (904) 또는 SCB (1004)로서 각각 사용되는 예들을 고려한다. 동작의 몇몇의 모습들에서, K-비트 입력 신호 (920/1020)의 N-비트 제1 부분 (922/1022)은 상기 SCB (904/1004)로 제1 커패시터 뱅크 소자 섹션 제어 신호 CTRL_A로서 입력된다. 상기 N-비트 제1 부분 (922/1022)의 최하위 비트는 상기 제1 커패시터 뱅크 소자 섹션 제어 신호 CTRL_A 중의 비트 값 (CtrlA1)일 수 있으며, 상기 N-비트 제1 부분 (922/1022)의 최상위 비트는 상기 제1 커패시터 뱅크 소자 섹션 제어 신호 CTRL_A의 최상위 (CtrlAN)일 수 있으며, 그리고 동일한 대응관계가 상기 N-비트 제1 부분 (922/1022)의 중간 비트들을 위해 상기 제1 커패시터 뱅크 소자 섹션 제어 신호 CTRL_A의 각자의 중간 비트 값들에 대해서 유지될 수 있다. 그래서, 상기 N-비트 제1 부분 (922/1022)의 최하위 비트는 상기 최하위 제1 커패시터 뱅크 소자 (1104A) 내 하나 이상의 커패시터들 (예를 들면, 도 12에 보이는 제1 커패시터 Cn 및 제2 커패시터 Cp)이 상기 VCO의 공진기 회로에서 폐쇄 루프 구성으로 또는 개방 루프 구성으로 결합되었는가의 여부를 제어한다; 상기 N-비트 제1 부분 (922/1022)의 그 다음 하위 비트는 그 다음 하위 제1 커패시터 뱅크 소자 (1104B) 내 하나 이상의 커패시터들이 상기 VCO의 공진기 회로에서 폐쇄 루프 구성으로 또는 개방 루프 구성으로 결합되었는가의 여부를 제어한다; 이하 마찬가지이다.
동작의 몇몇의 모습들에서, 상기 멀티플렉서 (910/1010)으로부터의 M-비트 제어 신호 (932/1032)는 상기 SCB (904/1004)로 제2 커패시터 뱅크 소자 섹션 제어 신호 CTRL_B로서 입력된다. 상기 M-비트 제어 신호 (932/1032)의 최하위 비트는 상기 제2 커패시터 뱅크 소자 섹션 제어 신호 CTRL_B 중의 비트 값 (CtrlB1)일 수 있으며, 상기 M-비트 제어 신호 (932/1032)의 최상위 비트는 상기 제2 커패시터 뱅크 소자 섹션 제어 신호 CTRL_B의 비트 값 (CtrlBN)일 수 있으며, 그리고 동일한 대응관계가 상기 M-비트 제어 신호 (932/1032)의 중간 비트들을 위해 상기 제2 커패시터 뱅크 소자 섹션 제어 신호 CTRL_B의 각자의 중간 비트 값들에 대해서 유지될 수 있다. 그래서, 상기 M-비트 제어 신호 (932/1032)의 최하위 비트는 소자B1 내 하나 이상의 커패시터들 (예를 들면, 도 12에 보이는 제1 커패시터 Cn 및 제2 커패시터 Cp)이 상기 VCO의 공진기 회로에서 폐쇄 루프 구성으로 또는 개방 루프 구성으로 결합되었는가의 여부를 제어하며, 상기 M-비트 제어 신호 (932/1032)의 그 다음 하위 비트는 소자B2 내 하나 이상의 커패시터들이 상기 VCO의 공진기 회로에서 폐쇄 루프 구성으로 또는 개방 루프 구성으로 결합되었는가의 여부를 제어하며; 이하 마찬가지이다.
동작의 몇몇 모습들에서, 상기 멀티플렉서 (910/1010)는 상기 제1 M-비트 입력부 (929/1029) 또는 상기 제2 M-비트 입력부 (931/1031) 사이에서 선택함으로써 상기 M-비트 제어 신호 (932/1032)를 생성한다. 그래서, 상기 제1 M-비트 입력부 (929/1029)에 의해 수신된 제1 세트 값들 또는 상기 제2 M-비트 입력부 (931/1031)에 의해 수신된 제2 세트 값들은 상기 제2 커패시터 뱅크 소자들 (1106) 중 어느 것이 폐쇄 루프 접속된 커패시터들을 가지는가를 제어한다. 커패시터 뱅크 소자들의 두 별개의 조합들 사이에서 선택하기 위한 능력은, 예를 들면, 상기 VCO의 주파수 출력의 선형성을 제공할 때에 더욱 큰 유연성을 허용할 수 있다
도 9 및 도 10에서 보이는 예시의 대략적 동조 시스템 (900 및 1000)에서, 입력 값들의 한 세트는 상기 K-비트 입력 신호 (920/1020)의 상기 이진 L-비트 제2 부분 (924/1024)의 역전된 순서인 서모미터 (thermometer) 부호이다; 입력 값들의 이 세트는 상기 BtT 디코더 (906/1020)의 동작 및 상기 접속들 (928/1030)에 의해 제공된다. 상기 멀티플렉서 (910/1010)가 이 세트 값들을 선택한다면, 상기 제2 커패시터 뱅크 소자들 (1106)은 SCB (1100) 내 자신들의 물리적인 순서에 따라 활성화될 것이다. 예를 들면, 상기 제2 커패시터 뱅크 소자들 중 단일의 하나가 선택될 때에, 마지막 또는 "바닥" 위치에서의 커패시터 뱅크 소자 (소자BM)가 활성화 (또는 턴 "온")될 것이다; 상기 제2 커패시터 뱅크 소자들 중 두 개가 선택될 때에, 마지막 및 마지막의 다음 위치들에서의 커패시터 뱅크 소자들 (소자BM, 소자B(M-1))가 활성화될 것이다; 그리고 이하 동일하며, 그래서 제1 또는 "제일 위" 위치에 있는 커패시터 뱅크 소자 (소자B1)는 상기 제2 커패시터 뱅크 소자들 (1106) 모두가 활성화될 때에만 활성화될 것이다. 상기 제2 커패시터 뱅크 소자들 (1106)에 대한 이런 선택 프로세스는 "바닥으로부터-위로 (bottom-to-top)" ("B2T") 선택으로서 언급될 수 있다.
도 9의 예시의 대략적 동조 시스템 (900)에서, 상기 멀티플렉서 (910)의 제2 M-비트 입력부 (931)에 의해 수신된 입력 값들의 세트는 상기 K-비트 입력 신호 (920)의 상기 L-비트 제2 부분 (924)에 기반하여 출력하기 위해 상기 LUT (908)이 프로그램되는 임의 코드일 수 있다. 그래서, 상기 LUT (908)를 프로그램하는 것은 상기 제2 커패시터 뱅크 소자들 (1106)의 어떤 임의 조합이 선택되도록 하는 것을 허용한다. 예를 들면, 상기 제2 커패시터 뱅크 소자들 (1106) 중 단일의 하나가 선택될 때에, 상기 LUT (908)에 저장된 매핑 데이터에 기반하여 임의 위치에서의 커패시터 뱅크 소자 (소자BM)가 잠재적으로 활성화될 수 있을 것이다; 상기 제2 커패시터 뱅크 소자들 (1106) 중 두 개가 선택될 때에, 상기 LUT (908)에 저장된 매핑 데이터에 기반하여 상기 제2 커패시터 뱅크 소자들 (1106) 중 어떤 두 개가 잠재적으로 활성화 (또는 턴 "온")될 수 있을 것이다.
도 10에서 보이는 예시의 대략적 동조 시스템 (1000)에서, 상기 제1 M-비트 입력부 (1029)에 의해 수신된 입력 값들의 세트는 상기 K-비트 입력 신호 (1020)의 상기 이진 L-비트 제2 부분 (1024)의 비-역전된 순서인 서모미터 부호이다; 입력 값들의 이 세트는 상기 BtT 디코더 (1020)의 동작 및 상기 접속들 (1028)에 의해 생성된다. 상기 멀티플렉서 (1010)가 이 세트 값들을 선택한다면, 상기 제2 커패시터 뱅크 소자들 (1106)은 SCB (1100) 내 자신들의 물리적인 순서에 기반하여 활성화될 것이다. 여기에서, 상기 제2 커패시터 뱅크 소자들 (1106)은, 상기 제2 M-비트 입력부 (1031)에 의해 수신된 입력 값들의 세트에 의해 자신들이 선택된 순서와는 상이한 순서로 선택된다. 예를 들면, 상기 제2 커패시터 뱅크 소자들 중 단일의 하나가 선택될 때에, 첫 번째 또는 "제일 위" 위치에서의 커패시터 뱅크 소자 (소자BM)가 활성화 (또는 턴 "온")될 것이다; 상기 제2 커패시터 뱅크 소자들 중 두 개가 선택될 때에, 첫 번째 및 두 번째 위치들에서의 커패시터 뱅크 소자들 (소자B1, 소자B2)가 활성화될 것이다; 그리고 이하 동일하며, 그래서 마지막 또는 "바닥" 위치에 있는 커패시터 뱅크 소자 (소자BM)는 상기 제2 커패시터 뱅크 소자들 (1106) 모두가 활성화될 때에만 활성화될 것이다. 상기 제2 커패시터 뱅크 소자들 (1106)에 대한 이런 선택 프로세스는 "위로부터-바닥으로 (top-to-bottom)" ("T2B") 선택으로서 언급될 수 있으며, 이것은 위에서 요약된 "바닥으로부터-위로" 선택 순서와는 반대이다.
도 13은 예시의 VCO의 예시의 집적 회로 레이아웃 (1300)이다. 몇몇의 구현들에서, 상기 예시의 집적 회로 레이아웃 (1300)은 도 5에 보이는 예시의 VCO (500)를 도 11에서 보이는 SCB (1100)와 함께 구현하기 위해 사용될 수 있다. 몇몇의 경우들에서, 상기 예시의 VCO (500)는 다른 유형의 레이아웃에 따라 구현될 수 있다. 상기 SCB를 제어하기 위한 (에를 들면, 도 9 및 도 10에서 각각 보이는 유형) 제어 로직은 도 13에서 보이는 레이아웃 (1300) 영역의 외부에서 구현될 수 있다.
상기 예시의 레이아웃 (1300)은 반도체 (예를 들면, 실리콘) 기판 내 부분들 및 상기 반도체 기판 상의 각자의 하나 이상의 유전체 레이어 내 내장된 하나 이상의 금속 레이어들을 포함한다. 상기 레이아웃 (1300)은 변압기 (예를 들면, 참조번호 509의 변압기)의 1차 권선부 (1302), 상기 변압기의 제1 2차 권선부 (1304A), 및 상기 변압기의 제2 2차 권선부 (1304B)를 포함한다. 상기 1차 권선부 (1302)는 상기 반도체 기판 위의 제1 금속 레이어 내에 존재한다. 상기 제1 2차 권선부 (1304A)는 상기 제1 금속 레이어 내에 부분적으로 그리고 상기 제1 금속 레이어 위에 또는 아래의 제2 금속 레이어 내에 부분적으로 존재하며, 적어도 이 곳에서 상기 제1 2차 권선부 (1304A)는 상기 1차 권선부 (1302)와 겹친다. 유사하게, 상기 제2 2차 권선부 (1304B)는 상기 제1 금속 레이어 내에 부분적으로 그리고 제2 금속 레이어 내에 부분적으로 존재하며, 적어도 이 곳에서 상기 제2 2차 권선부 (1304B)는 상기 1차 권선부 (1302) 그리고/또는 상기 제1 2차 권선부 (1304A)와 겹친다.
상기 예시의 레이아웃 (1300)은 제1 커패시터 뱅크 소자들 (SCB 소자 A1 내지 A7)을 구비한 제1 커패시터 뱅크 소자 섹션 그리고 제2 커패시터 뱅크 소자들 (SCB 소자 B1 내지 B7)을 구비한 제2 커패시터 뱅크 소자 섹션을 가지는 SCB를 포함한다. 도 13에서의 상기 제1 커패시터 뱅크 소자들은 도 11에서 보이는 제1 커패시터 뱅크 소자들 (1104A, 1104B 내지 1104N)과 유사할 수 있으며, 그리고 도 13에서 보이는 상기 제2 커패시터 뱅크 소자들은 도 11에서 보이는 제2 커패시터 뱅크 소자들 (1106)과 유사할 수 있다. 도 13에서 보이는 커패시터 뱅크 소자들 각각은 반도체 기판 내에서 그리고 하나 이상의 금속 레이어들 내에서 구현될 수 있다. 보이는 상기 예에서, 상기 1차 권선부 (1302) 및 상기 제1 2차 권선부 (1304A) 사이의 상기 제1 금속 레이어의 제1 부분 (예를 들면, 제1 노드)은 상기 커패시터 뱅크 소자들 중 각자의 입력 노드들에 결합되며, 그리고 상기 1차 권선부 (1302) 및 상기 제2 2차 권선부 (1304B) 사이의 상기 제1 금속 레이어의 제2 부분 (예를 들면, 제2 노드)은 상기 커패시터 뱅크 소자들 중 각자의 다른 입력 노드들에 결합된다.
상기 예시의 레이아웃 (1300)은 제1 인버터 (1312A) 및 제2 인버터 (1312B)를 또한 포함한다. 상기 제1 인버터 (1312A) 및 제2 인버터 (1312B) 각각은 상기 반도체 기판 내에서 그리고 하나 이상의 금속 레이어들 내에서 구현될 수 있다. 상기 제1 인버터 (1312A)의 제1 입력부는 상기 제1 금속 레이어의 제1 노드에 결합되며, 그리고 상기 제1 인버터 (1312A)의 제2 입력부는 상기 1차 권선부 (1302) 맞은편인 상기 제1 금속 레이어의 제3 부분 (예를 들면, 제3 노드)에 결합된다. 상기 제1 인버터 (1312A)의 출력단은 상기 제1 금속 레이어의 제2 노드에 결합된다. 상기 제2 인버터 (1312B)의 제1 입력부는 상기 제1 금속 레이어의 제2 노드에 결합되며, 그리고 상기 제2 인버터 (1312B)의 제2 입력부는 상기 1차 권선부 (1302) 맞은편인 상기 제2 2차 권선부 (1304B)에 결합된 상기 제1 금속 레이어의 제4 부분 (예를 들면, 제4 노드)에 결합된다. 상기 제2 인버터 (1312B)의 출력단은 상기 제1 금속 레이어의 상기 제1 노드에 결합된다.
상기 레이아웃 (1300)은 아날로그 커패시턴스 동조 영역 (1314)를 포함하며, 이는 (예를 들면, 아날로그-제어 용량성 소자 (504)를 위한) 버랙터들을 포함한다. 상기 버랙터들은 상기 반도체 기판 내에서 그리고 하나 이상의 금속 레이어들 내에서 구현될 수 있다. 상기 버랙터들은 상기 제1 인버터 (1312A) 및 상기 제2 인버터 (1312B)의 출력들 사이에, 예를 들면, 상기 제1 금속 레이어의 상기 제1 노드 및 상기 제2 노드 사이에 결합된다.
도 14는 예시의 VCO 출력 주파수의 곡선 (1400)이다. 상기 곡선 (1400)은, 도 10에서 보이는 상기 예시의 대략적 동조 시스템 (1000)에 의해 디지털 커패시턴스 레벨들의 범위에 걸쳐서 상기 스위치드 커패시터 뱅크가 동조될 때에, 도 13에서 보이는 레이아웃 (1300)에 따라 제조된 예시의 VCO의 출력 주파수들을 보여준다. y-축 (1402)은 상기 VCO의 출력 주파수를 메가헤르쯔 (MHz) 단위로 나타낸다. x-축 (1404)은 디지털 커패시턴스 레벨들 (D_tune)을 나타내며, 이는 상기 디지털-제어 용량성 소자를 동조시키는데 있어서 이용가능한 증가 스텝들이다. D_tune의 각 값은 (상기 K-비트 제어 신호에 따라) 상기 제어 로직에 의해 선택된 커패시터 뱅크 소자들의 별개 조합에 대응한다. 도 13에서 보이는 예에서, A-그룹 내에 일곱 개의 커패시터 뱅크 소자들이 존재하며 (N = 7), 그리고 B-그룹 내에 여덟 개의 커패시터 뱅크 소자들이 존재하다 (N = 8). 도 11에서 보이는 예와 비슷하게, A-그룹 내 커패시터 뱅크 소자들의 공칭 리액턴스 값들은 순서가 정해진 시리즈를 정의하며, 그 시리즈에서 각 값은 자신에 앞서는 값의 2배이며, 그리고 상기 B-그룹 내 커패시터 뱅크 소자들은 모두 동일한 공칭 리액턴스 값을 가진다. 특히, 이 예에서, B-그룹 커패시터 뱅크 소자들 각각의 공칭 리액턴스 값들은
Figure pct00087
이며, 그리고 별개 스텝들의 이용가능한 개수는 1151 (예를 들면,
Figure pct00088
)이다.
도 14는 제1 출력 주파수 데이터 (1406), 제2 출력 주파수 데이터 (1408), 및 제3 출력 주파수 데이터 (1410)를 보여준다. 상기 제1 출력 주파수 데이터 (1406)는 커패시터 뱅크 소자들의 제2 그룹 (상기 B-그룹)을 위한 "바닥으로부터-위로 (bottom-to-top)" 선택 프로세스를 이용한 시뮬레이션을 나타낸다. 상기 제2 출력 주파수 데이터 (1408)는 커패시터 뱅크 소자들의 제2 그룹을 위한 "바닥으로부터-위로 (bottom-to-top)" 선택 프로세스를 이용한 물리적인 구현의 측정치들을 나타낸다. 상기 제3 출력 주파수 데이터 (1410)는 커패시터 뱅크 소자들의 상기 제2 그룹을 위한 "위로부터-바닥으로 (top-to-bottom)" 선택 프로세스를 이용한 물리적인 구현의 측정치들을 나타낸다.
상기 시뮬레이션된 제1 출력 주파수 데이터 (1406)에서, 역전된 간격들 (D_tune이 증가되면 주파수에서 증가함)이 127 내지 128 사이, 255 내지 256 사이 등에서 D_tune 스텝에 나타난다. 이것들은 B-그룹 내 캐패시터 뱅크 소자가 활성화되는 곳인 스텝들이다. 측정된 제2 및 제3 출력 주파수 데이터 (1408 및 1410)에서, 비-역전된 간격들 (D_tune이 증가되면 주파수에서 크게 감소함)이 127 내지 128 사이, 255 내지 256 사이 등에서 D_tune 스텝에 나타난다. 이것들은 B-그룹 내의 커패시터 뱅크 소자가 활성화되는 곳인 스텝들이다. 출력 주파수 데이터 (1406, 14080 및 1410) 내 역전된 간격들 및 비-역전된 간격들은 상기 시뮬레이션에서 고려되고 있지 않은 기생 임피선스들의 결과인 것 같다.
도 14a는, 도 14에서 삽입물에 의해 보이듯이, 도 14에서 보이는 곡선 (1400)의 일부를 더 가깝게 본 (1400A) 것이다. 제2 출력 주파수 데이터 부분 (1408A) 및 제3 출력 주파수 데이터 부분 (1410A)은 각각 상기 곡선 (1400) 내 상기 삽입물 내 상기 제2 출력 주파수 데이터 (1408) 및 제3 출력 주파수 데이터 (1410)의 일부들이다. 용량성 소자들의 공칭 커패시턴스 값들에 따라서, 제2 출력 주파수 데이터 부분 (1408A) 및 제3 출력 주파수 데이터 부분 (1410A)은 각 D_tune 값에서 같을 것이며, 이는 B-그룹 내 커패시터 뱅크 소자들이 모두 동일한 공칭 커패시턴스를 가지기 때문이다. 그러나, 실제로, 상기 제2 그룹 내 커패시터 뱅크 소자들은 동일한 유효 리액턴스를 가지지 않으며, 상기 리액터스는 각 커패시터 뱅크 소자마다 변할 수 있다 (예를 들면, 상이한 상호접속 길이들, 제조 프로세스 변이 등으로 인해서임). 예를 들면, 상기 공진기 회로의 유도성 부분으로부터 달라지는 거리들로 인해서 상기 B-그룹 내 커패시터 뱅크 소자들은 상이한 기생 인덕턴스를 가질 수 있다. 그래서, 상기 B-그룹 내 커패시터 뱅크 소자들의 상이한 조합들을 선택함으로써, 유효 리액턴스를 상이할 수 있으며, 이는 심지어 동일한 개수의 B-그룹 소자들이 활성화되는 때에조차 달라지는 주파수 출력들로 이끌 수 있다. 상기 곡선 (1400)의 더 가까운 모습 (1400A)에서 보이듯이, 이 예에서, 상기 위로부터-바닥으로 선택 프로세스는 동일한 D_tune 스텝에서 상기 바닥으로부터-위로 선택 프로세스보다 더 낮은 주파수 신호를 일반적으로 산출한다.
도 14a에서 보이는 예에서, 상기 제2 출력 주파수 데이터 부분 (1408A)은 D_tune 스텝들 255 및 256 사이에서 20 MHz 비-역전 간격을 가진다. 상기 제2 출력 주파수 데이터 부분 (1408A)에서 사용된 상기 바닥으로부터-위로 선택 프로세스를 사용할 때에, 상기 VCO는 이 20 MHz 비-역전 간격 내에서의 주파수를 가지는 신호를 생성하지 못할 수 있으며, 그리고 상기 VCO를 사용하는 PLL은 그런 주파수를 자동 추적 (lock on)하지 못할 수 있을 것이다. 그러나, 상기 VCO는 상기 제2 출력 주파수 데이터 부분 (1408A) 내 이 20 MHz 비-역전 간격 내에서 신호를 생성하기 위해 상기 바닥으로부터-위로 선택 프로세스의 상이한 주파수 응답을 활용할 수 있을 것이다. 상기 더 가까운 모습 (1400A)에서 보이듯이, 상기 제3 출력 주파수 데이터 부분 (1410A)은 243 내지 248의 D_tune에서, 상기 제2 출력 주파수 데이터 부분 (1408A) 내 상기 20 MHz 비-역전 간격 내에서의 주파수를 가진 신호를 달성한다. 그래서, 그런 주파수가 VCO에 의해 출력되려고 할 때에, 상기 K-비트 입력 신호 (1020)는, 243 내지 248의 D_tune을 사용하여 위로부터-바닥으로 선택을 달성하는 상기 SCB (1004)로 상기 비트 값들을 출력하기 위해 멀티플렉서 (1010)를 제어하는 1-비트 제3 부분 (1026)을 가질 수 있다.
상기 예시의 대략적 동조 시스템들 (900 및 1000)에서, 두 선택 프로세스들이 상기 제어 로직 (902 및 1002) 각각에 의해 사용되며, 그리고 상기 두 선택 프로세스는, 예를 들면, 상호보완 방식으로 함께 사용될 수 있다. 예를 들면, 도 10의 대략적 동조 시스템 (1000)이 사용될 때에, 상기 바닥으로부터-위로 선택 프로세스가 사용될 수 있으며, 상기 바닥으로부터-위로 선택 프로세스에 의해 비-역전 간격이 생성되는 경우는 제외한다; 그리고 위로부터-바닥으로 선택 프로세스는 상기 바닥으로부터-위로 선택 프로세스의 상기 비-역전 간격들 내 주파수를 가진 출력 신호를 달성하기 위해 사용될 수 있다. 또는, 위로부터-바닥으로 선택 프로세스 사용 및 바닥으로부터-위로 선택 프로세스 사용은 스위치될 수 있다. 다른 예로서, 도 9의 대략적 동조 시스템 (900)이 사용될 때에, VCO는 바닥으로부터-위로 선택 프로세스 또는 상기 LUT (908)로 프로그램된 다른 선택 프로세스를 선택할 수 있다. 그래서, 도 9의 대략적 동조 시스템 (900)은 상기 VCO의 주파수 출력을 지정함에 있어서 유연성을 또한 제공한다. 비-역전 간격들에서 주파수들을 복구하기 위해 상이한 선택 프로세스들 상에서 선택하는 것을 가능하게 함으로써, 집적 회로 VCO는 더 큰 범위의 유연성을 가지고 동작할 수 있다. 몇몇의 경우들에서, 상이한 선택 프로세스들 사이에서 선택하는 것은 상기 VCO의 동조 범위를 반드시 줄어들게 하지 않으면서도 소망되는 주파수 해상도 (또는 스페이싱)가 달성되는 것을 가능하게 한다.
일반적인 모습으로 전압 제어 발진기들이 설명되었다. 몇몇의 예들에서, 상기 전압 제어 발진기들은 위에서 설명된 하나 이상의 이점들을 제공하는 특징들이나 컴포넌트들을 포함한다.
첫 번째 예에서, 무선 센서 디바이스는 전압 제어 발진기를 포함한다. 그 전압 제어 발진기는 제1 인버터, 제2 인버터, 및 변압기를 포함한다. 상기 제1 인버터는 제1 인버터 입력 노드 및 제1 인버터 출력 노드를 포함한다. 상기 제2 인버터는 제2 인버터 입력 노드 및 제2 인버터 출력 노드를 포함한다. 상기 변압기는 상기 제1 인버터 및 제2 인버터 사이에 연결되며 그리고 1차 권선부 및 두 개의 2차 권선부들을 포함한다. 상기 1차 권선부는 상기 제1 인버터 출력 노드 및 상기 제2 인버터 출력 노드 사이에 연결되며 그리고 제1 2차 권선부 및 제2 2차 권선부에 유도성으로 결합된다. 제1 2차 권선부는 상기 1차 권선부 및 상기 제1 인버터 입력 노드 사이에 연결되며, 그리고 제2 2차 권선부는 상기 1차 권선부 및 상기 제2 인버터 입력 노드 사이에 연결된다.
상기 첫 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함한다. 상기 제1 인버터는 제3 인버터 입력 노드를 포함하며, 상기 제2 인버터는 제4 인버터 입력 노드를 포함하며, 그리고 상기 1차 권선부는 상기 제3 인버터 입력 노드 및 상기 제4 인버터 입력 노드 사이에 연결된다. 상기 제1 인버터는 n-타입 MOSFET 및 p-타입 MOSFET를 포함하며, 그리고 상기 제2 인버터는 n-타입 MOSFET 및 p-타입 MOSFET를 포함한다. 상기 제1 인버터는 두 개의 n-타입 MOSFET들 및 두 개의 p-타입 MOSFET들을 포함하며, 그리고 상기 제2 인버터는 두 개의 n-타입 MOSFET들 및 두 개의 p-타입 MOSFET들을 포함한다.
상기 첫 번째 예 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함한다. 상기 전압 제어 발진기는 상기 제1 인버터 및 상기 제2 인버터 사이에 연결된 용량성 부분을 포함한다. 상기 용량성 부분은 디지털-제어 커패시터 소자를 포함한다. 상기 용량성 부분은 아날로그-제어 커패시터 소자를 포함한다.
두 번째 예에서, 전압 제어 발진기 회로는 변압기, 용량성 부분, 제1 인버터 및 제2 인버터를 포함한다. 상기 변압기는 제1 노드 및 제2 노드 사이에 연결된 1차 권선부; 상기 제1 노드 및 제3 노드 사이에 연결된 제1 2차 권선부; 그리고 상기 제2 노드 및 제4 노드 사이에 연결된 제2 2차 권선부를 가진다. 상기 용량성 부분은 상기 제1 노드 및 상기 제2 노드 사이에 연결된다. 상기 제1 인버터는 상기 제3 노드에 연결된 제1 인버터 입력 노드를 가지며 그리고 상기 제2 노드에 연결된 제1 인버터 출력 노드를 가진다. 상기 제2 인버터는 상기 제4 노드에 연결된 제2 인버터 입력 노드를 가지며 그리고 상기 제1 노드에 연결된 제2 인버터 출력 노드를 가진다.
상기 두 번째 예 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 가질 수 있다. 상기 제1 인버터는 제1 파워 서플라이 노드에 결합된 소스를 가지는 제1 p-타입 트랜지스터; 및 제2 파워 서플라이 노드에 결합된 소스를 가지는 제1 n-타입 트랜지스터를 포함하며, 상기 제1 p-타입 트랜지스터의 게이트 및 상기 제1 n-타입 트랜지스터의 게이트는 상기 제1 인버터 입력 노드로서 함께 연결되며, 상기 제1 p-타입 트랜지스터의 드레인 및 상기 제1 n-타입 트랜지스터의 드레인은 상기 제1 인버터 출력 노드로서 함께 연결된다. 상기 제2 인버터는 제1 파워 서플라이 노드에 결합된 소스를 가지는 제2 p-타입 트랜지스터; 및 제2 파워 서플라이 노드에 결합된 소스를 가지는 제2 n-타입 트랜지스터를 포함하며, 상기 제2 p-타입 트랜지스터의 게이트 및 상기 제2 n-타입 트랜지스터의 게이트는 상기 제2 인버터 입력 노드로서 함께 연결되며, 상기 제2 p-타입 트랜지스터의 드레인 및 상기 제2 n-타입 트랜지스터의 드레인은 상기 제2 인버터 출력 노드로서 함께 연결된다.
상기 두 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 제1 인버터는 상기 제1 노드에 연결된 제3 인버터 입력 노드를 포함하며, 그리고 상기 제2 인버터는 상기 제2 노드에 연결된 제4 인버터 입력 노드를 포함한다. 상기 제1 인버터는, 제1 파워 서플라이 노드에 결합된 소스를 가지는 제1 p-타입 트랜지스터를 포함하며, 상기 제1 p-타입 트랜지스터의 게이트는 상기 제1 인버터 입력 노드이고; 그리고 제2 파워 서플라이 노드에 결합된 소스를 가지는 제1 n-타입 트랜지스터를 포함하며, 상기 제1 n-타입 트랜지스터의 게이트는 상기 제3 인버터 입력 노드이며, 상기 제1 p-타입 트랜지스터의 드레인 및 상기 제1 n-타입 트랜지스터의 드레인은 상기 제1 인버터 출력 노드로서 함께 연결된다. 상기 제2 인버터는, 상기 제1 파워 서플라이 노드에 결합된 소스를 가지는 제2 p-타입 트랜지스터를 포함하며, 상기 제2 p-타입 트랜지스터의 게이트는 상기 제2 인버터 입력 노드이고; 그리고 상기 제2 파워 서플라이 노드에 결합된 소스를 가지는 제2 n-타입 트랜지스터를 포함하며, 상기 제2 n-타입 트랜지스터의 게이트는 상기 제4 인버터 입력 노드이며, 상기 제2 p-타입 트랜지스터의 드레인 및 상기 제2 n-타입 트랜지스터의 드레인은 상기 제2 인버터 출력 노드로서 함께 연결된다. 상기 제1 인버터는: 제1 파워 서플라이 노드에 결합된 소스를 가지는 제1 p-타입 트랜지스터를 포함하며; 제2 파워 서플라이 노드에 결합된 소스를 가지는 제1 n-타입 트랜지스터를 포함하며, 상기 제1 p-타입 트랜지스터의 게이트 및 상기 제1 n-타입 트랜지스터의 게이트는 상기 제1 인버터 입력 노드로서 함께 연결되며; 상기 제1 파워 서플라이 노드에 결합된 소스를 가지는 제2 p-타입 트랜지스터를 포함하며; 그리고 상기 제2 파워 서플라이 노드에 결합된 소스를 가지는 제2 n-타입 트랜지스터를 포함하며, 상기 제2 p-타입 트랜지스터의 게이트 및 상기 제2 n-타입 트랜지스터의 게이트는 상기 제3 인버터 입력 노드로서 함께 연결되며, 상기 제1 p-타입 트랜지스터, 상기 제1 n-타입 트랜지스터, 상기 제2 p-타입 트랜지스터, 및 상기 제2 n-타입 트랜지스터의 각자의 드레인들은 상기 제1 인버터 출력 노드로서 함께 연결된다. 상기 제2 인버터는: 상기 제1 파워 서플라이 노드에 결합된 소스를 가지는 제3 p-타입 트랜지스터를 포함하며; 상기 제2 파워 서플라이 노드에 결합된 소스를 가지는 제3 n-타입 트랜지스터를 포함하며, 상기 제3 p-타입 트랜지스터의 게이트 및 상기 제3 n-타입 트랜지스터의 게이트는 상기 제2 인버터 입력 노드로서 함께 연결되며; 상기 제1 파워 서플라이 노드에 결합된 소스를 가지는 제4 p-타입 트랜지스터를 포함하며; 그리고 상기 제2 파워 서플라이 노드에 결합된 소스를 가지는 제4 n-타입 트랜지스터를 포함하며, 상기 제4 p-타입 트랜지스터의 게이트 및 상기 제4 n-타입 트랜지스터의 게이트는 상기 제3 인버터 입력 노드로서 함께 연결되며, 상기 제3 p-타입 트랜지스터, 상기 제3 n-타입 트랜지스터, 상기 제4 p-타입 트랜지스터, 및 상기 제4 n-타입 트랜지스터의 각자의 드레인들은 상기 제2 인버터 출력 노드로서 함께 연결된다.
상기 두 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함한다. 상기 변압기는 단권 변압기이다. 상기 용량성 소자는 제1 커패시터 뱅크 및 제2 커패시터 뱅크를 포함한다; 상기 제1 커패시터 뱅크는 아날로그-동조가능 커패시터들을 포함하며, 그리고 상기 제2 커패시터 뱅크는 별개로-제어된 (discretely-controlled) 커패시터들을 포함한다.
세 번째 예에서, 제1 인버터로부터의 제1 전압은 유도성-용량성 (LC) 탱크의 제1 노드로 출력된다. 상기 LC 탱크는 용량성 부분 및 변압기의 1차 권선부를 포함하며, 상기 용량성 부분은 상기 LC 탱크의 상기 제1 노드 및 제2 노드 사이에 연결되며, 상기 1차 권선부는 상기 제1 노드 및 상기 제2 노드 사이에 연결된다. 제3 노드로부터의 제2 전압은 상기 제1 인버터의 제1 입력 노드로 입력된다. 상기 변압기의 제1 2차 권선부는 상기 제2 노드 및 상기 제3 노드 사이에 연결된다.
상기 세 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 제2 노드로부터의 제3 전압은 상기 제1 인버터의 제2 입력 노드로 입력된다. 상기 제1 전압은 발진한다. 전압은 상기 변압기 내 상기 1차 권선부 및 상기 제1 2차 권선부 사이에서 변환된다. 커패시터들을 LC 탱크에 선택적으로 결합시키기 위해 상기 용량성 부분 내에서 스위치들을 제어함으로써, 상기 용량성 부분 내 아날로그-동조가능 커패시터들을 동조시킴으로써, 또는 둘 모두에 의해 상기 LC 탱크의 공진 주파수는 제어된다.
상기 세 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 제2 인버터로부터의 제3 전압이 상기 제2 노드로 입력된다. 제4 노드로부터의 제4 전압은 상기 제2 인버터의 제2 입력 노드로 입력된다. 상기 변압기의 제2 2차 권선부는 상기 제1 노드 및 상기 제4 노드 사이에 연결된다. 전압은 상기 변압기 내 상기 1차 권선부 및 상기 제1 2차 권선부 사이에서 변환된다. 전압은 상기 변압기 내 상기 1차 권선부 및 상기 제2 2차 권선부 사이에서 변환된다. 상기 변압기는, 상기 1차 권선부, 상기 제1 2차 권선부 및 상기 제2 2차 권선부를 포함하는 단권 변압기이다.
네 번째 예에서, 무선 센서 디바이스는 전압 제어 발진기를 포함한다. 상기 전압 제어 발진기는 공진기 회로, 멀티플렉서 및 제어 로직을 포함한다. 상기 공진기 회로는, 상기 공진기 회로를 동조시키도록 작동가능한 스위치드 커패시터 뱅크를 포함한다. 상기 스위치드 커패시터 뱅크는 커패시터 뱅크 소자들을 포함한다. 상기 멀티플렉서는 디지털 커패시턴스 레벨들을 나타내는 입력 값들에 기반하여 상기 커패시터 뱅크 소자들의 조합들을 선택하기 위해 상기 스위치드 커패시터 뱅크에 통신가능하게 결합된다. 상기 멀티플렉서는 제1 다중-비트 입력부, 제2 다중-비트 입력부 및 다중-비트 출력부를 포함한다. 상기 제1 다중-비트 입력부는 상기 커패시터 뱅크 소자들의 제1 조합을 나타내는 제1 세트 값들을 수신하도록 구성된다. 상기 제2 다중-비트 입력부는 상기 커패시터 뱅크 소자들의 제2의 상이한 조합을 나타내는 제2 세트 값들을 수신하도록 구성된다. 상기 다중-비트 출력부는 상기 제1 조합 또는 상기 제2 조합 중 어느 하나를 선택하기 위해 상기 제1 세트 값들이나 상기 제2 세트 값들을 상기 스위치드 커패시터 뱅크로 전달하도록 구성된다. 상기 제어 로직은 상기 디지털 커패시턴스 레벨들 각각을 위해 상기 제1 세트 값들 및 상기 제2 세트 값들을 생성하도록 구성된다.
상기 네 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 입력 값은 제1 부분 및 제2 부분을 포함한다. 상기 제어 로직은, 상기 입력 값의 제2 부분을 수신하고 그리고 상기 입력값의 상기 제2 부분을 디코딩함으로써 상기 제1 세트 값들을 생성하도록 구성된 디코더; 그리고 룩업 테이블을 포함하며, 상기 룩업 테이블은 상기 입력 값의 상기 제2 부분을 수신하고 그리고 상기 룩업 테이블에 저장된 컴퓨터-판독가능 매핑 데이터에 따라 상기 제2 세트 값들을 생성하도록 구성된다. 상기 제어 로직은, 상기 입력 값의 상기 제2 부분을 수신하고 그리고 상기 입력값의 상기 제2 부분을 디코딩함으로써 상기 제1 세트 값들을 생성하도록 구성된 디코더; 그리고 상기 디코더로부터 제1 세트 값들을 수신하고 그리고 그 제1 세트 값들의 순서를 바꿔 (permute) 상기 제2 세트 값들을 생성하도록 구성된 회로를 포함한다.
상기 네 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 입력 값은 제1 부분 및 제2 부분을 포함한다. 상기 스위치드 커패시터 뱅크는 제1 커패시터 뱅크 소자들 및 제2 커패시터 뱅크 소자들을 포함한다. 상기 스위치드 커패시터 뱅크는 각 입력 값의 상기 제1 부분에 따라 상기 제1 커패시터 뱅크 소자들의 조합들을 활성화시키도록 작동가능하며, 그리고 상기 스위치드 커패시터 뱅크는 상기 멀티플렉서로부터 수신된 제1 세트 값들 또는 제2 세트 값들에 따라 상기 제2 커패시터 뱅크 소자들의 선택된 조합들을 활성화시키도록 구성된다. 상기 멀티플렉서는 상기 입력 값들의 제2 부분에 기반하여 상기 제2 커패시터 뱅크 소자들의 조합들을 선택하기 위해 상기 스위치드 커패시터 뱅크에 통신가능하게 결합된다. 상기 제어 로직은 상기 입력 값들의 상기 제2 부분에 기반하여 상기 제1 세트의 값들 및 상기 제2 세트의 값들을 생성하도록 구성된다. 상기 제2 커패시터 뱅크 소자들 각각은 동일한 공칭 리액턴스를 가지며, 그리고 상기 제1 커패시터 뱅크 소자들 각각은 별개의 공칭 리액턴스를 가진다.
상기 네 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 가질 수 있다. 상기 멀티플렉서는 제어 값을 수신하도록 구성된 제어 입력부를 가지며, 그리고 상기 멀티플렉서는 상기 제어 값에 기반하여 상기 제1 세트 값들 또는 상기 제2 세트 값들 중 어느 하나를 상기 다중-비트 출력부로 라우팅하도록 작동가능하다. 상기 전압 제어 발진기는 상기 공진기 회로에 연결된 이득부를 포함한다.
다섯 번째 예에서, 전압 제어 발진기 회로는 공진기 회로 및 멀티플렉서를 포함한다. 상기 공진기 회로는 유도성 부분 및 용량성 부분을 포함한다. 상기 용량성 부분은 커패시터 뱅크 소자들을 포함하는 스위치드 커패시터 뱅크를 포함한다. 상기 스위치드 커패시터 뱅크는 상기 멀티플렉서로부터의 비트 값들에 기반하여 상기 커패시터 뱅크 소자들의 조합들을 선택적으로 활성화하도록 구성된다. 상기 멀티플렉서는 제1 다중-비트 입력부, 제2 다중-비트 입력부부 및 다중-비트 출력부를 포함한다. 상기 제1 다중-비트 입력부는 제1 세트 비트 값들을 수신하도록 구성된다. 상기 제2 다중-비트 입력부는 제2의 상이한 세트 비트 값들을 수신하도록 구성된다. 상기 다중-비트 출력부는 상기 스위치드 커패시터 뱅크에 통신가능하게 결합되며 그리고 상기 제1 세트 비트 값들 또는 상기 제2 세트 비트 값들 중 어느 하나를 상기 스위치드 커패시터 뱅크로 전달하도록 구성된다.
상기 다섯 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 멀티플렉서는 제어 값을 수신하도록 구성된 제어 입력부를 가지며, 그리고 상기 멀티플렉서는 상기 제어 값에 기반하여 상기 제1 세트 비트 값들 또는 상기 제2 세트 비트 값들 중 어느 하나를 상기 다중-비트 출력부로 라우팅하도록 작동가능하다.
상기 다섯 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 다중-비트 출력부는 제1 다중-비트 출력부를 포함하며, 그리고 상기 전압 제어 발진기는 바이너리-서멀 (binary to thermal) 디코더 및 룩업 테이블을 포함한다. 상기 바이너리-서멀 디코더는 상기 제1 세트 비트 값들을 생성하도록 구성되며 그리고 상기 멀티플렉서의 제1 다중-비트 입력부에 통신가능하게 결합된 제2 다중-비트 출력부를 가진다. 상기 룩업 테이블은 상기 제2 세트 비트 값들을 생성하도록 구성되며 그리고 상기 멀티플렉서의 제2 다중-비트 입력부에 통신가능하게 결합된 제3 다중-비트 출력부를 가진다.
상기 다섯 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 다중-비트 출력부는 제1 다중-비트 출력부이며, 그리고 상기 전압 제어 발진기는 바이너리-서멀 디코더를 포함한다. 상기 바이너리-서멀 디코더는 상기 제1 세트 비트 값들을 생성하도록 구성된다. 상기 바이너리-서멀 디코더는 상기 멀티플렉서의 상기 제1 다중-비트 입력부에 통신가능하게 결합된 제2 다중-비트 출력부, 그리고 상기 멀티플렉서의 상기 제2 다중-비트 입력부에 통신가능하게 결합된 제3 다중-비트 출력부를 가진다.
상기 다섯 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 상기 커패시터 뱅크 소자들 모두는 동일한 리액턴스를 가진다. 상기 커패시터 뱅크 소자들은 제1 커패시터 뱅크 소자들이며, 그리고 상기 제1 커패시터 뱅크 소자들 각각은 제1 스위치 및 제1 커패시터를 포함한다. 각 제1 커패시터 뱅크 소자의 상기 제1 스위치는 상기 제1 커패시터 뱅크 소자의 상기 제1 커패시터를 상기 공진기 회로와 폐쇄-루프 구성으로 선택적으로 결합시키도록 작동가능하다. 상기 다중-비트 출력부의 각 비트 노드는 상기 제1 커패시터 뱅크 소자들의 각자의 제1 스위치에 통신가능하게 결합되며 그리고 그 제1 스위치를 제어하도록 구성된다. 상기 스위치드 커피시터 뱅크는 제2 커패시터 뱅크 소자들을 더 포함한다. 상기 제2 커패시터 뱅크 소자들 각각은 제2 스위치 및 제2 커패시터를 포함한다. 각 제2 커패시터 뱅크 소자의 상기 제2 스위치는 상기 제2 커패시터 뱅크 소자의 상기 제2 커패시터를 상기 공진기 회로와 폐쇄-루프 구성으로 선택적으로 결합시키도록 작동가능하다. 상기 제2 커패시터 뱅크 소자들 각각은 별개의 리액턴스를 가진다. 상기 제2 커패시터 뱅크 소자들은 중요성 순서 (significance order)로 배열된다. 상기 제2 커패시터 뱅크 소자들 각각은
Figure pct00089
을 곱한 공칭 리액턴스를 가지며, 여기에서 n은 상기 중요성 순서에서 상기 제2 커패시터 뱅크 소자의 위치를 나타낸다.
여섯 번째 예에서, 제1 입력 신호 및 제2 입력 신호 둘 모두는 멀티플렉서로 입력된다. 상기 제1 입력 신호 및 제2 입력 신호는 공진기 회로를 위한 디지털 커패시턴스 레벨에 기반한다. 상기 제1 입력 신호 또는 상기 제2 입력 신호는 상기 멀티플렉서로부터 멀티플렉서 출력 신호로서 선택적으로 출력된다. 상기 공진기 회로 내 커패시터 뱅크 소자들은 상기 멀티플렉서 출력 신호에 따라 선택적으로 활성화된다.
상기 여섯 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 제3 입력 신호가 바이너리-서모미터 (binary to thermometer) 디코더로 입력된다. 상기 바이너리-서모미터 디코더로부터의 서모미터 부호화 신호 출력은 상기 제3 입력 신호에 기반한다. 상기 서모미터 부호화 신호는 상기 멀티플렉서로 상기 제1 입력 신호로서 입력된다. 상기 서모미터 부호화 신호의 역 비트 순서는 상기 멀티플렉서로 상기 제2 입력 신호로서 입력된다.
상기 여섯 번째 예의 구현들은, 몇몇의 경우들에서, 하나 이상의 다음의 특징들을 포함할 수 있다. 제3 입력 신호가 바이너리-서모미터 디코더로 입력된다. 상기 제3 입력 신호는 룩업 테이블로 입력된다. 상기 바이너리-서모미터 디코더로부터의 서모미터 부호화 신호 출력은 상기 제3 입력 신호에 기반한다. 상기 서모미터 부호화 신호는 상기 멀티플렉서로 상기 제1 입력 신호로서 입력된다. 상기 룩업 테이블로부터의 룩업 테이블 출력 신호는 상기 제3 입력 신호에 기반한다. 상기 룩업 테이블 출력 신호는 상기 멀티플렉서로 상기 제2 입력 신호로서 입력된다. 각자의 커패시터 뱅크 소자들 내 스위치들은 커패시터들을 상기 공진기 회로로 상기 멀티플렉서 출력 신호에 따라 폐쇄 루프 구성으로 결합시키도록 제어된다. 상기 커패시터 뱅크 소자들 각각은 상기 멀티플렉서 출력 신호 내 각자의 비트에 의해 제어되는 적어도 하나의 스위치를 포함한다.
본 명세서가 많은 상세 내용들을 포함하지만, 이것들은 청구될 수 있을 범위에 대한 한계들로서 해석되지 않아야 하며, 오히려 특별한 예들에 특정된 특징들에 대한 설명들로서 해석되어야 한다. 분리된 구현들의 맥락에서 본 명세서에서 설명된 특징들은 또한 결합될 수 있다. 반대로, 단일의 구현의 맥락에서 설명된 다양한 특징들은 분리하여 또는 어떤 적합한 하부조합으로 또한 구현될 수 있다.
여러 예들이 설명되었다. 그럼에도 불구하고, 다양한 수정들이 만들어질 수 있다는 것이 이해될 것이다. 따라서, 다른 구현들도 다음의 청구항들의 범위 내에 존재한다.

Claims (20)

  1. 전압 제어 발진기를 포함하는 무선 센서 디바이스로, 상기 전압 제어 발진기는:
    공진기 회로를 포함하며, 상기 공진기 회로는 그 공진기 회로를 동조시키도록 작동가능한 스위치드 (switched) 커패시터 뱅크를 포함하며, 상기 스위치드 커패시터 뱅크는 커패시터 뱅크 소자들을 포함하며;
    디지털 커패시턴스 레벨들을 나타내는 입력 값들에 기반하여 상기 커패시터 뱅크 소자들의 조합들을 선택하기 위해 상기 스위치드 커패시터 뱅크에 통신가능하게 결합된 멀티플렉서를 포함하며, 상기 멀티플렉서는:
    상기 커패시터 뱅크 소자들의 제1 조합을 나타내는 제1 세트 값들을 수신하도록 구성된 제1 다중-비트 입력부;
    상기 커패시터 뱅크 소자들의 제2의 상이한 조합을 나타내는 제2 세트 값들을 수신하도록 구성된 제2 다중-비트 입력부; 그리고
    상기 제1 조합 또는 상기 제2 조합 중 어느 하나를 선택하기 위해 상기 제1 세트 값들이나 상기 제2 세트 값들을 상기 스위치드 커패시터 뱅크로 전달하도록 구성된 다중-비트 출력부를 포함하며; 그리고
    상기 디지털 커패시턴스 레벨들 각각에 대한 상기 제1 세트 값들 및 상기 제2 세트 값들을 생성하도록 구성된 제어 로직을 포함하는, 무선 센서 디바이스.
  2. 제1항에 있어서,
    상기 입력 값은 제1 부분 및 제2 부분을 포함하며, 상기 제어 로직은:
    상기 입력 값의 상기 제2 부분을 수신하고 그리고 그 입력 값의 상기 제2 부분을 디코딩하여 상기 제1 세트 값들을 생성하도록 구성된 디코더; 그리고
    룩업 테이블을 포함하며, 상기 룩업 테이블은 상기 입력 값의 상기 제2 부분을 수신하고 그리고 그 룩업 테이블 내 저장된 컴퓨터-판독가능 매핑 데이터에 따라 상기 제2 세트 값들을 생성하도록 구성된, 무선 센서 디바이스.
  3. 제1항에 있어서,
    상기 입력 값은 제1 부분 및 제2 부분을 포함하며, 상기 제어 로직은:
    상기 입력 값의 상기 제2 부분을 수신하고 그리고 그 입력 값의 상기 제2 부분을 디코딩하여 상기 제1 세트 값들을 생성하도록 구성된 디코더; 그리고
    상기 디코더로부터 상기 제1 세트 값들을 수신하고 그리고 그 제1 세트 값들의 순서를 바꿔 (permute) 상기 제2 세트 값들을 생성하도록 구성된 회로를 포함하는, 무선 센서 디바이스.
  4. 제1항에 있어서,
    상기 입력 값은 제1 부분 및 제2 부분을 포함하며, 상기 스위치드 커패시터 뱅크는 제1 커패시터 뱅크 소자들 및 제2 커패시터 뱅크 소자들을 포함하며, 그리고 상기 멀티플렉서는 상기 입력 값들의 상기 제2 부분에 기반하여 상기 제2 커패시터 뱅크 소자들의 조합들을 선택하기 위해 상기 스위치드 커패시터 뱅크에 통신가능하게 결합된, 무선 센서 디바이스.
  5. 제4항에 있어서,
    상기 제어 로직은 상기 입력 값들의 상기 제2 부분에 기반하여 상기 제1 세트 값들 및 상기 제2 세트 값들을 생성하도록 구성되며, 상기 스위치드 커패시터 뱅크는 각 입력 값의 상기 제1 부분에 따라 상기 제1 커패시터 뱅크 소자들의 조합들을 활성화도록 작동할 수 있으며, 상기 스위치드 커패시터 뱅크는 상기 멀티플렉서로부터 수신된 상기 제1 세트 값들이나 제2 세트 값들에 따라 상기 제2 커패시터 뱅크 소자들의 상기 선택된 조합들을 활성화하도록 구성된, 무선 센서 디바이스.
  6. 제4항에 있어서,
    상기 제2 커패시터 뱅크 소자들 각각은 실질적으로 동일한 공칭 리액턴스를 가지며, 그리고 상기 제1 커패시터 뱅크 소자들 각각은 별개의 공칭 리액턴스를 가지는, 무선 센서 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 멀티플렉서는 제어 값을 수신하도록 구성된 제어 입력부를 포함하며, 그리고 상기 멀티플렉서는 상기 제1 세트 값들이나 상기 제2 세트 값들 중 어느 하나를 상기 제어 값에 기반하여 상기 다중-비트 출력부로 라우팅하도록 작동가능한, 무선 센서 디바이스.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 전압 제어 발진기는 상기 공진기 회로에 연결된 이득부를 포함하는, 무선 센서 디바이스.
  9. 전압 제어 발진기 회로로:
    유도성 부분 및 용량성 부분을 포함하는 공진기 회로를 포함하며,
    상기 용량성 부분은 커패시터 뱅크 소자들을 포함하는 스위치드 커패시터 뱅크를 포함하며, 상기 스위치드 커패시터 뱅크는 멀티플렉서로부터의 비트 값들에 기반하여 상기 커패시터 뱅크 소자들의 조합들을 선택적으로 활성화하도록 구성되며; 그리고
    상기 멀티플렉서는:
    제1 세트 비트 값들을 수신하도록 구성된 제1 다중-비트 입력부;
    제2의 상이한 세트 비트 값들을 수신하도록 구성된 제2 다중-비트 입력부; 그리고
    상기 스위치드 커패시터 뱅크에 통신가능하게 결합되며 그리고 상기 제1 세트 비트 값들이나 상기 제2 세트 비트 값들 중 어느 하나를 상기 스위치드 커패시터 뱅크로 전달하도록 구성된 다중-비트 출력부를 포함하는, 전압 제어 발진기 회로.
  10. 제9항에 있어서,
    상기 다중-비트 출력부는 제1 다중-비트 출력부를 포함하며, 상기 전압 제어 발진기는:
    제1 세트의 비트값들을 생성하도록 구성되며 그리고 상기 멀티플렉서의 제1 다중-비트 입력부에 통신가능하게 결합된 제2 다중-비트 출력부를 구비한 바이너리-서멀 디코더; 그리고
    제2 세트의 비트값들을 생성하도록 구성되며 그리고 상기 멀티플렉서의 제2 다중-비트 입력부에 통신가능하게 결합된 제3 다중-비트 출력부를 구비한 룩업 테이블을 포함하는, 전압 제어 발진기 회로.
  11. 제9항에 있어서,
    상기 다중-비트 출력부는 제1 다중-비트 출력부를 포함하며, 상기 전압 제어 발진기는:
    제1 세트의 비트값들을 생성하도록 구성된 바이너리-서멀 디코더를 포함하며, 상기 바이너리-서멀 디코더는 상기 멀티플렉서의 제1 다중-비트 입력부에 통신가능하게 결합된 제2 다중-비트 출력부 및 상기 멀티플렉서의 상기 제2 다중-비트 입력부에 통신가능하게 결합된 제3 다중-비트 출력부를 구비한, 전압 제어 발진기 회로.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 커패시터 뱅크 소자들은 실질적으로 동일한 리액턴스를 가지는, 전압 제어 발진기 회로.
  13. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 커패시터 뱅크 소자들은 제1 커패시터 뱅크 소자들을 포함하며, 상기 제1 커패시터 뱅크 소자들 각각은 제1 스위치 및 제1 커패시터를 포함하며, 각 제1 커패시터 뱅크 소자의 상기 제1 스위치는 상기 제1 캐피시터 뱅크 소자의 상기 제1 커패시터를 상기 공진기 회로와 폐루프 구성으로 선택적으로 결합하도록 작동가능하며, 그리고 상기 다중-비트 출력부의 각 비트 노드는 상기 제1 커패시터 뱅크 소자들 각자의 제1 스위치에 통신가능하게 결합되어 그 제1 스위치를 제어하도록 구성된, 전압 제어 발진기 회로.
  14. 제13항에 있어서,
    상기 스위치드 커패시터 뱅크는 제2 커패시터 뱅크 소자들을 포함하며, 상기 제2 커패시터 뱅크 소자들 각각은 제2 스위치 및 제2 커패시터를 포함하며, 각 제2 커패시터 뱅크 소자의 상기 제2 스위치는 상기 제2 캐피시터 뱅크 소자의 상기 제2 커패시터를 상기 공진기 회로와 폐루프 구성으로 선택적으로 결합하도록 작동가능하며, 상기 제2 커패시터 뱅크 소자들 각각은 별개의 리액턴스를 가지는, 전압 제어 발진기 회로.
  15. 제14항에 있어서,
    상기 제2 커패시터 뱅크 소자들은 중요성 순서 (significance order)로 배열되며, 상기 제2 커패시터 뱅크 소자들 각각은
    Figure pct00090
    을 곱한 공칭 리액턴스를 가지며, 여기에서 n은 상기 중요성 순서 내에서 상기 제2 커패시터 뱅크 소자의 위치를 나타내는, 전압 제어 발진기 회로.
  16. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 멀티플렉서는 제어 값을 수신하도록 구성된 제어 입력부를 가지며, 그리고 상기 멀티플렉서는 상기 제1 세트 비트 값들 또는 상기 제2 세트 비트 값들 중 어느 하나를 상기 제어 값에 기반하여 상기 다중-비트 출력부로 라우팅하도록 작동가능한, 전압 제어 발진기 회로.
  17. 제1 입력 신호를 멀티플렉서로 그리고 제2 입력 신호를 상기 멀티플렉서로 입력하는 단계로, 상기 제1 입력 신호 및 제2 입력 신호는 공진기 회로를 위한 디지털 커패시턴스 레벨에 기반하는, 입력 단계;
    상기 제1 입력 신호 또는 상기 제2 입력 신호를 상기 멀티플렉서로부터 멀티플렉서 출력 신호로서 선택적으로 출력하는 단계; 그리고
    상기 멀티플렉서 출력 신호에 따라 상기 공진기 회로 내 커패시터 뱅크 소자들을 선택적으로 활성화하는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    바이너리-서모미터 디코더로 제3 입력 신호를 입력하는 단계; 그리고
    상기 제3 입력 신호에 기반하여 상기 바이너리-서모미터 디코더로부터 서모미터 부호화 신호를 출력하는 단계를 더 포함하며,
    상기 서모미터 부호화 신호는 상기 멀티플렉서로의 상기 제1 입력 신호로서 입력되며, 상기 서모미터 부호화 신호의 역 비트 순서는 상기 멀티플렉서로의 상기 제2 입력 신호로서 입력되는, 방법.
  19. 제17항에 있어서,
    제3 입력 신호를 바이너리-서모미터 디코더로 입력하는 단계;
    상기 제3 입력 신호를 룩업 테이블로 입력하는 단계;
    상기 바이너리-서모미터 디코더로부터 서모미터 부호화 신호를 출력하는 단계로, 상기 서모미터 부호화 신호는 상기 제1 입력 신호로서 상기 멀티플렉서로 입력되는, 출력 단계; 그리고
    상기 룩업 테이블로부터 룩업 테이블 출력 신호를 출력하는 단계를 더 포함하며,
    상기 룩업 테이블 출력 신호는 상기 제2 입력 신호로서 상기 멀티플렉서로 입력되는, 방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 멀티플렉서 출력 신호에 따라 폐루프 구성으로 커패시터들을 상기 공진기 회로로 결합하기 위해 상기 각자의 커패시터 뱅크 소자들 내 스위치들을 제어하는 단계를 포함하며,
    상기 커패시터 뱅크 소자들 각각은 상기 멀티플렉서 출력 신호 내 각자의 비트에 의해 제어되는 적어도 하나의 스위치를 포함하는, 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10778146B2 (en) * 2018-06-19 2020-09-15 International Business Machines Corporation Integrated circuit voltage-controlled oscillator with late-stage fabrication tuning
CN109709999B (zh) * 2018-12-27 2020-12-01 普冉半导体(上海)股份有限公司 控制输出频率温度系数的实现方法及电路
US11496138B2 (en) 2020-07-02 2022-11-08 Qualcomm Incorporated Frequency stabilization
CN114070108A (zh) * 2021-10-18 2022-02-18 河北科技大学 一种新型开关电容准谐振多电平逆变器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080129398A1 (en) * 2006-11-30 2008-06-05 Bo Sun High resolution digitally controlled oscillator
US20090243742A1 (en) * 2008-03-28 2009-10-01 Ahmadreza Rofougaran Method and system for frequency tuning based on characterization of an oscillator

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69810052T2 (de) 1997-09-26 2004-07-22 Texas Instruments Inc., Dallas Verbesserungen an oder in Bezug auf spannungsgesteuerte Oszillatoren
SE519489C2 (sv) * 1999-09-13 2003-03-04 Ericsson Telefon Ab L M VCO-omkopplare
US6778022B1 (en) 2001-05-17 2004-08-17 Rf Micro Devices, Inc. VCO with high-Q switching capacitor bank
US6674333B1 (en) 2002-10-15 2004-01-06 Motorola, Inc. Band switchable voltage controlled oscillator with substantially constant tuning range
EP1424776B1 (fr) 2002-11-28 2006-02-22 CSEM Centre Suisse d'Electronique et de Microtechnique S.A. - Recherche et Développement Circuit oscillateur commandé en tension pour un dispositif électronique basse puissance
US7099643B2 (en) 2003-05-27 2006-08-29 Broadcom Corporation Analog open-loop VCO calibration method
US7075379B2 (en) 2003-07-23 2006-07-11 Agency For Science, Technology And Research Low supply-sensitive and wide tuning-range CMOS LC-tank voltage-controlled oscillator monolithic integrated circuit
US7126435B2 (en) 2003-09-23 2006-10-24 Rambus Inc. Voltage controlled oscillator amplitude control circuit
WO2005062461A1 (en) 2003-12-23 2005-07-07 Sirific Wireless Corporation Method and apparatus for reduced noise band switching circuits
US7336134B1 (en) * 2004-06-25 2008-02-26 Rf Micro Devices, Inc. Digitally controlled oscillator
US7154349B2 (en) 2004-08-11 2006-12-26 Qualcomm, Incorporated Coupled-inductor multi-band VCO
US7280001B2 (en) * 2005-09-14 2007-10-09 Silicon Laboratories Inc. Capacitor array segmentation
US20070188255A1 (en) * 2006-02-10 2007-08-16 Roland Strandberg Oscillator gain equalization
KR100935969B1 (ko) 2007-09-11 2010-01-08 삼성전기주식회사 광대역 전압 제어 발진기
JP5069355B2 (ja) 2007-09-25 2012-11-07 テレフオンアクチーボラゲット エル エム エリクソン（パブル） 改良ハートレー電圧制御発振器
US8022780B2 (en) 2008-04-22 2011-09-20 Qualcomm Incorporated Auxiliary varactor for temperature compensation
US8169270B2 (en) 2009-05-07 2012-05-01 Qualcomm Incorporated Overlapping, two-segment capacitor bank for VCO frequency tuning
US8058934B2 (en) 2009-06-03 2011-11-15 Qualcomm Incorporated Apparatus and method for frequency generation
US8018293B2 (en) * 2009-06-17 2011-09-13 Qualcomm Incorporated Configurable wide tuning range oscillator core
US8823459B2 (en) * 2011-03-25 2014-09-02 Skyworks Solutions, Inc. Variable frequency circuit controller
US20120286888A1 (en) 2011-05-09 2012-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Switched Capacitor Array for Voltage Controlled Oscillator
JP5847527B2 (ja) 2011-10-13 2016-01-27 ルネサスエレクトロニクス株式会社 ディジタル制御発振装置および高周波信号処理装置
CN103988422B (zh) * 2011-12-19 2017-06-09 英特尔公司 具有减小的单端电容的电压控制振荡器
US9325332B2 (en) * 2014-08-27 2016-04-26 International Business Machines Corporation Adjusting the magnitude of a capacitance of a digitally controlled circuit
US10008980B2 (en) * 2014-10-03 2018-06-26 Short Circuit Technologies Llc Wideband digitally controlled injection-locked oscillator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080129398A1 (en) * 2006-11-30 2008-06-05 Bo Sun High resolution digitally controlled oscillator
US20090243742A1 (en) * 2008-03-28 2009-10-01 Ahmadreza Rofougaran Method and system for frequency tuning based on characterization of an oscillator

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Publication number Publication date
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