KR20180097352A - Monolithic 3d(m3d) integration-based cache memory - Google Patents

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KR20180097352A
KR20180097352A KR1020170024233A KR20170024233A KR20180097352A KR 20180097352 A KR20180097352 A KR 20180097352A KR 1020170024233 A KR1020170024233 A KR 1020170024233A KR 20170024233 A KR20170024233 A KR 20170024233A KR 20180097352 A KR20180097352 A KR 20180097352A
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Abstract

The present invention relates to a monolithic 3D integration technology-based vertical bit line cache memory. A plurality of layers are stacked in the monolithic 3D integration technology-based cache memory according to an embodiment of the present invention. The monolithic 3D integration technology-based cache memory according to an embodiment of the present invention includes: a first layer in which a first word line is formed; a second layer stacked on the first layer and including a second word line formed therein; and a vertical bit line for vertically connecting the first word line and the second word line. Accordingly, the present invention can greatly reduce the access time and power consumption of the cache memory.

Description

모놀리식 3D 집적 기술 기반 캐시 메모리{MONOLITHIC 3D(M3D) INTEGRATION-BASED CACHE MEMORY}MONOLITHIC 3D (M3D) INTEGRATION-BASED CACHE MEMORY}

본 발명은 캐시 메모리에 관한 것으로, 보다 상세하게는 모놀리식 3D 집적 기술 기반 수직 비트라인 캐시 메모리에 관한 것이다.The present invention relates to a cache memory, and more particularly, to a vertical bit line cache memory based on monolithic 3D integration technology.

캐시 메모리는 현대 컴퓨터 시스템에서 프로세서와 메인 메모리의 성능 차이를 극복하기 위해, 프로세서가 최근 자주 사용한 데이터의 일부를 저장하는 역할을 담당하고 있다. 기존의 2D구조 기반의 캐시 메모리는 캐시 메모리의 크기가 증가하게 되면, 물리적인 크기의 증가로 인해, wire의 길이가 길어지게 된다. 캐시 메모리에 사용되는 wire 는 주로 접근할 물리적 주소 및 데이터를 전달하기 위한 라우팅 wire, 그리고 캐시 메모리에서 데이터를 접근할 때 사용되는 워드라인(wordline)과 비트라인(bitline)이 있다. 관련된 선행문헌으로 대한민국 공개특허 제10-2010-0063910호가 있다.Cache memory is responsible for storing some of the data that the processor has recently used to overcome performance differences between processor and main memory in modern computer systems. As the size of the cache memory increases, the length of the wire becomes longer due to the increase of the physical size. The wire used in the cache memory is mainly a routing wire for transferring the physical address and data to be accessed, and a word line and a bit line for accessing the data in the cache memory. A related prior art is Korean Patent Publication No. 10-2010-0063910.

워드라인의 경우, 접근할 주소가 들어오면 주소에 해당하는 열(row)의 메모리 셀들에 전력을 공급해 주어야 하는 역할을 하여, 워드라인 접근 시 지연시간과 전력소모가 전체 캐시 메모리의 접근시간, 전력소모의 상당 부분을 차지할 수 있다. 특히 큰 용량의 캐시의 경우, 워드라인의 길이가 길어져서, 접근시간과 전력소모에 큰 손실이 발생하게 된다.In the case of a word line, when an address to be accessed comes in, it plays a role of supplying power to memory cells of a row corresponding to an address, so that a delay time and power consumption when accessing a word line is shortened Which can account for a significant portion of the consumption. Particularly, in the case of a cache having a large capacity, the length of the word line becomes long, which causes a great loss in access time and power consumption.

또한, 비트라인의 경우, 접근할 주소에 해당하는 열(row)의 메모리 셀들이 워드라인에 의해서 전압이 인가되면, 해당 셀들에 저장된 데이터를 출력하기 위해서 사용되는 wire 이다. 비트라인은 캐시 메모리의 성능 및 전력소모에 상당 부분을 차지한다. 특히, 큰 용량의 캐시의 경우, 비트라인의 길이가 길어지고, 한번에 사용해야 하는 비트라인의 개수도 많아져서, 접근시간과 전력소모에 큰 손실이 발생하게 된다.Also, in the case of a bit line, a memory cell in a row corresponding to an address to be accessed is a wire used for outputting data stored in the corresponding cells when a voltage is applied by the word line. The bit line occupies a significant portion of the performance and power consumption of the cache memory. Particularly, in the case of a cache having a large capacity, the length of the bit line becomes long and the number of bit lines to be used at one time increases, which causes a great loss in access time and power consumption.

기존에 많이 사용되고 있는 3D 기술은 TSV(Through-Silicon-Via) 기반의 3D 집적은, TSV의 크기와 pitch가 너무 크기 때문에, 워드라인과 같은 와이어나 캐시 메모리의 비트라인을 대체할 수 없었다.3D technologies based on Through-Silicon-Via (TSV) have not been able to replace bit lines of wires or cache memories such as word lines because the size and pitch of TSV are too large.

따라서 접근시간과 전력소모에 발생되는 손실을 줄이면서 워드라인과 같은 와이어나 캐시 메모리의 비트라인을 대체할 수 있는 기술에 대한 연구가 필요한 실정이다. Therefore, it is necessary to study the technology that can replace the word line or the bit line of cache memory while reducing the loss caused by access time and power consumption.

본 발명의 목적은 크기와 pitch가 매우 작은 MIV(Monolithic Inter-tier Via)를 사용하여 구성된 수직 워드라인을 통해 캐시 메모리의 성능/전력 효율이 향상된 캐시 메모리를 제공하는 데 있다.An object of the present invention is to provide a cache memory in which performance / power efficiency of a cache memory is improved through a vertical word line formed by using a MIV (Monolithic Inter-tier Via) having a very small size and a small pitch.

본 발명의 목적은 크기와 pitch가 매우 작은 MIV(Monolithic Inter-tier Via)를 사용하여 구성된 수직 비트라인을 통해 캐시 메모리의 성능 및 전력 효율이 향상된 캐시 메모리를 제공하는 데 있다.An object of the present invention is to provide a cache memory having improved performance and power efficiency of a cache memory through a vertical bit line formed by using a monolithic inter-tier via (MIV) having a very small size and a small pitch.

상기 목적을 달성하기 위해 본 발명의 일실시예에 의하면, 복수 개의 레이어가 적층된 모놀리식 3D 집적 기술 기반 캐시 메모리에 있어서, 제1비트라인이 형성된 제1레이어; 상기 제1레이어 위에 적층되고 제2비트라인이 형성된 제2레이어; 및 상기 제1비트라인과 상기 제2비트라인을 수직으로 연결하는 수직 워드라인을 포함하는 캐시 메모리가 개시된다.According to an aspect of the present invention, there is provided a cache memory based on a monolithic 3D integrated technology in which a plurality of layers are stacked, comprising: a first layer in which a first bit line is formed; A second layer overlying the first layer and having a second bit line formed therein; And a vertical word line vertically connecting the first bit line and the second bit line.

상기 목적을 달성하기 위해 본 발명의 일실시예에 의하면, 복수 개의 레이어가 적층된 모놀리식 3D 집적 기술 기반 캐시 메모리에 있어서, 제1워드라인이 형성된 제1레이어; 상기 제1레이어 위에 적층되고 제2워드라인이 형성된 제2레이어; 및 상기 제1워드라인과 상기 제2워드라인을 수직으로 연결하는 수직 비트라인을 포함하는 캐시 메모리가 개시된다.According to an aspect of the present invention, there is provided a cache memory based on a monolithic 3D integrated technology in which a plurality of layers are stacked, comprising: a first layer formed with a first word line; A second layer formed on the first layer and having a second word line formed thereon; And a vertical bit line vertically connecting the first word line and the second word line.

본 발명의 일실시예에 의한 캐시 메모리는 Monolithic Inter-tier Via(MIV)를 워드라인으로 사용함으로써, 여러 개의 MIV로 수직 워드라인을 구성할 수 있다. 에에 따라, 캐시 메모리의 접근 시간 및 전력소모를 대폭 절감시킬 수 있다. The cache memory according to an exemplary embodiment of the present invention can configure a vertical word line with a plurality of MIVs by using a monolithic inter-tier Via (MIV) as a word line. The access time and power consumption of the cache memory can be greatly reduced.

본 발명의 일실시예에 의한 캐시 메모리는 Monolithic Inter-tier Via (MIV)를 수직 비트라인으로 사용함으로써, 기존의 wire 보다 훨씬 짧은 MIV로 수직 비트라인을 구성할 수 있다. 에에 따라, 캐시 메모리의 접근 시간 및 전력소모를 대폭 절감시킬 수 있다. The cache memory according to an exemplary embodiment of the present invention uses a monolithic inter-tier Via (MIV) as a vertical bit line, thereby forming a vertical bit line with a MIV much shorter than a conventional wire. The access time and power consumption of the cache memory can be greatly reduced.

도 1은 본 발명의 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리를 나타낸다.
도 2는 도 1에 도시된 캐시 메모리의 접근 과정을 나타내는 순서도이다.
도 3은 본 발명의 또 다른 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리를 나타낸다.
도 4는 도 3에 도시된 캐시 메모리의 접근 과정을 나타내는 순서도이다.
도 5는 본 발명의 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리와 기존의 캐시 메모리와의 접근 시간을 비교한 그래프이다.
도 6은 본 발명의 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리와 기존의 캐시 메모리와의 성능을 비교한 그래프이다.Figure 1 illustrates a monolithic 3D integrated technology based cache memory in accordance with one embodiment of the present invention.
FIG. 2 is a flowchart illustrating an access procedure of the cache memory shown in FIG. 1. FIG.
Figure 3 illustrates a monolithic 3D integrated technology based cache memory in accordance with another embodiment of the present invention.
FIG. 4 is a flowchart illustrating a process of accessing the cache memory shown in FIG.
FIG. 5 is a graph comparing access times of a monolithic 3D integrated technology based cache memory and an existing cache memory according to an embodiment of the present invention.
6 is a graph comparing the performance of a monolithic 3D integrated technology based cache memory and an existing cache memory according to an embodiment of the present invention.

이하, 본 발명의 일실시예와 관련된 캐시 메모리 및 캐시 메모리의 접근 방법에 대해 도면을 참조하여 설명하도록 하겠다. Hereinafter, an approach of a cache memory and a cache memory according to an embodiment of the present invention will be described with reference to the drawings.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.As used herein, the singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. In this specification, the terms "comprising ", or" comprising "and the like should not be construed as necessarily including the various elements or steps described in the specification, Or may be further comprised of additional components or steps.

이하, MIV(Monolithic Inter-tier Via)를 수직 워드라인으로 사용하는 캐시 메모리 구조를 M3D 수직 워드라인 캐시메모리(M3D Vertical Wordline Cache)로 지칭하기로 한다. 또한, MIV를 수직 비트라인으로 사용하는 캐시 메모리 구조를 M3D 수직 비트라인 캐시메모리(M3D Vertical Bitline Cache)로 지칭하기로 한다.Hereinafter, a cache memory structure using a MOL (Monolithic Inter-tier Via) as a vertical word line will be referred to as an M3D Vertical Wordline Cache. In addition, a cache memory structure using MIV as a vertical bit line will be referred to as an M3D vertical bit line cache memory (M3D Vertical Bitline Cache).

도 1은 본 발명의 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리를 나타내고, 도 2는 도 1에 도시된 캐시 메모리의 접근 과정을 나타내는 순서도이다. FIG. 1 shows a monolithic 3D integrated technology based cache memory according to an embodiment of the present invention, and FIG. 2 is a flowchart showing a process of accessing the cache memory shown in FIG.

도시된 바와 같이, 캐시 메모리(100)는 디코더(110), 워드라인 드라이버(120), 수직 워드라인(130), 비트라인(140), 모놀로식 인터티어 비아(Monolithic Inter-tier Via, MIV)(150), 신호증폭기(sense amp)(160), 아웃풋 드라이버(170) 및 글로벌 워드라인(180)을 포함할 수 있다. 상기 캐시 메모리(100)는 복수 개의 레이어(layer)가 적층된 구조의 M3D 수직 워드라인 캐시 메모리이다. 상기 캐시 메모리(100)는 각 layer에는 비트라인(140)이 형성되어 있다. 상기 캐시 메모리(100)는 MIV로 수직 워드라인(130)을 구성하고, 최하단 레이어(layer)에서 글로벌 워드라인(180)을 통해 수직 워드라인(130)과 연결된 메모리 셀을 접근할 수 있다.As shown, the cache memory 100 includes a decoder 110, a word line driver 120, a vertical word line 130, a bit line 140, a Monolithic Inter-tier Via (MIV) A sense amplifier 160, an output driver 170, and a global word line 180. In one embodiment, The cache memory 100 is an M3D vertical word line cache memory having a structure in which a plurality of layers are stacked. In the cache memory 100, a bit line 140 is formed in each layer. The cache memory 100 may configure a vertical word line 130 with MIV and access a memory cell connected to the vertical word line 130 via a global word line 180 at the lowest layer.

이하, 상기 캐시 메모리(100)에 접근 과정에 대해 도 2를 통해 설명하도록 하겠다.Hereinafter, the process of accessing the cache memory 100 will be described with reference to FIG.

디코더(110)는 입력된 주소를 수신하여 해석할 수 있다(S210). The decoder 110 may receive and interpret the input address (S210).

상기 워드라인 드라이버(120)는 해석된 주소에 해당하는 글로벌 워드라인(180)에 전압을 인가한다(S220). 상기 글로벌 워드라인(180)은 최하단 레이어에 위치하여, 수직 워드라인(130)과는 수직하게 연결되어 있다. The word line driver 120 applies a voltage to the global word line 180 corresponding to the interpreted address (S220). The global word line 180 is located at the lowest layer and is connected perpendicularly to the vertical word line 130.

상기 글로벌 워드라인(180)에 전압이 인가되면, 상기 전압이 인가된 글로벌 워드라인(180)에 연결된 수직 워드라인(130)들에게 전압이 인가되어, 이와 연결된 메모리 셀들은 접근이 가능하다(S230).When a voltage is applied to the global word line 180, a voltage is applied to the vertical word lines 130 connected to the global word line 180 to which the voltage is applied, and the memory cells connected thereto are accessible (S230 ).

각 레이어에서 wire로 구성된 비트라인(140)을 통해서 해당 수직 워드라인(130)에 연결된 셀에서 데이터가 신호증폭기(sense amp)(160)로 전달된다(S240).Data is transferred to a sense amplifier 160 in a cell connected to the corresponding vertical word line 130 through a bit line 140 formed by wires in each layer (S240).

각 레이어의 신호증폭기(160)에 도착한 데이터는 MIV(150)를 통해 맨 아래 레이어의 아웃풋(output) 드라이버(170)로 데이터를 전달한다(S250). 이 경우, 데이터를 전달하기 위한 MIV(150)는 공유되지 않고, 각 레이어의 신호증폭기(160)가 전용의 MIV를 사용한다.The data arriving at the signal amplifier 160 of each layer transfers data to the output driver 170 of the lower layer through the MIV 150 (S250). In this case, the MIV 150 for transmitting data is not shared, and the signal amplifier 160 of each layer uses a dedicated MIV.

아웃풋 드라이버(170)는 태그 매치의 결과로 나온 way-select signal을 받아, 각 레이어에서 받은 데이터들 중 way-select signal에 일치하는 데이터를 선택하여, 캐시 메모리(100) 밖으로 내보낼 수 있다(S260). The output driver 170 receives a way-select signal as a result of the tag match, selects data matching the way-select signal among the data received from each layer, and outputs the data to the cache memory 100 (S260) .

도 3은 본 발명의 또 다른 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리를 나타내고, 도 4는 도 3에 도시된 캐시 메모리의 접근 과정을 나타내는 순서도이다.FIG. 3 shows a monolithic 3D integrated technology based cache memory according to another embodiment of the present invention, and FIG. 4 is a flowchart showing an approach process of the cache memory shown in FIG.

도시된 바와 같이, 캐시 메모리(300)는 디코더(310), 모놀로식 인터티어 비아(Monolithic Inter-tier Via, MIV)(320), 워드라인 드라이버(330), 수직 비트라인(340), 글로벌 비트라인(350), 신호증폭기(sense amp)(360), 아웃풋 드라이버(370) 및 워드라인(380)을 포함할 수 있다. 상기 캐시 메모리(300)는 복수 개의 레이어(layer)가 적층된 구조의 M3D 수직 비트라인 캐시 메모리이다. 상기 캐시 메모리(300)는 각 layer에는 워드라인(380)이 형성되어 있다. 상기 캐시 메모리(100)는 MIV로 수직 비트라인(340)을 구성하고, 최하단 레이어(layer)에서 글로벌 비트라인(350)을 통해 데이터를 아웃풋 드라이버(output driver)(370)로 전달할 수 있는 구조로 이루어져 있다. As shown, the cache memory 300 includes a decoder 310, a Monolithic Inter-tier Via (MIV) 320, a word line driver 330, a vertical bit line 340, A bit line 350, a sense amplifier 360, an output driver 370, and a word line 380. The cache memory 300 is an M3D vertical bit line cache memory having a structure in which a plurality of layers are stacked. A word line 380 is formed in each layer of the cache memory 300. The cache memory 100 has a structure in which a vertical bit line 340 is configured with MIV and data can be transferred to an output driver 370 through a global bit line 350 at a lowest layer consist of.

이하, 상기 캐시 메모리(300)에 접근 과정에 대해 도 2를 통해 설명하도록 하겠다.Hereinafter, the process of accessing the cache memory 300 will be described with reference to FIG.

디코더(110)는 입력된 주소를 수신하여 해석할 수 있다(S410). The decoder 110 may receive and interpret the input address (S410).

워드라인 드라이버(330)가 해석된 주소에 해당하는 워드라인에 전압을 인가할 수 있다(S420). 기존의 2D구조에서는 맨 아래층에만 워드라인이 있으므로 워드라인 드라이버가 맨 아래층에만 존재하지만, 상기 캐시 메모리(300)는 각 레이어에 있는 워드라인(380) 중 하나에 전압을 인가해주기 위해서 각 레이어마다 워드라인 드라이버(330)를 필요로 한다. 따라서, 디코더(310)에서 해석된 주소에 따라서, 맨 아래 레이어가 아닌 다른 레이어에 존재하는 워드라인 드라이버로 주소를 전달해야 하는 경우, MIV(320)를 통해서 주소를 전달한다. 이 때, 각 워드라인 드라이버에 연결된 워드라인의 개수는 기존의 2D 캐시 구조의 워드라인 드라이버에 연결된 워드라인 개수보다 적기 때문에, 워드라인 드라이버를 각 레이어에 배치하는 것에 대한 오버헤드는 크지 않다.The word line driver 330 may apply a voltage to the word line corresponding to the analyzed address (S420). In the conventional 2D structure, the word line driver exists only in the bottom layer because there is only a word line in the bottom layer. However, in order to apply a voltage to one of the word lines 380 in each layer, Line driver 330 is required. Accordingly, when an address is to be transferred to a word line driver existing in a layer other than the bottom layer according to the address interpreted by the decoder 310, the address is transferred through the MIV 320. At this time, since the number of word lines connected to each word line driver is smaller than the number of word lines connected to the word line driver of the existing 2D cache structure, the overhead of placing the word line driver in each layer is not large.

워드라인 드라이버(330)에 의해서 해석된 주소에 해당하는 열 (row)의 워드라인(180)에 전압이 인가되어, 이와 연결된 메모리 셀들의 접근이 가능하다(S430). A voltage is applied to the word line 180 of a row corresponding to the address interpreted by the word line driver 330 so that the memory cells connected thereto can be accessed at step S430.

MIV로 구성된 수직 비트라인(340)을 통해서 해당 워드라인에 연결된 셀에서 데이터가 맨 아래 레이어에 있는 글로벌 비트라인(350)으로 전달된다(S440).In a cell connected to the corresponding word line through the vertical bit line 340 formed of MIV, data is transferred to the global bit line 350 at the bottom layer (S440).

글로벌 비트라인(350)을 통해, 데이터가 신호증폭기(sense amp)(360) 및 아웃풋 드라이버(370)에 전달된다(S450). Through the global bit line 350, data is transferred to the signal amplifier (sense amp) 360 and the output driver 370 (S450).

아웃풋 드라이버(370)는 태그 매치의 결과로 나온 way-select signal을 받아, 글로벌 비트라인(350)을 통해 전달받은 데이터들 중 way-select signal에 일치하는 데이터를 선택하여, 캐시 메모리(100) 밖으로 내보낼 수 있다(S460).The output driver 370 receives the way-select signal resulting from the tag match, selects data corresponding to the way-select signal among the data transmitted through the global bit line 350, (S460).

도 5는 본 발명의 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리와 기존의 캐시 메모리와의 접근 시간을 비교한 그래프이다.FIG. 5 is a graph comparing access times of a monolithic 3D integrated technology based cache memory and an existing cache memory according to an embodiment of the present invention.

도시된 그래프에서 2D는 기존의 2D 구조의 캐시 메모리이고, TSV-3D는 TSV(Through-Silicon-Via) 기반의 3D 직접 기술에 의해 제작된 캐시 메모리이고, M3D Vertical Routing은 뱅크만 3D로 연결된 캐시 메모리이다. 그리고 M3D-VWL은 본 발명의 일실시예 의한 M3D 수직 워드라인 캐시메모리이고, M3D-VBL은 본 발명의 일실시예 의한 M3D 수직 비트라인 캐시메모리이다. 도면을 통해 본 발명의 일실시예의 의한 M3D-VWL이나 M3D-VBL이 기존의 캐시 메모리에 비해 현저하게 Access latency가 감소되었음을 확인할 수 있다.In the graph, 2D is a cache memory of a conventional 2D structure, TSV-3D is a cache memory manufactured by 3D direct technology based on TSV (Through-Silicon-Via), and M3D Vertical Routing is a cache Memory. And M3D-VWL is an M3D vertical word line cache memory according to an embodiment of the present invention, and M3D-VBL is an M3D vertical bit line cache memory according to an embodiment of the present invention. It can be seen from the drawings that the access latency of the M3D-VWL or M3D-VBL according to an embodiment of the present invention is significantly reduced as compared with the conventional cache memory.

도 6은 본 발명의 일실시예와 관련된 모놀리식 3D 집적 기술 기반 캐시 메모리와 기존의 캐시 메모리와의 성능을 비교한 그래프이다.6 is a graph comparing the performance of a monolithic 3D integrated technology based cache memory and an existing cache memory according to an embodiment of the present invention.

도시된 그래프는 M3D-VWL의 성능과 기존 기술인 2D와 TSV-3D의 성능을 비교한 그래프이다. 도면을 통해, 본 발명의 일실시예의 의한 M3D-VWL의 성능이 기존의 캐시 메모리에 비해 우수함을 확인할 수 있다.The graph shown is a graph comparing the performance of M3D-VWL and the performance of 2D and TSV-3D. It can be seen from the figure that the performance of the M3D-VWL according to an embodiment of the present invention is superior to that of the conventional cache memory.

전술한 바와 같이, 본 발명의 일실시예에 의한 M3D 수직 워드라인 캐시 메모리는, 캐시 메모리 셀들을 3차원으로 적층함에 따라, 캐시 면적이 감소하여, 맨 아래 레이어에서 주소 및 데이터를 routing 하는데 소모되는 wire의 길이를 대폭 줄일 수 있다. 또한, 기존에 워드라인은 wire로 구성되어서, 이로 인한 성능/전력 오버헤드가 매우 크지만, MIV로 수직 워드라인을 구성함에 따라 성능/전력을 대폭 향상시킬 수 있다. 왜냐하면 wire 길이보다 MIV의 길이가 현저히 짧기 때문이다. As described above, the M3D vertical word line cache memory according to an exemplary embodiment of the present invention reduces the cache area by stacking cache memory cells in three dimensions, and is consumed for routing addresses and data in the lower layer The length of the wire can be greatly reduced. In addition, the conventional word line is composed of a wire, and the performance / power overhead is very large. However, the performance / power can be greatly improved by configuring the vertical word line with MIV. This is because the length of the MIV is much shorter than the wire length.

또한, 본 발명의 일실시예에 의한 M3D 수직 비트라인 캐시는, 캐시 메모리 셀들을 3차원으로 적층함에 따라, 캐시 면적이 감소하여, 맨 아래층에서 주소 및 데이터를 routing 하는데 소모되는 wire 의 길이를 대폭 줄일 수 있다. 또한, 기존에 비트라인은 wire로 구성되어서 이로 인한 성능/전력 오버헤드가 매우 크지만, MIV로 수직 비트라인을 구성함에 따라 성능/전력을 대폭 향상시킬 수 있다. 왜냐하면 wire 길이보다 MIV의 길이가 현저히 짧기 때문이다.In addition, the M3D vertical bit line cache according to an embodiment of the present invention reduces the cache area by stacking the cache memory cells three-dimensionally, so that the length of the wire consumed for routing addresses and data in the bottom layer is widened Can be reduced. Also, since the bit line is composed of a wire, the performance / power overhead is very large. However, the performance / power can be greatly improved by configuring the vertical bit line with MIV. This is because the length of the MIV is much shorter than the wire length.

상술한 캐시 메모리의 접근 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터로 판독 가능한 기록 매체에 기록될 수 있다. 이때, 컴퓨터로 판독 가능한 기록매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 한편, 기록매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지된 것일 수도 있다.The cache memory access method described above may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable recording medium. At this time, the computer-readable recording medium may include program commands, data files, data structures, and the like, alone or in combination. On the other hand, the program instructions recorded on the recording medium may be those specially designed and configured for the present invention or may be those known to those skilled in the computer software.

컴퓨터로 판독 가능한 기록매체에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM, DVD와 같은 광기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 및 롬(ROM), 램(RAM), 플래시 메모리, SSD (Solid State Drive)와 같은 메모리 저장장치 등 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. The computer-readable recording medium includes a magnetic recording medium such as a magnetic medium such as a hard disk, a floppy disk and a magnetic tape, an optical medium such as a CD-ROM and a DVD, a magnetic disk such as a floppy disk, A hard disk drive, a magneto-optical medium, and a memory device such as a ROM, a RAM, a flash memory, and a solid state drive (SSD).

한편, 이러한 기록매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다.The recording medium may be a transmission medium, such as a light or metal line, a wave guide, or the like, including a carrier wave for transmitting a signal designating a program command, a data structure, and the like.

또한, 프로그램 명령에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The program instructions also include machine language code, such as those generated by the compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

상기와 같이 설명된 캐시 메모리 및 캐시 메모리의 접근 방법은 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The above-described approach of the cache memory and the cache memory is not limited to the configuration and method of the above-described embodiments, but the embodiments may be modified so that all or some of the embodiments may be modified Or may be selectively combined.

100, 300: 캐시 메모리
110, 310: 디코더
120, 330: 워드라인 드라이버
130: 수직 워드라인
140: 비트라인
150, 320: 모놀로식 인터티어 비아(Monolithic Inter-tier Via, MIV
160, 360: 신호증폭기
170, 370: 아웃풋 드라이버
180: 글로벌 워드라인
380: 워드라인100, 300: Cache memory
110, 310: decoder
120, 330: Word line driver
130: vertical word line
140: bit line
150, 320: Monolithic Inter-tier Via, MIV
160, 360: Signal Amplifier
170, 370: Output Driver
180: Global Word Line
380: Word line

Claims (5)

복수 개의 레이어가 적층된 모놀리식 3D 집적 기술 기반 캐시 메모리에 있어서,
제1워드라인이 형성된 제1레이어;
상기 제1레이어 위에 적층되고 제2워드라인이 형성된 제2레이어; 및
상기 제1워드라인과 상기 제2워드라인을 수직으로 연결하는 수직 비트라인을 포함하는 것을 특징으로 하는 캐시 메모리.1. A cache memory based on a monolithic 3D integrated technology in which a plurality of layers are stacked,
A first layer in which a first word line is formed;
A second layer formed on the first layer and having a second word line formed thereon; And
And a vertical bit line vertically connecting the first word line and the second word line. 제1항에 있어서, 상기 캐시 메모리는
상기 복수 개의 레이어 중 최하단 레이어에 수평으로 형성된 글로벌 비트라인을 더 포함하는 것을 특징으로 하는 캐시 메모리. 2. The apparatus of claim 1, wherein the cache memory
And a global bit line formed horizontally in a bottom layer of the plurality of layers. 제2항에 있어서, 상기 캐시 메모리는
상기 복수 개의 레이어마다 각각 대응되게 연결되어 있는 워드라인 드라이버를 더 포함하는 것을 특징으로 하는 캐시 메모리. 3. The apparatus of claim 2, wherein the cache memory
Further comprising a word line driver connected to each of the plurality of layers in correspondence with each other. 제2항에 있어서,
상기 수직 비트라인과 상기 글로벌 비트라인은 수직으로 연결되어 있는 것을 특징으로 하는 캐시 메모리.3. The method of claim 2,
Wherein the vertical bit line and the global bit line are vertically connected. 제2항에 있어서, 상기 수직 비트라인은
모놀로식 인터티어 비아(Monolithic Inter-tier Via, MIV)로 구성된 것을 특징으로 하는 캐시 메모리. 3. The method of claim 2, wherein the vertical bit line
And a monolithic inter-tier via (MIV).
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