KR20180090688A

KR20180090688A - 폴라 코딩을 이용한 신호 송수신 방법 및 장치

Info

Publication number: KR20180090688A
Application number: KR1020170015842A
Authority: KR
Inventors: 장민; 김경중; 김재열; 명세호; 안석기; 정홍실
Original assignee: 삼성전자주식회사
Priority date: 2017-02-03
Filing date: 2017-02-03
Publication date: 2018-08-13
Also published as: US10944506B2; KR102635532B1; WO2018143717A1; US20200028615A1

Abstract

본 개시는 4G 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 통신 시스템을 IoT 기술과 융합하는 통신 기법 및 그 시스템에 관한 것이다. 본 개시는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스 (예를 들어, 스마트 홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 헬스 케어, 디지털 교육, 소매업, 보안 및 안전 관련 서비스 등)에 적용될 수 있다. 본 명세서의 일 실시 예에 따르는 통신 시스템의 송신기에서 신호 송신 방법은 모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 결정하는 단계; 정보 비트에 대응하는 폴라 코드 시퀀스를 적용하는 단계; 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 코드 워드를 생성하는 단계; 및 상기 생성된 코드워드를 전송하는 단계를 포함한다.

Description

폴라 코딩을 이용한 신호 송수신 방법 및 장치 {Method and apparatus for transmitting and receiving a signal using polar coding in a communication system}

본 명세서의 실시 예는 오류 정정 부호(error-correcting codes)를 적용한 신호의 송수신 방법 및 장치에 관한 것이다. 보다 구체적으로 폴라코딩의 부호화 및 복호화와 관련된 방법 및 장치에 관한 것이다.

4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 이후의 시스템이라 불리어지고 있다. 높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO: FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다. 또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다. 이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(non orthogonal multiple access), 및SCMA(sparse code multiple access) 등이 개발되고 있다.

한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고 받아 처리하는 IoT(Internet of Things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터(Big data) 처리 기술 등이 IoT 기술에 결합된 IoE (Internet of Everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소 들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT(Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT(information technology)기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.

이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 5G 통신 기술인 빔 포밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 액세스 네트워크(cloud RAN)가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.

이와 같은 새로운 통신 시스템에서 보다 성능이 향상된 오류 정정 부호를 적용한 부호화 및 복호화 방법이 요구된다.

본 명세서의 실시 예는 상기한 문제점을 해결하기 위한 것으로 통신 시스템에서 오류 정정 부호를 사용한 부호화 및 복호화의 방법 및 장치를 제공하는 것을 목적으로 한다. 보다 구체적으로 본 명세서의 실시 예는 폴라 코드를 사용한 부호화 및 복호화 방법 및 장치를 제공하는 것을 목적으로 한다. 반복 기반의 rate-matching 과 비교했을 때, 동일한 혹은 거의 비슷한 복호 복잡도, 지연으로 더 우수한 오류-정정 성능을 갖는 Polar code 부호화/복호화 방법을 제공하는 것을 목적으로 한다. 또한 천공/단축 기반의 rate-matching 과 비교했을 때, 동일한 혹은 거의 비슷한 오류-정정 성능을 제공하면서도 복호 복잡도, 지연을 현저히 낮추는 Polar code 부호화/복호화 방법을 제공하는 것을 목적으로 한다.

상술한 과제를 달성하기 위하여, 본 명세서의 일 실시 예에 따르는 통신 시스템의 송신기에서 신호 송신 방법은 모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 결정하는 단계; 정보 비트에 대응하는 폴라 코드 시퀀스를 적용하는 단계; 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 코드 워드를 생성하는 단계; 및 상기 생성된 코드워드를 전송하는 단계를 포함한다.

본 명세서의 다른 실시 예에 따르는 통신 시스템의 수신기의 신호 수신 방법은 송신기로부터 인코딩된 코드워드 정보를 수신하는 단계; 모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 획득하는 단계; 및 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 수신된 코드워드를 복호하는 단계를 포함하며, 상기 생성된 코드워드는 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 것을 특징으로 한다.

본 명세서의 다른 실시 예에 따르는 통신 시스템의 송신기는 신호를 송수신하는 송수신부; 및 상기 송수신부를 제어하고, 모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 결정하고, 정보 비트에 대응하는 폴라 코드 시퀀스를 적용하고, 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 코드 워드를 생성하고, 상기 생성된 코드워드를 전송하는 제어부를 포함한다.

본 명세서의 또 다른 실시 예에 따르는 통신 시스템의 수신기는 신호를 송수신하는 송수신부; 및 상기 송수신부를 제어하고, 송신기로부터 인코딩된 코드워드 정보를 수신하고, 모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 획득하고, 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 수신된 코드워드를 복호하는 제어부를 포함하고, 상기 생성된 코드워드는 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 것을 특징으로 한다.

본 명세서의 실시 예에 따르면 오류 정정이 가능한 부호화 및 복호화 방법 및 장치가 제공된다. 보다 구체적으로 본 명세서의 실시 예에 따른 부호화 및 복호화를 적용할 경우 오류 정정을 통한 복원 가능성이 보다 증가하며, 실질적인 채널 용량의 확대를 가지고 올 수 있다.

도 1은 본 명세서의 실시 예에 따른 폴라 코드(polar code)를 적용한 부호화 방법을 설명한 도면이다.
도 2는 본 명세서의 실시 예에 따른 폴라 코드의 일 구조를 나타낸 도면이다.
도 3은 본 명세서의 실시 예에 따른 폴라 코드의 다른 구조를 나타낸 도면이다.
도 4는 본 명세서의 실시 예에 따른 폴라 코드를 적용하기 위한 그래프의 구성 요소를 나타낸 도면이다.
도 5는 본 명세서의 실시 예에 따른 천공/단축 기반 레이트 매칭(rate-matching) 방법을 나타낸 도면이다.
도 6은 본 명세서의 실시 예에 따른 반복 기반 레이트 매칭 방법을 나타낸 도면이다.
도 7은 본 명세서의 실시 예에 따른 복호화를 위한 방법을 설명하기 위한 도면이다.
도 8은 본 명세서의 실시 예에 따른 폴라 코드를 이용한 복호 스케줄링을 나타낸 도면이다.
도 9는 본 명세서의 일 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드의 구성을 나타낸 도면이다.
도 10은 본 명세서의 다른 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드의 구성을 나타낸 도면이다.
도 11은 본 명세서의 일 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 도면이다.
도 12는 본 명세서의 일 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 다른 도면이다.
도 13은 본 명세서의 다른 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 도면이다.
도 14는 본 명세서의 다른 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 다른 도면이다.
도 15는 본 명세서의 실시 예에 따른 부호화 과정을 포함하는 송신기의 동작을 나타낸 도면이다.
도 16은 본 명세서의 제1실시 예에 따른 부호화 방법을 나타낸 도면이다.
도 17은 본 명세서의 제2실시 예에 따른 부호화 방법을 나타낸 도면이다.
도 18은 본 명세서의 제3실시 예에 따른 부호화 방법을 나타낸 도면이다.
도 19는 본 명세서의 제4실시 예에 따른 부호화 방법을 나타낸 도면이다.
도 20은 본 명세서의 복호화 과정을 포함하는 수신기의 동작을 나타낸 도면이다.
도 21은 본 명세서의 일 실시 예에 따른 부호화 과정을 나타낸 도면이다.
도 22는 본 명세서의 다른 실시 예에 따른 부호화 과정을 나타낸 도면이다.
도 23은 본 명세서의 일 실시 예에 따른 복호 과정을 나타낸 도면이다.
도 24는 본 명세서의 일 실시 예에 따른 복호 스케줄링 과장을 나타낸 도면이다.
도 25는 본 명세서의 송신기를 나타낸 도면이다.
도 26은 본 명세서의 수신기를 나타낸 도면이다.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이 때, 처리 흐름도 도면들의 각 블록과 흐름도 도면들의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 이해할 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 블록(들)에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.

또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.

이 때, 본 실시 예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.

폴라 코드(Polar code)는 오류 정정 부호로 낮은 부호화 성능 및 낮은 복잡도를 가지면서 일정 수준 이상의 성능을 가질 수 있다. 또한 폴라 코드의 경우 모든 binary discrete memoryless channels 에서 데이터 전송 한계인 채널 용량 (channel capacity) 을 달성할 수 있는 코드이다. 또한 폴라 코드는 다른 채널 용량 근접 부호인 터보 코드(Turbo code), LDPC (low-density parity-check) code와 유사한 성능을 가지며, 폴라 코드의 경우 상기 다른 부호들 대비 짧은 길이의 부호를 전송할 때 성능 이점을 가질 수 있다. 따라서 통신 시스템 전반에서 폴라 코드를 적용한 신호 송수신을 수행할 수 있으며, 보다 구체적으로 일정 길이 이하의 제어 정보를 전송하는 용도로 폴라 코드를 사용을 고려할 수 있다.

또한 폴라 코드는 binary discrete memoryless channel (B-DMC) 가정 하에 채널양극화(channel polarization)이라는 현상을 기반으로 정의될 수 있는 오류 정정 부호이다. 이와 같은 폴라 코드를 적용할 경우 각 비트는 독립적이고 통계적으로 동일한 특성을 갖는 채널 W를 할 수 있다. 이 때 각 채널의 채널 용량을 0≤C(W)≤1 라고 하면, 이는 어떤 한 비트를 채널을 통해 전송했을 때 이론적으로 C(W) 비트만큼 정보 전달이 가능하다. 아무런 동작 없이 N개의 비트를 B-DMC를 통해 전송하는 경우, 각 비트가 전송되는 채널은 모두 C(W) 의 채널 용량을 가지며, 총 N×C(W) 비트만큼의 정보가 이론적으로는 전달될 수 있다. Channel polarization의 기본적인 개념은 N개의 비트가 통과하는 채널들을 결합하고 (channel combining), 분리하는 (channel splitting) 동작을 수행하여 특정 비율의 비트가 겪는 결과적인 채널 (effective channel) 의 채널 용량은 1에 가까운 값이 되고, 남은 비트가 겪는 결과적인 채널의 채널 용량은 0에 가까운 값이 되도록 조절할 수 있다. 이와 같이 Polar code를 간단하게 개념적으로 설명하면, channel polarization 후 채널 용량이 높은 채널로 정보 비트를 전송하고 채널 용량이 낮은 채널에는 정보 비트를 싣지 않고 특정 값으로 고정하는 방법으로 전송 효과를 최대화 할 수 있다.

도 1은 본 명세서의 실시 예에 따른 폴라 코드(polar code)를 적용한 부호화 방법을 설명한 도면이다.

도 1을 참조하면 polar 코드를 적용한 부호화 과정이 개시될 수 있다.

통신 시스템에서 전송하고자 하는 정보 비트의 길이를

라고 하고, 채널을 통해 전송하는 비트의 길이를

이라고 하자. 이 경우 부호율은

로 정의될 수 있다. Polar code의 부호화는 서로 다른 비트들이 전송되는 B-DMC 채널을 결합하는 과정으로 볼 수 있다.

단계 110에서 부호화기는 전송하기 위한 information bit와 frozen bit 배치할 수 있다.

단계 120에서 부호화기는 생성 행렬 (generator matrix) 연산을 통한 부호화를 진행할 수 있다.

단계 130에서 부호화기는 rate-matching을 통해 실제 전송되는 비트를 결정할 수 있다.

이와 같이 부호화기는 송신하고자 하는 정보 비트 (information bit)와 프로즌 비트를 배치할 수 있다. 보다 구체적으로 전송하고자 하는 길이

의 정보 비트 (information bit) 벡터를

와 길이

개의 frozen bits를 추가하여 길이

비트 벡터

를 만들 수 있다. 이 때 frozen bit는 부호화기와 복호기 사이에 약속된 값을 갖는 비트로 0을 사용할 수 있으나 이에 제한되지 않는다. 실시 예에서 상기

은 부호화 및 복호화가 진행되는 모부호 (mother code) 의 크기를 의미하며,

보다 큰 임의의 2의 거듭제곱

으로 결정된다.

는 보통

으로 결정되지만

보다 크다는 것 이외의 제약은 없다.

또한 실시 예에서 Polar code의 성능은 위의 과정에서 frozen bits 와 information bits 를

상에 어떻게 배치하느냐에 의해 결정된다. 앞서 설명한 바와 같이 channel polarization이 되면

벡터의 일부는 매우 좋은 채널을 통해 전송된 것과 같고, 남은 일부 비트는 매우 좋지 않은 채널을 통해 전송된 것과 같게 된다. 각 비트가 겪는 채널을 polarized sub-channel이라고 하며, 각 sub-channel의 channel polarization 후 채널 용량, 혹은 이에 준하는 측정치 (metric) 은 density evolution 등의 기법으로 얻을 수 있다. 이러한 측정값을 기반으로 성능 최적화를 위해 information bit, frozen bit 를 벡터

상 어떻게 배치할지 결정할 수 있다.

이 때, rate-matching 단계의 천공 (puncturing) 혹은 단축 (shortening) 으로 인해 일부 sub-channel은 측정치에 상관없이 강제로 frozen bit이 될 수 있다. 이러한 frozen bit (혹은 information bit) 의 순서를 시퀀스로 기록하여 사용하는데, 이 시퀀스를 Polar code 시퀀스라고 일컫는다.

위와 같이 벡터

가 주어졌을 때 Polar code의 부호화를 통해 벡터

를 얻는다. 벡터

는 동일한 길이

를 가지며, 다음과 같은 식을 만족하도록 계산될 수 있다.

는 길이

를 갖는 Polar code의 generator matrix이다. Polar code의 generator matrix는

로 결정 될 수 있으나, 조금 더 단순한 형태인

로 결정될 수도 있다. 여기서

는 기본

행렬

의

횟수만큼의 Kronecker power 라는 연산으로 계산된 행렬이다. 예를 들어

,

은 아래와 같이 계산된다.

위에서 언급한 두 generator matrix의 차이점은

행렬 곱셈의 여부이다. 행렬

은 길이

에 대한 비트 반전을 수행하는 행렬이다. 예를 들어

은

과 같은 비트 벡터와 곱해져 비트 순서가 뒤바뀐

비트 벡터를 산출할 수 있다. 따라서 두 generator matrix 의 차이는 결과물을 비트 역순 (bit-reversal) 으로 다시 배치하느냐 하지 않느냐의 차이이다. 본 명세서에서는 생성 행렬이

로 주어졌을 때를 가정하여 설명하나 반드시 이에 제한되지 않으며, 경우에 따라 별도의 설명이 필요한 경우,

의 경우를 추가적으로 설명할 수 있다.

도 2는 본 명세서의 실시 예에 따른 폴라 코드의 일 구조를 나타낸 도면이다.

도 2를 참조하면

, 생성 행렬이

로 주어진 Polar code의 구조가 개시된다. 보다 구체적으로

인 경우

로 주어졌을 때,

와 같은 부호화 과정을 이분 그래프 (bipartite graph) 상에서 표현된다. 이분 그래프를 통한 계산 과정은 각 스테이지(310-340)으로 나타낼 수 있다. 또한 이분 그래프에서 가장 왼편 변수 노드들이 부호화하기 전의 비트 벡터

의 각 비트를 묘사하고 있으며, 가장 오른편의 변수 노드들이 부호화한 뒤의 벡터

를 나타내고 있다.

또한. 이 경우, generator matrix

는 다음과 같다.

실시 예에서 길이

의 Polar code의 이분 그래프는 총

단계 (stage) 의 구조가 반복되는 형태로 구성될 수 있다. 그래프의 각 stage 인덱스는 가장 왼쪽이

(실시 예에서 스테이지 3(340))이고 가장 오른쪽이 스테이지 0(310) 이다. 그래프에서 각 원은 변수 노드 (variable node) 라고 일컬어지며, 비트값 0 혹은 1을 나타낸다. 또한 각 사각형은 연결된 모든 변수 노드 값의 이진 합 (binary sum, modulo-2 sum, XOR) 이 0임을 나타내는 검사 노드 (check node) 이다. Polar code의 부호화와 복호화는 변수 노드와 검사 노드의 이러한 선형 방정식 (linear equation) 관계를 바탕으로 이루어질 수 있다.

이와 같은 이분 그래프 또는 generator matrix를 기반으로 비트 벡터로부터 부호화된 벡터를 생성할 수 있다.

도 3은 본 명세서의 실시 예에 따른 폴라 코드의 다른 구조를 나타낸 도면이다.

도 3을 참조하면,

, 생성 행렬이

로 주어진 Polar code의 구조가 개시된다. 보다 구체적으로 는

인 경우

로 주어졌을 때,

식의 관계와 부호화 과정을 이분 그래프 상에서 표현한 그림이다. 이 경우, generator matrix

는 다음과 같다.

도 3의

에 대한 그래프 또한 도 2의

에 대한 그래프와 대응되는 특징을 가지며, 단지 변수 노드들과 검사 노드들 사이의 연결 형태만 다르다. 위에서 언급한 두가지 다른 형태의 generator matrix, 이분 그래프 중 어떠한 것을 사용하든 부호화와 복호화 과정은 대응되게 진행될 수 있다. 이와 같은 이분 그래프 또는 generator matrix를 기반으로 비트 벡터로부터 부호화된 벡터를 생성할 수 있다.

도 4는 본 명세서의 실시 예에 따른 폴라 코드를 적용하기 위한 그래프의 구성 요소를 나타낸 도면이다.

도 4를 참조하면 폴라 코드 그래프의 기본 구성 요소가 개시된다. 보다 구체적으로 도 2 및 도 3의 그래프는 도 4의 기본 구성 요소들을 포함할 수 있으며, 기본 구성 요소들의 연결된 형태로 이루어 질 수 있다. 실시 예에서 하나의 검사 노드에만 연결된 변수 노드를 단일 패리티-검사 노드 (single parity-check node, SPC node)(410) 라고 하고, 두 검사 노드에 연결된 변수 노드를 반복 노드 (repetition node)(420) 라고 할 수 있다. 실시 예에서 구분된 각 변수 노드들은 복호 시 서로 다른 동작을 수행하게 된다.

부호화 동작은 주어진 Polar code의 generator matrix

와 정보 비트가 포함된 벡터

를 가지고

를 만족하는 벡터

를 계산하는 것을 포함할 수 있다. 이러한 부호화를 구현하는 방법은 여러 가지가 있을 수 있다. 하나의 예로 도 2 및 도 3의 그래프 상에서 stage 단계 별 연산을 통해 부호화하는 방법이 있다. 이 방법을 이용할 때, 위에서 언급한 generator matrix 중 어떠한 것을 사용하든 부호화 과정은 주어진 그래프 상 왼쪽 stage에서 오른쪽 stage 방향으로 이루어 질 수 있다. 먼저 그래프의 가장 왼쪽 변수 노드

개에

벡터의 비트들이 각각 순서대로 대입된다. 각 stage 별로 검사 노드는 연결된 모든 변수 노드의 이진 합이 0인 선형 방정식 관계를 이용하여 왼편의 변수 노드 값으로부터 오른편의 변수 노드 값을 계산한다. 가령 차수 (degree, 노드에 연결된 연결선의 수) 가 3인 검사 노드의 경우 왼쪽의 두 변수 노드 비트값을 XOR 하여 오른쪽의 변수 노드 비트값을 계산할 수 있다. 또한 차수가 2인 검사 노드의 경우 왼쪽의 한 변수 노드 비트값이 그대로 오른쪽의 변수 노드 비트값이 된다. 이러한 과정을 각 단계별로 수행함으로써 가장 오른편인 stage-0 의 변수 노드들에 대응되는 비트 값을 계산할 수 있으며, 이 값이

길이의 벡터

가 된다. 이와 같은 그래프 상의 stage 단계 별 동작으로 부호화를 구현할 경우 최소한의 연산이 수행될 수 있다. 길이

의 그래프는 총

만큼의 stage를 포함할 수 있으며, 각 단계마다

번의 이진-합 연산이 이루어지므로, 총

만큼의 덧셈을 통해 벡터

를 계산할 수 있다. 그리고

수의 덧셈을 1 clock cycle에 동시에 수행한다면, 부호화에 필요한 clock cycles은

이 된다.

또한 위와 같이 부호화된 길이

인 벡터

로부터 실제 전송될 길이

의 부호어 (codeword) 벡터를 만드는 rate-matching 방법은

의 값에 따라 크게 3가지로 나뉠 수 있다.

첫째,

인 경우는

가 그대로 전송된다.

둘째,

인 경우,

벡터에서

개의 비트를 빼고 나머지 비트를 전송한다. 여기서 전송되지 않는 비트는 방법처럼 천공 (puncturing) 될 수도 있고, 알고 있는 비트, 즉 단축 (shortening) 비트로 취급될 수 있다.

벡터 내에서 천공 혹은 단축되는 비트의 위치가 성능에 영향을 미치므로 이를 고려하여 천공/단축할 비트를 결정할 수 있다. 보다 구체적으로 비트 위치에 따라 실질적으로 전송 채널이 성능을 기반으로 천공 및 단축할 비트 중 적어도 하나를 선택할 수 있다.

셋째,

인 경우,

벡터에서

개의 비트를 반복 (repetition) 하여 전송한다. 천공하는 경우와 마찬가지로

벡터 내에서 반복되는 비트의 위치에 따라 성능이 달라지므로 반복할 비트 및 반복될 비트의 위치 역시 이를 고려하여 결정될 수 있다. 이때도 역시 비트 위치에 따라 실질적으로 전송 채널이 성능을 기반으로 반복될 비트 위치를 결정할 수 있다.

도 5는 본 명세서의 실시 예에 따른 천공/단축 기반 레이트 매칭(rate-matching) 방법을 나타낸 도면이다.

도 5를 참조하면

Polar code 에서

전송을 위한 천공/단축 기반 rate-matching 방법이 개시된다. 실시 예에서

,

이며, 이 때

이기 때문에

비트가 천공 혹은 단축될 수 있다. 현 실시 예에서는

벡터의 비트 인덱스가 큰 것부터 시작하여 비트 순서에 따라 비트가 천공된다고 가정할 수 있다. 그러나 이는 실시 예에 따른 일 예일 뿐, 부호화에 따른 실질적 채널 성능을 기반으로 천공될 비트의 위치를 결정할 수 있다. 실시 예의 rate-matching 에서는 부호화를 통해 얻은

에서

(510)를 천공하여 codeword 벡터

를 만들고 이를 전송할 수 있다.

도 6은 본 명세서의 실시 예에 따른 반복 기반 레이트 매칭 방법을 나타낸 도면이다.

도 6을 참조하면

Polar code 에서

전송을 위한 반복 기반 rate-matching 방법이 개시된다. 이는 반복 기반의 rate-matching 예시를 나타낸다. 실시 예에서

,

이며, 이 때

이기 때문에

비트가 반복 전송될 수 있다. 현 실시 예에서는

벡터의 비트 인덱스가 낮은 것부터 시작하여 비트 순서에 따라 비트가 반복 전송된다고 가정할 수 있다. 그러나 이는 실시 예에 따른 일 예일 뿐, 부호화에 따른 실질적 채널 성능을 기반으로 반복될 비트의 위치를 결정할 수 있다. 따라서 rate-matching에서는 부호화를 통해 얻은

에서

(610)을 반복하여, codeword 벡터

를 만들고 이를 전송한다.

Polar code의 복호화 (decoding) 는 부호화 과정을 통해 결합된 채널을 분리하는 과정을 포함할 수 있다. 이와 같은 채널 분리 동작과 함께 channel polarization이 이루어질 수 있다. 이하에서 복호화의 특징에 대해서 간략하게 설명한다.

먼저 채널

를 통과한

벡터의 각 비트에 대한 log-likelihood ratio (LLR) 값을 계산한다.

벡터 중 천공된 비트가 있으면, 그 비트 위치의 LLR 값은 0 이 되고, 단축된 비트가 있다면 그 비트 위치의 LLR 값은 미리 설정된 특정 값이 될 수 있다. 실시 예에서 미리 설정된 특정 값은 각 비트에 대해서 가질 수 있는 LLR 값들 중 상위의 값들과 같이 큰 값일 수 있으며, 이는 실시 예에 따라 다양하게 적용될 수 있다.

벡터 중 반복하여 전송된 비트가 있다면 반복하여 전송된 각각의 비트에 대한 LLR 값을 더하여 반복된 비트의 LLR 값으로 설정할 수 있다. 이러한 계산을 통해 길이

의

벡터 각 비트에 대한 LLR 값을 모두 얻어 도 2 및 도 3의 가장 오른쪽 변수 노드에 대입할 수 있다.

이와 같이 LLR 값이 설정되면, 이후 순차적 제거 (successive-cancellation, SC) 동작으로 복호가 진행될 수 있다. SC 복호 과정에서는

벡터의 각 비트의 값이 하나 하나씩 순차적으로 복호될 수 있고, 복호 후 결정된 비트가 그 다음에 복호될 비트의 값을 계산하는데 이용될 수 있다.

이와 같이 채널로부터 얻은 LLR을 이용하여, SC를 통해

에 LLR을 계산한다. 이 때

가 frozen bit이면, 그 값은 기 설정된 값(일 예로 0)으로 고정되고, 그렇지 않으면 LLR 값을 기반으로 비트 값을 결정할 수 있다. 비트

의 값이 결정되면 채널로부터 얻은 LLR과

의 비트 값을 기반으로

의 LLR을 계산할 수 있다. 즉,

의 LLR값은 채널로부터 얻은 LLR들과

부터

까지 값의 경판정 (hard-decision) 값이 주어졌을 때 계산될 수 있다. 이러한 과정은

의 값을 계산할 때까지 순차적으로 진행된다.

도 7은 본 명세서의 실시 예에 따른 복호화를 위한 방법을 설명하기 위한 도면이다.

도 7을 참조하면, 복호 중 수행되는 f-함수(710)와 g-함수(720)의 동작이 개시된다.

실시 예에서 SC 복호 과정에서는 변수 노드의 종류에 따라 2가지 종류의 연산이 수행된다. 앞서 살펴본 도 4 기본 구성 요소의 단일 패리티-검사 노드에서는 f-함수(710) 연산이, 반복 노드에서는 g-함수(720) 연산이 수행될 수 있다.

- 기본 구성 요소의 두 변수 노드 값 중 어느 하나도 그 비트값이 예측되거나 혹은 결정되지 않은 경우, f-함수 연산(710)을 수행하여 단일 패리티 검사 노드에 대한 LLR 값을 계산한다. 기본 구성 요소의 오른편에서 입력된 두 LLR 값을 위에서부터 순서대로 각각

와

라고 하면, f-함수(710)에 의한 결과 LLR 값

는

으로 계산될 수 있다. 이 연산은 보통 min-sum 이라는 방식으로 근사화한

의 식을 사용하여 계산될 수도 있다.

- 기본 구성 요소 중 단일 패리티 검사 노드에 대한 비트 값이 경판정되어 예측되거나 결정된 경우, g-함수(720) 연산을 통해 반복 노드에 대한 LLR 값을 계산할 수 있다. 기본 구성 요소의 오른편에서 입력된 두 LLR 값을 각각 위에서부터 순서대로

와

라고 하고, 단일 패리티-검사 노드의 예측 혹은 결정된 비트값을

라고 하자. 이 때 반복 노드의 LLR 값

는 g-함수 연산

로 계산될 수 있다.

이와 같은 복호 동작을 참고하면, 길이

의 Polar code에 대한 SC 복호 동작에서는 각각

회의 f-함수(710) 연산과 g-함수(720) 연산이 수행될 수 있다. 그리고 이러한 연산은

의 clock cycles 에 처리될 수 있다. 따라서 복호 복잡도와 지연은 information 비트 수

나 codeword 비트 수

이 아닌 사용되는 모 부호의 크기

에 의해 비례하여 결정될 수 있다.

도 8은 본 명세서의 실시 예에 따른 폴라 코드를 이용한 복호 스케줄링을 나타낸 도면이다.

도 8을 참조하면,

의 Polar code에서 구현된 SC 복호기의 f-함수, g-함수의 스케줄링을 나타낸다. Clock 사이클에 따른 각 스테이지 별 적용되는 함수 및 이에 따른 결과 값들이 도시(800)된다. 우선 스테이지 1의 노드 중 그 값이 결정되지 않은 노드 하나를 선택하여 f 함수 연산을 수행하고(clock 1), 이후 대응되는 스테이지 2의 노드에서 f연산을 수행하고(clock 2), 이후 스테이지 3의 대응되는 노드에서 f 함수 연산을 수행하여(clock 3) 결과값 u₀를 획득할 수 있다. 이후 clock 사이클에 따라 f 함수 연산 및 g 함수 연산을 수행하여 결과 값을 획득할 수 있다.

이와 같이 Polar code의 기본 크기

는 2의 거듭제곱 값을 갖는다. 이에 따라 부호 길이 및 부호율을 조정하는 rate-matching 동작이 수반된다. 만약 전송 비트 수

이

보다 크면 특정 비트가 반복 전송되어야 하는데, 이 경우 반복 비트는 어떠한 부호 이득 (coding gain) 도 제공하지 않기 때문에 오류-정정 성능이 열화될 수 있다. 반면에

이

보다 크면 특정 비트가 천공 혹은 단축되는데 이러한 천공 및 단축은 보통 Polar code 설계 시 고려되지 않은 현상이기 때문에 성능을 열화의 요인이 될 수 있다. 또한 부호 길이

보다 큰

의 모부호를 가지고 복호가 이루어지기 때문에 복호 복잡도와 지연이 커질 수 있다. 따라서 rate-matching 시 수행되는 반복 혹은 천공/단축 이외의 방법을 고려할 수 있다.

본 명세서의 실시 예에서, Polar code 를 이용하여 데이터를 부호화하여 전송하고, 이를 수신하여 복호하는 방법이 개시될 수 있다. 이 때 rate-matching을 위해 추가적인 비트를 삽입하여 rate matching을 수행하는 extended Polar code의 부호화 방법을 고려할 수 있다. 또한 이에 따라 이와 같이 부호화된 extended Polar code의 codeword를 복호화하는 방법도 포함할 수 있다.

이하에서 본 명세서의 실시 예에 따른 extended Polar code를 정의 한다. Extended Polar code는 위에서 설명한 Polar code와 동일한 형태의 그래프를 기반으로 부호어를 생성하되, 그래프의 중간 stage 에 있는 변수 노드의 비트값을 추가적으로 부호어로 전송할 수 있다. 실시 예에서 rate-matching에 따라 선택되는 중간 stage에 있는 변수 노드는 중간 노드 중 어떠한 것이라도 전송될 수 있다. 일 실시 예에서 선택되는 중간 노드는 변수 노드 중에서도 반복 노드를 제외한 단일 패리티 검사 노드 (single parity-check node, SPC node)를 선택할 수 있고, 상기 SPC 노드들을 선택하여 전송함으로써 추가적인 부호 이득 (coding gain) 을 얻을 수 있다. 실시 예에서 SPC 노드들을 추가적으로 선택하는 것을 언급하였으나, 이에 제한되지 않으며, 부호화 이득 및 복호화에 따른 복잡도 중 적어도 하나를 고려하여 반복 노드 및 SPC 노드 중 적어도 하나를 선택하여 전송할 수도 있다. 그러나 이에 제한되지 않으며, 랜덤하게 반복 노드 및 SPC 노드 중 적어도 하나를 선택할 수도 있다.

이하에서 설명하는 도 9 및 도 10은 도 4의 그래프 기본 구성 요소를 바탕으로 bit-reversal을 고려한

의 그래프와 bit-reversal을 고려하지 않은

의 그래프에서 반복 노드와 단일 패리티 검사 노드를 표시한다.

도 9는 본 명세서의 일 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드의 구성을 나타낸 도면이다.

도 9를 참조하면, bit-reversal을 고려한

의 폴라 코딩에서 SPC 노드(910) 및 반복 노드(920)가 개시된다.

도 10은 본 명세서의 다른 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드의 구성을 나타낸 도면이다.

도 10을 참조하면, bit-reversal을 고려하지 않은

의 폴라 코딩에서 SPC 노드(1010) 및 반복 노드(1020)가 개시된다.

이와 같이 bit-reversal에 따라 부호화된 벡터

를 얻을 수 있으며, bit-reversal의 고려 여부에 따라 벡터

를 구성하는 정보는 달라질 수 있으나, 폴라 코딩을 통해 부호화 이득을 얻을 수 있는 측면에서는 동일한 결과를 가진다.

위에서 설명 한 바와 같이 Polar code의 기본 구조는 크기

에 의해서 결정되지만, extended Polar code는 크기

및 확장 깊이 (extension depth)

에 의해 정의 될 수 있다. 실시 예에서 extension depth

는 0보다 크거나 같으며

보다는 작거나 같은 자연수일 수 있다. 표현의 편의 상, 크기

와 depth

를 갖는 extended Polar code를

라고 할 수 있다. 실시 예에서는

의 generator matrix를 다음과 같이 정의할 수 있다.

- Bit-reversal matrix를 고려할 경우:

- Bit-reversal matrix를 고려하지 않는 경우:

상기 기존의 generator matrix 새롭게 추가된 행렬

은 크기가 다른 단위 행렬 (identity matrix) 들로 구성되는 확장 행렬 (extension matrix) 이고,

는 행렬

의 열(column)을 원하는 순서로 배치하는 permutation matrix이다.

확장 행렬

는 기존 Polar code 그래프 내 중간 노드를 전송하기 위해 어떠한 형태로도 정의될 수 있다. 하나의 실시예로 부호 이득을 최대로 달성하기 위해 중간 노드 중 단일 패리티-검사 노드의 비트만을 전송하는 것으로 고려할 경우 Extension depth 값

에 따라 확장 행렬

는 다음과 같이 정의될 수 있다.

위의 식에서 식에서

은 크기가

인 단위 행렬이다. 실시 예에서 Depth

가 0인 경우

는 크기가

인 단위 행렬

이다.

로부터 시작하여

는

의 오른쪽 (right-hand side) 에 크기가

인 행렬

가 연접된 행렬로,

이다.

에서

에 새롭게 연접된 행렬

의 형태는 다음과 같다. 먼저 Polar code 의 generator matrix를 만들 때와 마찬가지로 Kronecker power를 이용하여 base matrix인

를 생성할 수 있다. 여기서

이다. 그리고 생성된 base matrix에서 홀수번째 열만을 남긴 뒤, 1의 위치에

행렬을 대입시킨다. 예를 들어

인 경우, 새롭게 연접되는 행렬은 아래의 과정처럼 생성된다.

Generator matrix 설계 시 사용되는 permutation matrix

는

의 전체 열의 순서를 재배치하도록 설계될 수도 있지만, 각 depth마다 새롭게 연접되는 행렬

의 열의 순서만을 재배치하도록 설계될 수 있다. 즉, 각 depth 내의 열의 순서만을 재배치하도록 설계될 수 있다.

상기

를 이용하여 codeword를 생성하는 과정에 따른 일 예시는 아래와 같으며, 이는 도 2을 참고하여 설명될 수 있다. 그러나 codeword를 생성하는 절차는 아래의 사항에 한정되지 않으며, 다양하게 변형이 가능하다.

1) Polar code의 방법과 같이

벡터 생성 후 generator matrix

를 곱한다. 이 과정은 도 2의 이분 그래프와 같이 이해될 수 있다.

2) Stage-0 의 위치에 있는 모든 변수노드에 해당하는

개 비트를 codeword 비트로 선택한다.

3) Stage-1 의 위치에 있는 단일 패리티-검사 노드에 계산된 비트를 선택한다. 이와 같이 기존 Polar code에서는 선택되지 않은 비트들을 additional parity라고 한다. Additional parity의 순서는 인덱스가 낮은 것부터 순서대로일 수도 있고, 인덱스가 높은 것부터 순서대로일 수도 있다. 또한 density evolution이나 실험적인 방법을 이용하여 최적화된 순서를 결정할 수도 있다. 이러한 순서는 permutation matrix

에 의해 정의될 수 있다.

4) 위의 2) 과정을 stage-2부터 stage-d까지 반복할 수 있다. Stage의 순서는 다양하게 설정될 수 있으나, 보통 인덱스가 낮은 stage 부터 높은 stage 순서로 codeword 비트를 선택하는 것을 고려한다.

Extended Polar code의 codeword 생성 시 인덱스가 낮은 stage부터 높은 stage 순서를 따르도록 한다. 이는 반복 전송되는 비트를 배제하고 부호 이득 (coding gain) 을 최대한 얻기 위함이다. 또한 이와 동시에 복호 시간(지연, latency)를 줄일 수 있다. 이하에서 bit-reversal이 반영된 Polar code의 그래프에서 반복 노드가 어떻게 배제될 수 있는지 설명한다.

도 11은 본 명세서의 일 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 도면이다.

도 11을 참조하면, Bit-reversal를 고려한

그래프에서 stage-0(1110)의 비트 선택 시 발생하는 동일 노드가 개시된다. 점선으로 표시된 stage-0(1110)의 모든 변수 노드에 해당하는 비트를 codeword 비트로 선택하면, 그래프 상 노드의 관계에 따라 굵은 선으로 표시된 stage-1(1120), stage-2(1130), stage-3(1140) 의 일부 비트는 이미 선택된 codeword 비트와 같은 값이 된다. Stage-1(1120)에서 인덱스가

인, 즉 홀수 인덱스를 갖는 변수 노드는 동일 노드가 되는데, 이러한 노드는 항상 반복 노드들이다. 따라서 stage-1(1120) 의 반복 노드를 배제하고 단일 패리티-검사 노드의 비트를 codeword 비트로 선택한다. 그러나 실시 예에 따라 반복 노드들 중 일부 또는 전체를 codeword 비트로 선택할 수도 있다.

도 12는 본 명세서의 일 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 다른 도면이다.

도 12를 참조하면, Bit-reversal를 고려한

그래프에서 stage-0(1210) 및 stage-1(1220)의 비트 선택 시 발생하는 동일 노드가 개시된다.

점선으로 표시된 것과 같이 stage-1(1220)의 단일 패리티-검사 노드를 codeword 비트로 선택하면, stage-2(1230)와 stage-3(1240)의 일부 변수 노드가 추가로 codeword 비트로 선택한 일부 비트와 동일한 값이 된다. 실시 예에서 반복 노드는 굵은 실선으로 표시될 수 있다.

특히 stage-2(1230)의 반복 노드는 codeword 비트의 일부와 동일한 값을 갖게 된다. 이와 같이 stage 별로 순차적으로 codeword 비트를 선택하면 그 다음 stage의 반복 노드 전체는 항상 이미 선택한 codeword 비트의 일부와 동일한 노드가 될 수 있다. 따라서 최대의 부호화 이득을 얻기 위해서 반복 노드를 배제하고 depth-d까지 stage 순서로 단일 패리티-검사 노드들을 codeword 비트로 선택할 수 있다.

도 13은 본 명세서의 다른 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 도면이다.

도 13을 참조하면, Bit-reversal를 고려하지 않은

그래프에서 stage-0(1310)의 비트 선택 시 발생하는 동일 노드가 개시된다. 선택된 노드는 점선으로 표시되고, 반복 노드의 경우 굵은 실선으로 표시될 수 있다.

도 14는 본 명세서의 다른 실시 예에 따른 폴라 코드를 이용한 부호화 및 복호 과정에서 각 노드에서 수행되는 연산을 설명하기 위한 다른 도면이다.

도 14를 참조하면, Bit-reversal를 고려하지 않은

그래프에서 stage-0(1410) 및 stage 1(1420)의 비트 선택 시 발생하는 동일 노드가 개시된다. 선택된 노드는 점선으로 표시되고, 반복 노드의 경우 굵은 실선으로 표시될 수 있다.

이와 같이 Bit-reversal을 고려하든 그렇지 않든 stage 순서대로 반복 노드가 동일한 비트 값을 가질 수 있다. 따라서 codeword를 선택할 때 반복 노드에 대응하는 비트 값을 선택하지 않을 수 있으나, 실시 예는 이에 제한되지 않는다.

도 15는 본 명세서의 실시 예에 따른 부호화 과정을 포함하는 송신기의 동작을 나타낸 도면이다.

도 15를 참조하면 본 명세서의 실시 예에 따른 extended polar code를 적용한 송신기의 동작이 개시된다.

단계 1510에서 전송할 정보 비트 K와 codeword 길이를 결정할 수 있다. 이는 시스템 설정에 따라 주어지거나 송신기가 결정할 수 잇다. 보다 구체적으로 전송하고자 하는 정보 비트의 수 K가 주어지고, 주어진 K와 채널 자원, 변조 차수 (modulation order) 및 부호율 (code rate) 중 적어도 하나를 기반으로 전송할 수 있는 codeword 길이 N을 결정할 수 있다. 실시 예에서 K 및 N 값은 시스템 설정에 따라 송신기에 주어지거나, 송신기가 결정할 수 있다.

단계 1520에서 송시기는 부호화에 사용할 extended Polar code의 파라미터를 결정할 수 있다. 보다 구체적으로 Extended Polar code의 파라미터는 부호 크기

와 확장 깊이 (extension depth)

및 frozen bit (혹은 unfrozen bit) 순서가 정의된 시퀀스 중 적어도 하나를 포함할 수 있다. 파라미터가 결정되면 해당 파라미터를 갖는 extended Polar code로 부호화를 수행할 수 있다

보다 구체적으로 주어진 정보 비트 수

및 codeword 비트 수

를 기반으로 송신기는 extended Polar code의 파라미터

와

를 결정할 수 있다.

와

가 가질 수 있는 최대값

와

은 구현되어 있는 장치나 표준, 기술 문서에 의해서 사전에 결정되어 있을 수 있으나, 이에 제한되지 않고 가변적으로도 결정될 수 있다. 또한

일부 혹은 전체 codeword 비트의 반복을 허용한다면 사전에 정해진 규칙에 따라 어떠한

와

의 조합도 사용될 수 있다. 부호 이득을 최대한 얻기 위해서는 반복을 줄이는 것이 바람직하며, 이 경우 정해진 범위 내에서 가능한 큰

와

를 사용할 수 있다. 반복을 고려하지 않는 경우, extended Polar code의 정의에 따라

구조로 반복 전송 없이 생성할 수 있는 최대 codeword 비트 수는

이다. 따라서 길이

의 codeword 비트를 extended Polar code를 이용하여 반복없이 전송한다면

조건을 만족시키는

을 선택할 수 있다. 이 조건을 만족시키면

와

의 조합은 자유롭게 선택될 수 있다 사용될 수 있다. 두 파라미터 중 어떤 하나가 사전에 고정되어 있다면, 아래의 실시 예를 따를 수 있다.

1) 만약 사용할 모부호 크기

가 고정되어 있다면,

을 만족하도록 d 값을 결정할 수 있다. 이 조건을 만족시키면서 최소의 extension depth를 사용한다면

가 된다. 만약 extension depth의 최대값이 사전에 결정되어 있다면,

으로 결정된다.

2) 만약 depth

가 고정되어 있다면,

을 만족하도록 N₀값을 결정할 수 있다. 한다. 이 조건을 만족시키는 가장 작은 모부호 크기를 사용한다면

가 된다. 만약 모부호의 최대 크기가 사전에 결정되어 있다면

로 결정된다.

단계 1530에서 송신기는 폴라 코드 시퀀스를 결정할 수 있다. 보다 구체적으로 Frozen bit (혹은 unfrozen bit) 가 순서대로 기록된 Polar code 시퀀스는 상기 단계 1520에서 결정된

및

중 적어도 하나를 기반으로 결정될 수 있다. 일 실시 예에 따르면 미리 장치의 메모리에 저장되어 있는 여러 시퀀스 중에서

와

값에 따라 하나가 선택될 수 있다. 혹은

와

값에 대응하는 시퀀스가 특정 함수를 통해 계산되어 얻어질 수도 있다. 이와 같이 획득한 Polar code 시퀀스는 길이

,

값에 따라 다른 값을 가질 수 있다. 그러나 이에 제한되지 않으며, 같은 길이

를 가지면

와 상관없이 동일한 Polar code 시퀀스를 사용할 수도 있다.

단계 1540에서 송신기는 상기 단계 1520 및 1530에서 결정된 정보 중 적어도 하나를 기반으로 Extended Polar Code 부호화를 진행할 수 있다. 실시 예에서 부호화는 다양한 방법으로 수행될 수 있다. 보다 구체적으로 상기 다양한 방법은 1) 중간 노드 추출 방법; 2) 새로운 생성 행렬 사용 방법; 3) 외부 부호 (outer code) 사용 방법 중 적어도 하나를 포함할 수 있으며, 보다 구체적인 부호화 방안은 후술하도록 한다.

단계 1550에서 송신기는 부호화된 codeword를 인터리빙, 매핑, 변조 등의 과정을 거쳐 심볼을 생성하고 이를 전송할 수 있다.

도 16은 본 명세서의 제1실시 예에 따른 부호화 방법을 나타낸 도면이다.

도 16을 참조하면 송신기에서 부호화 도중 중간 노드(intermediate nodes)를 사용한 부호화 방법이 개시된다. 상기 송신기는 부호화를 위한 부호화기를 포함할 수 있으나, 상기 동작은 제어부에 의해서 수행될 수 있다.

크기

의 Polar code 그래프에서 i-번째 stage 의 변수 노드로부터 얻어지는 비트들의 집합을 아래의 식과 정의한다.

단계 1610에서 Extended Polar code 부호화기는 정보 비트가 입력되면, 단계 1620에서 이를 이용하여 각 stage에서 생성될 수 있는 비트,

(1622, 1624, 1626) 를 생성한다. 여기서

은 사전에 정해진 확장 깊이

일수도 있고, 아니면 전체 길이

일 수도 있다. 각 stage의 비트

를 생성하는 방법은 다양하게 존재하며, 그래프 기반의 부호화 도중 연산 과정에서 얻어질 수 있다.

단계 1630에서 각 stage 마다 결과 비트를 생성하면, 그 중에 일부 비트를 선택할 수 있다. 각 stage의 비트는 전체 혹은 일부가 선택될 수 있으며, 어떤 stage의 비트는 하나도 선택되지 않을 수도 있다. 비트를 선택하는 방법은 여러 가지가 있을 수 있으며, 일례로

는 모든 비트를 선택하고, 그 밖의 stage에서는 그래프 상에서 단일 패리티-검사 노드에 대응되는 비트만을 선택할 수 있다.

단계 1640에서 이와 같이 선택 과정을 통해 얻어진 비트들에 대한 인터 리빙을 수행할 수 있다. 상기 인터리빙 과정은 각 stage 에서 선택된 비트들마다 각각 적용될 수 있으며, 혹은 stage 구분 없이 선택된 전체 비트에 대해서 적용될 수 있다.

단계 1650에서 인터리빙된 정보에 대해 rate-matching을 수행하여, 전송에 사용될 비트를 선택하여 전송할 수 있다. 실시 예에서 rate-matching은 천공 방법 및 반복 방법을 포함할 수 있다.

도 17은 본 명세서의 제2실시 예에 따른 부호화 방법을 나타낸 도면이다.

도 17을 참조하면, 송신기에서 부호화를 위한 생성 행렬을 이용하여 부호화를 수행할 수 있다. 보다 구체적으로 Extended Polar code의 부호화를 위해 정의된 generator matrix

를 이용하여 부호화를 수행할 수 있다.

단계 1710에서 Extended Polar code 부호화기는 정보 비트가 입력되면, 이를 기반으로 단계 1720에서 generator matrix

를 사용하여 비트를 생성할 수 있다. 보다 구체적으로 입력된 정보 비트를 포함한 벡터

와 Extended Polar code를 위해 정의된 generator matrix

를 이용하여 아래의 식을 만족하도록 벡터

를 생성할 수 있다.

일례로 새롭게 정의되는 generator matrix는 아래와 같이 정의될 수 있다.

- Bit-reversal matrix를 고려할 경우:

- Bit-reversal matrix를 고려하지 않는 경우:

다음 행렬은

의 실시예이다.

위의 행렬에서 8개의 열은 기존

의 Polar code의 generator matrix와 같으며, 나머지 4개의 열은 기존 8개 열의 선형 합 (linear combination) 으로 정해진다. 여기서 열의 순서는 permutation matrix

에 의해 달라질 수 있다. 실시 예에서 열의 순서를 변경하는 것을 생성 행렬을 통한 연산에 의해 수행하였으나 이는 인터리빙 과정에서 수행될 수도 있다. 또한 상기 생성 행렬은 선택되는 비트에 따라 각각 다르게 결정될 수도 있다.

단계 1730에서 단계 1720을 통해 얻어진 비트들에 대한 인터 리빙을 수행할 수 있다.

단계 1740에서 인터리빙된 정보에 대해 rate-matching을 수행하여, 전송에 사용될 비트를 선택하여 전송할 수 있다. 실시 예에서 rate-matching은 천공 방법 및 반복 방법을 포함할 수 있다.

도 18은 본 명세서의 제3실시 예에 따른 부호화 방법을 나타낸 도면이다.

도 18을 참조하면, 송신기에서 외부 부호화(outer code)를 이용하여 부호화를 수행할 수 있다. 보다 구체적으로 Polar code의 부호화 과정 후 외부 부호화를 통해 extended Polar code의 부호화를 수행할 수 있다.

단계 1810에서 Extended Polar code 부호화기는 정보 비트가 입력되면, 이를 기반으로 단계 1820에서 polar code를 이용한 부호화 과정 후 단계 1830에서 외부 부호화를 통해 extended Polar code의 부호화를 수행할 수 있다. 보다 구체적으로 앞서 살펴본 extended Polar code의 generator matrix는 다음과 같다.

- Bit-reversal matrix를 고려할 경우:

- Bit-reversal matrix를 고려하지 않는 경우:

먼저 일반적인 Polar code의 generator matrix

를 가지고 아래와 같은 부호화를 수행하여 벡터

를 얻는다.

얻어진 벡터

에 대해서 다음과 같은 외부 부호화를 수행하여 extended Polar code 부호화의 결과물인 벡터

를 얻는다.

이를 기반으로 외부 부호화를 수행하여 codeword를 생성할 수 있다.

단계 1840에서 단계 1830을 통해 얻어진 비트들에 대한 인터 리빙을 수행할 수 있다.

단계 1850에서 인터리빙된 정보에 대해 rate-matching을 수행하여, 전송에 사용될 비트를 선택하여 전송할 수 있다. 실시 예에서 rate-matching은 천공 방법 및 반복 방법을 포함할 수 있다.

외부 부호화는 위의 방법과 같이 반드시 행렬-곱의 형태로 구현될 필요가 없으며, 동일한 결과물을 얻는 어떠한 방식으로도 구현될 수 있다.

도 19는 본 명세서의 제4실시 예에 따른 부호화 방법을 나타낸 도면이다.

도 19를 참조하면, 외부 부호화를 수행하기 위한 다른 실시 예가 개시되며, 이와 같이 XOR 기반의 외부 부호화가 가능할 수 있다.

단계 1910에서 Extended Polar code 부호화기는 정보 비트가 입력되면, 이를 기반으로 단계 1920에서 polar code를 이용한 부호화 과정을 수행할 수 있다.

단계 1930에서 polar code를 수행한 일부 비트들에 대한 XOR 연산을 수행하여 최종 cordword를 생성할 수 있다. 실시 예에서 XOR 연산을 위한 비트들은 자유롭게 선택될 수 있다.

단계 1940에서 단계 1930을 통해 얻어진 비트들에 대한 인터 리빙을 수행할 수 있다.

단계 1950에서 인터리빙된 정보에 대해 rate-matching을 수행하여, 전송에 사용될 비트를 선택하여 전송할 수 있다. 실시 예에서 rate-matching은 천공 방법 및 반복 방법을 포함할 수 있다.

도 20은 본 명세서의 복호화 과정을 포함하는 수신기의 동작을 나타낸 도면이다.

도 20을 참조하면, 수신기에서 extended polar code가 적용된 심볼에 대한 복호를 수행하는 방법이 개시된다.

단계 2010에서 수신기는 송신기로부터 전송된 심볼을 수신하고, 복조 및 복조 후 과정(인터리빙 등)을 수행할 수 있다. 또한 수신기는 수신한 심볼을 복조(demodulation)하여 각 codeword 비트에 대한 log-likelihood ratio (LLR) 을 생성할 수 있다. 계산된 LLR은 사전에 정해진 복조 후 과정 (인터리빙 등)이 수행될 수 있다.

단계 2020에서 수신기는 사용할 extended Polar code의 파라미터 (부호 크기

, 확장 깊이

, Polar code 시퀀스 등) 를 결정할 수 있다. 실시 예에서 Extended Polar code 파라미터 중 일부 혹은 전체는 송/수신기 사이에 미리 약속되어 있을 수 있으며, 혹은 수신한 codeword의 비트 길이를 기반으로 정해진 규칙에 따라 결정될 수도 있다. 또한 실시 예에 따라 송신기에서 복호에 필요한 파라메터와 관련된 정보를 전송할 수도 있다. 보다 구체적으로 실시 예에서 사용되는 파라미터 중 전체 혹은 일부는 송-수신기 사이에 사전에 약속이 되어 있을 수도 있으며, 혹은 수신한 심볼, codeword 비트 길이에 따라 정해진 규칙 (송신기에 수행한 것과 동일한 규칙) 에 의하여 결정될 수도 있다. Polar code 시퀀스는 메모리에 저장되어 있을 수 있으며, 앞서 결정된 다른 파라미터

와

에 의해서 대응되는 Polar code 시퀀스가 로드된다. Polar code 시퀀스는

와

값에 따라 달라질 수도 있으나, 동일한 시퀀스를 사용하여 복호화 과정을 진행할 수도 있다.

단계 2030에서 수신기는 LLR 값을 복호기 내의 메모리에 매핑할 수 있다. 실시 예에서 복호기는 수신기에 포함될 수 있으며, 수신기의 제어부에 의해 동작할 수 있다.

복조, 복조 후 과정을 거쳐 얻어진 채널 LLR (혹은 intrinsic LLR로 일컬어짐) 은 송신기-부호화기에서 codeword 비트를 생성한 순서와 대응되는 순서로 수신기의 복호기 메모리에 매핑될 수 있다. 일반 Polar code에서는 채널 LLR이 stage-0 쪽 변수 노드의 메모리에만 매핑되지만, extended Polar code에서는 채널 LLR이 stage-0 뿐만 아니라 결정된 확장 깊이의 stage 변수 노드, 즉 전송된 additional parity에 해당하는 변수 노드 메모리에도 매핑될 수 있다. 따라서 수신기는 stage-0 뿐만 아니라 1보다 큰 stage 내 변수 노드의 채널 LLR을 저장할 메모리를 추가로 가지고 있을 수 있다. 또한 일부 비트는 반복되어 전송 된 경우, 해당 비트에 대해 얻어진 채널 LLR 을 더하여 (combining) 기 설정된 메모리에 매핑할 수 있다.

단계 2040에서 수신기는 상기 메모리에 매핑된 값을 기반으로 Extended Polar code가 복호될 수 있다. 실시 예에서 크기

를 갖는 extended Polar code 의 복호 과정은 동일한 크기의 일반적인 Polar code 복호 과정과 유사하게 수행될 수 있으나, additional parity에 대한 연산이 추가될 수 있다. 기존 Polar code에서는 단일 패리티-검사 노드에서는 check node 연산이라고 하는 f-함수 동작이 수행되고, 반복 노드에서는 variable node 연산이라고 하는 g-함수 동작이 수행되었다. 하지만 extended Polar code 에서는 additional parity가 전송된 단일 패리티-검사 노드에 대해서는 f-함수 동작 수행 후 추가적인 g'-함수 동작이 수행될 수 있다. 여기서 g'-함수 동작은 반복 노드에서 수행한 g-함수 동작과 대응되게 수행될 수 있다. 보다 구체적인 Extended Polar code가 복호 과정에 대해서는 아래에서 설명한다.

실시 예에 따라 수신기는 d와 N₀값을 특정 값으로 가정하여 복호화를 수행하여, 이에 대한 CRC 검사를 통해 복호가 성공적으로 이루어 졌는지 판단할 수 있다. 이와 같이 CRC 검사를 이용한 복호화 과정의 경우 d와 N₀값을 각각 변경하여 적용하면서, 복호가 성공하는지 판단할 수 있다.

도 21은 본 명세서의 일 실시 예에 따른 부호화 과정을 나타낸 도면이다.

도 21을 참조하면, Extended Polar code P(8,1) 의 중간 노드 추출을 통한 부호화 과정이 개시된다.

실시 예에서 그래프 구조 상에 stage 별로 단계적인 부호화를 진행할 경우, 식별번호 2105와 같이 부호화 과정에서 중간 stage 내에 계산된 값 중 단일 패리티-검사 노드에 저장된 값 전체 혹은 일부를 codeword로 결정할 수 있다. 이와 같은 extended Polar code의 부호화 과정은

크기의 Polar code 부호화와 대응되는 복잡도와 지연을 가지며, 추가 연산과 clock cycle이 필요하지 않다. 부호화의 모든 결과 비트를 그래프의 오른쪽에 표현하기 위해 새로운 노드가 추가하였지만, 이는 실제로는 어떠한 동작도 하지 않는 노드이며, 중간 계산 과정에서 결정된 값들을 선택하여 codeword로 함으로써 추가 계산이 수행되지 않는다.

실시 예에서 x₀의 값은 x₁ 및 x₂ 갑과 연관될 수 있다. 보다 구체적으로 x₁ 및 x₂ 값을 XOR 연산을 취할 경우 x₀값이 도출될 수 있다. 이와 같이 extended parity bit의 경우 기존의 폴라 코드가 적용된 결과 값들과 연관된 값으로 구성될 수 있다.

도 22는 본 명세서의 다른 실시 예에 따른 부호화 과정을 나타낸 도면이다.

도 22를 참조하면, Extended Polar code P(8,3)의 중간 노드 추출을 통한 부호화 과정이 개시된다.

실시 예에서

의 Polar code를 depth 3까지 확장하면,

의 그래프를 얻을 수 있으며, 중간 노드의 값을 바로 부호화의 결과물로 추가하여, codeword로 선택할 수 있다. 이 때 중간 결과 값 모두를 codeword로 선택할 수 있으며, 부호화 성능을 기반으로 일부 비트만 선택할 수도 있다.

위와 같이 새롭게 정의된 그래프 구조 혹은 generator matrix를 이용하여 부호화를 하더라도 효율적으로 구현할 경우 같은 크기를 갖는 일반적인 Polar code 대비 부호화 복잡도 및 지연은 증가하지 않을 수 있다.

도 23은 본 명세서의 일 실시 예에 따른 복호 과정을 나타낸 도면이다.

도 23을 참조하면, extended polar code의 복호 과정이 개시된다. 이 그림에서는 stage-1(2320)의 4개의 단일 패리티 검사 노드에 해당하는 additional parity가 전송되었다고 가정한다. 그래프에서 채워진 도형이 연산이 수행되는 노드이며, 선으로만 표시된 노드는 값을 전달 하는 bypass 노드이다. 그리고 외부에 점선으로 표시된 부분이 extended Polar code의 복호에 따른 추가 연산이 발생하는 부분이다. 이 과정에서 추가되는 연산은 additional parity 수에 대응하는 g'-함수 연산이 수행될 수 있으며, 확장 깊이가

일 때, 추가되는 clock cycles의 수는 일반적으로

이나 효율적인 복호기 구현 시 이보다 작을 수 있다.

만약 동일 stage에서 일부 단일 패리티-검사 노드에 해당하는 비트는 additional parity로 전송되었고, 나머지는 전송되지 않았더라도, 복호기의 일관적인 동작을 위해 stage 내 모든 단일 패리티-검사 노드에서 g'-함수 동작을 수행할 수 있다. 이 때 전송되지 않은 단일-패리티 검사 노드의 채널 LLR 값은 기 설정된 값으로 고정될 수 있으며, 보다 구체적으로 0으로 고정된다.

이와 같은 그래프를 통해 extended polar code의 복호 과정이 수행될 수 있다.

도 24는 본 명세서의 일 실시 예에 따른 복호 스케줄링 과장을 나타낸 도면이다.

도 24를 참조하면,

의 extended polar code에 대응하는 복호 스케줄링이 개시된다. Clock 사이클에 따른 각 스테이지 별 적용되는 함수 및 이에 따른 결과 값들이 도시(2400)된다. 우선 스테이지 1의 노드 중 그 값이 결정되지 않은 노드 하나를 선택하여 f 함수 연산을 수행하고(clock 1), 이후 parity bit의 값에 대응하는 g'연산을 스테이지 1의 노드에서 수행하고(clock 2), 이후 스테이지 2의 대응되는 노드에서 f 함수 연산을 수행하고(clock 3), 이후 이에 대응하는 parity bit의 값에 대응하는 g'연산을 스테이지 2의 노드에서 수행하고(clock 4), 이후 스테이지 3에 대응하는 노드에서 f 함수 연산을 수행(clock 5)하여 결과 값 u₀를 획득할 수 있다. 이후 clock 사이클에 따라 f 함수 연산, g 함수 연산 및 g'함수 연산을 수행하여 결과 값을 획득할 수 있다.

실시 예의 복호 스케줄링은 일종의 예시이며, extended Polar code 를 위해 효율적으로 하드웨어를 구성할 경우 일반적인 Polar code와 동일한 지연을 갖도록 설계될 수 있다.

도 25는 본 명세서의 송신기를 나타낸 도면이다.

도 25을 참조하면 실시 예의 송신기(2500)은 송수신부(2502), 저장부(2504) 및 제어부(2506)을 포함한다.

송수신부(2502)는 수신기와 신호를 송수신 할 수 있다.

저장부(2504)는 송신기(2500)와 관련된 정보 및 상기 송수신부(2502)를 통해 송수신되는 정보 중 적어도 하나를 저장할 수 있다. 저장부(2504)는 폴라 코딩을 위한 시퀀스 정보를 저장할 수 있다.

제어부(2506)은 송신기(2500)의 동작을 제어할 수 있으며, 상기 실시 예에서 설명한 송신기와 관련된 동작을 수행할 수 있도록 송신기 전반을 제어할 수 있다. 제어부(2506)는 적어도 하나의 프로세서를 포함할 수 있다.

도 26은 본 명세서의 수신기를 나타낸 도면이다.

도 26를 참조하면 실시 예의 수신기(2600)는 송수신부(2602), 저장부(2604) 및 제어부(2306)을 포함한다.

송수신부(2602)는 송신기 및 다른 네트워크 엔티티와 신호를 송수신 할 수 있다.

저장부(2604)는 수신기(2600)와 관련된 정보 및 상기 송수신부(2602)를 통해 송수신되는 정보 중 적어도 하나를 저장할 수 있다.

제어부(2606)은 수신기(2600)의 동작을 제어할 수 있으며, 상기 실시 예에서 설명한 수신기와 관련된 동작을 수행할 수 있도록 수신기 전반을 제어할 수 있다. 제어부(2606)는 적어도 하나의 프로세서를 포함할 수 있다.

명세서 상에 설명된 부호화 방법은 통신 뿐만 아니라 방송, 저장매체, 메모리 등에 사용될 수 있다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims

통신 시스템의 송신기에서 신호 송신 방법에 있어서,
모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 결정하는 단계;
정보 비트에 대응하는 폴라 코드 시퀀스를 적용하는 단계;
상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 코드 워드를 생성하는 단계; 및
상기 생성된 코드워드를 전송하는 단계를 포함하는 신호 송신 방법.
제1항에 있어서,
상기 코드 워드를 생성하는 단계는
상기 폴라 코드 시퀀스를 적용하여 결과값을 얻기 위한 순차적 계산 과정에서 중간 값 중 적어도 하나를 패러티 비트로 결정하는 단계를 포함하는 것을 특징으로 하는 신호 송신 방법.
제1항에 있어서,
상기 코드 워드를 생성하는 단계는
폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하도록 결정된 생성 행렬과 상기 정보 비트의 곱을 기반으로 코드 워드를 생성하는 단계를 포함하는 것을 특징으로 하는 신호 송신 방법.
제1항에 있어서,
상기 코드 워드를 생성하는 단계는
상기 폴라 코드 시퀀스가 적용된 결과 값에 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트가 생성될 수 있도록 결정된 외부 코드를 적용하여 상기 코드 워드를 생성하는 단계를 포함하는 것을 특징으로 하는 신호 송신 방법.
제1항에 있어서,
상기 코드 워드를 생성하는 단계는
상기 폴라 코드 시퀀스가 적용된 결과 값 중 적어도 두개의 값의 XOR 연산을 통해 상기 패러티 비트를 생성하는 단계를 포함하는 것을 특징으로 하는 신호 송신 방법.
통신 시스템의 수신기의 신호 수신 방법에 있어서,
송신기로부터 인코딩된 코드워드 정보를 수신하는 단계;
모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 획득하는 단계; 및
상기 모부호 크기 및 뎁스 정보를 기반으로 상기 수신된 코드워드를 복호하는 단계를 포함하며,
상기 생성된 코드워드는 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 것을 특징으로 하는 신호 수신 방법.
제6항에 있어서,
상기 코드 워드에 포함된 패러티 비트는 상기 폴라 코드 시퀀스를 적용하여 결과값을 얻기 위한 순차적 계산 과정에서 중간 값 중에서 선택된 비트인 것을 특징으로 하는 신호 수신 방법.
제6항에 있어서,
상기 코드 워드는 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두 개의 비트와 연관된 패러티 비트를 포함하도록 결정된 생성 행렬과 정보 비트의 곱을 기반으로 생성된 것을 특징으로 하는 신호 수신 방법.
제6항에 있어서,
상기 코드 워드는 정보 비트에 폴라 코드 시퀀스가 적용된 결과 값에 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트가 생성될 수 있도록 결정된 외부 코드를 적용하여 생성된 것을 특징으로 하는 신호 수신 방법.
제6항에 있어서,
상기 코드 워드는 정보 비트에 폴라 코드 시퀀스가 적용된 결과 값 중 적어도 두개의 값의 XOR 연산을 통해 생성된 패러티 비트를 포함하는 것을 특징으로 하는 신호 수신 방법.
통신 시스템의 송신기에 있어서,
신호를 송수신하는 송수신부; 및
상기 송수신부를 제어하고, 모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 결정하고, 정보 비트에 대응하는 폴라 코드 시퀀스를 적용하고, 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 코드 워드를 생성하고, 상기 생성된 코드워드를 전송하는 제어부를 포함하는 송신기.
제11항에 있어서,
상기 제어부는
상기 폴라 코드 시퀀스를 적용하여 결과값을 얻기 위한 순차적 계산 과정에서 중간 값 중 적어도 하나를 패러티 비트로 결정하는 것을 특징으로 하는 송신기.
제11항에 있어서,
상기 제어부는
폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하도록 결정된 생성 행렬과 상기 정보 비트의 곱을 기반으로 코드 워드를 생성하는 것을 특징으로 하는 송신기.
제11항에 있어서,
상기 제어부는
상기 폴라 코드 시퀀스가 적용된 결과 값에 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트가 생성될 수 있도록 결정된 외부 코드를 적용하여 상기 코드 워드를 생성하는 것을 특징으로 하는 송신기.
제11항에 있어서,
상기 제어부는
상기 폴라 코드 시퀀스가 적용된 결과 값 중 적어도 두개의 값의 XOR 연산을 통해 상기 패러티 비트를 생성하는 것을 특징으로 하는 송신기.
통신 시스템의 수신기에 있어서,
신호를 송수신하는 송수신부; 및
상기 송수신부를 제어하고, 송신기로부터 인코딩된 코드워드 정보를 수신하고, 모부호 크기 및 패러티 비트 생성을 위한 뎁스(depth) 정보를 획득하고, 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 수신된 코드워드를 복호하는 제어부를 포함하고,
상기 생성된 코드워드는 상기 모부호 크기 및 뎁스 정보를 기반으로 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트를 포함하는 것을 특징으로 하는 수신기.
제16항에 있어서,
상기 코드 워드에 포함된 패러티 비트는 상기 폴라 코드 시퀀스를 적용하여 결과값을 얻기 위한 순차적 계산 과정에서 중간 값 중에서 선택된 비트인 것을 특징으로 하는 수신기.
제16항에 있어서,
상기 코드 워드는 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두 개의 비트와 연관된 패러티 비트를 포함하도록 결정된 생성 행렬과 정보 비트의 곱을 기반으로 생성된 것을 특징으로 하는 수신기.
제16항에 있어서,
상기 코드 워드는 정보 비트에 폴라 코드 시퀀스가 적용된 결과 값에 상기 폴라 코드 시퀀스가 적용된 복수개의 비트 중 적어도 두개의 비트와 연관된 패러티 비트가 생성될 수 있도록 결정된 외부 코드를 적용하여 생성된 것을 특징으로 하는 수신기.
제16항에 있어서,
상기 코드 워드는 정보 비트에 폴라 코드 시퀀스가 적용된 결과 값 중 적어도 두개의 값의 XOR 연산을 통해 생성된 패러티 비트를 포함하는 것을 특징으로 하는 수신기.