KR20180089799A - Semiconductor device manufacturing method - Google Patents

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KR20180089799A
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semiconductor
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이재웅
이영우
김병진
조은나라
김영석
오지훈
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앰코 테크놀로지 인코포레이티드
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Abstract

According to the present invention, a method for manufacturing a semiconductor device comprises the following steps: preparing a circuit substrate; forming a molding unit covering the circuit substrate; forming a trench connected from a surface of the molding unit to the circuit substrate in one region of the molding unit; filling the trench with conductive epoxy; and grinding the molding unit and a filling region of the conductive epoxy to a predetermined depth so that the upper surface of the molding unit and the upper surface of the filling region of the conductive epoxy are on the same plane.

Description

반도체 디바이스 제조 방법{Semiconductor device manufacturing method}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device manufacturing method,

본 발명은 반도체 디바이스 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device.

최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 디바이스(Semiconductor Device)는 보다 혁신적으로 가격 경쟁력이 있는 3D 패키지 형태로 발전하고 있다.Recently, portable electronic devices such as mobile phones and PMPs are required to be highly functional, compact, lightweight, and low in price. According to this trend, semiconductor devices mounted on portable electronic devices are being developed in a more innovative and cost competitive 3D package form.

각종 전자기기에는 다양한 구조로 제조된 다수 개의 반도체 패키지 뿐만 아니라, 각종 신호 교환용 전자소자들이 집적화되어 설치되어 있기 때문에, 반도체 소자와 전자소자들은 전기적은 작동 중에 전자파를 발산시키는 것으로 알려져 있다.BACKGROUND ART [0002] Since various electronic devices include various semiconductor packages manufactured in various structures, as well as various signal exchange electronic devices, the semiconductor devices and the electronic devices are known to radiate electromagnetic waves during electrical operations.

일반적으로, 전자파는 전계(electric field)와 자계(magnetic field)의 합성파로 정의되며, 도체에 흐르는 전류에 의해서 형성되는 전계와 자계에 의해서 전자파가 발생될 수 있다. Generally, an electromagnetic wave is defined as a composite wave of an electric field and a magnetic field, and an electromagnetic wave can be generated by an electric field and a magnetic field formed by a current flowing in a conductor.

이러한 전자파들은 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 및 전자 소자들로부터 발산될 수 있으며, 그 주변에 인접하여 실장된 반도체 디바이스까지 직간접적으로 영향을 미치게 되어 손상을 입힐 수 있다.These electromagnetic waves can be emitted from the semiconductor and electronic devices mounted at narrow intervals on the mother board of various electronic devices and can directly or indirectly affect the semiconductor devices mounted adjacent to the periphery of the electronic devices.

이를 위해 반도체 디바이스에 전자파 쉴드막을 형성하여 전자파를 차단한다. 그러나 반도체 장치의 몰딩부의 표면, 특히 몰딩부와 트렌치의 표면이 일정하지 않으면 전자파 쉴드막 형성이 일정해지지 못하는 문제점이 있다.To this end, an electromagnetic wave shielding film is formed on a semiconductor device to block electromagnetic waves. However, if the surface of the molding portion of the semiconductor device, in particular, the molding portion and the surface of the trench are not constant, the electromagnetic shielding film can not be formed uniformly.

본 발명은 기존의 반도체 디바이스의 몰딩부와 트렌치들의 표면을 같은 평면에 위치하도록 하는 새로운 반도체 디바이스 제조 방법을 제공한다. The present invention provides a new semiconductor device fabrication method that allows the molding part of an existing semiconductor device and the surfaces of the trenches to be located in the same plane.

위와 같은 목적을 달성하기 위해, 본 발명에 따른 반도체 디바이스 제조 방법은, 회로 기판을 준비하는 단계; 상기 회로 기판을 덮는 몰딩부를 형성하는 단계; 상기 몰딩부의 일 영역에서 상기 몰딩부의 표면에서부터 상기 회로 기판까지 연결된 트렌치를 형성하는 단계; 상기 트렌치에 도전성 에폭시를 필링하는 단계; 및 상기 몰딩부의 상단면과 상기 도전성 에폭시 필링 영역의 상단면이 동일한 평면 상에 위치하도록, 소정 깊이로 상기 몰딩부와 상기 도전성 에폭시 필링 영역을 그라인딩하는 단계; 를 포함한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes: preparing a circuit board; Forming a molding part covering the circuit board; Forming a trench connected from the surface of the molding part to the circuit board in one area of the molding part; Filling the trench with a conductive epoxy; And grinding the molding part and the conductive epoxy filling area to a predetermined depth such that the upper surface of the molding part and the upper surface of the conductive epoxy filling area are on the same plane. .

바람직하게는, 상기 트렌치 형성 단계는 레이저를 이용하여 상기 트렌치를 형성하고, 상기 그라인딩 단계는 스트립 그라인딩을 한다.Preferably, the trench forming step forms the trench using a laser, and the grinding step performs strip grinding.

일 실시예에서, 상기 반도체 디바이스 제조 방법은, 상기 그라인딩 단계 후에, 상기 몰딩부와 상기 도전성 에폭시 필링영역을 덮는 전자파 쉴드막을 형성하는 단계를 더 포함한다.In one embodiment, the semiconductor device manufacturing method further comprises, after the grinding step, forming an electromagnetic wave shielding film covering the molding part and the conductive epoxy peeling area.

바람직하게는, 상기 몰딩부는 상기 회로 기판에 전기적으로 접속된 하나 이상의 반도체 다이를 포함하여 덮도록 몰딩한다. Preferably, the molding part is molded to cover and cover at least one semiconductor die electrically connected to the circuit board.

일 실시예에서, 상기 반도체 디바이스 제조 방법은, 상기 회로기판에 하나 이상의 반도체 다이가 전기적으로 접속되도록 안착시키는 단계; 및 상기 회로기판 및 상기 하나 이상의 반도체 다이를 모두 덮도록 몰딩부를 형성하는 단계; 를 포함하며, 상기 트렌치를 형성하는 단계는 상기 몰딩부에서 상기 하나 이상의 반도체 사이 사이에 각각 트렌치가 위치하도록 형성하여 상기 회로기판의 상면을 외부로 노출시키도록 트렌치를 형성한다. In one embodiment, the method of fabricating a semiconductor device comprises: seating the circuit board to one or more semiconductor dies electrically connected; And forming a molding to cover both the circuit board and the at least one semiconductor die; Wherein forming the trench includes forming a trench between the at least one semiconductor and the trench so as to expose an upper surface of the circuit board to the outside.

또한, 상기 반도체 디바이스 제조 방법은, 상기 전자파 쉴드막과 상기 회로기판을 다이싱하여 상기 회로 기판에 전기적으로 접속된 하나 이상의 반도체 다이를 포함하는 개별 반도체 디바이스로 분리하는 단계를 더 포함할 수 있다. In addition, the semiconductor device manufacturing method may further include separating the electromagnetic shielding film and the circuit board into individual semiconductor devices including at least one semiconductor die electrically connected to the circuit board.

바람직하게는, 상기 몰딩부를 형성 단계는, 완성된 반도체 디바이스에서 요구하는 몰딩부의 높이에 상기 그리인딩 단계에서의 상기 그라인딩 깊이만큼을 더한 높이로 형성한다. Preferably, the step of forming the molding part is formed to have a height equal to the height of the molding part required in the completed semiconductor device plus the grinding depth in the drawing step.

더욱 바람지하게는, 상기 그라인딩 단계는, 상기 트랜치 상에 필링된 도전성 에폭시가 수축되는 깊이보다 더 큰 깊이로 상기 몰딩부와 상기 도전성 에폭시 필링 영역을 그라인딩한다. More preferably, the grinding step grinds the molding part and the conductive epoxy filling area to a depth greater than the depth at which the conductive epoxy padded on the trenches is contracted.

본 발명에 따른 반도체 디바이스 제조 방법은 몰딩부와 트렌치의 에폭시 필링 영역의 표면 높이가 일정하고, 트렌치로 에폭시가 수축되어 함몰되거나 볼록하게 튀어 나오는 문제가 발생하지 않는다.In the method of manufacturing a semiconductor device according to the present invention, the surface height of the epoxy filling region of the molding portion and the trench is constant and the epoxy does not shrink to cause a problem of being depressed or protruding.

또한 본 발명에 따른 반도체 디바이스 제조 방법은 평평하게 형성된 몰딩부와 에폭시 영역 위에 전자파 쉴드막을 형성하여 전자파 쉴드막이 고른 두께로 평평하게 형성될 수 있게 한다. In addition, the method of manufacturing a semiconductor device according to the present invention can form an electromagnetic wave shielding film on a flat formed molding part and an epoxy area so that the electromagnetic wave shielding film can be formed flat with a uniform thickness.

도 1은 본 발명에 따른 반도체 디바이스의 제조 과정을 나타낸 흐름도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법의 각 단계에 대한 단면도이다.
도 3은 도전성 에폭시의 필링 및 경화 뒤의 수축된 모습을 나타낸 사진이다.
도 4a 및 도 4b는 도전성 에폭시 필링 단계에서의 다른 문제점을 나타낸 도면이다.
도 5는 다른 실시예에 따른 도전성 에폭시 필링 단계를 이용한 반도체 디바이스의 단면도를 나타낸다.1 is a flowchart illustrating a manufacturing process of a semiconductor device according to the present invention.
2A to 2J are cross-sectional views of respective steps of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
3 is a photograph showing the shrinkage of the conductive epoxy after peeling and curing.
Figures 4A and 4B show another problem in the conductive epoxy filling step.
Figure 5 shows a cross-sectional view of a semiconductor device using a conductive epoxy peeling step according to another embodiment.

본 발명의 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다. 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다.DETAILED DESCRIPTION OF THE EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

본 명세서에서 개시되는 실시예들은 본 발명의 범위를 한정하는 것으로 해석되거나 이용되지 않아야 할 것이다. 이 분야의 통상의 기술자에게 본 명세서의 실시예를 포함한 설명은 다양한 응용을 갖는다는 것이 당연하다. 따라서 본 발명의 상세한 설명에 기재된 임의의 실시예들은 본 발명을 보다 잘 설명하기 위한 예시적인 것이며 본 발명의 범위가 실시예들로 한정되는 것을 의도하지 않는다.The embodiments disclosed herein should not be construed or interpreted as limiting the scope of the present invention. It will be apparent to those of ordinary skill in the art that the description including the embodiments of the present specification has various applications. Thus, it is to be understood that any of the embodiments described in the Detailed Description of the Invention are illustrative of the invention in order to better explain the invention, and the scope of the invention is not intended to be limited to the embodiments.

도면에 표시되고 아래에 설명되는 기능 블록들은 가능한 구현의 예들일 뿐이다. 다른 구현들에서는 상세한 설명의 사상 및 범위를 벗어나지 않는 범위에서 다른 기능 블록들이 사용될 수 있다. 또한, 본 발명의 하나 이상의 기능 블록이 개별 블록들로 표시되지만, 본 발명의 기능 블록들 중 하나 이상은 동일 기능을 실행하는 다양한 하드웨어 및 소프트웨어 구성들의 조합일 수 있다.The functional blocks shown in the drawings and described below are merely examples of possible implementations. In other implementations, other functional blocks may be used without departing from the spirit and scope of the following detailed description. Also, although one or more functional blocks of the present invention are represented as discrete blocks, one or more of the functional blocks of the present invention may be a combination of various hardware and software configurations that perform the same function.

또한, 어떤 구성요소들을 포함한다는 표현은 개방형의 표현으로서 해당 구성요소들이 존재하는 것을 단순히 지칭할 뿐이며, 추가적인 구성요소들을 배제하는 것으로 이해되어서는 안 된다.In addition, the expression "including any element" is merely an expression of an open-ended expression, and is not to be construed as excluding the additional elements.

나아가 어떤 구성요소가 다른 구성요소에 연결되어 있다거나 접속되어 있다고 언급될 때에는, 그 다른 구성요소에 직접적으로 연결 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 한다. Further, when a component is referred to as being connected or connected to another component, it may be directly connected or connected to the other component, but it should be understood that there may be other components in between.

또한 '제1, 제2' 등과 같은 표현은 복수의 구성들을 구분하기 위한 용도로만 사용된 표현으로써, 구성들 사이의 순서나 기타 특징들을 한정하지 않는다. Also, the expressions such as 'first, second', etc. are used only to distinguish a plurality of configurations, and do not limit the order or other features between configurations.

이하에서는 본 발명의 실시예에 따른 반도체 디바이스 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 1은 본 발명에 따른 반도체 디바이스의 제조 과정을 나타낸 흐름도이다.1 is a flowchart illustrating a manufacturing process of a semiconductor device according to the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 다른 반도체 디바이스 제조 방법은 회로 기판 제공 단계(S01), 반도체 다이 안착 단계(S02), 몰딩부 형성 단계(S03), 트렌치 형성 단계(S04), 에폭시 필링 단계(S05), 그라인딩 단계(S06), 전자파 쉴드막 형성 단계(S07), 개별 반도체 디바이스 분리 단계(S08)를 포함할 수 있다. Referring to FIG. 1, a semiconductor device manufacturing method according to an embodiment of the present invention includes a circuit board providing step S01, a semiconductor die seating step S02, a molding part forming step S03, a trench forming step S04, An epoxy filling step S05, a grinding step S06, an electromagnetic wave shielding film forming step S07, and an individual semiconductor device separating step S08.

도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법의 각 단계에 대한 단면도이다. 2A to 2J are cross-sectional views of respective steps of a method of manufacturing a semiconductor device according to an embodiment of the present invention.

이하 도 2a 내지 도 2j를 참조하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 설명하고자 한다.Hereinafter, a method of manufacturing the semiconductor device 100 according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2J.

도 2a에 도시된 바와 같이, 먼저 회로 기판(110)을 준비하고(S01), 반도체 다이(120)를 회로 기판(110)에 부착한다(S02). 이 단계에서는 반도체 다이(120)를 회로 기판(110) 상에 상기 회로기판(110)과 전기적으로 접속되도록 복수의 반도체 다이(120)를 안착시킨다. 2A, the circuit board 110 is first prepared (S01), and the semiconductor die 120 is attached to the circuit board 110 (S02). In this step, the semiconductor die 120 is mounted on the circuit board 110 with a plurality of semiconductor dies 120 so as to be electrically connected to the circuit board 110.

상기 회로기판(110)은 판형상으로 상면(110a)과 상면(110a)의 반대면인 하면(120b)을 갖는다. 상기 회로기판(110)은 평평한 절연체(110)를 중심으로, 그 내부 및/또는 표면에 형성된 다수의 배선패턴(112, 113)을 포함한다. 상기 회로기판(110)은 상면(110a)에 형성된 다수의 제1배선패턴(112)과 하면(110b)에 형성된 다수의 제2배선패턴(113)을 포함한다. 또한 상기 회로기판(110)의 상면(110a)에 형성된 제1 배선패턴(112)과 하면(110b)에 형성된 제2 배선패턴(113) 사이를 전기적으로 연결하는 도전성 패턴(114)을 더 포함할 수 있다. 상기 도전성 패턴(114)은 회로기판(110)의 상면(110a)와 하면(110b) 사이를 관통하거나, 복층으로 형성된 다수의 배선 패턴 사이를 연결하도록 일부 관통하는 구조로 형성될 수 있다. 즉, 도전성 패턴(114)은 회로기판(110)이 단층일 경우 제1 배선패턴(112)과 제2 배선패턴(113) 사이를 직접 연결할 수도 있고, 추가적인 도전성 패턴(114)과 추가적인 배선패턴을 통해 연결될 수도 있다. 즉, 회로기판(110)의 절연체(111)에 형성된 제1 배선패턴(112), 제2 배선패턴(113) 및 도전성 패턴(114)는 다양한 구조와 형태로 실시될 수 있으며, 여기서 그 형태와 구조를 한정하는 것은 아니다.The circuit board 110 has a top surface 110a and a bottom surface 120b opposite to the top surface 110a. The circuit board 110 includes a plurality of wiring patterns 112 and 113 formed on the inside and / or the surface thereof with a flat insulator 110 as a center. The circuit board 110 includes a plurality of first wiring patterns 112 formed on an upper surface 110a and a plurality of second wiring patterns 113 formed on a lower surface 110b. And a conductive pattern 114 electrically connecting the first wiring pattern 112 formed on the upper surface 110a of the circuit board 110 and the second wiring pattern 113 formed on the lower surface 110b . The conductive pattern 114 may be formed to penetrate between the upper surface 110a and the lower surface 110b of the circuit board 110 or partially penetrate to connect a plurality of wiring patterns formed in a plurality of layers. That is, the conductive pattern 114 may directly connect the first wiring pattern 112 and the second wiring pattern 113 when the circuit board 110 is a single layer, and may further connect the additional conductive pattern 114 and the additional wiring pattern Lt; / RTI > That is, the first wiring pattern 112, the second wiring pattern 113, and the conductive pattern 114 formed on the insulator 111 of the circuit board 110 can be implemented in various structures and forms, But does not limit the structure.

상기 회로기판(110)은 경성인쇄회로기판, 연성인쇄회로기판, 세라믹회로기판, 인터포저 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 경성인쇄회로기판은 주로 페놀 수지 또는 에폭시 수지를 기본 재료로 하여, 그 표면 및/또는 내측에 다수의 배선 패턴이 형성된형태를 할 수 있다. 연성인쇄회로기판은 폴리이미드 수지를 기본 재료로 하여, 그 표면 및/또는 내측에 다수의 배선 패턴이 형성된 형태를 할 수 있다. 세라믹회로기판은 주로 세라믹을 기본 재료로 하여, 그 표면 및/또는 내측에 다수의 배선 패턴이 형성된 형태를 할 수 있다. 인터포저는 실리콘 기반 인터포저이거나 또는 유전체 기반 인터포저일 수 있다. 이 밖에도 본 발명에서는 다양한 종류의 회로기판(110)이 이용될 수 있으며, 본 발명에서 회로기판(110)의 종류가 한정되지 않는다.The circuit board 110 may be any one selected from a rigid printed circuit board, a flexible printed circuit board, a ceramic circuit board, an interposer, and the like. The rigid printed circuit board can be formed mainly of a phenol resin or an epoxy resin as a base material and having a plurality of wiring patterns formed on the surface and / or inside thereof. The flexible printed circuit board may be formed by using a polyimide resin as a base material and having a plurality of wiring patterns formed on the surface and / or inside thereof. The ceramic circuit board may be formed mainly of ceramics as a base material and having a plurality of wiring patterns formed on its surface and / or inside. The interposer may be a silicon based interposer or a dielectric based interposer. In addition, various kinds of circuit boards 110 may be used in the present invention, and the type of the circuit board 110 is not limited in the present invention.

상기 복수의 반도체 다이(120)는 회로기판(110)의 제1 배선패턴(112)과 전기적으로 접속되도록 회로기판(110)의 상면(110a)에 서로 이격되도록 안착된다. 상기 복수의 반도체 다이(120)는 플립칩(flip chip) 타입으로, 마이크로 범프(121)를 통하여 회로기판(110)의 제1 배선패턴(112)과 전기적으로 접속될 수 있다. 상기 반도체 다이(120)는 본드 패드를 구비하고 와이어 본딩을 통해 제1 배선패턴(112)과 연결될 수도 있으며, 본 발명에서 반도체 다이(120)와 제1배선패턴(112)사이의 연결 관계를 한정하는 것은 아니다. 상기 복수의 반도체 다이(120)는, 예를 들면, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 회로기판(110)의 제1배선 패턴(112)에 전기적으로 접속될 수 있다. 또한 상기 복수의 반도체 다이(120)는 다수개가 수직 방향으로 더 구비될 수 있음은 당연하다. 또한 도 2a에서 회로기판(110)에 수평방향으로 안착된 복수의 반도체 다이(120)는 2개로 도시하였으나, 수평 방향으로 서로 이격되도록 복수개 구비할 수 있으며, 반도체 디바이스(100)에 따라 다양하게 변경 가능하고 본 발명에서 이를 한정하는 것은 아니다.The plurality of semiconductor dies 120 are seated on the upper surface 110a of the circuit board 110 so as to be electrically connected to the first wiring patterns 112 of the circuit board 110. [ The plurality of semiconductor dies 120 may be flip chip type and may be electrically connected to the first wiring patterns 112 of the circuit board 110 through the micro bumps 121. The semiconductor die 120 may include a bond pad and may be connected to the first wiring pattern 112 through wire bonding. In the present invention, the connection relationship between the semiconductor die 120 and the first wiring pattern 112 is limited It does not. The plurality of semiconductor dies 120 are connected to the first wiring pattern 112 of the circuit board 110 by a mass reflow method, a thermal compression method, or a laser bonding method, for example. And can be electrically connected. It should be appreciated that a plurality of semiconductor dies 120 may be further provided in the vertical direction. Although a plurality of semiconductor dies 120 are horizontally mounted on the circuit board 110 in FIG. 2A, the plurality of semiconductor dies 120 may be separated from each other in the horizontal direction, and may be variously changed according to the semiconductor device 100 And are not intended to limit the present invention.

더욱이, 반도체 다이(120)는 반도체 웨이퍼로부터 분리된 집적 회로 칩을 포함할 수 있다. 또한, 반도체 다이(120)는, 예를 들면, 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.Moreover, the semiconductor die 120 may comprise an integrated circuit chip separate from the semiconductor wafer. The semiconductor die 120 may also include other components such as, for example, central processing units (CPUs), digital signal processors (DSPs), network processors, power management units, audio processors, RF circuits, , Sensors, and electrical circuits such as application specific integrated circuits.

여기서, 반도체 다이(120)의 마이크로 범프(121)는 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 및/또는 카파 필라 위에 솔더 캡이 형성된 도전성 포스트를 포함하는 개념이다.Here, the micro bumps 121 of the semiconductor die 120 are a concept that includes a conductive ball such as a solder ball, a conductive pillar such as a kappa pillar, and / or a conductive post on which a solder cap is formed.

도 2b에 도시된 바와 같이 몰딩부 형성 단계(S03)에서는 회로기판(110)의 상면(110a)에 안착된 복수의 반도체 다이(120)를 모두 덮도록, 회로기판(110)의 상면(110a)상에 몰딩부(130)를 형성한다. 이와 같은 몰딩부(130)는 회로기판(110) 상에 안착된 반도체 다이(120)를 모두 감쌈으로써, 반도체 다이(120)를 외부의 기계적/전기적/화학적 오염이나 충격으로부터 보호할 수 있다. 이와같은 몰딩부(130)는 반도체 다이(120)와 회로기판(110) 사이에도 충진될 수 있다.(이를 몰디드 언더필(Molded UnderFill)이라 한다) 물론, 경우에 따라 반도체 다이(120)와 회로기판(110) 사이에는 언더필(미도시)이 먼저 충진될 수도 있다.The upper surface 110a of the circuit board 110 is formed so as to cover all of the plurality of semiconductor dies 120 seated on the upper surface 110a of the circuit board 110 in the molding part forming step S03, The molding part 130 is formed. Such a molding part 130 can protect the semiconductor die 120 from external mechanical / electrical / chemical contamination or impact by wrapping all of the semiconductor die 120 seated on the circuit board 110. Such a molding part 130 may also be filled between the semiconductor die 120 and the circuit board 110 (this is referred to as molded underfill). Of course, the semiconductor die 120 and circuit Between the substrates 110, an underfill (not shown) may be filled first.

또한, 몰딩부(130)는, 예를 들면, 에폭시 몰딩 컴파운드, 에폭시 레진 몰딩 컴파운드와 같은 인캡슐란트에 의해 형성될 수 있으며, 대표적으로 트랜스퍼 몰딩, 컴프레션 몰딩 또는 인젝션 몰딩에 의해 형성될 수 있다. 그러나 본 발명에서 이러한 몰딩부(130)의 재료 및 형성 방법을 한정하는 것은 아니다.The molding part 130 may be formed of an encapsulant such as an epoxy molding compound or an epoxy resin molding compound and may be formed by transfer molding, compression molding or injection molding. However, the material and the forming method of the molding part 130 are not limited in the present invention.

도 2c에 도시된 바와 같이 트렌치 형성 단계(S03)에서는 레이저(Laser)에 의해 몰딩부(130)에 트렌치(131)를 형성하여, 회로기판(110)의 상면(110a)을 외부로 노출시킨다. 상기 트렌치(131)는 몰딩부(130)의 상면(130a)으로부터 회로기판(110)의 상면(110a)과 접촉된 하면(130b)방향으로 대략 수직하게 형성될 수 있다. 상기 트렌치(131)는 복수의 반도체 다이(120)사이에 위치하도록 형성될 수 있다. 이때 회로기판(110)의 제1배선패턴(112)이 상기 트렌치(131)를 통해 외부로 노출될 수 있으며, 노출된 제1배선패턴(112)은 반도체 디바이스(100)의 접지 또는 외부의 접지와 전기적으로 연결될 수 있다. 또한 상기 트렌치(131)가 형성될 때, 다수의 반도체 디바이스는 개별 반도체 디바이스(100x)로 분리될 수 있다. 즉, 트렌치 형성 단계(S3)에서는 상기 몰딩부(130) 및 회로기판(110)을 소잉하여, 적어도 2개의 반도체 다이(120)를 포함하는 개별 반도체 디바이스(100x)로 각각 분리한다. 이때 개별 반도체 디바이스(100x)는 2개의 반도체 다이(120)를 분리하는 적어도 하나의 트렌치(131)를 구비할 수 있다. 또한 반도체 디바이스(100x)는 몰딩부(130)에 구비된 트렌치(131)에 의해서, 몰딩부(130)가 회로기판(110)에 안착된 각각의 반도체 다이(120)을 개별적으로 감싸는 형태를 가질 수 있다.As shown in FIG. 2C, in the trench forming step S03, a trench 131 is formed in the molding part 130 by a laser to expose the top surface 110a of the circuit board 110 to the outside. The trench 131 may be formed substantially perpendicular to the upper surface 130a of the molding part 130 in the direction of the lower surface 130b in contact with the upper surface 110a of the circuit board 110. [ The trenches 131 may be formed to be located between the plurality of semiconductor dies 120. The first wiring pattern 112 of the circuit board 110 may be exposed to the outside through the trench 131 and the exposed first wiring pattern 112 may be exposed to the ground of the semiconductor device 100, As shown in FIG. Also, when the trenches 131 are formed, a plurality of semiconductor devices can be separated into individual semiconductor devices 100x. That is, in the trench forming step S3, the molding part 130 and the circuit board 110 are sown and separated into individual semiconductor devices 100x each including at least two semiconductor dies 120. [ Here, the discrete semiconductor device 100x may have at least one trench 131 separating the two semiconductor dies 120. The semiconductor device 100x has a configuration in which the molding part 130 individually encapsulates each of the semiconductor dies 120 placed on the circuit board 110 by the trenches 131 provided in the molding part 130 .

상기 소잉 공정에 의해서 회로기판(110)의 측면(110c)과 몰딩부(130)의 측면(130c)이 상호간 동일한 평면을 이루게 된다. 상기 몰딩부(130)는 평평한 상면(130a)과, 상기 상면(130a)으로부터 회로기판(110)을 향하여 대략 직각 방향으로 연장된 4개의 측면(130c)을 포함한다. 여기서, 몰딩부(130)에 형성된 4개의 측면(130c)은 회로기판(110)에 형성된 4개의 측면(110c)과 각각 동일한 평면을 이룬다. 또한 상기 트렌치(131)는 몰딩부(130)의 2개의 측면과 평행하도록, 2개의 반도체 다이(120) 사이에 구비된다.The side face 110c of the circuit board 110 and the side face 130c of the molding part 130 form the same plane by the sawing process. The molding part 130 includes a flat upper surface 130a and four side surfaces 130c extending in a direction substantially perpendicular to the circuit board 110 from the upper surface 130a. Here, the four side surfaces 130c formed on the molding part 130 are flush with the four side surfaces 110c formed on the circuit board 110, respectively. Also, the trench 131 is provided between two semiconductor dies 120 so as to be parallel to two sides of the molding part 130.

도 2d에 도시된 바와 같이 반도체 디바이스 어태치 단계에서는 다수의 반도체 디바이스(100x)를 캐리어(10)상에 서로 이격되도록 안착시킨다. 상기 캐리어(10)는 판 형상으로, 평평한 상면(10a)과 상면(10a)의 반대면인 하면(10b)을 갖는다. 상기 다수의 반도체 디바이스(100x)는 캐리어(10)의 상면(10a)에 서로 이격되도록 안착될 수 있다. 상기 캐리어(10)는 실리콘, 저급 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물, 금속 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.As shown in FIG. 2D, the semiconductor device attaching step places a plurality of semiconductor devices 100x on the carrier 10 so as to be spaced apart from each other. The carrier 10 is plate-shaped and has a flat upper face 10a and a lower face 10b which is opposite to the upper face 10a. The plurality of semiconductor devices 100x may be seated on the upper surface 10a of the carrier 10 so as to be spaced apart from each other. The carrier 10 may be any one selected from silicon, low-grade silicon, glass, silicon carbide, sapphire, quartz, ceramic, metal oxide, metal and the like, but is not limited thereto.

도 2e에 도시된 에폭시 필링 단계(S05)에서는 도전성 에폭시(132)를 몰딩부(130)에 형성된 트렌치(131)를 메일 수 있도록 채운다. 이때 도전성 에폭시(132)의 필링 양은 몰딩부(130)의 표면 위로 도전성 에폭시(132)가 돌출될 수 있는 양으로 필링하는 것이 바람직하다. 이 단계에서 필링된 도전성 에폭시(132) 중 몰딩부(130) 위로 돌출된 영역은 아래에서 설명될 그라인딩 단계(S06)에서 그라인딩으로 인해 제거된다. 도전성 에폭시는 은(Ag) 또는 구리(Cu) 또는 이들의 합금이나 당업계에 알려진 다른 도전성 물질을 이용할 수 있다.In the epoxy filling step S05 shown in FIG. 2E, the conductive epoxy 132 is filled with the trench 131 formed in the molding part 130 to be mail-enabled. The amount of filling of the conductive epoxy 132 is preferably filled in an amount such that the conductive epoxy 132 can protrude onto the surface of the molding part 130. The region of the conductive epoxy 132 that has been peeled at this stage and protruded above the molding portion 130 is removed by grinding in the grinding step S06 described below. The conductive epoxy may be silver (Ag) or copper (Cu) or alloys thereof, or other conductive materials known in the art.

한편, 도 5는 다른 실시예에 따른 도전성 에폭시 필링 단계를 이용한 반도체 디바이스의 단면도를 나타낸다. 도 5를 참조하면, 에폭시 필링 단계(S05)에서 도전성 에폭시(132)를 몰딩부(130)에 형성된 트렌치(131)를 메울 수 있도록 채우는 데, 에폭시(132)의 필링 양은 몰딩부(130)의 표면 위로 돌출되지 않도록 채운다. 도전성 에폭시(132)는 에폭시 필링 단계에서 몰딩부(130)의 상부면과 평평하게 채우게 되더라도 수축(shrink)을 통해 도 5에 도시된 바와 같이 몰딩부(130)의 상부면 아래쪽으로 함몰되게 된다. 5 illustrates a cross-sectional view of a semiconductor device using a conductive epoxy filling step according to another embodiment. Referring to FIG. 5, in the epoxy filling step S05, the conductive epoxy 132 is filled to fill the trench 131 formed in the molding part 130. The amount of filling of the epoxy 132 is determined by the amount of filling of the molding part 130 Fill it so that it does not protrude above the surface. The conductive epoxy 132 is recessed below the upper surface of the molding part 130 as shown in FIG. 5 through shrink even if it is filled with the upper surface of the molding part 130 in the epoxy filling step.

도 2f에 도시된 그라인딩 단계(S06)에서는 몰딩부(130)과 도전성 에폭시(132) 영역을 몰딩부(130)의 표면에서부터 소정 깊이로 그라인딩 한다. 이 그라인딩 단계에서는 스트립(strip) 그라인딩을 이용할 수도 있지만, 당업계에 알려진 다른 그라인딩 방법을 이용할 수도 있다. 이러한 그라인딩 단계를 통혜 몰딩부(130)의 상단면과 도전성 에폭시(132) 영역의 상단면이 동일한 평면 상에 위치할 수 있게 된다. In the grinding step S06 shown in FIG. 2F, the molding part 130 and the conductive epoxy 132 are ground to a predetermined depth from the surface of the molding part 130. In this grinding step, strip grinding may be used, but other grinding methods known in the art may be used. This grinding step allows the upper surface of the conductive molding part 130 and the upper surface of the conductive epoxy 132 area to be located on the same plane.

도 2g는 그라인딩 단계(S06) 이후의 반도체 디바이스이 단면도를 나타낸다. 도 2g를 참조하면 도전성 에폭시(132) 영역의 상단면은 에폭시의 수축으로 인한 함몰이나 몰딩부(130) 위로의 돌출 부분이 사라지고 몰딩부(130)와 동일한 평면에 위치하여 전체적을 평평한 상부면을 형성하게 된다. Figure 2G shows a cross-sectional view of the semiconductor device after the grinding step (S06). Referring to FIG. 2G, the top surface of the conductive epoxy 132 region is depressed due to the shrinkage of the epoxy or the protruding portion on the molding portion 130 disappears and is located on the same plane as the molding portion 130, Respectively.

도 3은 도전성 에폭시의 필링 및 경화 뒤의 수축된 모습을 나타낸 사진이다. 도전성 에폭시를 트렌치에 필링하고 경화(cure) 시간을 지나게 되면, 도 3에 도시된 바와 같이 수평면(몰딩부의 상단면) 아래로 수축되는 것이 일반적이다. 이와 같이 도전성 에폭시의 상단면이 수축을 통해 몰딩부 상단면 아래로 함몰되게 되면 반도체 디바이스의 표면이 울퉁불퉁 해지며, 그 이후의 공정 단계에서 많은 문제점을 야기시킬 수 있다. 3 is a photograph showing the shrinkage of the conductive epoxy after peeling and curing. When the conductive epoxy is peeled into the trench and the cure time passes, it is generally shrunk below the horizontal plane (top surface of the molding) as shown in Fig. If the top surface of the conductive epoxy is recessed below the top surface of the molding part through contraction, the surface of the semiconductor device becomes uneven and can cause a lot of problems in the subsequent process steps.

도 4a 및 도 4b는 도전성 에폭시 필링 단계에서의 다른 문제점을 나타낸 도면이다.Figures 4A and 4B show another problem in the conductive epoxy filling step.

도 4a 및 도 4b를 참조하면, 도전성 에폭시 필링 단계(S05)에서 도전성 에폭시(132)를 필링하는 경우, 몰딩부(130)에 형성된 트렌치(131)의 크기에 맞도록 스크린(200)을 몰딩부(130) 상면에 덮고 필링 공정을 수행한다. 이 경우, 도 4a에 도시된 바와 같이, 스크린(200)의 개구가 트렌치(131)의 개구보다 좁은 경우에는 스크린(200)의 바로 아래에 있는 영역(A)에는 도전성 에폭시(132)가 채워지지 않고 비어있는 공간으로 남을 수 있다. 또한 4b에 도시된 바와 같이, 스크린(200)의 개구가 트렌치(131)의 개구보다 큰 경우에는 도전성 에폭시(132)가 트렌치(131)의 영역보다 더 넓게 몰딩부(130) 상부면을 덮도록 형성된다.4A and 4B, when the conductive epoxy 132 is poured in the conductive epoxy filling step S05, the screen 200 is molded into the molding part 130 in accordance with the size of the trench 131 formed in the molding part 130, (130) and peeling process is performed. 4A, when the opening of the screen 200 is narrower than the opening of the trench 131, the area A immediately below the screen 200 is filled with the conductive epoxy 132 It can remain as an empty space. 4B, when the opening of the screen 200 is larger than the opening of the trench 131, the conductive epoxy 132 covers the upper surface of the molding part 130 more widely than the area of the trench 131 .

이러한 다양한 형태로 에폭시 필링 영역(132)이 형성되는 경우에도, 본 발명에 따른 반도체 디바이스 제조 방법을 이용하면, 몰딩부(130) 상단과 에폭시 필링 영역(132)의 상단을 소정 깊이로 그라인딩하여 몰딩부(130) 상담녀과 동일한 평면에 평평하게 위치하도록 에폭시 필링 영역(132)의 상단면을 형성할 수 있게 된다. The upper end of the molding part 130 and the upper end of the epoxy filling area 132 are ground to a predetermined depth to form a molding part 130. In this case, The upper surface of the epoxy filling area 132 can be formed so as to be positioned on the same plane as the part 130 counselor.

도 2h에 도시된 바와 같이 전자파 쉴드막 형성 단계(S07)에서는 반도체 디바이스(100x)을 모두 덮도록 캐리어(10)의 상면(10a)에 전자파 쉴드막(140)을 형성한다. 이때 전자파 쉴드막(140)은 캐리어(10)의 상면(10a)에 서로 이격되도록 배치된 다수의 반도체 디바이스(100x)에서 캐리어(10)에 접촉된 회로기판(110)의 하면(110b)을 제외한 모든 면을 덮도록 형성된다. 또한 서로 이격되도록 배치된 다수의 반도체 디바이스(100x)사이를 모두 채우도록 형성될 수 있다. 또한 상기 전자파 쉴드막(140)은 몰딩부(130)에 형성된 트렌치(131)도 모두 채우도록 형성된다. 상기 전자파 쉴드막(140)은 회로기판(110)의 트렌치(131)를 통해 외부로 노출된 제1배선패턴(112)과 전기적으로 접속되며, 상기 제1배선패턴(112)은 접지용 배선패턴일 수 있다. The electromagnetic shielding film 140 is formed on the upper surface 10a of the carrier 10 so as to cover all of the semiconductor devices 100x in the electromagnetic shielding film forming step S07 as shown in FIG. The electromagnetic wave shielding film 140 is formed on the upper surface 10a of the carrier 10 except for the lower surface 110b of the circuit board 110 which is in contact with the carrier 10 in a plurality of semiconductor devices 100x arranged so as to be spaced from each other And is formed to cover all the surfaces. And may be formed to fill all the spaces between the plurality of semiconductor devices 100x arranged to be spaced apart from each other. Also, the electromagnetic wave shielding film 140 is formed to fill the trenches 131 formed in the molding part 130 as well. The electromagnetic shielding film 140 is electrically connected to a first wiring pattern 112 exposed to the outside through a trench 131 of a circuit board 110. The first wiring pattern 112 is electrically connected to a ground wiring pattern Lt; / RTI >

상기 전자파 쉴드막(140)은 상기 트렌치(131)를 채우도록 형성된 내부 전자파 쉴드막(141)과, 몰딩부(130)의 상면(130a)과 4개의 측면(130c) 및 회로기판(110)의 4개의 측면(110c)을 덮도록 형성된 외부 전자파 쉴드막(142)을 포함한다. 상기 내부 전자파 쉴드막(141)은 반도체 디바이스(100)내에 포함된 다수의 반도체 다이(120)사이의 전자파의 간섭 현상을 방지하기 위해서, 반도체 디바이스(100)내의 다수의 반도체 다이(120)사이에 개재될 수 있다. 또한 외부 전자파 쉴드막(142)은 반도체 디바이스(100)의 외면에 형성되어 반도체 디바이스간의 전자기적인 간섭 현상을 효율적으로 방지할 수 있다. The electromagnetic wave shielding film 140 includes an inner electromagnetic wave shielding film 141 formed to fill the trench 131 and an upper surface 130a and four side surfaces 130c of the molding body 130, And an external electromagnetic shield film 142 formed to cover the four side surfaces 110c. The internal electromagnetic shielding film 141 is formed between a plurality of semiconductor dies 120 in the semiconductor device 100 in order to prevent interference of electromagnetic waves between a plurality of semiconductor dies 120 included in the semiconductor device 100. [ Can be intervened. Also, the external electromagnetic shielding film 142 may be formed on the outer surface of the semiconductor device 100 to effectively prevent the electromagnetic interference phenomenon between the semiconductor devices.

상기 전자파 쉴드막(140)은 트랜스퍼 몰딩(transfer molding)에 의해 형성될 수 있다. 즉, 또한 상기 내부 전자파 쉴드막(141)과 외부 전자파 쉴드막(142)은 동시에 트랜스퍼 몰딩에 의해서 형성될 수 있다. 상기 전자파 쉴드막(140)은 도전성 재료를 포함하는 몰드 혼합물에 의해서 형성될 수 있다. 상기 전자파 쉴드막(140)은 도전성 재료인 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr) 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다. 상기 전자파 쉴드막(140)의 재료는 EMC(Epoxy Mold Compound)에서, 필러(filler)를 도전성 재료로 변경하여 사용할 수 있다. 상기 전자파 쉴드막(140)에서 도전성 재료의 비율이 65~90%인 것이 바람직하며, 몰딩을 위해서 경화제, 수지 및 하드너 등을 더 포함할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 내부 전자파 쉴드막(141)과 외부 전자파 쉴드막(142)은 몰딩에 의해서 한번에 형성되므로, 동일한 재질로 이루어질 수 있다. 이와 같은 전자파 쉴드막(140)은 트랜스퍼 몰딩에 의해서 형성된 후에 큐어링(curing)에 의해서 경화될 수 있다.The electromagnetic shielding film 140 may be formed by transfer molding. In other words, the inner electromagnetic shielding film 141 and the outer electromagnetic shielding film 142 can be simultaneously formed by transfer molding. The electromagnetic shielding film 140 may be formed of a mold mixture containing a conductive material. The electromagnetic shielding film 140 may include any one selected from the group consisting of silver (Ag), copper (Cu), aluminum (Al), nickel (Ni), palladium (Pd), chromium (Cr) . The material of the electromagnetic wave shielding film 140 may be used in EMC (Epoxy Mold Compound), and the filler may be changed to a conductive material. It is preferable that the ratio of the conductive material in the electromagnetic shielding film 140 is 65 to 90%. The conductive film may further include a hardener, a resin and a hardener for molding, but the present invention is not limited thereto. Since the internal electromagnetic shielding film 141 and the external electromagnetic shielding film 142 are formed at one time by molding, they can be made of the same material. The electromagnetic wave shielding film 140 may be formed by transfer molding and then cured by curing.

이와 같이 본 발명에 따른 반도체 디바이스 제조 방법에서는 몰딩부(130)와 에폭시 필링 영역(132)가 평평한 동일 평면을 이루도록 형성되기 때문에 전자파 쉴드막(140)의 형성시 고른 두께로 평평하게 형성될 수 있는 효과가 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, since the molding part 130 and the epoxy filling area 132 are formed to be flush with each other, the electromagnetic shielding film 140 can be formed to have a uniform thickness It is effective.

도 2i에 도시된 바와 같이, 도전성 범프 형성 단계에서는 회로기판(110)의 하면(110b)과 접촉된 캐리어(10)를 제거하여, 회로기판(110)의 하면(110b)을 외부로 노출시킨 후 회로기판(110)의 제2배선패턴(113)과 전기적으로 접속되도록 도전성 범프(150)를 형성한다. 상기 도전성 범프(150)는 캐리어(10)를 제거할 때 외부로 노출된 다수의 제2배선패턴(113)과 각각 전기적으로 접속되도록 다수개 형성될 수 있다. 이러한 도전성 범프(150)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하지 않는다. 상기 도전성 범프(150)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 범프(150)는 마더 보드 등과 같은 외부 장치에 상기 반도체 디바이스(100)를 실장할 경우, 상기 반도체 디바이스(100)와 상기 외부 장치와의 전기적 연결 수단으로 이용될 수 있다.2I, in the conductive bump forming step, the carrier 10 which is in contact with the lower surface 110b of the circuit board 110 is removed and the lower surface 110b of the circuit board 110 is exposed to the outside The conductive bump 150 is formed so as to be electrically connected to the second wiring pattern 113 of the circuit board 110. [ The conductive bumps 150 may be formed to be electrically connected to a plurality of second wiring patterns 113 exposed to the outside when the carrier 10 is removed. The conductive bumps 150 may be formed of eutectic solder Sn37Pb, high lead solder Sn95Pb, lead-free solder SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi, etc.) and equivalents thereof, and it is not limited in the present invention. The conductive bump 150 may be made of a conductive filler, a kappa filler, a conductive ball, a solder ball, or a kappa ball, but the present invention is not limited thereto. The conductive bump 150 may be used as an electrical connection between the semiconductor device 100 and the external device when the semiconductor device 100 is mounted on an external device such as a mother board.

도 2j에 도시된 바와 같이 싱귤레이션 단계 (또는 개별 반도체 디바이스 분리 단계; S08)에서는 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(미도시)을 이용하여, 다수의 반도체 디바이스를 낱개의 반도체 디바이스(100)로 다이싱(dicing)한다. 상기 싱귤레이션 단계(S08)에서는 몰딩부(130)와 회로기판(110)의 측면(130c, 110c)에 외부 전자파 쉴드막(142)이 남아있도록 다수의 반도체 디바이스(100x) 사이에 개재된 외부 전자파 쉴드막(142)을 다이싱한다. 이때 몰딩부(130)와 회로기판(110)의 측면(130c, 110c)과, 몰딩부(130)의 상면(130a)을 덮는 외부 전자파 쉴드막(142)의 두께는 동일할 수 있다. 2J, a dicing tool (not shown) such as a diamond wheel or a laser beam is used in a singulation step (or an individual semiconductor device separation step S08) to transfer a plurality of semiconductor devices to a single semiconductor device 100 ). ≪ / RTI > In the singulation step S08, the external electromagnetic wave shielding film 142 is left on the side surfaces 130c and 110c of the molding part 130 and the circuit board 110, The shield film 142 is diced. The thickness of the external electromagnetic shielding film 142 covering the molding surfaces 130 and the side surfaces 130c and 110c of the circuit board 110 and the upper surface 130a of the molding portion 130 may be the same.

즉, 반도체 디바이스(100)는 외부 전자파 쉴드막(142)이 몰딩부(130)의 상면(130a)과 4개의 측면(130c) 및 회로기판(110)의 4개의 측면(110c)을 덮도록 구비되며, 내부 전자파 쉴드막(141)이 반도체 디바이스(100)내에 포함된 다수의 반도체 다이(120)사이에 개재되도록 구비될 수 있다. That is, the semiconductor device 100 is provided so that the external electromagnetic shielding film 142 covers the upper surface 130a of the molding part 130, the four side surfaces 130c and the four side surfaces 110c of the circuit board 110 And an internal electromagnetic shielding film 141 may be interposed between the plurality of semiconductor dies 120 included in the semiconductor device 100.

이와 같은 제조 방법에 의해서 제조된 반도체 디바이스(100)는 내부 전자파 쉴드막(141)을 구비하여 반도체 디바이스(100)내에 포함된 다수의 반도체 다이(120) 사이의 전자파의 간섭 현상을 방지할 수 있고, 외부 전자파 쉴드막(142)을 구비하여 다른 반도체 디바이스와의 전자기적인 간섭 현상도 효율적으로 방지할 수 있다. 아울러, 평평하게 형성된 몰딩부(130)와 에폭시 필링 영역(132)로 인해 그 위에 형서되는 전자파 쉴드막(140, 141, 142)의 두께가 고르게 형성되어 전자파 차폐를 효과적으로 할 수 있으며, 반도체 디바이스의 설계 마감이 훨씬 깔끔해 질 수 있다. 또한, 그 이후의 후속 공정에서도 반도체 디바이스의 표면이 고르지 못해 발생하는 문제점을 차단할 수 있게 된다. The semiconductor device 100 manufactured by such a manufacturing method can prevent interference of electromagnetic waves between a plurality of semiconductor dies 120 included in the semiconductor device 100 by providing an internal electromagnetic shielding film 141 And an external electromagnetic shielding film 142 to effectively prevent electromagnetic interference with other semiconductor devices. In addition, since the electromagnetic shielding films 140, 141 and 142, which are formed on the molding part 130 and the epoxy filling area 132, are uniformly formed, the electromagnetic wave shielding can be effectively performed, The design deadline can be much cleaner. In addition, it is possible to prevent the problem that the surface of the semiconductor device is uneven even in the following processes.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100; 반도체 디바이스
110; 회로기판 120; 반도체 다이
130; 몰딩부 140; 전자파 쉴드막
132; 도전성 에폭시 150; 도전성 범프
200; 스크린100; Semiconductor device
110; A circuit board 120; Semiconductor die
130; A molding part 140; Electromagnetic wave shield film
132; Conductive epoxy 150; Conductive bump
200; screen

Claims (10)

반도체 디바이스 제조 방법에 있어서,
회로 기판을 준비하는 단계;
상기 회로 기판을 덮는 몰딩부를 형성하는 단계;
상기 몰딩부의 일 영역에서 상기 몰딩부의 표면에서부터 상기 회로 기판까지 연결된 트렌치를 형성하는 단계;
상기 트렌치에 도전성 에폭시를 필링하는 단계; 및
상기 몰딩부의 상단면과 상기 도전성 에폭시 필링 영역의 상단면이 동일한 평면 상에 위치하도록, 소정 깊이로 상기 몰딩부와 상기 도전성 에폭시 필링 영역을 그라인딩하는 단계;
를 포함하는 반도체 디바이스 제조 방법. A method of manufacturing a semiconductor device,
Preparing a circuit board;
Forming a molding part covering the circuit board;
Forming a trench connected from the surface of the molding part to the circuit board in one area of the molding part;
Filling the trench with a conductive epoxy; And
Grinding the molding part and the conductive epoxy filling area to a predetermined depth such that the upper surface of the molding part and the upper surface of the conductive epoxy filling area are on the same plane;
≪ / RTI > 제 1 항에 있어서,
상기 트렌치 형성 단계는 레이저를 이용하여 상기 트렌치를 형성하는 반도체 디바이스 제조 방법.The method according to claim 1,
Wherein the trench forming step forms the trench using a laser. 제 1 항에 있어서,
상기 그라인딩 단계는 스트립 그라인딩을 하는 반도체 디바이스 제조 방법.The method according to claim 1,
Wherein the grinding step comprises strip grinding. 제 1 항에 있어서,
상기 반도체 디바이스 제조 방법은, 상기 그라인딩 단계 후에,
상기 몰딩부와 상기 도전성 에폭시 필링영역을 덮는 전자파 쉴드막을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.The method according to claim 1,
The semiconductor device manufacturing method may further include, after the grinding step,
And forming an electromagnetic wave shielding film covering the molding part and the conductive epoxy filling area. 제 1 항에 있어서,
상기 몰딩부는 상기 회로 기판에 전기적으로 접속된 하나 이상의 반도체 다이를 포함하여 덮도록 몰딩하는 반도체 디바이스 제조 방법.The method according to claim 1,
Wherein the molding portion is molded so as to cover and include at least one semiconductor die electrically connected to the circuit board. 제 5 항에 있어서,
상기 반도체 디바이스 제조 방법은,
상기 회로기판에 하나 이상의 반도체 다이가 전기적으로 접속되도록 안착시키는 단계; 및
상기 회로기판 및 상기 하나 이상의 반도체 다이를 모두 덮도록 몰딩부를 형성하는 단계; 를 포함하며,
상기 트렌치를 형성하는 단계는 상기 몰딩부에서 상기 하나 이상의 반도체 사이 사이에 각각 트렌치가 위치하도록 형성하여 상기 회로기판의 상면을 외부로 노출시키도록 트렌치를 형성하는 반도체 디바이스 제조 방법.6. The method of claim 5,
The semiconductor device manufacturing method includes:
Positioning the circuit board to electrically connect one or more semiconductor dies; And
Forming a molding to cover both the circuit board and the at least one semiconductor die; / RTI >
Wherein the forming of the trench includes forming trenches between the at least one semiconductor and the trench in the molding portion to form a trench to expose an upper surface of the circuit board to the outside. 제 4 항에 있어서,
상기 반도체 디바이스 제조 방법은,
상기 전자파 쉴드막과 상기 회로기판을 다이싱하여 상기 회로 기판에 전기적으로 접속된 하나 이상의 반도체 다이를 포함하는 개별 반도체 디바이스로 분리하는 단계를 더 포함하는 반도체 디바이스 제조 방법.5. The method of claim 4,
The semiconductor device manufacturing method includes:
Further comprising separating the electromagnetic shielding film and the circuit board into individual semiconductor devices comprising at least one semiconductor die electrically connected to the circuit board by dicing. 제 1 항에 있어서,
상기 몰딩부를 형성 단계는, 완성된 반도체 디바이스에서 요구하는 몰딩부의 높이에 상기 그리인딩 단계에서의 상기 그라인딩 깊이만큼을 더한 높이로 형성하는 반도체 디바이스 제조 방법.The method according to claim 1,
Wherein the step of forming the molding portion is formed by adding a height of the molding portion required by the completed semiconductor device to the depth of the grinding in the drawing step. 제 8 항에 있어서,
상기 그라인딩 단계는, 상기 트랜치 상에 필링된 도전성 에폭시가 수축되는 깊이보다 더 큰 깊이로 상기 몰딩부와 상기 도전성 에폭시 필링 영역을 그라인딩하는 반도체 디바이스 제조 방법.9. The method of claim 8,
Wherein the grinding step grinding the molding portion and the conductive epoxy filling region to a depth greater than the depth at which the conductive epoxy filled on the trench is retracted. 상기 제 1 항 내지 제 9 항 중 어느 한 항에 따른 반도체 디바이스 제조 방법으로 제조된 반도체 디바이스.A semiconductor device manufactured by the method for manufacturing a semiconductor device according to any one of claims 1 to 9.
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