KR20180086805A - Semiconductor device having EMI shielding layer and manufacturing method thereof - Google Patents

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KR20180086805A
KR20180086805A KR1020170010706A KR20170010706A KR20180086805A KR 20180086805 A KR20180086805 A KR 20180086805A KR 1020170010706 A KR1020170010706 A KR 1020170010706A KR 20170010706 A KR20170010706 A KR 20170010706A KR 20180086805 A KR20180086805 A KR 20180086805A
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wave shielding
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정지영
이태용
배재민
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앰코 테크놀로지 인코포레이티드
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Abstract

Various embodiments of the present invention relate to a semiconductor device and a manufacturing method thereof. A technical problem to be solved is to provide the semiconductor device having an EMI shielding layer and the manufacturing method thereof. The semiconductor device comprises a substrate; a semiconductor die electrically connected to the substrate; an EMI shielding layer electrically connected to the substrate to cover the semiconductor die; and a first insulating resin filled in a space between the substrate, the semiconductor die, and the EMI shielding layer.

Description

전자기파 차단층을 갖는 반도체 디바이스 및 그 제조 방법{Semiconductor device having EMI shielding layer and manufacturing method thereof}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device having an electromagnetic wave shielding layer and a method of manufacturing the same.

본 발명의 다양한 실시예는 전자기파 차단층을 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.Various embodiments of the present invention relate to a semiconductor device having an electromagnetic wave shielding layer and a method of manufacturing the same.

반도체 패키징은 물리적 손상 및 외부 스트레스로부터 집적 회로, 또는 칩을 보호한다. 또한, 효율적으로 칩에서 발생하는 열을 제거하도록 열도전성 경로를 제공할 수 있고, 그리고 예를 들면 인쇄회로기판 등의 다른 구성 요소에 전기적 연결을 제공할 수 있다. 통상적으로 반도체 패키징에 사용되는 재료는 세라믹 또는 플라스틱을 포함하고, 폼 팩터들(form-factors)은, 무엇보다, 세라믹 플랫 팩(ceramic flat packs) 및 듀얼 인 라인 패키지(dual in-line packages)로부터 핀 그리드 어레이(pin grid arrays) 및 리드리스 칩 캐리어 패키지(leadless chip carrier packages)로 발전해 왔다. Semiconductor packaging protects integrated circuits, or chips, from physical damage and external stress. In addition, it can provide a thermally conductive path to efficiently remove heat generated in the chip, and can provide an electrical connection to other components such as, for example, a printed circuit board. Typically, the materials used in semiconductor packaging include ceramics or plastics, and the form-factors are, among other things, from ceramic flat packs and dual in-line packages Pin grid arrays, and leadless chip carrier packages.

이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.The above-described information disclosed in the background of the present invention is only for improving the understanding of the background of the present invention, and thus may include information not constituting the prior art.

본 발명의 다양한 실시예는 전자기파 차단층을 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.Various embodiments of the present invention provide a semiconductor device having an electromagnetic wave shielding layer and a method of manufacturing the same.

본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스는 서브스트레이트; 상기 서브스트레이트에 전기적으로 접속된 반도체 다이; 상기 서브스트레이트에 전기적으로 접속되어 상기 반도체 다이를 덮는 전자기파 차단층; 및 상기 서브스트레이트, 반도체 다이 및 전자기파 차단층 사이의 공간에 충진된 제1절연성 수지를 포함한다.A semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention includes: a substrate; A semiconductor die electrically connected to the substrate; An electromagnetic wave shielding layer electrically connected to the substrate to cover the semiconductor die; And a first insulating resin filled in a space between the substrate, the semiconductor die, and the electromagnetic wave shielding layer.

상기 전자기파 차단층은 상기 서브스트레이트와 평행하게 형성된 제1영역; 및 상기 제1영역으로부터 연장되어 상기 서브스트레이트에 전기적으로 접속되며 상기 제1영역에 수직한 제2영역을 포함할 수 있다. 상기 전자기파 차단층의 제2영역은 제1절연성 수지 충진용 관통홀을 포함할 수 있다. 상기 전자기파 차단층의 제2영역은 제2절연성 수지로 감싸여 있을 수 있다. 상기 메탈 스트립의 제1영역의 상면은 상기 제2절연성 수지의 상면과 동일면을 이룰 수 있다. 상기 제1절연성 수지와 제2절연성 수지는 동일 재료 또는 다른 재료일 수 있다. 상기 제1절연성 수지 또는 제2절연성 수지는 에폭시 몰딩 컴파운드 또는 에폭시 레진일 수 있다. 상기 전자기파 차단층은 상기 제1영역과 제2영역의 경계로부터 상기 제1영역에 평행하게 연장된 엣지 영역을 더 포함할 수 있다. 상기 전자기파 차단층의 제1영역의 상면은 상기 엣지 영역의 상면과 동일면을 이룰 수 있다. 상기 전자기파 차단층의 제1영역은 에어 보이드 제거용 관통홀을 포함할 수 있다. 상기 전자기파 차단층의 제1영역의 상면은 상기 제1절연성 수지의 상면과 동일면을 이룰 수 있다.Wherein the electromagnetic wave shielding layer comprises: a first region formed in parallel with the substrate; And a second region extending from the first region and electrically connected to the substrate, the second region being perpendicular to the first region. The second region of the electromagnetic wave shielding layer may include a through hole for filling the first insulating resin. The second region of the electromagnetic wave shielding layer may be surrounded by a second insulating resin. The upper surface of the first region of the metal strip may be flush with the upper surface of the second insulating resin. The first insulating resin and the second insulating resin may be the same material or different materials. The first insulating resin or the second insulating resin may be an epoxy molding compound or an epoxy resin. The electromagnetic wave shielding layer may further include an edge region extending parallel to the first region from the boundary between the first region and the second region. The upper surface of the first region of the electromagnetic wave shielding layer may be flush with the upper surface of the edge region. The first region of the electromagnetic wave shielding layer may include an air void removing hole. The upper surface of the first region of the electromagnetic wave shielding layer may be flush with the upper surface of the first insulating resin.

상기 반도체 다이는 상호간 이격된 제1반도체 다이 및 제2반도체 다이를 포함할 수 있고, 상기 전자기파 차단층은 상기 제1영역으로부터 연장되며 상기 제1반도체 다이와 제2반도체 다이에 위치되는 제3영역을 더 포함할 수 있다. 상기 전자기파 차단층의 제3영역은 상기 서브스트레이트에 전기적으로 접속될 수 있다. 상기 전자기파 차단층의 제3영역은 상호간 이격된 한쌍으로 구비될 수 있다.The semiconductor die may include a first semiconductor die and a second semiconductor die spaced from each other, the electromagnetic wave shielding layer extending from the first region and having a third region located in the first semiconductor die and the second semiconductor die . The third region of the electromagnetic wave shielding layer may be electrically connected to the substrate. The third region of the electromagnetic wave shielding layer may be provided in a pair spaced apart from each other.

상기 전자기파 차단층은 구리, 알루미늄, 니켈, 팔라듐, 골드, 실버 또는 이들의 합금으로 형성될 수 있다.The electromagnetic wave blocking layer may be formed of copper, aluminum, nickel, palladium, gold, silver, or an alloy thereof.

본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스의 제조 방법은 반도체 다이가 전기적으로 접속된 서브스트레이트와, 전자기파 차단층을 준비하는 단계; 상기 서브스트레이트 및 반도체 다이를 상기 전자기파 차단층으로 덮는 단계; 및 상기 서브스트레이트, 반도체 다이 및 전자기파 차단층 사이의 공간에 제1절연성 수지를 충진하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention includes: preparing a substrate having a semiconductor die electrically connected thereto; and an electromagnetic wave shielding layer; Covering the substrate and the semiconductor die with the electromagnetic wave shielding layer; And filling a space between the substrate, the semiconductor die, and the electromagnetic wave shielding layer with a first insulating resin.

상기 전자기파 차단층은 상기 서브스트레이트와 평행하게 형성된 제1영역; 및 상기 제1영역으로부터 연장되어 상기 서브스트레이트에 전기적으로 접속되며 상기 제1영역에 수직한 제2영역을 포함할 수 있다.Wherein the electromagnetic wave shielding layer comprises: a first region formed in parallel with the substrate; And a second region extending from the first region and electrically connected to the substrate, the second region being perpendicular to the first region.

상기 전자기파 차단층의 제2영역은 제1절연성 수지 충진용 관통홀을 포함할 수 있다.The second region of the electromagnetic wave shielding layer may include a through hole for filling the first insulating resin.

상기 전자기파 차단층의 제2영역은 제2절연성 수지로 감싸여 있을 수 있다.The second region of the electromagnetic wave shielding layer may be surrounded by a second insulating resin.

상기 메탈 스트립의 제1영역의 상면은 상기 제2절연성 수지의 상면과 동일면을 이룰 수 있다.The upper surface of the first region of the metal strip may be flush with the upper surface of the second insulating resin.

본 발명의 다양한 실시예는 전자기파 차단층을 갖는 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 본 발명의 실시예는 스트립 대 스트립(strip to strip) 방식으로 전자기파 차단층을 형성함으로써, 전자기파 차단층을 갖는 반도체 디바이스의 제조 수율을 향상시킬 수 있다. Various embodiments of the present invention provide a semiconductor device having an electromagnetic wave shielding layer and a method of manufacturing the same. That is, the embodiment of the present invention can improve the production yield of a semiconductor device having an electromagnetic wave shielding layer by forming an electromagnetic wave blocking layer in a strip-to-strip manner.

또한, 본 발명의 실시예는 전자기파 차단 역할을 하는 전자기파 차단층의 측면에 절연성 수지가 형성됨으로써, 낱개의 반도체 디바이스로 분리하는 소잉 공정에서 소잉 툴의 수명을 연장하고 또한 소잉 시간을 단축할 수 있다. 즉, 소잉 공정에서 소잉 툴이 고경도의 메탈 스트립보다 저경도의 절연성 수지를 주로 소잉하게 됨으로써, 소잉 툴의 수명을 연장하고, 소잉 시간을 단축할 수 있다. 더욱이, 전자기파 차단층의 측면에 형성된 절연성 수지로 인하여, 반도체 디바이스와 외부 장치 사이의 불필요한 전기적 쇼트 현상이 방지된다. 더불어, 전자기파 차단층의 내측과 외측에 절연성 수지가 형성됨으로써, 반도체 디바이스의 동작 중 발생하는 열에 의한 워페이지 현상이 억제된다.In addition, since the insulating resin is formed on the side surface of the electromagnetic wave shielding layer serving as an electromagnetic wave shielding part in the embodiment of the present invention, the lifetime of the sawing tool can be prolonged and the slewing time can be shortened in the soaking process of separating into individual semiconductor devices . That is, in the sawing process, the sawing tool mainly sags the insulating resin having a lower hardness than the metal strip having a high hardness, thereby prolonging the life of the sawing tool and shortening the sawing time. Furthermore, unnecessary electrical short-circuiting between the semiconductor device and the external device is prevented by the insulating resin formed on the side surface of the electromagnetic wave shielding layer. In addition, since the insulating resin is formed on the inner side and the outer side of the electromagnetic wave shielding layer, warpage phenomenon due to heat generated during operation of the semiconductor device is suppressed.

도 1은 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스를 도시한 단면도이다.
도 2a는 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스를 도시한 단면도이고, 도 2b는 전자기파 차단층을 도시한 사시도이다.
도 3은 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스의 스트립 대 스트립 방식의 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 7f는 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스의 제조 방법을 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention.
2A is a cross-sectional view showing a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention, and FIG. 2B is a perspective view showing an electromagnetic wave shielding layer.
3 is a cross-sectional view showing a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention.
4 is a cross-sectional view showing a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention.
5 is a cross-sectional view showing a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention.
6 is a view for explaining a method of manufacturing a strip-strip method of a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention.
7A to 7F are cross-sectional views illustrating a method of manufacturing a semiconductor device having an electromagnetic wave shielding layer according to various embodiments of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. In the present specification, the term " connected "means not only the case where the A member and the B member are directly connected but also the case where the C member is interposed between the A member and the B member and the A member and the B member are indirectly connected do.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise, " and / or "comprising, " when used in this specification, are intended to be interchangeable with the said forms, numbers, steps, operations, elements, elements and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "하부"는 "상부" 또는 "아래"를 포괄하는 개념이다.It is to be understood that the terms related to space such as "beneath," "below," "lower," "above, But may be utilized for an easy understanding of other elements or features. Terms related to such a space are for easy understanding of the present invention depending on various process states or use conditions of the present invention, and are not intended to limit the present invention. For example, if an element or feature of the drawing is inverted, the element or feature described as "lower" or "below" will be "upper" or "above." Thus, "lower" is a concept encompassing "upper" or "lower ".

또한, 본 명세서에서 사용되는 "전자기파 차단층"이란 용어는 전자기파 차단 기능을 갖는 재료로 형성된 층을 모두 포함하는 개념이다. 예를 들면, "전자기파 차단층"은 메탈 뿐만 아니라 전기적 도전성을 갖는 고분자 수지, 전기적 도전성을 갖는 세라믹, 전기적 도전성을 갖는 유기 재료, 전기적 도전성을 갖는 무기 재료를 모두 포함하는 개념이다. 나아가, 본 명세서에서 사용되는 "전자기파 차단층"은 기공률이 극히 작은 평평한 패널 형태뿐만 아니라 그물망 형태를 포함하는 개념이다.In addition, the term "electromagnetic wave shielding layer " as used herein is a concept including all layers formed of a material having an electromagnetic wave shielding function. For example, the "electromagnetic wave shielding layer" is a concept including not only a metal but also a polymer resin having electrical conductivity, an electrically conductive ceramic, an electrically conductive organic material, and an electrically conductive inorganic material. Further, "electromagnetic wave shielding layer" as used herein is a concept including not only a flat panel shape having a very small porosity but also a mesh shape.

도 1을 참조하면, 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스(100)의 단면도가 도시되어 있다. 도 1에 도시된 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110)와, 반도체 다이(120)와, 전자기파 차단층(130)과, 제1절연성 수지(140)와, 제2절연성 수지(150)를 포함한다. 또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 도전성 범프(160)를 더 포함할 수 있다.1, a cross-sectional view of a semiconductor device 100 having an electromagnetic wave shielding layer according to various embodiments of the present invention is shown. 1, a semiconductor device 100 according to various embodiments of the present invention includes a substrate 110, a semiconductor die 120, an electromagnetic wave shielding layer 130, a first insulating resin 140 And a second insulating resin 150. In addition, the semiconductor device 100 according to various embodiments of the present invention may further include a conductive bump 160.

서브스트레이트(110)는, 예를 들면, 한정하는 것은 아니지만, 코어를 갖는 인쇄회로기판, 코어가 없는 인쇄회로기판(예를 들면, 빌드업 인쇄회로기판, SLIM(Silicon-Less Integrated Module, SWIFT(Silicon Wafer Integrated Fan-out Technology)), 리드프레임, 마이크로 리드프레임 등을 포함한다.The substrate 110 may be, for example, but not limited to, a printed circuit board with a core, a printed circuit board without a core (e.g., a build-up printed circuit board, a Silicon-Less Integrated Module (SLIM) Silicon Wafer Integrated Fan-out Technology), a lead frame, a micro lead frame, and the like.

서브스트레이트(110)는, 예를 들면, 한정하는 것은 아니지만, 평평한 코어층(111)과, 코어층(111)의 상면에 형성된 상부 배선 패턴(112)과, 코어층(111)의 하면에 형성된 하부 배선 패턴(113)과, 상,하부 배선 패턴(112,113)을 전기적으로 연결하는 도전성 비아(114)와, 상,하부 배선 패턴(112,113)을 각각 보호하는 상,하부 패시베이션층(115,116)을 포함할 수 있다. The substrate 110 may be formed of, for example, but not limited to, a flat core layer 111, an upper wiring pattern 112 formed on the upper surface of the core layer 111, A conductive via 114 electrically connecting the lower wiring pattern 113 to the upper and lower wiring patterns 112 and 113 and upper and lower passivation layers 115 and 116 protecting the upper and lower wiring patterns 112 and 113, can do.

여기서, 상부 배선 패턴(112)에는 하기할 반도체 다이(120) 및/또는 전자기파 차단층(130)이 전기적으로 접속되고, 하부 배선 패턴(113)에는 하기할 도전성 범프(160)가 전기적으로 접속된다.The semiconductor die 120 and / or the electromagnetic wave shielding layer 130 are electrically connected to the upper wiring pattern 112 and the conductive bumps 160 are electrically connected to the lower wiring pattern 113 .

반도체 다이(120)는 서브스트레이트(110)에 전기적으로 접속된다. 반도체 다이(120)는, 예를 들면, 한정하는 것은 아니지만, 도전성 범프(121)에 의해 서브스트레이트(110)에 구비된 상부 배선 패턴(112)에 전기적으로 접속될 수 있다. 도전성 범프(121)는, 예를 들면, 한정하는 것은 아니지만, 솔더 범프, 도전성 필라(예를 들면, 카파 필라), 도전성 포스트(예를 들면, 카파 포스트), 솔더를 갖는 도전성 필라 또는 솔더를 갖는 도전성 포스트일 수 있다. 더욱이, 반도체 다이(120)는 도전성 범프(121)가 아닌 도전성 와이어에 의해 서브스트레이트(110)의 상부 배선 패턴(112)에 전기적으로 접속될 수 있다.The semiconductor die 120 is electrically connected to the substrate 110. The semiconductor die 120 may be electrically connected to the upper wiring pattern 112 provided on the substrate 110 by, for example, but not limited to, the conductive bumps 121. Conductive bumps 121 may be formed, for example and without limitation, of solder bumps, conductive pillar (e.g., kappa filament), conductive posts (e.g., kappa post), conductive pillar or solder with solder It may be a conductive post. Furthermore, the semiconductor die 120 may be electrically connected to the upper wiring pattern 112 of the substrate 110 by a conductive wire other than the conductive bump 121.

도면에서 반도체 다이(120)는 카파 필라(121) 및 솔더(122)를 통하여 서브스트레이트(110)의 상부 배선 패턴(112)에 전기적으로 접속된 상태가 도시되어 있다.The semiconductor die 120 is shown electrically connected to the upper wiring pattern 112 of the substrate 110 via the capapillar 121 and the solder 122.

이러한 반도체 다이(120)는, 예를 들면, 한정하는 것은 아니지만, 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함할 수 있다. 또한, 반도체 다이(120)는, 예를 들면, 한정하는 것은 아니지만, 디지털 신호 프로세서들(DSPs), 네트워크프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서들, 센서들, 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.Such a semiconductor die 120 may include, for example, but is not limited to, an integrated circuit die separated from a semiconductor wafer. In addition, semiconductor die 120 may include, but is not limited to, digital signal processors (DSPs), network processors, power management units, audio processors, RF circuits, wireless baseband system- ) ≪ / RTI > processors, sensors, and application specific integrated circuits.

전자기파 차단층(130)은 서브스트레이트(110)에 전기적으로 접속되며, 반도체 다이(120)를 덮음으로써, 반도체 다이(120)가 외부의 전자기파 영향을 받지 않도록 한다. 또한, 전자기파 차단층(130)은 반도체 다이(120)로부터 발생하는 전자기파가 외부로 방사되지 않도록 하는 역할도 한다. The electromagnetic wave shielding layer 130 is electrically connected to the substrate 110 and covers the semiconductor die 120 so that the semiconductor die 120 is not affected by external electromagnetic waves. The electromagnetic wave shielding layer 130 also serves to prevent the electromagnetic wave generated from the semiconductor die 120 from being radiated to the outside.

전자기파 차단층(130)은 제1영역(131), 제2영역(132) 및 엣지 영역(133)을 포함할 수 있다. 제1영역(131)은 상술한 서브스트레이트(110) 및 반도체 다이(120)에 대하여 대략 평행하게 형성될 수 있다. The electromagnetic wave shielding layer 130 may include a first region 131, a second region 132, and an edge region 133. The first region 131 may be formed substantially parallel to the substrate 110 and the semiconductor die 120 described above.

제1영역(131)은 반도체 다이(120)의 상면에 접촉되거나 또는 반도체 다이(120)의 상면으로부터 일정 거리 이격될 수 있다. The first region 131 may contact the top surface of the semiconductor die 120 or may be spaced a distance from the top surface of the semiconductor die 120.

제2영역(132)은 제1영역(131)으로부터 대략 수직 방향으로 연장되어 서브스트레이트(110)에 전기적으로 접속될 수 있다. 즉, 제2영역(132)은 서브스트레이트(110)의 상부 배선 패턴(112)에 도전성 접착제(130a)(예를 들면, 솔더, 도전성 필름 또는 이방성 도전성 필름)를 통하여 전기적으로 접속될 수 있다. 이러한 제2영역(132)은 반도체 다이(120)의 측면에 접촉되거나 또는 반도체 다이(120)의 측면으로부터 일정 거리 이격될 수 있다. 특히, 제2영역(132)은 상부 배선 패턴(112)중 그라운드용 배선 패턴에 전기적으로 접속될 수 있다. The second region 132 may extend in a substantially vertical direction from the first region 131 and be electrically connected to the substrate 110. That is, the second region 132 may be electrically connected to the upper wiring pattern 112 of the substrate 110 through a conductive adhesive 130a (for example, solder, conductive film or anisotropic conductive film). This second region 132 may contact the side of the semiconductor die 120 or may be spaced a distance from the side of the semiconductor die 120. In particular, the second region 132 may be electrically connected to the ground wiring pattern in the upper wiring pattern 112. [

엣지 영역(133)은 제1영역(131)과 제2영역(132)의 경계로부터 제1영역(131)에 대략 평행하고 제2영역(132)에 대하여 대략 수직으로 연장된 형태를 한다. 따라서, 엣지 영역(133)의 상면은 제1영역(131)의 상면과 대략 동일한 평면을 이룰 수 있다.The edge region 133 is substantially parallel to the first region 131 and extends substantially perpendicular to the second region 132 from the boundary between the first region 131 and the second region 132. Therefore, the upper surface of the edge region 133 may be substantially flush with the upper surface of the first region 131.

이러한 전자기파 차단층(130)의 두께는, 예를 들면, 한정하는 것은 아니지만, 대략 1 ㎛ 내지 1000 ㎛, 바람직하기로 대략 10 ㎛ 내지 500 ㎛, 더욱 바람직하기로 대략 100 ㎛ 내지 300㎛가 적절하다. 전자기파 차단층(130)의 두께가 대략 1000 ㎛보다 크면, 디바이스의 소잉 단계에서 소잉 시간이 오래 걸릴뿐만 아니라 소잉 툴의 수명이 작아진다. 전자기파 차단층(130)의 두께가 대략 1 ㎛보다 작으면 디바이스의 제조 공정 중 외부 충격에 의해 전자기파 차단층(130)이 쉽게 손상될 수 있다.The thickness of the electromagnetic wave shielding layer 130 is not limited, but is suitably about 1 to 1000 mu m, preferably about 10 to 500 mu m, and more preferably about 100 mu m to 300 mu m . If the thickness of the electromagnetic wave shielding layer 130 is larger than about 1000 mu m, the sowing time is long in the sowing step of the device and the life of the sawing tool is shortened. If the thickness of the electromagnetic wave-blocking layer 130 is less than about 1 μm, the electromagnetic-wave-blocking layer 130 may be easily damaged by an external impact during the manufacturing process of the device.

또한, 이러한 전자기파 차단층(130)은, 예를 들면, 한정하는 것은 아니지만, 구리, 알루미늄, 니켈, 팔라듐, 골드, 실버 또는 이들의 합금으로 형성될 수 있다. 더불어,전자기파 차단층(130)은, 예를 들면, 한정하는 것은 아니지만, 금속 주조 공법이나 금속 성형 공법에 의해 형성될 수 있다.The electromagnetic wave shielding layer 130 may be formed of, for example, copper, aluminum, nickel, palladium, gold, silver, or an alloy thereof, though not limited thereto. In addition, the electromagnetic wave-blocking layer 130 may be formed by, for example, a metal casting method or a metal molding method, though it is not limited thereto.

제1절연성 수지(140)는 서브스트레이트(110), 반도체 다이(120) 및 전자기파 차단층(130) 사이의 공간에 충진됨으로써, 반도체 다이(120)를 외부 환경으로부터 보호함은 물론, 이들이 상호간 인터락킹되도록 한다. 이러한 제1절연성 수지(140)는, 한정하는 것은 아니지만, 무기 필러를 갖는 에폭시 몰딩 컴파운드 또는 에폭시 몰딩 레진일 수 있다.The first insulating resin 140 is filled in the space between the substrate 110 and the semiconductor die 120 and the electromagnetic wave shielding layer 130 so as to protect the semiconductor die 120 from the external environment, Locked. The first insulating resin 140 may be, but is not limited to, an epoxy molding compound having an inorganic filler or an epoxy molding resin.

제2절연성 수지(150)는 전자기파 차단층(130)의 측면을 감쌀 수 있다. 구체적으로, 제2절연성 수지(150)는 전자기파 차단층(130) 중 제2영역(132)을 감쌀 수 있다. 즉, 제2절연성 수지(150)는 엣지 영역(133), 서브스트레이트(110) 및 전자기파 차단층(130)의 제2영역(132)이 정의하는 영역에 형성될 수 있다. 여기서, 제2절연성 수지(150)의 측면은 엣지 영역(133)의 측면 및 서브스트레이트(110)의 측면과 동일한 평면을 이룰 수 있다.The second insulating resin 150 may cover the side surface of the electromagnetic wave shielding layer 130. Specifically, the second insulating resin 150 may cover the second region 132 of the electromagnetic wave shielding layer 130. That is, the second insulating resin 150 may be formed in an area defined by the edge region 133, the substrate 110, and the second region 132 of the electromagnetic wave shielding layer 130. Here, the side surface of the second insulating resin 150 may be flush with the side surface of the edge region 133 and the side surface of the substrate 110.

한편, 제2절연성 수지(150)는 제1절연성 수지(140)와 동일 재료이거나 다른 재료일 수 있다. 일례로, 제2절연성 수지(150)는, 한정하는 것은 아니지만, 무기 필러의 함량이 상대적으로 작거나 거의 없는 에폭시 레진일 수 있다. 물론, 제2절연성 수지(150)는, 한정하는 것은 아니지만, 무기 필러를 갖는 에폭시 몰딩 컴파운드 또는 에폭시 몰딩 레진일 수 있다.On the other hand, the second insulating resin 150 may be the same material as or different from the first insulating resin 140. For example, the second insulating resin 150 may be an epoxy resin having a relatively small or no content of an inorganic filler, though it is not limited thereto. Of course, the second insulating resin 150 may be, but is not limited to, an epoxy molding compound or an epoxy molding resin having an inorganic filler.

도전성 범프(160)는 서브스트레이트(110)의 하부 배선 패턴(113)에 전기적으로 접속될 수 있다. 도전성 범프(160)는, 예를 들면, 한정하는 것은 아니지만, 볼 그리드 어레이 형태, 랜드 그리드 어레이 형태 또는 핀 그리드 어레이 형태일 수 있다. 도전성 범프(160)는, 예를 들면, 한정하는 것은 아니지만, 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb) 또는 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 일 수 있다. 더욱이, 도전성 범프(160)는, 예를 들면, 한정하는 것은 아니지만, 카파 필라 또는 카파 포스트일 수도 있다.The conductive bump 160 may be electrically connected to the lower wiring pattern 113 of the substrate 110. The conductive bumps 160 may be, for example, but are not limited to, a ball grid array form, a land grid array form, or a pin grid array form. The conductive bumps 160 may be made of any suitable material including, but not limited to, eutectic solder (Sn37Pb), high lead solder (Sn95Pb), or lead-free solder (SnAg, SnAu , SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi, etc.). Furthermore, the conductive bump 160 may be, for example, but not limited to, a kappa filament or a kappa post.

이와 같이 하여, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 전자기파 차단 역할을 하는 전자기파 차단층(130)의 측면에 절연성 수지(제2절연성 수지)가 더 형성됨으로써, 반도체 디바이스(100)와 외부 장치 사이의 불필요한 전기적 쇼트 현상이 방지되고, 전자기파 차단층(130)의 내측과 외측에 절연성 수지가 동시에 형성됨으로써, 반도체 디바이스(100)의 동작 중 발생하는 열에 의한 워페이지 현상이 효율적으로 억제된다.The semiconductor device 100 according to various embodiments of the present invention may further include an insulating resin (second insulating resin) on a side surface of the electromagnetic wave shielding layer 130, And the insulating resin is simultaneously formed on the inner side and the outer side of the electromagnetic wave shielding layer 130 so that the warpage phenomenon caused by the heat generated during the operation of the semiconductor device 100 can be effectively suppressed do.

더욱이, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 전자기파 차단층(130)의 두께가 통상의 스프레이, 코팅, CVD, PVD, 스퍼터링 등의 방식에 비해 상대적으로 두껍게 형성되기 때문에, 반도체 다이(120)로부터의 열도 외부로 신속하게 방출되도록 한다.In addition, since the thickness of the electromagnetic wave shielding layer 130 is relatively thick compared with the conventional methods such as spraying, coating, CVD, PVD, sputtering, etc., So that the heat from the heat exchanger 120 is quickly discharged to the outside.

도 2a를 참조하면, 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스(200)의 단면도가 도시되어 있고, 도 2b를 참조하면, 전자기파 차단층(230)의 사시도가 도시되어 있다. 여기서, 도 2a에 도시된 반도체 디바이스(200)의 특징은 도 1에 도시된 반도체 디바이스(100)의 특징을 모두 공유한다.2A, a cross-sectional view of a semiconductor device 200 having an electromagnetic wave shielding layer according to various embodiments of the present invention is shown. Referring to FIG. 2B, a perspective view of the electromagnetic wave shielding layer 230 is shown. Here, the characteristics of the semiconductor device 200 shown in FIG. 2A share all the features of the semiconductor device 100 shown in FIG.

도 2a에 도시된 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 디바이스(200)에서 전자기파 차단층(230)은 제1영역(231)과 제2영역(232)만을 포함한다. 특히, 제2절연성 수지(150)는 제2영역(232)의 측면을 감싼다. 또한, 제2절연성 수지(150)의 상면은 제1영역(231)의 상면과 동일한 평면을 이룬다. 2A, in the semiconductor device 200 according to various embodiments of the present invention, the electromagnetic wave shielding layer 230 includes only the first region 231 and the second region 232. In particular, the second insulating resin 150 surrounds the side surface of the second region 232. The upper surface of the second insulating resin 150 is flush with the upper surface of the first region 231.

한편, 도 2b에 도시된 바와 같이, 전자기파 차단층(230)은 평평한 제1영역(231)과, 제1영역(231)으로부터 수직하게 절곡된 제2영역(232)을 포함하며, 제2영역(232)에 다수의 관통홀(233)이 형성된다. 이러한 다수의 관통홀(233)을 통해, 몰딩 공정 중 제1절연성 수지(140)가 전자기파 차단층(230)을 관통하여 반도체 다이(120)를 몰딩 또는 인캡슐레이션하게 된다. 물론, 이러한 관통홀(233)에는 제2절연성 수지(150)가 형성되지 않음은 당연하다.2B, the electromagnetic wave shielding layer 230 includes a flat first region 231 and a second region 232 bent perpendicularly from the first region 231, A plurality of through holes 233 are formed in the through hole 232. Through the plurality of through holes 233, the first insulating resin 140 penetrates the electromagnetic wave shielding layer 230 to mold or encapsulate the semiconductor die 120 during the molding process. It goes without saying that the second insulating resin 150 is not formed in the through-hole 233.

더불어, 이러한 관통홀(233)을 통해서 제1절연성 수지(140)가 외부로 노출되며, 따라서 제1절연성 수지(140)의 측면과 제2절연성 수지(150)의 측면이 동일한 평면을 이루게 된다. 이러한 구조에 의해 전자기파 차단층(230)과 제1절연성 수지(140) 사이의 결합력이 더욱 향상된다.In addition, the first insulating resin 140 is exposed to the outside through the through hole 233, so that the side surface of the first insulating resin 140 and the side surface of the second insulating resin 150 have the same plane. With this structure, the bonding force between the electromagnetic wave-blocking layer 230 and the first insulating resin 140 is further improved.

이와 같이 하여, 본 발명의 실시예에 따른 반도체 디바이스(200)에서, 전자기파 차단층(230)의 측면 즉, 제2영역(232)에는 제2절연성 수지(150)가 형성됨으로써, 전자기파 차단층(230)의 측면을 통해 외부 장치와 불필요한 전기적 쇼트 현상이 발생하지 않게 된다.In this way, in the semiconductor device 200 according to the embodiment of the present invention, the second insulating resin 150 is formed on the side surface of the electromagnetic wave-blocking layer 230, that is, the second area 232, Unnecessary electric short-circuiting phenomenon with the external device is not generated through the side surfaces of the electrodes 230a and 230b.

도 3을 참조하면, 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스(300)의 단면도가 도시되어 있다. 여기서, 도 3에 도시된 반도체 디바이스(300)의 특징은 도 1에 도시된 반도체 디바이스(100), 도 2a 및 도 2b에 도시된 반도체 디바이스(200)의 특징을 모두 공유한다.3, a cross-sectional view of a semiconductor device 300 having an electromagnetic wave shielding layer according to various embodiments of the present invention is shown. Here, the characteristics of the semiconductor device 300 shown in FIG. 3 share the characteristics of the semiconductor device 100 shown in FIG. 1, and the semiconductor device 200 shown in FIGS. 2A and 2B.

도 3에 도시된 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 디바이스(300)에서 전자기파 차단층(330)은 제1영역(331)에 형성된 관통홀(333)을 포함한다. 이러한 관통홀(333)은 제1절연성 수지(140)에 의한 몰딩 공정에서 내부의 에어(air)를 외부로 신속하게 방출되도록 하는 역할을 한다. 물론, 제1절연성 수지(140)는 이러한 관통홀(333)을 통해 외부로 노출됨으로써, 제1절연성 수지(140)의 상면과 관통홀(333)을 포함하는 제1영역(331)의 상면이 동일한 평면을 이루도록 한다. 이러한 구조에 의해 전자기파 차단층(330)과 제1절연성 수지(140) 사이의 결합력이 더욱 향상된다.3, in the semiconductor device 300 according to various embodiments of the present invention, the electromagnetic wave shielding layer 330 includes a through hole 333 formed in the first region 331. [ The through-holes 333 serve to rapidly release the air inside from the outside in the molding process using the first insulating resin 140. The first insulating resin 140 is exposed to the outside through the through hole 333 so that the upper surface of the first region 331 including the upper surface of the first insulating resin 140 and the through hole 333 So as to form the same plane. With this structure, the bonding force between the electromagnetic wave-blocking layer 330 and the first insulating resin 140 is further improved.

이와 같이 하여, 본 발명의 실시예에 따른 반도체 디바이스(300)에서, 몰딩 공정 중 에어가 전자기파 차단층(330)의 제1영역(331)에 형성된 관통홀(333)을 통해 외부로 신속히 방출됨으로써, 제1절연성 수지(140)에 에어 보이드가 형성되지 않아 디바이스(300)의 신뢰성이 향상된다.As described above, in the semiconductor device 300 according to the embodiment of the present invention, air is rapidly discharged to the outside through the through hole 333 formed in the first region 331 of the electromagnetic wave-blocking layer 330 during the molding process , Air voids are not formed in the first insulating resin (140), thereby improving the reliability of the device (300).

또한, 전자기파 차단층(330)의 측면 즉, 제2영역(332)에는 제2절연성 수지(150)가 형성됨으로써, 전자기파 차단층(330)의 측면을 통해 외부 장치와 불필요한 전기적 쇼트 현상이 발생하지 않게 된다.The second insulating resin 150 is formed on the side surface of the electromagnetic wave blocking layer 330 so that an unnecessary electrical shorting phenomenon occurs with the external device through the side surface of the electromagnetic wave blocking layer 330 .

도 4를 참조하면, 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스(400)의 단면도가 도시되어 있다. 또한, 도 5를 참조하면, 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스(500)의 단면도가 도시되어 있다. 여기서, 도 4 및 도 5에 도시된 반도체 디바이스(400,500)의 특징은 도 1에 도시된 반도체 디바이스(100), 도 2a 및 도 2b에 도시된 반도체 디바이스(200) 및 도 3에 도시된 반도체 디바이스(300)의 특징을 모두 공유한다.Referring to FIG. 4, a cross-sectional view of a semiconductor device 400 having an electromagnetic wave shielding layer according to various embodiments of the present invention is shown. 5, a cross-sectional view of a semiconductor device 500 having an electromagnetic wave shielding layer according to various embodiments of the present invention is shown. Here, the characteristics of the semiconductor devices 400 and 500 shown in Figs. 4 and 5 are the same as those of the semiconductor device 100 shown in Fig. 1, the semiconductor device 200 shown in Figs. 2A and 2B, and the semiconductor device 200 shown in Fig. (300).

도 4 및 도 5에 도시된 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 디바이스(400,500)는 상호간 이격된 제1반도체 다이(420a) 및 제2반도체 다이(420b)를 포함한다. 물론, 제1,2반도체 다이(420a,420b)는 서브스트레이트(110)에 전기적으로 연결되기 위해, 각각 도전성 범프(421a,422a, 421b, 422b)를 포함한다.4 and 5, semiconductor devices 400 and 500 according to various embodiments of the present invention include a first semiconductor die 420a and a second semiconductor die 420b spaced from one another. Of course, the first and second semiconductor dies 420a and 420b include conductive bumps 421a, 422a, 421b, and 422b, respectively, to be electrically connected to the substrate 110.

또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(400,500)에서, 전자기파 차단층(430,530)은 제1영역(431,531)으로부터 연장되며 제1반도체 다이(420a)와 제2반도체 다이(420b)에 위치되는 제3영역(434,534)을 더 포함할 수 있다. 더불어, 전자기파 차단층(430,530)의 제3영역(434,534)은 서브스트레이트(110)에 구비된 상부 배선 패턴(112)에 전기적으로 접속될 수 있다.In addition, in the semiconductor devices 400, 500 according to various embodiments of the present invention, the electromagnetic wave shielding layers 430, 530 extend from the first regions 431, 531 and are located in the first semiconductor die 420a and the second semiconductor die 420b And third regions 434 and 534, respectively. In addition, the third regions 434 and 534 of the electromagnetic wave blocking layers 430 and 530 may be electrically connected to the upper wiring patterns 112 provided on the substrate 110.

이러한 제3영역(434)은 도 4에 도시된 바와 같이 상호간 일정 거리 이격된 한쌍이거나, 또는 제3영역(534)은 도 5에 도시된 바와 같이 하나일 수 있다. 도 4에 도시된 바와 같이, 한쌍의 제3영역(434)은 사이에는 제2절연성 수지(450)가 개재될 수 있다.These third regions 434 may be a pair of spaced apart from one another as shown in FIG. 4, or the third region 534 may be one as shown in FIG. As shown in FIG. 4, a second insulating resin 450 may be interposed between the pair of third regions 434.

이와 같이 하여, 본 발명의 다양한 실시예에 따른 반도체 디바이스(400,500)는 전자기파 차단층(430,530)이 컴파트먼트 쉴딩 형태를 할 수 있다. 물론, 도 1, 도 2a, 도 2b 및 도 3에 도시된 전자기파 차단층(130,230,330)은 컨포멀 쉴딩 형태를 할 수 있다.In this way, the semiconductor devices 400 and 500 according to various embodiments of the present invention can have the electromagnetic wave blocking layers 430 and 530 in the form of a partition shielding. Of course, the electromagnetic wave shielding layers 130, 230, and 330 shown in FIGS. 1, 2A, 2B, and 3 may be in the form of a conformal shielding.

도 6을 참조하면, 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스(100)의 스트립 대 스트립 방식의 제조 방법을 설명하기 위한 도면이 도시되어 있다. 도 6에 도시된 바와 같이, 서브스트레이트 및 전자기파 차단층은 모두 스트립 형태로 제공될 수 있다. 즉, 다수의 반도체 다이(120)가 행 및/또는 열을 가지며 어레이된 서브스트레이트 스트립(110S)이 제공될 수 있고, 또한 이와 대응하는 유닛이 행 및/또는 열을 가지며 어레이된 전자기파 차단층 스트립(130S)이 제공될 수 있다.Referring to FIG. 6, there is shown a diagram for explaining a strip-strip manufacturing method of a semiconductor device 100 having an electromagnetic wave shielding layer according to various embodiments of the present invention. As shown in FIG. 6, both the substrate and the electromagnetic wave shielding layer may be provided in a strip form. That is, a plurality of semiconductor die 120 may be provided with arrayed substrate strips 110S having rows and / or columns, and corresponding units may be arranged in rows and / or columns, (130S) may be provided.

즉, 본 발명의 다양한 실시예에서 반도체 디바이스(100)는 서브스트레이트 스트립(110S) 및 전자기파 차단층 스트립(130S)이 상호간 마주보며 접착된 채 후속 공정이 수행됨으로써, 컨포멀 쉴딩층 또는 컴파트먼트 쉴딩층을 갖는 반도체 디바이스(100)가 대량으로 저가로 제조될 수 있다.That is, in various embodiments of the present invention, the semiconductor device 100 may be fabricated such that the substrate strips 110S and the electromagnetic wave shielding layer strips 130S are adhered to each other with a subsequent process adhered thereto, thereby forming a conformal shielding layer or compartment The semiconductor device 100 having a shielding layer can be mass-produced at a low cost.

도 7a 내지 도 7f를 참조하면, 본 발명의 다양한 실시예에 따른 전자기파 차단층을 갖는 반도체 디바이스(100)의 제조 방법의 단면도가 도시되어 있다.7A to 7F, a cross-sectional view of a method of manufacturing a semiconductor device 100 having an electromagnetic wave shielding layer according to various embodiments of the present invention is shown.

도 7a에 도시된 바와 같이, 제1영역(131), 제2영역(132) 및 엣지 영역(133)을 포함하는 전자기파 차단층(130)[보다 엄밀히 말하면, 도 6에 도시된 바와 같은 전자기파 차단층 스트립(130S)]과, 반도체 다이(120)가 전기적으로 접속된 서브스트레이트(110)[보다 엄밀히 말하면, 도 6에 도시된 바와 같은 서브스트레이트 스트립(110S)]가 각각 구비된다.As shown in FIG. 7A, the electromagnetic wave shielding layer 130 including the first region 131, the second region 132, and the edge region 133 (more precisely, (More precisely, the substrate strip 110S as shown in Fig. 6) to which the semiconductor die 120 is electrically connected.

여기서, 반도체 다이(120)는 도전성 범프(예를 들면, 카파 필라(121)와 솔더(122))에 의해 서브스트레이트(110)에 구비된 상부 배선 패턴(112)에 전기적으로 접속될 수 있다. 또한, 전자기파 차단층(130)의 제2영역(132)에는 미리 제2절연성 수지(150)가 형성되어 있을 수 있다.Here, the semiconductor die 120 may be electrically connected to the upper wiring patterns 112 provided on the substrate 110 by conductive bumps (e.g., the cappa pillars 121 and the solder 122). In addition, the second insulating resin 150 may be previously formed in the second region 132 of the electromagnetic wave-blocking layer 130.

도 7b에 도시된 바와 같이, 전자기파 차단층(130)이 서브스트레이트(110)에 전기적으로 접속됨으로써, 전자기파 차단층(130)이 대략 반도체 다이(120)를 덮게 된다. 즉, 전자기파 차단층(130)의 제2영역(132)이 도전성 접착제(130a)를 통하여 서브스트레이트(110)의 상부 배선 패턴(112)에 전기적으로 접속된다. 여기서, 도전성 접착제(130a)는, 예를 들면, 한정하는 것은 아니지만, 솔더, 도전성 필름, 또는 이방성 도전성 필름일 수 있다.7B, the electromagnetic wave-blocking layer 130 is electrically connected to the substrate 110, so that the electromagnetic-wave-blocking layer 130 covers the semiconductor die 120. Referring to FIG. That is, the second region 132 of the electromagnetic wave shielding layer 130 is electrically connected to the upper wiring pattern 112 of the substrate 110 through the conductive adhesive 130a. Here, the conductive adhesive agent 130a may be, for example, but not limited to, solder, a conductive film, or an anisotropic conductive film.

도 7c에 도시된 바와 같이, 서브스트레이트(110), 반도체 다이(120) 및 전자기파 차단층(130)이 이루는 공간에 제1절연성 수지(140)가 충진된다. 이에 따라, 반도체 다이(120)가 제1절연성 수지(140)로 몰딩되어 외부 환경으로부터 보호됨은 물론, 제1절연성 수지(140)에 의해 서브스트레이트(110), 반도체 다이(120) 및 전자기파 차단층(130)이 상호간 인터락킹된다.The space formed by the substrate 110, the semiconductor die 120, and the electromagnetic wave shielding layer 130 is filled with the first insulating resin 140, as shown in FIG. 7C. Accordingly, the semiconductor die 120 is molded with the first insulating resin 140 to be protected from the external environment, and the first insulating resin 140 prevents the substrate 110, the semiconductor die 120, (130) interlocked with each other.

여기서, 제1절연성 수지(140)는, 예를 들면, 한정하는 것은 아니지만, 에폭시 몰딩 컴파운드, 에폭시 몰딩 레진일 수 있다. 더불어, 몰딩은 통상의 컴프레션 몰딩 방식(즉, 액체, 파우더 및/또는 필름을 이용함), 배큠 몰딩(vacuum molding) 방식, 또는 트랜스퍼 몰딩 방식으로 형성될 수도 있다.Here, the first insulating resin 140 may be, for example, but not limited to, an epoxy molding compound or an epoxy molding resin. In addition, the molding may be formed by a conventional compression molding method (i.e., using a liquid, a powder and / or a film), a vacuum molding method, or a transfer molding method.

더불어, 이때 제1절연성 수지(140)는 전자기파 차단층(130)의 제2영역(132)에 형성된 다수의 관통홀(도 2b 참조)을 통하여 전자기파 차단층(130)의 제1영역(131)와 반도체 다이(120) 사이의 틈으로 전달될 수 있다.The first insulating resin 140 is electrically connected to the first region 131 of the electromagnetic wave shielding layer 130 through a plurality of through holes (see FIG. 2B) formed in the second region 132 of the electromagnetic wave blocking layer 130, And the semiconductor die 120, as shown in FIG.

도 7d에 도시된 바와 같이, 서브스트레이트(110)의 하부 배선 패턴(113)에 도전성 범프(160)가 형성된다. 도전성 범프(160)는, 예를 들면, 한정하는 것은 아니지만, 매스 리플로우 방식 또는 레이저 어시스트 본딩 방식에 의해 솔더가 서브스트레이트(110)의 하부 배선 패턴(113)에 용착되어 형성될 수 있다.The conductive bump 160 is formed in the lower wiring pattern 113 of the substrate 110 as shown in FIG. 7D. The conductive bumps 160 may be formed by welding solder to the lower wiring patterns 113 of the substrate 110 by, for example, but not limited thereto, a mass reflow method or a laser assist bonding method.

도 7e 및 도 7f에 도시된 바와 같이, 레이저 빔이나 다이아몬드 블레이드와 같은 소잉 툴(170)에 의해 전자기파 차단층(130), 제2절연성 수지(150) 및 서브스트레이트(110)가 소잉됨으로써, 낱개의 반도체 디바이스(100)가 완성된다. 즉, 전자기파 차단층(130)에 구비된 제2영역(132) 사이의 부분(엣지 영역(133))과 이에 대응한 제2절연성 수지(150), 그리고 서브스트레이트(110)가 소잉 툴(170)로 소잉 또는 싱귤레이션됨으로써, 스트립 대 스트립 구조에서 낱개의 반도체 디바이스(100)가 구현된다. 물론, 이에 따라 전자파 차단층의 엣지 영역(133)의 측면(단부), 제2절연성 수지(150)의 측면 및 서브스트레이트(110)의 측면이 동일 평면을 이루게 된다.The electromagnetic wave shielding layer 130, the second insulating resin 150, and the substrate 110 are sacked by the sawing tool 170 such as a laser beam or a diamond blade, as shown in Figs. 7E and 7F, The semiconductor device 100 of FIG. That is, the portion (edge region 133) between the second regions 132 provided in the electromagnetic wave shielding layer 130 and the second insulating resin 150 corresponding thereto and the substrate 110 are electrically connected to the sowing tool 170 ), So that a single semiconductor device 100 is implemented in a strip-to-strip structure. The sides of the edge region 133 of the electromagnetic wave shielding layer, the side surfaces of the second insulating resin 150, and the side surfaces of the substrate 110 form the same plane.

이와 같이 하여, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100) 및 그 제조 방법은 스트립 대 스트립(strip to strip) 방식으로 전자기파 차단층(130)이 형성됨으로써, 반도체 디바이스(100)의 제조 수율이 향상될 수 있다. 또한, 본 발명의 실시예는 전자기파 차단층(130)의 측면에 절연성 수지(150)가 형성됨으로써, 낱개의 반도체 디바이스(100)로 분리하는 소잉 공정에서 소잉 툴(170)의 수명이 연장되고 또한 소잉 시간이 단축될 수 있다. 즉, 소잉 공정에서 소잉 툴(170)이 고경도의 전자기파 차단층(130)보다 저경도의 절연성 수지(150)를 주로 소잉하게 됨으로써, 소잉 툴(170)의 수명이 연장되고, 소잉 시간이 단축될 수 있다.The semiconductor device 100 according to various embodiments of the present invention and the method of fabricating the same according to various embodiments of the present invention can be manufactured by forming the electromagnetic wave shielding layer 130 in a strip- Can be improved. In addition, since the insulating resin 150 is formed on the side surface of the electromagnetic wave shielding layer 130 in the embodiment of the present invention, the lifetime of the sawing tool 170 is prolonged in the sowing process of separating into the single semiconductor device 100 The sowing time can be shortened. That is, in the soaking process, the sawing tool 170 primarily sags the insulating resin 150 having a lower hardness than the hardness electromagnetic wave shielding layer 130, so that the life of the sawing tool 170 is prolonged, .

이상에서 설명한 것은 본 발명에 따른 전자기파 차단층을 갖는 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.The present invention is not limited to the above-described embodiments, and various modifications may be made by those skilled in the art without departing from the spirit and scope of the present invention. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims.

100; 본 발명에 따른 반도체 디바이스
110; 서브스트레이트 111; 코어층
112; 상부 배선 패턴 113; 하부 배선 패턴
114; 도전성 비아 115; 상부 패시베이션층
116; 하부 패시베이션층 120; 반도체 다이
121; 도전성 범프 122; 솔더
130; 전자기파 차단층 131; 제1영역
132; 제2영역 133; 엣지 영역
140; 제1절연성 수지 150; 제2절연성 수지
160; 도전성 범프 170; 소잉 100; The semiconductor device
110; Substrate 111; Core layer
112; Upper wiring pattern 113; Lower wiring pattern
114; Conductive vias 115; The upper passivation layer
116; Lower passivation layer 120; Semiconductor die
121; Conductive bump 122; Solder
130; An electromagnetic wave blocking layer 131; The first region
132; A second region 133; Edge area
140; A first insulating resin 150; The second insulating resin
160; Conductive bump 170; Sowing

Claims (20)

서브스트레이트;
상기 서브스트레이트에 전기적으로 접속된 반도체 다이;
상기 서브스트레이트에 전기적으로 접속되어 상기 반도체 다이를 덮는 전자기파 차단층; 및
상기 서브스트레이트, 반도체 다이 및 전자기파 차단층 사이의 공간에 충진된 제1절연성 수지를 포함함을 특징으로 하는 반도체 디바이스.Substrate;
A semiconductor die electrically connected to the substrate;
An electromagnetic wave shielding layer electrically connected to the substrate to cover the semiconductor die; And
And a first insulating resin filled in a space between the substrate, the semiconductor die, and the electromagnetic wave shielding layer. 제 1 항에 있어서,
상기 전자기파 차단층은 상기 서브스트레이트와 평행하게 형성된 제1영역; 및
상기 제1영역으로부터 연장되어 상기 서브스트레이트에 전기적으로 접속되며 상기 제1영역에 수직한 제2영역을 포함함을 특징으로 하는 반도체 디바이스.The method according to claim 1,
Wherein the electromagnetic wave shielding layer comprises: a first region formed in parallel with the substrate; And
And a second region extending from the first region and electrically connected to the substrate and perpendicular to the first region. 제 2 항에 있어서,
상기 전자기파 차단층의 제2영역은 제1절연성 수지 충진용 관통홀을 포함함을 특징으로 하는 반도체 디바이스.3. The method of claim 2,
And the second region of the electromagnetic wave shielding layer includes a through hole for filling the first insulating resin. 제 2 항에 있어서,
상기 전자기파 차단층의 제2영역은 제2절연성 수지로 감싸여 있는 것을 특징으로 하는 반도체 디바이스.3. The method of claim 2,
And a second region of the electromagnetic wave shielding layer is surrounded by a second insulating resin. 제 4 항에 있어서,
상기 메탈 스트립의 제1영역의 상면은 상기 제2절연성 수지의 상면과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스.5. The method of claim 4,
Wherein the upper surface of the first region of the metal strip is flush with the upper surface of the second insulating resin. 제 4 항에 있어서,
상기 제1절연성 수지와 제2절연성 수지는 동일 재료 또는 다른 재료인 것을 특징으로 하는 반도체 디바이스.5. The method of claim 4,
Wherein the first insulating resin and the second insulating resin are the same material or different materials. 제 4 항에 있어서,
상기 제1절연성 수지 또는 제2절연성 수지는 에폭시 몰딩 컴파운드 또는 에폭시 레진인 것을 특징으로 하는 반도체 디바이스.5. The method of claim 4,
Wherein the first insulating resin or the second insulating resin is an epoxy molding compound or an epoxy resin. 제 2 항에 있어서,
상기 전자기파 차단층은 상기 제1영역과 제2영역의 경계로부터 상기 제1영역에 평행하게 연장된 엣지 영역을 더 포함함을 특징으로 하는 반도체 디바이스.3. The method of claim 2,
Wherein the electromagnetic wave shielding layer further comprises an edge region extending parallel to the first region from the boundary between the first region and the second region. 제 8 항에 있어서,
상기 전자기파 차단층의 제1영역의 상면은 상기 엣지 영역의 상면과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스.9. The method of claim 8,
Wherein the upper surface of the first region of the electromagnetic wave shielding layer is flush with the upper surface of the edge region. 제 2 항에 있어서,
상기 전자기파 차단층의 제1영역은 에어 보이드 제거용 관통홀을 포함함을 특징으로 하는 반도체 디바이스.3. The method of claim 2,
Wherein the first region of the electromagnetic wave shielding layer includes an air void removing through hole. 제 10 항에 있어서,
상기 전자기파 차단층의 제1영역의 상면은 상기 제1절연성 수지의 상면과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스.11. The method of claim 10,
Wherein the upper surface of the first region of the electromagnetic wave shielding layer is flush with the upper surface of the first insulating resin. 제 1 항에 있어서,
상기 반도체 다이는 상호간 이격된 제1반도체 다이 및 제2반도체 다이를 포함하고,
상기 전자기파 차단층은 상기 제1영역으로부터 연장되며 상기 제1반도체 다이와 제2반도체 다이에 위치되는 제3영역을 더 포함함을 특징으로 하는 반도체 디바이스.The method according to claim 1,
The semiconductor die comprising a first semiconductor die and a second semiconductor die spaced apart from each other,
Wherein the electromagnetic wave shielding layer further comprises a third region extending from the first region and located in the first semiconductor die and the second semiconductor die. 제 12 항에 있어서,
상기 전자기파 차단층의 제3영역은 상기 서브스트레이트에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스.13. The method of claim 12,
And the third region of the electromagnetic wave shielding layer is electrically connected to the substrate. 제 12 항에 있어서,
상기 전자기파 차단층의 제3영역은 상호간 이격된 한쌍으로 구비된 것을 특징으로 하는 반도체 디바이스.13. The method of claim 12,
And a third region of the electromagnetic wave blocking layer is provided in a pair spaced apart from each other. 제 1 항에 있어서,
상기 전자기파 차단층은 구리, 알루미늄, 니켈, 팔라듐, 골드, 실버 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 디바이스.The method according to claim 1,
Wherein the electromagnetic wave shielding layer is formed of copper, aluminum, nickel, palladium, gold, silver, or an alloy thereof. 반도체 다이가 전기적으로 접속된 서브스트레이트와, 전자기파 차단층을 준비하는 단계;
상기 서브스트레이트 및 반도체 다이를 상기 전자기파 차단층으로 덮는 단계; 및
상기 서브스트레이트, 반도체 다이 및 전자기파 차단층 사이의 공간에 제1절연성 수지를 충진하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.Preparing a substrate on which a semiconductor die is electrically connected, and an electromagnetic wave shielding layer;
Covering the substrate and the semiconductor die with the electromagnetic wave shielding layer; And
And filling a space between the substrate, the semiconductor die, and the electromagnetic wave shielding layer with a first insulating resin. 제 16 항에 있어서,
상기 전자기파 차단층은 상기 서브스트레이트와 평행하게 형성된 제1영역; 및
상기 제1영역으로부터 연장되어 상기 서브스트레이트에 전기적으로 접속되며 상기 제1영역에 수직한 제2영역을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.17. The method of claim 16,
Wherein the electromagnetic wave shielding layer comprises: a first region formed in parallel with the substrate; And
And a second region extending from the first region and electrically connected to the substrate, the second region being perpendicular to the first region. 제 17 항에 있어서,
상기 전자기파 차단층의 제2영역은 제1절연성 수지 충진용 관통홀을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.18. The method of claim 17,
And the second region of the electromagnetic wave shielding layer includes a through-hole for filling the first insulating resin. 제 17 항에 있어서,
상기 전자기파 차단층의 제2영역은 제2절연성 수지로 감싸여 있는 것을 특징으로 하는 반도체 디바이스의 제조 방법.18. The method of claim 17,
And the second region of the electromagnetic wave shielding layer is surrounded by a second insulating resin. 제 19 항에 있어서,
상기 메탈 스트립의 제1영역의 상면은 상기 제2절연성 수지의 상면과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스.20. The method of claim 19,
Wherein the upper surface of the first region of the metal strip is flush with the upper surface of the second insulating resin.
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