KR20180078601A - Read-out integrated circuit - Google Patents

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KR20180078601A KR1020160183527A KR20160183527A KR20180078601A KR 20180078601 A KR20180078601 A KR 20180078601A KR 1020160183527 A KR1020160183527 A KR 1020160183527A KR 20160183527 A KR20160183527 A KR 20160183527A KR 20180078601 A KR20180078601 A KR 20180078601A
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Abstract

The present invention provides a read-out integrated circuit which includes an integration circuit which receives a sensing signal outputted from a sensor cell. The integration circuit includes: an operational amplifier; second and third capacitor circuits connected to an output terminal of the operational amplifier and serially connected, and a first capacitor circuit connected to a node between the second and third capacitor circuits and an inversion input terminal of the operational amplifier. At least one of the first, second, and third capacitor circuits is a variable capacitor circuit. Accordingly, the present invention can effectively implement the integration circuit with low noise and high sensitivity.

Description

검출회로{Read-out integrated circuit}A read-out integrated circuit

본 발명은 검출회로에 관한 것이다.The present invention relates to a detection circuit.

검출회로(read-out integrated circuit: ROIC)는 아날로그 성분의 데이터를 검출하여 디지털 성분의 데이터를 제공하는 회로로서, 터치 감지 시스템, 방사선 촬영장치, 이미지 스캐너 등 다양한 분야에 적용되고 있다. BACKGROUND ART A read-out integrated circuit (ROIC) is a circuit that detects data of an analog component and provides data of a digital component, and is applied to various fields such as a touch sensing system, a radiographic apparatus, and an image scanner.

도 1은 종래의 검출회로를 개략적으로 도시한 등가회로도이다.1 is an equivalent circuit diagram schematically showing a conventional detection circuit.

도 1을 참조하면, 검출회로(ROIC)의 신호입력 채널인 AFE(analog front end) 채널에는 센서패널(SP)에 구성된 센서셀(SC)에서 센싱되어 출력된 센싱신호(Ds)를 입력받아 이를 시간에 따라 적분하여 전압(Vout)으로 변환하여 출력하는 적분회로(INC)가 구성될 수 있다.1, a sensing signal Ds sensed and output from a sensor cell SC formed on a sensor panel SP is input to an analog front end (AFE) channel, which is a signal input channel of the detection circuit ROIC, An integrating circuit INC that integrates and outputs the voltage Vout according to time can be configured.

적분회로(INC)는 연산증폭기(OP)와 연산증폭기(OP)의 반전입력단자(-)와 출력단자 사이에 연결된 피드백 캐패시터(CFC)로 구성된다.The integration circuit INC is composed of an operational amplifier OP and a feedback capacitor CFC connected between the inverting input terminal (-) of the operational amplifier OP and the output terminal.

이때, 적분회로(INC)의 전하 민감도(charge sensitivity)는 아래 수식(1)로 정의된다.At this time, the charge sensitivity of the integrating circuit INC is defined by the following equation (1).

Vout/Qin = 1/Cf (Vout: 출력전압, Qin: 센싱신호(Ds)의 입력전하, Cf: 피드백 캐패시터(CFC)의 용량).Vout / Qin = 1 / Cf (Vout: output voltage, Qin: input charge of the sensing signal Ds, and Cf: capacity of the feedback capacitor CFC).

이에 따라, 피드백 캐패시터(CFC)의 용량을 조절하여 전하 민감도를 조절할 수 있다.Accordingly, the charge sensitivity can be adjusted by adjusting the capacity of the feedback capacitor (CFC).

이러한바, 피드백 캐패시터(CFC)는 그 용량이 가변되도록 구성된다. 이를 위해 피드백 캐패시터(CFC)는 병렬 배치된 다수의 단위 캐패시터(C1 내지 C4)와 하나의 캐패시터(C4)를 제외한 캐패시터들(C1 내지 C3)의 전기적 연결을 스위칭을 제어하는 스위치(SW1 내지 SW3)로 구성될 수 있다.In this case, the feedback capacitor (CFC) is configured such that its capacitance is variable. To this end, the feedback capacitor CFC includes switches SW1 to SW3 for controlling the electrical connection of the plurality of unit capacitors C1 to C4 arranged in parallel and the capacitors C1 to C3 except for one capacitor C4, ≪ / RTI >

이와 같이 구성된 가변 용량 피드백 캐패시터(CFC)는 용량 가변 단계 즉 가변 해상도가 한정적이어서 전하 민감도를 정밀하게 조절하는 것에 한계가 있으며, 또한 가변 해상도를 증가시키기 위해서는 회로 복잡도가 높아지는 문제가 있다.In the variable capacitance feedback capacitor (CFC) configured as described above, since the capacitance variable step, that is, the variable resolution, is limited, there is a limitation in precisely controlling the charge sensitivity, and in addition, the circuit complexity increases in order to increase the variable resolution.

또한, 적분회로(INC)의 전기적 잡음(noise)은 피드백 캐패시터(CFC)의 용량(Cf)에 비례하는 관계를 갖는다. 이러한바, 작은 용량의 피드백 캐패시터가 잡음 저감에 유리하다. Also, the electrical noise of the integration circuit INC has a relation proportional to the capacitance Cf of the feedback capacitor CFC. As a result, a feedback capacitor with a small capacity is advantageous for noise reduction.

그런데, 집적회로 공정에서 피드백 캐패시터의 크기 즉 면적이 작으면 용량값의 공정 편차가 커지는 문제가 발생되어, 전하 민감도의 정밀도가 저하되고 신호입력 채널 간 균일도가 저하된다. 따라서, 공정 편차에 둔감한 낮은 잡음의 적분회로를 구현하는 것에 한계가 있다.However, if the size or area of the feedback capacitor is small in the integrated circuit process, there arises a problem that the process deviation of the capacitance value becomes large, so that the accuracy of the charge sensitivity is lowered and the uniformity between the signal input channels is lowered. Therefore, there is a limitation in realizing a low-noise integration circuit that is insensitive to process variations.

본 발명은 공정 편차에 둔감하면서 낮은 잡음과 고감도의 적분회로를 구현하는 방안을 제공하는 것에 과제가 있다.SUMMARY OF THE INVENTION The present invention has a problem in providing a method of implementing an integration circuit with low noise and high sensitivity insensitive to process variations.

전술한 바와 같은 과제를 달성하기 위해, 본 발명은 센서셀에서 출력된 센싱신호를 입력받는 적분회로를 포함하고, 상기 적분회로는, 연산증폭기와; 상기 연산증폭기의 출력단자에 접속되며 직렬 연결된 제2,3캐패시터회로와, 상기 연상증폭기의 반전 입력단자와 상기 제2,3캐패시터회로 사이의 노드에 연결된 제1캐패시터회로를 포함하고, 상기 제1,2,3캐패시터회로 중 적어도 하나는 가변 캐패시터회로인 검출회로를 제공한다.In order to achieve the above-mentioned object, the present invention includes an integrating circuit for receiving a sensing signal output from a sensor cell, the integrating circuit including: an operational amplifier; A second capacitor circuit connected in series to the output terminal of the operational amplifier and a first capacitor circuit connected to a node between the inverting input terminal of the wired amplifier and the second and third capacitor circuits, , At least one of the two or three capacitor circuits provides a detection circuit that is a variable capacitor circuit.

여기서, 상기 가변 캐패시터회로는, 병렬 연결 관계의 제1 내지 n캐패시터와; 상기 제1 내지 n-1캐패시터 또는 상기 제1 내지 n캐패시터 각각에 직렬 연결된 스위치를 포함할 수 있다.Here, the variable capacitor circuit includes: first to n capacitors in a parallel connection relationship; And a switch connected in series to each of the first to n-1 capacitors or the first to n capacitors.

상기 스위치의 스위칭에 따라 해당 캐패시터의 용량 접속을 온/오프하여 상기 가변 캐패시터회로의 용량을 조절하도록 구성될 수 있다.And to adjust the capacitance of the variable capacitor circuit by turning on / off the capacitance connection of the capacitor according to the switching of the switch.

상기 연산증폭기의 비반전 입력단자는 접지단이나 기준전압 입력단에 연결되고, 상기 직렬 연결된 제2,3캐패시터회로는, 상기 연산증폭기의 출력단자와 상기 접지단이나 기준전압 입력단 사이에 연결될 수 있다. The noninverting input terminal of the operational amplifier is connected to the ground terminal or the reference voltage input terminal, and the second and third capacitor circuits connected in series may be connected between the output terminal of the operational amplifier and the ground terminal or the reference voltage input terminal.

상기 적분회로는, 상기 연산증폭기의 반전 입력단자와 출력단자 사이에 연결된 리셋스위치를 더 포함할 수 있다.The integrating circuit may further include a reset switch connected between the inverting input terminal and the output terminal of the operational amplifier.

본 발명에 따르면, 검출회로에 구성된 적분회로의 피드백 캐패시터 회로를 구성함에 있어 출력단자에 접속되며 직렬 연결된 제2,3캐패시터회로와 제2,3캐패시터회로 간의 노드와 입력단자 사이에 연결된 제1캐패시터 회로를 사용하게 되며, 제1 내지 3캐패시터회로 중 적어도 하나를 가변 회로로 구성하게 된다.According to the present invention, in constituting the feedback capacitor circuit of the integrating circuit constituted in the detection circuit, the first capacitor connected between the input terminal and the node between the second and third capacitor circuits and the second and third capacitor circuits connected to the output terminal, Circuit, and at least one of the first to third capacitor circuits is constituted by a variable circuit.

이에 따라, 공정 편차에 둔감하면서 낮은 잡음과 고감도의 적분회로를 효과적으로 구현할 수 있다.As a result, it is possible to effectively realize an integration circuit that is insensitive to process variations and has low noise and high sensitivity.

도 1은 종래의 검출회로를 개략적으로 도시한 등가회로도.
도 2는 본 발명의 실시예에 따른 검출회로를 개략적으로 도시한 등가회로도.
도 3은 본 발명의 실시예에 따른 스위치형 캐패시터 어레이 회로를 도시한 도면.
도 4는 종래와 본 실시예의 피드백 캐패시터회로에서 구현되는 피드백 용량의 예를 도시한 도면.
도 5는 종래와 본 발명의 실시예에 따른 적분회로의 전하 민감도 편차를 도시한 도면.1 is an equivalent circuit diagram schematically showing a conventional detection circuit;
2 is an equivalent circuit diagram schematically showing a detection circuit according to an embodiment of the present invention.
3 is a circuit diagram of a switched capacitor array circuit according to an embodiment of the present invention.
4 is a diagram showing an example of feedback capacitance implemented in the feedback capacitor circuit of the prior art and the present embodiment;
5 is a graph showing a charge sensitivity variation of an integrating circuit according to an embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 실시예에 따른 검출회로를 개략적으로 도시한 등가회로도이다.2 is an equivalent circuit diagram schematically showing a detection circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 검출회로(ROIC)는 적어도 하나의 신호입력 채널이 구비될 수 있고, 신호입력 채널에는 적분회로(INC)가 구성될 수 있다. Referring to FIG. 2, the detection circuit ROIC according to the present embodiment may include at least one signal input channel, and the signal input channel may include an integration circuit INC.

이와 같은 적분회로(INC)는 해당 신호입력 채널과 센싱배선(SL)을 통해 전기적으로 연결된 센서패널(SP)의 해당 센서셀(SC)에서 출력된 아날로그 센싱신호(Ds)를 입력받고 이의 전하를 적분하여 전압(Vout)으로 변환하여 출력하게 된다. 이와 같이 적분회로(INC)를 통한 출력전압(Vout)은 그 후단에 위치한 아날로그-디지털 변환회로를 통해 디지털 신호로 변환될 수 있다.Such an integrating circuit INC receives the analog sensing signal Ds output from the corresponding sensor cell SC of the sensor panel SP electrically connected to the corresponding signal input channel through the sensing wiring SL, And outputs the voltage Vout. Thus, the output voltage Vout through the integrating circuit INC can be converted into a digital signal through the analog-to-digital conversion circuit located at the subsequent stage.

한편, 센서패널(SP)에는 다수의 행라인과 열라인을 따라 센싱 단위인 센서셀(SC)이 매트릭스 형태로 배치될 수 있고, 각 열라인을 따라 신호출력배선인 센싱배선(SL)이 형성되며, 각 열라인의 센서셀(SC)에서 출력된 센싱신호(Ds)는 센싱배선(SL)을 통해 검출회로(ROIC)의 해당 신호입력 채널로 전송될 수 있다. 여기서, 센서패널(SP)로는, 예를 들어 사용자 터치를 감지하는 터치센서패널, 방사선이나 가시광선 등을 감지하는 이미지센서패널 등이 사용될 수 있는데, 이에 한정되지는 않는다.On the other hand, the sensor cells SC, which are sensing units, can be arranged in a matrix form on the sensor panel SP along a plurality of row and column lines, and sensing wirings SL as signal output wirings are formed along the respective column lines And the sensing signal Ds output from the sensor cell SC of each column line can be transmitted to the corresponding signal input channel of the detection circuit ROIC through the sensing wiring SL. Here, as the sensor panel SP, for example, a touch sensor panel for sensing a user touch, an image sensor panel for sensing radiation or visible light, and the like may be used, but the present invention is not limited thereto.

검출회로(ROIC)에 구성된 적분회로(INC)는 연산증폭기(OP)와 연산증폭기(OP)의 반전 입력단자(-)와 출력단자 사이에 연결된 피드백 캐패시터회로(CFC)로 구성될 수 있다. 또한, 검출회로(ROIC)는 연산증폭기(OP)의 반전 입력단자(-)와 출력단자 사이에 연결된 리셋스위치(RST)를 구비할 수 있으며, 이 리셋스위치(RST)를 사용하여 신호검출 동작 전에 피드백 캐패시터회로(CFC)를 초기화시킬 수 있다.The integration circuit INC configured in the detection circuit ROIC may be constituted by an operational amplifier OP and a feedback capacitor circuit CFC connected between the inverting input terminal (-) and the output terminal of the operational amplifier OP. Further, the detection circuit ROIC may include a reset switch RST connected between the inverting input terminal (-) and the output terminal of the operational amplifier OP, and using this reset switch RST, The feedback capacitor circuit (CFC) can be initialized.

연산증폭기(OP)의 비반전 입력단자(+)는 접지단(또는 DC 기준전압 입력단)에 연결될 수 있고, 반전 입력단자(-)에는 센싱신호(Ds)가 입력된다.The non-inverting input terminal (+) of the operational amplifier OP can be connected to the ground terminal (or the DC reference voltage input terminal), and the inverting input terminal (-) receives the sensing signal Ds.

피드백 캐패시터회로(CFC)는 그 용량이 가변되는 가변 캐패시터로 기능하게 된다. 이와 같은 피드백 캐패시터회로(CFC)는 제1 내지 3캐패시터회로(CC1 내지 CC3)를 포함하여 구성될 수 있다.The feedback capacitor circuit (CFC) functions as a variable capacitor whose capacitance is variable. Such a feedback capacitor circuit (CFC) may be configured to include first to third capacitor circuits (CC1 to CC3).

제1캐패시터회로(CC1)는 연산증폭기(OP)의 반전 입력단(-)과 제2,3캐패시터회로(CC2,CC3) 사이의 접점 즉 노드(N) 사이에 연결되도록 구성된다. 그리고, 제2,3캐패시터회로(CC2,CC3)는, 연산증폭기(OP)의 출력단자와 접지단(또는 DC 기준전압 입력단) 사이에 직렬 연결되도록 구성된다.The first capacitor circuit CC1 is configured to be connected between the inverting input terminal (-) of the operational amplifier OP and the node between the second and third capacitor circuits CC2 and CC3, i.e., the node N. [ The second and third capacitor circuits CC2 and CC3 are configured to be connected in series between the output terminal of the operational amplifier OP and the ground terminal (or the DC reference voltage input terminal).

여기서, 제2,3캐패시터회로(CC2,CC3) 중 적어도 하나는 용량이 가변되는 캐패시터회로로 구성될 수 있다. 그리고, 제1캐패시터회로(CC1)는 가변 캐패시터회로나 용량이 고정되어 가변되지 않는 비가변 캐패시터회로로 구성될 수 있다.Here, at least one of the second and third capacitor circuits CC2 and CC3 may be constituted by a capacitor circuit whose capacitance is variable. The first capacitor circuit CC1 may be constituted by a variable capacitor circuit or an unvariable capacitor circuit in which the capacitance is fixed and is not variable.

일예로, 제1 내지 3캐패시터회로(CC1 내지 CC3) 중 하나를 가변 캐패시터회로로 구성한 경우와 관련하여 도 3을 참조할 수 있다. 도 3은 본 발명의 실시예에 따른 스위치형 캐패시터 어레이(switched-capacitor array) 회로를 도시한 도면으로서, For example, one of the first to third capacitor circuits CC1 to CC3 may be referred to with reference to FIG. 3 in the case of configuring the variable capacitor circuit. 3 is a diagram illustrating a switched-capacitor array circuit according to an embodiment of the present invention,

도 3을 참조하면, 스위치형 캐패시터 어레이 회로(SCA)는 가변 캐패시터회로로서, 이는 제1 내지 3캐패시터회로(CC1 내지 CC3) 중 적어도 하나로 사용될 수 있는다. Referring to FIG. 3, the switched capacitor array circuit SCA is a variable capacitor circuit, which can be used as at least one of the first to third capacitor circuits CC1 to CC3.

이 스위치형 캐패시터 어레이 회로(SCA)는 병렬 연결 관계로 배치된 n(2 이상의 정수)개의 단위 캐패시터(C1 내지 Cn)와, n개나 (n-1)개의 단위 캐패시터들에 직렬 연결되어 해당 캐패시터의 용량 접속을 온/오프 스위칭하는 스위치(SW1 내지 SWn-1)로 구성될 수 있다. 본 실시예에서는, 설명의 편의를 위해, 제1 내지 n캐패시터(C1 내지 Cn) 중 제n캐패시터(Cn)를 제외한 제1 내지 (n-1)캐패시터(C1 내지 Cn-1) 각각에 해당 제1 내지 n-1스위치(SW1 내지 SWn-1)가 연결된 경우를 예로 든다. The switched capacitor array circuit SCA includes n unit capacitors C1 through Cn arranged in a parallel connection relationship and n or (n-1) unit capacitors connected in series, And switches SW1 to SWn-1 for on / off switching the capacitive connection. In this embodiment, for convenience of explanation, the first to n-th capacitors C1 to Cn-1 of the first to n capacitors C1 to Cn, except for the nth capacitor Cn, 1 to n-1 switches SW1 to SWn-1 are connected.

한편, 제3캐패시터회로(CC3)를 스위치형 캐패시터 어레이 회로(SCA)로 구성하는 경우에는, 이 스위치형 캐패시터 어레이 회로(SCA)의 모든 캐패시터들에 대해 스위치가 연결되도록 구성될 수 있다.On the other hand, when the third capacitor circuit CC3 is constituted by the switched capacitor array circuit SCA, the switch can be configured to be connected to all the capacitors of the switched capacitor array circuit SCA.

이와 같이 구성하게 되면, 스위치의 스위칭에 따라 해당 캐패시터의 용량 접속이 온/오프되어 캐패시터 어레이 회로(SCA)의 용량을 가변하여 조절할 수 있게 된다.With such a configuration, the capacity connection of the capacitor is turned on / off according to the switching of the switch, so that the capacity of the capacitor array circuit SCA can be varied and adjusted.

이처럼, 스위치형 캐패시터 어레이 회로(SCA)를 제1 내지 3캐패시터회로(CC1 내지 CC3) 중 적어도 하나에 적용하여, 피드백 캐패시터회로(CFC)의 용량을 가변할 수 있다.As such, the switched capacitor array circuit SCA can be applied to at least one of the first to third capacitor circuits CC1 to CC3 to vary the capacitance of the feedback capacitor circuit (CFC).

이와 관련하여, 피드백 캐패시터회로(CFC)의 용량(Cf) 즉 등가용량(Ceq)은 아래 수식(2)로 정의된다.In this connection, the capacitance Cf of the feedback capacitor circuit (CFC), that is, the equivalent capacitance Ceq, is defined by the following equation (2).

수식(2): Ceq = Cc1*(Cc2/(Cc1 + Cc2 + Cc3)) (Cc1: 제1캐패시터회로(CC1)의 용량, Cc2: 제2캐패시터회로(CC2)의 용량, Cc3: 제3캐패시터회로(CC3)의 용량).Cc2 is the capacitance of the second capacitor circuit CC2, and Cc3 is the capacitance of the second capacitor Cc2. The capacitance of the third capacitor Cc2 is expressed by the following equation (2): Ceq = Cc1 * Cc2 / (Cc1 + Cc2 + Cc3) Capacity of circuit CC3).

이때, (Cc2/(Cc1 + Cc2 + Cc3))는 감쇄 상수에 해당된다.At this time, (Cc2 / (Cc1 + Cc2 + Cc3)) corresponds to the attenuation constant.

그리고, 위 수식(2)에 따라 피드백 캐패시터회로(CFC)의 전하 민감도는 아래 수식(3)으로 정의된다.The charge sensitivity of the feedback capacitor circuit (CFC) according to the above formula (2) is defined by the following equation (3).

수식(4): Vout/Qin = (1/Cc1)*((Cc1 + Cc2 + Cc3)/Cc2)(4): Vout / Qin = (1 / Cc1) * ((Cc1 + Cc2 + Cc3) / Cc2)

이러한바, 감쇄 상수인 (Cc2/(Cc1 + Cc2 + Cc3))를 조절하여 피드백 캐패시터회로(CFC)의 용량을 가변시킬 수 있다.In this case, the capacitance of the feedback capacitor circuit (CFC) can be varied by adjusting the attenuation constant (Cc2 / (Cc1 + Cc2 + Cc3)).

더욱이, 제1캐패시터회로(C1)의 용량(Cc1)을 조절하여 피드백 캐패시터회로(CFC)의 용량을 가변시킬 수 있다.Furthermore, the capacitance of the feedback capacitor circuit (CFC) can be varied by adjusting the capacitance (Cc1) of the first capacitor circuit (C1).

이처럼, 본 실시예에서는 종래와 비교하여 가변 용량 특성의 제2 내지 3캐패시터 회로(CC2,CC3)를 추가적으로 사용함으로써, 피드백 캐피시터회로(CFC)의 용량 조절을 보다 더 세분화할 수 있게 된다. 이에 따라, 종래에 비해 피드백 캐피시터 회로(CFC)의 가변량을 보다 작게 할 수 있어 가변 단계 즉 해상도가 급격하게 증가될 수 있으므로, 적분회로(INC)의 전하 민감도를 극도로 높일 수 있게 된다.As described above, in this embodiment, the capacity control of the feedback capacitor circuit (CFC) can be further subdivided by additionally using the second to third capacitor circuits (CC2, CC3) of the variable capacitance characteristic as compared with the conventional case. Accordingly, the variable amount of the feedback capacitor circuit (CFC) can be made smaller than that of the prior art, so that the variable step, that is, the resolution can be increased sharply, so that the charge sensitivity of the integrating circuit INC can be extremely increased.

이와 관련하여 도 4를 참조할 수 있는데, 도 4는 종래와 본 실시예의 피드백 캐패시터회로에서 구현되는 피드백 용량의 예를 도시한 도면이다.Referring to FIG. 4, FIG. 4 shows an example of the feedback capacitance implemented in the feedback capacitor circuit of the conventional and the present embodiment.

이때, 본 실시예에서는 제1캐패시터회로(CC1)는 용량을 고정하고, 제2캐패시터회로(CC2)는 1-16pF의 용량 범위에서 1pF씩 단계적으로 용량이 조절되고, 제3캐패시터회로(CC3)는 0-30pF의 용량 범위에서 2pF씩 단계적으로 용량이 조절되는 경우를 예로 들었다.In this embodiment, the first capacitor circuit CC1 has a fixed capacitance, the second capacitor circuit CC2 has its capacitance gradually adjusted by 1 pF in the capacitance range of 1-16 pF, For example, in which the capacity is adjusted stepwise by 2 pF in the capacity range of 0-30 pF.

종래의 경우에는 1.0pF~8.0pF 용량 범위에서 0.5pF씩 용량을 가변하게 되므로, 가변량이 상당히 크고 이에 따라 가변 해상도가 매우 낮다.In the conventional case, since the capacitance is varied by 0.5 pF in the capacitance range of 1.0 pF to 8.0 pF, the variable amount is considerably larger and thus the variable resolution is very low.

반면에, 본 실시예의 경우에는 0.24pF~6.15pF의 용량 범위에서 종래에 비해 매우 작은 가변량으로 가변할 수 있게 되어 가변 해상도가 급격하게 높아지게 된다. 이에 따라, 전하 민감도가 급격하게 높아지게 된다.On the other hand, in the case of the present embodiment, the variable resolution can be changed to a very small variable amount in the capacitance range of 0.24 pF to 6.15 pF compared with the conventional one, and the variable resolution is rapidly increased. As a result, the charge sensitivity is drastically increased.

더욱이, 전술한 바와 같이 본 실시예의 경우에는 전하 민감도가 매우 높은 특성을 갖게 되므로, 피드백 캐패시터 회로(CFC)의 용량을 충분히 낮출 수 있게 된다. 이에 따라, 적분회로(INC)의 출력잡음을 효과적으로 저감시킬 수 있게 된다. Furthermore, as described above, in the case of the present embodiment, since the charge sensitivity has a very high characteristic, the capacity of the feedback capacitor circuit (CFC) can be sufficiently lowered. Thus, the output noise of the integrating circuit INC can be effectively reduced.

이와 관련하여, 본 실시예에서는 제3캐패시터회로(CC3)의 용량을 상승시킬 수 있고, 이에 따라 감쇄 상수가 낮아져 피드백 캐패시터회로(CFC)의 용량(Ceq)을 상당한 정도로 낮출 수 있게 된다. 따라서, 종래에 비해 적분회로(INC)의 출력잡음을 효과적으로 저감시킬 수 있게 된다.In this regard, in this embodiment, the capacitance of the third capacitor circuit CC3 can be raised, and accordingly, the attenuation constant can be lowered so that the capacitance Ceq of the feedback capacitor circuit CFC can be reduced to a considerable extent. Therefore, the output noise of the integrating circuit INC can be effectively reduced as compared with the conventional art.

또한, 본 실시예의 경우에는 종래에 비해 많은 수의 캐패시터를 사용하여 피드백 캐패시터회로(CFC)를 형성하게 되므로, 피드백 캐패시터회로(CFC)의 면적을 충분히 확보할 수 있게 된다. 따라서, 피드백 캐패시터회로(CFC) 면적에 따른 용량값의 공정 편차를 해소할 수 있게 된다.In addition, in the case of this embodiment, since the feedback capacitor circuit (CFC) is formed by using a larger number of capacitors than the conventional one, the area of the feedback capacitor circuit (CFC) can be sufficiently secured. Therefore, it is possible to solve the process variation of the capacitance value according to the feedback capacitor circuit (CFC) area.

도 5는 종래와 본 발명의 실시예에 따른 적분회로의 전하 민감도 편차를 도시한 도면으로서, 200개의 샘플에 대한 몬테-카를로 시뮬레이션(Monte-Carlo simulation) 결과를 도시한 도면이다.FIG. 5 is a diagram showing a charge sensitivity variation of an integrating circuit according to an embodiment of the present invention, and shows a Monte-Carlo simulation result of 200 samples.

도 5를 참조하면, 종래 기술의 적분회로는 피드백 용량(CFB)이 0.5pF에서 전하 민감도의 표준편차는 135.7E-6V이다. 반면에, 본 실시예의 적분회로는 피드백 용량(CEQ)에서 전하 민감도의 표준편차는 86.68E-6V로서, 전하 민감도 편차가 종래에 비해 매우 우수함을 알 수 있다.Referring to FIG. 5, in the prior art integration circuit, the standard deviation of the charge sensitivity is 135.7E-6V when the feedback capacitance CFB is 0.5 pF. On the other hand, in the integrating circuit of this embodiment, the standard deviation of the charge sensitivity in the feedback capacitance CEQ is 86.68E-6V, which shows that the charge sensitivity deviation is much better than the conventional one.

전술한 바와 같이, 본 실시예에 따르면, 검출회로에 구성된 적분회로의 피드백 캐패시터회로를 구성함에 있어 출력단자에 접속되며 직렬 연결된 제2,3캐패시터회로와 제2,3캐패시터회로 간의 노드와 입력단자 사이에 연결된 제1캐패시터회로를 사용하게 되며, 제1 내지 3캐패시터회로 중 적어도 하나를 가변 회로로 구성하게 된다.As described above, according to the present embodiment, in constituting the feedback capacitor circuit of the integrating circuit configured in the detection circuit, the node between the second and third capacitor circuits and the second and third capacitor circuits connected to the output terminal, And at least one of the first to third capacitor circuits is constituted by a variable circuit.

이에 따라, 공정 편차에 둔감하면서 낮은 잡음과 고감도의 적분회로를 효과적으로 구현할 수 있다.As a result, it is possible to effectively realize an integration circuit that is insensitive to process variations and has low noise and high sensitivity.

전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.The embodiment of the present invention described above is an example of the present invention, and variations are possible within the spirit of the present invention. Accordingly, the invention includes modifications of the invention within the scope of the appended claims and equivalents thereof.

SP: 센서패널
SC: 센서셀
Ds: 센싱신호
ROIC: 검출회로
INC: 적분회로
OP: 연산증폭기
Vout: 출력전압
CFC: 피드백 캐패시터회로
CC1,CC2,CC3: 제1,2,3캐패시터회로
RST: 리셋스위치
SCA: 스위치형 캐패시터 어레이 회로
C1 내지 Cn: 제1 내지 n캐패시터
SW1 내지 SWn-1: 제1 내지 n-1스위치SP: Sensor panel
SC: Sensor cell
Ds: sensing signal
ROIC: Detection circuit
INC: Integrating circuit
OP: Op Amp
Vout: Output voltage
CFC: feedback capacitor circuit
CC1, CC2, CC3: 1st, 2nd and 3rd capacitor circuits
RST: Reset switch
SCA: Switched Capacitor Array Circuit
C1 to Cn: first to n capacitors
SW1 to SWn-1: First to n-1 switches

Claims (5)

센서셀에서 출력된 센싱신호를 입력받는 적분회로를 포함하고,
상기 적분회로는,
연산증폭기와;
상기 연산증폭기의 출력단자에 접속되며 직렬 연결된 제2,3캐패시터회로와, 상기 연상증폭기의 반전 입력단자와 상기 제2,3캐패시터회로 사이의 노드에 연결된 제1캐패시터회로를 포함하고,
상기 제1,2,3캐패시터회로 중 적어도 하나는 가변 캐패시터회로인
검출회로.
And an integration circuit receiving the sensing signal output from the sensor cell,
Wherein the integrating circuit comprises:
An operational amplifier;
A second capacitor circuit connected in series to the output terminal of the operational amplifier and a first capacitor circuit connected to a node between the inverting input terminal of the wired amplifier and the second and third capacitor circuits,
Wherein at least one of the first, second, and third capacitor circuits is a variable capacitor circuit
Detection circuit.
제 1 항에 있어서,
상기 가변 캐패시터회로는,
병렬 연결 관계의 제1 내지 n캐패시터와;
상기 제1 내지 n-1캐패시터 또는 상기 제1 내지 n캐패시터 각각에 직렬 연결된 스위치를 포함하는
검출회로.
The method according to claim 1,
Wherein the variable capacitor circuit comprises:
First to n capacitors in a parallel connection relationship;
And a switch connected in series to each of the first to n-1 capacitors or the first to n capacitors
Detection circuit.
제 2 항에 있어서,
상기 스위치의 스위칭에 따라 해당 캐패시터의 용량 접속을 온/오프하여 상기 가변 캐패시터회로의 용량을 조절하도록 구성된
검출회로.
3. The method of claim 2,
And to adjust the capacitance of the variable capacitor circuit by turning on / off the capacitance connection of the capacitor in accordance with switching of the switch
Detection circuit.
제 1 항에 있어서,
상기 연산증폭기의 비반전 입력단자는 접지단이나 기준전압 입력단에 연결되고,
상기 직렬 연결된 제2,3캐패시터회로는, 상기 연산증폭기의 출력단자와 상기 접지단이나 기준전압 입력단 사이에 연결된
검출회로.
The method according to claim 1,
The non-inverting input terminal of the operational amplifier is connected to a ground terminal or a reference voltage input terminal,
The second and third capacitor circuits connected in series are connected between the output terminal of the operational amplifier and the ground terminal or the reference voltage input terminal,
Detection circuit.
제 1 항에 있어서,
상기 적분회로는, 상기 연산증폭기의 반전 입력단자와 출력단자 사이에 연결된 리셋스위치를 더 포함하는
검출회로.
The method according to claim 1,
Wherein the integrating circuit further comprises a reset switch connected between the inverting input terminal and the output terminal of the operational amplifier
Detection circuit.
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