KR20180074621A - 반도체 수납 트레이 및 반도체 수납 트레이용 커버 - Google Patents

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Abstract

본 발명은 반도체 수납 트레이 및 반도체 수납 트레이용 커버에 관한 것으로서, 내열성 베이스판; 상기 내열성 베이스판 상에 배열되고 반도체 장치가 수납되는 복수의 포켓부들; 상기 복수의 포켓부들의 주변에 배치된 가이드부; 및 상기 내열성 베이스판, 포켓부들 및 가이드부의 표면에 코팅된 탄소계 전도성 물질층을 포함하는 반도체 수납 트레이를 제공한다. 본 발명에 따른 반도체 수납 트레이 및 반도체 수납 트레이용 커버를 이용하면 파티클 생성이 현저히 적고 전기 저항이 낮으면서도 균일하여 제전 효과가 우수하다.

Description

반도체 수납 트레이 및 반도체 수납 트레이용 커버 {Tray accommodating semiconductor device and cover therefor}
본 발명은 반도체 수납 트레이 및 반도체 수납 트레이용 커버에 관한 것으로서, 더욱 구체적으로는 파티클 생성이 현저히 적고 전기 저항이 낮으면서도 균일하여 제전 효과가 우수한 반도체 수납 트레이 및 반도체 수납 트레이용 커버에 관한 것이다.
반도체 제품의 제조에는 다양한 주체들이 협력하며, 어느 한 주체가 생산한 제품을 다른 제품에 전달할 필요가 있다. 전달되는 제품은 가공되거나 처리된 웨이퍼일 수도 있고, 이를 다이싱한 반도체 칩일 수도 있고, 나아가 몰딩 수지로 봉지된 반도체 패키지일 수도 있다.
이러한 반도체 장치들, 예컨대 반도체 칩이나 반도체 패키지를 수납하여 운반하기 위하여 트레이가 사용되는데, 경우에 따라서는 트레이까지 테스트 장비 또는 열처리 장비 내에 수납하여 반도체 칩 또는 반도체 패키지에 대한 테스트, 기타 처리를 수행할 수 있다. 고온이 적용되는 테스트나 처리의 경우 트레이는 내열성을 가져야 하며, 아울러 불필요한 정전기를 신속히 제거할 수 있도록 소정의 전기전도성도 갖추어야 한다.
현재 고온 환경에 적용되는 트레이를 제조하기 위하여 내열성 수지에 도전성 소재를 첨가한 복합 소재가 사용되고 있다. 하지만, 현재의 트레이는 전기 저항이 비교적 높고 위치에 따라 불균일할 뿐만 아니라, 생성된 파티클이 반도체 패키지 또는 반도체 칩에 부착되어 반도체 장치의 불량을 가져오는 한 원인이 될 수 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 파티클 생성이 현저히 적고 전기 저항이 낮으면서도 균일하여 제전 효과가 우수한 반도체 수납 트레이를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 파티클 생성이 현저히 적고 전기 저항이 낮으면서도 균일하여 제전 효과가 우수한 반도체 수납 트레이용 커버를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 내열성 베이스판; 상기 내열성 베이스판 상에 배열되고 반도체 장치가 수납되는 복수의 포켓부들; 상기 복수의 포켓부들의 주변에 배치된 가이드부; 및 상기 내열성 베이스판, 포켓부들 및 가이드부의 표면에 코팅된 탄소계 전도성 물질층을 포함하는 반도체 수납 트레이를 제공한다.
이 때, 상기 탄소계 전도성 물질층은 전도성 고분자층이고, 상기 전도성 고분자층을 이루는 전도성 고분자는 폴리아닐린(polyaniline, PANI), 폴리피롤(polypyrrole, PPY), 폴리카바졸(polycarbazole), 폴리인돌(polyindole), 폴리아제핀(polyazepine), 폴리나프탈렌(polynaphthalene), 폴리티오펜(polythiophene, PT), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethylenedioxythiophene), PEDOT), 폴리(p-페닐렌 설파이드)(poly(p-phenylene sulfide), PPS), 폴리(p-페닐렌 비닐렌)(poly(p-phenylene vinylene), PPV), 폴리아세틸렌(polyacetylene, PAC), 폴리피렌(polypyrene), 폴리페닐렌(polyphenylene), 폴리플루오렌(polyfluorene), 폴리아쥴렌(polyazulene), 폴리퓨란(polyfuran), 폴리티오펜비닐렌(polythiophene vinylene), 폴리피리딘(polypyridine), 및 이들의 유도체로 구성되는 군으로부터 선택되는 1종 이상일 수 있다.
일부 실시예들에 있어서, 상기 탄소계 전도성 물질층은 탄소 나노튜브를 포함할 수 있다.
또한, 상기 탄소계 전도성 물질층은 약 3㎛ 내지 약 20㎛의 두께로 제공될 수 있다.
또, 상기 내열성 베이스판은 적어도 130℃의 온도를 견딜 수 있는 내열성 고분자로 이루어질 수 있다. 특히, 상기 내열성 고분자는 변성 폴리페닐렌옥사이드(modified polyphenylene oxide, MPPO), 변성 폴리술폰(modified polysulfone, MPSU), 폴리카보네이트(polycarbonate, PC), 폴리아마이드(polyamide), 폴리술폰(polysulfone, PSU), 폴리에테르술폰(polyethersulfone, PES), 폴리에테르이미드(polyetherimide, PEI), 폴리페닐렌설파이드(polyphenylene sulfide), 액정폴리머(liquid crystal polymer), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 및 이들의 혼합물로 구성되는 군으로부터 선택된 1종 이상일 수 있다. 또한 상기 내열성 고분자는 전기 전도성 물질을 포함하지 않을 수 있다.
또, 반도체 수납 트레이의 표면의 1 cm 이내 거리의 두 지점 사이의 전기 저항이 2.5 x 106 오옴(Ω) 미만일 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 내열성 베이스판; 및 상기 내열성 베이스판의 표면에 코팅된 탄소계 전도성 물질층을 포함하는 반도체 수납 트레이용 커버를 제공한다.
본 발명에 따른 반도체 수납 트레이 및 반도체 수납 트레이용 커버를 이용하면 파티클 생성이 현저히 적고 전기 저항이 낮으면서도 균일하여 제전 효과가 우수하다.
도 1은 본 발명의 일 실시예에 따른 반도체 수납 트레이 및 그의 커버를 나타낸 사시도이다.
도 2는 도 1의 II로 나타낸 부분을 확대한 부분 확대도이다.
도 3은 도 2의 III-III' 선을 따라 절개한 단면을 나타낸 단면도이다.
도 4는 도 1에 나타낸 반도체 수납 트레이용 커버의 부분 단면을 나타낸 측단면도로서 도 2의 III-III' 위치에 대응되는 커버 부분의 단면이다.
도 5는 본 발명의 실시예들에 따른 저항 균일성 시험을 수행한 시편 및 측정 위치를 나타낸 이미지이다.
도 6은 실시예 1 및 비교예 1의 시편들에 대하여 슬러핑 시험을 수행한 결과를 나타낸 이미지이다.
도 7은 실시예 1 및 비교예 1의 시편들에 대하여 테이핑 시험을 수행한 결과를 나타낸 이미지들이다.
이하, 첨부 도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 수납 트레이(10) 및 그의 커버(20)를 나타낸 사시도이고, 도 2는 도 1의 II로 나타낸 부분을 확대한 부분 확대도이다.
도 1 및 도 2를 참조하면, 상기 반도체 수납 트레이(10)는 베이스판(11) 상에 반도체 칩 또는 반도체 패키지와 같은 반도체 장치를 수납할 수 있는 복수의 포켓부들(13)을 포함할 수 있다. 상기 베이스판(11) 상에서 상기 포켓부들(13)은 격자 형태로 배열될 수 있다. 도 1에서는 상기 포켓부들(13)이 x 방향으로 16개, y 방향으로 6개가 배열되는 것으로 도시되었지만 본 발명이 여기에 한정되는 것은 아니다.
상기 베이스판(11)은 내열성 고분자 물질로 이루어질 수 있다. 여기서, '내열성'은 130℃ 이상의 고온을 견딜 수 있는 특성을 의미하는 것으로 정의된다.
상기 베이스판(11)의 내열성 고분자 물질은, 예를 들면, 변성 폴리페닐렌옥사이드(modified polyphenylene oxide, MPPO), 변성 폴리술폰(modified polysulfone, MPSU), 폴리카보네이트(polycarbonate, PC), 폴리아마이드(polyamide), 폴리술폰(polysulfone, PSU), 폴리에테르술폰(polyethersulfone, PES), 폴리에테르이미드(polyetherimide, PEI), 폴리페닐렌설파이드(polyphenylene sulfide), 액정폴리머(liquid crystal polymer), 폴리에테르에테르케톤(polyetheretherketone, PEEK) 및 이들의 혼합물로 구성되는 군으로부터 선택된 1종 이상일 수 있으나, 본 발명이 여기에 한정되는 것은 아니다.
상기 포켓부(13)는 수납하고자 하는 반도체 장치의 형태를 가질 수 있다. 도 1에서는 상기 포켓부(13)가 사각형의 형태를 갖는 것으로 도시되었지만, 본 발명이 여기에 한정되는 것은 아니다. 상기 포켓부(13)는 육각형, 원형, 타원형 등 다양한 형태를 가질 수도 있다.
상기 포켓부(13)의 가장자리에는 수직 방향으로 돌출된 가이드부(15)가 제공될 수 있다. 상기 가이드부(15)는 상기 포켓부(13) 위로 반도체 장치(3)가 수납될 때, 반도체 장치를 안내하는 역할을 수행할 수 있다. 특히, 상기 가이드부(15)의 측면들 중 포켓부(13)를 향하는 측면은 경사져 있을 수 있다. 상기 포켓부(13)를 향하는 가이드부(15)의 측면이 경사져 있음으로써, 포켓부(13)로 수납되는 반도체 장치(3)의 정렬이 완벽하지 않더라도 반도체 장치(3)가 포켓부(13)내로 스무드하게 안내될 수 있다. 상기 가이드부(15)의 측면의 경사는 수납될 반도체 장치(3)의 크기, 정렬 정밀도 등을 고려하여 적절히 선택될 수 있다.
상기 가이드부(15)는 상기 포켓부(13)의 네 변에 모두 형성될 수도 있고, 마주보는 두 변에만 형성될 수도 있다. 또 상기 가이드부(15)는 상기 포켓부(13)의 한 변에 대하여 하나가 형성될 수도 있고 둘 이상이 형성될 수도 있다. 도 2에서는 상기 가이드부(15)가 y 방향을 따르는 변에는 하나가 형성되고 x 방향을 따르는 변에는 두 개가 형성된 것으로 도시되었지만, 본 발명은 여기에 한정되지 않는다.
도 3은 도 2의 III-III' 선을 따라 절개한 단면을 나타낸 단면도이다.
도 3을 참조하면, 상기 베이스판(11), 포켓부(13), 및 가이드부(15)의 표면 상에 탄소계 전도성 물질층(17)이 제공될 수 있다. 상기 탄소계 전도성 물질층(17)의 두께는, 예를 들면, 약 3㎛ 내지 약 20㎛일 수 있다. 만일 상기 탄소계 전도성 물질층(17)의 두께가 너무 얇으면 전기저항이 과도하게 증가하여 상기 반도체 수납 트레이로부터의 정전기 제거가 불량할 수 있다. 반대로, 상기 탄소계 전도성 물질층(17)의 두께가 너무 두꺼우면 제조 비용이 증가할 수 있다.
상기 탄소계 전도성 물질층(17)은 전도성 고분자층일 수 있으며, 상기 전도성 고분자층을 이루는 전도성 고분자는, 예를 들면, 폴리아닐린(polyaniline, PANI), 폴리피롤(polypyrrole, PPY), 폴리카바졸(polycarbazole), 폴리인돌(polyindole), 폴리아제핀(polyazepine), 폴리나프탈렌(polynaphthalene), 폴리티오펜(polythiophene, PT), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethylenedioxythiophene), PEDOT), 폴리(p-페닐렌 설파이드)(poly(p-phenylene sulfide), PPS), 폴리(p-페닐렌 비닐렌)(poly(p-phenylene vinylene), PPV), 폴리아세틸렌(polyacetylene, PAC), 폴리피렌(polypyrene), 폴리페닐렌(polyphenylene), 폴리플루오렌(polyfluorene), 폴리아쥴렌(polyazulene), 폴리퓨란(polyfuran), 폴리티오펜비닐렌(polythiophene vinylene), 폴리피리딘(polypyridine), 및 이들의 유도체로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만, 본 발명이 여기에 한정되는 것은 아니다. 상기 전도성 고분자층은 전기 전도성을 갖는 임의의 고분자로 될 수 있다.
일부 실시예들에 있어서, 상기 탄소계 전도성 물질층(17)은 탄소 나노튜브, 탄소 나노와이어, 탄소 나노로드, 그래핀(graphene), 플러렌(pullerene)과 같은 탄소계 나노물질을 포함할 수 있다. 예를 들면, 상기 탄소계 전도성 물질층(17)에 포함되는 탄소 나노튜브(carbon nanotube, CNT)는 단일벽 탄소 나노튜브(single wall CNT)일 수도 있고, 다중벽 탄소 나노튜브(mltiple wall CNT)일 수도 있다.
상기 탄소계 전도성 물질층(17)은 탄소 나노튜브, 탄소 나노와이어, 탄소 나노로드, 그래핀(graphene), 플러렌(pullerene)과 같은 탄소계 나노물질로만 이루어질 수도 있고, 이러한 탄소계 나노물질이 폴리머 물질과 같은 바인더에 의하여 결합된 형태의 층일 수도 있다. 상기 바인더는, 예를 들면 PTFE와 같은 소수성 고분자일 수 있으나 여기에 한정되는 것은 아니다.
상기 탄소계 전도성 물질층(17)의 전기 저항은, 1 cm 이내 거리의 두 지점 사이에 대하여 측정하였을 때, 2.5 x 106 오옴(Ω) 미만일 수 있다. 상기 탄소계 전도성 물질층(17)의 저항이 과도하게 높으면 상기 반도체 수납 트레이로부터의 정전기 제거가 불량할 수 있다. 상기 반도체 수납 트레이로부터의 정전기 제거가 미흡하면 수납되는 반도체 장치를 손상시킬 가능성이 있다.
상기 탄소계 전도성 물질층(17)은, 예를 들면, 스핀 코팅, 디핑(dipping), 스프레이, 닥터 블레이드 등 다양한 방법에 의하여 형성될 수 있으며 특별히 한정되지 않는다. 또한 상기 탄소계 전도성 물질층(17)이 전도성 고분자인 경우, 상기 전도성 고분자의 유동층을 형성한 후 약 90℃ 내지 약 150℃의 온도에서 약 10분 내지 약 1시간 정도 건조시킴으로써 탄소계 전도성 물질층(17)을 얻는 것이 가능하다.
이상에서 설명한 바와 같이 내열성 베이스(11) 상에 탄소계 전도성 물질층(17)을 코팅 형성함으로써 위치에 따른 전기 전도성이 보다 균일하게 될 수 있다.
또한 전기 전도성 성분을 첨가하던 종전 기술에 비하여 파티클의 발생이 현저하게 감소할 수 있다.
또, 내열성 베이스(11)의 물질로서 일반 고분자가 아닌 내열성 고분자를 사용하기 때문에 상기 반도체 수납 트레이(10)는 반도체 장치의 운반 뿐만 아니라 고온에서의 테스트를 위한 수납에도 이용될 수 있다.
도 4는 도 1에 나타낸 반도체 수납 트레이용 커버(20)의 부분 단면을 나타낸 측단면도로서 도 2의 III-III' 위치에 대응되는 커버 부분의 단면이다.
도 4를 참조하면, 반도체 수납 트레이용 커버(20)의 가장자리에는 반도체 수납 트레이(10)의 가장자리의 리세스부(R, 도 3 참조)에 대응되어 결합될 수 있는 돌출부(P)가 구비될 수 있다. 상기 반도체 수납 트레이(10)와 그의 커버(20)가 결합되면 상기 돌출부(P)와 리세스부(R)이 맞물리게 되고, 측방향의 외력이 가해져도 반도체 수납 트레이(10)와 그의 커버(20)의 정렬이 유지될 수 있다. 여기서는 반도체 수납 트레이용 커버(20)의 하부가 평탄한 것으로 도시되었으나, 통상의 기술자는 반도체 수납 트레이용 커버(20)의 하부에 커버(20)에서와 같은 돌출부를 형성함으로써 반도체 수납 트레이용 커버(20)를 편리하게 다층으로 적층하고 측방향 외력에도 흐트러지지 않도록 할 수 있음을 이해할 것이다.
또한, 상기 반도체 수납 트레이용 커버(20)는 베이스판(21) 및 탄소계 전도성 물질층(27)을 포함할 수 있다.
상기 베이스판(21)은 도 1 및 도 2를 참조하여 설명한 베이스판(11)과 동일하므로 여기서는 추가적인 설명을 생략한다.
또, 상기 베이스판(21)의 표면은 적어도 부분적으로 탄소계 전도성 물질층(27)으로 코팅되어 있을 수 있다. 탄소계 전도성 물질층(27)의 물질, 두께, 형성 방법 등은 도 3을 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다. 일부 실시예들에 있어서, 상기 탄소계 전도성 물질층(27)은 상기 베이스판(21)의 전체 표면에 코팅되어 있을 수 있다.
이하, 구체적인 실시예 및 비교예를 가지고 본 발명의 구성 및 효과를 보다 상세히 설명하지만, 이들 실시예는 단지 본 발명을 보다 명확하게 이해시키기 위한 것일 뿐 본 발명의 범위를 한정하고자 하는 것은 아니다.
저항 균일성 시험
도 5는 본 발명의 실시예들에 따른 저항 균일성 시험을 수행한 시편 및 측정 위치를 나타낸 이미지이다.
먼저, 본 발명에 따른 시편으로서 MPPO 베이스판 상에 PEDOT이 코팅된 시편(실시예 1)을 준비하고, 종래 기술에 따른 시편으로서 탄소 섬유 및 탄소 파우더가 혼입되어 성형된 MPPO 복합소재 시편(비교예 1)을 준비하였다.
두 시편에 대하여 도 5에 나타낸 바와 같이 29개 위치에 대하여 저항을 측정하였으며, 저항은 해당 위치에서 테스터의 두 전극이 약 1 cm 간격을 갖도록 하여 측정되었다. 표 1은 두 시편에 대한 측정 결과를 나타낸다.
측정 위치 실시예 1 (Ω) 비교예 1 (Ω)
1 4.92E+05 1.72E+05
2 3.19E+05 4.44E+08
3 4.38E+05 1.03E+03
4 1.97E+05 1.69E+08
5 1.16E+06 4.42E+03
6 2.36E+06 3.49E+06
7 2.25E+05 6.67E+08
8 3.46E+05 1.08E+03
9 3.20E+05 8.93E+07
10 2.01E+05 4.62E+05
11 2.48E+05 1.59E+04
12 1.24E+06 7.97E+10
13 4.92E+05 2.36E+03
14 5.16E+05 1.52E+09
15 6.09E+05 3.36E+04
16 3.18E+05 1.06E+04
17 2.09E+05 1.37E+07
18 2.71E+05 3.19E+03
19 3.01E+05 7.96E+07
20 1.35E+06 1.18E+04
21 1.34E+06 1.04E+06
22 1.48E+05 4.90E+08
23 1.76E+06 1.00E+03
24 1.47E+05 2.27E+09
25 1.57E+05 3.30E+04
26 3.68E+05 2.34E+05
27 1.17E+06 2.72E+03
28 3.33E+05 4.03E+05
29 1.24E+06 1.02E+04
평균 6.30E+05 2.95E+09
표준편차 5.67E+05 1.48E+10
상기 표 1에서 보는 바와 같이 실시예 1의 평균 저항은 비교예 1의 평균 저항에 비하여 크게 낮음을 알 수 있다. 뿐만 아니라, 표준편차로 대표되는 위치에 따른 저항 값의 산포도 실시예 1이 현저히 낮음을 알 수 있다. 따라서, 본 발명에 따른 반도체 수납 트레이 및/또는 커버는 위치에 따른 저항이 매우 균일하고 평균적인 저항값도 낮음을 알 수 있다. 그렇기 때문에 본 발명에 따른 반도체 수납 트레이 및/또는 커버는 개선된 제전 효과를 가질 수 있다.
파티클 발생 특성 시험
상기 시편들에 대하여 오염원으로서의 파티클이 얼마나 생성되는지 점검하기 위하여 내마모 시험, 슬러핑(sloughing) 시험, 및 테이핑 시험을 수행하였다.
가. 내마모 시험
테이버 마멸 시험기(Taber Abrasion Tester)를 이용하여 내마모성을 시험하였다. 내마모성을 시험하기 위한 물질은 CS-17이 사용되었고 회전 속도는 60 rpm이었다. 마모 정도는 1000회 회전시킨 후의 질량 감소로 판단하였다.
그 결과 실시예 1은 63.5 mg의 질량 변화가 있었고 비교예 1은 68.1 mg의 질량변화가 있었다. 즉, 실시예 1의 내마모성이 비교예 1에 비하여 다소 우수함을 알 수 있다.
나. 슬러핑(sloughing) 시험
인쇄 용지에 실시예 1과 비교예 1의 시편들을 각각 일정한 힘으로 문질러서 입자가 얼마나 묻어나오는지 시험하였다(슬러핑 시험).
도 6은 실시예 1 및 비교예 1의 시편들에 대하여 슬러핑 시험을 수행한 결과를 나타낸 이미지이다.
도 6을 참조하면 비교예 1의 시편은 육안으로 식별될 정도로 파티클들이 인쇄 용지 상에 묻어 나오는 것이 관찰되었다(화살표 부분).
반면 실시예 1의 시편은 육안으로 식별하기 어려울 정도로 파티클들이 적게 묻어나오는 것을 알 수 있다.
다. 테이핑(taping) 시험
실시예 1과 비교예 1의 시편들 상에 투명 테이프를 부착한 후 이를 시편 표면에 대하여 90도 방향으로 탈착하였다. 투명 테이프에 묻어나온 파티클들이 보다 용이하게 관찰되도록 흰색 종이 위에 투명 테이프를 부착한 후 이미지를 촬영하였다.
도 7은 실시예 1 및 비교예 1의 시편들에 대하여 테이핑 시험을 수행한 결과를 나타낸 이미지들이다.
도 7에서 보는 바와 같이 비교예 1의 시편에 비하여 실시예 1의 시편이 현저히 적은 파티클이 발생함을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
3: 반도체 장치 10: 반도체 수납 트레이
11, 21: 베이스판 13: 포켓부들
15: 가이드부 17, 27: 탄소계 전도성 물질층
20: 수납 트레이용 커버

Claims (1)

  1. 내열성 베이스판;
    상기 내열성 베이스판 상에 배열되고 반도체 장치가 수납되는 복수의 포켓부들;
    상기 복수의 포켓부들의 주변에 배치된 가이드부; 및
    상기 내열성 베이스판, 포켓부들 및 가이드부의 표면에 코팅된 탄소계 전도성 물질층을 포함하는 반도체 수납 트레이.

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