KR20180065673A - Method for manufacturing semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device according to one embodiment of the present invention comprises the steps of: sequentially forming an n- type layer, a p type region and a p+ type region on a first surface of an n+ type silicon carbide substrate; forming a trench by removing the p+ type region, the p type region and the n- type layer; forming a first insulating layer on the p+ type region and within the trench; removing a part of the first insulating layer placed on the p+ type region to form a second insulating layer comprising a first portion placed within the trench and a second portion placed on the p+ type region; forming a gate material layer on the first portion and the p+ type region; removing the second portion to form an ion injecting space; injecting ions to the p+ type region placed in the ion injecting space to form an n+ type region; removing the gate material layer placed on the p+ type region to form a gate electrode within the trench; forming an oxide film on the gate electrode and the n+ type region; forming a source electrode on the oxide film and the p+ type region; and forming a drain electrode in a second surface opposing the first surface of the n+ type silicon carbide substrate. Accordingly, the present invention forms an ion injecting space and then injects n ions into the ion injecting space, thereby forming an n+ type region without an alignment error.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}[0001] METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE [0002]

본 발명은 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device.

최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다. Recently, there is a need for a power semiconductor device having high breakdown voltage and high current and high speed switching characteristics in accordance with the trend of large-sized and large-sized application devices.

이와 같은 전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.Such a power semiconductor device requires a low on-resistance or a low saturation voltage in order to reduce the power loss in the conduction state, in particular, while flowing a very large current. In addition, a characteristic capable of withstanding the high voltage in the reverse direction of the PN junction applied to both ends of the power semiconductor element at the time of the OFF state or the moment the switch is turned off, that is, high breakdown voltage characteristics is basically required.

전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.Among the power semiconductor devices, metal oxide semiconductor field effect transistors (MOSFETs) are the most common field effect transistors in digital circuits and analog circuits.

한편, 온 저항 감소 및 전류밀도 증가를 위하여 플라나 게이트 MOSFET(Planar gate MOSFET)의 JFET 영역을 제거한 트렌치 게이트 MOSFET(Trench gate MOSFET)가 연구되고 있다.On the other hand, a trench gate MOSFET has been studied in which a JFET region of a planar gate MOSFET is removed to reduce on-resistance and increase current density.

트렌치 게이트 MOSFET의 경우, 이온을 주입하여 각 구성 요소들을 형성할 수 있는데, 이 때, 정렬 오차에 의해 이온 주입이 정확하게 이루어지지 않는 문제점이 발생한다.In the case of the trench gate MOSFET, ions can be implanted to form respective components. In this case, the ion implantation is not accurately performed due to the alignment error.

본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서, 이온 주입을 정확하게 하는 것이다.A problem to be solved by the present invention is to accurately perform ion implantation in a silicon carbide MOSFET to which a trench gate is applied.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n- 형층, p형 영역 및 p+ 형 영역을 순차적으로 형성하는 단계, 상기 p+ 형 영역, 상기 p형 영역 및 상기 n- 형층을 제거하여 트렌치를 형성하는 단계, 상기 p+ 형 영역 위 및 상기 트렌치 내에 제1 절연층을 형성하는 단계, 상기 p+ 형 영역 위에 위치하는 제1 절연층의 일부를 제거하여 상기 트렌치 내에 위치하는 제1 부분 및 상기 p+ 형 영역 위에 위치하는 제2 부분을 포함하는 제2 절연층을 형성하는 단계, 상기 제1 부분 및 상기 p+ 형 영역 위에 게이트 물질층을 형성하는 단계, 상기 제2 부분을 제거하여 이온 주입 공간을 형성하는 단계, 상기 이온 주입 공간에 위치하는 상기 p+ 형 영역 위에 이온을 주입하여 n+ 형 영역을 형성하는 단계, 상기 p+ 형 영역 위에 위치하는 게이트 물질층을 제거하여 상기 트렌치 내에 게이트 전극을 형성하는 단계, 상기 게이트 전극 및 상기 n+ 형 영역 위에 산화막을 형성하는 단계, 상기 산화막 및 상기 p+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고 상기 n+형 탄화 규소 기판의 상기 제1면에 대해 반대측인 제2면에 드레인 전극을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes sequentially forming an n-type layer, a p-type region and a p + -type region on a first surface of an n + -type silicon carbide substrate, Region and the n-type layer to form a trench; forming a first insulating layer over the p + -type region and the trench; removing a portion of the first insulating layer over the p + Forming a second insulating layer including a first portion located in the trench and a second portion located over the p + type region, forming a gate material layer over the first portion and the p + type region, Implanting ions into the p + -type region located in the ion implantation space to form an n + -type region, removing the second portion from the p + -type region, Forming a gate electrode in the trench by removing a material layer, forming an oxide film over the gate electrode and the n + type region, forming a source electrode over the oxide film and the p + type region, And forming a drain electrode on a second surface of the silicon substrate opposite to the first surface.

상기 게이트 물질층은 상기 제1 부분 위에 위치하는 제3 부분 및 상기 p+ 형 영역에 위치하는 제4 부분을 포함할 수 있다.The gate material layer may include a third portion located over the first portion and a fourth portion located in the p + type region.

상기 제2 부분은 상기 제3 부분 및 상기 제4 부분 사이에 위치할 수 있다.The second portion may be located between the third portion and the fourth portion.

상기 이온 주입 공간은 상기 제3 부분 및 상기 제4 부분 사이에 위치할 수 있다.The ion implantation space may be located between the third portion and the fourth portion.

상기 제1 절연층은 상기 트렌치의 하부면에 위치하는 부분의 두께가 상기 트렌치의 측면 내에 위치하는 부분의 두께보다 두꺼울 수 있다.The first insulating layer may have a thickness greater than a thickness of a portion located on a lower surface of the trench and a thickness of a portion located on a side surface of the trench.

상기 이온 주입 공간을 형성하는 단계는 상기 트렌치 내에 게이트 절연막이 형성되는 단계를 포함할 수 있다.The forming the ion implantation space may include forming a gate insulating film in the trench.

상기 제2 절연층을 형성하는 단계는 상기 트렌치 내의 상기 제1 절연층 위에 마스크 패턴을 형성하는 단계를 포함할 수 있다.The forming of the second insulating layer may include forming a mask pattern on the first insulating layer in the trench.

상기 마스크 패턴을 비정질 탄소를 포함할 수 있다.The mask pattern may include amorphous carbon.

상기 게이트 물질층은 상기 마스크 패턴을 제거한 후에 형성할 수 있다.The gate material layer may be formed after removing the mask pattern.

상기 제1 절연층은 산화 실리콘을 포함할 수 있다.The first insulating layer may include silicon oxide.

상기 게이트 물질층은 다결정 실리콘을 포함할 수 있다.The gate material layer may comprise polycrystalline silicon.

이와 같이 본 발명의 실시예에 따르면, 이온 주입 공간을 형성한 후에, 이온 주입 공간에 n 이온을 주입함에 따라, 정렬 오차 없이 n+ 형 영역을 형성할 수 있다.As described above, according to the embodiment of the present invention, an n + -type region can be formed without an alignment error by injecting n ions into the ion implantation space after forming the ion implantation space.

또한, n+ 형 영역의 표면을 산화막이 덮고 있기 때문에, 추후 공정에서 n+ 형 영역의 표면의 일부가 제거되는 것을 방지할 수 있다. 이에 따라, n+ 형 영역의 두께 조절을 용이하게 할 수 있다.Further, since the oxide film covers the surface of the n + type region, it is possible to prevent a part of the surface of the n + type region from being removed in a later step. Thus, it is possible to easily control the thickness of the n + type region.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic view showing an example of a cross section of a semiconductor device according to an embodiment of the present invention; FIG.
FIGS. 2 to 11 are views schematically showing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.

첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Also, when a layer is referred to as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic view showing an example of a cross section of a semiconductor device according to an embodiment of the present invention; FIG.

도 1을 참고하면, 본 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판(100), n- 형층(200), p형 영역(300), p+ 형 영역(350), 게이트 전극(600), n+ 형 영역(700), 소스 전극(900) 및 드레인 전극(950)을 포함한다. 1, the semiconductor device according to the present embodiment includes an n + type silicon carbide substrate 100, an n-type layer 200, a p-type region 300, a p + -type region 350, a gate electrode 600, an n < + > -type region 700, a source electrode 900, and a drain electrode 950.

n+ 형 탄화 규소 기판(100)의 제1면에 n- 형층(200)이 위치한다. n- 형층(200)에는 트렌치(400)가 위치한다. The n-type layer 200 is located on the first surface of the n + type silicon carbide substrate 100. The trench 400 is located in the n-type layer 200.

p형 영역(300)은 n- 형층(200) 위에 위치하며, 트렌치(400)의 측면에 위치한다. p+ 형 영역(350) 및 n+ 형 영역(700)은 p형 영역(300) 위에 위치한다. n+ 형 영역(700)은 트렌치(400)의 측면에 위치하며, p+ 형 영역(350)은 n+ 형 영역(700) 옆에 위치한다. 즉, n+ 형 영역(700)은 p+ 형 영역(350)과 트렌치(400)의 측면 사이에 위치한다.The p-type region 300 is located above the n-type layer 200 and is located on the side of the trench 400. The p + type region 350 and the n + type region 700 are located above the p type region 300. The n + type region 700 is located on the side of the trench 400 and the p + type region 350 is located beside the n + type region 700. That is, the n + type region 700 is located between the p + type region 350 and the side surface of the trench 400.

트렌치(400) 내에 게이트 절연막(500)이 위치한다. 게이트 절연막(500)은 트렌치(400)의 하부면에 위치하는 부분의 두께가 트렌치(400)의 측면 내에 위치하는 부분의 두께보다 두껍다. 게이트 절연막(500)은 산화 실리콘(SiO2)를 포함할 수 있다. The gate insulating film 500 is located in the trench 400. The gate insulating film 500 is thicker than the portion of the gate insulating film 500 located on the lower surface of the trench 400, The gate insulating film 500 may include silicon oxide (SiO2).

게이트 절연막(500) 위에 게이트 전극(600)이 위치한다. 게이트 전극(600)은 다결정 실리콘(poly-crystalline silicon)을 포함할 수 있다. 게이트 전극(600)은 트렌치(400)를 채우며, 트렌치(400)의 외부로 일부 돌출된다. 게이트 전극(600), 게이트 절연막(500) 및 n+ 형 영역(700) 위에 산화막(800)이 위치한다. 산화막(800)은 게이트 전극(600)의 측면을 덮고 있다. 산화막(800)은 산화 실리콘(SiO2)를 포함할 수 있다.A gate electrode 600 is positioned on the gate insulating film 500. The gate electrode 600 may comprise poly-crystalline silicon. The gate electrode 600 fills the trench 400 and protrudes partially out of the trench 400. The oxide film 800 is positioned on the gate electrode 600, the gate insulating film 500, and the n + type region 700. The oxide film 800 covers the side surface of the gate electrode 600. The oxide film 800 may include silicon oxide (SiO2).

산화막(800) 및 p+ 형 영역(350) 위에 소스 전극(900)이 위치하고, n+ 형 탄화 규소 기판(100)의 제2면에 드레인 전극(950)이 위치한다. 여기서, n+ 형 탄화 규소 기판(100)의 제2면은 n+ 형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스 전극(900) 및 드레인 전극(950)은 오믹(Ohmic) 금속을 포함할 수 있다.The source electrode 900 is located on the oxide film 800 and the p + type region 350 and the drain electrode 950 is located on the second surface of the n + type silicon carbide substrate 100. Here, the second surface of the n + type silicon carbide substrate 100 points to the opposite surface to the first surface of the n + type silicon carbide substrate 100. The source electrode 900 and the drain electrode 950 may include an ohmic metal.

그러면, 도 2 내지 도 11 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2 to 11 and FIG.

도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.FIGS. 2 to 11 are views schematically showing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2를 참고하면, n+ 형 탄화 규소 기판(100)의 제1면에 n- 형층(200)을 형성한다. 여기서, n- 형층(200)은 에피택셜 성장으로 형성한다. 또한, 이에 한정하지 않고, n- 형층(200)은 n+ 형 탄화 규소 기판(100)의 제1면에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n 이온을 주입하여 형성할 수도 있다.Referring to FIG. 2, an n-type layer 200 is formed on a first surface of an n + type silicon carbide substrate 100. Here, the n-type layer 200 is formed by epitaxial growth. The n-type layer 200 is formed on the first surface of the n + -type silicon carbide substrate 100 by using an ion such as nitrogen (N), phosphorus (P), arsenic (As) May be injected.

도 3을 참고하면, n- 형층(200) 위에 p형 영역(300)을 형성하고, p형 영역(300) 위에 p+ 형 영역(350)을 형성한다. 여기서, p형 영역(300)은 n- 형층(200)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 이온을 주입하여 형성할 수 있고, p+ 형 영역(350)은 p형 영역(300)에 p 이온을 주입하여 형성할 수 있다. 여기서, p+ 형 영역(350)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도보다 크다.Referring to FIG. 3, a p-type region 300 is formed on the n-type layer 200 and a p + -type region 350 is formed on the p-type region 300. The p-type region 300 can be formed by implanting p-ions such as boron (B), aluminum (Al), gallium (Ga), indium (350) may be formed by implanting p-ions into the p-type region (300). Here, the ion doping concentration of the p + type region 350 is larger than the ion doping concentration of the p type region 300.

또한, 이에 한정하지 않고, p형 영역(300) 및 p+ 형 영역(350)은 각각 에피택셜 성장으로 형성할 수도 있다. 즉, n- 형층(200) 위에 에피택셜 성장으로 p형 영역(300)을 형성한 후, p형 영역(300) 위에 에피택셜 성장으로 p+ 형 영역(350)을 형성할 수 있다.Alternatively, the p-type region 300 and the p + -type region 350 may be formed by epitaxial growth, respectively. That is, after the p-type region 300 is formed by epitaxial growth on the n-type layer 200, the p + -type region 350 can be formed on the p-type region 300 by epitaxial growth.

도 4를 참고하면, p+ 형 영역(350), p형 영역(300) 및 n- 형층(200)을 식각하여 트렌치(400)를 형성한다. 트렌치(400)는 p+ 형 영역(350) 및 p형 영역(300)을 관통하고, n- 형층(200)에 형성된다.Referring to FIG. 4, the p + -type region 350, the p-type region 300, and the n-type layer 200 are etched to form the trench 400. The trench 400 penetrates the p + type region 350 and the p type region 300 and is formed in the n type layer 200.

도 5를 참고하면, p+ 형 영역(350) 위 및 트렌치(400) 내에 제1 절연층(50)을 형성한다. 트렌치(400) 내에 위치하는 제1 절연층(50)은 트렌치(400)의 하부면에 위치하는 부분의 두께가 트렌치(400)의 측면 내에 위치하는 부분의 두께보다 두껍다. 제1 절연층(50)은 산화 실리콘(SiO2)를 포함할 수 있다.Referring to FIG. 5, a first insulating layer 50 is formed in the p + -type region 350 and in the trench 400. The first insulating layer 50 located in the trench 400 is thicker than the thickness of the portion located on the lower surface of the trench 400 and located in the side surface of the trench 400. [ The first insulating layer 50 may include silicon oxide (SiO2).

도 6을 참고하면, 트렌치(400) 내의 제1 절연층(50) 위에 마스크 패턴(60)을 형성한다. 마스크 패턴(60)은 비정질 탄소를 포함할 수도 있다.Referring to FIG. 6, a mask pattern 60 is formed on the first insulating layer 50 in the trench 400. The mask pattern 60 may comprise amorphous carbon.

도 7을 참고하면, p+ 형 영역(350) 위에 위치하는 제1 절연층(50)의 일부를 식각하여 제2 절연층(55)을 형성한다. 이에, p+ 형 영역(350)의 일부가 노출된다. 제2 절연층(55)은 트렌치(400) 내에 위치하는 제1 부분(55a)과 트렌치(400)의 외부에 위치하고, p+ 형 영역(350) 위에 위치하는 제2 부분(55b)를 포함한다. 여기서, 마스크 패턴(60)은 제1 부분(55a)이 식각되지 않도록 한다.Referring to FIG. 7, a portion of the first insulating layer 50 located on the p + -type region 350 is etched to form a second insulating layer 55. Thus, a part of the p + type region 350 is exposed. The second insulating layer 55 includes a first portion 55a located in the trench 400 and a second portion 55b located outside the trench 400 and located above the p + Here, the mask pattern 60 prevents the first portion 55a from being etched.

도 8을 참고하면, 마스크 패턴(60)을 제거한 후, 트렌치(400) 내의 제2 절연층(55) 위 및 노출된 p+ 형 영역(350) 위에 게이트 물질층(600a)을 형성한다. 게이트 물질층(600a)은 다결정 실리콘(poly-crystalline silicon)을 포함할 수 있다. 게이트 물질층(600a)은 트렌치(400) 내의 제2 절연층(55) 위에 위치하는 제3 부분(600a1) 및 p+ 형 영역(350) 위에 위치하는 제4 부분(600a2)을 포함한다. 제2 절연층(55)의 제2 부분(55b)은 게이트 물질층(600a)의 제3 부분(600a1)과 게이트 물질층(600a)의 제4 부분(600a2) 사이에 위치한다.8, after removing the mask pattern 60, a gate material layer 600a is formed on the second insulating layer 55 in the trench 400 and on the exposed p + -type region 350. Referring to FIG. The gate material layer 600a may comprise poly-crystalline silicon. The gate material layer 600a includes a third portion 600a1 located over the second insulating layer 55 in the trench 400 and a fourth portion 600a2 located over the p + The second portion 55b of the second insulating layer 55 is located between the third portion 600a1 of the gate material layer 600a and the fourth portion 600a2 of the gate material layer 600a.

도 9를 참고하면, 제2 절연층(55)의 제2 부분(55b)을 제거하여, 게이트 절연막(500)을 형성한다. 여기서, 제2 절연층(55)의 제1 부분(55a)이 게이트 절연막(500)이 된다. 또한, 제2 절연층(55)의 제2 부분(55b)이 제거됨에 따라, 게이트 물질층(600a)의 제3 부분(600a1)과 게이트 물질층(600a)의 제4 부분(600a2) 사이에 이온 주입 공간(70)이 위치한다.Referring to FIG. 9, the second portion 55b of the second insulating layer 55 is removed to form the gate insulating film 500. Here, the first portion 55a of the second insulating layer 55 becomes the gate insulating film 500. Also, as the second portion 55b of the second insulating layer 55 is removed, a third portion 600a1 of the gate material layer 600a and a fourth portion 600a2 of the gate material layer 600a An ion implantation space 70 is located.

도 10을 참고하면, 이온 주입 공간(70)을 통하여 이온 주입 공간(70)에 위치하는 p+ 형 영역(350)에 n 이온을 주입하여 n+ 형 영역(700)을 형성한다. 여기서, n+ 형 영역(700)의 이온 도핑 농도는 n- 형층(200)의 이온 도핑 농도보다 크다.10, n ions are implanted into the p + type region 350 located in the ion implantation space 70 through the ion implantation space 70 to form the n + type region 700. Here, the ion doping concentration of the n + type region 700 is larger than the ion doping concentration of the n-type layer 200.

이와 같이, 이온 주입 공간(70)을 형성한 후에, 이온 주입 공간(70)에 n 이온을 주입함에 따라, 정렬 오차 없이 n+ 형 영역(700)을 형성할 수 있다. 이에 따라, n+ 형 영역(700)의 형성 시, 정렬 오차에 따른 문제점을 해결할 수 있다.As described above, after the ion implantation space 70 is formed and the n ions are implanted into the ion implantation space 70, the n + type region 700 can be formed without alignment errors. Accordingly, a problem due to the alignment error can be solved when the n + type region 700 is formed.

도 11을 참고하면, 게이트 물질층(600a)의 제4 부분(600a2)을 제거하여 게이트 전극(600)을 형성하고, 게이트 전극(600), 게이트 절연막(500) 및 n+ 형 영역(700) 위에 산화막(800)을 형성한다. 여기서, 게이트 물질층(600a)의 제3 부분(600a1)이 게이트 전극(600)이 된다. 산화막(800)은 산화 실리콘(SiO2)를 포함할 수 있다.11, the fourth portion 600a2 of the gate material layer 600a is removed to form the gate electrode 600 and the gate electrode 600 is formed on the gate electrode 600, the gate insulating film 500, and the n + type region 700 An oxide film 800 is formed. Here, the third portion 600a1 of the gate material layer 600a becomes the gate electrode 600. [ The oxide film 800 may include silicon oxide (SiO2).

이와 같이, n+ 형 영역(700)의 표면을 산화막(800)이 덮고 있기 때문에, 추후 공정에서 n+ 형 영역(700)의 표면의 일부가 제거되는 것을 방지할 수 있다. 이에 따라, n+ 형 영역(700)의 두께 조절을 용이하게 할 수 있다.As described above, since the oxide film 800 covers the surface of the n + type region 700, it is possible to prevent a part of the surface of the n + type region 700 from being removed in a later step. Thus, the thickness of the n < + > -type region 700 can be easily controlled.

도 1을 참고하면, 산화막(800) 및 p+ 형 영역(350) 위에 소스 전극(900)을 형성하고, n+ 형 탄화 규소 기판(100)의 제2면에 드레인 전극(950)을 형성한다. 여기서, n+ 형 탄화 규소 기판(100)의 제2면은 n+ 형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스 전극(900) 및 드레인 전극(950)은 오믹(Ohmic) 금속을 포함할 수 있다.1, a source electrode 900 is formed on the oxide film 800 and the p + type region 350, and a drain electrode 950 is formed on the second surface of the n + type silicon carbide substrate 100. Here, the second surface of the n + type silicon carbide substrate 100 points to the opposite surface to the first surface of the n + type silicon carbide substrate 100. The source electrode 900 and the drain electrode 950 may include an ohmic metal.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

50: 제1 절연층 55: 제2 절연층
70: 이온 주입 공간 100: n+ 형 탄화 규소 기판
200: n- 형층 300: p 형 영역
350: p+ 형 영역 400: 트렌치
500: 게이트 절연막 600: 게이트 전극
600a: 게이트 물질층 700: n+ 형 영역
800: 산화막 900: 소스 전극
950: 드레인 전극50: first insulation layer 55: second insulation layer
70: ion implantation space 100: n + type silicon carbide substrate
200: n-type layer 300: p-type region
350: p + type region 400: trench
500: gate insulating film 600: gate electrode
600a: gate material layer 700: n + type region
800: oxide film 900: source electrode
950: drain electrode

Claims (11)

n+형 탄화 규소 기판의 제1면에 n- 형층, p형 영역 및 p+ 형 영역을 순차적으로 형성하는 단계,
상기 p+ 형 영역, 상기 p형 영역 및 상기 n- 형층을 제거하여 트렌치를 형성하는 단계,
상기 p+ 형 영역 위 및 상기 트렌치 내에 제1 절연층을 형성하는 단계,
상기 p+ 형 영역 위에 위치하는 제1 절연층의 일부를 제거하여 상기 트렌치 내에 위치하는 제1 부분 및 상기 p+ 형 영역 위에 위치하는 제2 부분을 포함하는 제2 절연층을 형성하는 단계,
상기 제1 부분 및 상기 p+ 형 영역 위에 게이트 물질층을 형성하는 단계,
상기 제2 부분을 제거하여 이온 주입 공간을 형성하는 단계,
상기 이온 주입 공간에 위치하는 상기 p+ 형 영역 위에 이온을 주입하여 n+ 형 영역을 형성하는 단계,
상기 p+ 형 영역 위에 위치하는 게이트 물질층을 제거하여 상기 트렌치 내에 게이트 전극을 형성하는 단계,
상기 게이트 전극 및 상기 n+ 형 영역 위에 산화막을 형성하는 단계,
상기 산화막 및 상기 p+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고
상기 n+형 탄화 규소 기판의 상기 제1면에 대해 반대측인 제2면에 드레인 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.sequentially forming an n-type layer, a p-type region and a p + -type region on a first surface of an n + -type silicon carbide substrate,
Removing the p + -type region, the p-type region and the n-type layer to form a trench;
Forming a first insulating layer over the p + type region and within the trench;
Forming a second insulating layer including a first portion located in the trench and a second portion located over the p + type region by removing a portion of the first insulating layer located over the p +
Forming a gate material layer over the first portion and the p +
Removing the second portion to form an ion implantation space,
Implanting ions into the p + -type region located in the ion implantation space to form an n + -type region,
Forming a gate electrode in the trench by removing a gate material layer overlying the p +
Forming an oxide film on the gate electrode and the n + type region,
Forming a source electrode on the oxide film and the p < + > -type region, and
And forming a drain electrode on a second surface of the n + type silicon carbide substrate opposite to the first surface. 제1항에서,
상기 게이트 물질층은 상기 제1 부분 위에 위치하는 제3 부분 및 상기 p+ 형 영역에 위치하는 제4 부분을 포함하는 반도체 소자의 제조 방법.The method of claim 1,
Wherein the gate material layer comprises a third portion located over the first portion and a fourth portion located in the p + type region. 제2항에서,
상기 제2 부분은 상기 제3 부분 및 상기 제4 부분 사이에 위치하는 반도체 소자의 제조 방법.3. The method of claim 2,
And the second portion is located between the third portion and the fourth portion. 제3항에서,
상기 이온 주입 공간은 상기 제3 부분 및 상기 제4 부분 사이에 위치하는 반도체 소자의 제조 방법.4. The method of claim 3,
Wherein the ion implantation space is located between the third portion and the fourth portion. 제4항에서,
상기 제1 절연층은 상기 트렌치의 하부면에 위치하는 부분의 두께가 상기 트렌치의 측면 내에 위치하는 부분의 두께보다 두꺼운 반도체 소자의 제조 방법.5. The method of claim 4,
Wherein the first insulating layer has a thickness greater than a thickness of a portion located on a lower surface of the trench, the thickness being greater than a thickness of a portion located on a side surface of the trench. 제5항에서,
상기 이온 주입 공간을 형성하는 단계는
상기 트렌치 내에 게이트 절연막이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.The method of claim 5,
The step of forming the ion implantation space
And forming a gate insulating film in the trench. 제6항에서,
상기 제2 절연층을 형성하는 단계는
상기 트렌치 내의 상기 제1 절연층 위에 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.The method of claim 6,
The step of forming the second insulating layer
And forming a mask pattern on the first insulating layer in the trench. 제7항에서,
상기 마스크 패턴을 비정질 탄소를 포함하는 반도체 소자의 제조 방법.8. The method of claim 7,
Wherein the mask pattern comprises amorphous carbon. 제8항에서,
상기 게이트 물질층은 상기 마스크 패턴을 제거한 후에 형성하는 반도체 소자의 제조 방법.9. The method of claim 8,
Wherein the gate material layer is formed after removing the mask pattern. 제1항에서,
상기 제1 절연층은 산화 실리콘을 포함하는 반도체 소자의 제조 방법.The method of claim 1,
Wherein the first insulating layer comprises silicon oxide. 제1항에서,
상기 게이트 물질층은 다결정 실리콘을 포함하는 반도체 소자의 제조 방법.The method of claim 1,
Wherein the gate material layer comprises polycrystalline silicon.
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