KR20180063781A - Multi-layered ceramic electronic component and board for mounting the same - Google Patents

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KR20180063781A
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박상수
안영규
김휘대
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Abstract

According to one embodiment of the present invention, a multi-layered ceramic electronic component has a plurality of three-terminal capacitors to be mounted on an application processor (AP) power supply terminal and combined to reduce a mounting area in a printed circuit board when mounting and has low ESL characteristics and a board for mounting the same. The multi-layered ceramic electronic component comprises: a body; and a plurality of external electrodes.

Description

적층 세라믹 전자부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND BOARD FOR MOUNTING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic electronic component,

본 발명은 적층 세라믹 전자부품 및 그 실장 기판에 관한 것이다.The present invention relates to a multilayer ceramic electronic component and a mounting substrate thereof.

세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전 소자, 바리스터 및 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors and thermistors.

이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가지며, LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용된다.Among these ceramic electronic components, a multi-layered ceramic capacitor (MLCC) is advantageously used as a decoupling capacitor disposed in a high-frequency circuit such as a power circuit of an LSI, which is small in size, has a high capacity and is easy to be mounted.

이때, 전원 회로의 안정성은 적층 세라믹 커패시터의 ESL에 의존하며, 특히 낮은 ESL에서 안정성이 높다.At this time, the stability of the power supply circuit depends on the ESL of the multilayer ceramic capacitor, and the stability is particularly high at a low ESL.

따라서, 전원 회로를 안정화시키기 위해서, 적층 세라믹 커패시터는 보다 낮은 ESL 값을 가져야 하며, 이러한 요구는 전자 장치의 고주파 및 고전류화 경향에 따라 더욱 증가되고 있다.Therefore, in order to stabilize the power supply circuit, the multilayer ceramic capacitor must have a lower ESL value, and this demand is further increased in accordance with the tendency of the electronic devices to have high frequency and high current.

또한, 적층 세라믹 커패시터는 디커플링 커패시터 외에 EMI 필터로 사용되는데, 이 경우 고주파 노이즈 제거 및 감쇄 특성을 향상시키기 위해서도 ESL이 낮은 것이 바람직하다.In addition, the multilayer ceramic capacitor is used as an EMI filter in addition to the decoupling capacitor. In this case, it is preferable that the ESL is low even in order to improve the high frequency noise elimination and attenuation characteristics.

최근 스마트폰의 AP (Application Processor) 전원단의 사용 전류는 그 기능의 다양화, 고속화 및 고기능화에 대응하기 위해 점점 높아지고 있는 상황이다. Recently, the usage current of AP (Application Processor) power terminal of smartphone is gradually increasing to cope with various functions, high speed and high function.

이러한 추세에 따라 적층 세라믹 커패시터를 여러 개 병렬로 연결하여 전체 임피던스를 낮춰가는 방식에서 3-단자 커패시터나 기판 면에 대해 내부 전극이 수직으로 실장되며, 3-단자 형태의 커패시터인 VLC (Vertical Laminate Capacitor) 등의 낮은 ESL 특성을 갖는 커패시터를 사용하는 방식으로 진화하고 있다.According to this trend, a plurality of multilayer ceramic capacitors are connected in parallel to lower the total impedance. In this method, internal electrodes are vertically mounted on a 3-terminal capacitor or a substrate surface, and a 3-terminal type VLC ) Have been developed to use capacitors having low ESL characteristics.

이와 같이, AP (Application Processor) 전원단에는 실장 면적을 줄이고 고기능화를 목적으로 다수의 3-단자 Low ESL 커패시터들이 사용되고 있으나, 복수 개의 3-단자 커패시터가 사용됨에 따라 실장 면적을 더 감소할 수 있는 방안에 대한 요구가 있는 실정이다.In this way, a large number of 3-terminal Low ESL capacitors are used for the AP (Application Processor) power supply end in order to reduce the mounting area and increase the functionality. However, a method of further reducing the mounting area due to the use of a plurality of 3-terminal capacitors And the like.

즉, 이러한 복수 개의 3-단자 커패시터를 더 낮은 ESL을 갖는 커패시터로 대체함으로써, 실장 면적 감소 효과를 더 얻을 수 있다면, 스마트폰 전원단 설계시 더 유연함(Flexibility)을 줄 수 있어 설계자 입장에서 도움이 될 것이다.That is, by replacing such a plurality of three-terminal capacitors with capacitors having a lower ESL, it is possible to provide flexibility in designing the smartphone power supply stage if the effect of reducing the mounting area can be further obtained. Will be.

도 1은 종래 3-단자 적층 세라믹 커패시터 2개를 단순 병합한 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor in which two conventional three-terminal multilayer ceramic capacitors are simply combined.

도 1을 참조하면, 종래의 3-단자 적층 세라믹 커패시터(10)의 내부전극 및 외부전극의 구조를 기존과 동일하게 유지하면서 종래의 3-단자 적층 세라믹 커패시터(10) 2개를 단순 병합한 적층 세라믹 커패시터(10')를 나타낸다.Referring to FIG. 1, a conventional three-terminal laminated ceramic capacitor 10 has a structure in which internal electrodes and external electrodes of the conventional three- And a ceramic capacitor 10 '.

즉, 종래의 3-단자 적층 세라믹 커패시터(10) 2개를 단순 병합한 적층 세라믹 커패시터(10')는 종래의 3-단자 적층 세라믹 커패시터(10)와 구조가 동일하면서 사이즈만 증가한 형상을 갖는다.That is, the multilayer ceramic capacitor 10 'in which two conventional three-terminal multilayer ceramic capacitors 10 are simply assembled has the same structure as the conventional three-terminal multilayer ceramic capacitor 10, but has a shape of increased size only.

즉, 종래의 3-단자 적층 세라믹 커패시터(10)의 사이즈가 1209 (길이, 폭이 1.2 mm, 0.9 mm)인 경우 커패시터 2개의 용량을 구현할 정도의 크기로 단순 병합한 적층 세라믹 커패시터(10')는 1910 (길이, 폭이 1.9 mm, 1.0 mm) 정도의 사이즈를 갖는다.That is, when the size of the conventional three-terminal multilayer ceramic capacitor 10 is 1209 (length, width is 1.2 mm, and 0.9 mm), the multilayer ceramic capacitor 10 'which is simply merged to the capacity of two capacitors, Has a size of about 1910 (length, width 1.9 mm, 1.0 mm).

상기와 같은 단순 병합 구조에서는 기판 실장 면적을 감소하는 효과는 있으나, ESL이 증가함에 따라 저 ESL을 구현하여야 하는 최근 스마트폰의 추세에 맞출 수 없는 문제가 있다.In the simple merge structure described above, there is an effect of reducing the substrate mounting area, but there is a problem that it can not be matched with the trend of the recent smart phone which needs to implement the low ESL as the ESL increases.

도 2는 도 1의 종래 3-단자 적층 세라믹 커패시터 2개와, 이를 단순 병합한 적층 세라믹 커패시터의 주파수별 ESL 성분 변화를 나타낸 그래프이다. FIG. 2 is a graph showing changes in ESL components of two conventional 3-terminal multilayer ceramic capacitors of FIG. 1 and a multilayer ceramic capacitor in which the multilayer ceramic capacitor is simply assembled.

도 2를 참조하면, 종래 3-단자 적층 세라믹 커패시터 2개의 병렬 연결시 ESL 값에 비하여 이를 단순 병합한 적층 세라믹 커패시터의 ESL이 더 높아지는 것을 알 수 있다.Referring to FIG. 2, it can be seen that the ESL of a multilayer ceramic capacitor in which the conventional three-terminal multilayer ceramic capacitor is simply coupled is larger than the ESL value when two parallel multilayer ceramic capacitors are connected in parallel.

구체적으로, 종래 3-단자 적층 세라믹 커패시터의 ESL 값은 약 32 pH 인 반면, 이를 단순 병합한 적층 세라믹 커패시터의 ESL 값은 56 pH 정도로서, ESL 값이 너무 높아 AP (Application Processor) 전원단에 적용하기에는 문제가 있다.Specifically, the ESL value of the conventional 3-terminal multilayer ceramic capacitor is about 32 pH, while the ESL value of the multilayer ceramic capacitor is merely about 56 pH, and the ESL value is too high to be applied to the AP (application processor) there is a problem.

일본공개특허 2015-026843Japanese Laid-Open Patent Application No. 2015-026843

인쇄회로기판에 실장시 실장 면적을 보다 감소하기 위하여, AP (Application Processor) 전원단에 실장되는 복수 개의 3-단자 커패시터를 병합하되, 낮은 ESL 특성을 갖는 새로운 구조의 커패시터를 제공하고자 한다.In order to further reduce the mounting area when mounted on a printed circuit board, a plurality of three-terminal capacitors mounted on an AP (Application Processor) power supply end are combined to provide a capacitor of a new structure having low ESL characteristics.

본 발명의 일 실시형태에 따르면, 복수 개의 3-단자 커패시터를 병합하되, 낮은 ESL 특성을 갖는 새로운 구조의 커패시터를 제공한다.According to one embodiment of the present invention, a capacitor of a new structure having a low ESL characteristic is provided by combining a plurality of three-terminal capacitors.

본 발명의 일 실시형태에 따르면, 복수의 유전체층을 포함하며, 상기 유전체층을 사이에 두고 번갈아 배치되되, 상기 유전체층의 측면으로 연장된 적어도 하나의 리드부를 갖는 서로 다른 극성의 복수의 제1 내부 전극 및 제2 내부 전극을 포함하는 바디 및 상기 바디의 외측에 배치되어 상기 제1 및 제2 내부 전극과 연결된 복수의 외부 전극을 포함하며, 상기 외부 전극은 상기 바디의 외측면 중 제1 면과 제2 면에 배치된 제1 및 제2 외부전극과 상기 제1 면과 제2 면에 인접하며, 서로 대향하는 제3 면 및 제4 면에 각각 동일한 수로 배치된 m 개 (m≥3)의 제3 및 제4 외부 전극을 포함하고, 상기 외부 전극은 인접한 전극 간의 극성이 모두 서로 다른 적층 세라믹 전자부품을 제공한다. According to one embodiment of the present invention, there is provided a plasma display panel comprising: a plurality of first inner electrodes of different polarities, each having a plurality of dielectric layers, alternately disposed with the dielectric layer therebetween, A body including a second internal electrode, and a plurality of external electrodes disposed on the outside of the body and connected to the first and second internal electrodes, wherein the external electrode includes a first surface and a second surface, (M > = 3) third electrodes arranged adjacent to the first surface and the second surface and arranged in the same number on the third surface and the fourth surface facing each other, And a fourth external electrode, wherein the external electrode has a different polarity between adjacent electrodes.

본 발명의 다른 실시형태에 따르면, 복수의 유전체층을 포함하며, 상기 유전체층을 사이에 두고 번갈아 배치되되, 서로 다른 극성을 갖는 복수의 제1 내부 전극 및 제2 내부 전극을 포함하는 바디 및 상기 바디의 외측에 배치되어 상기 제1 및 제2 내부 전극과 연결된 복수의 외부 전극을 포함하며, 상기 외부 전극은 상기 바디의 외측면 중 제1 면과 제2 면에 배치된 제1 및 제2 외부전극과 상기 제1 면과 제2 면에 인접하며, 서로 대향하는 제3 면 및 제4 면에 배치된 제3 및 제4 외부전극과 상기 바디 및 복수의 제1 및 제2 내부 전극을 관통하되 바디의 제 5면 및 제 6면으로 노출하여 배치된 n 개 (n≥3)의 비아 전극을 포함하고, 상기 비아 전극은 상기 제1 및 제2 내부 전극 중 어느 하나와 연결된 적층 세라믹 전자부품을 제공한다.According to another embodiment of the present invention, there is provided a plasma display panel comprising a body including a plurality of dielectric layers and alternately arranged with the dielectric layer therebetween, the body including a plurality of first inner electrodes and second inner electrodes having different polarities, And a plurality of external electrodes disposed outside the body and connected to the first and second internal electrodes, wherein the external electrodes include first and second external electrodes disposed on a first surface and a second surface of the external surface of the body, Third and fourth external electrodes disposed on a third surface and a fourth surface, which are adjacent to the first surface and the second surface, and which are opposed to each other, and a second electrode that penetrates the body and the plurality of first and second internal electrodes, (N > = 3) via electrodes exposed by the fifth and sixth surfaces, wherein the via electrode is connected to one of the first and second internal electrodes .

본 발명의 다른 실시형태에 따르면, 상기 적층 세라믹 전자부품이 인쇄회로기판 상에 실장된 실장 기판을 제공한다.According to another aspect of the present invention, there is provided a mounting substrate on which the multilayer ceramic electronic component is mounted on a printed circuit board.

본 발명의 일 실시형태에 따르면, 종래 3-단자 적층 세라믹 커패시터의 낮은 ESL 특성을 만족하면서도, 복수 개의 커패시터를 하나의 커패시터로 병합할 수 있으므로, 기판 실장시 실장 면적 감소 효과가 우수하다.According to an embodiment of the present invention, since a plurality of capacitors can be integrated into one capacitor while satisfying the low ESL characteristics of the conventional three-terminal multilayer ceramic capacitor, the effect of reducing the mounting area at the time of substrate mounting is excellent.

또한, 기존의 다단자 어레이형 커패시터 제품에 비하여 기판 실장시 배선 난이도가 저감될 수 있어, 종래 적용이 어려웠던 다단자 어레이형 커패시터를 대체할 수 있다.In addition, compared with conventional multi-terminal array type capacitors, wiring difficulty can be reduced during substrate mounting, which can replace a multi-terminal array type capacitor which has been conventionally difficult to apply.

또한, 본 발명의 일 실시형태에 따른 커패시터는 내부전극이 기판 실장면에 대하여 수평으로 배치되기 때문에 내부전극이 수직으로 적층되는 3-단자 커패시터에 비하여 로우 프로파일(Low Profile) 타입의 제품에 보다 유리하게 적용할 수 있다.In addition, since the capacitor according to the embodiment of the present invention is disposed horizontally with respect to the surface of the substrate, the internal electrode can be more advantageously used in a low profile type product than a three- .

도 1은 종래 3-단자 적층 세라믹 커패시터 2개를 단순 병합한 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 종래 3-단자 적층 세라믹 커패시터 2개와, 이를 단순 병합한 적층 세라믹 커패시터의 주파수별 ESL 성분 변화를 나타낸 그래프이다.
도 3은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 4는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 상부 평면도이다.
도 5는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 개략도이다.
도 6은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 상부 평면도이다.
도 8은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 제1, 제2 내부 전극 및 비아 전극을 나타낸 개략도이다.
도 9는 비교예와 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 주파수별 ESL 성분 변화를 나타낸 그래프이다.
도 10은 비교예와 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 주파수별 ESL 성분 변화를 나타낸 그래프이다.
도 11은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor in which two conventional three-terminal multilayer ceramic capacitors are simply combined.
FIG. 2 is a graph showing changes in ESL components of two conventional 3-terminal multilayer ceramic capacitors of FIG. 1 and a multilayer ceramic capacitor in which the multilayer ceramic capacitor is simply assembled.
3 is a perspective view schematically showing a multilayer ceramic capacitor according to a first embodiment of the present invention.
4 is a top plan view of a multilayer ceramic capacitor according to a first embodiment of the present invention.
5 is a schematic view showing first and second internal electrodes of a multilayer ceramic capacitor according to a first embodiment of the present invention.
6 is a perspective view schematically showing a multilayer ceramic capacitor according to a second embodiment of the present invention.
7 is a top plan view of a multilayer ceramic capacitor according to a second embodiment of the present invention.
8 is a schematic view showing first and second internal electrodes and via electrodes of a multilayer ceramic capacitor according to a second embodiment of the present invention.
9 is a graph showing variations of ESL components of the multilayer ceramic capacitor according to the comparative example and the multilayer ceramic capacitor according to the first embodiment of the present invention.
10 is a graph showing changes in ESL component of the multilayer ceramic capacitor according to the comparative example and the multilayer ceramic capacitor according to the second embodiment of the present invention.
11 is a perspective view schematically showing a multilayer ceramic capacitor according to a first embodiment of the present invention mounted on a printed circuit board.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.Hereinafter, a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but a multilayer ceramic capacitor will be described, but the present invention is not limited thereto.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.When the direction of the capacitor body is defined to clearly explain the embodiments of the present invention, X, Y and Z denoted on the drawing represent the longitudinal direction, the width direction and the thickness direction, respectively. Here, the thickness direction can be used in the same concept as the lamination direction of the dielectric layer and the internal electrode.

또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 X 방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, Y 방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Z방향으로 대향되며 제1 및 제2 면(1, 2)과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제6 면(6)은 실장 면과 동일한 개념으로 사용될 수 있다.In this embodiment, for convenience of explanation, both surfaces of the capacitor body 110 opposed to each other in the X direction are set as the first and second surfaces 1 and 2, the first and second surfaces 1 and 2 are opposed to each other in the Y direction, The first and second surfaces 1 and 2 and the third and fourth surfaces 3 and 4 are set to be opposite to each other in the Z direction, Both surfaces connecting the tips of the first and second surfaces 3 and 4 are set as the fifth and sixth surfaces 5 and 6, respectively. Here, the sixth surface 6 can be used in the same concept as the mounting surface.

본 발명의 일 실시형태에 따르면, 복수 개의 3-단자 커패시터를 병합하되, 낮은 ESL 특성을 갖는 새로운 구조의 커패시터를 제공한다.According to one embodiment of the present invention, a capacitor of a new structure having a low ESL characteristic is provided by combining a plurality of three-terminal capacitors.

최근 스마트폰의 AP (Application Processor) 전원단의 사용 전류는 그 기능의 다양화, 고속화 및 고기능화에 대응하기 위해 점점 높아지고 있는 상황이다. Recently, the usage current of AP (Application Processor) power terminal of smartphone is gradually increasing to cope with various functions, high speed and high function.

이러한 추세에 따라 적층 세라믹 커패시터를 여러 개 병렬로 연결하여 전체 임피던스를 낮춰가는 방식에서 3-단자 커패시터나 기판 면에 대해 내부 전극이 수직으로 실장되며, 3-단자 형태의 커패시터인 VLC (Vertical Laminate Capacitor) 등의 낮은 ESL 특성을 갖는 커패시터를 사용하는 방식이 적용되고 있다.According to this trend, a plurality of multilayer ceramic capacitors are connected in parallel to lower the total impedance. In this method, internal electrodes are vertically mounted on a 3-terminal capacitor or a substrate surface, and a 3-terminal type VLC ) Have been used as the capacitors having low ESL characteristics.

이와 같이, AP (Application Processor) 전원단에는 실장 면적을 줄이고 고기능화를 목적으로 다수의 3-단자 Low ESL 커패시터들이 사용되고 있으나, 복수 개의 3-단자 커패시터가 사용됨에 따라 실장 면적을 더 감소할 수 있는 방안에 대한 요구가 있는 실정이다.In this way, a large number of 3-terminal Low ESL capacitors are used for the AP (Application Processor) power supply end in order to reduce the mounting area and increase the functionality. However, a method of further reducing the mounting area due to the use of a plurality of 3-terminal capacitors And the like.

본 발명의 일 실시형태에 따르면, 이러한 복수 개의 3-단자 커패시터를 더 낮은 ESL을 갖는 커패시터로 대체함으로써, 실장 면적 감소 효과를 더 얻을 수 있다.According to an embodiment of the present invention, by replacing such a plurality of three-terminal capacitors with capacitors having a lower ESL, the effect of reducing the mounting area can be further obtained.

또한, 기존의 다단자 어레이형 커패시터 제품에 비하여 기판 실장시 배선 난이도가 저감될 수 있어, 종래 적용이 어려웠던 다단자 어레이형 커패시터를 대체할 수 있다.In addition, compared with conventional multi-terminal array type capacitors, wiring difficulty can be reduced during substrate mounting, which can replace a multi-terminal array type capacitor which has been conventionally difficult to apply.

또한, 본 발명의 일 실시형태에 따른 커패시터는 내부전극이 기판 실장면에 대하여 수평으로 배치되기 때문에 내부전극이 수직으로 적층되는 3-단자 커패시터에 비하여 로우 프로파일(Low Profile) 타입의 제품에 보다 유리하게 적용할 수 있다.In addition, since the capacitor according to the embodiment of the present invention is disposed horizontally with respect to the surface of the substrate, the internal electrode can be more advantageously used in a low profile type product than a three- .

이하에서는, 상기의 종래 문제점을 해결하는 본 발명의 실시예들을 구체적으로 설명하도록 하며, 다만 이에 한정되는 것은 아니다.Hereinafter, embodiments of the present invention for solving the conventional problems will be described in detail, but the present invention is not limited thereto.

도 3은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.3 is a perspective view schematically showing a multilayer ceramic capacitor according to a first embodiment of the present invention.

도 4는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 상부 평면도이다.4 is a top plan view of a multilayer ceramic capacitor according to a first embodiment of the present invention.

도 5는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 개략도이다.5 is a schematic view showing first and second internal electrodes of a multilayer ceramic capacitor according to a first embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터(100)는, 바디(110)와, 그 바디(110)의 외측면에 형성된 각각 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함한다. 3, the multilayer ceramic capacitor 100 according to the first embodiment of the present invention includes a body 110, first to fourth external electrodes (not shown) formed on the outer surface of the body 110, 131, 132, 133, 134).

도 3을 참조하면, 상기 제1 및 제2 외부전극(131, 132)은 각각 1개씩이며, 제3 및 제4 외부전극(133, 134)은 각각 적어도 3개 이상이 배치될 수 있다.Referring to FIG. 3, the first and second external electrodes 131 and 132 may be disposed one each, and at least three or more third and fourth external electrodes 133 and 134 may be disposed.

구체적으로, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하며, 상기 유전체층(111)을 사이에 두고 번갈아 배치되되, 상기 유전체층(111)의 측면으로 연장된 적어도 하나의 리드부(121a, 121b, 122a, 122b, 122c, 122d)를 갖는 서로 다른 극성의 복수의 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하는 바디(110) 및 상기 바디(110)의 외측에 배치되어 상기 제1 및 제2 내부 전극(121, 122)과 연결된 복수의 외부 전극(131, 132, 133, 134)을 포함하며, 상기 외부 전극은 상기 바디(110)의 외측면 중 제1 면과 제2 면에 배치된 제1 및 제2 외부전극(131, 132)과 상기 제1 면과 제2 면에 인접하며, 서로 대향하는 제3 면 및 제4 면에 각각 동일한 수로 배치된 m 개 (m≥3)의 제3 및 제4 외부 전극(133, 134)을 포함한다.More specifically, the multilayer ceramic capacitor 100 according to the first embodiment of the present invention includes a plurality of dielectric layers 111 and is disposed alternately with the dielectric layer 111 therebetween. A body 110 including a plurality of first internal electrodes 121 and second internal electrodes 122 of different polarities having at least one lead portion 121a, 121b, 122a, 122b, 122c, 122d, And a plurality of external electrodes 131, 132, 133 and 134 disposed outside the body 110 and connected to the first and second internal electrodes 121 and 122, First and second external electrodes 131 and 132 disposed on the first and second surfaces of the outer surface of the first and second outer surfaces 110 and 110 and a third surface and a fourth surface adjacent to the first surface and the second surface, And m (m? 3) third and fourth external electrodes 133 and 134, which are arranged in the same number on the surface.

도 3에서는 상기 m이 3인 경우로서, 8 단자 적층 세라믹 커패시터 구조의 일예를 나타내며, 다만 이에 한정되는 것은 아니다.In Fig. 3, the case where m is 3 represents an example of an 8-terminal multilayer ceramic capacitor structure, but is not limited thereto.

상기 바디(110)는 복수의 유전체층(111)이 적층됨으로써 형성된다. 상기 바디(110) 내에는 복수의 제1 및 제2 내부 전극(121, 122)들이 유전체층(111)에 의해 서로 분리되어 배치되어 있다. 상기 제1 및 제2 내부 전극들은, 일 유전체층(111)을 사이에 두고 서로 다른 극성의 내부 전극이 서로 대향하도록 교대로 배치됨으로써 커패시턴스를 형성할 수 있다. The body 110 is formed by stacking a plurality of dielectric layers 111. In the body 110, a plurality of first and second internal electrodes 121 and 122 are separated from each other by a dielectric layer 111. The first and second internal electrodes may be alternately arranged such that internal electrodes having different polarities face each other with one dielectric layer 111 therebetween, thereby forming a capacitance.

본 제1 실시형태에서, 상기 제1 외부전극(131)과 제2 외부전극(132)은 상기 바디(110)의 외측면 중 상기 바디(110)의 길이 방향 양 측면인 제1 면과 제2 면에 배치된다.The first outer electrode 131 and the second outer electrode 132 are formed on the outer surface of the body 110 on both sides in the longitudinal direction of the body 110, Plane.

상기 제3 외부 전극(133)과 상기 제4 외부 전극(134)은 각각 3개씩 제공된다. 상기 바디(110)의 일 측면과 이에 반대되는 다른 측면에 각각 서로 다른 극성의 외부 전극이 교대로 배치될 수 있다. The third external electrode 133 and the fourth external electrode 134 are provided in three, respectively. External electrodes of different polarities may be alternately arranged on one side of the body 110 and on the other side thereof.

상기 바디(110)의 일 측면과 이에 반대되는 다른 측면은 상기 바디(110)의 폭 방향 제3 면과 제4 면일 수 있다.One side of the body 110 and the other side opposite to the body 110 may be a third side and a fourth side in the width direction of the body 110.

즉, 도 3에 도시된 바와 같이, 상기 제3 및 제4 외부 전극(133, 134)은 상기 바디(110)의 제3 면 및 제4 면의 대응하는 영역에 서로 다른 극성의 외부 전극이 위치하며, 동일한 측면에서 다른 극성의 외부 전극이 인접하도록 배열될 수 있다. 3, the third and fourth external electrodes 133 and 134 have external electrodes of different polarities positioned on the third and fourth surfaces of the body 110, respectively, And external electrodes of different polarities may be arranged adjacent to each other on the same side.

본 발명의 제1 실시형태에 따르면, 상기 제3 및 제4 외부 전극(133, 134)은 상기 바디(110)의 제3 면 및 제4 면의 대응하는 영역에 각각 3개씩 배치됨으로써, 본 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 제1 및 제2 외부전극(131, 132)과 합해서 8-단자 구조를 갖는다.According to the first embodiment of the present invention, the third and fourth external electrodes 133 and 134 are respectively disposed in the corresponding regions of the third surface and the fourth surface of the body 110, The multilayer ceramic capacitor 100 according to one embodiment has an 8-terminal structure together with the first and second external electrodes 131 and 132.

본 발명의 제1 실시형태에 따르면, 상기 m 은 홀수일 수 있다.According to the first embodiment of the present invention, m may be an odd number.

상기 m 이 3 이상의 홀수인 경우에는 종래 3-단자 적층 세라믹 커패시터의 낮은 ESL 특성을 만족하면서도, 복수 개의 커패시터를 하나의 커패시터로 병합할 수 있어, 기판 실장시 실장 면적 감소 효과가 보다 우수하다.When m is an odd number of 3 or more, a plurality of capacitors can be merged into one capacitor while satisfying the low ESL characteristics of the conventional three-terminal multilayer ceramic capacitor, and the effect of reducing the mounting area upon mounting the substrate is more excellent.

또한, 상기 m 이 3 이상의 홀수인 경우에는 ESL 값을 보다 낮게 구현할 수 있다.Further, when m is an odd number of 3 or more, the ESL value can be lowered.

도 4를 참조하면, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)에 있어서, 상기 외부 전극(131, 132, 133, 134)은 인접한 전극 간의 극성이 모두 서로 다른 것을 특징으로 한다.Referring to FIG. 4, in the multilayer ceramic capacitor 100 according to the first embodiment of the present invention, the external electrodes 131, 132, 133, and 134 have different polarities between adjacent electrodes.

도 4에 도시된 바와 같이, 제1 및 제2 외부 전극(131, 132)이 (+) 극성을 가질 경우, 제3 및 제4 외부 전극(133, 134) 중 상기 제1 및 제2 외부 전극(131, 132)에 인접한 외부 전극은 (-) 극성을 가지게 되며, 제3 및 제4 외부 전극(133, 134) 각각은 서로 인접한 외부 전극의 극성이 서로 다르게 배열된다.4, when the first and second external electrodes 131 and 132 have a positive polarity, the first and second external electrodes 133 and 134, The external electrodes adjacent to the first and second external electrodes 131 and 132 have a negative polarity and the external electrodes adjacent to the third and fourth external electrodes 133 and 134 have different polarities.

상기와 같이 본 발명의 제1 실시형태에 따르면, 상기 외부 전극(131, 132, 133, 134)은 인접한 전극 간의 극성이 모두 서로 다른 것을 특징으로 하기 때문에, 종래 3-단자 적층 세라믹 커패시터의 낮은 ESL 특성을 만족하면서도, 복수 개의 커패시터를 하나의 커패시터로 병합할 수 있으므로, 기판 실장시 실장 면적 감소 효과가 우수하다.As described above, according to the first embodiment of the present invention, since the external electrodes 131, 132, 133, and 134 have polarities different from each other between adjacent electrodes, the conventional ESL A plurality of capacitors can be merged into one capacitor while satisfying the characteristics, so that the effect of reducing the mounting area at the time of substrate mounting is excellent.

종래 3-단자 적층 세라믹 커패시터를 복수 개 단순 병합할 경우 혹은 다단자 어레이 형태의 일반적인 적층 세라믹 커패시터의 경우에는 상기와 같이 인접한 외부 전극들 전부가 서로 다른 극성으로 배열되지 않기 때문에 본 발명의 제1 실시형태와 같은 낮은 ESL 특성을 얻기 어렵다.Since a plurality of conventional three-terminal laminated ceramic capacitors are merely simply combined, or in the case of a general multilayer ceramic capacitor in the form of a multi-terminal array, all the adjacent external electrodes are not arranged in different polarities as described above. It is difficult to obtain low ESL characteristics such as shape.

본 발명의 제1 실시형태에 따르면, 상기 외부 전극(131, 132, 133, 134) 전체의 개수와 전극 경로(Current Path)의 개수는 동일할 수 있다.According to the first embodiment of the present invention, the total number of the external electrodes 131, 132, 133, 134 and the number of electrode paths (Current Path) may be the same.

즉, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 상기 외부 전극(131, 132, 133, 134) 전체의 개수와 전극 경로(Current Path)의 개수가 동일하므로, 다단자 어레이 형태의 일반적인 적층 세라믹 커패시터의 경우보다 전극 경로의 개수가 많아 낮은 ESL 특성을 얻을 수 있다.That is, in the multilayer ceramic capacitor according to the first embodiment of the present invention, the total number of the external electrodes 131, 132, 133, and 134 is the same as the number of electrode paths (current paths) The number of electrode paths is larger than that of the ceramic capacitor, so that low ESL characteristics can be obtained.

구체적으로, 적층 세라믹 커패시터의 ESL 특성은 전극 경로(Current Path)의 길이와 그 개수에 의존하며, 전극 경로(Current Path)의 길이가 짧은 경우 및 전극 경로(Current Path)의 개수가 많을 경우 적층 세라믹 커패시터은 낮은 ESL 값을 가질 수 있다.More specifically, the ESL characteristics of the multilayer ceramic capacitor depend on the length and the number of the electrode paths. When the length of the electrode path is short and the number of electrode paths is large, The capacitor can have a low ESL value.

본 발명의 제1 실시형태에 따르면, 서로 인접한 외부 전극의 극성이 모두 서로 다르게 배열되기 때문에, 외부 전극(131, 132, 133, 134) 전체의 개수만큼 전극 경로(Current Path)가 생성되어, 전극 경로(Current Path)의 개수를 최대화할 수 있으므로, 낮은 ESL 값을 얻을 수 있다.According to the first embodiment of the present invention, since the polarities of the external electrodes adjacent to each other are all different from each other, an electrode path (Current Path) is generated by the total number of the external electrodes 131, 132, 133, and 134, Since the number of paths (current paths) can be maximized, a low ESL value can be obtained.

본 발명의 제1 실시형태에 따르면, 상기 제1 및 제2 외부 전극(131, 132)은 동일 극성을 가질 수 있다.According to the first embodiment of the present invention, the first and second external electrodes 131 and 132 may have the same polarity.

도 4를 참조하면, 상기 제1 및 제2 외부 전극(131, 132)은 (+) 극성을 가진 것으로 도시되고 있으나, 이에 제한되는 것은 아니며, 다른 내부 전극과의 연결에 의해 (-) 극성을 가질 수 있다.4, the first and second external electrodes 131 and 132 are shown to have a positive polarity. However, the present invention is not limited thereto. Lt; / RTI >

또한, 본 발명의 제1 실시형태에 따르면, 상기 제3 및 제4 외부 전극(133, 134)은 상기 제3 및 제4 면 중 서로 마주보는 영역에 서로 동일 극성의 외부 전극이 위치하도록 배치될 수 있다.In addition, according to the first embodiment of the present invention, the third and fourth external electrodes 133 and 134 are arranged such that external electrodes having the same polarity are arranged in the regions facing each other on the third and fourth surfaces .

상기 제3 및 제4 외부 전극(133, 134)이 상기 제3 및 제4 면 중 서로 마주보는 영역에 서로 동일 극성으로 배치될 수 있기 때문에, 본 발명의 제1 실시형태와 같이 서로 인접한 외부 전극의 극성이 서로 다르게 배열될 수 있고, 이로 인하여 전극 경로의 수를 극대화할 수 있어 낮은 ESL 값을 갖는 적층 세라믹 커패시터를 구현할 수 있다.Since the third and fourth external electrodes 133 and 134 can be arranged at the same polarity in the regions facing each other on the third and fourth surfaces, So that the number of electrode paths can be maximized and a multilayer ceramic capacitor having a low ESL value can be realized.

이러한 본 실시형태의 외부 전극들의 극성은 후술하는 내부 전극들의 배치 형상 및 외부 전극과의 연결 관계에 의해 보다 구체적으로 이해할 수 있다.The polarity of the external electrodes of this embodiment can be understood in more detail by the arrangement shape of the internal electrodes to be described later and the connection relation with the external electrodes.

도 5를 참조하면, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 바디(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 다른 극성의 내부 전극(121, 122)이 서로 대향하도록 교대로 배치된 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.5, the multilayer ceramic capacitor 100 according to the first embodiment of the present invention includes inner electrodes 121 and 122 having polarities different from each other with the dielectric layer 111 interposed therebetween in the body 110 And a plurality of first and second internal electrodes 121 and 122 alternately arranged to face each other.

상기 복수의 제1 및 제2 내부 전극(121, 122)의 형상은 특별히 제한되지 않으며, 이하에서 제1 및 제2 내부전극(121, 122)과 상기 제1 내지 제4 외부전극(131, 132, 133, 134)과의 연결 관계를 중심으로 자세히 설명하도록 한다.The shapes of the first and second inner electrodes 121 and 122 are not particularly limited and the first and second inner electrodes 121 and 122 and the first to fourth outer electrodes 131 and 132 , 133, 134).

본 발명의 제1 실시형태에서, 제1 내부 전극(121)은 바디(110)의 길이 방향 양 단면인 제1 면 및 제2 면으로 노출되며, 상기 바디(110)의 폭 방향 양 측면인 제3 및 제4 면으로 각각 노출되는 리드(121a, 121b)를 포함할 수 있다. In the first embodiment of the present invention, the first internal electrode 121 is exposed on both the first and second surfaces of the body 110 which are both longitudinal sides of the body 110, And the leads 121a and 121b exposed on the third and fourth surfaces, respectively.

상기 제1 내부전극(121)이 포함하는 리드(121a, 121b)는 상기 바디의 폭 방향 양 측면인 제3 및 제4 면으로 노출되며 각각 1개씩 일 수 있으나, 반드시 이에 제한되는 것은 아니다.The leads 121a and 121b included in the first internal electrode 121 may be exposed on the third and fourth surfaces of both sides of the body in the width direction and may be one each, but the present invention is not limited thereto.

한편, 제2 내부전극(122)은 상기 바디(110)의 폭 방향 양 측면인 제3 및 제4 면으로 각각 노출되되, 상기 제1 내부전극(121)의 리드(121a, 121b)와 전기적으로 절연되도록 일정 간격 이격되어 형성된 리드(122a, 122b, 122c, 122d)를 포함한다.The second internal electrode 122 is exposed to the third and fourth surfaces on both sides of the body 110 in the width direction and electrically connected to the leads 121a and 121b of the first internal electrode 121 122b, 122c, and 122d formed at regular intervals so as to be insulated from each other.

상기 제2 내부전극(122)이 포함하는 리드(122a, 122b, 122c, 122d)는 상기 바디의 폭 방향 양 측면인 제3 및 제4 면으로 노출되며 각각 2개씩 일 수 있으나, 반드시 이에 제한되는 것은 아니다.The leads 122a, 122b, 122c, and 122d included in the second internal electrode 122 may be exposed to the third and fourth surfaces, which are both sides of the body in the width direction, It is not.

즉, 본 발명의 제1 실시형태와 같이 8-단자 적층 세라믹 커패시터의 외부전극(131, 132, 133, 134)과 연결하기 위하여 상기 제2 내부전극(122)은 일 측면과 타 측면으로 각각 노출되는 2개의 리드(122a, 122b, 122c, 122d)를 포함할 수 있다.That is, in order to connect the external electrodes 131, 132, 133, and 134 of the 8-terminal multilayer ceramic capacitor according to the first embodiment of the present invention, the second internal electrode 122 is exposed And two leads 122a, 122b, 122c, and 122d that are connected to each other.

상기 제1 내부 전극(121)은 바디(110)의 길이 방향 양 측면인 제1 면 및 제2 면으로 노출됨으로써, 상기 제1 및 제2 외부전극(131, 132)과 전기적으로 연결된다.The first internal electrode 121 is exposed to the first and second surfaces of the body 110 which are both sides of the body 110 in the longitudinal direction thereof, thereby electrically connecting the first and second external electrodes 131 and 132.

또한, 상기 제1 내부 전극(121)은 상기 바디(110)의 폭 방향 양 측면인 제3 및 제4 면으로 각각 노출되는 리드(121a, 121b)를 포함하며, 상기 리드를 통해 상기 제3 및 제4 외부전극(133, 134)과 전기적으로 연결된다.The first internal electrode 121 may include leads 121a and 121b exposed on the third and fourth surfaces of both sides of the body 110 in the width direction, And are electrically connected to the fourth external electrodes 133 and 134.

또한, 제2 내부전극(122)은 상기 바디(110)의 폭 방향 양 측면인 제3 및 제4 면으로 각각 노출되되, 상기 제1 내부전극(121)의 리드(121a, 121b)와 전기적으로 절연되도록 일정 간격 이격되어 형성된 리드(122a, 122b, 122c, 122d)를 포함하며, 제2 내부전극(122)은 리드(122a, 122b, 122c, 122d)를 통해 상기 제3 및 제4 외부전극(133, 134)과 전기적으로 연결된다.The second internal electrode 122 is exposed on both sides of the body 110 in the width direction and electrically connected to the leads 121a and 121b of the first internal electrode 121 122b, 122c and 122d formed at predetermined intervals so as to be insulated from each other and the second internal electrode 122 is connected to the third and fourth external electrodes (122a, 122b, 122c, 122d) 133, and 134, respectively.

이와 같은 연결 구조에 의해, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 8-단자 커패시터 구조를 구현할 수 있으며, 종래의 3-단자 커패시터 2개를 결합한 것과 동일한 효과를 얻을 수 있다.With such a connection structure, the multilayer ceramic capacitor according to the first embodiment of the present invention can realize an 8-terminal capacitor structure, and the same effect as that obtained by combining two conventional 3-terminal capacitors can be obtained.

즉, 본 발명의 제1 실시형태에 따르면, 종래 3-단자 적층 세라믹 커패시터의 낮은 ESL 특성을 만족하면서도, 복수 개의 커패시터를 하나의 커패시터로 병합할 수 있으므로, 기판 실장시 실장 면적 감소 효과가 우수하다.That is, according to the first embodiment of the present invention, it is possible to merge a plurality of capacitors into one capacitor while satisfying the low ESL characteristics of the conventional three-terminal multilayer ceramic capacitor, so that the effect of reducing the mounting area at the time of substrate mounting is excellent .

종래의 3-단자 적층 세라믹 커패시터의 사이즈가 1209 (길이, 폭이 1.2 mm, 0.9 mm)인 경우 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 1910 (길이, 폭이 1.9 mm, 1.0 mm) 정도의 사이즈를 가지며, 8-단자 커패시터 구조를 갖는다.When the size of the conventional three-terminal laminated ceramic capacitor is 1209 (length, width is 1.2 mm, and 0.9 mm), the multilayer ceramic capacitor according to the first embodiment of the present invention has 1910 (length, width 1.9 mm, , And has an 8-terminal capacitor structure.

또한, 기존의 다단자 어레이형 커패시터 제품에 비하여 기판 실장시 배선 난이도가 저감될 수 있어, 종래 적용이 어려웠던 다단자 어레이형 커패시터를 대체할 수 있다.In addition, compared with conventional multi-terminal array type capacitors, wiring difficulty can be reduced during substrate mounting, which can replace a multi-terminal array type capacitor which has been conventionally difficult to apply.

본 발명의 제1 실시형태에 따르면, 상기 바디(110)의 두께는 폭보다 작은 것을 특징으로 한다.According to the first embodiment of the present invention, the thickness of the body 110 is smaller than the width.

상기 바디(110)의 두께는 폭보다 작기 때문에, 내부전극이 수직으로 적층되는 3-단자 커패시터와는 상이하며, 로우 프로파일(Low Profile) 타입의 제품에 보다 유리하게 적용할 수 있다.Since the thickness of the body 110 is smaller than the width, the internal electrode is different from a three-terminal capacitor in which the internal electrodes are stacked vertically, and can be more advantageously applied to a low profile type product.

또한, 본 발명의 제1 실시형태에 따른 커패시터는 내부전극이 기판 실장면에 대하여 수평으로 배치되기 때문에 내부전극이 수직으로 적층되는 3-단자 커패시터에 비하여 로우 프로파일(Low Profile) 타입의 제품에 보다 유리하게 적용할 수 있다.In addition, since the capacitor according to the first embodiment of the present invention is disposed horizontally with respect to the surface of the substrate, the internal electrode can be made to have a lower profile than a 3-terminal capacitor in which the internal electrodes are vertically stacked. Can be advantageously applied.

본 발명의 제1 실시형태에 따르면, 상기 바디(110)는 용량 형성에 기여하는 부분으로서 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브부와, 용량 형성에 기여하지 않으며 상기 액티브부의 상부 및 하부에 배치되는 커버부를 포함하며, 상기 커버부는 하부에 배치된 영역이 상부에 배치된 영역보다 두께가 더 작을 수 있다.According to the first embodiment of the present invention, the body 110 includes an active portion including a plurality of first and second internal electrodes 121 and 122 as a portion contributing to capacity formation, And a cover portion disposed at upper and lower portions of the active portion. The cover portion may be smaller in thickness than a region where the region disposed at the lower portion is disposed at the upper portion.

상기 하부 커버부의 두께를 상부 커버부 두께보다 더 작게 배치함으로써, 전극 경로(Current Path)의 길이를 짧게 할 수 있어, 보다 낮은 ESL 값을 갖는 적층 세라믹 커패시터를 구현할 수 있다.By arranging the thickness of the lower cover portion to be smaller than the thickness of the upper cover portion, the length of the electrode path (Current Path) can be shortened and a multilayer ceramic capacitor having a lower ESL value can be realized.

도 6은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.6 is a perspective view schematically showing a multilayer ceramic capacitor according to a second embodiment of the present invention.

도 7은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 상부 평면도이다.7 is a top plan view of a multilayer ceramic capacitor according to a second embodiment of the present invention.

도 8은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 제1, 제2 내부 전극 및 비아 전극을 나타낸 개략도이다.8 is a schematic view showing first and second internal electrodes and via electrodes of a multilayer ceramic capacitor according to a second embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터(200)는, 바디(210)와, 그 바디(210)의 외측면에 형성된 제1 내지 제4 외부 전극(231, 232, 233, 234) 및 비아 전극(235)을 포함한다. 6, the multilayer ceramic capacitor 200 according to the second embodiment of the present invention includes a body 210, first to fourth external electrodes 231 (see FIG. 6) formed on the outer surface of the body 210, , 232, 233, 234, and a via electrode 235.

도 6을 참조하면, 상기 제1 내지 제4 외부전극(231, 232, 233, 234)은 각각 1개씩이며, 비아 전극(235)은 적어도 3개 이상이 배치될 수 있다.Referring to FIG. 6, each of the first to fourth external electrodes 231, 232, 233, and 234 is one, and at least three via electrodes 235 may be disposed.

구체적으로, 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터(200)는 복수의 유전체층(211)을 포함하며, 상기 유전체층(211)을 사이에 두고 번갈아 배치되되, 서로 다른 극성을 갖는 복수의 제1 내부 전극(221) 및 제2 내부 전극(222)을 포함하는 바디(210) 및 상기 바디(210)의 외측에 배치되어 상기 제1 및 제2 내부 전극(221, 222)과 연결된 복수의 외부 전극(231, 232, 233, 234, 235)을 포함하며, 상기 외부 전극은 상기 바디(210)의 외측면 중 제1 면과 제2 면에 배치된 제1 및 제2 외부전극(231, 232)과 상기 제1 면과 제2 면에 인접하며, 서로 대향하는 제3 면 및 제4 면에 배치된 제3 및 제4 외부전극(233, 234)과 상기 바디(210) 및 복수의 제1 및 제2 내부 전극(221, 222)을 관통하되 바디의 제 5면 및 제 6면으로 노출하여 배치된 n 개 (n≥3)의 비아 전극(235)을 포함하고, 상기 비아 전극(235)은 상기 제1 및 제2 내부 전극(221, 222) 중 어느 하나와 연결된다.Specifically, the multilayer ceramic capacitor 200 according to the second embodiment of the present invention includes a plurality of dielectric layers 211, which are alternately arranged with the dielectric layer 211 interposed therebetween, A body 210 including a first internal electrode 221 and a second internal electrode 222 and a plurality of second external electrodes 220 disposed outside the body 210 and connected to the first and second internal electrodes 221 and 222, The outer electrode includes first and second outer electrodes 231 and 232 disposed on the first and second surfaces of the outer surface of the body 210. The first and second outer electrodes 231 and 232 Third and fourth external electrodes 233 and 234 disposed on the third surface and the fourth surface, which are adjacent to the first surface and the second surface, respectively, and the body 210 and the plurality of first And n (n? 3) via electrodes (235) passing through the second internal electrodes (221, 222) and exposed on the fifth and sixth surfaces of the body, 235 is connected with one of the first and second internal electrodes (221, 222).

도 6에서는 상기 n이 3인 경우로서, 상기 바디(210)의 제5 및 제6 면으로 각각 3개의 비아 전극(235)이 노출하여 배치된 적층 세라믹 커패시터 구조의 일예를 나타내며, 다만 이에 한정되는 것은 아니다.6 shows an example of the multilayer ceramic capacitor structure in which n is 3 and three via electrodes 235 are exposed and disposed on the fifth and sixth surfaces of the body 210, respectively, It is not.

본 제2 실시형태에서, 상기 제1 외부전극과 제2 외부전극(231, 232)은 상기 바디(210)의 외측면 중 상기 바디의 길이 방향 양 측면인 제1 면과 제2 면에 배치된다.In the second embodiment, the first outer electrode and the second outer electrode 231 and 232 are disposed on a first surface and a second surface, which are both longitudinal sides of the outer surface of the body 210 .

또한, 상기 제3 외부전극(233)과 제4 외부전극(234)은 상기 바디(210)의 제1 면과 제2 면에 인접한 제3 면 및 제4 면에서 상기 제1 면과 제2 면에 각각 연장하여 배치된다.The third external electrode 233 and the fourth external electrode 234 are electrically connected to the first surface and the second surface of the body 210 on the third surface and the fourth surface, Respectively.

본 제2 실시형태에서는 상기 제1 내지 제4 외부전극(231, 232, 233, 234)이 각각 1개씩 배치된 구조를 개시하고 있으나 반드시 이에 한정되는 것은 아니다.In the second embodiment, the structure in which the first to fourth external electrodes 231, 232, 233, and 234 are disposed one by one is described, but the present invention is not limited thereto.

상기 비아 전극(235)은 상기 바디(210)와 복수의 제1 및 제2 내부전극(221, 222)을 관통하되 바디(210)의 제5 면 및 제6 면에 각각 3개 이상 노출하여 배치된다. 상기 바디(210)의 제5 및 제6 면은 상기 바디(210)의 상면 및 하면일 수 있으며, 특히 제6 면(6)은 적층 세라믹 커패시터(200)를 인쇄회로기판에 실장시 실장 면일 수 있다. The via electrode 235 penetrates the body 210 and the plurality of first and second inner electrodes 221 and 222 and exposes at least three portions to the fifth and sixth surfaces of the body 210, do. The fifth and sixth surfaces of the body 210 may be the upper surface and the lower surface of the body 210 and the sixth surface 6 may be a mounting surface when the multilayer ceramic capacitor 200 is mounted on a printed circuit board have.

본 발명의 제2 실시형태에 따르면, 상기 제1 내지 제4 외부 전극(231, 232, 233, 234)은 상기 바디(210)의 제1 면 내지 제4 면의 대응하는 영역에 각각 1개씩 배치되고, 비아 전극(235)이 상기 바디의 제5 면 및 제6 면으로 노출하여 배치된 구조로서, 비아 전극(235)을 갖는 3-단자 적층 세라믹 커패시터 구조를 갖는다.According to the second embodiment of the present invention, the first to fourth external electrodes 231, 232, 233, and 234 are disposed in corresponding areas of the first to fourth surfaces of the body 210, respectively Terminal laminated ceramic capacitor structure having a via electrode 235 and a via electrode 235 exposed on the fifth and sixth surfaces of the body.

도 7을 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터(200)에 있어서, 상기 n 개의 비아 전극(235)은 동일 극성을 갖는다.Referring to Fig. 7, in the multilayer ceramic capacitor 200 according to the second embodiment of the present invention, the n via-electrodes 235 have the same polarity.

상기 비아 전극(235)은 상기 제1 및 제2 내부 전극(221, 222) 중 어느 하나와 연결되며, 이로 인하여 상기 n 개의 비아 전극(235)은 동일 극성을 갖게 된다.The via electrode 235 is connected to one of the first and second internal electrodes 221 and 222 so that the n via electrodes 235 have the same polarity.

도 7에서는, 상기 비아 전극(235)이 제1 및 제2 내부 전극(221, 222)을 모두 관통하되, 제1 내부 전극(221)과는 전기적으로 연결되나 제2 내부 전극(222)과는 전기적으로 절연된다.7, the via electrode 235 penetrates both the first and second internal electrodes 221 and 222 and is electrically connected to the first internal electrode 221 but is electrically connected to the second internal electrode 222 Electrically insulated.

이로 인하여, 상기 비아 전극(235)은 (+) 극성을 가질 수 있다.Accordingly, the via electrode 235 may have a (+) polarity.

또한, 다른 방식으로 상기 비아 전극(235)이 제1 내부 전극(221)과는 전기적으로 절연되고, 제2 내부 전극(222)과는 전기적으로 연결될 경우에는 (-) 극성을 가질 수 있다.Alternatively, the via electrode 235 may be electrically insulated from the first internal electrode 221, and may have a negative polarity when electrically connected to the second internal electrode 222.

상기 비아 전극(235)과 상기 제1 및 제2 외부 전극(231, 232)은 동일 극성을 가질 수 있다.The via electrode 235 and the first and second external electrodes 231 and 232 may have the same polarity.

또한, 동일 극성을 갖는 상기 비아 전극(235), 제1 및 제2 외부 전극(231, 232)의 극성은 상기 제3 및 제4 외부전극(233, 234)의 극성과 서로 다를 수 있다.The polarities of the via electrode 235 and the first and second external electrodes 231 and 232 having the same polarity may be different from those of the third and fourth external electrodes 233 and 234.

도 7에 도시된 바와 같이, 상기 비아 전극(235)이 (+) 극성을 가질 경우, 제1 및 제2 외부 전극(231, 232)도 (+) 극성을 가지며, 제3 및 제4 외부 전극(233, 234)은 (-) 극성을 가질 수 있다.7, when the via electrode 235 has a positive polarity, the first and second external electrodes 231 and 232 also have a (+) polarity, and the third and fourth external electrodes 231 and 232, (233, 234) may have (-) polarity.

상기와 같이 본 발명의 제2 실시형태에 따르면, 상기 비아 전극(235)과 상기 제1 및 제2 외부 전극(231, 232)은 동일 극성을 가지고, 상기 비아 전극(235), 제1 및 제2 외부 전극(231, 232)의 극성은 상기 제3 및 제4 외부전극(233, 234)의 극성과 서로 다른 것을 특징으로 하기 때문에, 복수 개의 3-단자 적층 세라믹 커패시터를 하나의 커패시터로 병합할 수 있으므로, 기판 실장시 실장 면적 감소 효과가 우수하다.As described above, according to the second embodiment of the present invention, the via-electrode 235 and the first and second external electrodes 231 and 232 have the same polarity, and the via-electrode 235, Since the polarities of the two external electrodes 231 and 232 are different from the polarities of the third and fourth external electrodes 233 and 234, a plurality of three-terminal laminated ceramic capacitors are merged into one capacitor The effect of reducing the mounting area is excellent when the board is mounted.

본 발명의 제2 실시형태에 따르면, 상기 외부 전극 전체의 개수가 n+4 개 (n≥3)일 경우, 전극 경로(Current Path)의 개수는 2n+4 개 (n≥3)일 수 있다.According to the second embodiment of the present invention, when the total number of the external electrodes is n + 4 (n? 3), the number of electrode paths (Current Path) may be 2n + 4 .

즉, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터는 상기 비아 전극(235)과 상기 제1 및 제2 외부 전극(231, 232)은 동일 극성을 가지고, 상기 비아 전극(235), 제1 및 제2 외부 전극(231, 232)의 극성은 상기 제3 및 제4 외부전극(233, 234)의 극성과 서로 다르기 때문에, 전극 경로(Current Path)의 개수가 2n+4 개 (n≥3)일 수 있으므로, 다단자 어레이 형태의 일반적인 적층 세라믹 커패시터의 경우보다 전극 경로의 개수가 많아 낮은 ESL 특성을 얻을 수 있다.That is, in the multilayer ceramic capacitor according to the second embodiment of the present invention, the via electrode 235 and the first and second external electrodes 231 and 232 have the same polarity, and the via electrode 235, And the polarities of the second external electrodes 231 and 232 are different from the polarities of the third and fourth external electrodes 233 and 234 so that the number of electrode paths is 2n + ), So that the number of electrode paths is larger than that of a general multilayer ceramic capacitor in the form of a multi-terminal array, so that low ESL characteristics can be obtained.

도 8을 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터(200)는 상기 바디(210) 내에서 상기 유전체층(211)을 사이에 두고 서로 다른 극성의 내부 전극(221, 222)이 서로 대향하도록 교대로 배치된 복수의 제1 및 제2 내부 전극(221, 222)을 포함한다.8, a multilayer ceramic capacitor 200 according to a second embodiment of the present invention includes inner electrodes 221 and 222 having polarities different from each other with the dielectric layer 211 interposed therebetween in the body 210 And a plurality of first and second internal electrodes 221 and 222 alternately arranged to face each other.

상기 복수의 제1 및 제2 내부 전극(221, 222)의 형상은 특별히 제한되지 않는다.The shapes of the first and second inner electrodes 221 and 222 are not particularly limited.

본 발명의 제2 실시형태에서, 제1 내부 전극(221)은 바디(210)의 길이 방향 양 측면인 제1 및 제2 면으로 각각 노출되는 리드(221a, 221b)를 포함할 수 있다. In the second embodiment of the present invention, the first internal electrode 221 may include leads 221a and 221b exposed on the first and second surfaces, which are both longitudinal sides of the body 210, respectively.

한편, 제2 내부전극(222)은 상기 바디(210)의 폭 방향 양 측면인 제3 및 제4 면으로 노출된다.On the other hand, the second internal electrode 222 is exposed on the third and fourth surfaces which are both lateral sides of the body 210.

상기 제1 내부 전극(221)은 상기 바디(210)의 길이 방향 양 측면인 제1 및 제2 면으로 각각 노출되는 리드(221a, 221b)를 포함하며, 상기 리드(221a, 221b)를 통해 상기 제1 및 제2 외부전극(231, 232)과 전기적으로 연결된다.The first internal electrode 221 includes leads 221a and 221b exposed on both sides of the body 210 in the longitudinal direction of the body 210. The leads 221a and 221b And is electrically connected to the first and second external electrodes 231 and 232.

또한, 제2 내부전극(222)은 상기 바디(210)의 폭 방향 양 측면인 제3 및 제4 면으로 노출되며, 상기 제3 및 제4 외부전극(233, 234)과 전기적으로 연결된다.The second internal electrode 222 is exposed at the third and fourth surfaces which are both sides of the body 210 in the width direction and is electrically connected to the third and fourth external electrodes 233 and 234.

한편, 상기 비아 전극(235)은 상기 바디(210)와 복수의 제1 및 제2 내부전극(221, 222)을 관통하되 바디(210)의 제5 면 및 제6 면에 각각 노출한다.The via electrode 235 penetrates the body 210 and the plurality of first and second internal electrodes 221 and 222 and exposes the fifth and sixth surfaces of the body 210, respectively.

본 발명의 제2 실시형태에 따르면, 상기 비아 전극(235)은 상기 복수의 제1 및 제2 내부전극(221, 222) 중 제1 내부전극(221) 또는 제2 내부전극(222)과 전기적으로 연결될 수 있다.The via electrode 235 is electrically connected to the first internal electrode 221 or the second internal electrode 222 of the plurality of first and second internal electrodes 221 and 222. In this case, .

상기 제1 내부전극(221) 또는 제2 내부전극(222)과 연결되는 비아 전극(235)은 3개 이상일 수 있으며, 본 실시형태에서는 비아 전극(235)이 3개인 경우로서, 제2 실시형태에 따른 하나의 적층 세라믹 커패시터가 종래 3-단자 커패시터 2개를 결합한 효과와 동일한 효과를 얻을 수 있다.The number of the via electrodes 235 connected to the first internal electrode 221 or the second internal electrode 222 may be three or more. In the present embodiment, there are three via electrodes 235, The same effects as those obtained by combining two conventional three-terminal capacitors can be obtained.

본 발명의 제2 실시형태에 따르면, 상기 제1 내부 전극(221)과 제2 내부 전극(222) 중 적어도 어느 하나에는 하나 이상의 관통홀이 형성되어 있으며, 상기 비아 전극(235)은 상기 관통홀을 통과한다. According to the second embodiment of the present invention, at least one of the first internal electrode 221 and the second internal electrode 222 is formed with one or more through-holes, and the via-electrode 235 is electrically connected to the through- Lt; / RTI >

상기 비아 전극(235)이 제1 내부전극(221)과 전기적으로 연결될 경우 제2 내부전극(222)에서는 관통홀을 통과하는 상기 비아 전극(235)이 상기 관통홀의 내주면과 접촉하지 않는다. 즉, 제2 내부전극(222)에서 상기 비아 전극(235)은 관통홀의 내주면과 일정 거리 이격됨으로써, 상기 제2 내부전극(222)과 전기적으로 절연된다. When the via electrode 235 is electrically connected to the first internal electrode 221, the via electrode 235 passing through the second internal electrode 222 does not contact the inner circumferential surface of the through hole. That is, the via electrode 235 of the second internal electrode 222 is electrically isolated from the second internal electrode 222 by being spaced from the inner circumferential surface of the through hole by a predetermined distance.

마찬가지로, 상기 비아 전극(235)이 제2 내부전극(222)과 전기적으로 연결될 경우 제1 내부전극(221)에서는 관통홀을 통과하는 상기 비아 전극(235)이 상기 관통홀의 내주면과 접촉하지 않는다. 즉, 제1 내부전극(221)에서 상기 비아 전극(235)은 관통홀의 내주면과 일정 거리 이격됨으로써, 상기 제1 내부전극(221)과 전기적으로 절연된다. Similarly, when the via electrode 235 is electrically connected to the second internal electrode 222, the via electrode 235 passing through the through hole does not contact the inner circumferential surface of the through hole at the first internal electrode 221. That is, in the first internal electrode 221, the via electrode 235 is electrically separated from the first internal electrode 221 by being spaced from the inner circumferential surface of the through hole by a predetermined distance.

본 발명의 제2 실시형태에 따르면, 상기 바디(210)의 상면 및 하면인 제5 면과 제6 면에 형성된 상기 비아 전극(235)의 인출부는 범프 형태로 형성될 수 있다. 다른 방안으로서, 상기 비아 전극(235)의 인출부는 패드 형태로 형성될 수도 있다.According to the second embodiment of the present invention, the lead portions of the via electrodes 235 formed on the upper and lower surfaces of the body 210 and the sixth surface may be formed in a bump shape. Alternatively, the lead-out portion of the via-electrode 235 may be formed in a pad shape.

본 발명의 실시형태에 따르면, 상기 비아 전극(235)의 인출부와 상기 제1 내지 제4 외부 전극(231, 232, 233, 234)은 적층 세라믹 커패시터(200)의 외부 단자 역할을 한다. 따라서, 외부 전극 하부로부터 전류가 흐를 뿐만 아니라, 비아 전극으로부터도 전류가 흐르게 된다. 이에 따라, 상기 외부 전극과 비아 전극은 서로 병렬 연결된 인덕턴스를 만들게 된다. 따라서, 전체 ESL 값은 종래에 비하여 더욱 저감된다.According to an embodiment of the present invention, the lead portion of the via electrode 235 and the first to fourth external electrodes 231, 232, 233, and 234 serve as external terminals of the multilayer ceramic capacitor 200. Therefore, a current flows not only from the lower portion of the external electrode but also from the via electrode. Accordingly, the external electrode and the via electrode form an inductance connected in parallel to each other. Therefore, the total ESL value is further reduced compared to the conventional one.

이와 같은 연결 구조에 의해, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터(200)는 비아 전극을 포함하는 3-단자 커패시터 구조를 구현할 수 있으며, 종래의 3-단자 커패시터 2개를 결합한 것과 동일한 효과를 얻을 수 있다.With such a connection structure, the multilayer ceramic capacitor 200 according to the second embodiment of the present invention can realize a three-terminal capacitor structure including a via-electrode, and it is possible to realize the same three- Effect can be obtained.

즉, 본 발명의 일 실시형태에 따르면, 종래 3-단자 적층 세라믹 커패시터의 낮은 ESL 특성을 만족하면서도, 복수 개의 커패시터를 하나의 커패시터로 병합할 수 있으므로, 기판 실장시 실장 면적 감소 효과가 우수하다.That is, according to one embodiment of the present invention, since a plurality of capacitors can be merged into one capacitor while satisfying the low ESL characteristics of the conventional three-terminal multilayer ceramic capacitor, the effect of reducing the mounting area at the time of substrate mounting is excellent.

종래의 3-단자 적층 세라믹 커패시터의 사이즈가 1209 (길이, 폭이 1.2 mm, 0.9 mm)인 경우 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터는 1910 (길이, 폭이 1.9 mm, 1.0 mm) 정도의 사이즈를 가지며, 비아 전극을 포함하는 3-단자 커패시터 구조를 갖는다.When the size of the conventional three-terminal laminated ceramic capacitor is 1209 (length, width is 1.2 mm, 0.9 mm), the multilayer ceramic capacitor according to the second embodiment of the present invention has 1910 (length, width 1.9 mm, And has a three-terminal capacitor structure including a via-electrode.

또한, 기존의 다단자 어레이형 커패시터 제품에 비하여 기판 실장시 배선 난이도가 저감될 수 있어, 종래 적용이 어려웠던 다단자 어레이형 커패시터를 대체할 수 있다.In addition, compared with conventional multi-terminal array type capacitors, wiring difficulty can be reduced during substrate mounting, which can replace a multi-terminal array type capacitor which has been conventionally difficult to apply.

본 발명의 제2 실시형태에 따르면, 상기 바디(210)의 두께는 폭보다 작은 것을 특징으로 한다.According to the second embodiment of the present invention, the thickness of the body 210 is smaller than the width.

상기 바디(210)의 두께는 폭보다 작기 때문에, 내부전극이 수직으로 적층되는 3-단자 커패시터와는 상이하며, 로우 프로파일(Low Profile) 타입의 제품에 보다 유리하게 적용할 수 있다.Since the thickness of the body 210 is smaller than the width, it is different from the three-terminal capacitor in which the internal electrodes are stacked vertically, and can be more advantageously applied to a low profile type product.

또한, 본 발명의 제2 실시형태에 따른 커패시터(200)는 내부전극이 기판 실장면에 대하여 수평으로 배치되기 때문에 내부전극이 수직으로 적층되는 3-단자 커패시터에 비하여 로우 프로파일(Low Profile) 타입의 제품에 보다 유리하게 적용할 수 있다.In the capacitor 200 according to the second embodiment of the present invention, since the internal electrodes are horizontally arranged with respect to the substrate mounting surface, a low profile type It can be more advantageously applied to products.

본 발명의 제2 실시형태에 따르면, 상기 바디(210)는 용량 형성에 기여하는 부분으로서 복수의 제1 및 제2 내부 전극(221, 222)을 포함하는 액티브부와, 용량 형성에 기여하지 않으며 상기 액티브부의 상부 및 하부에 배치되는 커버부를 포함하며, 상기 커버부는 하부에 배치된 영역이 상부에 배치된 영역보다 두께가 더 작을 수 있다.According to the second embodiment of the present invention, the body 210 includes an active portion including a plurality of first and second internal electrodes 221 and 222 as a portion contributing to capacity formation, And a cover portion disposed at upper and lower portions of the active portion. The cover portion may be smaller in thickness than a region where the region disposed at the lower portion is disposed at the upper portion.

상기 하부 커버부의 두께를 상부 커버부 두께보다 더 작게 배치함으로써, 전극 경로(Current Path)의 길이를 짧게 할 수 있어, 보다 낮은 ESL 값을 갖는 적층 세라믹 커패시터를 구현할 수 있다.By arranging the thickness of the lower cover portion to be smaller than the thickness of the upper cover portion, the length of the electrode path (Current Path) can be shortened and a multilayer ceramic capacitor having a lower ESL value can be realized.

도 9는 비교예와 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 주파수별 ESL 성분 변화를 나타낸 그래프이다.9 is a graph showing variations of ESL components of the multilayer ceramic capacitor according to the comparative example and the multilayer ceramic capacitor according to the first embodiment of the present invention.

도 9를 참조하면, 비교예인 종래 3-단자 적층 세라믹 커패시터의 ESL 값과 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 ESL 값을 비교할 때 거의 유사한 것을 알 수 있다.Referring to FIG. 9, the ESL value of the conventional three-terminal multilayer ceramic capacitor of the comparative example is substantially similar to the ESL value of the multilayer ceramic capacitor of the first embodiment of the present invention.

구체적으로, 종래 3-단자 적층 세라믹 커패시터의 ESL 값은 약 32 pH 인데, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터인 8-단자 적층 세라믹 커패시터의 ESL 값 역시 약 32 pH 인 것을 알 수 있다.Specifically, the ESL value of the conventional 3-terminal multilayer ceramic capacitor is about 32 pH, and the ESL value of the 8-terminal multilayer ceramic capacitor as the multilayer ceramic capacitor according to the first embodiment of the present invention is also about 32 pH .

즉, 본 발명의 제1 실시형태에 따르면, 종래 3-단자 적층 세라믹 커패시터의 낮은 ESL 특성을 만족하면서도, 복수 개의 커패시터를 하나의 커패시터로 병합할 수 있으므로, 기판 실장시 실장 면적 감소 효과가 우수하다.That is, according to the first embodiment of the present invention, it is possible to merge a plurality of capacitors into one capacitor while satisfying the low ESL characteristics of the conventional three-terminal multilayer ceramic capacitor, so that the effect of reducing the mounting area at the time of substrate mounting is excellent .

도 10은 비교예와 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 주파수별 ESL 성분 변화를 나타낸 그래프이다.10 is a graph showing changes in ESL component of a multilayer ceramic capacitor according to a comparative example and a multilayer ceramic capacitor according to a second embodiment of the present invention.

도 10을 참조하면, 비교예인 종래 3-단자 적층 세라믹 커패시터의 ESL 값과 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 ESL 값을 비교할 때 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 ESL 값이 다소 상승한 것을 알 수 있다.10, the ESL value of the conventional three-terminal multilayer ceramic capacitor of the comparative example and the ESL value of the multilayer ceramic capacitor according to the second embodiment of the present invention are compared with each other in the multilayer ceramic capacitor according to the second embodiment of the present invention. The ESL value is slightly increased.

구체적으로, 종래 3-단자 적층 세라믹 커패시터의 ESL 값은 약 32 pH 인데, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터인 8-단자 적층 세라믹 커패시터의 ESL 값 역시 약 44 pH 인 것을 알 수 있다.Specifically, the ESL value of the conventional 3-terminal multilayer ceramic capacitor is about 32 pH, and the ESL value of the 8-terminal multilayer ceramic capacitor as the multilayer ceramic capacitor according to the first embodiment of the present invention is also about 44 pH .

즉, 본 발명의 제2 실시형태에 따르면, 종래 3-단자 적층 세라믹 커패시터의 ESL 값보다는 상승하지만, 복수 개의 커패시터를 하나의 커패시터로 병합할 수 있으므로, 기판 실장시 실장 면적 감소 효과가 우수하다.That is, according to the second embodiment of the present invention, since the ESL value of the conventional three-terminal multilayer ceramic capacitor is increased, a plurality of capacitors can be merged into one capacitor, so that the mounting area reduction effect is excellent.

적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor

도 11은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.11 is a perspective view schematically showing a multilayer ceramic capacitor according to a first embodiment of the present invention mounted on a printed circuit board.

도 11을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자부품의 실장 기판(300)은 적층 세라믹 전자부품이 실장된 인쇄회로기판(310)과, 인쇄회로기판(310)의 상면에 서로 이격되게 형성된 복수 개의 전극 패드(311, 312, 313, 314, 315)를 포함한다.11, a mounting substrate 300 of a multilayer ceramic electronic device according to the present embodiment includes a printed circuit board 310 on which multilayer ceramic electronic components are mounted, And includes a plurality of electrode pads 311, 312, 313, 314, and 315.

이때, 적층 세라믹 전자부품인 적층 세라믹 커패시터는 바디(110)의 두께 방향의 제6 면이 실장 면으로서 하측에 배치되며, 제1 내지 제4 외부 전극(131, 132, 133, 134) 혹은 제1 내지 제4 외부전극과 비아 전극이 각각 복수의 전극 패드(311, 312, 313, 314, 315) 위에 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(310)과 전기적으로 연결될 수 있다.In this case, the multilayer ceramic capacitor as the multilayer ceramic electronic component is arranged such that the sixth surface in the thickness direction of the body 110 is disposed on the lower side as a mounting surface, and the first to fourth external electrodes 131, 132, 133, The fourth external electrode and the via electrode may be electrically connected to the printed circuit board 310 by a solder (not shown) in a state where the fourth external electrode and the via electrode are in contact with the plurality of electrode pads 311, 312, 313, 314, .

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터가 EMI 필터로 사용될 경우, 제1 내지 제4 외부 전극(131, 132, 133, 134) 중 일부는 각각 신호 라인의 입력단 및 출력단에 접속되고, 나머지는 접지단에 접속되어, 신호 라인의 고주파 노이즈를 제거할 수 있다.When a multilayer ceramic capacitor according to an embodiment of the present invention is used as an EMI filter, some of the first to fourth external electrodes 131, 132, 133, and 134 are respectively connected to input and output terminals of a signal line, It is possible to eliminate the high-frequency noise of the signal line.

구체적으로, (+) 극으로 표시되는 외부전극은 전극 패드와 접속하여 각각 입/출력단에 해당하고, (-) 극으로 표시되는 외부전극은 전극 패드와 접속하여 접지단에 해당한다.Specifically, the external electrodes indicated by (+) poles correspond to the input / output terminals connected to the electrode pads, and the external electrodes indicated with (-) poles correspond to the ground terminal connected to the electrode pads.

다른 응용 예로서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터가 디커플링 커패시터로 사용될 경우, 제1 내지 제4 외부 전극(131, 132, 133, 134) 중 일부는 전원 라인에 접속되고, 나머지는 접지 라인에 접속되어, 전원 회로를 안정화시킬 수 있다.As another example, when a multilayer ceramic capacitor according to an embodiment of the present invention is used as a decoupling capacitor, some of the first to fourth external electrodes 131, 132, 133, and 134 are connected to a power supply line, It is connected to the ground line, and the power supply circuit can be stabilized.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.

100, 200 ; 적층 세라믹 커패시터 110, 210 ; 바디
111, 211 ; 유전체층
121, 122, 221, 222 ; 제1 및 제2 내부 전극
121a, 121b, 122a, 122b, 122c, 122d, 221a, 221b ; 리드부
131, 132, 133, 134, 231, 232, 233, 234 ; 제1 내지 제4 외부 전극
235 ; 비아 전극
300 ; 적층 세라믹 전자부품의 실장 기판
310 ; 인쇄회로기판
311, 312, 313, 314, 315 ; 전극 패드100, 200; A multilayer ceramic capacitor 110, 210; body
111, 211; Dielectric layer
121, 122, 221, 222; The first and second internal electrodes
121a, 121b, 122a, 122b, 122c, 122d, 221a, 221b; The lead portion
131, 132, 133, 134, 231, 232, 233, 234; The first to fourth external electrodes
235; Via electrode
300; The mounting substrate of the multilayer ceramic electronic component
310; Printed circuit board
311, 312, 313, 314, 315; Electrode pad

Claims (19)

복수의 유전체층을 포함하며, 상기 유전체층을 사이에 두고 번갈아 배치되되, 상기 유전체층의 측면으로 연장된 적어도 하나의 리드부를 갖는 서로 다른 극성의 복수의 제1 내부 전극 및 제2 내부 전극을 포함하는 바디; 및
상기 바디의 외측에 배치되어 상기 제1 및 제2 내부 전극과 연결된 복수의 외부 전극;을 포함하며,
상기 외부 전극은 상기 바디의 외측면 중 제1 면과 제2 면에 배치된 제1 및 제2 외부전극과 상기 제1 면과 제2 면에 인접하며, 서로 대향하는 제3 면 및 제4 면에 각각 동일한 수로 배치된 m 개 (m≥3)의 제3 및 제4 외부 전극을 포함하고,
상기 외부 전극은 인접한 전극 간의 극성이 모두 서로 다른 적층 세라믹 전자부품.
A body including a plurality of dielectric layers, the body including a plurality of first inner electrodes and second inner electrodes of different polarities alternately arranged with the dielectric layer interposed therebetween and having at least one lead portion extending to the side of the dielectric layer; And
And a plurality of external electrodes disposed outside the body and connected to the first and second internal electrodes,
The external electrode includes first and second external electrodes disposed on a first surface and a second surface of the outer surface of the body, a third surface adjacent to the first surface and the second surface, (M > = 3) third and fourth external electrodes arranged in the same number as the first and second external electrodes, respectively,
Wherein the external electrode has a different polarity between adjacent electrodes.
제1항에 있어서,
상기 m 은 홀수인 적층 세라믹 전자부품.
The method according to claim 1,
And m is an odd number.
제1항에 있어서,
상기 외부 전극 전체의 개수와 전극 경로(Current Path)의 개수는 동일한 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the total number of the external electrodes and the number of electrode paths (Current Path) are the same.
제1항에 있어서,
상기 제1 내부 전극은 상기 바디의 외측면 중 제1 면과 제2 면으로 노출되고, 상기 제1 내부 전극의 리드부는 상기 바디의 외측면 중 제3 면과 제4 면으로 노출된 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the first inner electrode is exposed on the first surface and the second surface of the outer surface of the body and the lead portion of the first inner electrode is exposed on the third surface and the fourth surface of the outer surface of the body, part.
제1항에 있어서,
상기 제2 내부 전극의 리드부는 상기 제1 내부 전극의 리드부와 인접하여 교대로 배치되고, 상기 바디의 외측면 중 제3 면과 제4 면으로 노출된 적층 세라믹 전자부품.
The method according to claim 1,
Wherein a lead portion of the second internal electrode is disposed alternately adjacent to the lead portion of the first internal electrode and is exposed as a third surface and a fourth surface of the outer surface of the body.
제1항에 있어서,
상기 제1 및 제2 외부 전극은 동일 극성을 갖는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the first and second external electrodes have the same polarity.
제1항에 있어서,
상기 제3 및 제4 외부 전극은 상기 제3 및 제4 면 중 서로 마주보는 영역에 서로 동일 극성의 외부 전극이 위치하도록 배치된 적층 세라믹 전자부품.
The method according to claim 1,
And the third and fourth external electrodes are arranged such that external electrodes of the same polarity are disposed in the regions facing each other on the third and fourth surfaces.
제1항에 있어서,
상기 바디의 두께는 폭보다 작은 적층 세라믹 전자부품.
The method according to claim 1,
Wherein a thickness of the body is smaller than a width of the ceramic body.
제1항에 있어서,
상기 바디는 용량 형성에 기여하는 부분으로서 복수의 제1 및 제2 내부 전극을 포함하는 액티브부와, 용량 형성에 기여하지 않으며 상기 액티브부의 상부 및 하부에 배치되는 커버부를 포함하며,
상기 커버부는 하부에 배치된 영역이 상부에 배치된 영역보다 두께가 더 작은 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the body includes an active portion including a plurality of first and second internal electrodes serving as a portion contributing to capacity formation and a cover portion which does not contribute to formation of capacitance and is disposed at upper and lower portions of the active portion,
Wherein a thickness of the cover portion is smaller than that of a region where a region disposed at a lower portion is disposed at an upper portion.
복수의 유전체층을 포함하며, 상기 유전체층을 사이에 두고 번갈아 배치되되, 서로 다른 극성을 갖는 복수의 제1 내부 전극 및 제2 내부 전극을 포함하는 바디; 및
상기 바디의 외측에 배치되어 상기 제1 및 제2 내부 전극과 연결된 복수의 외부 전극;을 포함하며,
상기 외부 전극은 상기 바디의 외측면 중 제1 면과 제2 면에 배치된 제1 및 제2 외부전극과 상기 제1 면과 제2 면에 인접하며, 서로 대향하는 제3 면 및 제4 면에 배치된 제3 및 제4 외부전극과 상기 바디 및 복수의 제1 및 제2 내부 전극을 관통하되 바디의 제 5면 및 제 6면으로 노출하여 배치된 n 개 (n≥3)의 비아 전극을 포함하고,
상기 비아 전극은 상기 제1 및 제2 내부 전극 중 어느 하나와 연결된 적층 세라믹 전자부품.
A body including a plurality of dielectric layers, wherein the body includes a plurality of first inner electrodes and second inner electrodes alternately disposed with the dielectric layer therebetween, and having different polarities; And
And a plurality of external electrodes disposed outside the body and connected to the first and second internal electrodes,
The external electrode includes first and second external electrodes disposed on a first surface and a second surface of the outer surface of the body, a third surface adjacent to the first surface and the second surface, (N > = 3) via electrodes disposed on the body and a plurality of the first and second internal electrodes and exposed through the fifth and sixth surfaces of the body, / RTI >
Wherein the via electrode is connected to one of the first and second internal electrodes.
제10항에 있어서,
상기 n 개의 비아 전극은 동일 극성을 갖는 적층 세라믹 전자부품.
11. The method of claim 10,
And the n via electrodes have the same polarity.
제10항에 있어서,
상기 비아 전극과 상기 제1 및 제2 외부 전극은 동일 극성을 갖는 적층 세라믹 전자부품.
11. The method of claim 10,
Wherein the via electrode and the first and second external electrodes have the same polarity.
제10항에 있어서,
상기 비아 전극, 상기 제1 및 제2 외부 전극의 극성은 상기 제3 및 제4 외부전극의 극성과 서로 다른 적층 세라믹 전자부품.
11. The method of claim 10,
Wherein the polarities of the via electrode, the first and second external electrodes are different from the polarities of the third and fourth external electrodes.
제10항에 있어서,
상기 외부 전극 전체의 개수가 n+4 개 (n≥3)일 경우, 전극 경로(Current Path)의 개수는 2n+4 개 (n≥3)인 적층 세라믹 전자부품.
11. The method of claim 10,
Wherein the number of electrode paths is 2n + 4 (n? 3) when the total number of the external electrodes is n + 4 (n? 3).
제10항에 있어서,
상기 제1 내부 전극은 상기 바디의 외측면 중 제1 면과 제2 면으로 노출된 리드부를 갖는 적층 세라믹 전자부품.
11. The method of claim 10,
Wherein the first internal electrode has a first surface and a second surface exposed on the outer surface of the body.
제10항에 있어서,
상기 제2 내부 전극은 상기 바디의 외측면 중 제3 면과 제4 면으로 노출된 적층 세라믹 전자부품.
11. The method of claim 10,
And the second internal electrode is exposed on the third and fourth surfaces of the outer surface of the body.
제10항에 있어서,
상기 바디의 두께는 폭보다 작은 적층 세라믹 전자부품.
11. The method of claim 10,
Wherein a thickness of the body is smaller than a width of the ceramic body.
제10항에 있어서,
상기 바디는 용량 형성에 기여하는 부분으로서 복수의 제1 및 제2 내부 전극을 포함하는 액티브부와, 용량 형성에 기여하지 않으며 상기 액티브부의 상부 및 하부에 배치되는 커버부를 포함하며,
상기 커버부는 하부에 배치된 영역이 상부에 배치된 영역보다 두께가 더 작은 적층 세라믹 전자부품.
11. The method of claim 10,
Wherein the body includes an active portion including a plurality of first and second internal electrodes serving as a portion contributing to capacity formation and a cover portion which does not contribute to formation of capacitance and is disposed at upper and lower portions of the active portion,
Wherein a thickness of the cover portion is smaller than that of a region where a region disposed at a lower portion is disposed at an upper portion.
상부에 복수 개의 전극 패드를 갖는 인쇄회로기판; 및
상기 복수 개의 전극 패드 위에 복수의 외부 전극이 각각 설치된 제1항 및 제10항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
A printed circuit board having a plurality of electrode pads on an upper surface thereof; And
The multilayer ceramic electronic component according to any one of claims 1 to 10, wherein a plurality of external electrodes are provided on the plurality of electrode pads, respectively. And a mounting board on which the multilayer ceramic electronic component is mounted.
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