KR20180042570A - 박막 트랜지스터를 포함하는 디스플레이 장치 - Google Patents

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Abstract

턴-온 상태에서 흐르는 전류의 저하 없이, 반도체 패턴과 게이트 전극 사이를 충분히 이격할 수 있는 디스플레이 장치가 제공된다. 상기 디스플레이 장치는 반도체 패턴과 게이트 전극 사이에 게이트 절연막 및 게이트 버퍼막이 순서대로 적층된다. 상기 게이트 버퍼막은 반도체 물질을 포함한다.

Description

박막 트랜지스터를 포함하는 디스플레이 장치{Display device having a thin film transistor}
본 발명은 각 화소 영역을 독립적으로 구동하기 위하여 박막 트랜지스터를 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라 등과 같은 전자 기기는 영상을 구현하기 위한 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 액정 표시 장치 및 유기 발광 표시 장치를 포함할 수 있다.
상기 디스플레이 장치는 화소 영역들을 포함할 수 있다. 인접한 화소 영역들은 서로 다른 색을 구현할 수 있다. 예를 들어, 상기 디스플레이 장치는 순서대로 배치된 청색을 구현하기 위한 청색 화소 영역들, 적색을 구현하기 위한 적색 화소 영역들, 녹색을 구현하기 위한 녹색 화소 영역들 및 백색을 구현하기 위한 백색 화소 영역들을 포함할 수 있다.
상기 디스플레이 장치는 박막 트랜지스터를 이용하여 각 화소 영역을 독립적으로 구동할 수 있다. 예를 들어, 상기 디스플레이 장치의 각 화소 영역 내에는 적어도 하나의 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결된 하부 전극을 포함할 수 있다.
상기 박막 트랜지스터는 반도체 패턴, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 게이트 절연막은 상기 게이트 전극을 상기 반도체 패턴과 절연할 수 있다. 상기 디스플레이 장치에서는 상기 게이트 절연막의 두께를 증가하여, 상기 반도체 패턴과 상기 게이트 전극 사이가 충분히 이격되도록 함으로써, 상기 반도체 패턴과 상기 게이트 전극의 쇼트(short)에 의한 상기 박막 트랜지스터의 불량이 방지될 수 있다.
그러나, 상기 박막 트랜지스터의 문턱 전압 및 턴-온 상태에서 흐르는 전류(on-current)는 상기 게이트 절연막의 두께와 반비례, 상기 게이트 절연막의 두께가 증가하면, 상기 박막 트랜지스터의 문턱 전압 및 턴-온 상태에서 흐르는 전류가 감소하여, 박막 트랜지스터의 특성이 저하되고, 디스플레이 장치의 소비 전력이 증가하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 턴-온 상태에서 흐르는 전류의 저하 없이, 게이트 전극을 반도체 패턴과 충분히 이격할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 하부 기판 상에 위치하고, 반도체 패턴과 게이트 전극 사이에 위치하는 게이트 절연막 및 상기 게이트 절연막과 상기 게이트 전극 사이에 위치하는 제 1 게이트 버퍼막을 포함하는 박막 트랜지스터; 상기 하부 기판 상에 위치하고, 상기 박막 트랜지스터를 덮는 평탄화막; 및 상기 평탄화막 상에 위치하고, 상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 포함한다. 상기 제 1 게이트 버퍼막은 반도체 물질을 포함한다.
상기 제 1 게이트 버퍼막은 상기 반도체 패턴과 다른 반도체 물질을 포함할 수 있다.
상기 반도체 패턴은 산화물 반도체 물질을 포함할 수 있다.
상기 제 1 게이트 버퍼막은 비정질 상태일 수 있다.
상기 디스플레이 장치는 상기 제 1 게이트 버퍼막과 상기 게이트 전극 사이에 위치하고, 반도체 물질을 포함하는 제 2 게이트 버퍼막을 더 포함할 수 있다. 상기 제 2 게이트 버퍼막의 전도율(conductivity)은 상기 제 1 게이트 버퍼막의 전도율과 다를 수 있다.
상기 제 2 게이트 버퍼막은 상기 제 1 게이트 버퍼막과 동일한 반도체 물질을 포함할 수 있다.
상기 제 2 게이트 버퍼막의 전도율은 상기 제 1 게이트 버퍼막의 전도율보다 높을 수 있다.
상기 제 2 게이트 버퍼막은 도전성 불순물을 포함할 수 있다.
상기 반도체 패턴은 상기 하부 기판과 상기 게이트 절연막 사이에 위치할 수 있다.
상기 디스플레이 장치는 상기 하부 전극의 가장자리를 덮는 뱅크 절연막; 상기 뱅크 절연막에 의해 노출된 상기 하부 전극의 표면 상에 위치하는 유기 발광층; 및 상기 유기 발광층 상에 위치하는 상부 전극을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 반도체 물질을 포함하는 게이트 버퍼막을 이용하여, 턴-온 상태에서 흐르는 전류의 저하 없이, 반도체 패턴과 게이트 전극 사이를 충분히 이격할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 박막 트랜지스터의 특성이 향상되고, 소비 전력이 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치의 평면을 개략적으로 나타낸 도면이다.
도 2는 도 1의 I-I’선을 따라 절단한 단면을 나타낸 도면이다.
도 3은 게이트 전극에 인가되는 전압에 따른 턴-온 상태에서 흐르는 전류를 나타낸 그래프이다.
도 4 내지 6은 각각 본 발명의 다른 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 “상”에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, “포함하다” 또는 “가지다”등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 도 1의 I-I’선을 따라 절단한 도면이다.
도 1 및 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 하부 기판(100), 박막 트랜지스터(TR1, TR2), 평탄화막(300) 및 하부 전극(410)를 포함할 수 있다.
상기 하부 기판(100)은 상기 박막 트랜지스터(TR1, TR2) 및 상기 하부 전극(410)을 지지할 수 있다. 상기 하부 기판(100)은 절연성 물질을 포함할 수 있다. 상기 하부 기판(100)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 하부 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 하부 기판(100) 상에는 게이트 라인(GL), 데이터 라인(DL) 및 전원전압 라인(PL)이 위치할 수 있다. 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차할 수 있다. 상기 전원전압 라인(PL)은 상기 게이트 라인(GL) 또는 상기 데이터 라인(DL)과 평행할 수 있다. 예를 들어, 상기 전원전압 라인(PL)은 상기 게이트 라인(GL)과 교차할 수 있다.
상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 전원전압 라인(PL)은 화소 영역(PA)을 정의할 수 있다. 상기 화소 영역(PA) 내에는 상기 하부 전극(410) 및 상기 하부 전극(410)으로 인가되는 구동 전류를 제어하기 위한 적어도 하나의 상기 박막 트랜지스터(TR1, TR2)가 위치할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 영역(PA) 내에는 선택 박막 트랜지스터(TR1), 구동 박막 트랜지스터(TR2) 및 스토리지 커패시터(Cst)가 위치할 수 있다.
상기 선택 박막 트랜지스터(TR1)는 상기 게이트 라인(GL)을 통해 인가되는 게이트 신호에 따라 상기 구동 박막 트랜지스터(TR2)를 온/오프할 수 있다. 상기 구동 박막 트랜지스터(TR2)는 상기 선택 박막 트랜지스터(TR1)의 신호에 따라 상기 하부 전극(410)으로 구동 전류를 공급할 수 있다. 예를 들어, 상기 선택 박막 트랜지스터(TR1)는 상기 구동 박막 트랜지스터(TR2)와 실질적으로 동일한 구조를 가질 수 있다.
상기 구동 박막 트랜지스터(TR2)는 반도체 패턴(210), 게이트 절연막(220), 게이트 전극(230), 층간 절연막(240), 소스 전극(250), 드레인 전극(260) 및 게이트 버퍼막(270)을 포함할 수 있다.
상기 반도체 패턴(210)은 상기 하부 기판(100)에 가까이 위치할 수 있다. 예를 들어, 상기 반도체 패턴(210)은 상기 하부 기판(100)과 직접 접촉할 수 있다. 상기 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(210)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(210)은 IGZO와 같은 산화물 반도체 패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 반도체 패턴(210)이 하부 기판(100)과 직접 접촉하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 하부 기판(100)과 반도체 패턴(210) 사이에 위치하는 하부 버퍼막을 더 포함할 수 있다. 상기 하부 버퍼막은 절연성 물질을 포함할 수 잇다. 예를 들어, 상기 하부 버퍼막은 실리콘 산화물을 포함할 수 있다.
상기 반도체 패턴(210)은 소스 영역, 드레인 영역 및 채널 영역으로 이루어질 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 상기 채널 영역의 전도율(conductivity)은 상기 소스 영역 및 상기 드레인 영역의 전도율보다 낮을 수 있다. 상기 소스 영역 및 상기 드레인 영역은 도전성 불순물을 포함할 수 있다.
상기 게이트 절연막(220)은 상기 반도체 패턴(210) 상에 위치할 수 있다. 상기 게이트 절연막(220)은 상기 반도체 패턴(210)의 상부면을 부분적으로 덮을 수 있다. 예를 들어, 상기 게이트 절연막(220)은 상기 반도체 패턴(210)의 상기 채널 영역과 중첩할 수 있다. 상기 반도체 패턴(210)의 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 절연막(220)에 의해 노출될 수 있다.
상기 게이트 절연막(220)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(220)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 게이트 절연막(220)은 High-K 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(220)은 하프늄 산화물(HfO) 또는 티타늄 산화물(TiO)을 포함할 수 있다. 상기 게이트 절연막(220)은 다중층 구조일 수 있다.
상기 게이트 전극(230)은 상기 게이트 절연막(220) 상에 위치할 수 있다. 상기 게이트 전극(230)은 상기 반도체 패턴(210)의 상기 채널 영역과 중첩할 수 있다. 상기 게이트 절연막(220)은 상기 게이트 전극(230)을 상기 반도체 패턴(210)과 절연할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 게이트 전극(230)의 하부면의 수평 폭이 상기 게이트 절연막(220)의 상부면의 수평 폭보다 작은 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 게이트 절연막(220)의 측면이 게이트 전극(230)의 측면과 연속될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 게이트 절연막(220)이 상기 게이트 전극(230)을 식각 마스크로 하는 식각 공정에 의해 형성될 수 있다.
상기 게이트 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(230)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등과 같은 금속을 포함할 수 있다.
상기 층간 절연막(240)은 상기 반도체 패턴(210) 및 상기 게이트 전극(230) 상에 위치할 수 있다. 상기 층간 절연막(240)은 상기 반도체 패턴(210)의 외측 방향으로 연장할 수 있다. 예를 들어, 상기 반도체 패턴(210)의 외측에서 상기 층간 절연막(240)은 상기 하부 기판(100)과 직접 접촉할 수 있다. 상기 반도체 패턴(210) 및 상기 게이트 전극(230)은 상기 층간 절연막(240)에 의해 덮일 수 있다.
상기 층간 절연막(240)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막(240)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 층간 절연막(240)은 다중층 구조일 수 있다.
상기 소스 전극(250) 및 상기 드레인 전극(260)은 상기 층간 절연막(240) 상에 위치할 수 있다. 상기 소스 전극(250)은 상기 반도체 패턴(210)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 드레인 전극(260)은 상기 반도체 패턴(210)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 층간 절연막(240)은 상기 반도체 패턴(210)의 상기 소스 영역을 노출하는 컨택홀 및 상기 반도체 패턴(210)의 상기 드레인 영역을 노출하는 컨택홀을 포함할 수 있다.
상기 소스 전극(250) 및 상기 드레인 전극(260)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 소스 전극(250) 및 상기 드레인 전극(260)은 각각 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 은(Ag) 등과 같은 금속을 포함할 수 있다. 상기 드레인 전극(260)은 상기 소스 전극(250)과 이격될 수 있다. 상기 드레인 전극(260)은 상기 소스 전극(250)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 소스 전극(250) 및 상기 드레인 전극(260)은 동일한 식각 공정에 의해 형성될 수 있다. 상기 게이트 전극(2300은 상기 소스 전극(250) 및 상기 드레인 전극(260)과 다른 물질을 포함할 수 있다.
상기 게이트 버퍼막(270)은 상기 게이트 절연막(220)과 상기 게이트 전극(230) 사이에 위치할 수 있다. 상기 게이트 전극(230)은 상기 게이트 절연막(220) 및 상기 게이트 버퍼막(270)에 의해 상기 반도체 패턴(210)과 충분히 이격될 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 게이트 절연막(220) 및 상기 게이트 버퍼막(270)에 의해 상기 반도체 패턴(210)과 상기 게이트 전극(230) 사이의 쇼트(short)가 방지될 수 있다.
상기 게이트 버퍼막(270)은 상기 게이트 절연막(220)의 측면과 수직 정렬되는 측면을 포함할 수 있다. 예를 들어, 상기 게이트 버퍼막(270)은 상기 게이트 절연막(220)과 동일 또는 연속된 식각 공정에 의해 형성될 수 있다. 예를 들어, 상기 게이트 버퍼막(270)의 측면은 상기 게이트 전극(230)의 측면과 연속될 수 있다.
상기 게이트 버퍼막(270)은 반도체 물질을 포함할 수 있다. 상기 게이트 버퍼막(270)은 도전성 불순물을 포함하지 않을 수 있다. 상기 게이트 버퍼막(270)은 상기 반도체 패턴(210)과 다른 반도체 물질을 포함할 수 있다. 상기 게이트 버퍼막(270)은 상대적으로 낮은 반사율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(210)은 산화물 반도체 물질을 포함하고, 상기 게이트 버퍼막(270)은 비정질 실리콘을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 게이트 절연막(220)과 게이트 전극(230) 사이에 상대적으로 낮은 반사율을 갖는 게이트 버퍼막(270)이 위치할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광 반사에 의한 신호 왜곡이 방지될 수 있다.
상기 평탄화막(300)은 상기 박막 트랜지스터(TR1, TR2)에 의한 단차를 제거할 수 있다. 상기 평탄화막(300)은 상기 박막 트랜지스터(TR1, TR2) 상에 위치할 수 있다. 예를 들어, 상기 평탄화막(300)의 상부면은 상기 하부 기판(100)의 상부면과 평행할 수 있다. 상기 평탄화막(300)은 상기 하부 기판(100)의 상부면을 따라 연장할 수 있다. 예를 들어, 상기 평탄화막(300)은 상기 소스 전극(250) 및 상기 드레인 전극(260)의 외측에서 상기 층간 절연막(240)과 직접 접촉할 수 있다.
상기 평탄화막(300)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 평탄화막(300)은 실리콘 산화물을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 평탄화막(300)이 박막 트랜지스터(TR1, TR2)와 직접 접촉하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(TR1, TR2)와 평탄화막(300) 사이에 위치하는 보호막을 더 포함할 수 있다. 상기 보호막은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 보호막은 실리콘 질화물을 포함할 수 있다.
상기 하부 전극(410)은 각 화소 영역(PA) 내에 위치하는 박막 트랜지스터들(TR1, TR2) 중 하나와 전기적으로 연결될 수 있다. 예를 들어, 상기 하부 전극(410)은 상기 구동 박막 트랜지스터(TR2)의 상기 드레인 전극(260)과 전기적으로 연결될 수 있다. 상기 하부 전극(410)은 상기 평탄화막(300) 상에 위치할 수 있다. 예를 들어, 상기 평탄화막(410)은 상기 구동 박막 트랜지스터(TR2)의 상기 드레인 전극(260)을 노출하는 컨택홀을 포함할 수 있다.
상기 하부 전극(410)은 도전성 물질을 포함할 수 있다. 상기 하부 전극(410)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(410)은 ITO, IZO를 포함할 수 있다. 상기 하부 전극(410)은 반사 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(410)은 다중층 구조일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 특정 색을 구현하는 빛을 생성하기 위한 발광 구조물(400)을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 하부 전극(410)의 표면 상에 위치하는 발광층(420) 및 상기 발광층(420) 상에 위치하는 상부 전극(430)을 더 포함할 수 있다. 상기 하부 전극(410), 상기 발광층(420) 및 상기 상부 전극(430)은 상기 발광 구조물(400)을 구성할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 발광 구조물(400)을 포함하는 자체 발광형 디스플레이 장치인 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 하부 기판(410) 상에 가변 투과율의 물질이 위치하는 디스플레이 장치일 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 액정 표시 장치일 수 있다.
상기 발광층(420)은 상기 하부 전극(410)과 상기 상부 전극(430) 사이에 위치할 수 있다. 상기 발광층(420)은 상기 하부 전극(410)과 상기 상부 전극(430) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다.
상기 발광층(420)은 발광 물질을 포함하는 발광 물질층(Emitting Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광층(420)을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(420)은 발광 효율을 높이기 위하여 다중층 구조일 수 있다. 예를 들어, 상기 발광층(420)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다.
상기 상부 전극(430)은 도전성 물질을 포함할 수 있다. 상기 상부 전극(430)은 투명한 물질을 포함할 수 있다. 상기 상부 전극(430)은 상기 하부 전극(410)과 다른 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 하부 전극(410)이 반사 패턴을 포함하고, 상부 전극(430)이 투명한 물질을 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 하부 전극(410)이 투명한 물질만으로 구성되고, 상부 전극(430)이 반사율이 높은 금속을 포함할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 배면 발광형 디스플레이 장치일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 다수의 화소 영역(PA)을 포함할 수 있다. 인접한 화소 영역들(PA)은 서로 다른 색을 구현할 수 있다. 인접한 화소 영역들(PA) 내에 위치하는 하부 전극들(410)은 서로 분리될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA) 내에 위치하는 하부 전극(410)의 가장자리를 덮는 뱅크 절연막(450)을 더 포함할 수 있다. 상기 뱅크 절연막(450)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(450)은 벤소사이클로부텐(BCB), 폴리 이미드(Poly-imide) 및 포토 아크릴(Photo-acryl) 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 발광층(420) 및 상기 상부 전극(430)은 상기 뱅크 절연막(450)에 의해 노출된 상기 하부 전극(410)의 표면 상에 순서대로 적층될 수 있다. 인접한 화소 영역들(PA)의 발광 구조물들(400)은 동일한 색을 구현할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 발광층(420) 및 상기 상부 전극(430)이 상기 뱅크 절연막(450) 상으로 연장할 수 있다.
도 3은 게이트 전극에 인가되는 전압(게이트 전압)에 따라 턴-온 시 흐르는 전류(드레인 전류)를 나타낸 그래프이다. 여기서, 제 1 박막 트랜지스터(T1)는 반도체 패턴과 게이트 전극 사이가 게이트 절연막만 위치하고, 제 2 박막 트랜지스터(T2)는 반도체 패턴과 게이트 전극 사이에 게이트 절연막과 게이트 버퍼막이 순서대로 적층된다. 상기 제 1 박막 트랜지스터(T1)와 상기 제 2 박막 트랜지스터(T2)에서 반도체 패턴과 게이트 전극 사이의 거리는 동일하다.
도 3을 참조하면, 상기 제 2 박막 트랜지스터(T2)의 드레인 전류는 상기 제 1 박막 트랜지스터(T1)의 드레인 전류보다 급격하게 상승함을 알 수 있다. 즉, 반도체 물질을 포함하는 게이트 버퍼막을 게이트 절연막과 게이트 전극 사이에 배치하면, 반도체 패턴과 게이트 전극이 충분히 이격되도록 함과 동시에, 상기 반도체 패턴과 상기 게이트 전극 사이의 증가된 거리에 따른 턴-온 시 흐르는 전류(드레인 전율)의 저하를 방지할 수 있음을 알 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치는 반도체 패턴(210)과 게이트 전극(230)이 게이트 절연막(220) 및 반도체 물질을 포함하는 게이트 버퍼막(270)에 의해 절연됨으로써, 턴-온 시 흐르는 전류의 저하 없이, 상기 반도체 패턴(210)과 상기 게이트 전극(230) 사이의 쇼트를 방지할 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 게이트 절연막(220)과 게이트 전극(230) 사이에 상대적으로 반사율이 낮은 비정질 상태의 게이트 버퍼막(270)이 위치함으로써, 외광 반사에 의한 신호 왜곡이 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 게이트 절연막(220)과 게이트 전극(230) 사이에 도전성 불순물을 포함하지 않는 게이트 버퍼막(270)이 위치하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 게이트 버퍼막(270)이 도전성 불순물을 포함할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 n형 불순물을 포함하는 비정질 실리콘의 게이트 버퍼막(270)을 포함할 수 있다. 이에 따라 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 게이트 버퍼막(270)이 게이트 전극(230)의 단선을 대비한 더미 배선 역할을 할 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 게이트 전극(230)을 통한 신호 전달에 대한 신뢰성이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 게이트 버퍼막(270)이 단일층인 것으로 설명된다. 그러나, 도 4에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 게이트 절연막(220)과 게이트 전극(230) 사이에 하부 게이트 버퍼막(271) 및 상부 게이트 버퍼막(272)이 순서대로 적층될 수 있다. 상기 상부 게이트 버퍼막(272)의 전도율(conductivity)은 상기 하부 게이트 버퍼막(271)의 전도율과 다를 수 있다. 상기 상부 게이트 버퍼막(272)은 상기 하부 게이트 버퍼막(271)과 동일한 반도체 물질을 포함할 수 있다. 예를 들어, 상기 하부 게이트 버퍼막(271) 및 상기 상부 게이트 버퍼막(272) 중 하나는 도전성 불순물을 포함할 수 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 상기 상부 게이트 버퍼막(272)이 도전성 불순물을 포함하면, 상기 상부 게이트 버퍼막(272)은 상기 게이트 전극(230)의 리페어(repair)를 위한 더미 배선 역할을 할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA)이 반도체 패턴(210)이 하부 기판(100)과 게이트 절연막(220) 사이에 위치하는 박막 트랜지스터(TR1, TR2)를 포함하는 것으로 설명된다. 그러나, 도 5에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(TR2)의 게이트 전극(510)이 하부 기판(100)과 반도체 패턴(530) 사이에 위치할 수 있다. 상기 게이트 전극(510)과 상기 반도체 패턴(530) 사이에는 게이트 버퍼막(560)과 게이트 절연막(520)이 순서대로 적층될 수 있다. 상기 게이트 절연막(520)은 상기 게이트 전극(530)의 외측 방향으로 연장할 수 있다. 상기 게이트 전극(510) 및 상기 게이트 버퍼막(560)은 상기 게이트 절연막(520)에 의해 덮일 수 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 소스 전극(540) 및 드레인 전극(550)은 상기 게이트 절연막(520) 상에서 상기 반도체 패턴(530)의 해당 영역과 직접 접촉할 수 있다.
또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 도 6에 도시된 바와 같이, 하부 기판(100)에 가까이 위치하는 게이트 전극(510)과 게이트 절연막(520) 사이에 하부 게이트 버퍼막(561) 및 상부 게이트 버퍼막(562)가 순서대로 적층될 수 있다. 상기 하부 게이트 버퍼막(561) 및 상기 상부 게이트 버퍼막(562) 중 하나는 도전성 불순물을 포함할 수 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 상기 하부 게이트 버퍼막(561)이 도전성 불순물을 포함하면, 상기 하부 게이트 버퍼막(561)은 상기 게이트 전극(230)의 더미 배선으로 기능할 수 있다.
100 : 하부 기판 210 : 반도체 패턴
220 : 게이트 절연막 230 : 게이트 버퍼막
240 : 게이트 전극 300 : 평탄화막
400 : 발광 구조체

Claims (10)

  1. 하부 기판 상에 위치하고, 반도체 패턴과 게이트 전극 사이에 위치하는 게이트 절연막 및 상기 게이트 절연막과 상기 게이트 전극 사이에 위치하는 제 1 게이트 버퍼막을 포함하는 박막 트랜지스터;
    상기 하부 기판 상에 위치하고, 상기 박막 트랜지스터를 덮는 평탄화막; 및
    상기 평탄화막 상에 위치하고, 상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 포함하되,
    상기 제 1 게이트 버퍼막은 반도체 물질을 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 버퍼막은 상기 반도체 패턴과 다른 반도체 물질을 포함하는 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 반도체 패턴은 산화물 반도체 물질을 포함하는 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 버퍼막은 비정질 상태인 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 버퍼막과 상기 게이트 전극 사이에 위치하고, 반도체 물질을 포함하는 제 2 게이트 버퍼막을 더 포함하되,
    상기 제 2 게이트 버퍼막의 전도율(conductivity)은 상기 제 1 게이트 버퍼막의 전도율과 다른 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 2 게이트 버퍼막은 상기 제 1 게이트 버퍼막과 동일한 반도체 물질을 포함하는 디스플레이 장치.
  7. 제 5 항에 있어서,
    상기 제 2 게이트 버퍼막의 전도율은 상기 제 1 게이트 버퍼막의 전도율보다 높은 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제 2 게이트 버퍼막은 도전성 불순물을 포함하는 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 반도체 패턴은 상기 하부 기판과 상기 게이트 절연막 사이에 위치하는 디스플레이 장치.
  10. 제 1 항에 있어서,
    상기 하부 전극의 가장자리를 덮는 뱅크 절연막;
    상기 뱅크 절연막에 의해 노출된 상기 하부 전극의 표면 상에 위치하는 유기 발광층; 및
    상기 유기 발광층 상에 위치하는 상부 전극을 더 포함하는 디스플레이 장치.
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Citations (3)

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KR100739985B1 (ko) * 2006-09-04 2007-07-16 삼성에스디아이 주식회사 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치
US20150263141A1 (en) * 2014-03-14 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070030466A (ko) * 2005-09-13 2007-03-16 삼성전자주식회사 반도체 모스 트랜지스터와 그 제조 방법
KR100739985B1 (ko) * 2006-09-04 2007-07-16 삼성에스디아이 주식회사 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치
US20150263141A1 (en) * 2014-03-14 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

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