KR20180018462A - Wide trench type SiC Junction barrier schottky diode and method of manufacturing the same - Google Patents

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경신수
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Abstract

The present invention a SiC wide trench type junction barrier Schottky diode. According to an embodiment of the present invention, the SiC wide trench type junction barrier Schottky diode comprises: a SiC N^- epitaxial layer which is formed on a SiC N^+ type substrate; a Schottky metal layer on which a planar type Schottky metal pattern layer and a downwardly recessed trench type Schottky metal pattern layer are alternately formed at predetermined intervals on an upper part of the SiC N^- epitaxial layer; a P^+ junction pattern which is formed by being penetrated into the SiC N^-epitaxial layer (38) in a lower part of the trench type Schottky metal pattern layer; and a cathode electrode which is formed in a lower part of the SiC N^+ type substrate. The width of the P^+ junction pattern is narrower than the width of the trench type Schottky metal pattern layer. The P^+ junction pattern is not formed on a side wall of the trench type Schottky metal pattern layer. The present invention can maintain a leakage current feature which is reduced by a junction pattern.

Description

SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드{Wide trench type SiC Junction barrier schottky diode and method of manufacturing the same}[0001] The present invention relates to a SiC wide trench type junction barrier schottky diode and a method of manufacturing the same,

본 발명은 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드에 관한 것이다.The present invention relates to a SiC wide trench-type junction barrier Schottky diode.

쇼트키 다이오드(Schottky diode)는 반도체와 금속을 접합한 것으로써, 쇼트키 장벽을 제공하며 금속층과 도핑된 반도체층 사이에 생성되는 금속- 반도체 접합을 이용한다.Schottky diodes are semiconductor-to-metal junctions that use a metal-semiconductor junction that provides a Schottky barrier and is created between the metal layer and the doped semiconductor layer.

쇼트키 다이오드는, 전류가 순방향-바이어스 방향으로 흐르는 것을 허용하는 온 상태에서는 작은 순방향 전압을 가지며, 쇼트키 장벽은 일반적으로 일반 p-n 다이오드보다 작은 커패시턴스를 가진다. The Schottky diode has a small forward voltage in the ON state which allows the current to flow in the forward-bias direction, and the Schottky barrier generally has a smaller capacitance than a typical p-n diode.

쇼트키 다이오드는 문턱전압이 일반 다이오드보다 낮다. 낮은 문턱전압 즉 전압강하가 낮기 때문에 전력에너지 측면에서의 효율이 좋게 되어 신호의 왜곡도 적을 수 있다.Schottky diodes have lower threshold voltages than ordinary diodes. Since the low threshold voltage, that is, the voltage drop is low, the efficiency in terms of power energy is improved and the signal distortion can be reduced.

쇼트키 다이오드는 다수 캐리어에 의해서 전류가 흐르기 때문에 일반 다이오드와 같이 축적효과가 없어서 역 회복시간이 매우 짧아지게 된다.Since the Schottky diode is driven by a large number of carriers, there is no accumulation effect like a general diode, and the reverse recovery time is very short.

이러한 쇼트키 다이오드는 p-n 다이오드보다 높은 스위칭 속도를 가지나, 비교적 낮은 역방향 바이어스 전압 정격과 p-n 다이오드보다 높은 역방향 바이어스 누설 전류(leakage current)가 발생된다.Such Schottky diodes have higher switching speeds than p-n diodes, but with relatively low reverse bias voltage ratings and higher reverse bias leakage currents than p-n diodes.

즉, Schottky 다이오드는 빠른 턴 온 전압과 높은 전류밀도를 가지지만, 열전자 방출과 쇼트키 장벽 감소 현상으로 인한 오프상태에서의 누설전류가 크다는 단점이 있다That is, Schottky diode has fast turn-on voltage and high current density, but it has disadvantage of large leakage current in OFF state due to thermoelectron emission and Schottky barrier reduction phenomenon

이러한 쇼트키 다이오드를 포함하는 반도체의 효율을 향상시키기 위해서는 턴-온 상태에서는 온 상태의 저항을 줄여서 온 상태의 전류 밀도를 높이고 턴-오프 상태에서는 누설전류를 줄이도록 하는 기술이 요구된다.In order to improve the efficiency of a semiconductor including such a Schottky diode, there is a demand for a technique of reducing the resistance of the ON state in the turn-on state and increasing the current density in the ON state and reducing the leakage current in the turn-off state.

본 발명과 관련된 종래 기술은 대한민국 등록 특허공보 제10-1233953호(쇼트키장치 및 제조방법)에 개시된다.The prior art related to the present invention is disclosed in Korean Patent Registration No. 10-1233953 (Schottky device and manufacturing method).

대한민국 등록특허공보 제10-1233953호(쇼트키장치 및 제조방법)Korean Patent Registration No. 10-1233953 (Schottky device and manufacturing method)

본 발명은 정션 배리어 쇼트키 다이오드에서 정션 패턴 구조를 개선하여 누설전류를 감소하는 특성을 유지하면서, 온 상태의 전류밀도 특성을 향상시키는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention provides a SiC wide trench junction junction Schottky diode that improves on-state current density characteristics while improving the junction pattern structure in the junction barrier Schottky diode to reduce the leakage current.

본 발명의 일 측면에 따르면, SiC N+형 기판 위에 형성된 SiC N- 에피택셜층;According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a SiC N - epitaxial layer on a SiC N + type substrate;

상기 SiC N- 에피택셜층의 상단부에 일정간격으로 플래너형 쇼트키 금속 패턴층과 하부로 오목한 트랜치형 쇼트키 금속 패턴층이 교대로 형성되는 쇼트키 금속층;A Schottky metal layer in which a planar Schottky metal pattern layer and a concave trench-shaped Schottky metal pattern layer are alternately formed at regular intervals on the upper end of the SiC N - epitaxial layer;

상기 트랜치형 쇼트키 금속 패턴층 하부에서 상기 SiC N- 에피택셜층(38)으로 침투되어 형성되는 P+ 정션 패턴; 및 상기 SiC N+ 기판 하부에 형성되는 캐소드 전극; 을 포함하되, 상기 P+ 정션 패턴의 너비는 상기 트랜치형 쇼트키 금속 패턴층의 너비보다 좁게 형성되고, 상기 트랜치형 쇼트키 금속 패턴층의 측벽에는 상기 P+ 정션 패턴이 형성되지 않는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드가 제공된다.A P + junction pattern formed by penetrating into the SiC N epitaxial layer 38 under the trench-type Schottky metal pattern layer; And a cathode electrode formed under the SiC N + substrate; Wherein the width of the P + junction pattern is formed to be narrower than the width of the trench type Schottky metal pattern layer, and the P + junction pattern is not formed on the sidewall of the trench type Schottky metal pattern layer A SiC wide trench junction junction Schottky diode is provided.

본 발명의 일 실시 예에 따른 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드는 종래에 비하여 정션 패턴에 의하여 감소되는 누설전류 특성을 유지하면서, 온 상태의 전류 밀도 특성을 최적으로 높일 수 있는 효과를 가진다.The SiC wide trench type junction barrier Schottky diode according to an embodiment of the present invention has an effect of optimally increasing the ON current density characteristic while maintaining the leakage current characteristic reduced by the junction pattern.

도 1은 일반적인 JBS 구조를 도시한 것이다.
도 2는 일반적인 JBS 구조에 누설전류를 감소시킨 TJBS 구조를 도시한 것이다.
도 3은 도 2의 TJBS의 온 상태에서의 전류 흐름과 저항 분포를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따라 전류밀도를 개선한 SiC WTJBS 구조를 도시한 것이다
도 5는 본 발명의 일 실시 예에 따른 SiC WTJBS 구조에서 온 상태에서의 전류 흐름과 저항분포를 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프 상태에서의 포텐셜 분포도를 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프상태에서 상단 트랜치 접합 및 쇼트기 접합의 포텐셜 불균형 점으로부터 최소의 누설전류를 가지기 위한 설계 파라미터를 도시한 것이다.
도 8 내지 12는 본 발명의 일 실시 예에 따른 SiC WTJBS의 제조 방법에 대한 예를 도시한 것이다.
도 13은 P+ 정션 패턴의 간격에 따른 TJBS와 WTJBS의 온 상태 및 오프 상태의 전기적 특성을 그래프로 도시한 것이다.
도 14 내지 도 16은 JBS, TJBS, 및 WTJBS의 온 상태의 전류 흐름과 오프 상태의 전계 세기 패턴을 도시한 것이다.
도 17은 JBS, TJBS, 및 WTJBS의 온 상태의 전류밀도 변화를 그래프로 도시한 것이다.
도 18은 JBS, TJBS, 및 WTJBS의 오프상태의 전계 세기 변화를 그래프로 도시한 것이다.
도 19는 SBD, JBS, TJBS, 및 WTJBS의 온 상태에서의 전기적 특성을 그래프로 도시한 것이다.
도 20은 SBD, JBS, TJBS, 및 WTJBS의 오프 상태에서의 전기적 특성을 그래프로 도시한 것이다.1 shows a general JBS structure.
2 shows a TJBS structure in which a leakage current is reduced in a general JBS structure.
3 is a diagram for explaining the current flow and the resistance distribution in the ON state of the TJBS in FIG.
Figure 4 illustrates a SiC WTJBS structure with improved current density according to one embodiment of the present invention
5 shows the current flow and resistance distribution in an on state in a SiC WTJBS structure according to an embodiment of the present invention.
6 shows a potential distribution diagram of SiC WTJBS in an off state according to an embodiment of the present invention.
Figure 7 illustrates design parameters for having a minimum leakage current from the potential imbalance points of the upper trench junction and the short -terminal junction in the off state of the SiC WTJBS in accordance with an embodiment of the present invention.
8 to 12 show examples of a method of manufacturing SiC WTJBS according to an embodiment of the present invention.
FIG. 13 is a graph showing electrical characteristics of the ON state and the OFF state of TJBS and WTJBS according to the interval of the P + junction pattern.
Figs. 14 to 16 show the on-state current flow and off-state field strength patterns of JBS, TJBS, and WTJBS.
FIG. 17 is a graph showing changes in the current density of the ON state of JBS, TJBS, and WTJBS.
FIG. 18 is a graph showing changes in electric field intensity in the OFF state of JBS, TJBS, and WTJBS.
FIG. 19 is a graph showing electrical characteristics of the SBD, JBS, TJBS, and WTJBS in an on state.
Fig. 20 is a graph showing electrical characteristics of SBD, JBS, TJBS, and WTJBS in an off state.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities.

그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

도 1은 일반적인 Junction Barrier Schottky Diode 구조를 도시한 것이다.1 shows a general Junction Barrier Schottky Diode structure.

도 1은 기존 쇼트기 다이오드 소자에 단점인 누설전류를 줄이기 위해 junction을 구현한 Junction Barrier Schottky Diode(이하 'JBS'라 한다.)(10)에 대한 구조를 도시한 것이다.FIG. 1 shows a structure of a junction barrier schottky diode (hereinafter, referred to as 'JBS') 10 in which a junction is implemented to reduce a leakage current which is a disadvantage of an existing Schottky diode device.

도 1을 참조하면, N+ 기판(14) 상부에 N- 에피택셜층(18)이 형성된다.Referring to FIG. 1, an N-epitaxial layer 18 is formed on an N + substrate 14.

N+ 기판(14) 하부에는 캐소드 전극(15)이 형성된다.A cathode electrode 15 is formed under the N + substrate 14.

N- 에피택셜층(18) 상단에는 내부 면의 일정 간격으로 P+정션(junction) 패턴(12)이 형성된다.At the top of the N - epitaxial layer 18, a P + junction pattern 12 is formed at regular intervals of the inner surface.

P+정션(junction) 패턴(12) 상부 및 나머지 N- 에피택셜층 상부에 쇼트키 금속 단자층(11)이 형성된다.A Schottky metal terminal layer 11 is formed on top of the P + junction pattern 12 and on top of the remaining N - epitaxial layer.

상기 P+ 정션(junction) 패턴이 형성된 부분은 수직 공간으로 PN 접합 형태가 되어 PiN 다이오드와 같은 기능을 수행하게 된다.The portion where the P + junction pattern is formed becomes a PN junction in the form of a vertical space to perform the same function as the PiN diode.

그러므로 도 1의 Junction Barrier Schottky Diode 는 일반 SBD(Schottky Barrier Diode)와 PiN 다이오드가 병렬로 연결된 형태로 등가회로가 형성될 수 있다.Therefore, the Junction Barrier Schottky Diode of FIG. 1 can be formed by connecting an ordinary SBD (Schottky Barrier Diode) and a PiN diode in parallel.

이러한 JBS는 오프 상태에서 PiN Diode와 Schottky Barrier Diode(이하 'SBD' 라 함)가 동시에 오프상태 전압을 지지하는 동작을 하게 된다. 이때 PiN 다이오드가 SBD보다 P+ 정션 깊이만큼 더 짧은 에피택셜층의 두께를 가지게 되므로 더 많은 오프 상태 전계를 지지하게 되고, 쇼트키 접합부에는 더 작은 전계가 인가되게 된다. 이로 인해 쇼트키 접합 표면에 인가되는 전계가 감소하여 누설전류가 감소하게 된다In the off state, the JBS operates such that the PiN diode and the Schottky barrier diode (hereinafter, referred to as SBD) support the OFF state voltage at the same time. At this time, since the PiN diode has a thickness of the epitaxial layer shorter than the SBD by the P + junction depth, it supports more off-state electric fields, and a smaller electric field is applied to the Schottky junction. As a result, the electric field applied to the Schottky junction surface is reduced, thereby reducing the leakage current

따라서, 도 1의 JBS는 P+ junction 패턴(12) 형성으로 인해 누설 전류를 감소하는 효과를 가지게 된다.Therefore, the JBS of FIG. 1 has an effect of reducing the leakage current due to the formation of the P + junction pattern 12.

한편, 온 상태 동작에서는 PiN Diode와 SBD가 병렬로 연결되어 인가된 순방향 전압에 따라 전류가 흐르게 되지만, PiN 다이오드 역할을 수행하는 P+ 정션(junction) 패턴 공간 영역에서의 턴 온 전압이 요구되는 동작 전압보다 높으므로 SBD 역할을 수행하는 공간 영역만으로 동작하게 된다. 따라서 전체 영역에서 전류가 동작하는 일반 SBD에 비하여 온상태에서의 전류밀도 특성이 감소하게 된다. On the other hand, in the on-state operation, a current flows in accordance with an applied forward voltage when the PiN diode and the SBD are connected in parallel. However, when a turn-on voltage is required in a P + junction pattern space region serving as a PiN diode Voltage, it operates only in the space region that performs the SBD function. Therefore, the current density characteristics in the ON state are reduced compared with the general SBD in which the current is operated in the entire region.

따라서 P+ junction 패턴(12)의 형성은 온 상태에서 전류 밀도를 감소하는 요인으로 작용하게 된다.Therefore, the formation of the P + junction pattern 12 serves as a factor for decreasing the current density in the ON state.

또한, P+ 정션 패턴(12) 사이의 간격을 크게 하면, 쇼트키 면적이 증가하게 되어 전류밀도가 향상될 수 있다. 그러나 쇼트키 면적 증가분만큼 누설전류가 발생하는 면적도 증가하게 되어 전류밀도-누설전류 트레이드 오프를 해결하기에 어려움이 있다.In addition, if the interval between the P + junction patterns 12 is increased, the Schottky area is increased and the current density can be improved. However, it is difficult to solve the current density-leakage current trade-off by increasing the area where the leakage current is generated by the increase in the Schottky area.

또한, 이론적으로 P+정션(junction) 패턴(12)의 깊이를 더 깊게 하면 누설전류를 더 감소시킬 수 있다. 그러나 SiC에서 도핑 깊이를 깊게 하는 데 따른 공정상의 문제점을 발생된다. 그리고 P+ 정션 패턴을 구현할 경우 측면 확산이 발생하고 SiC에서의 측면확산은 정션 패턴의 깊이와 같은 길이로 확산되므로, 정션 패턴의 깊이를 깊게 하면 정션 패턴의 측면 확산도 증가하게 된다. 이렇게 될 경우 전체 전류밀도는 감소하게 된다.Further, theoretically, if the depth of the P + junction pattern 12 is made deeper, the leakage current can be further reduced. However, a problem arises in the process of deepening the doping depth in SiC. When the P + junction pattern is implemented, side diffusion occurs and side diffusion in SiC is diffused to the same length as the junction pattern. Therefore, if the depth of the junction pattern is deepened, the lateral diffusion of the junction pattern also increases. In this case, the total current density decreases.

JBS의 P+ 정션 패턴의 전계차폐 효과는 정션 깊이가 깊어질수록 커진다. 그러나 온 상태 특성에 있어서는 JFET 저항(RJFET)의 길이가 길어지고 그로 인해 전체 저항이 상승하게 되는 효과가 있어 온 상태 특성이 열화 되는 문제점이 발생될 수 있다.The electric field shielding effect of JBS P + junction pattern increases as the junction depth deepens. However, in the on-state characteristics, the length of the JFET resistor (R JFET ) is long and the total resistance is increased, which may result in deterioration of on-state characteristics.

이러한 JBS는 P+ junction 패턴(12) 형성으로 인해 누설 전류는 감소하는 효과를 가지나 한편으로는 P+ junction 패턴(12) 형성이 온 상태에서 전류 밀도 특성을 감소하는 요인으로 작용하게 된다.In this JBS, the leakage current is reduced due to the formation of the P + junction pattern (12), but the formation of the P + junction pattern (12) serves as a factor of decreasing the current density characteristic in the ON state.

도 2는 일반적인 JBS 구조에 누설전류를 감소시킨 트랜치형 JBS 구조를 도시한 것이다.Fig. 2 shows a trench-type JBS structure in which leakage current is reduced in a general JBS structure.

SiC 공정상 가능한 도핑이 가능한 정션 패턴 깊이는 0.4 ~ 0.8㎛에 불과하므로 SiC JBS는 깊은 정션 패턴의 구현에 한계가 있다. SiC JBS has a limitation in the implementation of deep junction patterns because the depth of the junction pattern that can be doped is only 0.4 to 0.8 탆 as possible in the SiC process.

또한, JBS의 누설전류-전류밀도 트레이드-오프 관계 극복은 정션 패턴의 깊이를 증가시켜야 하지만, 정션 패턴의 측면 확산을 고려할 때 일반 플래너(planar) 타입의 JBS에서는 구현이 곤란하다.In addition, overcoming the leakage current-current density tradeoff relationship of JBS should increase the depth of the junction pattern, but it is difficult to implement in the planar type JBS considering the lateral diffusion of the junction pattern.

도 2는 위와 같은 문제점을 해결하기 위하여 트랜치 에칭 공정을 이용하여 플래너(planar) 타입의 JBS에 비하여 누설전류 감소 효율을 높인 SiC 트랜치형 Junction Barrier Schottky Diode (이하 'TJBS'라 한다(20)) 구조를 도시한 것이다FIG. 2 is a cross-sectional view showing a structure of a SiC trench junction barrier schottky diode (hereinafter referred to as TJBS) 20 having a leakage current reduction efficiency higher than that of a planar type JBS using a trench etching process. / RTI >

도 2를 참조하면, TJBS (20) 구조는 N+ 기판(24) 상부에 N- 에피택셜층 (28)이 형성되고, N+ 기판(24) 하부에는 캐소드 전극(25)이 형성된다Referring to Figure 2, TJBS (20) structure N + substrate 24, an upper chose N- epitaxial layer 28 is formed in, N + substrate 24, the lower, the cathode electrode 25 is formed

N- 에피택셜층 (28) 상단에는 일정간격으로 플래너형 쇼트키 금속(21-1)과 하부로 오목한 트랜치형 쇼트키 금속(21-2)이 교대로 형성된다.A planar Schottky metal 21-1 and a trench-shaped Schottky metal 21-2 concave downward are alternately formed at regular intervals on the top of the N - epitaxial layer 28.

상기 트랜치형 쇼트키 금속(21-2) 하부 및 측면에는 P+정션(junction) 패턴(22)이 형성된다.A P + junction pattern 22 is formed on the bottom and side surfaces of the trench-type Schottky metal 21-2.

도 2의 TJBS는 도 1의 JBS(10)에 비하여 트랜치 에칭 공정에 의해 P+ 정션 패턴(22)이 더 깊이 분포하는 것이 특징이다.The TJBS of FIG. 2 is characterized in that the P + junction pattern 22 is more deeply distributed by the trench etching process than the JBS 10 of FIG.

더 깊이 분포하는 P+ 정션 패턴(22)으로 인해 쇼트키 접합에 전계를 감소시키는 효과가 더욱 증가하여 도 1의 JBS보다 누설전류가 줄어들게 된다.The P + junction pattern 22, which is more deeply distributed, further increases the effect of reducing the electric field in the Schottky junction, thereby reducing the leakage current as compared with the JBS of FIG.

TJBS의 온 상태 동작은 도 1의 JBS(10)와 동일하다. The ON state operation of TJBS is the same as that of JBS 10 in Fig.

도 1의 JBS(10)와 유사하게 TJBS(20)는 P+ 정션 패턴(22) 경로의 동작 전압이 다이오드의 동작 전압 범위보다 높기 때문에 온 상태에서 전류를 흘리지 못하고, 쇼트키 접합부 경로로만 동작하게 된다. Similar to the JBS 10 of FIG. 1, the TJBS 20 can not flow current in the on state because the operating voltage of the P + junction pattern 22 path is higher than the operating voltage range of the diode, and operates only on the Schottky junction path do.

도 3은 도 2의 TJBS의 온 상태에서의 전류 흐름과 저항 분포를 설명하기 위한 도면이다.3 is a diagram for explaining the current flow and the resistance distribution in the ON state of the TJBS in FIG.

도 3을 참조하면, TJBS의 온 상태 전압강하는 식 1로 나타낼 수 있다.Referring to FIG. 3, the on-state voltage drop of the TJBS can be expressed by Equation (1).

[식 1][Formula 1]

Figure pat00001
Figure pat00001

여기서, VF : 순방향 전압 강하, Φ BN : 쇼트키 접합 장벽 높이, ΔΦ BN : 영상 전하 장벽 하강 현상에 의해 감소된 쇼트키 접합 장벽 높이 A** : 유효 리처드슨 상수, k: 볼츠만 상수, S j : P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, Wcell: 한 셀 전체의 너비, JF : 순방향 전류 밀도, R total,sp : 면적을 고려한 저항 성분의 총합을 의미한다.Here, V F Φ BN : Schottky junction barrier height, ΔΦ BN : Schottky junction barrier height reduced by image charge barrier lowering A ** : Effective Richardson constant, k: Boltzmann constant, S j : The width between the P + junction pattern and the P + junction pattern, Wcell: the width of the entire cell, J F : the forward current density, R total, sp : The sum of resistance components considering area.

[식 1]에서 R total,sp 는 그림 2.14의 저항 분포를 참고하여 식 2와 같이 나타낼 수 있다.In [Equation 1], R total, sp can be expressed as Equation 2 by referring to the resistance distribution in Fig. 2.14.

[식 2][Formula 2]

Figure pat00002
Figure pat00002

여기서, R SUB : 기판 저항, R Drift,sp : 면적을 고려한 온 상태에서의 N-에피택셜층 영역의 저항, R SPREsp : JFET 영역을 지나 확산되는 전류 영역의 저항, R JFET,sp : 면적을 고려한 JFET 영역의 스페시픽 저항을 의미한다.Wherein, R SUB: the area: the substrate resistance, R Drift, sp: N- epi resistance of the epitaxial layer region, R SPREsp in consideration of the area on state: of the current spreading through the JFET region area resistance, R JFET, sp Means the specific resistance of the considered JFET region.

식 1의 저항 성분들을 도 3에 표현된 길이를 사용하여 표현하면 식 3 내지 5와 같이 나타낼 수 있다.Expressing the resistance components of Equation 1 using the lengths shown in FIG. 3, Equation 3 to Equation 5 can be expressed.

[식 3][Formula 3]

Figure pat00003
Figure pat00003

여기서,

Figure pat00004
: N- 에피택셜 층의 저항도, l epi : N-에피택셜층의 길이, dj: P+ 정션 패턴의 깊이, dt: 트랜치의 수직 깊이, Wj: P+ 정션 패턴의 너비, Wdepl: 온 상태 공핍층의 너비를 의미한다.here,
Figure pat00004
: N - the resistance of the epitaxial layer, l epi: N- epi length, dj of epitaxial layer: P + junction depth of the pattern, dt: vertical depth, W j of the trench: P + junction of the pattern width, W depl: The width of the on-state depletion layer.

[식 4][Formula 4]

Figure pat00005
Figure pat00005

[식 5][Formula 5]

Figure pat00006
Figure pat00006

상기 저항성분 및 정션 패턴 구조에 의해 줄어든 전류밀도(JTJBS) 특성은 다음 식 7과 같이 나타낼 수 있다 The current density (J TJBS ) characteristics reduced by the resistance component and the junction pattern structure can be expressed by the following Equation 7

[식 6][Formula 6]

Figure pat00007
Figure pat00007

여기서, J S : 포화 전류, V a : 인가전압, n은 이상인자를 의미한다.Where J S is the saturation current, V a is the applied voltage, and n is greater than or equal to.

식 6을 참조하면, TJBS의 전류밀도는 전체 셀에서의 쇼트키 접합의 면적 비율로 결정되는 것을 알 수 있다.Referring to Equation 6, it can be seen that the current density of the TJBS is determined by the area ratio of the Schottky junction in all the cells.

그러므로 도 1 JBS와 마찬가지로 더 깊은 접합 깊이로 인해 표면 전류가 낮아져서 누설전류는 도 1의 JBS에 비하여 감소되나, RJFET 길이로 인해 전류밀도의 감소분이 발생하는 영향은 여전히 남아있다.Therefore it lowered further due to the deep junction depth of surface currents as in Fig. 1 JBS leakage current is reduced, but compared with the JBS of Figure 1, R JFET The effect of decreasing the current density due to the length still remains.

또한, 오프 상태에서의 누설전류(JL,TJBS)는 다음 식 7과 같이 나타난다.The leakage current (J L, TJBS ) in the OFF state is expressed by the following Equation (7).

[식 7][Equation 7]

Figure pat00008
Figure pat00008

TJBS도 JBS와 같이 결국 전류밀도를 희생하여 누설전류를 감소시키는 구조이기 때문에 더 높은 항복전압을 가지는 전력 시스템이나, 대용량의 전류를 요구하는 전력 시스템을 위해 더 높은 항복전압과 대용량 전류에 적용하기에는 한계가 있는 것으로 분석된다.Since TJBS is a structure that reduces the leakage current at the expense of current density like JBS, it is difficult to apply to higher breakdown voltage and high current for power system having higher breakdown voltage or power system requiring large current. .

도 4는 본 발명의 일 실시 예에 따라 전류밀도 특성을 개선한 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 구조를 도시한 것이다Figure 4 illustrates a SiC wide trench junctioned Schottky diode structure that improves current density characteristics in accordance with one embodiment of the present invention

도 4는 본 발명의 일 실시 예에 따라 누설전류의 증가 없이 전류밀도 특성의 향상을 얻을 수 있는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 구조를 도시한 것이다.FIG. 4 illustrates a SiC wide trench junction switch Schottky diode structure capable of improving current density characteristics without increasing leakage current according to an embodiment of the present invention.

도 1의 JBS와 도 2의 TJBS 예에서 P+ 정션 패턴의 깊이가 깊을수록 쇼트키 접합에 인가되는 전계가 낮아져서 누설전류가 감소시킬 수 있다.In the JBS of FIG. 1 and the TJBS example of FIG. 2, as the depth of the P + junction pattern is deeper, the electric field applied to the Schottky junction is lowered and the leakage current can be reduced.

그러나 누설전류는 감소되나, 쇼트키 접합부 면적이 P+ 정션 패턴 영역에 의해 감소되어 허용할 수 있는 전류밀도 특성이 감소하게 된다.However, the leakage current is reduced, but the Schottky junction area is reduced by the P + junction pattern region, which reduces acceptable current density characteristics.

도 4는 위와 같은 문제점을 개선하기 위하여 본 발명의 일 실시 예에 따른 SiC Wide Trench type Junction Barrier Schottky Diode(이하 “WTJBS”라 함)은, P+ 정션 패턴 영역보다 넓은 와이드 트랜치형 쇼트키 금속을 형성함으로써, P+ 정션 패턴 영역에서 오프 상태에서 전계를 버텨주는 바닥 부분의 P+ 정션 패턴 영역은 남아있고, 트랜치의 측벽부는 쇼트키 접합으로 남아 있게 되어 전체적으로 쇼트키 접합 면적이 늘어난 것과 같은 효과를 얻을 수 있게 된다.(Hereinafter referred to as "WTJBS" hereinafter) 4 is as above SiC Wide Trench type Junction Barrier Schottky Diode according to one embodiment of the present invention to improve such problem, the P + junction pattern area wide wide trench type Schottky metal than The P + junction pattern region remaining at the bottom portion of the P + junction pattern region in the off state to stay in the electric field remains and the sidewall portion of the trench remains as a Schottky junction so that the Schottky junction area as a whole is increased .

도 4를 참조하면, 본 발명의 일 실시 예에 따른 WTJBS(30)는 SiC N+ 기판(34) 상부에 SiC N- 에피택셜층(38)이 형성되고, SiC N+ 기판(34) 하부에는 캐소드 전극(35)이 형성된다4, a WTJBS 30 according to an embodiment of the present invention includes a SiC N + substrate 34 on which a SiC N - epitaxial layer 38 is formed and a SiC N + A cathode electrode 35 is formed

SiC N- 에피택셜층(38) 상단부에는 일정간격으로 플래너형 쇼트키 금속 패턴층(31-1)과 하부로 오목한 트랜치형 쇼트키 금속 패턴층(31-2)이 교대로 형성되는 쇼트키 금속층(31)이 형성된다.A Schottky metal layer 31-1 is formed on the upper end of the SiC N - epitaxial layer 38 at regular intervals and has a planar Schottky metal pattern layer 31-1 and a concave trench-shaped Schottky metal pattern layer 31-2 alternately formed. (31) is formed.

상기 트랜치형 쇼트키 금속 패턴층(31-2) 하부에는 트랜치형 쇼트키 금속 패턴층(31-2)의 너비보다 좁은 너비의 크기를 가지는 P+ 정션 패턴(32)이 상기 SiC N- 에피택셜층(38)으로 침투되어 형성된다.A P + junction pattern 32 having a width narrower than the width of the trench-shaped Schottky metal pattern layer 31-2 is formed under the trench-type Schottky metal pattern layer 31-2 in the SiC N- (38).

본 발명의 일 실시 예에 따른 하부로 오목한 트랜치형 쇼트키 금속 패턴층(31-2)의 너비는 상기 P+ 정션 패턴(32)의 너비보다 넓은 것이 특징이다.The width of the bottom concave trench-like Schottky metal pattern layer 31-2 according to an embodiment of the present invention is larger than the width of the P + junction pattern 32. [

따라서 본 발명의 일 실시 예에 따른 SiC WTJBS에 있어서, 트랜치형 쇼트키 금속(31-2)의 측벽에는 상기 P+정션 패턴(32) 영역이 형성되지 않는 것을 기술적 특징으로 한다.Therefore, in the SiC WTJBS according to an embodiment of the present invention, the P + junction pattern 32 region is not formed on the sidewall of the trench Schottky metal 31-2.

즉, 본 발명의 일 실시 예에 따른 SiC WTJBS(30)는 트랜치형 쇼트키 금속(31-2)의 너비보다 좁은 너비를 가지는 P+ 정션 패턴을 형성하여 트랜치형 쇼트키 금속(31-2)의 측벽에 쇼트키 접합이 형성되도록 한 것을 특징으로 한다.That is, the SiC WTJBS 30 according to an embodiment of the present invention forms a P + junction pattern having a narrower width than the width of the trench-shaped Schottky metal 31-2, So that a Schottky junction is formed on the side wall of the substrate.

도 3의 TJBS(20)는 트랜치 측벽의 쇼트키 접합이 노출되지 않기 위해 측벽 이온 주입에 의한 P+ 정션 패턴이 형성되어 있다. 이 측벽 P+ 정션 접합의 두께를 W j,lat 이라고 할 때, 도 3의 TJBS는 단위셀에 이 측벽 접합의 두께가 포함되게 된다. In the TJBS 20 of FIG. 3, a P + junction pattern is formed by sidewall ion implantation so that the Schottky junction of the sidewall of the trench is not exposed. When the thickness of the side wall P + junction junction is W j, lat , the thickness of the side wall junction is included in the unit cell of TJBS in FIG.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 SiC WTJBS(30)는 트랜치형 쇼트키 금속(31-2)의 트랜치 측벽이 N- 에피택셜층에 노출되었기 때문에 TJBS(20)의 W j,lat 이 제거된 형태가 되며, 이로 인해 도 3의 TJBS보다 단위셀이 2W j,lat 만큼 줄어들게 되어 전류밀도가 향상될 수 있다.Referring to Figure 4, SiC WTJBS (30) in accordance with one embodiment of the present invention, the trench sidewalls of the trench type Schottky metal (31-2) N - the TJBS (20) Since the epitaxial layer exposed to W j , and lat is removed. As a result, the unit cell becomes 2W j, lat And the current density can be improved.

이와 더불어 쇼트키 면적이 측벽으로 구성되어 있기 때문에 쇼트키 접합의 면적이 P+ 정션 접합 사이의 거리 Sj 이외에 트랜치 깊이인 dt 만큼 더 증가된다. In addition, it is further increased as much as the trench depth d t Sj than distance between the area of the Schottky junction P + junction, since the Schottky junction area is composed of the side wall.

본 발명의 일 실시 예에 따른 SiC WTJBS의 전류밀도(JWTJBS)는 식 8과 같다.The current density (J WTJBS ) of the SiC WTJBS according to an embodiment of the present invention is shown in Equation (8).

[식 8][Equation 8]

Figure pat00009
Figure pat00009

여기서 J S j :P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, dt: 트랜치의 수직 깊이 W cell : WTJBS에서의 한 셀 전체의 너비 JS: 포화 전류, Va: 인가전압, JF : 순방향 전류 밀도, n은 이상인자, R total,sp :면적을 고려한 저항 성분의 총합을 의미한다.here J S j: P + junction between the pattern and the width of the P + junction pattern, dt: the vertical depth of the trench W cell : At WTJBS The total width of one cell JS: the saturation current, V a : the applied voltage, J F : the forward current density, n the ideal factor, R total, sp :

식 8을 참조하면, 전류밀도를 결정하는 비율에서 분자인 쇼트키 접합 면적이 트랜치 깊이만큼인 2d t 만큼 증가하였고, 분모인 단위셀 크기는 도 3의 TJBS에 비해

Figure pat00010
이 되어 2Wj,lat만큼 감소된다.Referring to Equation 8, the Schottky junction area, which is a molecule at the rate of determining the current density, is increased by 2 d t as much as the trench depth, and the denominator unit cell size is larger than the TJBS of FIG. 3
Figure pat00010
And is reduced by 2W j, lat .

도 5는 본 발명의 일 실시 예에 따른 SiC WTJBS 구조에서 온 상태에서의 전류 흐름과 저항분포를 도시한 것이다.5 shows the current flow and resistance distribution in an on state in a SiC WTJBS structure according to an embodiment of the present invention.

도 5를 참조하면, On 상태에서 전류가 흐를 수 있게 하는 쇼트키 접합이 트랜치 깊이만큼 늘어서 전류 경로가 증가하였고, 또한 도 2의 TJBS와 같은 측벽 P+ 정션접합이 없어 RJFET의 경로가 짧아지게 된다. 짧아진 경로만큼 도 3의 TJBS에서 RJFET이 분포하던 곳은 RJFET보다 작은 RCH의 저항이 자리하게 된다. Be 5, the Schottky junction that allows a current to flow in the On state lined by trench depth increased by the current path, and also do not have the side wall P + junction joint, such as TJBS of two shorter the path of the R JFET do. Where the R JFET is distributed in the TJBS of FIG. 3 by the shortened path, a resistance of R CH smaller than that of the R JFET is located.

본 발명의 일 실시 예에 따른 WTJBS의 면적을 고려한 JFET 영역의 스페시픽 저항(RJFET,SP)과 면적을 고려한 온 상태의 채널 저항(RCH,SP)은 식 9, 10으로 나타난다.The on-state channel resistance (R CH, SP ) considering the area of the JFET region (R JFET, SP ) and the area considering the area of the WTJBS according to an embodiment of the present invention is expressed by Equations (9) and (10).

[식 9][Equation 9]

Figure pat00011
Figure pat00011

[식 10][Equation 10]

Figure pat00012
Figure pat00012

RCH는 트랜치 쇼트키 접합 영역에 나타나는 저항을 의미하며, 저항도는 RJFET과 같지만, 쇼트키 접합이기 때문에 면적에서 공핍층으로 인해 감소되는 양이 없기에 저항값은 RJFET보다 작다.R CH stands for the resistance appearing in the trench Schottky junction region and the resistance is the same as for the R JFET , but because of the Schottky junction, the resistance value is smaller than that of the R JFET because there is no reduction in the area due to the depletion layer.

따라서 본 발명의 일 실시 예에 따른 WTJBS에서 면적을 고려한 저항성분의 총 저항값(Rtotal,sp)은 도 2의 TJBS보다 작다.Therefore, the total resistance value (R total, sp ) of the resistance component considering the area in the WTJBS according to an embodiment of the present invention is smaller than the TJBS in FIG.

또한, 본 발명의 일 실시 예에 따른 SiC WTJBS의 On 상태에서 전압강하 (

Figure pat00013
)는 다음 식 11과 같다.Also, in the on state of the SiC WTJBS according to an embodiment of the present invention,
Figure pat00013
) Is shown in Equation 11 below.

[식 11][Equation 11]

Figure pat00014
Figure pat00014

여기서, V F : 순방향 전압 강하, Φ BN : 쇼트키 접합 장벽 높이, ΔΦ BN : 영상 전하 장벽 하강 현상에 의해 감소된 쇼트키 접합 장벽 높이 A** :유효 리처드슨 상수, k: 볼츠만 상수, S j : P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, W Cell2 : WTJBS의 한 셀 전체의 너비, J F : 순방향 전류 밀도, R total,sp :면적을 고려한 저항 성분의 총합을 의미한다.Here, V F: Forward voltage drop, Φ BN: a Schottky junction barrier height, ΔΦ BN: image charges barrier lowering phenomenon of the Schottky junction barrier height reduced by the A **: Effective Richardson constant, k: Boltzmann's constant, S j : The width between the P + junction pattern and the P + junction pattern, W Cell2 : WTJBS J F : forward current density, R total, sp : total area of resistances considering the area.

식 11을 참조하면, 전류밀도에 의한 항이 전류 증가로 증가할 수 있으나, 총 저항값(Rtotal,sp)이 감소하므로 전체 온 상태 전압강하가 도 2의 TJBS보다 작아지게 된다.Referring to Equation 11, the term due to the current density may increase due to the current increase, but the total on-state voltage drop becomes smaller than the TJBS of FIG. 2 because the total resistance value (R total, sp ) decreases.

오프 상태 특성에서 본 발명의 일 실시 예에 따른 SiC WTJBS의 누설전류량은 온 상태 특성에서와같이 트랜치 측벽의 노출에 의해 전류원 면적이 증가하게 되며, 이때의 누설전류량

Figure pat00015
은 식 12로 나타난다.The leakage current amount of the SiC WTJBS according to the embodiment of the present invention in the OFF state characteristic is such that the current source area is increased by the exposure of the sidewall of the trench as in the ON state characteristic,
Figure pat00015
Is expressed by Equation (12).

[식 12][Equation 12]

Figure pat00016
Figure pat00016

식 12를 참조하면, 누설 전류량은 도 2의 TJBS(20)에 비하여 2dt의 차이로 늘어나는 것으로 나타난다.Referring to Equation 12, the leakage current appears to be increasing as the difference between t 2d than the TJBS (20) of Fig.

그러나 TJBS(20)의 Sj와 같은 (dt+dj)를 가지는 WTJBS(30)를 가정할 때, 쇼트키 접합에 인가되는 표면전계는 거리에 비례하여 감소하기 때문에 같은 트랜치 깊이에 대해 같은 P+ 정션 패턴의 깊이를 가지고 있기 때문에 포텐셜 중심점에서 쇼트키 접합 표면까지 같은 거리를 가지게 되므로, TJBS와 WTJBS는 같은 표면전계를 가지게 된다. However, as assuming a WTJBS (30) with the same (dt + dj) and S j of TJBS (20), the surface electric field applied to the Schottky junction is about trench depth, so as to decrease in proportion to the distance P + TJBS and WTJBS have the same surface electric field because they have the same depth from the potential center to the Schottky junction surface because of the depth of the junction pattern.

즉, 영상 전하 장벽 감소 현상은 같고 쇼트키 접합 비율만 증가하게 된다. 비록 같은 접합 깊이일 때, 누설 전류가 WTJBS가 약간 더 크지만, WTJBS의 경우 더 높은 전류밀도 특성을 가지고 있는 것에 비하여 누설 전류의 증가분은 미미한 수준이다.That is, the image charge barrier reduction phenomenon is the same and the Schottky junction ratio is increased only. Although the leakage current is slightly larger at WTJBS at the same junction depth, the increase in leakage current is negligible compared to WTJBS with higher current density characteristics.

또한, 전류밀도를 일부 희생하여 정션 패턴의 깊이를 더욱 깊게 하여 표면전계를 감소시킬 수 있어 누설전류-전류밀도 트레이드-오프 관계가 효율적으로 향상되는 효과가 있다.Further, the depth of the junction pattern can be further deepened by partially sacrificing the current density, and the surface electric field can be reduced, thereby effectively improving the leakage current-current density trade-off relationship.

본 발명의 일 실시 예에 따른 SiC WTJBS(30)는 쇼트키 접합이 입체적으로 구성되므로 트랜치 구조와 표면전계 간의 관계를 고려하여 설계되어야 한다. The SiC WTJBS 30 according to an embodiment of the present invention should be designed in consideration of the relationship between the trench structure and the surface electric field since the Schottky junction is formed in three dimensions.

도 6은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프 상태에서의 포텐셜 분포도를 도시한 것이다.6 shows a potential distribution diagram of SiC WTJBS in an off state according to an embodiment of the present invention.

도 6을 참조하면, 캐소드 노드부터 균일한 전계 분포에 의해 균일하게 증가하는 포텐셜이 P+ 정션 패턴 인근에 접근하면서 포텐셜 불균일이 발생하게 된다. 이 P+ 정션 패턴 사이의 불균일 점은 P+ 정션 패턴과 N- 에피택셜층 사이의 오프 상태에서 발생하는 공핍층이 인가되는 역전압이 증가함에 따라 증가할 때 서로 교차하는 지점에서 결정된다. Referring to FIG. 6, potential irregularities occur as the potential that uniformly increases from the cathode node due to uniform electric field distribution approaches the vicinity of the P + junction pattern. This non-uniformity between the point P + junction pattern is determined at a point intersecting with each other to increase as the P + junction pattern and the N- epitaxial reverse voltage is applied to the depletion layer generated in the OFF state increases between the layers.

이 불균일 점에서 쇼트키 접합까지 전계가 감소하며, 쇼트키 접합에 도달하였을 때의 전계가 쇼트키 표면전계가 된다. 즉, 거리에 따라 쇼트키 표면전계가 결정되므로, 측벽과 상부의 쇼트키 접합이 같은 누설전류를 가지기 위해서는 도 6에서 각 쇼트키 접합의 위치까지의 전계

Figure pat00017
,
Figure pat00018
,
Figure pat00019
가 같은 값을 가져야 하고, 이를 위해 불균일 점에서 쇼트키 접합까지의 거리가 같아야 한다. The electric field from the nonuniformity point to the Schottky junction decreases, and the electric field when the Schottky junction is reached becomes the Schottky surface electric field. That is, since the Schottky surface electric field is determined depending on the distance, in order to have the same leakage current at the Schottky junction of the side wall and the upper side,
Figure pat00017
,
Figure pat00018
,
Figure pat00019
Must have the same value, and the distance from the non-uniformity point to the Schottky junction must be the same.

도 7은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프상태에서 상단 트랜치 접합 및 쇼트기 접합의 포텐셜 불균형 점으로부터 최소의 누설전류를 가지기 위한 설계 파라미터를 도시한 것이다.Figure 7 illustrates design parameters for having a minimum leakage current from the potential imbalance points of the upper trench junction and the short -terminal junction in the off state of the SiC WTJBS in accordance with an embodiment of the present invention.

도 7을 참조하면, 오프상태에서의 P+ 정션 패턴과 N-에피택셜 층에서의 공핍층이 확장할 때 x와 y 방향으로 모두 같은 비율로 증가한다고 할 때, 포텐셜 불균일 점은 양 P+ 정션 패턴에서 45° 방향의 사선이 만나는 점과 같다고 할 수 있다. 7, when the P + junction pattern in the OFF state and the depletion layer in the N-epitaxial layer are expanded in the x and y directions at the same rate, the potential nonuniformity point becomes a positive P + It can be said that it is the same as the point where the oblique line in the 45 ° direction in the pattern meets.

본 발명의 일 실시 예에 따르면, 이때 쇼트키 접합까지의 거리와 트랜치와 P+ 접합이 만나는 점의 거리가 같을 때, 누설전류가 가장 작은 최적화 점이 되는 것으로 분석된다.According to an embodiment of the present invention, when the distance to the Schottky junction and the distance between the trench and the P + junction are the same, the leakage current is analyzed to be the smallest optimization point.

도 7에 도시된 바와 같이 삼각형 관계를 가지게 되며, 이는 식 13과 같은 관계로 표현할 수 있다. 즉, WTJBS의 트랜치 수직 깊이(dt) 및 P+ 정션 패턴의 수직 깊이(dj)가 식 13을 만족할 때, 가장 작은 누설전류를 발생시키는 구조가 된다고 할 수 있다. As shown in FIG. 7, which has a triangular relationship, which can be expressed by the relationship expressed by Equation (13). That is, when the trench vertical depth (d t ) of the WTJBS and the vertical depth (d j ) of the P + junction pattern satisfy Equation (13), the structure that generates the smallest leakage current is obtained.

[식 13][Formula 13]

Figure pat00020
Figure pat00020

여기서 Sj는 P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, dj는 P+ 정션 패턴의 수직 깊이, dt는 트랜치의 수직 깊이를 의미한다.Where S j is The width between the P + junction pattern and the P + junction pattern, dj the vertical depth of the P + junction pattern, and dt the vertical depth of the trench.

식 13은 SiC WTJBS의 구조 설계 시 SiC 공정상 가능한 접합 깊이에 맞춰 P+ 접합과 P+ 접합 사이의 거리와 트랜치 깊이와의 관계를 이용하여 전류밀도 특성과 누설전류의 최적점을 찾는 척도가 될 수 있다.Equation 13 is a measure to find the optimal point of current density and leakage current by using the relationship between the distance between the P + junction and the P + junction and the depth of the trench in accordance with the possible junction depth in the SiC process in the design of SiC WTJBS .

도 8 내지 12는 본 발명의 일 실시 예에 따른 SiC WTJBS의 제조 방법에 대한 예를 도시한 것이다. 8 to 12 show examples of a method of manufacturing SiC WTJBS according to an embodiment of the present invention.

앞으로 설명될 다양한 실시 예들에 따르면, SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드의 제조에 관한 다양한 단계들은 널리 알려진 것들인바, 설명의 간략화를 위해서, 통상적인 알려진 단계들은 본 명세서에서 간단히 언급되거나 혹은 잘 알려진 공정 세부사항들을 제공함이 없이 생략되며 본 발명의 일 실시 예에 따른 특징적인 단계들만이 소개된다.According to various embodiments to be described in the following, the various steps involved in the fabrication of SiC wide trench junction junction Schottky diodes are well known, and for simplicity of explanation, common known steps are briefly referred to herein, Are omitted without providing process details and only characteristic steps in accordance with one embodiment of the present invention are introduced.

또한, 본 발명의 일 실시 예에 따른 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드의 제조방법에서 각 파라미터들은 약 5%의 제조 공정상의 오차를 가질 수 있다.Further, in the method of manufacturing a SiC wide trench junction junction Schottky diode according to an embodiment of the present invention, each parameter may have a manufacturing process error of about 5%.

도 8은 SiC WTJBS의 제조방법에서 N-에피택셜층 형성단계를 도시한 것이다.8 shows a step of forming an N-epitaxial layer in a method of manufacturing SiC WTJBS.

도 8을 참조하면 SiC WTJBS의 제조방법에 있어서, 먼저, 준비된 N+ SiC 기판(340) 위에 N-형 불순물이 도핑된 N-에피택셜층(380)이 형성된다.Referring to FIG. 8, in the method of manufacturing SiC WTJBS, an N-type epitaxial layer 380 doped with an N-type impurity is formed on a prepared N + SiC substrate 340.

본 발명의 일 실시 예에 따르면, N-에피택셜층(380)의 도핑 농도는 1.0(±5%)x1015 cm-3이며, N-에피택셜층(380)의 수직 높이는 15(±5%)㎛로 형성된다.According to one embodiment of the present invention, the doping concentration of N-epitaxial layer 380 is 1.0 (± 5%) × 10 15 cm -3 and the vertical height of N - epitaxial layer 380 is 15 (± 5% ) 占 퐉.

도 9는 SiC WTJBS의 제조방법에서 트랜치 형성단계를 도시한 것이다.Figure 9 shows a trench formation step in a method of making SiC WTJBS.

도 9를 참조하면, N-에피택셜층 형성 단계에서 형성된 N-에피택셜층(380) 상단부에 트랜치 에칭용 하드마스크 패턴(351)을 형성한 후, 건식 또는 에칭 방법에 의해 에칭을 수행하여 일정한 간격으로 트랜치(350)를 형성하는 단계가 수행된다.9, after a hard mask pattern 351 for trench etching is formed on the top of the N-epitaxial layer 380 formed in the N - epitaxial layer forming step, etching is performed by a dry etching method or an etching method, A step of forming the trench 350 at intervals is performed.

본 발명의 일 실시 예에 따르면, 트랜치 형성단계에서 0.3(±5%) ~ 0.5(±5%)㎛ 수직 깊이로 트랜치(350)가 형성된다.According to one embodiment of the present invention, a trench 350 is formed in the trench formation step with a vertical depth of 0.3 (± 5%) to 0.5 (± 5%) μm.

본 발명의 일 실시 예에 따르면, SiC WTJBS의 제조방법에 있어서, 트랜치(350)의 수직 깊이(dt)는 0.3(±5%)~ 0.5㎛(±5%)이며, 트랜치(350)의 너비(Wt)는 3(±5%) ~ 5(±5%)㎛이고, 각 트랜치(350) 간의 간격은 1(±5%) ~ 4(±5%)㎛로 형성된다.According to one embodiment of the present invention, in the method of making SiC WTJBS, the vertical depth (d t ) of the trench 350 is 0.3 (± 5%) to 0.5 μm (± 5% The width W t is 3 (± 5%) to 5 (± 5%) μm, and the interval between the trenches 350 is 1 (± 5%) to 4 (± 5%) μm.

본 발명의 일 실시 예에 따른 WTJBS의 경우 P+ 정션 패턴의 깊이를 넘어서는 트랜치 깊이에서는 누설전류의 재상승 현상이 발생하므로 트랜치 깊이를 0.4~0.5 ㎛일 때, 가장 좋은 누설전류 특성을 가지게 되고, P+ 정션 패턴 사이 거리를 좁힐 수 있게 된다. In the case of the WTJBS according to the embodiment of the present invention, since the leakage current again rises at the trench depth exceeding the depth of the P + junction pattern, the leakage current characteristic is the best when the trench depth is 0.4 to 0.5 μm, + The distance between the junction patterns can be narrowed.

또한, 트랜치 깊이가 0.5㎛ 이하일 때는 SiC 에칭에서 트랜치 코너 부근이 안쪽의 평탄면보다 더 깊게 식각되는 마이크로-트랜치 현상이 약하게 된다. 이런 공정상 제한 사항과 설계상 최적점을 고려하여 마이크로-트랜치가 나타나지 않으면서 낮은 누설전류가 나타날 수 있도록 하는 바람직한 트랜치 수직 깊이는 0.4(±5%)㎛로 분석되었다.Further, when the trench depth is 0.5 탆 or less, the micro-trench phenomenon in which the vicinity of the trench corner is etched deeper than the inner flat surface in the SiC etching becomes weak. Taking account of these process limitations and design optimality, the preferred trench vertical depth to allow for low leakage currents without micro-trenches is analyzed to be 0.4 (± 5%) ㎛.

도 10은 SiC WTJBS의 제조방법에서 P+ 정션 패턴 형성단계를 도시한 것이다. 10 shows a step of forming a P + junction pattern in a method of manufacturing SiC WTJBS.

도 10을 참조하면, 트랜치 형성단계 이후에 상기 하드 마스크(351)를 제거하고, N-에피택셜층(380) 상단부에 P+ 이온 주입용 공간을 위한 산화막 마스크 패턴(321)을 형성하고, P+ 이온을 상부로부터 주입하여 상기 트랜치의 하부 측에 P+ 정션 패턴(320)을 형성시킨다.10, after the trench formation step, the hard mask 351 is removed, an oxide film mask pattern 321 for a space for implanting P + ions is formed in the upper portion of the N- epitaxial layer 380, and P + Ions are injected from above to form a P + junction pattern 320 on the lower side of the trench.

본 발명의 일 실시 예에 따르면, P+ 정션 패턴(320) 에칭용 산화막 마스크 패턴(321)은 트랜치(350)의 측벽까지 덮도록 형성시켜서, 상기 트랜치 측벽이 노출되지 않도록 함으로써, 상기 주입용 공간을 상기 트랜치의 내부 너비보다 좁게 형성된다.According to an embodiment of the present invention, the oxide film mask pattern 321 for etching the P + junction pattern 320 is formed so as to cover the sidewalls of the trench 350 to prevent the sidewall of the trench 350 from being exposed. Is narrower than the inner width of the trench.

본 발명의 일 실시 예에 따르면, 상기 P+ 정션 패턴(320)의 너비(Wj)는 2(±5%) ~ 4 (±5%)㎛이고, P+ 정션 패턴(320)의 수직 깊이(dj)는 0.5(±5%)㎛, P+ 정션 패턴(320)의 간격(Sj)은 2(±5%) ~ 4(±5%) ㎛로 로 형성된다.According to an embodiment of the present invention, the width W j of the P + junction pattern 320 is 2 (± 5%) to 4 (± 5%) μm, the vertical depth of the P + junction pattern 320 (d j ) is 0.5 (± 5%) μm, and the interval S j of the P + junction patterns 320 is 2 (± 5%) to 4 (± 5%) μm.

도 13은 P+ 정션 패턴(320)의 간격(Sj)에 따른 TJBS와 WTJBS의 온 상태 및 오프 상태의 전기적 특성을 그래프로 도시한 것이다.FIG. 13 is a graph showing electrical characteristics of the ON state and OFF state of TJBS and WTJBS according to the interval Sj of the P + junction patterns 320. FIG.

도 13을 참조하면, TJBS와 WTJBS 모두 P+ 정션 패턴(320)의 간격(Sj)이 넓어짐에 따라 온 상태 저항은 감소하고 누설전류밀도는 증가하는 특징을 가진다.Referring to FIG. 13, the on-state resistance decreases and the leakage current density increases as the interval S j between the P + junction patterns 320 becomes wider in both TJBS and WTJBS.

이에 따라 TJBS의 에서의 누설전류 밀도를 WTJBS는 2.2㎛에서 획득할 수 있으며, 그때의 온 상태 저항은 TJBS의 Sj=3㎛에서의 TJBS보다 약 20% 감소된 저항을 가지는 것을 확인할 수 있다. Thus, it can be seen that the leakage current density in TJBS can be obtained at 2.2 μm and that the on-state resistance at that time has about 20% less resistance than TJBS at S j = 3 μm of TJBS.

이로부터 WTJBS가 설계 최적화를 통해 같은 누설전류 수준에서 도 3의 TJBS구조보다 더 높은 전류밀도 특성을 얻을 수 있음을 확인할 수 있다.From this, it can be seen that WTJBS can achieve higher current density characteristics than the TJBS structure of FIG. 3 at the same leakage current level through design optimization.

본 발명의 일 실시 예에서 온 상태 전류밀도 특성과 저항 대비 누설전류밀도의 최적화를 고려한 P+ 정션 패턴(320)의 간격(Sj)은 2.2(±5%)㎛로 설정된다.In an embodiment of the present invention, the spacing S j of the P + junction patterns 320 considering the optimization of the on-state current density characteristics and the resistance-to-leakage current density is set to 2.2 (± 5%) 탆.

도 11은 SiC WTJBS의 제조방법에서 1차 어닐링 단계를 도시한 것이다.11 shows a first annealing step in the method of making SiC WTJBS.

도 11을 참조하면, P+ 정션 패턴 형성단계 이후에 상기 산화막 마스크(321)를 제거하고, 1차 어닐링 단계가 수행된다.Referring to FIG. 11, after the P + junction pattern forming step, the oxide film mask 321 is removed, and a first annealing step is performed.

본 발명의 일 실시 예에 따른 어닐링 단계는 1.700℃에서 수행된다.The annealing step according to an embodiment of the present invention is performed at 1.700 캜.

도 12는 SiC WTJBS의 제조방법에서 쇼트키 금속 형성단계를 도시한 것이다.12 shows a step of forming a Schottky metal in a method of producing SiC WTJBS.

도 12를 참조하면, 1차 어닐링 단계 이후에 쇼트키 금속층 형성단계가 수행된다.Referring to FIG. 12, a Schottky metal layer forming step is performed after the first annealing step.

본 발명의 일 실시 예에 따른 SiC WTJBS의 쇼트키 금속은 Ti를 3000(±5%)Å 도포하여 형성된다.The Schottky metal of SiC WTJBS according to an embodiment of the present invention is formed by applying 3000 (+/- 5%) A of Ti.

쇼트키 금속 형성단계 이후에는 상, 하부 전극 형성단계(미 도시됨)를 수행한 후, 금속 접합을 위한 2차 어닐링 단계가 더 수행된다.After the Schottky metal forming step, the upper and lower electrode forming steps (not shown) are performed, and then a second annealing step for metal bonding is further performed.

본 발명의 일 실시 예에 따른 2차 어닐링 단계는 450℃에서 수행된다.The second annealing step according to an embodiment of the present invention is performed at 450 ° C.

다음은 본 발명의 일 실시 예에 따른 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드(Wide Trench type Junction Barrier Schottky Diode, WTJBS)의 특성을 확인하기 위하여 동일한 셀 너비와 N-에피택셜 층 농도, 두께의 조건으로 제조된 Junction Barrier Schottky Diode(JBS), Trench type Junction Barrier Schottky Diode(TJBS)의 특성을 서로 비교하여 보았다.In order to confirm the characteristics of the SiC wide trench type junction barriers Schottky diode (WTJBS) according to an embodiment of the present invention, the same cell width, N - epitaxial layer concentration, Junction Barrier Schottky Diode (JBS) and Trench type Junction Barrier Schottky Diode (TJBS).

도 14 내지 도 16은 JBS, TJBS, 및 WTJBS의 온 상태에서의 전류 흐름 패턴(a)과 오프상태에서의 전계 세기 패턴(b)을 도시한 것이다.Figs. 14 to 16 show the current flow pattern (a) in the ON state and the electric field intensity pattern (b) in the OFF state of JBS, TJBS, and WTJBS.

도 14 내지 16의 온 상태의 전류 흐름(a)을 참조하면, 도 16의 WTJBS는 도 14, 15의 JBS와 TJBS와는 달리 쇼트키 접합이 노출된 부분에서 전류 흐름이 발생하는 것을 확인할 수 있고, 공핍층으로 인한 JFET 영역이 트랜치 부분에는 발생하지 않고, P+ 정션 패턴 깊이 부분에서만 발생하는 것을 확인할 수 있다. Referring to the on-state current flow (a) of FIGS. 14 to 16, it can be seen that the WTJBS of FIG. 16 differs from the JBS and TJBS of FIGS. 14 and 15 in that a current flow occurs in a portion where the Schottky junction is exposed, It can be seen that the JFET region due to the depletion layer does not occur in the trench portion but only in the P + junction pattern depth portion.

이로부터 WTJBS는 JBS와 TJBS보다 더 높은 전류 흐름이 분포하는 것을 확인할 수 있다(Current량이 많을수록 진한 붉은색을 띠게 된다.). From this, it can be seen that WTJBS has higher current flow than JBS and TJBS (the more current amount, the darker the red color).

도 17은 JBS, TJBS, 및 WTJBS의 온 상태의 전류 밀도 변화를 그래프로 도시한 것이다.FIG. 17 is a graph showing changes in the current density of the ON state of JBS, TJBS, and WTJBS.

도 17을 참조하면, 본 발명의 일 실시 예에 따른 WTJBS는 JBS, TJBS보다 전류밀도가 더 큰 것을 알 수 있다.Referring to FIG. 17, it can be seen that the current density of WTJBS according to an embodiment of the present invention is larger than that of JBS and TJBS.

이는 WTJBS는 기존 JBS, TJBS보다 Schottky 영역의 범위가 넓으면서 Current가 흐를 수 있는 Path를 확보하여 Current Density가 높은 것으로 분석된다.This is because WTJBS has a wider Schottky range than existing JBS and TJBS, and it has high current density by securing a path through which current can flow.

또한, JBS와 TJBS는 RJFET이 WTJBS에 비하여 저항치가 높게 발생하여 전류밀도가 낮지만, WTJBS는 이와는 다르게 더 낮은 저항치와 더 넓은 쇼트키 접합 면적을 통해 더 큰 전류밀도를 가지게 된 것으로 분석된다.In addition, JBS and TJBS are analyzed to show that the R JFET has a higher resistance than the WTJBS, resulting in a lower current density, while WTJBS has a higher current density due to a lower resistance and a wider Schottky junction area.

도 14 내지 16의 오프 상태에서의 전계세기 패턴(b)은 역전압 인가시 소자에 걸리는 Electric Field를 나타낸 구조이며 각 구조에서 빨간색 동그라미 부분 중 Edge 부분에 가장 많은 전계가 걸린다.The electric field intensity pattern (b) in the off state of FIGS. 14 to 16 is a structure that shows an electric field applied to the device when a reverse voltage is applied. In each structure, the most electric field is applied to the edge portion of the red circle portion.

일반적으로 다이오드 소자에 걸리는 Max 전계가 낮을수록 좋은 성능을 가진다.Generally, the lower the Max field applied to the diode element, the better the performance.

도 14 내지 16의 오프 상태에서의 전계 세기 패턴(b)을 참조하면, P+ 정션 패턴부가 전계를 집중시키면서 쇼트키 접합부로의 전계를 낮추는 효과가 나타나는 것을 확인할 수 있다. Referring to the electric field intensity pattern (b) in the off state of FIGS. 14 to 16, it can be seen that the effect of lowering the electric field to the Schottky junction while concentrating the electric field of the P + junction pattern portion appears.

도 18은 JBS, TJBS, 및 WTJBS의 오프상태에서의 전계 세기 변화를 그래프로 도시한 것이다.FIG. 18 is a graph showing changes in electric field intensity in the off state of JBS, TJBS, and WTJBS.

도 17, 18을 참조하면, JBS가 가장 높은 전계가 걸리는 것으로 나타나며, WTJBS가 가장 낮은 전계가 걸리는 것을 알 수 있다.Referring to FIGS. 17 and 18, it can be seen that JBS takes the highest electric field, and WTJBS takes the lowest electric field.

WTJBS의 경우에는 쇼트키 접합부가 JBS, TJBS에 비해 더 넓은 면적에 의한 전계 분산효과로 인하여 조금 더 약한 전계 집중이 발생하게 되어 가장 낮은 전계 집중도를 보이는 것으로 분석된다.In the case of WTJBS, the Schottky junction has the weakest electric field concentration due to the larger field spreading effect compared to JBS and TJBS, and the lowest electric field concentration is obtained.

도 19는 SBD, JBS, TJBS, 및 WTJBS의 온 상태에서의 전기적 특성을 그래프로 도시한 것이다.FIG. 19 is a graph showing electrical characteristics of the SBD, JBS, TJBS, and WTJBS in an on state.

도 20은 SBD, JBS, TJBS, 및 WTJBS의 오프 상태에서의 전기적 특성을 그래프로 도시한 것이다.Fig. 20 is a graph showing electrical characteristics of SBD, JBS, TJBS, and WTJBS in an off state.

*도 19 및 20은 동일한 셀 크기로 제조된 SBD, JBS, TJBS, 및 WTJBS의 특성을 비교한 것이다.Figures 19 and 20 compare the characteristics of SBD, JBS, TJBS, and WTJBS fabricated in the same cell size.

도 19를 참조하면, On 상태시 정션 패턴이 없는 SBD가 전류밀도가 가장 높고 정션 패턴을 가진 소자 중에서는 WTJBS가 JBS나 TJBS 대비 Current Density가 높은 것을 알 수 있다.Referring to FIG. 19, it can be seen that the SBD having no junction pattern in the ON state has the highest current density and the WTJBS has higher current density than the JBS or TJBS among the devices having the junction pattern.

또한, 도 20을 참조하면, Off 상태에서는 WTJBS가 Leakage Current가 낮음을 알 수 있다.Referring to FIG. 20, it can be seen that in the Off state, the leakage current is low in the WTJBS.

도 19 및 20을 참조하면, SBD의 경우 On-상태시 가장 높은 Current Density특성을 나타내고 있으나, Off 상태의 경우에도 가장 높은 Leakage Current를 나타낸다. 이는 전류밀도 특성과 누설전류를 서로 Tread-off 관계 특성을 가지고 있음을 알 수 있다.Referring to FIGS. 19 and 20, the SBD exhibits the highest current density characteristic in the On-state, but exhibits the highest Leakage Current even in the Off state. It can be seen that the current density characteristics and the leakage current have a tread-off relationship characteristic with each other.

따라서 본 발명의 일 실시 예에 따른 WTJBS 구조는 도 2의 TJBD, 도 1의 JBD 구조에 비하여 P+ 정션 패턴에 의한 누설전류를 유지하면서, 온 상태의 전류 밀도 특성을 최적으로 높일 수 있는 효과를 가진다.Therefore, the WTJBS structure according to an embodiment of the present invention can optimize the current density characteristic of the ON state while maintaining the leakage current due to the P + junction pattern as compared with the TJBD structure of FIG. 2 and the JBD structure of FIG. I have.

즉, 본 발명의 일 실시 예에 따른 WTJBS 구조는 누설전류 특성이 우수하면서 전류밀도가 향상된 쇼트키 다이오드를 구현할 수 있는 효과를 가진다.That is, the WTJBS structure according to an embodiment of the present invention has an effect of realizing a Schottky diode having excellent leakage current characteristics and improved current density.

본 발명의 일 실시 예에서는 제1형 반도체를 N형 반도체, 제2형 반도체를 P형 반도체로 정의하여 설명되었으나, 제2형 반도체를 N형 반도체, 제1형 반도체를 P형 반도체로 적용하여도 동일한 효과를 가지므로 서로 바꾸어서 적용될 수 있다.Although the first type semiconductor is defined as an N type semiconductor and the second type semiconductor is defined as a P type semiconductor in the embodiment of the present invention, the second type semiconductor may be an N type semiconductor and the first type semiconductor may be a P type semiconductor Can have the same effect and can be applied mutually.

즉, 상기 N형과 P형 반도체를 서로 바꾸어서 적용하는 것은 균등범위에 속하는 기술이다.That is, applying the above-mentioned N-type and P-type semiconductors to each other is applied to an equivalent range.

10: Junction Barrier Schottky Diode
11, 21, 31, 310: 쇼트키 금속 단자층
12, 22, 32, 320: P+정션(junction) 패턴
14, 24, 34,340: N+ 기판
15, 25, 35: 애노드 전극
18, 28, 38, 380: N- 에피택셜층
21-1, 31-1: 플래너형 쇼트키 금속
21-2, 31-2: 트랜치형 쇼트키 금속
321: 산화막 마스크 패턴
350: 트랜치
351: 하드마스크10: Junction Barrier Schottky Diode
11, 21, 31, 310: Schottky metal terminal layer
12, 22, 32, 320: P + junction pattern
14, 24, 34, 340: N + substrate
15, 25, 35: anode electrode
18, 28, 38, 380: N - epitaxial layer
21-1 and 31-1: planar type Schottky metal
21-2 and 31-2: a trench type Schottky metal
321: oxide film mask pattern
350: trench
351: Hard mask

Claims (1)

SiC N+형 기판 위에 형성된 SiC N- 에피택셜층;
상기 SiC N- 에피택셜층의 상단부에 일정간격으로 플래너형 쇼트키 금속 패턴층과 하부로 오목한 트랜치형 쇼트키 금속 패턴층이 교대로 형성되는 쇼트키 금속층;
상기 트랜치형 쇼트키 금속 패턴층 하부에서 상기 SiC N- 에피택셜층으로 침투되어 형성되는 P+ 정션 패턴; 및
상기 SiC N+ 형 기판 하부에 형성되는 캐소드 전극; 을 포함하되,
상기 P+ 정션 패턴의 너비는 상기 트랜치형 쇼트키 금속 패턴층의 너비보다 좁게 형성되고, 상기 트랜치형 쇼트키 금속 패턴층의 측벽에는 상기 P+ 정션 패턴이 형성되지 않는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드SiC N - epitaxial layer formed on SiC N + type substrate;
A Schottky metal layer in which a planar Schottky metal pattern layer and a concave trench-shaped Schottky metal pattern layer are alternately formed at regular intervals on the upper end of the SiC N - epitaxial layer;
A P + junction pattern formed by penetrating into the SiC N- epitaxial layer under the trench-type Schottky metal pattern layer; And
A cathode electrode formed under the SiC N + type substrate; ≪ / RTI >
Wherein the width of the P + junction pattern is formed to be narrower than the width of the trench-type Schottky metal pattern layer, and the P + junction pattern is not formed on the sidewall of the trench-type Schottky metal pattern layer. Type Junction Barrier Schottky Diode
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