KR20180017173A - 상호 양자 로직(rql) 회로 시뮬레이션 시스템 - Google Patents
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Abstract
일례는 RQL 회로 시뮬레이션 시스템을 포함한다. 시스템은 적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트를 포함하는 RQL 회로 설계를 설계하기 위한 사용자 입력들을 용이하게 하는 회로 설계 툴을 포함한다. 시스템은 또한, 적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트가 선택되는 미리 결정된 RQL 회로 설계 컴포넌트들을 포함하는 RQL 회로 설계 및 RQL 컴포넌트 라이브러리를 저장하는 메모리 시스템을 포함한다. 미리 결정된 RQL 회로 설계 컴포넌트들 각각은 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나의 성능과 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 포함한다. 시스템은 또한 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 RQL 회로 설계와 연관된 성능 메트릭들을 컴파일하고 성능 메트릭들에 기초하여 RQL 회로 설계를 시뮬레이션하도록 구성된 회로 시뮬레이터를 포함한다.
Description
본 출원은, 2015년 7월 14일에 출원된 미국 특허 출원 제14/799172호의 우선권을 주장하며, 상기 출원은 그 전체가 본원에 통합된다.
본 개시는 일반적으로 양자 및 전통적인 회로 시스템들에 관한 것이고, 특히 상호 양자 로직(RQL) 회로 시뮬레이션 시스템에 관한 것이다.
회로 시뮬레이션은 전자 회로들이 시뮬레이션된 방식으로 설계되고 전자 회로들의 동작 특성들에 대한 시뮬레이션 환경에서 테스트되는 방식이다. 회로 시뮬레이션을 구현하는 것은, 회로 거동을 테스트하는 훨씬 비용 효과적이고 효율적인 방식 및 그에 따라 회로 설계 파라미터들을 최적화하는 것을 제공할 수 있다. 통상적인 시뮬레이션 회로는 예를 들어, 상보적 금속 산화물 반도체(CMOS) 회로들의 동작에 대한 로직 테스트를 제공하는 CMOS 회로들일 수 있다. CMOS 회로들에서, 회로의 로직 성공 및/또는 회로와 연관된 타이밍 특성들을 검증하기 위해 조합적 및 순차적 컴포넌트 빌딩 블록들이 회로 시뮬레이션에 포함될 수 있다. 그러나, 초전도 회로 시스템들과 같은 다른 타입들의 회로가 더 보편화되고 있고 완전히 상이한 동작 특성들을 가질 수 있다. 상호 양자 로직(RQL) 회로들과 같은 초전도 회로 시스템들은 CMOS 회로들과 동일한 조합적 및 순차적 분류들로 동작하지 않고, 따라서 동일한 방식으로 시뮬레이션될 수 없다.
일례는 RQL 회로 시뮬레이션 시스템을 포함한다. 시스템은 적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트를 포함하는 RQL 회로 설계를 설계하기 위한 사용자 입력들을 용이하게 하는 회로 설계 툴을 포함한다. 시스템은 또한, 적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트가 선택되는 미리 결정된 RQL 회로 설계 컴포넌트들을 포함하는 RQL 회로 설계 및 RQL 컴포넌트 라이브러리를 저장하는 메모리 시스템을 포함한다. 미리 결정된 RQL 회로 설계 컴포넌트들 각각은 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나의 성능과 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 포함한다. 시스템은 또한 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 RQL 회로 설계와 연관된 성능 메트릭들을 컴파일하고 성능 메트릭들에 기초하여 RQL 회로 설계를 시뮬레이션하도록 구성된 회로 시뮬레이터를 포함한다.
본 발명의 다른 실시예는 RQL 회로 설계를 시뮬레이션하는 방법을 포함한다. 방법은 복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 설계하기 위한 회로 설계 툴을 통해 사용자 입력들을 용이하게 하는 단계 및 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 각각과 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 계산하는 단계를 포함한다. 방법은 또한, 미리 결정된 RQL 회로 설계 컴포넌트들 및 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 RQL 컴포넌트 라이브러리에 저장하는 단계, 및 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 적어도 하나를 포함하는 RQL 회로 설계를 설계하기 위해 회로 설계 툴을 통한 사용자 입력들을 용이하게 하는 단계를 포함한다. 방법은, 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 RQL 회로 설계와 연관된 어그리게이트 성능 메트릭들을 컴파일하는 단계, 및 어그리게이트 성능 메트릭들에 기초하여 회로 시뮬레이터를 통해 RQL 회로 설계를 시뮬레이션하는 단계를 더 포함한다.
본 발명의 다른 실시예는 RQL 회로 시뮬레이션 시스템을 포함한다. 시스템은 적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트를 포함하는 RQL 회로 설계를 설계하기 위한 사용자 입력들을 용이하게 하도록 구성되는 회로 설계 툴을 포함한다. 시스템은 또한, 적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트가 선택되는 복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 포함하는 RQL 회로 설계 및 RQL 컴포넌트 라이브러리를 저장하도록 구성되는 메모리 시스템을 포함한다. 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 각각은 미리 결정된 RQL 컴포넌트 메트릭들을 포함한다. 미리 결정된 RQL 컴포넌트 메트릭들은 적어도 하나의 조세프슨 접합과 연관된 타이밍 데이터 및 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 단일 플럭스 양자(SFQ) 펄스들과 연관된 타이밍 거동을 포함한다. 시스템은 또한, RQL 회로 설계를 평가하고, 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나의 각각의 개별적인 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 RQL 회로 설계와 연관된 어그리게이트 성능 메트릭들을 컴파일하기 위해 RQL 컴포넌트 라이브러리에 액세스하도록 구성된 성능 메트릭 컴파일러를 포함하는 회로 시뮬레이터를 포함한다. 회로 시뮬레이터는 또한 어그리게이트 성능 메트릭들에 기초하여 RQL 회로 설계를 시뮬레이션하도록 구성된 프로세서를 포함한다.
도 1은 RQL 회로 시뮬레이션 시스템의 예를 예시한다.
도 2는 RQL 컴포넌트 라이브러리의 예를 예시한다.
도 3은 RQL 컴포넌트 메트릭 파일의 예를 예시한다.
도 4는 RQL 회로 시뮬레이션 시스템의 다른 예를 예시한다.
도 5는 RQL 회로를 시뮬레이션하기 위한 방법의 예를 예시한다.
도 2는 RQL 컴포넌트 라이브러리의 예를 예시한다.
도 3은 RQL 컴포넌트 메트릭 파일의 예를 예시한다.
도 4는 RQL 회로 시뮬레이션 시스템의 다른 예를 예시한다.
도 5는 RQL 회로를 시뮬레이션하기 위한 방법의 예를 예시한다.
본 개시는 일반적으로 양자 및 전통적인 회로 시스템들에 관한 것이고, 특히 상호 양자 로직(RQL) 회로 시뮬레이션 시스템에 관한 것이다. RQL 회로 시뮬레이션 시스템은 RQL 회로 시뮬레이션 시스템에서 시뮬레이션될 수 있는 RQL 회로 설계를 설계하기 위한 사용자 입력들을 용이하게 하도록 구성되는 회로 설계 툴을 포함한다. RQL 회로 설계는 RQL 컴포넌트 라이브러리를 또한 저장할 수 있는 메모리 시스템에 저장될 수 있다. RQL 컴포넌트 라이브러리는, 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 각각 갖는 복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 저장할 수 있다. 미리 결정된 RQL 회로 설계 컴포넌트들은 회로 설계 툴을 통해 설계될 수 있고, 조세프슨 송신 라인들(JTL들) 및/또는 RQL 게이트들(예를 들어, 초전도 로직 게이트들)을 포함할 수 있다. 예를 들어, 미리 결정된 RQL 회로 설계 컴포넌트들은 RQL 컴포넌트 메트릭들의 계산을 위한 회로 시뮬레이터에 제공될 수 있다. 예를 들어, RQL 컴포넌트 메트릭들은 적어도 하나의 조세프슨 접합과 연관된 타이밍 데이터 및/또는 각각의 미리 결정된 RQL 회로 설계 컴포넌트들 각각과 연관된 단일 플럭스 양자(SFQ) 펄스들의 타이밍 거동을 포함할 수 있다.
RQL 회로 설계는 RQL 회로 설계의 동작 특성들의 시뮬레이션을 위해 회로 시뮬레이터에 의해 액세스될 수 있다. 회로 시뮬레이터는 RQL 회로 설계와 연관된 RQL 회로 설계 컴포넌트들을 결정하기 위해 RQL 회로 설계를 평가하도록 구성되는 성능 메트릭 컴파일러를 포함할 수 있고, RQL 회로 설계와 연관된 어그리게이트 성능 메트릭들을 컴파일하기 위해 RQL 컴포넌트 라이브러리로부터의 미리 결정된 RQL 회로 설계 컴포넌트들 각각에 액세스할 수 있다. 따라서, 회로 시뮬레이터는 예를 들어, RQL 회로 설계의 동작 거동 및/또는 로직 성공을 결정하기 위한 어그리게이션 성능 메트릭들에 기초하여 프로세서를 통해 RQL 회로 설계를 시뮬레이션할 수 있다. 회로 시뮬레이터는 시뮬레이션 결과들을 회로 설계 툴에 제공할 수 있어서, 회로 설계 툴은 RQL 회로 설계의 최적화를 피드백 방식으로 제공하기 위해 추가적인 사용자 입력들을 수신할 수 있다.
도 1은 상호 양자 로직(RQL) 회로 시뮬레이션 시스템(10)의 예를 예시한다. RQL 회로 시뮬레이션 시스템(10)은 상보적 금속 산화물 반도체(CMOS) 회로들, 상호 양자 로직(RQL) 회로들 또는 둘의 조합과 같은 회로들을 설계 및 시뮬레이션하기 위해 구현될 수 있다.
RQL 회로 시뮬레이션 시스템(10)은 회로 설계 툴(12), 메모리 시스템(14) 및 회로 시뮬레이터(16)를 포함한다. 회로 설계 툴(12)은 컴퓨터, 전용 워크스테이션, 인터넷 포털, 그래픽 사용자 인터페이스(GUI), 또는 임의의 다양한 다른 타입들의 사용자 인터페이스들과 같은 회로들을 설계하기 위해 사용자 입력들을 수신하기 위한 임의의 다양한 다른 타입들의 사용자 인터페이스들로서 구성될 수 있다. 예를 들어, 회로 설계 툴(12)은 거동 레지스터 전송 레벨(RTL) 코드, VHSIC 하드웨어 기술 언어(VHSIC) 코드 또는 Verilog 코드와 같은 CMOS 및/또는 RQL 회로들을 설계하도록 구성되는 회로 합성 툴(예를 들어, 상업적으로 입수가능함)로서 구성될 수 있다. 메모리 시스템(14)은 회로 설계 툴(12)을 포함하는 연관된 컴퓨터 시스템에서와 같이 데이터를 저장하도록 구성된 메모리 디바이스 또는 다수의 메모리 디바이스들의 배열로서 구성될 수 있다. 회로 시뮬레이터(16)는 전통적인 컴퓨팅 회로 시스템들(예를 들어, CMOS 회로들) 및 양자 컴퓨팅 회로 시스템들(예를 들어, RQL 회로들)을 포함하는 것과 같이, 회로 설계 툴(12)을 통해 설계된 회로들을 시뮬레이션하도록 구성된다. 회로 시뮬레이터(16)는 예를 들어 프로세서(18)에 의해 실행되고 메모리 시스템(14)에 저장되는 소프트웨어 컴포넌트로서 구성될 수 있거나, 또는 주문형 집적 회로(ASIC) 또는 ASIC의 일부로서 구성될 수 있다. 일례로서, 회로 시뮬레이터(16)는 물리적 회로 시뮬레이션 엔진, 로직 회로 시뮬레이션 엔진, 또는 이들의 조합으로서 구성될 수 있다.
도 1의 예에서, 회로 설계 툴(12)은 메모리 시스템(14)에 저장된 RQL 회로 설계(20)를 설계하기 위한 사용자 입력들을 용이하게 하도록 구성될 수 있다. RQL 회로 설계(20)는 양자 컴퓨팅 컴포넌트들의 집합 및 양자 컴퓨팅 컴포넌트들이 상호작용할 수 있는 전통적인 컴퓨팅 컴포넌트들의 집합에 대응할 수 있다. 예를 들어, RQL 회로 설계(20)는 예를 들어, 단일 플럭스 양자(SFQ) 펄스들의 시퀀스에 기초하여 로직 연산들을 수행하도록 구성된 하나 이상의 RQL 게이트 회로들을 상호연결시키는 하나 이상의 조세프슨 송신 라인들(JTL)을 포함할 수 있다. 다른 예로서, 회로 설계 툴(12)은 더 큰 RQL 회로 설계(20) 및 그에 따른 더 큰 전체 회로의 부분을 구성할 수 있도록 RQL 회로 설계 컴포넌트를 설계하도록 구성될 수 있다. 본 명세서에 설명된 바와 같이, 용어 "RQL 회로 설계 컴포넌트"는, 더 큰 기능적 RQL 회로(예를 들어, RQL 회로 설계(20))가 더 큰 기능적 RQL 회로의 복합 기능을 제공하기 위해 함께 커플링된 복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 구성하도록 하는 더 큰 회로의 빌딩 블록인 회로 컴포넌트를 설명한다.
또한, 메모리 시스템(14)은 복수의 미리 결정된 RQL 회로 설계 컴포넌트들(24)을 저장하도록 구성된 RQL 컴포넌트 라이브러리(22)를 저장한다. 예를 들어, 미리 결정된 RQL 회로 설계 컴포넌트들(24)은 회로 설계 툴(12)을 통해 설계될 수 있고, RQL 컴포넌트 라이브러리(22)의 미리 결정된 RQL 회로 설계 컴포넌트들(24)의 조합에 기초하여 RQL 회로 설계(20)를 설계하기 위한 목적으로 RQL 컴포넌트 라이브러리(22)에 저장될 수 있다. RQL 컴포넌트 라이브러리(22)는 또한 미리 결정된 RQL 회로 설계 컴포넌트들(24)의 각각의 개별적인 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 저장하도록 구성된다. RQL 컴포넌트 메트릭들은 다양한 동작 조건들 하에서 미리 결정된 RQL 회로 설계 컴포넌트들(24) 각각과 연관된 타이밍 데이터 및 타이밍 거동과 같은 다양한 성능 데이터를 포함할 수 있다. 예를 들어, RQL 컴포넌트 메트릭들은 미리 결정된 RQL 회로 설계 컴포넌트들(24)과 연관된 적어도 하나의 조세프슨 접합과 연관된 성능 데이터, 포지티브 및 네거티브 SFQ 펄스들 둘 모두에 대한 거동 응답, 및/또는 RQL 회로 설계(20)와 연관된 바이어스(예를 들어, 바이어스 전류) 및 클럭 신호 중 적어도 하나의 진폭 범위와 연관된 코너 메트릭들을 포함할 수 있다. 따라서, RQL 컴포넌트 라이브러리(22)는 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 개별적인 하나의 성능과 관련된 정보를 개별적 방식으로 저장할 수 있다.
회로 시뮬레이터(16)는 프로세서(18) 및 성능 메트릭 컴파일러(26)를 포함한다. 프로세서(18)는 회로 시뮬레이터(16)에 특정한 프로세서일 수 있거나, 또는 RQL 회로 시뮬레이션 시스템(10)을 제어하는 프로세서일 수 있다. 성능 메트릭 컴파일러(26)는 회로 설계(예를 들어, RQL 회로 설계(20))에 대해 회로 시뮬레이터(예를 들어, 회로 시뮬레이터(16))로부터 제공되는 시뮬레이션 데이터의 포스트-프로세싱을 구현하도록 구성될 수 있다. 예를 들어, 성능 메트릭 컴파일러(26)는, 메모리 시스템(14)으로부터의 RQL 회로 설계(20)에 액세스할 뿐만 아니라 RQL 컴포넌트 라이브러리(22)로부터의 미리 결정된 RQL 회로 설계 컴포넌트들(24)에 액세스하고, RQL 회로 설계(20)와 연관된 미리 결정된 RQL 회로 설계 컴포넌트들(24) 중 각각의 개별적인 하나와 연관된 RQL 컴포넌트 메트릭들에 기초하여 RQL 회로 설계(20)와 연관된 성능 메트릭들을 컴파일하도록 구성된다. 예를 들어, 성능 메트릭 컴파일러(26)는 RQL 회로 설계(20)를 구성하는 미리 결정된 RQL 회로 설계 컴포넌트들(24)의 양 및 타입들을 식별하기 위해 RQL 회로 설계(20)를 평가하도록 구성될 수 있다. 따라서, 집합적으로 RQL 회로 설계(20)를 형성하는 미리 결정된 RQL 회로 설계 컴포넌트들(24)을 결정할 때, 성능 메트릭 컴파일러(26)는 각각의 미리 결정된 RQL 회로 설계 컴포넌트들(24) 각각과 연관된 RQL 컴포넌트 메트릭들에 액세스할 수 있다. 따라서, 성능 메트릭 컴파일러(26)는 RQL 회로 설계(20)를 형성하는 각각의 미리 결정된 RQL 회로 설계 컴포넌트들(24) 각각의 개별적인 성능 메트릭들에 대해 양 및 타입 둘 모두에서 기초하여 RQL 회로 설계(20)와 연관된 어그리게이트 성능 메트릭들을 컴파일할 수 있다. 대안적으로, 미리 결정된 RQL 회로 설계 컴포넌트들(24)은 RQL 회로 설계(20)의 생성 또는 저장에 응답하여 성능 메트릭 컴파일러(26)에 자동으로 통신될 수 있어서, 성능 메트릭 컴파일러(26)는, 어그리게이션 성능 메트릭들이 RQL 회로 설계(20)와 함께 메모리 시스템(14)에 저장될 수 있도록, RQL 회로 설계(20)와 연관된 어그리게이션 성능 메트릭들을 실질적으로 자동으로 컴파일할 수 있다.
RQL 회로 설계(20)의 어그리게이트 성능 메트릭들에 기초하여, 프로세서(18)는 RQL 회로 설계(20)를 시뮬레이션하도록 구성될 수 있다. RQL 회로 설계(20)의 시뮬레이션은, RQL 회로 설계(20)의 시뮬레이션이 RQL 회로 설계(20)의 동작 및 거동 특성들을 테스트할 수 있도록 어그리게이션 성능 메트릭들에 기초할 수 있다. 예를 들어, RQL 회로 설계(20)의 시뮬레이션은 RQL 회로 설계(20)의 성능을 테스트하기 위해 구현될 수 있고, 그리고/또는 예를 들어, RQL 회로 설계(20)의 설계 파라미터들 및/또는 주변 동작 파라미터들에 기초하여 RQL 회로 설계(20)의 동작과 연관된 로직 실패들을 표시할 수 있다. 도 1의 예에서, 시뮬레이션 결과들을 하나 이상의 개별적인 사용자들에게 유용한 포맷으로 제공하기 위해, 시뮬레이션의 시뮬레이션 결과들은 회로 시뮬레이터(16)로부터 회로 설계 툴(12)에 다시 통신될 수 있다. 그 결과, 사용자(들)는 RQL 회로 설계(20)를 최적화하기 위해, 피드백 방식으로 예를 들어, 실시간으로 RQL 회로 설계(20)를 수정하도록 RQL 회로 툴(12)을 구현할 수 있다. 따라서, 사용자(들)는 RQL 회로 설계(20)에 대한 변화들을 용이하게 하여 원하는 결과들을 도출하기 위해, RQL 회로 설계(20)에 대한 변화들의 영향들을 실질적으로 실시간으로 모니터링할 수 있다.
또한, 도 1의 예에서, 회로 시뮬레이터(16)는 또한 회로 메트릭 계산기(28)를 포함한다. 전술한 바와 같이, 회로 설계 툴(12)은, 회로 설계 툴(12)을 통해 설계된 RQL 회로 설계 컴포넌트(24)가 메모리 시스템(14)의 RQL 컴포넌트 라이브러리(22)에 저장될 수 있도록 RQL 회로 설계 컴포넌트(24)를 설계하도록 구성될 수 있다. 회로 메트릭 계산기(28)는 회로 설계 툴(12)을 통해 설계된 RQL 회로 설계 컴포넌트(24)와 연관된 RQL 컴포넌트 메트릭들을 계산하도록 구성될 수 있다. 예를 들어, 회로 설계 툴(12)은 RQL 회로 설계 컴포넌트(24)(예를 들어, JTL 회로 시스템 또는 RQL 게이트 회로 시스템)의 타입에 기초하여 설계된 RQL 회로 설계 컴포넌트(24)에 대한 테스트 파라미터들의 미리 결정된 세트를, 예를 들어, 회로 시뮬레이터(16)를 통해 제공하도록 구현될 수 있다. 따라서, 회로 메트릭 계산기(28)는 테스트 파라미터들의 미리 결정된 세트에 응답하여 RQL 회로 설계 컴포넌트(24)의 거동에 대해 RQL 회로 설계 컴포넌트(24)의 RQL 컴포넌트 메트릭들을 계산할 수 있다. 따라서, 회로 메트릭 계산기(28)는 각각의 RQL 회로 설계 컴포넌트(24)의 RQL 컴포넌트 메트릭들을 각각의 RQL 회로 설계 컴포넌트(24)와 함께 RQL 컴포넌트 라이브러리(22)에 저장할 수 있다. 결과적으로, 성능 메트릭 컴파일러(26)는 추후에, 각각의 미리 결정된 RQL 회로 설계 컴포넌트(24)의 각각의 RQL 컴포넌트 메트릭들을 결정하여 각각의 RQL 회로 설계 컴포넌트(24)를 포함하는 연관된 RQL 회로 설계(20)의 성능 메트릭들을 컴파일하기 위해 미리 결정된 RQL 회로 설계 컴포넌트(24)에 액세스할 수 있다.
도 2는 RQL 컴포넌트 라이브러리(50)의 예를 예시한다. RQL 컴포넌트 라이브러리(50)는 도 1의 예의 RQL 컴포넌트 라이브러리(22)에 대응할 수 있다. 따라서, 도 2의 예의 하기 설명에서는 도 1의 예가 참조될 것이다.
RQL 컴포넌트 라이브러리(50)는, (예를 들어, 도 1의 예의 미리 결정된 RQL 회로 설계 컴포넌트들(24)에 대응하는) RQL 컴포넌트 라이브러리(50)에 저장된 미리 결정된 RQL 회로 설계 컴포넌트들의 제1 서브세트를 형성하는 복수의 X개의 JTL 회로 컴포넌트들(52)을 포함하고, X는 양의 정수이다. JTL 회로 컴포넌트들(52)은 서로에 대해 각각 고유한 상이한 타입들의 JTL 회로들에 각각 대응할 수 있다. 예를 들어, JTL 회로 컴포넌트들(52)은 조세프슨 접합들, 조세프슨 접합들의 세트들을 포함하는 그 사이의 노드 접합들, 플럭스-셔틀들(flux-shuttles), 및/또는 주어진 RQL 회로(예를 들어, RQL 회로 설계(20))의 디바이스들(예를 들어, RQL 게이트 회로 디바이스들) 사이에서 포지티브 및/또는 네거티브 SFQ 펄스들을 전파하기 위한 조세프슨 접합들의 다양한 다른 조합들에 대응할 수 있다. JTL 회로 컴포넌트들(52) 각각은 각각의 JTL 회로 컴포넌트들(52)의 거동 및/또는 타이밍 특성들과 연관된 RQL 컴포넌트 메트릭들(54)의 세트를 포함한다. 예를 들어, 거동 및/또는 타이밍 특성들은, 각각의 JTL 회로 컴포넌트(52)와 연관된 적어도 하나의 조세프슨 접합과 연관된 성능 데이터, 포지티브 및 네거티브 SFQ 펄스들 둘 모두에 대한 거동 응답, 및/또는 각각의 JTL 회로 컴포넌트(52)가 동작할 수 있는 기초가 되는 바이어스(예를 들어, 바이어스 전류) 및 클럭 신호 중 적어도 하나의 진폭 범위와 연관된 코너 메트릭들에 대응할 수 있다.
RQL 컴포넌트 라이브러리(50)는, (예를 들어, 도 1의 예의 미리 결정된 RQL 회로 설계 컴포넌트들(24)에 대응하는) RQL 컴포넌트 라이브러리(50)에 저장된 미리 결정된 RQL 회로 설계 컴포넌트들의 제2 서브세트를 형성하는 복수의 Y개의 RQL 게이트 회로 컴포넌트들(56)을 포함하고, Y는 양의 정수이다. RQL 게이트 회로 컴포넌트들(56)은 서로에 대해 각각 고유한 상이한 타입들의 RQL 로직 게이트들 및/또는 디바이스들에 각각 대응할 수 있다. 예로서, RQL 게이트 회로 컴포넌트들(56)은 상이한 타입들의 가변 공진기들(예를 들어, 큐비트들), 초전도 양자 간섭 디바이스들(SQUID들), 조세프슨 접합들의 배열들 및/또는 주어진 RQL 회로(예를 들어, RQL 회로 설계(20))의 JTL들(예를 들어, JTL 회로 컴포넌트들(52))로부터 및 그에 제공되는 포지티브 및/또는 네거티브 SFQ 펄스들에 기초하여 로직 동작들을 수행하기 위한 회로 디바이스들의 다양한 다른 조합들에 대응할 수 있다. RQL 게이트 회로 컴포넌트들(56) 각각은 각각의 RQL 게이트 회로 컴포넌트들(58)의 거동 및/또는 타이밍 특성들과 연관된 RQL 컴포넌트 메트릭들(58)의 세트를 포함한다. 예를 들어, 거동 및/또는 타이밍 특성들은, 각각의 RQL 게이트 회로 컴포넌트(52)와 연관된 적어도 하나의 조세프슨 접합과 연관된 성능 데이터, 포지티브 및 네거티브 SFQ 펄스들 둘 모두에 대한 거동 응답, 및/또는 각각의 RQL 게이트 회로 컴포넌트(52)가 동작할 수 있는 기초가 되는 바이어스 전류 및 클럭 신호 중 적어도 하나의 진폭 범위와 연관된 코너 메트릭들에 대응할 수 있다.
RQL 컴포넌트 메트릭들(54 및 58)은 예를 들어 각각의 JTL 회로 컴포넌트들(52) 및 RQL 게이트 회로 컴포넌트들(56)의 설계에 응답하여 컴포넌트 메트릭 계산기(28)에 의해 계산될 수 있다. 예로서, 주어진 JTL 회로 컴포넌트(52)는 회로 시뮬레이터(16)에 제공될 수 있다. 입력 JTL들로 지정된 JTL 회로 컴포넌트들(52)은 스위칭 접합을 시뮬레이션할 수 있는 전압 소스에 의해 생성된 조건화된 SFQ 펄스에 의해 구동될 수 있다. 출력 JTL들로 지정된 JTL 회로 컴포넌트들(52)은 적절한 션트 저항과 대략 동일한 저항기로 종단될 수 있다. JTL 회로 컴포넌트들(52)의 모든 조세프슨 접합들의 거동은 본 명세서에서 보다 상세히 설명되는 바와 같이 특정 세트의 정의된 메트릭들에 기초하여 모니터링 및 평가될 수 있다. 추가적으로, JTL 회로 컴포넌트들(52)은 JTL 회로 컴포넌트들(52)의 로직 성공 또는 실패를 결정하기 위해 미리 결정된 세트의 기준에 기초하여 테스트될 수 있다. 예로서, JTL 회로 컴포넌트들(52)은, SFQ 펄스가 클럭 신호에 기초한 극단적 입력 시간(예를 들어, 45°)과 같은 미리 결정된 수의 조세프슨 접합들을 통해 전파되는 테스트 환경에서 구현될 수 있고, 로직 실패가 있는지 여부를 결정하기 위해 모니터링될 수 있다. 또한, JTL 회로 컴포넌트들(52) 내의 조세프슨 접합들은 각각의 조세프슨 접합들에서 SFQ 펄스의 입력 시간들, 및 그에 따라 또한 주어진 JTL 회로 컴포넌트(52)에서 하나의 조세프슨 접합으로부터 다음 조세프슨 접합까지의 지연을 추출하도록 평가될 수 있다.
다른 예로, RQL 컴포넌트 메트릭들(58)을 계산하기 위해 주어진 RQL 게이트 회로 컴포넌트(56)가 마찬가지로 회로 시뮬레이터(16)에 제공될 수 있다. RQL 게이트 회로 컴포넌트(56)는 미리 결정된 JTL 회로들 또는 단일 입력 조세프슨 접합과 단일 출력 조세프슨 접합 사이에 배열될 수 있고, 회로 시뮬레이터(16)에 의해 제공되는 시뮬레이션 환경에서 바이어스 셀에 커플링될 수 있다. RQL 게이트 회로 컴포넌트(56)와 연관된 인덕턴스 값들은 (예를 들어, 바이어스 셀에 기초한) 각각의 바이어스 배열 및/또는 RQL 게이트 회로 컴포넌트(56)와 연관된 주어진 인덕터에 고유할 수 있는 변수들로 대체될 수 있고, 그 내부의 조세프슨 접합들과 연관된 임계 전류 밀도는 변수들로 변경될 수 있다. 따라서, 각각의 RQL 게이트 컴포넌트(56)와 연관된 RQL 컴포넌트 메트릭들을 계산하기 위해, RQL 게이트 회로 컴포넌트(56)의 거동은 시뮬레이션된 환경에서 테스트될 수 있다. 예를 들어, SFQ 펄스 지연(예를 들어, 포지티브 및 네거티브)은 RQL 게이트 회로 컴포넌트(56)의 출력에서 제1 조세프슨 접합의 스위칭에 대한 입력 조세프슨 접합의 스위칭 사이의 타이밍 차이에 기초하여 계산될 수 있다. 다른 예로, 클럭 신호의 위상에서 입력 시간이 실패할만큼 충분히 늦은 한편, (예를 들어, RQL 게이트 회로 컴포넌트(56)의 입력 및/또는 출력에서) 연관된 JTL들을 통한 각각의 SFQ 펄스들의 전파를 위한 일부 시간을 여전히 허용하도록, 클럭 신호 위상에 대해 대략 90°의 입력 시간을 제공하는 것에 기초하여 주어진 RQL 게이트 회로 컴포넌트(56)에 대한 통과/실패 분석이 수행될 수 있다.
추가적으로, JTL 회로 컴포넌트들(52) 및 RQL 게이트 회로 컴포넌트들(56) 둘 모두에 대해, 테스트 파라미터들에 대한 변화들과 연관된 코너 메트릭들이 계산될 수 있고 각각의 RQL 컴포넌트 메트릭들(54 및 58)의 일부로서 저장될 수 있도록, 테스트 파라미터들은 가변적으로 조정될 수 있다. 예를 들어, 회로 메트릭 계산기(28)는 예를 들어, AC 클럭 바이어스 전류 및/또는 DC 플럭스 바이어스 전류 및/또는 제조 파라미터들과 연관된 진폭들의 범위, 예를 들어, 글로벌 인덕턴스 및/또는 임계 전류 밀도와 같은 외부 팩터들과 연관된 진폭들의 범위에 걸쳐 스윕(sweep)하도록 구성될 수 있다. 예로서, 회로 메트릭 계산기(28)는 JTL 회로 컴포넌트들(52) 및/또는 RQL 게이트 회로 컴포넌트들(56)의 동작 거동을 결정하기 위해, 테스트 파라미터들 중 주어진 하나 이상을 파라미터들의 타겟 동작 값과 같은(그러나 이에 제한되는 것은 아님) 일정한 공칭 크기로 유지할 수 있다. 추가적으로, 코너 메트릭들은 각각의 JTL 회로 컴포넌트들(52) 및 RQL 게이트 회로 컴포넌트들(56)에 대해 로직 실패가 발생할 수 있는 테스트 파라미터들의 범위들을 포함할 수 있다. 따라서, 코너 메트릭 데이터는, 시뮬레이터 회로(16)가 코너 메트릭들에 추가적으로 기초하여 각각의 JTL 회로 컴포넌트들(52) 및 RQL 게이트 회로 컴포넌트들(56)을 포함하는 RQL 회로 설계(20)의 시뮬레이션을 용이하게 할 수 있도록, 각각의 RQL 컴포넌트 메트릭들(54 및 58)의 일부로서 포함될 수 있다.
도 3은 RQL 컴포넌트 메트릭 파일(100)의 예를 예시한다. RQL 컴포넌트 메트릭 파일(100)은 도 1의 예에서 RQL 컴포넌트 라이브러리(22)에 저장된 소프트웨어 파일에 대응할 수 있고, 각각의 미리 결정된 RQL 회로 설계 컴포넌트(24)의 거동 및/또는 타이밍 특성들을 설명하기 위해 미리 결정된 RQL 회로 설계 컴포넌트들(24) 중 각각의 하나와 연관될 수 있다. 예를 들어, RQL 컴포넌트 메트릭 파일(100)은 JTL 회로 컴포넌트들(52) 중 하나와 연관된 RQL 컴포넌트 메트릭들(54) 또는 RQL 게이트 회로 컴포넌트들(56) 중 하나와 연관된 RQL 컴포넌트 메트릭들(58)에 대응할 수 있다. 따라서, 도 3의 예의 하기 설명에서는 도 1 및 도 2의 예들이 참조될 것이다.
도 3의 예에서, RQL 컴포넌트 메트릭 파일(100)은 각각의 미리 결정된 RQL 회로 설계 컴포넌트에서의 하나 이상의 조세프슨 접합들의 위상 시프트에 대한 시간에 대응하는 접합 위상 타이밍 메트릭(102)을 포함한다. 예를 들어, 접합 위상 타이밍 메트릭(102)은 104에 예시된 0 내지 2π의 조세프슨 접합(들)의 상승 시간 및 106에 예시된 2π 내지 0의 조세프슨 접합(들)의 하강 시간을 포함할 수 있다. 접합 위상 타이밍 메트릭(102)은 또한 각각의 조세프슨 접합(들)의 위상 변화들과 연관된 상승 시간(104) 및/또는 하강 시간(106)에 테스트 파라미터들(예를 들어, 바이어스 전류 진폭 및/또는 클럭 신호 진폭)의 변동들의 효과를 포함할 수 있는 코너 메트릭들(108)을 포함한다.
RQL 컴포넌트 메트릭 파일(100)은 또한, 예를 들어, SFQ 펄스에 응답하는 위상 오버슈트의 시간 및 크기에 대응하는 각각의 미리 결정된 RQL 회로 설계 컴포넌트에서 하나 이상의 조세프슨 접합부들에 의해 나타나는 오버슈트의 특성들에 대응하는 접합 오버슈트 메트릭(110)을 포함한다. 예를 들어, 접합 오버슈트 메트릭(110)은 112에 예시된 포지티브 SFQ 펄스와 연관된 오버슈트 특성들 및 114에서 예시된 네거티브 SFQ 펄스와 연관된 오버슈트 특성들을 포함할 수 있다. 접합 오버슈트 메트릭(110)은 또한 포지티브 및 네거티브 SFQ 펄스들에 응답하여 각각의 조세프슨 접합(들)의 오버슈트 특성들에 대한 테스트 파라미터들(예를 들어, 바이어스 전류 진폭 및/또는 클럭 신호 진폭)의 변동들의 효과를 포함할 수 있는 코너 메트릭들(116)을 포함한다.
RQL 컴포넌트 메트릭 파일(100)은 또한 각각의 미리 결정된 RQL 회로 설계 컴포넌트(예를 들어, RQL 게이트 회로 컴포넌트)의 별개의 각각의 입력들에서 포지티브 및 네거티브 SFQ 펄스들 사이의 게이트 지연 대칭에 대응하는 지연 대칭 메트릭(118)을 포함한다. 예를 들어, 지연 대칭 메트릭(118)은 120에 예시된 각각의 입력들에서 포지티브 SFQ 펄스들의 수신과 연관된 허용가능한 지연 시간 및 122에 예시된 각각의 입력들에서 네거티브 SFQ 펄스들의 수신과 연관된 허용가능한 지연 시간을 포함할 수 있다. 따라서, 지연 대칭 메트릭(118)은 미리 결정된 RQL 회로 설계 컴포넌트의 허용가능한 동작을 위해 포지티브 및 네거티브 SFQ 펄스들(120 및 122)의 지연 시간들의 범위들을 정의할 수 있고, 마찬가지로, 또한 미리 결정된 RQL 회로 설계 컴포넌트의 로직 실패를 초래할 수 있는 허용불가능한 지연 대칭 시간들을 정의할 수 있다. 지연 대칭 메트릭(118)은 또한 포지티브 및 네거티브 SFQ 펄스들과 연관된 게이트 지연 대칭 시간들에 대한 테스트 파라미터들(예를 들어, 바이어스 전류 진폭 및/또는 클럭 신호 진폭)의 변동들의 효과를 포함할 수 있는 코너 메트릭들(120)을 포함한다.
RQL 컴포넌트 메트릭 파일(100)은 또한 미리 결정된 RQL 회로 설계 컴포넌트를 통한(예를 들어, 각각의 JTL 회로 컴포넌트(52) 및/또는 각각의 RQL 게이트 회로 컴포넌트들(56)를 통한) SFQ 펄스들의 총 지연에 대응하는 총 지연 메트릭(124)을 포함한다. 예를 들어, 총 지연 메트릭(124)은 126에 예시된 각각의 미리 결정된 RQL 회로 설계 컴포넌트를 통한 포지티브 SFQ 펄스의 전파와 연관된 총 지연 시간, 및 128에 예시된 각각의 미리 결정된 RQL 회로 설계 컴포넌트를 통한 네거티브 SFQ 펄스의 전파와 연관된 총 지연 시간을 포함할 수 있다. 총 지연 메트릭(124)은 또한 포지티브 SFQ 펄스들(126) 및 네거티브 SFQ 펄스들(128)과 연관된 총 지연 시간들에 대한 테스트 파라미터들(예를 들어, 바이어스 전류 진폭 및/또는 클럭 신호 진폭)의 변동들의 효과를 포함할 수 있는 코너 메트릭들(130)을 포함한다.
RQL 컴포넌트 메트릭 파일(100)은 또한 포지티브 및 네거티브 SFQ 펄스들 사이의 게이트 지연 대칭에 대응하는 지연 대칭 메트릭(132)을 포함한다. 따라서, 지연 대칭 메트릭(132)은 각각의 포지티브 및 네거티브 SFQ 펄스들이 제공되는 것, 및 그에 따라 마찬가지로 또한 미리 결정된 RQL 회로 설계 컴포넌트의 로직 실패를 초래할 수 있는 허용불가능한 지연 시간들을 정의하는 것 사이의 지연에 기초하여 미리 결정된 RQL 회로 설계 컴포넌트의 허용가능한 동작에 대한 시간들의 범위와 연관된 데이터를 포함할 수 있다. 지연 대칭 메트릭(132)은 또한 포지티브 및 네거티브 SFQ 펄스들과 연관된 게이트 지연 시간들에 대한 테스트 파라미터들(예를 들어, 바이어스 전류 진폭 및/또는 클럭 신호 진폭)의 변동들의 효과를 포함할 수 있는 코너 메트릭들(134)을 포함한다.
RQL 컴포넌트 메트릭 파일(100)은 도 3의 예로 제한되지 않음을 이해해야 한다. 예로서, RQL 컴포넌트 메트릭 파일(100)은 포지티브 및/또는 네거티브 SFQ 펄스들에 대한 조세프슨 접합들 및 타이밍 거동과 연관된 더 많거나 더 적은 메트릭들을 포함할 수 있다. 따라서, RQL 컴포넌트 메트릭 파일(100)은, 연관된 RQL 회로 설계(20)의 어그리게이트 성능 메트릭들을 결정하기 위해 메트릭들의 세트가 컴파일될 수 있도록, 각각의 미리 결정된 RQL 회로 설계 컴포넌트의 타이밍 거동을 정의할 수 있는 메트릭들의 세트의 단지 일례로서 제공된다.
도 4는 RQL 회로 시뮬레이션 시스템(150)의 다른 예를 예시한다. RQL 회로 시뮬레이션 시스템(150)은 도 1의 예의 RQL 회로 시뮬레이션 시스템(10)의 일부에 대응할 수 있다. 도 4의 예에서, 회로 설계 툴(예를 들어, 회로 설계 툴(12))은 예를 들어, 메모리 시스템(예를 들어, 메모리 시스템(14))에 저장될 수 있는 RQL 회로 설계(152)를 설계하기 위한 사용자 입력들을 용이하게 하도록 구성될 수 있다. RQL 회로 설계(152)는 양자 컴퓨팅 컴포넌트들의 집합 및 양자 컴퓨팅 컴포넌트들이 상호작용할 수 있는 전통적인 컴퓨팅 컴포넌트들의 집합에 대응할 수 있다. 도 4의 예에서, RQL 회로 설계(152)는 예를 들어, 도 1의 예에서 미리 결정된 RQL 회로 설계 컴포넌트들(24)에 대응하는(예를 들어, 도 2의 예에서는 각각 JTL 회로 컴포넌트들(52) 및 RQL 게이트 회로 컴포넌트들(56)에 대응하는) 하나 이상의 JTL 회로 컴포넌트들(154) 및 하나 이상의 RQL 게이트 회로 컴포넌트들(156)을 포함한다.
RQL 회로 시뮬레이션 시스템(150)은 예를 들어, 도 1의 예의 회로 시뮬레이터(16)를 통해 RQL 회로 설계(152)의 동작을 시뮬레이션하도록 구성될 수 있다. 예로서, JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156)는 메모리 시스템(158)의 RQL 컴포넌트 라이브러리의 각각의 미리 결정된 RQL 회로 설계 컴포넌트들로서 저장될 수 있다. 따라서, 각각의 회로 설계 툴은 JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156)를 포함하여, 그 안에 저장된 각각의 미리 결정된 RQL 회로 설계 컴포넌트들에 기초하여 RQL 회로 설계(152)를 선택적으로 설계하도록 구현될 수 있다. 전술한 것과 유사하게, JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156) 각각은 메모리 시스템(158)에 저장된 연관된 각각의 RQL 컴포넌트 메트릭 파일을 가질 수 있다. 예로서, JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156) 각각과 연관되는 각각의 연관된 RQL 컴포넌트 메트릭 파일들은 도 3의 예의 RQL 컴포넌트 메트릭 파일(100)과 실질적으로 유사하게 배열될 수 있다. 따라서, RQL 컴포넌트 메트릭 파일들은 다양한 동작 조건들 하에서 RQL 회로 설계(152) 내의 JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156) 각각과 연관된 타이밍 데이터 및 타이밍 거동과 같은 다양한 성능 데이터를 각각 포함할 수 있다.
RQL 회로 시뮬레이션 시스템(150)은 또한 프로세서(160) 및 성능 메트릭 컴파일러(162)를 포함한다. 도 4의 예에서, 시뮬레이션의 개시에 응답하여 또는 (예를 들어, 회로 설계 툴(12)을 통한) RQL 회로 설계(152) 동안, 성능 메트릭 컴파일러(162)는 JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156)의 각각의 개별적인 하나와 연관된 RQL 컴포넌트 메트릭들에 기초하여 RQL 회로 설계(152)와 연관된 성능 메트릭들을 컴파일하기 위해, 메모리 시스템(158)의 RQL 컴포넌트 라이브러리로부터 JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156) 각각에 액세스하도록 구성된다. 예를 들어, 성능 메트릭 컴파일러(162)는 RQL 회로 설계(152)를 구성하는 JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156) 각각의 양 및 타입들을 식별하기 위해 RQL 회로 설계(152)를 평가하도록 구성될 수 있다. 따라서, 성능 메트릭 컴파일러(162)는 JTL 회로 컴포넌트(들)(154) 및 RQL 게이트 회로 컴포넌트(들)(156) 각각의 개별적인 성능 메트릭들에 기초하여 RQL 회로 설계(152)와 연관된 어그리게이트 성능 메트릭들을 컴파일할 수 있다. 도 4의 예에서, 어그리게이트 성능 메트릭들은 신호 TM_DT로서 프로세서(160)에 제공되어, 프로세서(160)는 RQL 회로 설계(152)의 어그리게이트 성능 메트릭들에 기초하여 RQL 회로 설계(152)를 시뮬레이션할 수 있다.
따라서, RQL 회로 설계(152)는 RQL 회로 설계(152)의 동작 및 거동 특성들을 테스트하기 위한 어그리게이션 성능 메트릭들에 기초하여 시뮬레이션될 수 있다. 예를 들어, RQL 회로 설계(152)의 시뮬레이션은 RQL 회로 설계(152)의 성능을 테스트하기 위해 구현될 수 있고, 그리고/또는 예를 들어, RQL 회로 설계(152)의 설계 파라미터들 및/또는 주변 동작 파라미터들에 기초하여 RQL 회로 설계(152)의 동작과 연관된 로직 실패들을 표시할 수 있다. 도 4의 예에서, 시뮬레이션 결과들을 하나 이상의 개별적인 사용자들에게 유용한 포맷으로 제공하기 위해, 시뮬레이션의 시뮬레이션 결과들은 회로 시뮬레이터(156)로부터 각각의 회로 설계 툴에 다시 통신될 수 있다. 그 결과, 사용자(들)는 RQL 회로 설계(152)를 최적화하기 위해, 피드백 방식으로 예를 들어, 실시간으로 RQL 회로 설계(152)를 수정하도록 RQL 회로 툴을 구현할 수 있다. 따라서, 사용자(들)는 RQL 회로 설계(152)에 대한 변화들을 용이하게 하여 원하는 결과들을 도출하기 위해, RQL 회로 설계(152)에 대한 변화들의 영향들을 실질적으로 실시간으로 모니터링할 수 있다.
앞서 설명된 전술된 구조적 및 기능적 특징들의 관점에서, 본 발명의 다양한 양상들에 따른 방법은 도 5을 참조하여 더 양호하게 인식될 것이다. 설명의 단순화를 위해, 도 5의 방법은 직렬적으로 실행되는 것으로 도시 및 설명되지만, 본 발명에 따르면 일부 양상들은 상이한 순서로 발생할 수 있고 그리고/또는 본원에 도시 및 설명된 것과는 다른 양상들과 동시에 발생할 수 있기 때문에, 본 발명이 예시된 순서에 의해 제한되는 것은 아님을 이해하고 인식해야 한다. 아울러, 본 발명의 양상에 따른 방법을 구현하기 위해 모든 예시된 특징들이 요구되는 것은 아닐 수 있다.
도 5는 RQL 회로 설계(예를 들어, RQL 회로 설계(20))를 시뮬레이션하기 위한 방법(200)의 예를 예시한다. 202에서, 복수의 미리 결정된 RQL 회로 설계 컴포넌트들(예를 들어, 미리 결정된 RQL 회로 설계 컴포넌트들(24))을 설계하기 위한 회로 설계 툴(예를 들어, 회로 설계 툴(12))을 통해 사용자 입력들이 용이하게 된다. 204에서, 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 각각과 연관된 (예를 들어, RQL 컴포넌트 메트릭 파일(100)에 저장된) 미리 결정된 RQL 컴포넌트 메트릭들이 계산된다. 206에서, 미리 결정된 RQL 회로 설계 컴포넌트들 및 연관된 미리 결정된 RQL 컴포넌트 메트릭들은 RQL 컴포넌트 라이브러리(예를 들어, RQL 컴포넌트 라이브러리(22))에 저장된다. 208에서, 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 적어도 하나를 포함하는 RQL 회로 설계를 설계하기 위한 회로 설계 툴을 통해 사용자 입력들이 용이하게 된다. 단계(210)에서, RQL 회로 설계와 연관된 어그리게이트 성능 메트릭들(예를 들어, 어그리게이트 성능 메트릭들 TM_DT)은 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 (예를 들어, 성능 메트릭 컴파일러(26)를 통해) 컴파일된다. 212에서, RQL 회로 설계는 어그리게이트 성능 메트릭들에 기초하여 회로 시뮬레이터(예를 들어, 회로 시뮬레이터(16))를 통해 시뮬레이션된다.
전술한 구조적 및 기능적 설명의 관점에서, 당업자들은 본원에 개시된 시스템들 및 방법들의 부분들이 방법, 데이터 프로세싱 시스템, 또는 컴퓨터 프로그램 제품, 예를 들어 비일시적 컴퓨터 판독가능 매체로서 구현될 수 있음을 인식할 것이다. 따라서, 본원에 개시된 접근법의 이러한 부분들은 완전히 하드웨어의 실시예, (예를 들어, 비일시적 머신 판독가능 매체에서의) 완전히 소프트웨어의 실시예, 또는 소프트웨어와 하드웨어를 결합한 실시예의 형태를 취할 수 있다. 또한, 본원에 개시된 시스템들 및 방법들의 부분들은 매체 상에 컴퓨터 판독가능 프로그램 코드를 갖는 컴퓨터 사용가능 저장 매체 상의 컴퓨터 프로그램 제품일 수 있다. 정적 및 동적 저장 디바이스들, 하드 디스크들, 광학 저장 디바이스들 및 자기 저장 디바이스들을 포함하지만 이에 제한되는 것은 아닌 임의의 적절한 컴퓨터 판독가능 매체가 활용될 수 있다.
또한, 방법들, 시스템들 및 컴퓨터 프로그램 제품들의 블록도들을 참조하여 특정 실시예들이 본원에 설명되었다. 예시들의 블록들 및 예시들에서 블록들의 조합들은 컴퓨터 실행가능 명령들에 의해 구현될 수 있음을 이해할 것이다. 이러한 컴퓨터 실행가능 명령들은 머신을 생성하기 위해 범용 컴퓨터, 특수 목적 컴퓨터 또는 다른 프로그래머블 데이터 프로세싱 장치(또는 디바이스들 및 회로들의 조합)의 하나 이상의 프로세서들에 제공될 수 있어, 하나 이상의 프로세서들을 통해 실행되는 명령들은 블록 또는 블록들에서 특정된 기능들을 구현한다.
컴퓨터 또는 다른 프로그래머블 데이터 프로세싱 장치가 특정 방식으로 기능하도록 지시할 수 있는 이러한 컴퓨터 실행가능 명령들이 또한 저장될 수 있어서, 컴퓨터 판독가능 메모리에 저장된 명령들은 흐름도 블록 또는 블록들에 특정된 기능을 구현하는 명령들을 포함하는 제조 물품을 도출할 수 있다. 컴퓨터 프로그램 명령들은 또한 컴퓨터 또는 다른 프로그래머블 데이터 프로세싱 장치 상에 로딩되어 일련의 동작 단계들이 컴퓨터 또는 다른 프로그래머블 장치 상에서 수행되게 하여, 컴퓨터 또는 다른 프로그래머블 장치 상에서 실행되는 명령들이 흐름도 블록 또는 블록들에 특정된 기능들을 구현하기 위한 단계들을 제공하도록 컴퓨터 구현 프로세스를 생성할 수 있다.
앞서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하기 위해, 컴포넌트들 또는 방법들의 모든 착안가능한 결합을 설명하는 것이 가능하지는 않지만, 본 기술분야의 당업자는, 본 발명의 많은 추가적인 결합들 및 치환들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들의 사상 및 범위 내에 속하는 모든 이러한 변경들, 변형들 및 변화들을 포함하는 것으로 의도된다.
Claims (20)
- 상호 양자 로직(RQL) 회로 시뮬레이션 시스템으로서,
적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트를 포함하는 RQL 회로 설계를 설계하기 위한 사용자 입력들을 용이하게 하도록 구성되는 회로 설계 툴;
적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트가 선택되는 복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 포함하는 RQL 회로 설계 및 RQL 컴포넌트 라이브러리를 저장하도록 구성되는 메모리 시스템 ― 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 각각은 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나의 성능과 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 포함함 ―; 및
상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 상기 RQL 회로 설계와 연관된 성능 메트릭들을 컴파일하고 상기 성능 메트릭들에 기초하여 상기 RQL 회로 설계를 시뮬레이션하도록 구성되는 회로 시뮬레이터를 포함하는,
시스템. - 제1항에 있어서,
상기 회로 설계 툴은 상기 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나를 설계하기 위한 상기 사용자 입력들을 용이하게 하도록 추가로 구성되고, 상기 회로 시뮬레이터는, 상기 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 상기 미리 결정된 RQL 컴포넌트 메트릭들을 계산하고, 상기 RQL 컴포넌트 라이브러리의 상기 미리 결정된 RQL 회로 설계 컴포넌트들 및 연관된 미리 결정된 RQL 컴포넌트 메트릭들 중 각각 하나를 저장하도록 구성되는 회로 메트릭 계산기를 포함하는,
시스템. - 제1항에 있어서,
상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들은 복수의 조세프슨 송신 라인(JTL) 회로 컴포넌트들 및 복수의 RQL 게이트 회로 컴포넌트들 중 적어도 하나를 포함하는,
시스템. - 제1항에 있어서,
상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 각각과 연관된 상기 미리 결정된 RQL 컴포넌트 메트릭들은 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 적어도 하나의 조세프슨 접합과 연관된 타이밍 데이터를 포함하는,
시스템. - 제4항에 있어서,
상기 복수의 RQL 게이트 회로 컴포넌트들 각각과 연관된 상기 미리 결정된 RQL 컴포넌트 메트릭들은, 상기 적어도 하나의 조세프슨 접합과 연관된 접합 위상 타이밍, 상기 적어도 하나의 조세프슨 접합과 연관된 접합 오버슈트, 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 단일 플럭스 양자(SFQ) 펄스들의 지연 대칭, 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 총 지연, 및 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 펄스 도달 지연 중 적어도 하나를 포함하는,
시스템. - 제1항에 있어서,
상기 복수의 RQL 게이트 회로 컴포넌트들 각각과 연관된 상기 미리 결정된 RQL 컴포넌트 메트릭들은 단일 플럭스 양자(SFQ) 펄스의 상승 시간 및 하강 시간과 연관된 별개의 타이밍 메트릭들 및 포지티브 및 네거티브 SFQ 펄스들과 연관된 별개의 타이밍 메트릭들 중 적어도 하나를 포함하는,
시스템. - 제1항에 있어서,
상기 복수의 RQL 게이트 회로 컴포넌트들 각각과 연관된 상기 미리 결정된 RQL 컴포넌트 메트릭들은 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 바이어스 전류 및 클럭 신호 중 적어도 하나의 진폭 범위와 연관된 코너 메트릭들을 포함하는,
시스템. - 제1항에 있어서,
상기 회로 시뮬레이터는,
상기 RQL 회로 설계를 평가하고, 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나의 각각의 개별적인 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 상기 RQL 회로 설계와 연관된 어그리게이트 성능 메트릭들을 컴파일하기 위해 상기 RQL 컴포넌트 라이브러리에 액세스하도록 구성되는 성능 메트릭 컴파일러; 및
상기 어그리게이트 성능 메트릭들에 기초하여 상기 RQL 회로 설계를 시뮬레이션하도록 구성되는 프로세서를 포함하는,
시스템. - 제8항에 있어서,
상기 프로세서는 상기 RQL 회로 설계를 피드백 방식으로 최적화하기 위해, 상기 사용자 입력들을 용이하게 하기 위한 상기 회로 설계 툴에, 시뮬레이션된 RQL 회로 설계와 연관된 시뮬레이션 결과들을 통신하도록 구성되는,
시스템. - 실행되는 경우 상호 양자 로직(RQL) 회로 설계를 시뮬레이션하기 위한 방법을 수행하도록 구성되는 명령들을 저장하도록 구성되는 비일시적 컴퓨터 판독가능 매체로서,
상기 방법은,
복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 설계하기 위한 회로 설계 툴을 통해 사용자 입력들을 용이하게 하는 단계;
상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 각각과 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 계산하는 단계;
상기 미리 결정된 RQL 회로 설계 컴포넌트들 및 연관된 미리 결정된 RQL 컴포넌트 메트릭들을 RQL 컴포넌트 라이브러리에 저장하는 단계;
상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 적어도 하나를 포함하는 상기 RQL 회로 설계를 설계하기 위해 상기 회로 설계 툴을 통한 사용자 입력들을 용이하게 하는 단계;
상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 상기 RQL 회로 설계와 연관된 어그리게이트 성능 메트릭들을 컴파일하는 단계; 및
상기 어그리게이트 성능 메트릭들에 기초하여 회로 시뮬레이터를 통해 상기 RQL 회로 설계를 시뮬레이션하는 단계를 포함하는,
비일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 설계하기 위한 상기 회로 설계 툴을 통해 상기 사용자 입력들을 용이하게 하는 단계는 복수의 조세프슨 송신 라인(JTL) 회로 컴포넌트들 및 복수의 RQL 게이트 회로 컴포넌트들 중 적어도 하나를 설계하기 위한 회로 설계 툴을 통해 상기 사용자 입력들을 용이하게 하는 단계를 포함하는,
비일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 미리 결정된 RQL 컴포넌트 메트릭들을 계산하는 단계는 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 적어도 하나의 조세프슨 접합과 연관된 타이밍 데이터를 계산하는 단계를 포함하는,
비일시적 컴퓨터 판독가능 매체. - 제12항에 있어서,
상기 미리 결정된 RQL 컴포넌트 메트릭들을 계산하는 단계는, 상기 적어도 하나의 조세프슨 접합과 연관된 접합 위상 타이밍, 상기 적어도 하나의 조세프슨 접합과 연관된 접합 오버슈트, 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 단일 플럭스 양자(SFQ) 펄스들의 지연 대칭, 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 총 지연, 및 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 펄스 도달 지연 중 적어도 하나를 계산하는 단계를 포함하는,
비일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 미리 결정된 RQL 컴포넌트 메트릭들을 계산하는 단계는, 단일 플럭스 양자(SFQ) 펄스의 상승 시간 및 하강 시간과 연관된 별개의 타이밍 메트릭들 및 포지티브 및 네거티브 SFQ 펄스들과 연관된 별개의 타이밍 메트릭들 중 적어도 하나를 계산하는 단계를 포함하는,
비일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 미리 결정된 RQL 컴포넌트 메트릭들을 계산하는 단계는 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 바이어스 전류 및 클럭 신호 중 적어도 하나의 진폭 범위와 연관된 코너 메트릭들을 계산하는 단계를 포함하는,
비일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 시뮬레이션된 RQL 회로 설계와 연관된 시뮬레이션 결과들을 상기 회로 설계 툴에 통신하는 단계; 및
상기 RQL 회로 설계를 피드백 방식으로 최적화하기 위해 상기 사용자 입력들을 용이하게 하는 단계를 더 포함하는,
비일시적 컴퓨터 판독가능 매체. - 상호 양자 로직(RQL) 회로 시뮬레이션 시스템으로서,
적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트를 포함하는 RQL 회로 설계를 설계하기 위한 사용자 입력들을 용이하게 하도록 구성되는 회로 설계 툴;
적어도 하나의 미리 결정된 RQL 회로 설계 컴포넌트가 선택되는 복수의 미리 결정된 RQL 회로 설계 컴포넌트들을 포함하는 RQL 회로 설계 및 RQL 컴포넌트 라이브러리를 저장하도록 구성되는 메모리 시스템 ― 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 각각은 미리 결정된 RQL 컴포넌트 메트릭들을 포함하고, 상기 미리 결정된 RQL 컴포넌트 메트릭들은 적어도 하나의 조세프슨 접합과 연관된 타이밍 데이터 및 상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 하나와 연관된 단일 플럭스 양자(SFQ) 펄스들과 연관된 타이밍 거동을 포함함 ―; 및
회로 시뮬레이터를 포함하고,
상기 회로 시뮬레이터는,
상기 RQL 회로 설계를 평가하고, 복수의 미리 결정된 RQL 회로 설계 컴포넌트들 중 각각의 적어도 하나의 각각의 개별적인 하나와 연관된 미리 결정된 RQL 컴포넌트 메트릭들에 기초하여 상기 RQL 회로 설계와 연관된 어그리게이트 성능 메트릭들을 컴파일하기 위해 상기 RQL 컴포넌트 라이브러리에 액세스하도록 구성되는 성능 메트릭 컴파일러; 및
상기 어그리게이트 성능 메트릭들에 기초하여 상기 RQL 회로 설계를 시뮬레이션하도록 구성되는 프로세서를 포함하는,
시스템. - 제17항에 있어서,
상기 회로 설계 툴은 상기 미리 결정된 RQL 회로 설계 컴포넌트들의 각각의 하나를 설계하기 위한 상기 사용자 입력들을 용이하게 하도록 추가로 구성되고, 상기 회로 시뮬레이터는, 상기 미리 결정된 RQL 회로 설계 컴포넌트들의 각각의 하나와 연관된 상기 미리 결정된 RQL 컴포넌트 메트릭들을 계산하고, 상기 RQL 컴포넌트 라이브러리의 상기 미리 결정된 RQL 회로 설계 컴포넌트들 및 연관된 미리 결정된 RQL 컴포넌트 메트릭들의 각각 하나를 저장하도록 구성되는 회로 메트릭 계산기를 포함하는,
시스템. - 제17항에 있어서,
상기 복수의 미리 결정된 RQL 회로 설계 컴포넌트들은 복수의 조세프슨 송신 라인(JTL) 회로 컴포넌트들 및 복수의 RQL 게이트 회로 컴포넌트들 중 적어도 하나를 포함하는,
시스템. - 제17항에 있어서,
상기 프로세서는 상기 RQL 회로 설계를 피드백 방식으로 최적화하기 위해, 상기 사용자 입력들을 용이하게 하기 위한 상기 회로 설계 툴에, 시뮬레이션된 RQL 회로 설계와 연관된 시뮬레이션 결과들을 통신하도록 구성되는,
시스템.
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| US10592814B2 (en) | 2017-12-01 | 2020-03-17 | International Business Machines Corporation | Automatic design flow from schematic to layout for superconducting multi-qubit systems |
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| US10796069B1 (en) | 2019-06-06 | 2020-10-06 | International Business Machines Corporation | Bump connection placement in quantum devices in a flip chip configuration |
| US10769344B1 (en) * | 2019-07-22 | 2020-09-08 | Microsoft Technology Licensing, Llc | Determining timing paths and reconciling topology in a superconducting circuit design |
| US11380835B2 (en) | 2019-07-22 | 2022-07-05 | Microsoft Technology Licensing, Llc | Determining critical timing paths in a superconducting circuit design |
| US11545288B2 (en) | 2020-04-15 | 2023-01-03 | Northrop Grumman Systems Corporation | Superconducting current control system |
| US11544614B2 (en) | 2020-06-05 | 2023-01-03 | International Business Machines Corporation | Sampling of an operator in a quantum system |
| CN112488317B (zh) * | 2020-11-27 | 2021-09-21 | 北京百度网讯科技有限公司 | 量子控制中的仿真方法、装置、经典计算机及存储介质 |
| US11757467B2 (en) | 2021-08-13 | 2023-09-12 | Northrop Grumman Systems Corporation | Circuits for converting SFQ-based RZ and NRZ signaling to bilevel voltage NRZ signaling |
| US11973497B1 (en) * | 2021-10-28 | 2024-04-30 | Synopsys, Inc. | Parameterized superconducting multi-row circuit |
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Non-Patent Citations (4)
| Title |
|---|
| "A single flux quantum standard logic cell library", PHYSICA C: Superconductivity Volumes 378-381 Part 2(pp. 1471-1474), October 2002* * |
| "Superconducting logic circuits operating with reciprocal magnetic flux quanta", University of Maryland, January 2011 * |
| "Towards 32-bit Energy-Efficient Superconductor RQL Processors: The Cell-Level Design and Analysis of Key Processing and On-Chip Storage Units", IEEE Vol.25 No.3(pp. 1-8), June 2015* * |
| "Ultra-low-power superconductor logic", JOURNAL OF APPLIED PHYSICS AMERICAN INSTITUTE OF PHYSICS vol.109 no.10(pp. ), May 2011 * |
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