JP6564928B2 - レシプロカル量子論理（ｒｑｌ）回路シミュレーションシステム - Google Patents

Description

この開示は、概して、量子および古典的回路システムに関し、具体的には、レシプロカル量子論理（ＲＱＬ）回路シミュレーションシステムに関する。

回路シミュレーションは、シミュレーション方式で電子回路を設計し、シミュレーション環境において電子回路の動作特性をテストする方式である。回路シミュレーションの具体化により、はるかに費用効果の高い効率的な回路挙動のテスト方法ひいては回路設計パラメータの最適化を提供することができる。典型的なシミュレーション回路は、ＣＭＯＳ回路の動作の論理テストを提供するためなどの相補型金属酸化膜半導体（ＣＭＯＳ）回路であり得る。ＣＭＯＳ回路では、回路の論理成功および／または回路と関連付けられたタイミング特性を検証するため、回路シミュレーションに組合せおよび順序コンポーネント構築ブロックを含めることができる。しかし、超電導回路システムなどの他のタイプの回路がより広く普及されるようになりつつあり、完全に異なる動作特性を有し得る。レシプロカル量子論理（ＲＱＬ）回路などの超電導回路システムは、ＣＭＯＳ回路と同じ組合せおよび順序分類では動作せず、従って、同じ方式でシミュレーションすることはできない。

一例は、ＲＱＬ回路シミュレーションシステムを含む。システムは、少なくとも１つの既定のＲＱＬ回路設計コンポーネントを含むＲＱＬ回路設計を設計するためにユーザ入力を可能にする回路設計ツールを含む。また、システムは、ＲＱＬ回路設計と、少なくとも１つの既定のＲＱＬ回路設計コンポーネントを選ぶ対象となる既定のＲＱＬ回路設計コンポーネントを含むＲＱＬコンポーネントライブラリとを格納するメモリシステムも含む。既定のＲＱＬ回路設計コンポーネントの各々は、既定のＲＱＬ回路設計コンポーネントのそれぞれの１つの性能と関連付けられた既定のＲＱＬコンポーネントメトリクスを含む。また、システムは、既定のＲＱＬ回路設計コンポーネントのそれぞれの少なくとも１つと関連付けられた既定のＲＱＬコンポーネントメトリクスに基づいてＲＱＬ回路設計と関連付けられた性能メトリクスを収集し、性能メトリクスに基づいてＲＱＬ回路設計をシミュレーションするように構成された回路シミュレータも含む。

本発明の別の実施形態は、ＲＱＬ回路設計をシミュレーションするための方法を含む。方法は、複数の既定のＲＱＬ回路設計コンポーネントを設計するために回路設計ツールを介してユーザ入力を可能にするステップと、複数の既定のＲＱＬ回路設計コンポーネントの各々と関連付けられた既定のＲＱＬコンポーネントメトリクスを計算するステップとを含む。また、方法は、既定のＲＱＬ回路設計コンポーネントおよび関連付けられた既定のＲＱＬコンポーネントメトリクスをＲＱＬコンポーネントライブラリに格納するステップや、複数の既定のＲＱＬ回路設計コンポーネントの少なくとも１つを含むＲＱＬ回路設計を設計するために回路設計ツールを介してユーザ入力を可能にするステップも含む。方法は、複数の既定のＲＱＬ回路設計コンポーネントのそれぞれの少なくとも１つと関連付けられた既定のＲＱＬコンポーネントメトリクスに基づいてＲＱＬ回路設計と関連付けられた総合性能メトリクスを収集するステップと、総合性能メトリクスに基づいて回路シミュレータを介してＲＱＬ回路設計をシミュレーションするステップとをさらに含む。

本発明の別の実施形態は、ＲＱＬ回路シミュレーションシステムを含む。システムは、少なくとも１つの既定のＲＱＬ回路設計コンポーネントを含むＲＱＬ回路設計を設計するためにユーザ入力を可能にするように構成された回路設計ツールを含む。また、システムは、ＲＱＬ回路設計と、少なくとも１つの既定のＲＱＬ回路設計コンポーネントを選ぶ対象となる複数の既定のＲＱＬ回路設計コンポーネントを含むＲＱＬコンポーネントライブラリとを格納するように構成されたメモリシステムも含む。複数の既定のＲＱＬ回路設計コンポーネントの各々は、既定のＲＱＬコンポーネントメトリクスを含む。既定のＲＱＬコンポーネントメトリクスは、複数の既定のＲＱＬ回路設計コンポーネントのそれぞれの１つと関連付けられた、少なくとも１つのジョセフソン接合と関連付けられたタイミングデータおよび単一磁束量子（ＳＦＱ）パルスと関連付けられたタイミング挙動を含む。また、システムは、ＲＱＬ回路設計を評価し、複数の既定のＲＱＬ回路設計コンポーネントのそれぞれの少なくとも１つの各個体と関連付けられた既定のＲＱＬコンポーネントメトリクスに基づいてＲＱＬ回路設計と関連付けられた総合性能メトリクスを収集するためにＲＱＬコンポーネントライブラリにアクセスするように構成された性能メトリクス収集部を含む回路シミュレータも含む。また、回路シミュレータは、総合性能メトリクスに基づいてＲＱＬ回路設計をシミュレーションするように構成されたプロセッサも含む。

ＲＱＬ回路シミュレーションシステムの例を示す。 ＲＱＬコンポーネントライブラリの例を示す。 ＲＱＬコンポーネントメトリクスファイルの例を示す。 ＲＱＬ回路シミュレーションシステムの別の例を示す。 ＲＱＬ回路をシミュレーションするための方法の例を示す。

この開示は、概して、量子および古典的回路システムに関し、具体的には、レシプロカル量子論理（Reciprocal Quantum Logic: ＲＱＬ）回路シミュレーションシステムに関する。ＲＱＬ回路シミュレーションシステムは、ＲＱＬ回路シミュレーションシステムでシミュレーションすることができるＲＱＬ回路設計（RQL circuit design）を設計するためにユーザ入力を可能にするように構成された回路設計ツールを含む。ＲＱＬ回路設計は、メモリシステムに格納することができ、メモリシステムは、ＲＱＬコンポーネントライブラリも格納することができる。ＲＱＬコンポーネントライブラリは、各々が既定のＲＱＬコンポーネントメトリクス（RQL component metrics）と関連付けられた複数の既定のＲＱＬ回路設計コンポーネントを格納することができる。既定のＲＱＬ回路設計コンポーネントは、回路設計ツールを介して設計されている場合があり、ジョセフソン伝送路（Josephson transmission lines : ＪＴＬ）および／またはＲＱＬゲート（例えば、超電導論理ゲート）を含み得る。例えば、既定のＲＱＬ回路設計コンポーネントは、ＲＱＬコンポーネントメトリクスの計算のために回路シミュレータに提供することができる。例えば、ＲＱＬコンポーネントメトリクスは、それぞれの既定のＲＱＬ回路設計コンポーネントの各々と関連付けられた、少なくとも１つのジョセフソン接合と関連付けられたタイミングデータおよび／または単一磁束量子（single-flux quantum : ＳＦＱ）パルスのタイミング挙動を含み得る。

ＲＱＬ回路設計は、ＲＱＬ回路設計の動作特性のシミュレーションのために回路シミュレータによってアクセスすることができる。回路シミュレータは、性能メトリクス収集部（performance metric compiler）を含み、性能メトリクス収集部は、ＲＱＬ回路設計と関連付けられたＲＱＬ回路設計コンポーネントを決定するためにＲＱＬ回路設計を評価し、ＲＱＬ回路設計と関連付けられた総合性能メトリクスを収集するためにＲＱＬコンポーネントライブラリから既定のＲＱＬ回路設計コンポーネントの各々にアクセスすることができるように構成される。従って、回路シミュレータは、ＲＱＬ回路設計の動作挙動および／または論理成功を決定するためになど、総合性能メトリクスに基づいてプロセッサを介してＲＱＬ回路設計をシミュレーションすることができる。回路シミュレータは、回路設計ツールにシミュレーション結果を提供することができ、その結果、回路設計ツールは、フィードバック方式でＲＱＬ回路設計の最適化を提供するために、追加のユーザ入力を受信することができる。

図１は、レシプロカル量子論理（ＲＱＬ）回路シミュレーションシステム１０の例を示す。ＲＱＬ回路シミュレーションシステム１０は、相補型金属酸化膜半導体（ＣＭＯＳ）回路、レシプロカル量子論理（ＲＱＬ）回路またはその両方の組合せなどの回路を設計してシミュレーションするために実装することができる。

ＲＱＬ回路シミュレーションシステム１０は、回路設計ツール１２、メモリシステム１４および回路シミュレータ１６を含む。回路設計ツール１２は、コンピュータ、専用ワークステーション、インターネットポータル、グラフィカルユーザインタフェース（graphical user interface : ＧＵＩ）または他の各種のタイプのユーザインタフェースのいずれかなど、回路を設計するためにユーザ入力を受信するための各種のタイプのユーザインタフェースのいずれかとして構成することができる。例えば、回路設計ツール１２は、挙動レジスタ転送レベル（Register Transfer Level : ＲＴＬ）コード、ＶＨＳＩＣハードウェア記述言語（ＶＨＤＬ）コードまたはヴェリログ（Ｖｅｒｉｌｏｇ）コードに基づいてなど、ＣＭＯＳおよび／またはＲＱＬ回路を設計するように構成された回路合成ツール（例えば、市販のもの）として構成することができる。メモリシステム１４は、関連付けられたコンピュータシステム（回路設計ツール１２を含む）などのデータを格納するように構成された１つのメモリデバイスまたは複数のメモリデバイスの配列として構成することができる。回路シミュレータ１６は、古典的演算回路システム（例えば、ＣＭＯＳ回路）および量子演算回路システム（例えば、ＲＱＬ回路）を含むなど、回路設計ツール１２を介して設計された回路をシミュレーションするように構成される。回路シミュレータ１６は、例えば、プロセッサ１８によって実行されメモリシステム１４に格納されるソフトウェアコンポーネントとして構成することも、特定用途向け集積回路（ＡＳＩＣ）またはＡＳＩＣの一部として構成することもできる。例として、回路シミュレータ１６は、物理的な回路シミュレーションエンジン、論理的な回路シミュレーションエンジンまたはそれらの組合せとして構成することができる。

図１の例では、回路設計ツール１２は、メモリシステム１４に格納されたＲＱＬ回路設計２０を設計するためにユーザ入力を可能にするように構成することができる。ＲＱＬ回路設計２０は、量子演算コンポーネントの収集体および量子演算コンポーネントが相互作用できる古典的演算コンポーネントの収集体に相当し得る。例えば、ＲＱＬ回路設計２０は、一連の単一磁束量子（single-flux quantum : ＳＦＱ）パルスに基づいてなど、論理動作を実行するように構成された１つまたは複数のＲＱＬゲート回路を相互接続する１つまたは複数のジョセフソン伝送路（ＪＴＬ）を含み得る。別の例として、回路設計ツール１２は、より大きなＲＱＬ回路設計２０の一部分ひいては全体的により大きな回路を構成できるようにＲＱＬ回路設計コンポーネントを設計するように構成することができる。本明細書で説明されるように、「ＲＱＬ回路設計コンポーネント」という用語は、より大きな回路の構築ブロックである回路コンポーネントを説明し、その結果、より大きな機能的なＲＱＬ回路（例えば、ＲＱＬ回路設計２０）は、より大きな機能的なＲＱＬ回路の複合機能を提供するために共に結合された複数の既定のＲＱＬ回路設計コンポーネントから構成される。

また、メモリシステム１４は、複数の既定のＲＱＬ回路設計コンポーネント２４を格納するように構成されたＲＱＬコンポーネントライブラリ２２も格納する。例えば、既定のＲＱＬ回路設計コンポーネント２４は、回路設計ツール１２を介して設計され、ＲＱＬコンポーネントライブラリ２２の既定のＲＱＬ回路設計コンポーネント２４の組合せに基づいてＲＱＬ回路設計２０を設計することを目的としてＲＱＬコンポーネントライブラリ２２に格納されている場合がある。また、ＲＱＬコンポーネントライブラリ２２は、既定のＲＱＬ回路設計コンポーネント２４のうちの対応する各ＲＱＬ回路設計コンポーネント２４と関連付けられた既定のＲＱＬコンポーネントメトリクスを格納するようにも構成される。ＲＱＬコンポーネントメトリクスは、各種の動作条件の下で既定のＲＱＬ回路設計コンポーネント２４の各々と関連付けられたタイミングデータおよびタイミング挙動などの各種の性能データを含み得る。例えば、ＲＱＬコンポーネントメトリクスは、既定のＲＱＬ回路設計コンポーネント２４と関連付けられた少なくとも１つのジョセフソン接合、正および負の両方のＳＦＱパルスに対する挙動反応、ならびに／あるいは、ＲＱＬ回路設計２０と関連付けられたバイアス（例えば、バイアス電流）およびクロック信号の少なくとも１つの振幅範囲と関連付けられたコーナーメトリクス（corner metrics）と関連付けられた性能データを含み得る。従って、ＲＱＬコンポーネントライブラリ２２は、個々の方式での既定のＲＱＬ回路設計コンポーネントのうちの対応する各ＲＱＬ回路設計コンポーネント２４の性能に関する情報を格納することができる。

回路シミュレータ１６は、プロセッサ１８および性能メトリクス収集部２６を含む。プロセッサ１８は、回路シミュレータ１６に特有のプロセッサでも、ＲＱＬ回路シミュレーションシステム１０を制御するプロセッサでもあり得る。性能メトリクス収集部２６は、回路設計（例えば、ＲＱＬ回路設計２０）に関して回路シミュレータ（例えば、回路シミュレータ１６）から提供されたシミュレーションデータの後処理を実装するように構成することができる。例えば、性能メトリクス収集部２６は、ＲＱＬ回路設計２０と関連付けられた既定のＲＱＬ回路設計コンポーネント２４のうちの対応する各ＲＱＬ回路設計コンポーネント２４と関連付けられたＲＱＬコンポーネントメトリクスに基づいてＲＱＬ回路設計２０と関連付けられた性能メトリクスを収集するために、メモリシステム１４からＲＱＬ回路設計２０にアクセスするようにおよびＲＱＬコンポーネントライブラリ２２から既定のＲＱＬ回路設計コンポーネント２４にアクセスするように構成される。例えば、性能メトリクス収集部２６は、ＲＱＬ回路設計２０を構成する既定のＲＱＬ回路設計コンポーネント２４の数量およびタイプを識別するためにＲＱＬ回路設計２０を評価するように構成することができる。従って、ＲＱＬ回路設計２０を集合的に形成する既定のＲＱＬ回路設計コンポーネント２４を決定次第、性能メトリクス収集部２６は、既定のＲＱＬ回路設計コンポーネント２４の各々と関連付けられたＲＱＬコンポーネントメトリクスにアクセスすることができる。それに従って、性能メトリクス収集部２６は、ＲＱＬ回路設計２０を形成する、対応する既定のＲＱＬ回路設計コンポーネント２４の各々の性能メトリクス（数量とタイプの両方）に基づいてＲＱＬ回路設計２０と関連付けられた総合性能メトリクスを収集することができる。あるいは、既定のＲＱＬ回路設計コンポーネント２４は、ＲＱＬ回路設計２０の生成または保存に応答して、性能メトリクス収集部２６と自動的に通信することができ、その結果、性能メトリクス収集部２６は、ＲＱＬ回路設計２０と関連付けられた総合性能メトリクスを実質的に自動的に収集することができ、その結果、ＲＱＬ回路設計２０と共に総合性能メトリクスをメモリシステム１４に保存することができる。

ＲＱＬ回路設計２０の総合性能メトリクスに基づいて、プロセッサ１８は、ＲＱＬ回路設計２０をシミュレーションするように構成することができる。ＲＱＬ回路設計２０のシミュレーションは、総合性能メトリクスに基づき、その結果、ＲＱＬ回路設計２０のシミュレーションは、ＲＱＬ回路設計２０の動作および挙動特性をテストすることができる。例えば、ＲＱＬ回路設計２０のシミュレーションは、ＲＱＬ回路設計２０の設計パラメータおよび／または周辺動作パラメータに基づいてなど、ＲＱＬ回路設計２０の性能をテストするように実装することおよび／またはＲＱＬ回路設計２０の動作と関連付けられた論理失敗を示すことができる。図１の例では、シミュレーションのシミュレーション結果は、１人または複数のそれぞれのユーザに有用なフォーマットでシミュレーション結果を提供するために、回路シミュレータ１６から回路設計ツール１２に戻すことができる。その結果、ユーザは、ＲＱＬ回路設計２０を最適化するために、リアルタイムでなど、フィードバック方式でＲＱＬ回路設計２０を修正するように回路設計ツール１２を実装することができる。従って、ユーザは、ＲＱＬ回路設計２０の変更を容易にして所望の結果を得るために、実質的にリアルタイムでのＲＱＬ回路設計２０の変更の効果をモニタすることができる。

それに加えて、図１の例では、回路シミュレータ１６は、回路メトリクス計算機２８も含む。先に説明されるように、回路設計ツール１２は、回路設計ツール１２を介して設計されたＲＱＬ回路設計コンポーネント２４をメモリシステム１４のＲＱＬコンポーネントライブラリ２２に格納できるように、ＲＱＬ回路設計コンポーネント２４を設計するように構成することができる。回路メトリクス計算機２８は、回路設計ツール１２を介して設計されたＲＱＬ回路設計コンポーネント２４と関連付けられたＲＱＬコンポーネントメトリクスを計算するように構成することができる。例えば、回路設計ツール１２は、回路シミュレータ１６を介してなど、ＲＱＬ回路設計コンポーネント２４のタイプ（例えば、ＪＴＬ回路システムまたはＲＱＬゲート回路システム）に基づいて、設計されたＲＱＬ回路設計コンポーネント２４に対する既定のテストパラメータセットを提供するように実装することができる。従って、回路メトリクス計算機２８は、既定のテストパラメータセットに応答したＲＱＬ回路設計コンポーネント２４の挙動に関するＲＱＬ回路設計コンポーネント２４のＲＱＬコンポーネントメトリクスを計算することができる。それに従って、回路メトリクス計算機２８は、ＲＱＬコンポーネントライブラリ２２にそれぞれのＲＱＬ回路設計コンポーネント２４と共にそれぞれのＲＱＬ回路設計コンポーネント２４のＲＱＬコンポーネントメトリクスを保存することができる。その結果、性能メトリクス収集部２６は、それぞれの既定のＲＱＬ回路設計コンポーネント２４のそれぞれのＲＱＬコンポーネントメトリクスを決定してそれぞれのＲＱＬ回路設計コンポーネント２４を含む関連付けられたＲＱＬ回路設計２０の性能メトリクスを収集するために、既定のＲＱＬ回路設計コンポーネント２４に後にアクセスすることができる。

図２は、ＲＱＬコンポーネントライブラリ５０の例を示す。ＲＱＬコンポーネントライブラリ５０は、図１の例におけるＲＱＬコンポーネントライブラリ２２に相当し得る。従って、以下の図２の例の説明において、図１の例を参照する。

ＲＱＬコンポーネントライブラリ５０は、ＲＱＬコンポーネントライブラリ５０に格納された既定のＲＱＬ回路設計コンポーネント（例えば、図１の例における既定のＲＱＬ回路設計コンポーネント２４に相当する）の第１の部分を形成する複数Ｘ（Ｘは、正の整数である）のＪＴＬ回路コンポーネント５２を含む。ＪＴＬ回路コンポーネント５２は、各々が、互いに固有の異なるタイプのＪＴＬ回路に相当し得る。例として、ＪＴＬ回路コンポーネント５２は、所定のＲＱＬ回路（例えば、ＲＱＬ回路設計２０）においてデバイス（例えば、ＲＱＬゲート回路デバイス）間で正および／または負のＳＦＱパルスを伝播するための、異なるジョセフソン接合の組合せ、ジョセフソン接合のセット間のおよびジョセフソン接合のセットを含むノード接合、磁束シャトル、ならびに／あるいは、他の各種のジョセフソン接合の組合せに相当し得る。ＪＴＬ回路コンポーネント５２の各々は、それぞれのＪＴＬ回路コンポーネント５２の挙動および／またはタイミング特性と関連付けられたＲＱＬコンポーネントメトリクス５４のセットを含む。例えば、挙動および／またはタイミング特性は、それぞれのＪＴＬ回路コンポーネント５２と関連付けられた少なくとも１つのジョセフソン接合、正および負の両方のＳＦＱパルスに対する挙動反応、ならびに／あるいは、それぞれのＪＴＬ回路コンポーネント５２の動作の基礎となるバイアス（例えば、バイアス電流）およびクロック信号の少なくとも１つの振幅範囲と関連付けられたコーナーメトリクスと関連付けられた性能データに相当し得る。

ＲＱＬコンポーネントライブラリ５０は、ＲＱＬコンポーネントライブラリ５０に格納された既定のＲＱＬ回路設計コンポーネント（例えば、図１の例における既定のＲＱＬ回路設計コンポーネント２４に相当する）の第２の部分を形成する複数Ｙ（Ｙは、正の整数である）のＲＱＬゲート回路コンポーネント５６を含む。ＲＱＬゲート回路コンポーネント５６は、各々が、互いに固有の異なるタイプのＲＱＬ論理ゲートおよび／またはデバイスに相当し得る。例として、ＲＱＬゲート回路コンポーネント５６は、所定のＲＱＬ回路（例えば、ＲＱＬ回路設計２０）においてＪＴＬ（例えば、ＪＴＬ回路コンポーネント５２）からおよびＪＴＬに提供された正および／または負のＳＦＱパルスに基づいて論理動作を実行するための、異なるタイプの可変共振器（例えば、量子ビット）、超電導量子干渉素子（ＳＱＵＩＤ）、ジョセフソン接合の配列および／または他の各種の回路デバイスの組合せに相当し得る。ＲＱＬゲート回路コンポーネント５６の各々は、それぞれのＲＱＬゲート回路コンポーネント５６の挙動および／またはタイミング特性と関連付けられたＲＱＬコンポーネントメトリクス５８のセットを含む。例えば、挙動および／またはタイミング特性は、それぞれのＲＱＬゲート回路コンポーネント５６と関連付けられた少なくとも１つのジョセフソン接合、正および負の両方のＳＦＱパルスに対する挙動反応、ならびに／あるいは、それぞれのＲＱＬゲート回路コンポーネント５６の動作の基礎となるバイアス電流およびクロック信号の少なくとも１つの振幅範囲と関連付けられたコーナーメトリクスと関連付けられた性能データに相当し得る。

ＲＱＬコンポーネントメトリクス５４および５８は、それぞれのＪＴＬ回路コンポーネント５２およびＲＱＬゲート回路コンポーネント５６の設計に応答してなど、回路メトリック計算機２８によって計算することができる。例として、所定のＪＴＬ回路コンポーネント５２は、回路シミュレータ１６に提供することができる。入力ＪＴＬとして設計されたＪＴＬ回路コンポーネント５２は、スイッチング接合をシミュレーションすることができる電圧源によって生成された条件ＳＦＱパルスによって駆動することができる。出力ＪＴＬとして設計されたＪＴＬ回路コンポーネント５２は、適切なシャント抵抗とほぼ等しい抵抗器によって停止することができる。ＪＴＬ回路コンポーネント５２のジョセフソン接合のすべての挙動は、モニタし、本明細書でさらに詳細に説明されるものなどの特定の定義されたメトリクスのセットに基づいて評価することができる。それに加えて、ＪＴＬ回路コンポーネント５２は、ＪＴＬ回路コンポーネント５２の論理成功または失敗を判断するために、既定の一連の基準に基づいてテストすることができる。例として、ＪＴＬ回路コンポーネント５２は、テスト環境において実装することができ、テスト環境では、ＳＦＱパルスは、クロック信号に基づいて極度の入力時間（例えば、４５ ^o ）でなど、既定の数のジョセフソン接合を通じて伝播され、論理失敗があるかどうかを判断するためにモニタされる。その上、ＪＴＬ回路コンポーネント５２のジョセフソン接合は、それぞれのジョセフソン接合におけるＳＦＱパルスの入力時間そしてまた所定のＪＴＬ回路コンポーネント５２におけるあるジョセフソン接合から次のジョセフソン接合までの遅延を抽出するために評価することができる。

別の例として、所定のＲＱＬゲート回路コンポーネント５６も同様に、回路シミュレータ１６に提供して、ＲＱＬコンポーネントメトリクス５８を計算することができる。ＲＱＬゲート回路コンポーネント５６は、既定のＪＴＬ回路間または単一の入力ジョセフソン接合と単一の出力ジョセフソン接合との間に配列することも、回路シミュレータ１６によって提供されるシミュレーション環境においてバイアス電池（bias cell）に結合することもできる。ＲＱＬゲート回路コンポーネント５６と関連付けられたインダクタンス値は、それぞれのバイアス構成（例えば、バイアス電池に基づく）および／またはＲＱＬゲート回路コンポーネント５６と関連付けられた所定のインダクタに固有であり得る変数に置き換えることができ、その中のジョセフソン接合と関連付けられた臨界電流密度は、変数に変更することができる。従って、ＲＱＬゲート回路コンポーネント５６の挙動は、それぞれのＲＱＬゲートコンポーネント５６と関連付けられたＲＱＬコンポーネントメトリクスを計算するために、シミュレーション環境においてテストすることができる。例えば、ＳＦＱパルス遅延（例えば、正および負）は、ＲＱＬゲート回路コンポーネント５６の入力ジョセフソン接合のスイッチングと出力における第１のジョセフソン接合のスイッチングとのタイミング差に基づいて計算することができる。別の例として、合格／不合格分析は、依然として関連付けられたＪＴＬ（例えば、ＲＱＬゲート回路コンポーネント５６の入力および／または出力における）を通じるそれぞれのＳＦＱパルスの伝播のためにある程度の時間を見越しながら、不合格となるようにクロック信号の位相において入力時間が必要なだけ遅れるように、クロック信号位相に対しておよそ９０ ^o の入力時間を提供することに基づいて、所定のＲＱＬゲート回路コンポーネント５６に対して実施することができる。

それに加えて、ＪＴＬ回路コンポーネント５２とＲＱＬゲート回路コンポーネント５６の両方に対し、テストパラメータを可変的に調整することができ、その結果、テストパラメータの変更と関連付けられたコーナーメトリクスを計算し、それぞれのＲＱＬコンポーネントメトリクス５４および５８の一部として保存することができる。例えば、回路メトリクス計算機２８は、ＡＣクロックバイアス電流および／またはＤＣ磁束バイアス電流などの外部因子と関連付けられた振幅の範囲、ならびに／あるいは、グローバルインダクタンスおよび／または臨界電流密度などの製作パラメータと関連付けられた振幅の範囲にわたって掃引するように構成することができる。例として、回路メトリクス計算機２８は、ＪＴＬ回路コンポーネント５２および／またはＲＱＬゲート回路コンポーネント５６の動作挙動を決定するために、これに限定されないがパラメータの対象動作値など、一定の公称大きさの所定の１つまたは複数のテストパラメータを保持することができる。それに加えて、コーナーメトリクスは、それぞれのＪＴＬ回路コンポーネント５２およびＲＱＬゲート回路コンポーネント５６に対して論理失敗が起こり得るテストパラメータの範囲を含み得る。従って、コーナーメトリクスデータは、それぞれのＲＱＬコンポーネントメトリクス５４および５８の一部として含めることができ、その結果、シミュレータ回路１６は、コーナーメトリクスにさらに基づいてそれぞれのＪＴＬ回路コンポーネント５２およびＲＱＬゲート回路コンポーネント５６を含むＲＱＬ回路設計２０のシミュレーションを容易にすることができる。

図３は、ＲＱＬコンポーネントメトリクスファイル１００の例を示す。ＲＱＬコンポーネントメトリクスファイル１００は、図１の例におけるＲＱＬコンポーネントライブラリ２２に格納されたソフトウェアファイルに相当し、それぞれの既定のＲＱＬ回路設計コンポーネント２４の挙動および／またはタイミング特性を説明するために、既定のＲＱＬ回路設計コンポーネント２４のうちの対応するＲＱＬ回路設計コンポーネント２４と関連付けることができる。例えば、ＲＱＬコンポーネントメトリクスファイル１００は、ＪＴＬ回路コンポーネント５２のうちの１つと関連付けられたＲＱＬコンポーネントメトリクス５４またはＲＱＬゲート回路コンポーネント５６のうちの１つと関連付けられたＲＱＬコンポーネントメトリクス５８に相当し得る。従って、以下の図３の例の説明において、図１および２の例を参照する。

図３の例では、ＲＱＬコンポーネントメトリクスファイル１００は、それぞれの既定のＲＱＬ回路設計コンポーネントにおける１つまたは複数のジョセフソン接合の位相シフトの時間に相当する接合位相タイミングメトリクス１０２を含む。例えば、接合位相タイミングメトリクス１０２は、１０４で実証される０〜２πのジョセフソン接合の立ち上がり時間と、１０６で実証される２π〜０のジョセフソン接合の立ち下がり時間とを含み得る。また、接合位相タイミングメトリクス１０２は、それぞれのジョセフソン接合の位相変化と関連付けられた立ち上がり時間１０４および／または立ち下がり時間１０６上のテストパラメータの変動の効果（例えば、バイアス電流振幅および／またはクロック信号振幅）を含み得るコーナーメトリクス１０８も含む。

また、ＲＱＬコンポーネントメトリクスファイル１００は、ＳＦＱパルスに応答した位相オーバシュートの時間および大きさに相当するなど、それぞれの既定のＲＱＬ回路設計コンポーネントにおける１つまたは複数のジョセフソン接合によって呈されるオーバシュートの特性に相当する接合オーバシュートメトリクス１１０も含む。例えば、接合オーバシュートメトリクス１１０は、１１２で実証される正のＳＦＱパルスと関連付けられたオーバシュート特性と、１１４で実証される負のＳＦＱパルスと関連付けられたオーバシュート特性とを含み得る。また、接合オーバシュートメトリクス１１０は、正および負のＳＦＱパルスに応答したそれぞれのジョセフソン接合のオーバシュート特性上のテストパラメータの変動の効果（例えば、バイアス電流振幅および／またはクロック信号振幅）を含み得るコーナーメトリクス１１６も含む。

また、ＲＱＬコンポーネントメトリクスファイル１００は、それぞれの既定のＲＱＬ回路設計コンポーネント（例えば、ＲＱＬゲート回路コンポーネント）の別個のそれぞれの入力における正および負のＳＦＱパルス間のゲート遅延対称に相当する遅延対称メトリクス１１８も含む。例えば、遅延対称メトリクス１１８は、１２０で実証されるそれぞれの入力における正のＳＦＱパルスの受信と関連付けられた許容遅延時間と、１２２で実証されるそれぞれの入力における負のＳＦＱパルスの受信と関連付けられた許容遅延時間とを含み得る。従って、遅延対称メトリクス１１８は、既定のＲＱＬ回路設計コンポーネントの許容動作に対する正および負のＳＦＱパルス１２０および１２２の遅延時間の範囲を定義することができ、従って、同様に、既定のＲＱＬ回路設計コンポーネントの論理失敗をもたらし得る許容し難い遅延対称時間も定義することができる。また、遅延対称メトリクス１１８は、正および負のＳＦＱパルスと関連付けられたゲート遅延対称時間上のテストパラメータの変動の効果（例えば、バイアス電流振幅および／またはクロック信号振幅）を含み得るコーナーメトリクス１２４も含む。

また、ＲＱＬコンポーネントメトリクスファイル１００は、既定のＲＱＬ回路設計コンポーネントを通じる（例えば、それぞれのＪＴＬ回路コンポーネント５２および／またはそれぞれのＲＱＬゲート回路コンポーネント５６を通じる）ＳＦＱパルスの総合遅延に相当する総合遅延メトリクス１２６も含む。例えば、総合遅延メトリクス１２６は、１２８で実証されるそれぞれの既定のＲＱＬ回路設計コンポーネントを通じる正のＳＦＱパルスの伝播と関連付けられた総合遅延時間と、１３０で実証されるそれぞれの既定のＲＱＬ回路設計コンポーネントを通じる負のＳＦＱパルスの伝播と関連付けられた総合遅延時間とを含み得る。また、総合遅延メトリクス１２６は、正のＳＦＱパルス１２８および負のＳＦＱパルス１３０と関連付けられた総合遅延時間上のテストパラメータの変動の効果（例えば、バイアス電流振幅および／またはクロック信号振幅）を含み得るコーナーメトリクス１３２も含む。

また、ＲＱＬコンポーネントメトリクスファイル１００は、パルス到着遅延メトリクス１３４も含む。また、パルス到着遅延メトリクス１３４は、正および負のＳＦＱパルスと関連付けられたパルス到着遅延時間上のテストパラメータの変動の効果（例えば、バイアス電流振幅および／またはクロック信号振幅）を含み得るコーナーメトリクス１３６も含む。

ＲＱＬコンポーネントメトリクスファイル１００は図３の例に限定されないことを理解されたい。例として、ＲＱＬコンポーネントメトリクスファイル１００は、ジョセフソン接合ならびに正および／または負のＳＦＱパルスに対するタイミング挙動と関連付けられたより多くのまたはより少ないメトリクスを含み得る。従って、ＲＱＬコンポーネントメトリクスファイル１００は、それぞれの既定のＲＱＬ回路設計コンポーネントのタイミング挙動を定義することができる一連のメトリクスのほんの一例として提供され、その結果、一連のメトリクスは、関連付けられたＲＱＬ回路設計２０の総合性能メトリクスを決定するように収集することができる。

図４は、ＲＱＬ回路シミュレーションシステム１５０の別の例を示す。ＲＱＬ回路シミュレーションシステム１５０は、図１の例におけるＲＱＬ回路シミュレーションシステム１０の一部分に相当し得る。図４の例では、回路設計ツール（例えば、回路設計ツール１２）は、メモリシステム（例えば、メモリシステム１４）に格納することができるなど、ＲＱＬ回路設計１５２を設計するためにユーザ入力を可能にするように構成することができる。ＲＱＬ回路設計１５２は、量子演算コンポーネントの収集体および量子演算コンポーネントが相互作用できる古典的演算コンポーネントの収集体に相当し得る。図４の例では、ＲＱＬ回路設計１５２は、図１の例における既定のＲＱＬ回路設計コンポーネント２４に相当するもの（例えば、図２の例におけるＪＴＬ回路コンポーネント５２およびＲＱＬゲート回路コンポーネント５６にそれぞれ相当するもの）など、１つまたは複数のＪＴＬ回路コンポーネント１５４と、１つまたは複数のＲＱＬゲート回路コンポーネント１５６とを含む。

ＲＱＬ回路シミュレーションシステム１５０は、図１の例における回路シミュレータ１６を介してなど、ＲＱＬ回路設計１５２の動作をシミュレーションするように構成することができる。例として、ＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６は、それぞれの既定のＲＱＬ回路設計コンポーネントとしてメモリシステム１５８のＲＱＬコンポーネントライブラリに格納することができる。従って、それぞれの回路設計ツールは、ＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６を含む、その中に格納されたそれぞれの既定のＲＱＬ回路設計コンポーネントに基づいて、ＲＱＬ回路設計１５２を選択的に設計するように実装することができる。以前に説明されるものと同様に、ＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６の各々は、メモリシステム１５８に格納された関連付けられたそれぞれのＲＱＬコンポーネントメトリクスファイルを有し得る。例として、ＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６の各々と関連付けられたそれぞれのＲＱＬコンポーネントメトリクスファイルは、図３の例におけるＲＱＬコンポーネントメトリクスファイル１００と実質的に同様に構成することができる。従って、ＲＱＬコンポーネントメトリクスファイルは、各々が、各種の動作条件の下でＲＱＬ回路設計１５２のＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６の各々と関連付けられたタイミングデータおよびタイミング挙動などの各種の性能データを含み得る。

また、ＲＱＬ回路シミュレーションシステム１５０は、プロセッサ１６０および性能メトリクス収集部１６２も含む。図４の例では、シミュレーションの開始に応答してまたはＲＱＬ回路設計１５２の設計（例えば、回路設計ツール１２を介して）の間、性能メトリクス収集部１６２は、ＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６のうちの対応するコンポーネント１５４，１５６の各々と関連付けられたＲＱＬコンポーネントメトリクスに基づいてＲＱＬ回路設計１５２と関連付けられた性能メトリクスを収集するために、メモリシステム１５８のＲＱＬコンポーネントライブラリからＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６の各々にアクセスするように構成される。例えば、性能メトリクス収集部１６２は、ＲＱＬ回路設計１５２を構成するＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６の各々の数量およびタイプを識別するためにＲＱＬ回路設計１５２を評価するように構成することができる。従って、性能メトリクス収集部１６２は、ＪＴＬ回路コンポーネント１５４およびＲＱＬゲート回路コンポーネント１５６の各々の個々の性能メトリクスに基づいてＲＱＬ回路設計１５２と関連付けられた総合性能メトリクスを収集することができる。図４の例では、総合性能メトリクスは、信号ＴＭ＿ＤＴとしてプロセッサ１６０に提供され、その結果、プロセッサ１６０は、ＲＱＬ回路設計１５２の総合性能メトリクスに基づいてＲＱＬ回路設計１５２をシミュレーションすることができる。

それに従って、ＲＱＬ回路設計１５２は、ＲＱＬ回路設計１５２の動作および挙動特性をテストするために、総合性能メトリクスに基づいてシミュレーションすることができる。例えば、ＲＱＬ回路設計１５２のシミュレーションは、ＲＱＬ回路設計１５２の設計パラメータおよび／または周辺動作パラメータに基づいてなど、ＲＱＬ回路設計１５２の性能をテストするように実装することおよび／またはＲＱＬ回路設計１５２の動作と関連付けられた論理失敗を示すことができる。図４の例では、シミュレーションのシミュレーション結果は、１人または複数のそれぞれのユーザに有用なフォーマットでシミュレーション結果を提供するために、回路シミュレータ１６からそれぞれの回路設計ツールに戻すことができる。その結果、ユーザは、ＲＱＬ回路設計１５２を最適化するために、リアルタイムでなど、フィードバック方式でＲＱＬ回路設計１５２を修正するように回路設計ツールを実装することができる。従って、ユーザは、ＲＱＬ回路設計１５２の変更を容易にして所望の結果を得るために、実質的にリアルタイムでのＲＱＬ回路設計１５２の変更の効果をモニタすることができる。

上記で説明される前述の構造および機能上の特徴を考慮すると、本発明の様々な態様による方法論は、図５を参照してより良く把握されよう。説明を分かり易くする目的で、図５の方法論は、順次実行するものとして示され説明されているが、いくつかの態様が本発明に従って本明細書で示され説明されているものとは異なる順番でおよび／または他の態様と同時に生じ得るように、本発明は、示されている順番によって制限されないことを理解および把握されたい。その上、必ずしも示されるすべての特徴が、本発明の態様による方法論の実装に必要であるわけではない。

図５は、ＲＱＬ回路設計（例えば、ＲＱＬ回路設計２０）をシミュレーションするための方法２００の例を示す。２０２では、複数の既定のＲＱＬ回路設計コンポーネント（例えば、既定のＲＱＬ回路設計コンポーネント２４）を設計するために回路設計ツール（例えば、回路設計ツール１２）を介してユーザ入力を可能にする。２０４では、複数の既定のＲＱＬ回路設計コンポーネントの各々と関連付けられた既定のＲＱＬコンポーネントメトリクス（例えば、ＲＱＬコンポーネントメトリクスファイル１００に格納された）を計算する。２０６では、既定のＲＱＬ回路設計コンポーネントおよび関連付けられた既定のＲＱＬコンポーネントメトリクスをＲＱＬコンポーネントライブラリ（例えば、ＲＱＬコンポーネントライブラリ２２）に格納する。２０８では、複数の既定のＲＱＬ回路設計コンポーネントの少なくとも１つを含むＲＱＬ回路設計を設計するために回路設計ツールを介してユーザ入力を可能にする。２１０では、複数の既定のＲＱＬ回路設計コンポーネントのそれぞれの少なくとも１つと関連付けられた既定のＲＱＬコンポーネントメトリクスに基づいてＲＱＬ回路設計と関連付けられた総合性能メトリクス（例えば、総合性能メトリクスＴＭ＿ＤＴ）を収集する（例えば、性能メトリクス収集部２６を介して）。２１２では、総合性能メトリクスに基づいて回路シミュレータ（例えば、回路シミュレータ１６）を介してＲＱＬ回路設計をシミュレーションする。

前述の構造および機能上の説明を考慮すると、当業者は、非一時的なコンピュータ可読媒体などの方法、データ処理システムまたはコンピュータプログラム製品として、本明細書で開示されるシステムおよび方法の一部分を具体化できることを把握しているであろう。それに従って、本明細書で開示される手法のこれらの部分は、完全なハードウェア実施形態、完全なソフトウェア実施形態（例えば、非一時的な機械可読媒体内の）、または、ソフトウェアとハードウェアを組み合わせた実施形態の形態を取ることができる。その上、本明細書で開示されるシステムおよび方法の一部分は、媒体上にコンピュータ可読プログラムコードを有するコンピュータ使用可能記憶媒体上のコンピュータプログラム製品であり得る。これらに限定されないが、静的および動的記憶装置、ハードディスク、光学記憶装置ならびに磁気記憶装置を含む、適切なコンピュータ可読を利用することができる。

また、ある特定の実施形態は、本明細書では、方法、システムおよびコンピュータプログラム製品のブロック図解を参照して説明されている。図解のブロックおよび図解のブロックの組合せはコンピュータ実行可能命令によって実装できることが理解されよう。これらのコンピュータ実行可能命令は、１つまたは複数のプロセッサを介して実行される命令が１つまたは複数のブロックで指定された機能を実装するようにマシンを生成するために、汎用コンピュータ、専用コンピュータまたは他のプログラム可能データ処理装置（またはデバイスと回路の組合せ）の１つまたは複数のプロセッサに提供することができる。

また、これらのコンピュータ実行可能命令は、コンピュータ可読メモリに格納された命令が１つまたは複数のフローチャートブロックで指定された機能を実装する命令を含む製造品をもたらすような特定の方式で機能するように、コンピュータまたは他のプログラム可能データ処理装置に指示することができるコンピュータ可読メモリに格納することもできる。また、コンピュータプログラム命令は、コンピュータまたは他のプログラム可能装置上で実行される命令が１つまたは複数のフローチャートブロックで指定された機能を実装するためのステップを提供するようなコンピュータ実装プロセスを生成するために一連の動作ステップをコンピュータまたは他のプログラム可能装置上で実行させるように、コンピュータまたは他のプログラム可能データ処理装置にロードすることもできる。

上記で説明されているものは、本発明の例である。当然ながら、本発明を説明する目的でコンポーネントまたは方法論の考えられるあらゆる組合せを説明することは可能ではないが、当業者であれば、本発明の多くのさらなる組合せおよび置換が可能であることが認識されよう。それに従って、本発明は、添付の請求項の精神および範囲内に収まるそのようなすべての改変形態、変更形態および変形形態を包含することが意図される。
以下に、上記各実施形態から把握できる技術思想を記載する。
（付記１）
レシプロカル量子論理（ＲＱＬ）回路シミュレーションシステムであって、
少なくとも１つの既定のＲＱＬ回路設計コンポーネントを含むＲＱＬ回路設計を設計するためにユーザ入力を可能にするように構成された回路設計ツールと、
前記ＲＱＬ回路設計と、複数の既定のＲＱＬ回路設計コンポーネントを含むＲＱＬコンポーネントライブラリとを格納するように構成されたメモリシステムであって、前記少なくとも１つの既定のＲＱＬ回路設計コンポーネントは、前記複数の既定のＲＱＬ回路設計コンポーネントから選択され、前記複数の既定のＲＱＬ回路設計コンポーネントの各々が、既定のＲＱＬコンポーネントメトリクスを含み、前記既定のＲＱＬコンポーネントメトリクスが、前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた、少なくとも１つのジョセフソン接合と関連付けられたタイミングデータおよび単一磁束量子（ＳＦＱ）パルスと関連付けられたタイミング挙動を含む、前記メモリシステムと、
回路シミュレータであって、
前記ＲＱＬ回路設計を評価し、前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する少なくとも１つの既定のＲＱＬ回路設計コンポーネントの各々と関連付けられた前記既定のＲＱＬコンポーネントメトリクスに基づいて前記ＲＱＬ回路設計と関連付けられた総合性能メトリクスを収集するために前記ＲＱＬコンポーネントライブラリにアクセスするように構成された性能メトリクス収集部、および、
前記総合性能メトリクスに基づいて前記ＲＱＬ回路設計をシミュレーションするように構成されたプロセッサを含む前記回路シミュレータと、を備えるレシプロカル量子論理回路シミュレーションシステム。
（付記２）
前記回路設計ツールは、
前記複数の既定のＲＱＬ回路設計コンポーネントのうちの既定のＲＱＬ回路設計コンポーネントを設計するために前記ユーザ入力を可能にするようにさらに構成され、
前記回路シミュレータは、
前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた前記既定のＲＱＬコンポーネントメトリクスを計算し、前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントおよび関連付けられた既定のＲＱＬコンポーネントメトリクスを前記ＲＱＬコンポーネントライブラリに格納するように構成された回路メトリクス計算機を含む、付記１に記載のシステム。
（付記３）
前記複数の既定のＲＱＬ回路設計コンポーネントは、
複数のジョセフソン伝送路（ＪＴＬ）回路コンポーネントおよび複数のＲＱＬゲート回路コンポーネントの少なくとも１つを含む、付記１に記載のシステム。
（付記４）
前記プロセッサが、フィードバック方式で前記ＲＱＬ回路設計を最適化するために前記ユーザ入力を可能にするために、シミュレーションされたＲＱＬ回路設計と関連付けられたシミュレーション結果を前記回路設計ツールに伝達するように構成される、付記１に記載のシステム。

Claims (9)

1. レシプロカル量子論理（ＲＱＬ）回路シミュレーションシステムであって、
   少なくとも１つの既定のＲＱＬ回路設計コンポーネントを含むＲＱＬ回路設計を設計するためにユーザ入力を可能にするように構成された回路設計ツールと、
   前記ＲＱＬ回路設計と、複数の既定のＲＱＬ回路設計コンポーネントを含むＲＱＬコンポーネントライブラリとを格納するように構成されたメモリシステムであって、前記少なくとも１つの既定のＲＱＬ回路設計コンポーネントは、前記複数の既定のＲＱＬ回路設計コンポーネントから選択され、前記複数の既定のＲＱＬ回路設計コンポーネントの各々が、前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントの性能と関連付けられた既定のＲＱＬコンポーネントメトリクスを含む、前記メモリシステムと、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する少なくとも１つの既定のＲＱＬ回路設計コンポーネントと関連付けられた前記既定のＲＱＬコンポーネントメトリクスに基づいて前記ＲＱＬ回路設計と関連付けられた性能メトリクスを収集し、前記性能メトリクスに基づいて前記ＲＱＬ回路設計をシミュレーションするように構成された回路シミュレータと、を備え、
   前記既定のＲＱＬコンポーネントメトリクスは、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた少なくとも１つのジョセフソン接合の位相の立ち下がり時間と、
   前記少なくとも１つのジョセフソン接合の位相の立ち上がり時間と、
   前記少なくとも１つのジョセフソン接合と関連付けられた正のオーバシュートと、
   前記少なくとも１つのジョセフソン接合と関連付けられた負のオーバシュートと、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた正および負の単一磁束量子（ＳＦＱ）パルスの遅延対称と、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた総合遅延と、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられたパルス到着遅延と、を含む、システム。
2. 前記回路設計ツールが、前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントを設計するために前記ユーザ入力を可能にするようにさらに構成され、
   前記回路シミュレータは、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた前記既定のＲＱＬコンポーネントメトリクスを計算し、前記既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントおよび関連付けられた既定のＲＱＬコンポーネントメトリクスを前記ＲＱＬコンポーネントライブラリに格納するように構成された回路メトリクス計算機を含む、請求項１に記載のシステム。
3. 前記複数の既定のＲＱＬ回路設計コンポーネントが、複数のジョセフソン伝送路（ＪＴＬ）回路コンポーネントおよび複数のＲＱＬゲート回路コンポーネントの少なくとも１つを含む、請求項１に記載のシステム。
4. 前記複数の既定のＲＱＬゲート回路コンポーネントの各々と関連付けられた前記既定のＲＱＬコンポーネントメトリクスは、
   前記複数の既定のＲＱＬ回路設計コンポーネントのそれぞれの１つと関連付けられたバイアス電流およびクロック信号の少なくとも１つの振幅範囲と関連付けられたコーナーメトリクスを含む、請求項１に記載のシステム。
5. 前記回路シミュレータが、
   前記ＲＱＬ回路設計を評価し、前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する少なくとも１つの既定のＲＱＬ回路設計コンポーネントの各々と関連付けられた前記既定のＲＱＬコンポーネントメトリクスに基づいて前記ＲＱＬ回路設計と関連付けられた総合性能メトリクスを収集するために前記ＲＱＬコンポーネントライブラリにアクセスするように構成された性能メトリクス収集部と、
   前記総合性能メトリクスに基づいて前記ＲＱＬ回路設計をシミュレーションし、前記ユーザ入力を可能にしてフィードバック方式で前記ＲＱＬ回路設計を最適化するために、シミュレーションされたＲＱＬ回路設計と関連付けられたシミュレーション結果を前記回路設計ツールに伝達するように構成されるプロセッサと、を含む、請求項１に記載のシステム。
6. 実行されると、レシプロカル量子論理（ＲＱＬ）回路設計をシミュレーションするための方法を実行するように構成された命令を格納するように構成された非一時的なコンピュータ可読媒体であって、前記方法が、
   複数の既定のＲＱＬ回路設計コンポーネントを設計するために回路設計ツールを介してユーザ入力を可能にするステップと、
   前記複数の既定のＲＱＬ回路設計コンポーネントの各々と関連付けられた既定のＲＱＬコンポーネントメトリクスを計算するステップと、
   前記既定のＲＱＬ回路設計コンポーネントおよび前記関連付けられた既定のＲＱＬコンポーネントメトリクスをＲＱＬコンポーネントライブラリに格納するステップと、
   前記複数の既定のＲＱＬ回路設計コンポーネントの少なくとも１つを含む前記ＲＱＬ回路設計を設計するために前記回路設計ツールを介してユーザ入力を可能にするステップと、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する少なくとも１つの既定のＲＱＬ回路設計コンポーネントと関連付けられた前記既定のＲＱＬコンポーネントメトリクスに基づいて前記ＲＱＬ回路設計と関連付けられた総合性能メトリクスを収集するステップと、
   前記総合性能メトリクスに基づいて回路シミュレータを介して前記ＲＱＬ回路設計をシミュレーションするステップと、を備え、
   前記既定のＲＱＬコンポーネントメトリクスは、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた少なくとも１つのジョセフソン接合の位相の立ち下がり時間と、
   前記少なくとも１つのジョセフソン接合の位相の立ち上がり時間と、
   前記少なくとも１つのジョセフソン接合と関連付けられた正のオーバシュートと、
   前記少なくとも１つのジョセフソン接合と関連付けられた負のオーバシュートと、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた正および負の単一磁束量子（ＳＦＱ）パルスの遅延対称と、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられた総合遅延と、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられたパルス到着遅延と、を含む、非一時的なコンピュータ可読媒体。
7. 複数の既定のＲＱＬ回路設計コンポーネントを設計するために前記回路設計ツールを介して前記ユーザ入力を可能にするステップは、
   複数のジョセフソン伝送路（ＪＴＬ）回路コンポーネントおよび複数のＲＱＬゲート回路コンポーネントの少なくとも１つを設計するために前記回路設計ツールを介して前記ユーザ入力を可能にするステップを含む、請求項６に記載の非一時的なコンピュータ可読媒体。
8. 前記既定のＲＱＬコンポーネントメトリクスを計算するステップは、
   前記複数の既定のＲＱＬ回路設計コンポーネントのうちの対応する既定のＲＱＬ回路設計コンポーネントと関連付けられたバイアス電流およびクロック信号の少なくとも１つの振幅範囲と関連付けられたコーナーメトリクスを計算するステップを含む、請求項６に記載の非一時的なコンピュータ可読媒体。
9. シミュレーションされたＲＱＬ回路設計と関連付けられたシミュレーション結果を前記回路設計ツールに伝達するステップと、
   フィードバック方式で前記ＲＱＬ回路設計を最適化するために前記ユーザ入力を可能にするステップと、をさらに備える請求項６に記載の非一時的なコンピュータ可読媒体。