KR20180008536A - 초저전력 장거리 송수신기 - Google Patents

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KR20180008536A
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나단 이 로버츠
데이비드 디 웬츠로프
마이클 씨 키네스
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더 리젠츠 오브 더 유니버시티 오브 미시건
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Abstract

저전력 장거리 송수신기가 제시된다. 송수신기는 RF 신호를 수신하도록 구성된 안테나; 안테나로부터 RF 신호를 수신하여, 증폭, 주파수 편이 및 필터링 중의 적어도 하나에 의해 RF 신호를 사전 조절하도록 구성된 아날로그 프론트 엔드 회로; 및 아날로그 프론트 엔드 회로로부터 사전 조절된 신호를 수신하고, RF 신호 내의 심벌 시간의 지속 기간보다 짧은 사전 정의된 기간의 끝을 나타내는 어서트 트리거 신호를 수신하며, 어서트 트리거 신호에 응답하여 RF 신호 내의 주어진 데이터 비트에 대한 데이터 값을 출력하도록 구성된 복조기를 포함한다. 어서트 트리거 신호를 수신하고, 어서트 트리거 신호에 응답하여, 송수신기의 적어도 하나의 구성요소를 비활성화시키도록 컨트롤러가 구성된다.

Description

초저전력 장거리 송수신기
본 개시내용은 저전력 장거리 송수신기의 설계 양상에 관한 것이다.
사물 인터넷(IoT) 애플리케이션용 RF 회로의 설계는 단거리 통신에 집중되어 왔다. 여러 애플리케이션에서는 단거리 무선 장치의 품질을 유지하면서 센서 노드가 거리 증가의 이득을 본다. 이와 같은 센서 노드는 신체 영역 네트워크가 부과하는 크기 제약에 해당하지 않으므로 더 공격적인 에너지 수확을 사용하여 전력 예산을 증대시킬 수 있다. 아날로그 디바이시즈(Analog Devices), 텍사스 인스투르먼츠(Texas Instruments) 및 셈트크(Semtech) 등의 여러 회사가 IoT용 장거리 통신 칩을 제작하고 있다.
장거리 무선 장치는 다수의 서로 다른 시나리오에서 유용하다. 간단한 예는 높은 데이터 속도를 요구하지 않으면서 이따금 통신하는 원격 환경 감지 애플리케이션이 될 것이다. 예컨대, 아날로그 디바이시즈는 CN0164 저전력 장거리 ISM 무선 측정 노드(CN0164 Low Power, Long Range ISM Wireless Measuring Node)를 발표했다. 이 시스템은 1분에 1회 기상해서, 온도를 측정하고, 정보를 전송한 다음 수면 모드로 복귀하는 저전력 온도 측정 모드로 구성된다.
하지만, 언급된 무선 장치 중의 어느 것도 수확된 에너지원 없이 동작시키는 것은 어렵다. 예컨대 텍사스 인스투르먼츠의 CC1101을 사용하면, 센서 노드를 위한 평균 전력은 50μW가 요구된다고 추정된다. CC1101은 1kbps로 통신하도록 구성되어 수신 모드에서 48mW를 소비하고 송신 모드에서 48mW를 소비한다. 50μW의 평균 전력을 형성하는 듀티 사이클링은 단지 1.04bps의 평균 데이터 속도를 야기하며, 이는 시동 시간을 고려하지 않은 낙관적인 값이다. 센서 노드가 1kbps로 100 비트 패킷을 전송하는 경우, 공급 전압이 1V를 초과해 하강하는 것을 방지하려면 1.6mF의 저장 용량이 요구된다.
본 개시내용은 수확된 에너지로 효율적으로 동작하는 장거리 송수신기(LRTRx) 설계를 제시한다. 50μW의 평균 전력 소비를 달성할 수 있으며, 수신을 위한 1mW 미만의 순간 전력 및 송신을 위한 수 mW 의 순간 전력이 유지되어야 한다.
본 절은 본 개시내용에 관한 배경을 설명하는 것으로서 반드시 종래기술에 해당하는 것은 아니다.
본 절은 본 개시내용의 개괄하는 것이며, 전체 범위나 모든 특징을 포괄적으로 개시하는 것은 아니다.
저전력 장거리 송수신기가 제시된다. 송수신기는 RF 신호를 수신하도록 구성된 안테나; 안테나로부터 RF 신호를 수신하여, 증폭, 주파수 편이 및 필터링 중의 적어도 하나에 의해 RF 신호를 사전 조절하도록 구성된 아날로그 프론트 엔드 회로; 및 아날로그 프론트 엔드 회로로부터 사전 조절된 신호를 수신하고, RF 신호 내의 심벌 시간의 지속 기간보다 짧은 사전 정의된 기간의 끝을 나타내는 어서트 트리거 신호를 수신하며, 어서트 트리거 신호에 응답하여 RF 신호 내의 주어진 데이터 비트에 대한 데이터 값을 출력하도록 구성된 복조기를 포함한다.
어서트 트리거 신호를 수신하고, 어서트 트리거 신호에 응답하여, 송수신기의 적어도 하나의 구성요소를 비활성화시키도록 컨트롤러가 구성된다. 컨트롤러는 디어서트 트리거 신호에 응답하여, 적어도 하나의 구성요소를 활성화시키며, 디어서트 트리거 신호는 어서트 트리거 신호에 후속하고 주어진 데이터 비트의 끝에 선행한다.
아날로그 프론트 엔드 회로는 저잡음 증폭기 및 믹서 회로를 포함한다. 저잡음 증폭기는 안테나로부터 RF 신호를 수신하여 RF 신호를 증폭시키도록 구성된다. 믹서 회로는 저잡음 증폭기로부터 증폭된 RF 신호를 수신하여 증폭된 RF 신호를 다른 주파수의 중간 신호로 편이시키도록 구성된다.
위상 동기 루프 회로가 믹서 회로와 동작 가능하게 결합된다. 위상 동기 루프 회로는 위상 주파수 검출기, 차지 펌프 회로, 전압 제어 진동자 및 주파수 분주기를 포함한다. 컨트롤러는 어서트 트리거 신호에 응답하여, 위상 주파수 검출기가 비활성화되기 전에 저잡음 증폭기가 꺼지고 전압 제어 진동자의 버퍼들 및 분주기들이 꺼지기 전에 위상 주파수 검출기가 비활성화되도록, 저잡음 증폭기를 끄고, 위상 주파수 검출기를 비활성화하며, 버퍼들 및 분주기들을 끈다.
본 개시내용의 다른 양상에 따라, 복조기는 사전 정의된 기간 중에, 중간 신호의 높은 값과 낮은 값 사이의 전이를 계수하며, 어서트 트리거 신호에 응답하여, 주어진 데이터 비트에 대해 계수된 전이 횟수에 따라 주어진 데이터 비트에 대한 데이터 값을 출력하도록 구성된다.
본 명세서에 제공되는 후속 설명을 통해 다른 적용 가능한 영역을 잘 이해할 수 있을 것이다. 본 절의 설명과 구체적인 예들은 예시의 목적으로 의도된 것이며 본 개시내용의 범위를 제한하도록 의도된 것은 아니다.
본 명세서에 개시된 도면은 모든 가능한 실시형태가 아닌 선택된 실시형태만을 예시하는 것을 목적으로 하며, 본 개시내용의 범위를 제한하기 위한 것은 아니다.
도 1a 및 도 1b는 킬로미터 거리의 통신을 위한 회로 전력에 대한 데이터 속도 및 대역폭의 영향을 각각 보여주는 그래프이다.
도 2는 서로 다른 변조 방식에 대한 데이터 속도 대 감도를 표시한 그래프이다.
도 3은 서로 다른 변조 방식에 대한 데이터 속도 대 민감도 및 전력을 표시한 그래프이다.
도 4는 저전력 장거리 송수신기의 예시적인 실시형태의 블록도이다.
도 5는 예시적인 송신기의 개략도이다.
도 6은 예시적인 RF 프론트 엔드의 개략도이다.
도 7은 예시적인 필터 및 복조기를 나타내는 도면이다.
도 8은 예시적인 위상 동기 루프 회로의 개략도이다.
도 9는 송수신기 내의 비트 레벨 듀티 사이클링을 보여주는 도면이다.
도 10은 본 개시내용의 양상에 따른 송수신기의 작동 방법을 나타낸 순서도이다.
도 11은 2 개의 인접 채널의 스펙트럼 출력을 나타낸 그래프이다.
도 12는 송수신기의 감도에 관련된 비트 오류율을 나타낸 그래프이다.
도 13은 데이터 속도가 어떻게 송수신기의 범위에 기반해 절충될 수 있는 지를 나타낸 그래프이다.
도 14는 모든 채널에 걸친 인접 채널 거절을 나타낸 그래프이다.
도 15는 송수신기의 듀티 사이클링에 따른 감도 및 전력 절충을 나타낸 그래프이다.
상응하는 부분은 다른 도면에 표시되더라도 상응하는 참조 부호로 지시된다.
이하, 첨부 도면을 참조하여 본 개시내용의 예시적인 실시형태들을 더 상세히 설명한다.
상업적으로 이용 가능한 것을 개선하기 위해서는 먼저 무엇이 가능한 가를 이해해야 한다. 전력 저감은 데이터 속도, 대역폭 및 듀티 사이클링에서 비롯된다. 수학식 1에 제시된 섀넌(Shannon)의 고전적인 통신 용량 공식을 이용하면, 킬로미터 거리 통신을 위한 전력 요구사항의 1차 계산을 해석할 수 있다.
[수학식 1]
Figure pct00001
섀넌에 따르면, 데이터 속도(Rb)는 대역폭(BW), 수신 신호 전역(PRX) 및 잡음 스펙트럼 밀도(N0) 사이의 절충이다. 아래의 수학식 2는 전송된 에너지에 대해 적용된, 동일한 수학식을 나타낸다.
[수학식 2]
Figure pct00002
수학식 2에서 Eb는 전송된 비트 당 에너지이다.
본 원에 최적인 데이터 속도 및 대역폭을 찾기 위해, 통신 거리는 1 킬로미터이고, 작동 주파수는 433MHz ISM 대역이고, 회로 전력과 안테나 방사 전력 사이의 효율은 10%이며, 수신기의 잡음 지수(NF)는 15dB이란 전제를 충족시키는 링크 예산을 계산한다. 하드웨어 관점에서 섀넌의 공식을 살펴보면, 공기를 통한 경로 손실에 의해 제거된 송신기용 비트 에너지 대 잡음 비(EbN0) 와 수신기의 EbN0는, 수학식 3과 더 구체적으로는 수학식 4에 제시된 바와 같이, 0보다 커야 한다.
[수학식 3]
Figure pct00003
[수학식 4]
Figure pct00004
도 1a와 도 1b를 참조하면, 회로 전력에 대한 데이터 속도(Rb)의 효과는 회로 전력에 대한 대역폭(BW)의 효과보다 훨씬 더 현저하다. 다중 채널용으로 충분히 낮은 대역폭을 433MHz ISM 대역 내에서 유지하면서 회로 전력을 서브 mW 범위로 유지하기 위해, 전력 및 애플리케이션 성능을 위한 최적의 사양은 1 kbps 데이터 속도와 200 kHz 대역폭이라는 것이 밝혀 졌다. 여기서, 200kHz는 433MHz ISM 채널 대역폭의 1/8로서, 다중 채널을 위한 기회를 제공한다. 회로가 수확된 에너지로 작동할 수 있도록 듀티 사이클링을 활용할 수 있지만, 듀티 사이클링이 적용되는 속도만큼 유효 데이터 속도가 낮아진다.
통신 범위를 증가시키기 위해 데이터 속도를 감소시키면, 수신기의 전송 신호 검출 능력을 직접적으로 개선하는 비트 당 신호 에너지가 증가하므로, 이는 직관적인 절충이다. 신호 에너지가 증가하면 신호의 비트 에너지 대 잡음 비(EbN0)가 증가하여, 도 2에 도시된 바와 같이 수신기 내의 감도 측정 기준이 개선된다.
-70dBm 기준 좌측의 감도 레벨에서, 10dBm의 감도 변경은 10 배의 데이터 속도 변경을 초래하는 상관 관계가 있다. 이는 데이터 속도가 빠를수록 수신기에서 검출될 수 있는 비트 당 에너지가 작기 때문이다. 경험적 한계가 있는데, 이 경우에는 -70dBm로서, 다른 인자들이 데이터 속도 성능을 압도할 만큼 비트 당 에너지가 충분히 높다. 이는 서브 1Mb/s의 데이터 속도에 대해서는 통상 저전력 무선 장치가 좋다는 것을 알려준다. 열거된 변조 형태를 살펴보면, FSK가 우수한 감도와 양호한 데이터 속도의 절충에 가장 일치하는 변조 형태라는 것도 역시 알 수 있다.
도 3은 도 2와 동일한 데이터를 보여주지만, 전력에서 데이터 지점이 음영 처리되었다. 70dBm 기준 좌측의 감도를 살펴보면, 10dB 감도 대 10 배 전력의 상관 관계가 있는데, 추세선을 따른 데이터 지점의 대부분은 FSK 및 OOK 변조 무선 장치지만, FSK 변조된 무선 장치는 일반적으로 훨씬 적은 전력을 소비한다.
도 4는 저전력 장거리 송수신기(20)를 위한 예시적인 시스템 구조를 나타낸다. 송수신기(20)의 수신부는 안테나(17)로부터 RF 신호를 수신하여 RF 신호를 사전 조절(예컨대, RF 신호에 증폭, 주파수 편이 및 필터링 중의 적어도 하나를 수행)하도록 구성된 아날로그 프론트 엔드 회로를 포함한다. 예시적인 실시형태에 있어서, 아날로그 프론트 엔드 회로는 패시브 믹서(22)를 갖는 단일 종단 공통 소스 캐스코드형 저잡음 증폭기(LNA, 21)를 포함한다. 믹서의 출력은 (트랜스임피던스 증폭기인) IF단(24, 중간 주파수단)으로 입력되어 선형성을 개선한다. 예시적인 실시형태에 있어서, IF단(24)은 이득 및 채널 선택을 제공하는 6차 gm-C 필터를 포함하며, 다른 이득단(25)이 후속된다. 그 후, 신호는 비교기(26)로 제곱되어 소형 기저대 프로세서(복조기)(27)로 공급된다. 소형 기저대 프로세서(27)는 IF 주파수를 카운터로 사용하고 특정한 비트 슬라이스 내의 계수 횟수에 기반하여 비트 값을 결정한다. 비트 슬라이싱 및 동기화는 더 상세히 후술되는 바와 같이 오프 칩 컨트롤러(예컨대 FPGA)를 통해 제어된다. 충분한 SNR 마진과 충분히 낮은 데이터 속도를 갖는 시나리오에서, 비트 레벨 듀티 사이클링은 전력을 감소, 전송 및 수신하는 것이 가능하고, 또한 오프 칩 컨트롤러로부터 제어된다. 송수신기의 수신부를 위한 다른 구성들도 역시 본 개시내용의 더 넓은 양상에 속한다.
송신부의 예시적인 실시형태는 전력 증폭기(31)와 버퍼들(32)을 포함할 수 있다. 클래스-E 전력 증폭기(31)는 0.5V 전원으로 동작하지만, 1.2V로 동작하는 버퍼들(32)를 사용하여 계측된다. 버퍼들(32)에 대한 공급이 증가하면 그 구동 강도가 증가하여, 대전력 증폭기 스위치를 더 효율적으로 계측함으로써, 송신기의 전체 효율을 개선할 수 있다. 송수신기의 송신부를 위한 다른 구성들도 역시 본 개시내용의 더 넓은 양상에 속한다.
예시적인 실시형태에 있어서, 온 칩 진동자(34)를 갖는 오프 칩 26MHz 크리스탈(33)이 기준 클럭으로 사용된다. 송수신기가 전력 저감 목적을 위해 고속 클럭을 사용하지 않기 때문에, 26MHz 신호가 29으로 즉각 분주되어, LO 신호를 제공하는 위상 동기 루프 회로(PLL)(35)를 위한 50.78kHz의 기준 주파수를 형성한다. 예시적인 실시형태에 있어서, 기준 주파수 분주기는 9개의 캐스케이드형 D-FF들로 구성되고, 마지막 D-FF의 출력에 의해, 26MHz 크리스탈에 의해 계측되는 최종 D-FF단은 축적된 지터를 이전의 9개 단들로부터 제거할 수 있다.
26MHz 기준 클럭을 분주하는 것은 PLL 안정 시간 및 전력을 절충하는 설계 결정이다. 이 결정으로 비트 레벨 듀티 사이클링을 위해 가능한 데이터 속도에 대한 상한이 정해진다. 요구되는 데이터 속도가 상한보다 높다면, 패킷 레벨 듀티 사이클링만이 가능할 것이다. 기준 클럭은 본 개시내용의 범위 내에서 다른 주파수로 동작할 수 있다.
전송은 mA의 전류를 소비하고, 수신은 수백 μA의 전류를 소비하는데, 이는 수확된 에너지 회로를 위한 비교적 높은 전력이다. 에너지를 오프 칩 캐퍼시터의 뱅크에 저장하는 경우, 전원 전력 관리에 있어서 전원에 대한 1V 전압 강하만이 허용된다면, 전송된 모든 비트에 대해 대략 1-2μF가 요구된다.
예시적인 실시형태에 있어서, 송수신기(20)는 Texas Instruments(TI) CC1101와 함께 따라 동작할 수 있는 사양이 선택된다. TI CC1101는 구체적으로 장거리 및 저전력 애플리케이션을 위해 설계되고 주로 ISM 대역용인 서브 GHz 송수신기이며, 제안된 송수신기(20)의 설계 목표와 면밀히 유사한 상업적 칩이다. 송수신기는 아래와 같이 표 1(CC1101 장거리 저전력 송수신기 구성)의 구성 설정에 따라 CC1101과 호환할 수 있도록 설계되었다.
사양 값 단위
주파수 433 MHz
변조 2-FSK
데이터 속도 1001.2 Baud
채널 BW 203.125 kHz
FSK 주파수 편차 50.781 kHz
IF 주파수 863.281 kHz
433MHz 대역은 송수신기가 8개의 전체 채널을 갖게 되도록 전체 채널 대역폭이 1.74MHz이며, 이 값들은 앞서 연산된 이론 값들과 밀접하게 일치한다. 이 값들은 CC1101 데이터 시트로부터 계산되었다. 레지스터가 감소된 전류로 설정되고 입력 신호가 수신기의 감도 한계에 있는 상태에서, 데이터 시트에 명시된 바와 같이, 저전력 CC1101은 1.2kbaud, 433MHz의 수신 모드에서 16.0mA를 소비한다. 송신기는 433MHz에서 0dBm을 출력할 때 16.0mA를 소비한다. VDD는 3.0V로서, 송신 및 수신용 전체 전력이 각각 48mW가 된다. 송수신기(20)에 대한 링크 예산은 아래의 표 2에 제시된다.
표 2(LRTRx 링크 예산)는 킬로미터 거리 통신을 달성하도록 요구되는 수신기 감도 및 잡음 지수를 계산한 것이다.
사양 값 단위
중심 주파수 433 MHz
데이터 속도 1001.2 bps
대역폭 203.125 kHz
거리 1000 미터
전송 전력 0 dBm
경로 손실 85.18 dB
안테나 이득 0 dB
잡음 전력 -143.99 dBm
최소 Eb/No 12 dB
링키 마진 10 dB
수신 감도 -85.18 dBm
수신기 잡음 지수 36.81 dBm
링크 예산과 이전의 용량 계산 사이의 차이는 전송과 수신 사이의 전력이 하드웨어 제약 조건을 기반으로 합리적이어야 한다는 것이다. 전력 증폭기의 출력 전력을 감소시키는 것은 수신기에 가해지는 증가된 감도 부하가 합리적인 한 유효하며 전체 수신기 전력을 극적으로 변경하지 않는다. 수신기는 패킷을 위한 액티브 상태 청취에 대부분의 시간을 소비하므로, 저전력 수신은 전체 시스템 설계에서 불가결하다. 전송 전력을 0dBm으로 설정하면, 킬로미터 거리 통신을 위해 수신기에 요구되는 감도가 -85dBm으로 설정된다. 송신기의 전력이1mW를 초과할 만큼 높은 반면, 수신기의 전력은 몇 μW 범위일 것이다. 잠재적인 +10dBm의 전송 출력과 -112dBm의 수신 감도를 갖는 CC1101로 통신하면, 수신 감도에 대한 10dB의 설계 마진과 송신기를 위한 대략 25dB의 설계 마진을 갖는 킬로미터 거리 통신이 가능해야 한다.
도 5는 송신기(50)의 예시적인 실시예를 더 도시한다. 송신기(50)는 표준 셀들로 구성된 4단 클럭 버퍼(52)의 후단에서 0.5V로 동작하는 클래스-E 전력 증폭기(51)를 포함한다. LO 신호를 제공하는 PLL로부터 2-FSK 변조가 달성된다. 클래스-E NMOS 스위치는 오픈 드레인 연결되고, RF 쵸크 및 매칭 네트워크 수동 소자들(53)은 오프 칩인데, 이는 433MHz RF 주파수에 따른 수동 소자들의 크기 때문이다.
도 6은 RF 프론트 엔드(60)의 예시적인 실시예를 더 도시한다. RF 프론트 엔드(60)는 도 4에 도시된 바와 같이 SAW 필터(18) 및 오프 칩 RF 스위치(19)의 선단에 위치한 33MHz 안테나(17)를 포함한다. RF 스위치(19)에 의해, 전력 증폭기(PA)(31) 및 LNA(21) 양쪽을 위한 독립적인 오프 칩 매칭 네트워크를 사용할 수 있다. 온 칩 LNA(21)는 가변 전류원을 갖는 AC 결합 단일단 캐스코드 증폭기(61)일 수 있다. 비교적 낮은 RF 주파수 때문에, 오프 칩 인덕터(62)의 부하가 사용되어 온 칩 절환 가능한 캡 뱅크와 공명한다.
믹서(64)는 PLL(35)로부터 출력된 미분 구형파에 의해 제어되는 단일의 균형 잡힌 패시브 절환단으로 구성된다. 단일의 균형 잡힌 믹싱으로부터의 출력은 트랜스임피던스 증폭기(TIA)(65)로 입력되어 선형성을 개선하고 이득을 제공한다. RF 프론트 엔드를 위한 다른 실시예도 역시 본 개시내용에 포함된다.
도 7을 참조하여, IF단을 더 설명한다. 믹싱 동작에 후속하여, 신호는 6차 gm-C 필터(71)에 의해 필터링된다. 예시적인 실시형태에 있어서, 필터는 채널 대역폭이 200kHz이고, 20 내지 40dB의 프로그래밍 가능한 이득을 제공한다. 다른 이득단(26)이 gm-C 필터(71)에 후속하며, 도 4에 도시된 바와 같이, 비교기(26)가 잡음 탄력성을 위한 조절 가능한 이력 현상을 갖는다.
복조기(27)는 비교기(26)로부터의 중간 신호를 수신하도록 구성된다. 동작시, 복조기는 주어진 데이터 비트에 대해 계수된 전이 횟수에 따라 데이터 비트에 대한 값을 결정한다. 더 구체적으로, 중간 신호는 도 9에 도시된 바와 같이 슬라이스 펄스들(91, 99) 사이의 카운터를 계측한다. 데이터 비트의 끝을 나타내는 비트 슬라이스 펄스에 응답하여, 복조기는 계수된 횟수를 사전 정의된 임계값과 비교한다. 데이터 비트는 계수가 임계값을 초과할 때 1의 값이 할당되고 계수가 임계값보다 작을 때 (또는 임계값과 동일할 때) 0의 값이 할당된다. 예컨대, 비트율이 1kbps라면, 비트 슬라이스 시간은 1ms이다. IF 주파수가 863MHz이고 2-FSK 주파수 편차가 50.78kHz일 때, 전송된 0은 계수가 대략 813이고, 1은 계수가 913이다. 임계값을 IF 주파수의 중심에 두면, 863에 설정되고, 비트 오류가 생기기 전에 계수 버퍼에 50의 계수가 제공된다. 이와 같이, 복조기는 각각의 데이터 비트에 대한 값을 출력한다.
양호한 SNR을 갖는 환경에서, 전력 절감을 위해 비트 레벨 듀티 사이클링을 채용할 수 있다. 비트 레벨 듀티 사이클링은 도 9에 도시된 바와 같이 데이터 비트의 지속 기간 중의 일부 동안만 중간 신호를 복조한다. 20%의 듀티 사이클의 경우, 중간 신호는 (비트 슬라이스 시간의 대략 1/5의) 사전 정의된 기간 동안 복조된다. 사전 정의된 기간의 끝을 나타내는 어서트 트리거 신호(assertion trigger signal)에 응답하여, 복조기는 주어진 데이터 비트에 대한 값을 출력한다. 데이터 비트에 대한 값은 임계값을 듀티 사이클에 비례하여 조절하여 전술한 방식으로 연산한다. 위의 예를 계속하면, 임계값은 20%의 듀티 사이클에 대해 173으로 설정될 수 있다.
일단 데이터 비트의 값이 복조기에 의해 결정되어 출력되면, 전력 소비의 절감을 위해 송수신기의 하나 이상의 구성요소가 꺼지거나 비활성화될 수 있다. 예시적인 실시형태에 있어서, 저잡음 증폭기(21)는 92에서 1차로 꺼진다. 그런 다음, 업/다운 펄스가 트리거되지 않도록 PLL의 위상 주파수 검출기가 93에서 비활성화된다. 마지막으로, 전압 제어된 진동자의 버퍼 및 분주기가 94에서 꺼진다. 순서는 3개의 연속 클럭 사이클을 통해 완성될 수 있다. PLL에 대한 기준 주파수가 너무 낮고 PLL의 시작 시간이 느리기 때문에, 차지 펌프는 VCO의 조절 상태를 계속해서 유지한다. 이 순서는 단지 예시일 뿐이며 다른 구성요소가 꺼지거나 비활성화될 수 있다.
데이터 비트의 끝 이전에, 95로 지시된 바와 같이 디어서트 트리거 신호(de-assert trigger signal)가 발행된다. 디어서트 트리거 신호에 응답하여, 수신기 요소들이 예컨대 역순으로 활성화된다. 즉, 버퍼 및 분주기가 켜지고, 이어서 위상 주파수 검출기가 활성화된 다음, LNA가 켜진다. VCO는 주파수가 인접하지만 위상은 인접하지 않으므로, 로킹에 시간이 필요하지만 이 시간은 PLL의 원래의 시작 시간보다 빠르다. 예시적인 실시형태에 있어서, 전력을 끄고 켜는 순서는 오프 칩 컨트롤러(예컨대 FPGA)에 의해 제어된다. 복조기는 다음 비트 슬라이스가 99에 어서트될 때까지 순서 중에 비활성화 상태를 유지한다. 이 과정은 입사 RF 신호 내의 각각의 데이터 비트에 대해 반복된다.
어서트 트리거 신호의 타이밍은 도 10을 참조해 추가로 설명하는 바와 같이 컨트롤러에 의해 제어된다. 입사 RF 신호의 충실도는 컨트롤러에 의해 주기적으로 결정된다(102). 신호 충실도 측정값의 예는 수신된 신호 세기, 링크 품질 지시자 및 비트 오류율을 포함한다. 다른 형태의 측정값도 역시 본 개시내용에 포함될 수 있다.
이어서, 충실도 측정값을 최소 품질 임계값과 비교한다(103). 충실도 측정값이 최소 품질 임계값 이하이면, 입사 데이터는 종래의 방식으로 복조된다. 즉, 복조기는 비트 슬라이스의 끝에서 현재 데이터 비트에 대한 데이터 값을 출력한다(109).
충실도 측정값이 최소 품질 임계값을 초과하면, 비트 레벨 듀티 사이클링을 전술한 방식으로 채용하여 전력을 절감할 수 있다. 구체적으로, 현재 비트 슬라이스가 시작된 후 사전 정의된 기간에 컨트롤러에 의해 어서트 트리거 신호가 발행된다(104). 사전 정의된 기간의 지속 기간은 RF 신호 내의 심벌의 지속 기간보다 짧은 것이 좋다. 예시적인 실시형태에 있어서, 사전 정의된 기간은 충실도 측정값과 최소 품질 임계값 사이의 차이의 함수로 설정된다. 예컨대, 차이가 클수록(즉, 신호 품질이 높을수록), 사전 정의된 기간이 짧다. 역으로, 차이가 작을수록(즉 신호 품질이 낮을수록), 사전 정의된 기간이 길다. 일 실시형태로서, 어서트 트리거 신호는 펄스폭 변조된 신호이고 펄스는 충실도 측정값과 최소 품질 임계값 사이의 차이에 따라 변조된다. 사전 정의된 기간의 값을 설정하기 위한 함수는 선형 또는 비선형 함수일 수 있으며 무선 송수신기의 다른 설정에 의존할 수 있다.
어서트 트리거 신호에 응답하여, 복조기는 RF 신호 내의 주어진 데이터 비트에 대한 데이터 값을 출력한다(105). 데이터 비트에 대한 값은 임계값을 사전 정의된 기간의 지속시간(즉 듀티 사이클)에 비례하여 조절하여 전술한 방식으로 연산한다. 어서트 트리거 신호에 응답하여, 컨트롤러는 송수신기의 하나 이상의 구성요소를 비활성화시켜 전력을 절감한다(106).
데이터 비트의 끝 이전에, 디어서트 트리거 신호가 컨트롤러에 의해 발행된다(107). 디어서트 트리거 신호에 응답하여, 하나 이상의 구성요소가 다시 비활성화된다(108). 이 과정은 입사 RF 신호 내의 각각의 데이터 비트에 대해 반복될 수 있다. 방법 중의 관련 단계만을 도 10을 참조하여 논하였지만, 송수신기의 전체 동작을 제어하고 관리하는데 다른 단계들이 필요할 수 있다.
차지 펌프 기반의 PLL은 전체 시스템용 LO로서 작동하도록 설계되었다. 도 8은 PLL(35)를 포함하는 주 회로의 일례의 구조를 보여준다. 분주된 26MHz 수정 진동자를 제외하면, PLL에 대한 기준 주파수는 50.78kHz다. 이는 2-FSK 편차로 명기된 것과 동일한 주파수로서, 정수-N 분주가 가능하다. 기준 주파수와 대략 433MHz의 출력 주파수 사이의 분주값도 역시 크기 때문에, 수정 진동자 분주기에 적용된 것과 동일한 기술이 PLL의 분주기에 적용된다. 즉, N-2(누적된 지터(jitter)를 제거하는 1 클럭 사이클 및 카운터를 리셋하기 위한 다른 클럭 사이클)까지 계수한 다음 누적된 지터를 분주기 체인의 잔여부로부터 제거하는 VCO에 의해 N번째 클럭이 직접 계측(clocking)된다. 또한, 2-bit FSK 값은 오프 칩 FPGA로부터 제어되고, 사용자 프로그래밍 가능한 분주값에 추가된다. 이에 따라, 효과적인 2-FSK 변조가 가능하다. 프로그래밍 가능한 N-2 분주기에 의해, 송수신기는433MHz ISM 대역 내의 지정된 8개의 서로 다른 물리적 채널 사이에서 주파수 도약을 수행할 수 있다.
전력 증폭기는 47.49%의 PAE로 0.04dBm의 출력 전력을 갖는 것으로 측정되었다. PA를 위해 공급된 전체 전력은 2.13mA이고, PLL 및 클럭 버퍼는 각각 266μW 및180μW를 소비한다. 도 11은 서로 인접하게 1kbps로 1010 데이터 패턴을 변조하는 2개의 인접 채널의 스펙트럼 출력을 보여준다. 느린 기준 주파수를 갖는 더 낮은 전력 정수-N PLL을 선택하는 것의 단점은 해당 주파수 영역 내에 스퍼들(spurs)이 위치한다는 것이다. 그 경우에도, 인접 채널들은 -16.7dB만큼 크게 감소한다. 수면 전력을 절감하기 위해 클럭 버퍼에 두꺼운 산화물 헤더를 사용하였지만, 효율을 유지하기 위해 PA에는 사용하지 않았다.
수신기는 전체 전력 소비가 370μW이다. 모든 회로는 수면 전력을 절감하기 위해 두꺼운 산화물 헤더를 갖는다. 도 12에 도시된 바와 같이, 10-3의 BER에서 -102.5dBm의 수신기 감도가 측정된다. 안테나 이득을 0dB이라 추정하면, 칩 간 통신을 위한 이론적인 통신 거리는 Friis 자유 공간 경로 손실 방정식을 기반으로 5 킬로미터를 초과한다. 송수신기를 CC1101에 통신하면 설계 사양을 훨씬 능가하여 통신 거리를 20 킬로미터 넘게 연장시킨다. 또한, 도 13은 속도 및 데이터 속도가 어떻게 용례의 요구되는 범위 및 주변 환경의 SNR에 기반하여 절충될 수 있는지를 보여준다.
도 14는 모든 채널에 걸친 인접 채널 거절을 보여준다. 다음 인접 채널에서, 채널 거절은 14dB로 측정되며, 2 채널을 넘어서면 34dB로 측정된다. BER이 10-4이 되도록 소망되는 신호를 설정하여 인접 채널 거절을 측정하였다. 간섭 신호를 FSK0 위치(인접 채널들의 최악 상황의 주파수)에 두고 BER이 10-3으로 떨어질 때까지 신호 전력을 소진하였다. 채널 0은 기준 채널이다.
요구되는 데이터 속도가 매우 느리다면 비트 레벨 듀티 사이클링을 채용할 수 있다. 도 15는 수신기가 수면 상태인 각각의 비트 윈도우 동안 시간의 백분율에 기반한 감도 대 전력 절충을 보여준다. 정수-N PLL의 느린 로크 시간 때문에, 비트 레벨 듀티 사이클링은 500bps 미만의 데이터 속도에서만 동작한다.
500bps를 초과한 데이터 속도를 위해, 패킷 레벨 듀티 사이클링이 채용된다. PLL 시작 시간은 전체 수신기의 시작 시간을 결정하고, 0.6 비트로 측정된다. 이에 따라, 패패킷 당 시작 시간이 1 비트 미만이기 때문에, 100 비트 이상의 패킷을 매우 효율적으로 발송할 수 있다.
아래의 표 3(LRTRx 전력 차단)은 LRTRx를 위한 전력 차단을 보여준다. 수정 진동자(XO) 및 PLL은 송신기 및 수신기 양쪽에 공유되며 각각 31μW 및 226μW를 소비한다. 수신기 측에서, LNA 및 믹서는 100μW 미만을 소비하지만, 디지털 복조 블록이 더해진 IF 이득 및 필터링 단은 22μW를 소비한다. 송신기 측에서, 전력 증폭기는 안테나에서 거의 정확히 1mW 출력 전력을 생성하기 위해 2.13mW를 소비한다. 표준 셀 클록 버퍼는 182μW를 소비한다. 유효 전력을 희생하더라도 수면 전력을 절감하기 위해 두꺼운 산화물 수면 헤더들을 설계에 사용하였으나, 효율을 최적화하기 위해 PA는 예외로 하였다. 전체 수신기는 수면 전력이 10.2nW이고, 송신기의 수면 전력은 98.9nW이며, 이 중 93nW는 PA에 기인한다. 하지만, LDO 또는 다른 전력관리 회로를 사용하여 1.2V 전원에서 0.5V 전원을 조절할 것이므로, 이는 감소될 수 있다. 전력 관리 회로를 비활성화하면 헤드와 동일한 효과를 얻을 것이며 측정된 송신기 수면 전력을 절감할 것이다.
전력 소비
Rx Tx
LNA+믹서 9μW 전력 증폭기 2.13mW
IF+복조 22μW 클럭 버퍼 182μW
PLL 226μW PLL 226μW
XO 31μW XO 31μW
전체 378μW 전체 2.57mW
수면 10.2nW 수면 98.9nW
전력 관리에 기반하여 패킷 레벨 듀티 사이클링을 분석할 수 있다. 수면으로부터 데이터 수신까지 측정된 시작 시간은 평균 3ms이거나3 비트이며 꺼지는 시간은 1 비트 미만이다. 패킷들 사이의 전력은 수신기에 대해 10.2nW, 그리고 송신기에 대해 99nW 로 측정된다. 전술한 예들로 되돌아가서, 온도 측정값을100 비트 패킷으로 1분에 1회 발송해야 하는 애플리케이션을 상정한다. 켜고 끄는 시간은 분당 104ms인 104 패킷으로 길이가 증가한다. 분당 평균 전력은 송신의 경우 4.55μW이고 수신의 경우 5nW이다. 송신기는 분당 11 패킷 또는 1100 비트를 발송하고, 목표한 50μW의 평균 전력 예산을 유지할 수 있다. 수신기는 분당 거의 8 초 동안 능동적으로 수신하며 50μW의 전력 예산을 유지할 수 있다.
100 비트 패킷이 1kbps로 통신되는 CC1101을 이용하여 가상 시나리오에 대해 논했다. 수확된 에너지를 제외하기 위해, 패킷 당 저장 용량은 1.6mF이 되었고, 전체 평균 전력 소비를 50μW로 절감하기 위해 1.04 bps의 평균 데이터 속도가 필요하였다. 동일한 조건에서, LRTRx는 수신 모드에서 평균 145bps를 수신하고 송신 모드에서 20bps를 발송할 수 있다. LRTRx는 수신 모드에서 28.7uF 의 저장 용량을 사용하여 패킷을 발송할 수 있으며, 이 저장 용량은 송신 모드에서 120uF로 증가한다.
평균 비트율을 송신기를 위해 20배 증가시키고 수신기를 위해 145배 증가시키면, 무선 센서 노드가 킬로미터 범위에서 더 많은 정보를 통신할 수 있게 된다. 또한, 순간 전력 소비가 더 낮으면, 설계 부하를 경감하는데 필요한 저장 용량의 양이 감소되고, 에너지 하비스터가 노드를 더 신속히 충전할 수 있다. 비트 레벨 듀티 사이클링은 이러한 것들을 더 개선한다. 또한, LRTRx는 기존의 상업용 TI CC1101 무선 장치와 통신할 수 있도록 설계됨으로써 확실한 상호 운용성을 갖는다.
전술한 실시형태의 설명은 예시와 설명의 목적으로 제공되었다. 본 개시내용을 포괄하거나 한정하기 위한 것은 아니다. 특정한 실시형태의 개별적인 요소 및 특징은 특정한 실시형태로 한정되는 것은 아니지만, 적용 가능한 경우, 명시적으로 도시되거나 기재되지 않더라도, 호환 가능하며 선택된 실시형태에서 사용될 수 있다. 동일 요소가 다양하게 수정될 수 있다. 그와 같은 수정은 본 개시내용에서 벗어나지 않는 것으로 간주되며, 그와 같은 모든 수정은 본 개시내용의 범위에 포함되는 것으로 의도된다.

Claims (19)

  1. 저전력 장거리 송수신기에 있어서,
    RF 신호를 수신하도록 구성된 안테나;
    상기 안테나로부터 상기 RF 신호를 수신하여, 증폭, 주파수 편이 및 필터링 중의 적어도 하나에 의해 상기 RF 신호를 사전 조절하도록 구성된 아날로그 프론트 엔드 회로;
    상기 아날로그 프론트 엔드 회로로부터 상기 사전 조절된 신호를 수신하고, 상기 RF 신호 내의 심벌 시간의 지속 기간보다 짧은 사전 정의된 기간의 끝을 나타내는 어서트 트리거 신호를 수신하며, 상기 어서트 트리거 신호에 응답하여 상기 RF 신호 내의 주어진 데이터 비트에 대한 데이터 값을 출력하도록 구성된 복조기;
    상기 어서트 트리거 신호를 수신하고, 상기 상기 어서트 트리거 신호에 응답하여, 상기 송수신기의 적어도 하나의 구성요소를 비활성화시키도록 구성된 컨트롤러
    를 포함하는 송수신기.
  2. 제1항에 있어서, 상기 컨트롤러는 디어서트 트리거 신호에 응답하여, 상기 적어도 하나의 구성요소를 활성화시키며, 상기 디어서트 트리거 신호는 상기 어서트 트리거 신호에 후속하고 상기 주어진 데이터 비트의 끝에 선행하는 것인 송수신기.
  3. 제1항에 있어서, 상기 아날로그 프론트 엔드 회로는
    상기 안테나로부터 상기 RF 신호를 수신하여 상기 RF 신호를 증폭시키도록 구성된 저잡음 증폭기; 및
    상기 저잡음 증폭기로부터 상기 증폭된 RF 신호를 수신하여 상기 증폭된 RF 신호를 다른 주파수의 중간 신호로 편이시키도록 구성된 믹서 회로
    를 포함하는 것인 송수신기.
  4. 제3항에 있어서, 상기 믹서 회로와 동작 가능하게 결합된 위상 동기 루프 회로를 더 포함하는 것인 송수신기.
  5. 제4항에 있어서, 상기 위상 동기 루프 회로는 위상 주파수 검출기, 차지 펌프 회로, 전압 제어 진동자 및 주파수 분주기를 포함하는 것인 송수신기.
  6. 제5항에 있어서, 상기 컨트롤러는 상기 어서트 트리거 신호에 응답하여, 상기 위상 주파수 검출기가 비활성화되기 전에 상기 저잡음 증폭기가 꺼지고 상기 전압 제어 진동자의 버퍼들 및 분주기들이 꺼지기 전에 상기 위상 주파수 검출기가 비활성화되도록, 상기 저잡음 증폭기를 끄고, 상기 위상 주파수 검출기를 비활성화하며, 상기 버퍼들 및 분주기들을 끄는 것인 송수신기.
  7. 제6항에 있어서, 상기 컨트롤러는 상기 디어서트 트리거 신호에 응답하여, 상기 전압 제어 진동자의 버퍼 및 분주기를 켜고, 상기 위상 주파수 검출기를 활성화하며, 상기 저잡음 증폭기를 켜는 것인 송수신기.
  8. 제1항에 있어서, 상기 믹서 회로와 상기 복조기 사이에 배치된 gm-C 필터를 더 포함하는 것인 송수신기.
  9. 제8항에 있어서, 상기 gm-C 필터로부터 필터 중간 신호를 수신하여 구형파형의중간 신호를 발생시키도록 구성된 아날로그 비교기를 더 포함하는 것인 송수신기.
  10. 제1항에 있어서, 상기 복조기는 상기 사전 정의된 기간 중에, 상기 중간 신호의 높은 값과 낮은 값 사이의 전이를 계수하여 상기 주어진 데이터 비트에 대해 계수된 전이 횟수에 따라 상기 주어진 데이터 비트에 대한 상기 데이터 값을 출력하도록 구성된 것인 송수신기.
  11. 제1항에 있어서, 상기 저잡음 증폭기는 아임계 영역에서만 동작하는 트랜지스터를 갖는 회로인 것인 송수신기.
  12. 저전력 장거리 송수신기에 있어서,
    RF 신호를 수신하도록 구성된 안테나;
    상기 안테나로부터 상기 RF 신호를 수신하여, 증폭, 주파수 편이 및 필터링 중의 적어도 하나에 의해 상기 RF 신호를 사전 조절하도록 구성된 아날로그 프론트 엔드 회로; 및
    상기 아날로그 프론트 엔드 회로로부터 상기 사전 조절된 신호를 수신하고, 상기 RF 신호 내의 심벌 시간의 지속 기간보다 짧은 사전 정의된 기간의 끝을 나타내는 어서트 트리거 신호를 수신하고, 상기 사전 정의된 기간 중에, 상기 중간 신호의 높은 값과 낮은 값 사이의 전이를 계수하며, 상기 어서트 트리거 신호에 응답하여, 주어진 데이터 비트에 대해 계수된 전이 횟수에 따라 상기 주어진 데이터 비트에 대한 데이터 값을 출력하도록 구성된 복조기
    를 포함하는 송수신기.
  13. 제12항에 있어서, 상기 어서트 트리거 신호를 수신하고, 상기 상기 어서트 트리거 신호에 응답하여, 상기 송수신기의 적어도 하나의 구성요소를 비활성화시키도록 구성된 컨트롤러를 더 포함하는 것인 송수신기.
  14. 제13항에 있어서, 상기 컨트롤러는 디어서트 트리거 신호에 응답하여, 상기 적어도 하나의 구성요소를 활성화시키며, 상기 디어서트 트리거 신호는 상기 어서트 트리거 신호에 후속하고 상기 주어진 데이터 비트의 끝에 선행하는 것인 송수신기.
  15. 제12항에 있어서, 상기 아날로그 프론트 엔드 회로는
    상기 안테나로부터 상기 RF 신호를 수신하여 상기 RF 신호를 증폭시키도록 구성된 저잡음 증폭기; 및
    상기 증폭된 RF 신호를 수신하여 상기 증폭된 RF 신호를 다른 주파수의 중간 신호로 편이시키도록 구성된 믹서 회로
    를 포함하는 것인 송수신기.
  16. 제15항에 있어서, 상기 믹서 회로와 동작 가능하게 결합된 위상 동기 루프 회로를 더 포함하는 것인 송수신기.
  17. 제16항에 있어서, 상기 위상 동기 루프 회로는 위상 주파수 검출기, 차지 펌프 회로, 전압 제어 진동자 및 주파수 분주기를 포함하는 것인 송수신기.
  18. 제17항에 있어서, 상기 컨트롤러는 상기 어서트 트리거 신호에 응답하여, 상기 위상 주파수 검출기가 비활성화되기 전에 상기 저잡음 증폭기가 꺼지고 상기 전압 제어 진동자의 버퍼들 및 분주기들이 꺼지기 전에 상기 위상 주파수 검출기가 비활성화되도록, 상기 저잡음 증폭기를 끄고, 상기 위상 주파수 검출기를 비활성화하며, 상기 버퍼들 및 분주기들을 끄는 것인 송수신기.
  19. 무선 송수신기가 RF 신호를 수신하고,
    상기 무선 송수신기의 컨트롤러가 상기 RF 신호의 충실도를 측정하고,
    상기 컨트롤러가 상기 충실도 측정값을 최소 품질 임계값과 비교하고,
    상기 컨트롤러가, 상기 충실도 측정값이 상기 최소 품질 임계값을 초과할 때 상기 RF 신호의 심벌의 처리 기간 전에 발행되는 어서트 트리거 신호의 타이밍을, 상기 충실도 측정값과 상기 최소 품질 임계값의 비교 결과에 기반하여 조절하며,
    상기 컨트롤러가 상기 무선 송수신기의 적어도 하나의 구성요소를 비활성화시키는,
    무선 송수신기의 동작 방법.
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