KR20180008484A - 순환 중복 체크에서 알고리즘의 배열 방법 - Google Patents

Abstract

하나의 클록 사이클의 계산 대기시간을 갖는 디지털 구현으로 구현될 수 있는, 다항식 생성기 및 데이터 스트림의 길이에 무관하게 순환 중복 체크(CRC)를 계산하기 위한 알고리즘의 배열 방법. 상기 방법은 정보의 시퀀스 및 이에 대응하는 다항식 생성기가 변환 표로 배열되게 할 수 있다.

Description

순환 중복 체크에서 알고리즘의 배열 방법

본 발명은 디지털 데이터 처리에서의 에러 교정 분야와 관련되고, 더 구체적으로 다항식 생성기 및 데이터 스트림의 길이와 무관하게 CRC를 계산하기 위한 시스템을 생성하기 위한 알고리즘과 관련된다.

에러 교정 기법 및 아키텍처가 디지털 데이터 처리 및 통신 시스템, 가령, 데이터 저장 서브시스템, 가령, 자기, 광학, 또는 반도체 기반 메모리 저장소를 갖는 시스템에서 잘 알려져있다. 선택된 데이터 블록 내 정보를 수학적으로 특징 짓는 임의의 수의 "예비" m-비트 에러 체크 심볼을 구성하는 데 인코더 회로를 이용함으로써, 에러 데이터의 검출과 가능한 경우 교정까지 달성되었다. 그 후 에러 체크 심볼이 데이터 블록에 첨부(append)되고 통신 채널을 통해 전달된다. 데이터 블록이 수신될 때, 또는 차후 메모리로부터 불러와 질 때, 데이터의 정확성 또는 신뢰가능성이 이들 첨부된 에러 체크 심볼의 사용에 의해 평가될 수 있다.

순환 중복 체크(CRC: Cyclic Redundancy check)는 해당 기술 분야에 널리 알려져있고 다양한 경우에 송신된 정보 스트림으로부터 에러를 검출하기 위한 수단으로서 사용되는 고전적인 에러 검출 메커니즘이다. 이는 수신기에서 전송 및 그 후 체크될 정보의 스트림으로 인코딩하는 데 사용될 수 있다는 구현의 단순성 때문에 일반적으로 수용될 수 있다.

CRC 계산은 다항식 연산에서 수행되는데, 이때 알고리즘의 기초가, 송신기와 수신기 모두 본질적으로 데이터 스트림으로부터의 에러 체크 심볼(CRC의 맥락에서, 체크섬(checksum)이라고도 알려짐)을 구성 및 검증하는 데 사용되는 정보의 시퀀스인 동일한 다항식 생성기의 사용에 대해 상호 간에 확인한다고 가정하면, 정보의 스트림(패킷 또는 프레임이라고도 알려짐)이 송신되며, 이때, 에러 체크 심볼의 계산이 선택된 다항식 생성기에 대항하여 데이터 스트림에 대한 다향식 나눗셈(polynomial division)을 수행함으로써 생성된다.

종래 기술에서, 에러 체크 심볼이 계산될 수 있는 속도를 최적화하기 위해, 일부는 고정된 데이터 폭을 갖는 특정 다항식 생성기에 대해 유효한 부울 또는 대수 표현을 얻기 위한 솔루션을 선택하지만, 그 밖의 다른 방법은 LFSR(linear feedback shift register)을 이용하는 아이디어를 최적화하지만, 단일 비트 시프트 대신, 클록 사이클마다 많은 비트 또는 바이트가 시프트될 수 있지만, 이는 알고리즘에 대해 추가 규칙을 부가한다. 또한 종래 기술에 의해 제안되는 일부 방법이 특정 정보 스트림 중 변하지 않는 부분을 체크함으로써 CRC를 수행하는 동작을 최적화하는 것을 시도하며, 또 다른 방법이 정보의 패킷의 세그먼트를 기초로 부분 나머지를 계산함으로써 방법을 개선하려 시도한다.

본 발명은 병렬 순환 중복 체크(CRC)를 수행하기 위한 알고리즘의 배열 방법을 제공하며, 상기 방법은 (i) 다항식 생성기

, 및

; 및

를 고려하는 단계, (ii) f(x) 및 g(x)를 서로의 함수로서 표로 변환하는 단계, (iii) k = 7 및 L = 7의 예시적 경우를 고려하여,

를 획득하는 단계 - A, B, C, ... G는 제수 계수(divisor coefficient)임 - , 및 (iv)

를 획득하는 단계를 포함한다.

포괄적이며, 다항식 생성기 및 데이터 스트림의 길이에 무관한, 순환 중복 체크에서 사용되는 체크섬을 계산하는 알고리즘 배열 방법을 제공하는 것이 본 발명의 목적이며, 상기 방법은 가장 느린 합성 조합 로직 경로의 전파 딜레이에 의해서만 제한되고 단일 시스템 클록 사이클의 주기 내에서 계산되는 것이 일반적인 디지털 로직 구현으로 구현될 수 있다.

본 발명의 또 다른 목적은 순환 중복 체크에서 사용되는 체크섬을 계산하는 알고리즘 배열 방법을 제공하는 것이며, 여기서, 정보의 시퀀스 및 이에 대응하는 다항식 생성기가 표로 변환되어 합성 가능 로직(synthesizable logic)으로 방법의 구현을 단순화시킬 수 있다.

본 발명의 이들 및 그 밖의 다른 목적, 양태, 이점, 및 특징이 첨부된 도면과 함께 제공되는 다음의 바람직한 실시예에 대한 상세한 기재를 고려하면 해당 분야의 통상의 기술자에게 자명하게 이해될 것이다.

첨부된 도면이 설명 목적으로 제공되며 발명의 한정의 의미가 아님이 이해될 것이다. 도면이 본 발명의 바람직한 실시예를 도시한다.
도 1은 본 발명에 따르는 7비트 데이터 스트림 및 7비트 다항식 생성기를 구현하는 변환 가능 표를 도시한다.
도 2는 본 발명에 따르는 예시적 CRC 체크섬 계산을 도시한다.
도 3은 종래의 방법의 생성기 다항식 G(x) = x⁵ +x²+1을 이용한 LFSR로서의 USB CRC5 구현예를 도시한다.

CRC 계산은 다항식 연산으로 수행되며, 이때, 알고리즘의 기본은 정보의 스트림(패킷 또는 프레임이라고도 알려짐)이 송신되기 전에, 송신기와 수신기 모두 동일한 다항식 생성기 시퀀스를 이용한다고 가정하면, 다항식 나눗셈(polynomial division)을 통해 선택된 다항식 생성기에 대하여 계산이 이뤄진다는 것이다. 다항식 나눗셈의 결과의 나머지가 송신될 정보의 원본 패킷에 첨부된다. 그 후 정보가 송신되고 수신기에 의해 수신될 때, 수신된 정보 패킷에 동일한 다항식 나눗셈을 수행하고 최종 나머지가 0과 동일한지 여부를 체크함으로써 검증이 이뤄질 수 있고, 따라서 나머지가 존재하지 않을 때 에러가 쉽게 결정된다.

본 발명에서, CRC에서 사용되는 체크섬을 계산하는 알고리즘을 배열하는 방법을 제공하기 위한 방법이 사용된다. 상기의 내용이 수학적 맥락과 관련하여 이하의 수식에 의해 설명될 수 있다.

데이터 스트림이 계수 m_L-1, m_{L- 2},...를 갖는 m(x)로 표현되며 각각의 다항식의 차수는 x^{n -1}로 표현되며, 여기서 n은 {0,n-1}의 다항식의 차수이며, 데이터 스크림은 다음과 같이 표현될 수 있다:

여기서, L은 데이터 패킷의 길이이다.

추가로 다항식 생성기가 다음과 같이 유사하게 표현될 수 있다:

여기서 k는 다항식 생성기의 길이이다. 본 발명에서, 계산된 CRC 체크섬이 다음과 같이 표현될 수 있다:

CRC가 계산되고 m(L)에 첨부된 후 송신될 최종 정보 프레임이 다음과 같이 표현될 수 있다:

그리고 q(x)를 (k-1비트가 첨부된) 데이터 스트림의 몫 산물로 두고 다항식 생성기 및 m(x)는 다음과 같이 다시 써질 수 있다:

이때, 솔루션은 다음의 수학식으로부터 얻어진다:

종래 기술에서, 도 2는 c(x)가 구현되는 방식을 보여주고, 본 발명의 다항식 나눗셈 방법이 과거에 대한 정보를 앞으로 보내고 결국 나머지인 최종 값에 도달하기 위해, 이를 보유할 필요성을 유추한다. 디지털 로직 시스템에서, 다항식 생성기와 연관된 최고 차수까지의 다항식의 차수에 대응하는 복수의 선형 피드백 시프트 레지스터(LFSR: Linear Feedback Shift Register) 각각이, 다항식 생성기의 차수가 1인 경우라면 언제나, 추가 배타적 논리합(Exclusive Or)(XOR) 로직과 직렬로 캐스캐이딩된다. 이의 예시가 도 3에 도시되어 있다.

따라서, 이는 수신기 측에서의 특정 송신된 스트림에 대해 CRC를 계산하기 위해 최소 k-1개의 클록 사이클을 필요로 할 것이다(여기서 k-1은 다항식 생성기와 연관된 최고 차수임).

도 1은 본 발명에 따르는 7비트 데이터 스트림 및 7비트 다항식 생성기의 표로의 예시적 변환을 도시한다. 도시된 바와 같이, 다항식 생성기 시퀀스(g(x): g₀, g_{1 ...} g₅, g₆)에 대한, 데이터 스트림 더하기 CRC 체크 섬(f(x): f₀, f₁, f₂, f₃ ... f₁₀, f₁₁, f₁₂)의 본 발명에 따르는 변환 표가 제수 계수(divisor coefficient) A, B ... F, G를 도출한다.

제수 계수는 본 발명에 따라 CRC 시퀀스를 계산하는 데 사용된다.

도 2에 도시된 바와 같이, 롱 나눗셈(long division)의 계산이 첨부된 데이터 스트림 1100100111에 대해 수행되며, 이때, 추가 0000이 다항식 시퀀스 10101 또는 x⁴+x²+1로부터의 스트림에 첨부된다. 바람직한 실시예에서, 바닥의 나머지가 데이터 스트림에 첨부된 추가 0000을 CRC 체크섬으로 대체한다.

본 발명의 바람직한 실시예에서, 알고리즘을 효과적으로 계산하기 위해, f(x) 및 g(x)가 도 1에 도시된 바와 같이 서로의 함수로서의 표로 변환된다. L = 7 및 k = 7이고 빈공간은 당연히 널(null) 값을 갖는 예시적 경우를 고려하자. 변환 후 q(x)의 수학적 의미가 무의미해지며, 계수 A, B, C ... F, G가 발생하고 이들 계수를 제수 계수라고 지칭함을 알 수 있다.

다항식 생성기가 k 차수 0 내지 6의 모든 계수가 전부 1인 특수 경우를 고려하고, n이 데이터 스트림의 길이 더하기 CRC 체크섬의 길이라고 하면(L+(k-1)), 다음의 수학식이 도출되며:

따라서, 다음과 같다:

다항식 생성기가 특수 케이스가 아닌 경우, 이러한 도출은 시프트된 제수 계수의 열과 함께 도 1에 도시된 바와 같은 다항식 생성기의 열 인덱스(row index)를 기초로 추가적인 증배를 필요로 할 것이다.

본 발명에 따르면, 알고리즘은 하나의 클록 사이클 내에서 계산되는 데이터 또는 다항식 생성기 길이에 무관하고, 가장 느린 합성 조합 로직 경로의 전파 딜레이에 의해서만 제한되는 CRC 체크섬을 위한 시스템을 생성하는 데 사용된다. 시스템의 생성은, 메모리를 의미하는, 과거에 대한 지식을 획득하거나 피드백을 구현할 필요 없이, 설정 가능한 다항식 생성기로부터의 데이터 시퀀스에 대한 다항식 나눗셈의 수행으로부터 최종 나머지를 결정한다. 본 발명은 나머지가 0임을 가정함으로써, 다항식 나눗셈을 수행한 결과의 몫의 계수를 결정함으로써 신규한 접근법을 제공하며, 이는 전체 몫의 남은 k-1 비트가 다항식 나눗셈의 나머지일 것임을 추론한다.

따라서 해당 분야의 통상의 기술자라면 본 발명의 사상 내에서 많은 변경이 가능함을 알 것이다. 따라서 본 발명은 첨부된 청구항의 사상을 제외하고 한정되지 않는다.

Claims (5)

1. 병렬 순환 반복 체크(CRC)를 수행하기 위한 알고리즘의 배열 방법으로서, 상기 방법은
   (i) 다항식 생성기

   

   , 및

   

   ; 및

   

   를 고려하는 단계,
   (ii) f(x) 및 g(x)를 서로의 함수로서 표로 변환하는 단계,
   (iii) k = 7 및 L = 7의 예시적 경우를 고려하여,

   

   를 획득하는 단계 - A, B, C.... G는 제수 계수(divisor coefficient)임 - , 및
   (iv)

   

   를 획득하는 단계를 포함하는, 병렬 순환 반복 체크(CRC)를 수행하기 위한 알고리즘의 배열 방법.
2. 제1항에 있어서, 단계(iii)에서, 다항식 생성기의 g(x)의 모든 계수가 1이 아닌 경우, 도출은 다항식 생성기의 제수 계수를 기초로 가외적 곱셈 배율(multiplication factor)를 필요로 하는, 병렬 순환 반복 체크(CRC)를 수행하기 위한 알고리즘의 배열 방법.
3. 제1항에 있어서, 청구항 1의 단계 (iii)에서 구현될 수 있는 수학 공식의 사용에 의해, 다항식 생성기 시퀀스에 대해 데이터 스트림으로부터 CRC 체크섬을 획득하는 데 제수 계수 A, B ... F, G가 사용되는, 병렬 순환 반복 체크(CRC)를 수행하기 위한 알고리즘의 배열 방법.
4. 제1항에 있어서, 알고리즘은 다항식 생성기 및 데이터 스트림의 길이에 무관한, 병렬 순환 반복 체크(CRC)를 수행하기 위한 알고리즘의 배열 방법.
5. 제1항에 있어서, 디지털 로직 구현에서 구현되는 알고리즘의 속도는 하나의 시스템 클록 사이클의 일반적인 대기시간(latency)을 갖는 가장 느린 합성 조합 로직 경로의 전파 딜레이에 의해서만 제한되는, 병렬 순환 반복 체크(CRC)를 수행하기 위한 알고리즘의 배열 방법.
   

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