KR20180004379A

KR20180004379A - Gate driving circuit and display device having the same

Info

Publication number: KR20180004379A
Application number: KR1020160083652A
Authority: KR
Inventors: 박준현; 김성환; 전병근
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-07-01
Filing date: 2016-07-01
Publication date: 2018-01-11
Also published as: KR102581504B1

Abstract

The present invention relates to a gate driving circuit which comprises a plurality of driving stage groups. Each of the driving stage groups includes a plurality of driving stages and at least one discharge driving stage. Each of the driving stages and the discharge driving stage includes a first pull-down circuit for discharging a signal of a first node, a gate signal, and a carry signal with a discharge voltage in response to a discharge control signal of a second node. The discharge driving stage includes a discharge control circuit for transmitting a first clock signal to the second node in response to the first clock signal to output the discharge control signal, and discharging the discharge control signal of the second node with the discharge voltage in response to the carry signal and a second clock signal. The gate driving circuit can have improved reliability.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate driving circuit and a display device including the gate driving circuit.

본 발명은 표시 패널에 집적되는 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것이다.The present invention relates to a gate driving circuit integrated on a display panel and a display device including the same.

표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. The display device includes a plurality of gate lines, a plurality of data lines, a plurality of gate lines, and a plurality of pixels connected to the plurality of data lines. The display device includes a gate driving circuit for providing gate signals to a plurality of gate lines and a data driving circuit for outputting data signals to a plurality of data lines.

게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.The gate driving circuit includes a shift register including a plurality of driving stage circuits (hereinafter, driving stages). The plurality of driving stages output gate signals corresponding to the plurality of gate lines, respectively. Each of the plurality of driving stages includes a plurality of transistors that are connected to each other.

본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 제공하는데 있다.An object of the present invention is to provide a gate drive circuit with improved reliability.

본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 포함하는 표시 장치를 제공하는데 있다.It is an object of the present invention to provide a display device including a gate drive circuit with improved reliability.

이와 같은 목적을 달성하기 위한 본 발명의 게이트 구동회로는 복수의 구동 스테이지 그룹들을 포함한다. 상기 복수의 구동 스테이지 그룹들 각각은 복수의 구동 스테이지들 및 적어도 하나의 디스챠지 구동 스테이지를 포함한다. 상기 복수의 구동 스테이지들 및 상기 디스챠지 구동 스테이지 각각은, 이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로, 상기 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로, 및 제2 노드의 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함한다. 상기 적어도 하나의 디스챠지 구동 스테이지는, 상기 제1 클럭 신호에 응답해서 상기 제1 클럭 신호를 상기 제2 노드로 전달하여 상기 디스챠지 제어 신호를 출력하고, 상기 캐리 신호 및 제2 클럭 신호에 응답해서 상기 제2 노드의 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지하는 디스챠지 제어 회로를 더 포함한다.According to an aspect of the present invention, a gate driving circuit includes a plurality of driving stage groups. Each of the plurality of driving stage groups includes a plurality of driving stages and at least one discharge driving stage. Each of the plurality of driving stages and the discharge driving stage comprising an input circuit for receiving a previous carry signal from a previous driving stage and precharging a first node, A second output circuit for outputting the first clock signal as a carry signal in response to the signal of the first node and a second output circuit for outputting the first clock signal as a carry signal in response to the discharge control signal of the second node, And a first pull-down circuit for discharging the signal of one node, the gate signal and the carry signal to a discharge voltage. Wherein the at least one discharge driving stage is responsive to the first clock signal for transferring the first clock signal to the second node to output the discharge control signal and responsive to the carry signal and the second clock signal Further comprising a discharge control circuit for discharging the discharge control signal of the second node to the discharge voltage.

이 실시예에 있어서, 상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 클럭 신호의 펄스 폭보다 좁다.In this embodiment, the pulse width of the discharge control signal is narrower than the pulse width of the first clock signal.

이 실시예에 있어서, 상기 제2 클럭 신호는 상기 제1 클럭 신호와 다른 위상을 갖는 신호이다.In this embodiment, the second clock signal is a signal having a phase different from that of the first clock signal.

이 실시예에 있어서, 상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함한다.In this embodiment, the discharge voltage includes a first discharge voltage and a second discharge voltage.

이 실시예에 있어서, 상기 디스챠지 제어 회로는, 상기 제1 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 클럭 신호와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 클럭 신호를 수신하는 제2 클럭단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함한다.The discharge control circuit may include a first electrode coupled to the first clock terminal receiving the first clock signal, a second electrode coupled to the third node, and a gate electrode coupled to the first clock signal, A second transistor including a first transistor connected to the first node, a first electrode connected to the first clock terminal, a second electrode connected to the second node, and a gate electrode connected to the third node, A third transistor having a first electrode, a second electrode connected to a second voltage terminal for receiving the second discharge voltage, and a gate electrode connected to a third input terminal for receiving the carry signal, A second electrode connected to the second voltage terminal, a fourth transistor including a gate electrode connected to the third input terminal, a first electrode connected to the third node, A fifth transistor having a second electrode connected to a second voltage terminal for receiving a voltage and a gate electrode connected to a second clock terminal receiving the second clock signal and a first electrode connected to the second node, A second electrode connected to the second voltage terminal, and a gate electrode connected to the second clock terminal.

이 실시예에 있어서, 상기 제1 풀다운 회로는, 상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제1 디스챠지 트랜지스터 그룹, 상기 디스챠지 제어 신호에 응답해서 상기 게이트 신호를 상기 제1 디스챠지 전압으로 디스챠지하는 제3 디스챠지 트랜지스터, 및 상기 디스챠지 제어 신호에 응답해서 상기 캐리 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제4 디스챠지 트랜지스터를 포함한다.In this embodiment, the first pull-down circuit includes a first discharge transistor group for discharging the signal of the first node to the second discharge voltage in response to the discharge control signal, A third discharge transistor for discharging the carry signal to the second discharge voltage in response to the discharge control signal, and a fourth discharge for discharging the carry signal to the second discharge voltage in response to the discharge control signal, Transistor.

이 실시예에 있어서, 상기 제1 디스챠지 트랜지스터 그룹은, 상기 제1 노드와 연결된 제1 전극, 제1 연결 노드와 연결된 제2 전극, 및 상기 제2 노드와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터, 및 상기 제1 연결 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함한다.In this embodiment, the first discharge transistor group may include a first discharge transistor group including a first electrode connected to the first node, a second electrode connected to the first connection node, and a control electrode connected to the second node, And a control electrode coupled to the first node, a second electrode coupled to the second voltage terminal for receiving the second discharge voltage, and a control electrode coupled to the second node, Transistor.

이 실시예에 있어서, 상기 복수의 구동 스테이지들 각각은, 다음 캐리 신호에 응답해서 상기 제1 노드의 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제2 풀다운 회로를 더 포함한다.In this embodiment, each of the plurality of driving stages further includes a second pull-down circuit responsive to a next carry signal for discharging the signal of the first node to the second discharge voltage.

이 실시예에 있어서, 상기 제2 풀다운 회로는, 상기 제1 노드와 연결된 제1 전극, 제2 연결 노드와 연결된 제2 전극, 및 상기 다음 캐리 신호와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터, 및 상기 제2 연결 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 다음 캐리 신호와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함한다.In this embodiment, the second pull-down circuit includes a first pull-down transistor including a first electrode coupled to the first node, a second electrode coupled to the second coupling node, and a control electrode coupled to the next carry signal, And a second pull-down transistor including a first electrode coupled to the second connection node, a second electrode coupled to a second voltage terminal for receiving the second discharge voltage, and a control electrode coupled to the next carry signal .

이 실시예에 있어서, 상기 캐리 신호가 출력되는 캐리 단자와 연결된 제1 전극 및 상기 제1 연결 노드와 연결된 제2 전극을 포함하고, 상기 캐리 단자와 상기 제1 연결 노드 사이에 전류패스가 형성되도록 다이오드 접속된 전류 제어 회로를 더 포함한다.In one embodiment of the present invention, a first electrode connected to a carry terminal to which the carry signal is output and a second electrode connected to the first connection node are formed such that a current path is formed between the carry terminal and the first connection node. And a diode-connected current control circuit.

이 실시예에 있어서, 상기 전류 제어 회로의 상기 제2 전극은 상기 제2 연결 노드와 더 연결된다.In this embodiment, the second electrode of the current control circuit is further connected to the second connection node.

본 발명의 다른 특징에 따른 게이트 구동회로는 복수의 구동 스테이지 그룹들을 포함한다. 상기 복수의 구동 스테이지 그룹들 각각은 제1 제어 클럭 신호, 제2 제어 클럭 신호 및 제1 캐리 신호에 응답해서 디스챠지 제어 신호를 출력하는 디스챠지 제어 스테이지, 및 복수의 게이트 라인들을 각각 구동하는 복수의 구동 스테이지들을 포함한다. 상기 복수의 구동 스테이지들 각각은, 이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로, 상기 제1 노드의 신호에 응답하여 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로, 상기 제1 노드의 신호에 응답하여 상기 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로, 및 상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함한다. A gate driving circuit according to another aspect of the present invention includes a plurality of driving stage groups. Each of the plurality of driving stage groups includes a discharge control stage for outputting a discharge control signal in response to a first control clock signal, a second control clock signal, and a first carry signal, and a plurality of Lt; / RTI > Wherein each of the plurality of drive stages comprises an input circuit for receiving a previous carry signal from a previous drive stage and precharging a first node, a first node for outputting a clock signal as a gate signal in response to the signal of the first node, A second output circuit for outputting the clock signal as a carry signal in response to the signal of the first node, and a second output circuit for outputting the signal of the first node, the gate signal and the carry signal in response to the discharge control signal And a first pull-down circuit for discharging the discharge voltage to the discharge voltage.

상기 복수의 구동 스테이지들 각각으로 제공되는 상기 클럭 신호는 서로 다른 위상을 가지며, 상기 제1 제어 클럭 신호는 상기 복수의 구동 스테이지들 중 제1 구동 스테이지로 제공되는 클럭 신호이고, 상기 제2 제어 클럭 신호는 상기 복수의 구동 스테이지들 중 제2 구동 스테이지로 제공되는 클럭 신호이며, 상기 제1 캐리 신호는 상기 제1 구동 스테이지로부터 출력되는 캐리 신호이다.Wherein the clock signal provided to each of the plurality of driving stages has a different phase and the first control clock signal is a clock signal provided to a first one of the plurality of driving stages, Signal is a clock signal provided to a second one of the plurality of driving stages, and the first carry signal is a carry signal output from the first driving stage.

이 실시예에 있어서, 상기 디스챠지 제어 스테이지는, 상기 제1 제어 클럭 신호에 응답해서 상기 제1 제어 클럭 신호를 상기 디스챠지 제어 신호로 출력하고, 상기 제1 캐리 신호 및 제2 제어 클럭 신호에 응답해서 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지한다.In this embodiment, the discharge control stage outputs the first control clock signal as the discharge control signal in response to the first control clock signal, and outputs the second control clock signal to the first carry signal and the second control clock signal And discharges the discharge control signal to the discharge voltage in response.

이 실시예에 있어서, 상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 제어 클럭 신호의 펄스 폭보다 좁고, 상기 제2 제어 클럭 신호는 상기 제1 제어 클럭 신호와 다른 위상을 갖는 신호이다.In this embodiment, the pulse width of the discharge control signal is narrower than the pulse width of the first control clock signal, and the second control clock signal is a signal having a different phase from the first control clock signal.

이 실시예에 있어서, 상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함한다. 상기 디스챠지 제어 회로는, 상기 제1 제어 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 제어 클럭 신호와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 제어 클럭 신호를 수신하는 제2 클럭단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터 및 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함한다.In this embodiment, the discharge voltage includes a first discharge voltage and a second discharge voltage. Wherein the discharge control circuit includes a first electrode coupled to a first clock terminal receiving the first control clock signal, a second electrode coupled to a third node, and a gate electrode coupled to the first control clock signal, A second transistor having a first electrode coupled to the first clock terminal, a second electrode coupled to the second node, and a gate electrode coupled to the third node, a first electrode coupled to the third node, A second electrode coupled to a second voltage terminal for receiving a second discharge voltage, and a gate electrode coupled to a third input terminal for receiving the carry signal, a first electrode coupled to the second node, A second electrode connected to the second voltage terminal, a fourth transistor including a gate electrode connected to the third input terminal, a first electrode coupled to the third node, A fifth transistor having a second electrode connected to a second voltage terminal and a gate electrode connected to a second clock terminal receiving the second control clock signal and a second electrode coupled to the second node, A second electrode connected to the voltage terminal, and a gate electrode connected to the second clock terminal.

본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 복수의 구동 스테이지 그룹들을 포함하고, 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함한다. 상기 복수의 구동 스테이지 그룹들 각각은 복수의 구동 스테이지들을 포함하고, 상기 복수의 구동 스테이지들 각각은, 이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로, 상기 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로, 및 제2 노드의 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함한다. 상기 복수의 구동 스테이지들 중 k(k는 양의 정수)번째 구동 스테이지는, 상기 제1 클럭 신호에 응답해서 상기 제1 클럭 신호를 상기 제2 노드로 전달하여 상기 디스챠지 제어 신호를 출력하고, 상기 캐리 신호 및 제2 클럭 신호에 응답해서 상기 제2 노드의 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지하는 디스챠지 제어 회로를 더 포함한다.A display device according to another aspect of the present invention includes: a display panel including a plurality of pixels connected to a plurality of gate lines and a plurality of data lines, a plurality of driving stage groups, A gate driving circuit for outputting gate signals, and a data driving circuit for driving the plurality of data lines. Each of the plurality of driving stage groups comprising a plurality of driving stages, each of the plurality of driving stages comprising an input circuit for receiving a previous carry signal from a previous driving stage and precharging a first node, A first output circuit for outputting a first clock signal as a gate signal in response to a signal of a first node, a second output circuit for outputting the first clock signal as a carry signal in response to a signal of the first node, And a first pull-down circuit for discharging the signal of the first node, the gate signal and the carry signal to a discharge voltage in response to a discharge control signal of the node. Wherein k (k is a positive integer) driving stage of the plurality of driving stages outputs the discharge control signal by transferring the first clock signal to the second node in response to the first clock signal, And a discharge control circuit for discharging the discharge control signal of the second node to the discharge voltage in response to the carry signal and the second clock signal.

이 실시예에 있어서, 상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 클럭 신호의 펄스 폭보다 좁고, 상기 제2 클럭 신호는 상기 제1 클럭 신호와 다른 위상을 갖는 신호이다.In this embodiment, the pulse width of the discharge control signal is narrower than the pulse width of the first clock signal, and the second clock signal is a signal having a phase different from that of the first clock signal.

이 실시예에 있어서, 상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함한다. 상기 디스챠지 제어 회로는, 상기 제1 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 클럭 신호와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 클럭 신호를 수신하는 제2 클럭단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함한다.In this embodiment, the discharge voltage includes a first discharge voltage and a second discharge voltage. Wherein the discharge control circuit includes a first transistor including a first electrode coupled to a first clock terminal receiving the first clock signal, a second electrode coupled to a third node, and a gate electrode coupled to the first clock signal, A second transistor including a first electrode coupled to the first clock terminal, a second electrode coupled to the second node, and a gate electrode coupled to the third node, a first electrode coupled to the third node, A third transistor including a second electrode connected to a second voltage terminal for receiving a discharge voltage, and a gate electrode connected to a third input terminal receiving the carry signal, a first electrode connected to the second node, A second electrode connected to the second voltage terminal, a fourth transistor including a gate electrode connected to the third input terminal, a first electrode connected to the third node, A second electrode connected to the first voltage terminal, a second electrode connected to the second voltage terminal, and a gate electrode connected to a second clock terminal receiving the second clock signal; And a sixth transistor including a second electrode coupled to the second clock terminal and a gate electrode coupled to the second clock terminal.

이와 같은 구성을 갖는 게이트 구동회로는 하나의 스테이지 그룹 내 복수의 스테이지들의 제1 풀다운 회로는 동일한 디스챠지 제어 신호에 응답해서 동작한다. 디스챠지 제어 신호의 펄스 폭은 클럭 신호의 펄스 폭보다 좁으므로 제1 풀다운 회로 내 트랜지스터들의 턴 온 시간이 감소한다. 따라서 제1 풀다운 회로 내 트랜지스터들의 장시간 구동에 의한 드레솔드 전압 쉬프트 현상을 최소화할 수 있으므로 게이트 구동회로의 신뢰성 저하를 방지할 수 있다. 그러므로 게이트 구동회로를 포함하는 표시장치의 신뢰성 저하를 방지할 수 있다.The gate driver circuit having such a configuration operates in response to the same discharge control signal, with the first pull-down circuit of the plurality of stages in one stage group. Since the pulse width of the discharge control signal is narrower than the pulse width of the clock signal, the turn-on time of the transistors in the first pull-down circuit decreases. Accordingly, the drift voltage shift due to the long-time driving of the transistors in the first pull-down circuit can be minimized, so that the reliability of the gate driving circuit can be prevented from lowering. Therefore, the reliability of the display device including the gate driving circuit can be prevented from lowering.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 디스챠지 구동 스테이지의 회로도이다.
도 8은 도 6에 도시된 디스챠지 구동 스테이지 및 도 7에 도시된 구동 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 10은 도 9에 도시된 스테이지들의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 12는 도 11에 도시된 디스차지 제어 스테이지의 회로도이다.
도 13은 도 11에 도시된 구동 스테이지의 회로도이다.1 is a plan view of a display device according to an embodiment of the present invention.
2 is a timing diagram of signals of a display device according to an embodiment of the present invention.
3 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention.
4 is a cross-sectional view of a pixel according to an embodiment of the present invention.
5 is a block diagram of a gate driving circuit according to an embodiment of the present invention.
6 is a circuit diagram of a driving stage according to an embodiment of the present invention.
7 is a circuit diagram of a discharge driving stage according to an embodiment of the present invention.
8 is a timing chart for explaining the operation of the discharge stage shown in Fig. 6 and the driving stage shown in Fig.
9 is a block diagram of a gate drive circuit according to an embodiment of the present invention.
10 is a timing chart for explaining the operation of the stages shown in FIG.
11 is a block diagram of a gate driving circuit according to an embodiment of the present invention.
12 is a circuit diagram of the discharge control stage shown in Fig.
13 is a circuit diagram of the driving stage shown in Fig.

이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 게이트 신호들의 타이밍도이다. 1 is a plan view of a display device according to an embodiment of the present invention. 2 is a timing diagram of gate signals of a display device according to an embodiment of the present invention.

도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시 패널(DP), 게이트 구동회로(110), 데이터 구동회로(120) 및 구동 컨트롤러(130)를 포함한다. 1 and 2, the display device according to the embodiment of the present invention includes a display panel DP, a gate driving circuit 110, a data driving circuit 120, and a driving controller 130.

표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.The display panel DP is not particularly limited and includes, for example, a liquid crystal display panel, an organic light emitting display panel, an electrophoretic display panel, An electrowetting display panel, and the like. In this embodiment, the display panel DP is described as a liquid crystal display panel. Meanwhile, the liquid crystal display device including the liquid crystal display panel may further include a polarizer, a backlight unit, and the like not shown.

표시 패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시 패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. The display panel DP includes a first substrate DS1, a second substrate DS2 spaced apart from the first substrate DS1, and a liquid crystal layer LCL disposed between the first substrate DS1 and the second substrate DS2. ). The display panel DP includes a display area DA in which a plurality of pixels PX11 to PXnm are arranged and a non-display area NDA surrounding the display area DA.

표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(110)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(120)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.The display panel DP includes a plurality of gate lines GL1 to GLn disposed on the first substrate DS1 and a plurality of data lines DL1 to DLm crossing the gate lines GL1 to GLn do. The plurality of gate lines GL1 to GLn are connected to the gate driving circuit 110. [ The plurality of data lines DL1 to DLm are connected to the data driving circuit 120. 1, only a part of a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm are shown.

도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.1, only a part of the plurality of pixels PX11 to PXnm is shown. The plurality of pixels PX11 to PXnm are connected to corresponding gate lines of the plurality of gate lines GL1 to GLn and corresponding data lines of the plurality of data lines DL1 to DLm, respectively.

복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다. The plurality of pixels PX11 to PXnm may be divided into a plurality of groups according to a color to be displayed. The plurality of pixels PX11 to PXnm may display one of the primary colors. The primary colors may include red, green, blue and white. However, the present invention is not limited thereto, and the main color may further include various colors such as yellow, cyan, and magenta.

게이트 구동회로(110) 및 데이터 구동회로(120)는 구동 컨트롤러(130)로부터 제어 신호를 수신한다. 구동 컨트롤러(130)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(130)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호, 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다. The gate driving circuit 110 and the data driving circuit 120 receive a control signal from the driving controller 130. The drive controller 130 may be mounted on the main circuit board MCB. The drive controller 130 receives image data and control signals from an external graphic controller (not shown). The control signal includes a vertical synchronizing signal as a signal for distinguishing the frame intervals Ft-1, Ft and Ft + 1, a horizontal synchronizing signal as a signal for distinguishing horizontal intervals HP, that is, a row discrimination signal, And a data enable signal and a clock signal that are only at a high level during a period in which data is output to display the data.

게이트 구동회로(110)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 구동 컨트롤러(130)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1~Gn)을 생성하고, 게이트 신호들(G1~Gn)을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(G1~Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(110)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(110)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.The gate driving circuit 110 generates a gate control signal based on a control signal (hereinafter referred to as a gate control signal) received via the signal line GSL from the driving controller 130 during the frame periods Ft-1, Ft and Ft + And generates the signals G1 to Gn and outputs the gate signals G1 to Gn to the plurality of gate lines GL1 to GLn. The gate signals G1 to Gn may be sequentially output in correspondence with the horizontal intervals HP. The gate drive circuit 110 may be formed simultaneously with the pixels PX11 to PXnm through a thin film process. For example, the gate driving circuit 110 may be mounted in an OSD (Oxide Semiconductor TFT Gate driver circuit) in the non-display area NDA.

도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(110)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.1 illustrates an example of one gate driving circuit 110 connected to the left ends of a plurality of gate lines GL1 to GLn. In one embodiment of the invention, the display device may comprise two gate drive circuits. One of the two gate driving circuits may be connected to the left ends of the plurality of gate lines GL1 to GLn and the other may be connected to the right ends of the plurality of gate lines GL1 to GLn. Further, one of the two gate drive circuits may be connected to the odd gate lines and the other to the even gate lines.

데이터 구동회로(120)는 구동 컨트롤러(130)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(130)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(120)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. The data driving circuit 120 generates gradation voltages according to image data provided from the driving controller 130 based on a control signal (hereinafter referred to as a data control signal) received from the driving controller 130. The data driving circuit 120 outputs the gradation voltages to the plurality of data lines DL1 to DLm with the data voltages DS.

데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Ft-1, Ft, Ft+1)에 따라 반전될 수 있다. 데이터 구동회로(120)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다. The data voltages DS may comprise positive data voltages having a positive value for the common voltage and / or negative data voltages having a negative value. Some of the data voltages applied to the data lines DL1 to DLm during the respective horizontal intervals HP may have a positive polarity and the other may have a negative polarity. The polarity of the data voltages DS may be reversed according to the frame periods Ft-1, Ft, Ft + 1 to prevent deterioration of the liquid crystal. The data driving circuit 120 may generate inverted data voltages in units of frames in response to the inverted signal.

데이터 구동회로(120)는 구동 칩(121) 및 구동 칩(121)을 실장하는 연성회로기판(122)을 포함할 수 있다. 데이터 구동회로(120)는 복수 개의 구동 칩(121)과 연성회로기판(122)을 포함할 수 있다. 연성회로기판(122)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동 칩들(121)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다. The data driving circuit 120 may include a flexible circuit board 122 on which the driving chip 121 and the driving chip 121 are mounted. The data driving circuit 120 may include a plurality of driving chips 121 and a flexible circuit board 122. The flexible circuit board 122 electrically connects the main circuit board MCB and the first board DS1. The plurality of driving chips 121 provide data signals corresponding to corresponding ones of the plurality of data lines DL1 to DLm.

도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(120)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(120)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다. 1 exemplarily shows a data carrier circuit 120 of a tape carrier package (TCP: Tape Carrier Package) type. In another embodiment of the present invention, the data driving circuit 120 may be disposed on the non-display area NDA of the first substrate DS1 in a chip on glass (COG) manner.

도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.3 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention. 4 is a cross-sectional view of a pixel according to an embodiment of the present invention. Each of the plurality of pixels PX11 to PXnm shown in FIG. 1 may have the equivalent circuit shown in FIG.

도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TR, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.As shown in Fig. 3, the pixel PXij includes a pixel thin film transistor TR (hereinafter referred to as a pixel transistor), a liquid crystal capacitor Clc, and a storage capacitor Cst. Hereinafter, the transistor means a thin film transistor. In one embodiment of the present invention, the storage capacitor Cst may be omitted.

화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.The pixel transistor TR is electrically connected to the i-th gate line GLi and the j-th data line DLj. The pixel transistor TR outputs a pixel voltage corresponding to the data signal received from the jth data line DLj in response to the gate signal received from the i-th gate line GLi.

액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.The liquid crystal capacitor Clc charges the pixel voltage output from the pixel transistor TR. The arrangement of the liquid crystal directors included in the liquid crystal layer (LCL, see FIG. 4) changes in accordance with the amount of charge charged in the liquid crystal capacitor Clc. Light incident on the liquid crystal layer is transmitted or blocked depending on the arrangement of liquid crystal directors.

스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.The storage capacitor Cst is connected in parallel to the liquid crystal capacitor Clc. The storage capacitor Cst maintains the arrangement of the liquid crystal director for a predetermined period.

도 4에 도시된 것과 같이, 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi, 도 3 참조)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj, 도 3 참조)에 연결된 제1 전극(SE), 및 제1 전극(SE)과 이격되어 배치된 제2 전극(DE)을 포함한다. 4, the pixel transistor TR includes a control electrode GE connected to the i-th gate line GLi (see FIG. 3), an activating portion AL superimposed on the control electrode GE, A first electrode SE connected to the line DLj (see FIG. 3), and a second electrode DE disposed apart from the first electrode SE.

액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.The liquid crystal capacitor Clc includes a pixel electrode PE and a common electrode CE. The storage capacitor Cst includes a portion of the storage line STL overlapping the pixel electrode PE and the pixel electrode PE.

제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다. An i-th gate line GLi and a storage line STL are disposed on one surface of the first substrate DS1. And the control electrode GE is branched from the i-th gate line GLi. The i-th gate line GLi and the storage line STL may be formed of a metal such as aluminum (Al), silver (Ag), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ta) Metals, alloys thereof, and the like. The i-th gate line GLi and the storage line STL may include a multilayer structure, for example, a titanium layer and a copper layer.

제1 기판(DS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다. A first insulating layer 10 covering the control electrode GE and the storage line STL is disposed on one surface of the first substrate DS1. The first insulating layer 10 may include at least one of an inorganic material and an organic material. The first insulating layer 10 may be an organic film or an inorganic film. The first insulating layer 10 may include a multilayer structure, such as a silicon nitride layer and a silicon oxide layer.

제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.An activating part (AL) overlapping the control electrode (GE) is disposed on the first insulating layer (10). The activation part AL may include a semiconductor layer and an ohmic contact layer. A semiconductor layer is disposed on the first insulating layer 10, and an ohmic contact layer is disposed on the semiconductor layer.

활성화부(AL) 상에 제2 전극(DE)과 제1 전극(SE)이 배치된다. 제2 전극(DE)과 제1 전극(SE)은 서로 이격되어 배치된다. 제2 전극(DE)과 제1 전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다. A second electrode DE and a first electrode SE are disposed on the activation part AL. The second electrode DE and the first electrode SE are disposed apart from each other. Each of the second electrode DE and the first electrode SE partially overlaps the control electrode GE.

제1 절연층(10) 상에 활성화부(AL), 제2 전극(DE), 및 제1 전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다. A second insulating layer 20 covering the activating part AL, the second electrode DE and the first electrode SE is disposed on the first insulating layer 10. The second insulating layer 20 may include at least one of an inorganic material and an organic material. The second insulating layer 20 may be an organic film or an inorganic film. The second insulating layer 20 may include a multilayer structure, such as a silicon nitride layer and a silicon oxide layer.

도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.Although the pixel transistor TR having a staggered structure is shown as an example in Fig. 1, the structure of the pixel transistor TR is not limited thereto. The pixel transistor TR may have a planar structure.

제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.A third insulating layer (30) is disposed on the second insulating layer (20). The third insulating layer 30 provides a flat surface. The third insulating layer 30 may include an organic material.

제3 절연층(30) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 제2 전극(DE)에 연결된다. 제3 절연층(30) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.A pixel electrode PE is disposed on the third insulating layer 30. [ The pixel electrode PE is connected to the second electrode DE through the second insulating layer 20 and the contact hole CH passing through the third insulating layer 30. [ An alignment film (not shown) covering the pixel electrode PE may be disposed on the third insulating layer 30. [

제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.A color filter layer CF is disposed on one surface of the second substrate DS2. A common electrode CE is disposed on the color filter layer CF. A common voltage is applied to the common electrode CE. And has a different value from the common voltage and the pixel voltage. An alignment film (not shown) covering the common electrode CE may be disposed on the common electrode CE. Another insulating layer may be disposed between the color filter layer CF and the common electrode CE.

액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다. The pixel electrode PE and the common electrode CE, which are disposed with the liquid crystal layer LCL therebetween, form a liquid crystal capacitor Clc. A part of the pixel electrode PE and the storage line STL arranged with the first insulating layer 10, the second insulating layer 20 and the third insulating layer 30 interposed therebetween is connected to the storage capacitor Cst ). The storage line STL receives a storage voltage different from the pixel voltage. The storage voltage may have the same value as the common voltage.

한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시 패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.On the other hand, the cross section of the pixel PXij shown in Fig. 3 is only one example. 3, at least one of the color filter layer CF and the common electrode CE may be disposed on the first substrate DS1. In other words, the liquid crystal display panel according to the present embodiment can be used in a VA (Vertical Alignment) mode, PVA (Patterned Vertical Alignment) mode, IPS (in-plane switching) mode or Fringe- And a switching mode.

도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.5 is a block diagram of a gate driving circuit according to an embodiment of the present invention.

도 5에 도시된 것과 같이, 본 발명의 일 실시예에 따른 게이트 구동회로(110)는 복수의 구동 스테이지 그룹들(SG1, SG2, …)을 포함한다. 복수의 구동 스테이지 그룹들(SG1, SG2, …) 각각은 6 개의 스테이지들을 포함한다. 예를 들어, 구동 스테이지 그룹(SG1)은 스테이지들(SRC1~SRC6)을 포함하고, 구동 스테이지 그룹(SG2)은 스테이지들(SRC7~SRC12)을 포함한다. 이하 설명에서, 하나의 구동 스테이지 그룹에 포함되는 6 개의 스테이지들 중 세 번째 구동 스테이지(SRC3, SRC9, …)는 디스챠지 구동 스테이지라 칭하고, 나머지 5개의 스테이지들(SG1, SRC2, SRC4-SRC8, SRC10, SRC11, …)은 구동 스테이지라 칭한다. 구동 스테이지와 디스챠지 구동 스테이지의 구분이 불필요한 경우에는 스테이지로 칭한다. 하나의 구동 스테이지 그룹에 포함되는 스테이지들의 수는 다양하게 변경될 수 있다. 또한 하나의 구동 스테이지 그룹에 포함되는 디스챠지 구동 스테이지의 순서는 세 번째에 한정되지 않고, 다양하게 변경될 수 있다. As shown in FIG. 5, the gate driving circuit 110 according to an embodiment of the present invention includes a plurality of driving stage groups SG1, SG2, .... Each of the plurality of driving stage groups SG1, SG2, ... includes six stages. For example, the driving stage group SG1 includes the stages SRC1 through SRC6, and the driving stage group SG2 includes the stages SRC7 through SRC12. In the following description, the third of the six stages included in one driving stage group SRC3, SRC9, ... is called a discharge driving stage, and the remaining five stages SG1, SRC2, SRC4-SRC8, SRC10, SRC11, ... are referred to as driving stages. When the distinction between the driving stage and the discharge driving stage is unnecessary, it is referred to as a stage. The number of stages included in one driving stage group can be variously changed. In addition, the order of the discharge driving stages included in one driving stage group is not limited to the third, but can be variously changed.

게이트 구동회로(110)는 도 1에 도시된 게이트 라인들(GL1~GLn)에 각각 대응하는 n개의 스테이지들(SRC1~SRCn) 및 더미 스테이지들(미 도시됨)을 포함할 수 있다. 복수 개의 스테이지들(SRC1~SRCn) 및 더미 스테이지들은 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다. 이 실시예에서 게이트 구동회로(110)는 9 개의 더미 스테이지들(미 도시됨)을 포함할 수 있다.The gate drive circuit 110 may include n stages SRC1 to SRCn and dummy stages (not shown) corresponding to the gate lines GL1 to GLn shown in FIG. 1, respectively. The plurality of stages SRC1 to SRCn and the dummy stages have a dependent connection relationship operating in response to the carry signal output from the previous stage and the carry signal output from the next stage. In this embodiment, the gate drive circuit 110 may include nine dummy stages (not shown).

복수 개의 스테이지들(SRC1~SRCn) 각각은 도 1에 도시된 구동 컨트롤러(130)로부터 클럭 신호들(CKV1~CKV12) 중 대응하는 어느 하나, 제1 디스챠지 전압(VSS1) 및 제2 디스챠지 전압(VSS2)을 수신한다. 스테이지들(SRC1~SRC6)은 개시신호(STV)를 더 수신한다.Each of the plurality of stages SRC1 to SRCn receives a corresponding one of the clock signals CKV1 to CKV12 from the driving controller 130 shown in Fig. 1, a first discharge voltage VSS1, (VSS2). The stages SRC1 to SRC6 further receive the start signal STV.

본 실시예에서 복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들(G1~Gn)을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다. In this embodiment, the plurality of stages SRC1 to SRCn are connected to the plurality of gate lines GL1 to GLn, respectively. The plurality of stages SRC1 to SRCn provide the gate signals G1 to Gn to the plurality of gate lines GL1 to GLn, respectively. In one embodiment of the present invention, the gate lines connected to the plurality of stages SRC1 to SRCn may be odd gate lines or even gate lines among the entire gate lines.

복수 개의 스테이지들(SRC1~SRCn) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함한다. 디스챠지 구동 스테이지(SRC3, SRC9…)는 디스챠지 제어 출력 단자(DCO) 및 제3 입력 단자(IN3)를 더 포함한다. 복수 개의 스테이지들(SRC1~SRCn) 중 디스챠지 구동 스테이지들(SRC3, SRC9…)을 제외한 나머지 구동 스테이지들(SRC1, SRC2, SRC4~SRC8, SRC10~SRC14, …)은 디스챠지 제어 입력 단자(DCI)를 더 포함한다.Each of the plurality of stages SRC1 to SRCn includes a first input terminal IN1, a second input terminal IN2, a gate output terminal OUT, a carry output terminal CR, a first clock terminal CK1, 1 voltage terminal V1 and a second voltage terminal V2. The discharge driving stages SRC3, SRC9, ... further include a discharge control output terminal DCO and a third input terminal IN3. The remaining driving stages SRC1, SRC2, SRC4 to SRC8, SRC10 to SRC14, ... except for the discharge driving stages SRC3, SRC9, ... among the plurality of stages SRC1 to SRCn are connected to the discharge control input terminals DCI ).

복수 개의 스테이지들(SRC1~SRCn) 각각의 게이트 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 게이트 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.The gate output terminal OUT of each of the plurality of stages SRC1 to SRCn is connected to a corresponding one of the plurality of gate lines GL1 to GLn. The gate signals generated from the plurality of stages SRC1 to SRCn are provided to the plurality of gate lines GL1 to GLn through the gate output terminal OUT.

복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 다음 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 이전 스테이지의 제2 입력 단자(IN2)에 전기적으로 연결된다. 예컨대, 복수 개의 스테이지들(SRC1~SRCn) 중 k번째 스테이지의 캐리 출력 단자(CR)는 k-9번째 구동 스테이지의 제2 입력 단자(IN2) 및 k+6번째 스테이지의 제1 입력 단자(IN1)와 연결된다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 캐리 신호를 출력한다.The carry output terminal CR of each of the plurality of stages SRC1 to SRCn is electrically connected to the first input terminal IN1 of the next stage. The carry output terminal CR of each of the plurality of stages SRC1 to SRCn is electrically connected to the second input terminal IN2 of the previous stage. For example, the carry output terminal CR of the k-th stage among the plurality of stages SRC1 to SRCn is connected to the second input terminal IN2 of the k-9th driving stage and the first input terminal IN1 of the (k + 6) ). The carry output terminal CR of each of the plurality of stages SRC1 to SRCn outputs a carry signal.

복수 개의 스테이지들(SRC2~SRCn) 각각의 제1 입력 단자(IN1)는 해당 스테이지 이전의 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 스테이지들(SRCk)의 제1 입력 단자(IN1)는 k-6번째 구동 스테이지(SRCk-6)의 캐리 신호(CRk-6)를 수신한다. 복수 개의 스테이지들(SRC1~SRCn) 중 스테이지들(SRC1~SRC6)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호 대신에 도 1에 도시된 구동 컨트롤러(130)로부터의 수직 개시 신호(STV)를 수신한다. The first input terminal IN1 of each of the plurality of stages SRC2 to SRCn receives the carry signal of the stage before the corresponding stage. For example, the first input terminal IN1 of the kth stage SRCk receives the carry signal CRk-6 of the (k-6) th driving stage SRCk-6. The first input terminal IN1 of the stages SRC1 to SRC6 of the plurality of stages SRC1 to SRCn is connected to the vertical start signal STV from the drive controller 130 shown in Fig. ).

복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 스테이지 다음의 스테이지의 캐리 출력 단자(CR)로부터의 캐리 신호를 수신한다. 예컨대, k번째 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+9번째 스테이지(SRCk+9)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRk+9)를 수신한다.The second input terminal IN2 of each of the plurality of stages SRC1 to SRCn receives the carry signal from the carry output terminal CR of the stage following the stage. For example, the second input terminal IN2 of the k-th stage SRCk receives the carry signal CRk + 9 output from the carry output terminal CR of the (k + 9) -th stage SRCk + 9.

복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 클럭 단자(CK1)는 클럭 신호들(CKV1~CKV12) 중 대응하는 어느 하나를 수신한다. 예컨대, 스테이지들(SRC1, SRC13, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV1)를 수신하고, 스테이지들(SRC2, SRC14, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV2)를 수신하고, 스테이지들(SRC3, SRC15, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV3)를 수신하고, 스테이지들(SRC4, SRC16, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV4)를 수신한다. 클럭 신호들(CKV1~CKV12)은 위상이 서로 다른 신호들일 수 있다. 또한 클럭 신호들(CKV1~CKV6) 각각 및 클럭 신호들(CKV7~CKV12) 각각은 위상이 서로 반대인 신호들을 수 있다. The first clock terminal CK1 of each of the plurality of stages SRC1 to SRCn receives a corresponding one of the clock signals CKV1 to CKV12. For example, the first clock terminal CK1 of the stages SRC1, SRC13, ... receives the clock signal CKV1 and the first clock terminal CK1 of the stages SRC2, SRC14, The first clock terminal CK1 of the stages SRC3, SRC15, ... receives the clock signal CKV3 and the first clock terminal CK1 of the stages SRC4, SRC16, Lt; / RTI > receives the clock signal CKV4. The clock signals CKV1 to CKV12 may be signals having different phases. Also, each of the clock signals CKV1 to CKV6 and the clock signals CKV7 to CKV12 may be signals whose phases are opposite to each other.

복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 전압 단자(V1)는 제1 디스챠지 전압(VSS1)을 수신한다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 전압 단자(V2)는 제2 디스챠지 전압(VSS2)을 수신한다. 제1 디스챠지 전압(VSS1)과 제2 디스챠지 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 디스챠지 전압(VSS2)은 제1 디스챠지 전압(VSS1)보다 낮은 전압 레벨일 수 있다.The first voltage terminal V1 of each of the plurality of stages SRC1 to SRCn receives the first discharge voltage VSS1. The second voltage terminal V2 of each of the plurality of stages SRC1 to SRCn receives the second discharge voltage VSS2. The first discharge voltage VSS1 and the second discharge voltage VSS2 may have different voltage levels and the second discharge voltage VSS2 may be a voltage level lower than the first discharge voltage VSS1.

본 발명의 일 실시예에서 복수 개의 스테이지들(SRC1~SRCn) 각각은 그 회로구성에 따라 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들을 더 포함할 수 있다. 예컨대, 제1 전압 단자(V1), 및 제2 전압 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 스테이지들(SRC1~SRCn) 각각은 제1 디스챠지 전압(VSS1)과 제2 디스챠지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.In one embodiment of the present invention, each of the plurality of stages SRC1 to SRCn has a first input terminal IN1, a second input terminal IN2, a gate output terminal OUT, a carry output terminal CR, the first clock terminal CK1, the first voltage terminal V1 and the second voltage terminal V2 may be omitted or may include other terminals. For example, either the first voltage terminal V1 or the second voltage terminal V2 may be omitted. In this case, each of the plurality of stages SRC1 to SRCn receives only one of the first discharge voltage VSS1 and the second discharge voltage VSS2. Also, the connection relationship of the plurality of stages SRC1 to SRCn may be changed.

디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 제2 클럭 단자(CK2)는 제1 클럭 단자(CK1)로 수신되는 클럭 신호와 다른 클럭 신호를 수신한다. 예컨대, 디스챠지 구동 스테이지(SRC3)의 제1 클럭 단자(CK1)는 클럭 신호(CK3)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK7)를 수신한다. 디스챠지 구동 스테이지(SRC9)의 제1 클럭 단자(CK1)는 클럭 신호(CK9)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK1)를 수신한다. 즉, 디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 제2 클럭 단자(CK2)로 수신되는 클럭 신호는 제1 클럭 단자(CK1)로 수신되는 클럭 신호보다 4 수평 구간(4HP) 지연된 신호이다.The second clock terminal CK2 of each of the discharge driving stages SRC3, SRC9 ... receives a clock signal different from the clock signal received at the first clock terminal CK1. For example, the first clock terminal CK1 of the discharge driving stage SRC3 receives the clock signal CK3, and the second clock terminal CK2 receives the clock signal CK7. The first clock terminal CK1 of the discharge driving stage SRC9 receives the clock signal CK9 and the second clock terminal CK2 receives the clock signal CK1. That is, the clock signal received at the second clock terminal CK2 of each of the discharge driving stages SRC3, SRC9, ... is a signal delayed by 4 horizontal periods (4HP) from the clock signal received at the first clock terminal CK1 .

디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 제3 입력 단자(IN3)는 자신의 스테이지로부터 출력되는 캐리 신호를 수신한다. 예컨대, 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 캐리 신호(CRk)를 수신한다.The third input terminal IN3 of each of the discharge driving stages SRC3, SRC9 ... receives the carry signal output from its own stage. For example, the third input terminal IN3 of the driving stage SRCk receives the carry signal CRk.

디스챠지 구동 스테이지들(SRC3, SRC9…)의 디스챠지 제어 출력 단자(DCO)는 디스챠지 제어 신호(DSC)를 출력한다. 디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 디스챠지 제어 출력 단자(DCO)는 동일한 스테이지 그룹 내 구동 스테이지들의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 예컨대, 구동 스테이지 그룹(SG1) 내 디스챠지 구동 스테이지(SRC3)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG1) 내 구동 스테이지들(SRC1, SRC2, SRC4, SRC5, SRC6) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 구동 스테이지 그룹(SG2) 내 디스챠지 구동 스테이지(SRC9)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG2) 내 구동 스테이지들(SRC7, SRC8, SRC10, SRC11, SRC12) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다.The discharge control output terminal DCO of the discharge driving stages SRC3, SRC9, ... outputs the discharge control signal DSC. The discharge control output terminal DCO of each of the discharge driving stages SRC3, SRC9, ... is electrically connected to the discharge control input terminal DCI of the driving stages in the same stage group. For example, the discharge control output terminal DCO of the discharge driving stage SRC3 in the driving stage group SG1 is connected to the discharging control output terminal DCC of the driving stage groups SG1, SRC2, SRC4, SRC5, SRC6 in the driving stage group SG1, And is electrically connected to the charge control input terminal (DCI). The discharge control output terminal DCO of the discharge driving stage SRC9 in the driving stage group SG2 is connected to the discharging control output terminal DCC of each of the driving stages SRC7, SRC8, SRC10, SRC11, SRC12 in the driving stage group SG2 And is electrically connected to the input terminal DCI.

도 6은 본 발명의 일 실시예에 따른 디스챠지 구동 스테이지의 회로도이다.6 is a circuit diagram of a discharge driving stage according to an embodiment of the present invention.

도 6은 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 디스챠지 구동 스테이지(SRCk)를 예시적으로 도시하였다(단, k=3, 9, …). 도 5에 도시된 디스챠지 구동 스테이지들(SRC1, SRC9, …)은 디스챠지 구동 스테이지(SRCk)와 동일한 구성을 가질 수 있다.FIG. 6 exemplarily illustrates a discharge driving stage SRCk among the plurality of stages SRC1 to SRCn shown in FIG. 5 (where k = 3, 9,...). The discharge driving stages SRC1, SRC9, ... shown in FIG. 5 may have the same configuration as the discharge driving stage SRCk.

도 6을 참조하면, 디스챠지 구동 스테이지(SRCk)는 입력 회로(210), 제1 출력 회로(220), 제2 출력 회로(230), 디스챠지 제어 회로(240), 제1 풀다운 회로(250)를 포함한다. 디스챠지 구동 스테이지(SRCk)는 제2 풀다운 회로(260)를 더 포함할 수 있다.6, the discharge driving stage SRCk includes an input circuit 210, a first output circuit 220, a second output circuit 230, a discharge control circuit 240, a first pull-down circuit 250 ). The discharge driving stage SRCk may further include a second pull down circuit 260.

입력 회로(210)는 k-6번째 스테이지(SRCk-6)로부터의 k-6 번째 캐리 신호(CRk-6)를 수신하고, 제1 노드(N1)를 프리챠지한다. 제1 출력 회로(220)는 제1 노드(N1)의 신호에 응답하여 클럭 신호(CKV)를 k번째 게이트 신호(Gk)로서 출력한다. 제2 출력 회로(230)는 제1 노드(N1)의 신호에 응답하여 제1 클럭 신호(CKV_1)를 k번째 캐리 신호(CRk)로서 출력한다. 제1 클럭 신호(CKV_1)는 도 5에 도시된 클럭 신호들(CKV1~CKV12) 중 디스챠지 구동 스테이지(SRCk)에 대응하는 클럭 신호이다.The input circuit 210 receives the (k-6) th carry signal CRk-6 from the (k-6) th stage SRCk-6 and precharges the first node N1. The first output circuit 220 outputs the clock signal CKV as the k-th gate signal Gk in response to the signal of the first node N1. The second output circuit 230 outputs the first clock signal CKV_1 as the k-th carry signal CRk in response to the signal of the first node N1. The first clock signal CKV_1 is a clock signal corresponding to the discharge driving stage SRCk among the clock signals CKV1 to CKV12 shown in Fig.

디스챠지 제어 회로(240)는 제1 클럭 신호(CKV_1)에 응답해서 제1 클럭 신호(CKV_1)를 제2 노드(N2)로 전달하고, k번째 캐리 신호(CRk) 및 제2 클럭 신호(CKV_2)에 응답해서 제2 노드(N2)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.The discharge control circuit 240 transfers the first clock signal CKV_1 to the second node N2 in response to the first clock signal CKV_1 and the kth carry signal CRk and the second clock signal CKV_2 The second node N2 is discharged to the second discharge voltage VSS2.

제1 풀다운 회로(250)는 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)의 신호 및 k번째 캐리(CRk)를 제2 디스챠지 전압(VSS2)으로 디스챠지하고, k번째 게이트 신호(Gk)를 제1 디스챠지 전압(VSS1)으로 디스챠지한다. 제2 풀다운 회로(260)는 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 제2 풀다운 회로(260)는 k+9번째 스테이지(SRCk+9)로부터의 k+9번째 캐리 신호(CRk+9)에 응답해서 제1 노드(N1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.The first pull-down circuit 250 discharges the signal of the first node N1 and the kth carry CRk to the second discharge voltage VSS2 in response to the signal of the second node N2, And discharges the gate signal Gk to the first discharge voltage VSS1. The second pull-down circuit 260 discharges the first node N1 to the second discharge voltage VSS2 in response to the signal of the second node N2. The second pull down circuit 260 outputs the first node N1 to the second discharge voltage VSS2 in response to the (k + 9) th carry signal CRk + 9 from the k + 9th stage SRCk + Discharge.

입력 회로(210), 제1 출력 회로(220), 제2 출력 회로(230), 디스챠지 제어 회로(240), 제1 풀다운 회로(250) 및 제2 풀다운 회로(260) 의 구체적인 구성 예는 다음과 같다.Specific examples of the configuration of the input circuit 210, the first output circuit 220, the second output circuit 230, the discharge control circuit 240, the first pull-down circuit 250, and the second pull- As follows.

입력 회로(210)는 제1 입력 트랜지스터들(TR1_1, TR1_2)을 포함한다. 제1 입력 트랜지스터(TR1_1)는 k-6번째 스테이지(SRCk-6)로부터의 k-6번째 캐리 신호(CRk-6)를 수신하는 제1 입력 단자(IN1)와 연결된 제1 전극, 제3 연결 노드(CN3)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 게이트 전극을 포함한다. 제2 입력 트랜지스터(TR1_1)는 제3 연결 노드(CN3)와 연결된 제1 전극, 제1 노드와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 게이트 전극을 포함한다.The input circuit 210 includes first input transistors TR1_1 and TR1_2. The first input transistor TR1_1 includes a first electrode connected to a first input terminal IN1 for receiving a k-6th carry signal CRk-6 from the (k-6) th stage SRCk-6, A second electrode connected to the node CN3, and a gate electrode connected to the first input terminal IN1. The second input transistor TR1_1 includes a first electrode connected to the third connection node CN3, a second electrode connected to the first node, and a gate electrode connected to the first input terminal IN1.

제1 출력 회로(220)는 제1 출력 트랜지스터(TR2) 및 커패시터(C1)를 포함한다. 제1 출력 트랜지스터(TR2)는 제1 클럭 신호(CKV_1)를 수신하는 제1 클럭 단자(CK1)와 연결된 제1 전극, k번째 게이트 신호(Gk)를 출력하는 게이트 출력 단자(OUT)와 연결된 제2 전극 및 제1 노드(N1)와 연결된 게이트 전극을 포함한다. 커패시터(C1)는 제1 노드(N1)와 게이트 출력 단자(OUT) 사이에 연결된다.The first output circuit 220 includes a first output transistor TR2 and a capacitor C1. The first output transistor TR2 includes a first electrode connected to the first clock terminal CK1 for receiving the first clock signal CKV_1 and a second electrode connected to the gate output terminal OUT for outputting the kth gate signal Gk. Two electrodes and a gate electrode connected to the first node N1. The capacitor C1 is connected between the first node N1 and the gate output terminal OUT.

제2 출력 회로(230)는 제2 출력 트랜지스터(TR3)를 포함한다. 제2 출력 트랜지스터(TR3)는 클럭 단자(CK)와 연결된 제1 전극, k번째 캐리 신호(CRk)를 출력하는 캐리 출력 단자(CR)와 연결된 제2 전극 및 제1 노드(N1)와 연결된 게이트 전극을 포함한다.The second output circuit 230 includes a second output transistor TR3. The second output transistor TR3 includes a first electrode connected to the clock terminal CK, a second electrode connected to the carry output CR for outputting the k-th carry signal CRk, and a gate connected to the first node N1. Electrode.

디스챠지 제어 회로(240)는 제1 내지 제6 제어 트랜지스터들(TR4, TR5, TR6, TR7, TR8, TR9)을 포함한다. 제1 제어 트랜지스터(TR4)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극 및 제1 클럭 단자(CK1)와 연결된 게이트 전극을 포함한다. 제2 제어 트랜지스터(TR5)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 제3 노드(N3)와 연결된 게이트 전극을 포함한다. 제3 제어 트랜지스터(TR6)는 제3 노드(N3)와 연결된 제1 전극, 제2 디스챠지 전압(VSS2)을 수신하는 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 클럭 신호(CKV_2)를 수신하는 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제4 제어 트랜지스터(TR7)는 제2 노드(N2)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제5 제어 트랜지스터(TR8)는 제3 노드(N3)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 k번째 캐리 신호(CRk)를 수신하는 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제6 제어 트랜지스터(TR9)는 제2 노드(N2)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제2 노드(N2)는 디스챠지 제어 신호(DSCk)를 출력하는 디스챠지 제어 출력 단자(DCO)와 연결된다.The discharge control circuit 240 includes first through sixth control transistors TR4, TR5, TR6, TR7, TR8, and TR9. The first control transistor TR4 includes a first electrode connected to the first clock terminal CK1, a second electrode connected to the third node N3, and a gate electrode connected to the first clock terminal CK1. The second control transistor TR5 includes a first electrode connected to the first clock terminal CK1, a second electrode connected to the second node N2, and a gate electrode connected to the third node N3. The third control transistor TR6 includes a first electrode connected to the third node N3, a second electrode connected to the second voltage terminal V2 receiving the second discharge voltage VSS2, And a gate electrode connected to the second clock terminal CK2 receiving the clock signal CKV_2. The fourth control transistor TR7 includes a first electrode connected to the second node N2, a second electrode connected to the second voltage terminal V2, and a gate electrode connected to the second clock terminal CK2. The fifth control transistor TR8 includes a first electrode connected to the third node N3, a second electrode connected to the second voltage terminal V2, and a third input terminal IN3 receiving the kth carry signal CRk. And a gate electrode connected to the gate electrode. The sixth control transistor TR9 includes a first electrode connected to the second node N2, a second electrode connected to the second voltage terminal V2, and a gate electrode connected to the third input terminal IN3. The second node N2 is connected to the discharge control output terminal DCO which outputs the discharge control signal DSCk.

제1 풀다운 회로(250)는 제1 디스챠지 트랜지스터 그룹(251), 제2 디스챠지 트랜지스터(TR12) 및 제3 디스챠지 트랜지스터(TR13)를 포함한다. 제1 디스챠지 트랜지스터 그룹(251)은 제2 노드(N2)의 디스챠지 제어 신호(DSCk)에 응답해서 제1 노드(N1)의 신호를 2 디스챠지 전압(VSS2)으로 디스챠지한다. 제1 디스챠지 트랜지스터 그룹(251)은 제1 디스챠지 트랜지스터(TR11_1) 및 제2 디스챠지 트랜지스터(TR11_2)를 포함한다. 제1 디스챠지 트랜지스터(TR11_1)는 제1 노드(N1)와 연결된 제1 전극, 제1 연결 노드(CN1)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다. 제2 디스챠지 트랜지스터(TR11_2)는 제1 연결 노드(CN1)와 연결된 제1 전극, 제2 디스챠지 전압(VSS2)을 수신하는 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다. 제3 디스챠지 트랜지스터(TR12)는 게이트 출력 단자(OUT)와 연결된 제1 전극, 제1 디스챠지 전압(VSS1)을 수신하는 제1 전압 단자(V1)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다. 제4 디스챠지 트랜지스터(TR12)는 캐리 출력 단자(CR)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다.The first pull-down circuit 250 includes a first discharge transistor group 251, a second discharge transistor TR12 and a third discharge transistor TR13. The first discharge transistor group 251 discharges the signal of the first node N1 to the second discharge voltage VSS2 in response to the discharge control signal DSCk of the second node N2. The first discharge transistor group 251 includes a first discharge transistor TR11_1 and a second discharge transistor TR11_2. The first discharge transistor TR11_1 includes a first electrode connected to the first node N1, a second electrode connected to the first connection node CN1, and a gate electrode connected to the second node N2. The second discharge transistor TR11_2 includes a first electrode connected to the first connection node CN1, a second electrode connected to the second voltage terminal V2 receiving the second discharge voltage VSS2, (N2). The third discharge transistor TR12 includes a first electrode connected to the gate output terminal OUT, a second electrode connected to the first voltage terminal V1 receiving the first discharge voltage VSS1, N2. &Lt; / RTI > The fourth discharge transistor TR12 includes a first electrode connected to the carry output terminal CR, a second electrode connected to the second voltage terminal V2, and a gate electrode connected to the second node N2.

제2 풀다운 회로(260)는 제1 풀다운 트랜지스터(TR10_1) 및 제2 풀다운 트랜지스터(TR10_2)를 포함한다. 제1 풀다운 트랜지스터(TR10_1)는 제1 노드(N1)와 연결된 제1 전극, 제2 연결 노드(CN2)와 연결된 제2 전극, 및 제2 전압 단자(V2)와 연결된 게이트 전극을 포함한다. 제2 풀다운 트랜지스터(TR10_2)는 제2 연결 노드(CN2)와 연결된 제1 전극, 제2 연결 노드(CN2)와 연결된 제2 전극, 및 k+9번째 캐리 신호(CRk+9)와 연결된 게이트 전극을 포함한다.The second pull-down circuit 260 includes a first pull-down transistor TR10_1 and a second pull-down transistor TR10_2. The first pull-down transistor TR10_1 includes a first electrode connected to the first node N1, a second electrode connected to the second connection node CN2, and a gate electrode connected to the second voltage terminal V2. The second pull-down transistor TR10_2 includes a first electrode connected to the second connection node CN2, a second electrode connected to the second connection node CN2, and a gate electrode connected to the (k + 9) .

도 7은 본 발명의 일 실시예에 따른 디스챠지 구동 스테이지의 회로도이다. 7 is a circuit diagram of a discharge driving stage according to an embodiment of the present invention.

도 7은 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 구동 스테이지(SRCp)를 예시적으로 도시하였다(단, p=1, 2, 4~8, 10, …). 도 5에 도시된 구동 스테이지들(SRC1, SRC2, SRC4 …)은 도 7에 도시된 구동 스테이지(SRCp)와 동일한 구성을 가질 수 있다.FIG. 7 exemplarily shows a driving stage SRCp among the plurality of stages SRC1 to SRCn shown in FIG. 5 (where p = 1, 2, 4 to 8, 10,. The driving stages SRC1, SRC2, SRC4, ... shown in FIG. 5 may have the same configuration as the driving stage SRCp shown in FIG.

도 7을 참조하면, 구동 스테이지(SRCp)는 입력 회로(310), 제1 출력 회로(320), 제2 출력 회로(330), 제1 풀다운 회로(350)를 포함한다. 구동 스테이지(SRCp)는 제2 풀다운 회로(360)를 더 포함할 수 있다. 도 7의 입력 회로(310), 제1 출력 회로(320), 제2 출력 회로(330), 제1 풀다운 회로(350) 및 제2 풀다운 회로(360)의 구성 및 동작은 도 6에 도시된 입력 회로(210), 제1 출력 회로(220), 제2 출력 회로(230), 제1 풀다운 회로(250) 및 제2 풀다운 회로(260)와 동일하므로 동일한 인출 번호를 병기하고, 중복되는 설명은 생락한다.Referring to FIG. 7, the driving stage SRCp includes an input circuit 310, a first output circuit 320, a second output circuit 330, and a first pull-down circuit 350. The driving stage SRCp may further include a second pull down circuit 360. The configuration and operation of the input circuit 310, the first output circuit 320, the second output circuit 330, the first pull-down circuit 350 and the second pull-down circuit 360 of FIG. The first pull-down circuit 250 and the second pull-down circuit 260 are the same as the input circuit 210, the first output circuit 220, the second output circuit 230, the first pull-down circuit 250 and the second pull- Is lost.

제1 풀다운 회로(350)는 디스챠지 제어 입력 단자(DCI)를 통해 수신되는 디스챠지 제어 신호(DSCk)에 응답해서 제1 노드(N1)의 신호 및 p번째 캐리(CRp)를 제2 디스챠지 전압(VSS2)으로 디스챠지하고, p번째 게이트 신호(Gp)를 제1 디스챠지 전압(VSS1)으로 디스챠지한다.The first pull-down circuit 350 responds to the discharge control signal DSCk received via the discharge control input terminal DCI and outputs the signal of the first node N1 and the p-th carry (CRp) Discharges to the voltage VSS2, and discharges the p-th gate signal Gp to the first discharge voltage VSS1.

도 8은 도 6에 도시된 디스챠지 구동 스테이지 및 도 7에 도시된 구동 스테이지의 동작을 설명하기 위한 타이밍도이다.8 is a timing chart for explaining the operation of the discharge stage shown in Fig. 6 and the driving stage shown in Fig.

도 6, 도 7 및 도 8을 참조하면, 클럭 신호들(CKV1~CKV12) 각각은 6 수평 구간(6HP)에 대응하는 펄스 폭을 갖는 신호들이다. 클럭 신호들(CKV1~CKV12)은 순차적으로 1 수평 구간(1HP)씩 지연된 신호들이다.6, 7 and 8, each of the clock signals CKV1 to CKV12 is a signal having a pulse width corresponding to 6 horizontal periods 6HP. The clock signals CKV1 to CKV12 are sequentially delayed by one horizontal period (1HP).

디스챠지 제어 회로(240)는 제1 클럭 신호(CKV_1)에 응답해서 제1 클럭 신호(CKV_1)를 제2 노드(N2)의 디스챠지 제어 신호(DSCk)로 전달하고, k번째 캐리 신호(CRk) 및 제2 클럭 신호(CKV_2)에 응답해서 제2 노드(N2)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 예컨대, 디스챠지 구동 스테이지(SRC9) 내 디스챠지 제어 회로(240)는 클럭 신호(CKV9)에 응답해서 클럭 신호(CKV9)를 디스챠지 제어 신호(DSC9)로 출력하고, 캐리 신호(CR9) 및 클럭 신호(CKV1)에 응답해서 디스챠지 제어 신호(DSC9)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.The discharge control circuit 240 transfers the first clock signal CKV_1 to the discharge control signal DSCk of the second node N2 in response to the first clock signal CKV_1 and outputs the kth carry signal CRk And the second node N2 to the second discharge voltage VSS2 in response to the first clock signal CKV_2 and the second clock signal CKV_2. For example, the discharge control circuit 240 in the discharge driving stage SRC9 outputs the clock signal CKV9 as the discharge control signal DSC9 in response to the clock signal CKV9, and outputs the carry signal CR9 and the clock And discharges the discharge control signal DSC9 to the second discharge voltage VSS2 in response to the signal CKV1.

도 5에 도시된 구동 스테이지 그룹(SG2) 내 구동 스테이지들(SRC7, SRC8, SRC10, SRC11, SRC12) 각각의 제1 풀다운 회로(250) 및 디스챠지 구동 스테이지(SRC9) 내 제1 풀다운 회로(350)는 디스챠지 제어 신호(DSC9)에 응답해서 제1 노드(N1)의 신호 및 캐리 출력 단자(CR)의 캐리 신호들(CR7~CR12)을 제2 디스챠지 전압(VSS2)으로 디스챠지하고, 게이트 출력 단자(OUT)의 게이트 신호들(G7~G12)를 제1 디스챠지 전압(VSS1)으로 디스챠지할 수 있다. 디스챠지 제어 신호(DSC9)의 펄스 폭은 클럭 신호(CKV9)가 하이 레벨로 천이할 때부터 클럭 신호(CKV1)가 하이 레벨로 천이할 때까지에 해당하는 4수평 구간(4HP)이다. 즉, 디스챠지 제어 신호(DSC9)의 펄스 폭이 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧으므로 제1 풀다운 회로(250) 및 제1 풀다운 회로(350) 내 제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)의 턴 온 시간이 감소될 수 있다.The first pull down circuit 250 of each of the driving stages SRC7, SRC8, SRC10, SRC11 and SRC12 in the driving stage group SG2 shown in FIG. 5 and the first pull down circuit 350 Discharges the signal of the first node N1 and the carry signals CR7 to CR12 of the carry output terminal CR to the second discharge voltage VSS2 in response to the discharge control signal DSC9, The gate signals G7 to G12 of the gate output terminal OUT can be discharged to the first discharge voltage VSS1. The pulse width of the discharge control signal DSC9 is four horizontal periods 4HP corresponding to the transition from the transition of the clock signal CKV9 to the high level to the transition of the clock signal CKV1 to the high level. That is, since the pulse width of the discharge control signal DSC9 is shorter than the pulse widths of the clock signals CKV1 to CKV12, the first to fourth discharges in the first pull-down circuit 250 and the first pull- The turn-on time of the transistors TR11_1, TR11_2, TR12, and TR13 can be reduced.

제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)은 게이트 구동회로(110)가 동작하는 동안 주기적으로 턴 온/오프를 반복적으로 수행한다. 게이트 구동회로(110)의 동작 시간이 길어질수록 그리고 주변 온도가 높아질수록 제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)의 드레솔드 전압은 포지티브 쉬프트하는 경향이 있다. 본 발명의 실시예와 같이, 디스챠지 제어 신호(DSC9)의 펄스 폭을 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧게 설정하면 제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)의 턴 온 시간(동작 시간)이 감소하므로 게이트 구동회로(110)의 동작 마진을 확보할 수 있다.The first to fourth discharge transistors TR11_1, TR11_2, TR12, and TR13 repeatedly turn on / off periodically while the gate driving circuit 110 is operating. As the operation time of the gate driving circuit 110 becomes longer and the ambient temperature becomes higher, the drained voltage of the first through fourth discharge transistors TR11_1, TR11_2, TR12 and TR13 tends to be positively shifted. If the pulse width of the discharge control signal DSC9 is set shorter than the pulse width of the clock signals CKV1 to CKV12 as in the embodiment of the present invention, the first to fourth discharge transistors TR11_1, TR11_2, TR12, (Operation time) of the transistors TR13 and TR13 is reduced, so that the operation margin of the gate driving circuit 110 can be secured.

한편, 제2 풀다운 회로(260)는 k+9번째 스테이지(SRCk+9)로부터의 캐리 신호(CRk+9)에 응답해서 제1 노드(N1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 제1 클럭 신호(CKV_1)가 로우 레벨로 천이한 후 3 수평 주기(3HP)만큼 지연된 후 1 노드(N1)는 제2 디스챠지 전압(VSS2)으로 디스챠지될 수 있다. 제1 클럭 신호(CKV_1)가 로우 레벨로 천이하더라도 제1 출력 트랜지스터(TR2) 및 제2 출력 트랜지스터(TR3)는 턴 온 상태를 유지하므로 k번째 게이트 신호(Gk) 및 k번째 캐리 신호(CRk)는 제1 출력 트랜지스터(TR2) 및 제2 출력 트랜지스터(TR3)를 통해 제1 클럭 신호(CKV_1)의 로우 레벨로 빠르게 디스챠지될 수 있다.On the other hand, the second pull-down circuit 260 discharges the first node N1 to the second discharge voltage VSS2 in response to the carry signal CRk + 9 from the (k + 9) th stage SRCk + do. One node N1 may be discharged to the second discharge voltage VSS2 after the first clock signal CKV_1 has transitioned to the low level and then delayed by three horizontal periods 3HP. The first output transistor TR2 and the second output transistor TR3 maintain the turn-on state even when the first clock signal CKV_1 transitions to the low level, so that the k-th gate signal Gk and the k-th carry signal CRk, Can be quickly discharged to the low level of the first clock signal (CKV_1) through the first output transistor (TR2) and the second output transistor (TR3).

도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 10은 도 9에 도시된 스테이지들의 동작을 설명하기 위한 타이밍도이다.9 is a block diagram of a gate drive circuit according to an embodiment of the present invention. 10 is a timing chart for explaining the operation of the stages shown in FIG.

도 9 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(110_1)는 복수의 구동 스테이지 그룹들(SG1, SG2, SG3, …)을 포함한다. 복수의 구동 스테이지 그룹들(SG1, SG2, SG3…) 각각은 4 개의 스테이지들을 포함한다. 예를 들어, 구동 스테이지 그룹(SG1)은 스테이지들(ASRC1~ASRC4)을 포함하고, 구동 스테이지 그룹(SG2)은 스테이지들(ASRC5~ASRC8)을 포함하고, 구동 스테이지 그룹(SG3)은 스테이지들(ASRC9~ASRC12)을 포함한다. 이하 설명에서, 하나의 구동 스테이지 그룹에 포함되는 4 개의 스테이지들 중 두 번째 스테이지는 디스챠지 구동 스테이지라 칭하고, 나머지 3개의 스테이지들은 구동 스테이지라 칭한다. 예컨대, 구동 스테이지 그룹(SG1) 내 두 번째 스테이지(ASRC2)는 디스챠지 구동 스테이지이고, 다른 스테이지들(ASRC1, ASRC3, ASRC4)은 구동 스테이지이다. 구동 스테이지 그룹(SG2) 내 두 번째 스테이지(ASRC6)는 디스챠지 구동 스테이지이고, 다른 스테이지들(ASRC5, ASRC7, ASRC8)은 구동 스테이지이다. 구동 스테이지 그룹(SG3) 내 두 번째 스테이지(ASRC10)는 디스챠지 구동 스테이지이고, 다른 스테이지들(ASRC9, ASRC11, ASRC12)은 구동 스테이지이다.9 and 10, a gate drive circuit 110_1 according to an embodiment of the present invention includes a plurality of driving stage groups SG1, SG2, SG3, .... Each of the plurality of driving stage groups SG1, SG2, SG3, ... includes four stages. For example, the driving stage group SG1 includes the stages ASRCl to ASRC4, the driving stage group SG2 includes the stages ASRC5 to ASRC8, and the driving stage group SG3 includes the stages ASRC9 to ASRC12. In the following description, the second stage of the four stages included in one driving stage group is referred to as a discharge driving stage, and the remaining three stages are referred to as a driving stage. For example, the second stage ASRC2 in the driving stage group SG1 is the discharge driving stage and the other stages ASRC1, ASRC3 and ASRC4 are driving stages. The second stage ASRC6 in the driving stage group SG2 is the discharge driving stage and the other stages ASRC5, ASRC7 and ASRC8 are the driving stages. The second stage ASRC10 in the driving stage group SG3 is the discharge driving stage and the other stages ASRC9, ASRC11 and ASRC12 are the driving stages.

구동 스테이지와 디스챠지 구동 스테이지의 구분이 불필요한 경우에는 스테이지로 칭한다. 하나의 구동 스테이지 그룹에 포함되는 스테이지들의 수는 다양하게 변경될 수 있다. 또한 하나의 구동 스테이지 그룹에 포함되는 디스챠지 구동 스테이지의 순서는 두 번째에 한정되지 않고, 다양하게 변경될 수 있다.When the distinction between the driving stage and the discharge driving stage is unnecessary, it is referred to as a stage. The number of stages included in one driving stage group can be variously changed. In addition, the order of the discharge driving stages included in one driving stage group is not limited to the second, and can be variously changed.

스테이지들(ASRC1~ASRCn) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함한다. 디스챠지 구동 스테이지(ASRC2, ASRC6, ASRC10, …)는 디스챠지 제어 출력 단자(DCO) 및 제3 입력 단자(IN3)를 더 포함한다. 복수의 구동 스테이지들(ASRC1~ASRCn) 중 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)을 제외한 나머지 구동 스테이지들(SRC1, SRC2, SRC4~SRC8, SRC10~SRC14, …)은 디스챠지 제어 입력 단자(DCI)를 더 포함한다.Each of the stages ASRC1 to ASRCn includes a first input terminal IN1, a second input terminal IN2, a gate output terminal OUT, a carry output terminal CR, a first clock terminal CK1, Terminal V1 and a second voltage terminal V2. The discharge driving stages ASRC2, ASRC6, ASRC10, ... further include a discharge control output terminal DCO and a third input terminal IN3. The remaining driving stages SRC1, SRC2, SRC4 to SRC8, SRC10 to SRC14, ... except for the discharge driving stages ASRC2, ASRC6, ASRC10, ... among the plurality of driving stages ASRC1 to ASRCn, And further includes an input terminal DCI.

구동 스테이지들(ASRC1, ASRC2, ASRC4-ASRC8, ASRC10, ASRC11, …)은 도 5에 도시된 구동 스테이지들(SG1, SRC2, SRC4~SRC8, SRC10~SRC14, …)과 동일한 구성을 갖는다. 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)은 도 5에 도시된 구동 스테이지들(SG1, SRC2, SRC4~SRC8, SRC10~SRC14, …)과 동일한 구성을 갖는다.The driving stages ASRC1, ASRC2, ASRC4-ASRC8, ASRC10, ASRC11, ... have the same configuration as the driving stages SG1, SRC2, SRC4 to SRC8, SRC10 to SRC14, ... shown in FIG. The discharge driving stages ASRC2, ASRC6, ASRC10, ... have the same configuration as the driving stages SG1, SRC2, SRC4 to SRC8, SRC10 to SRC14, ... shown in FIG.

디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …) 각각의 제2 클럭 단자(CK2)는 제1 클럭 단자(CK1)로 수신되는 클럭 신호와 다른 클럭 신호를 수신한다. 예컨대, 디스챠지 구동 스테이지(SRC2)의 제1 클럭 단자(CK1)는 클럭 신호(CK2)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK5)를 수신한다. 디스챠지 구동 스테이지(SRC6)의 제1 클럭 단자(CK1)는 클럭 신호(CK6)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK9)를 수신한다. 디스챠지 구동 스테이지(SRC10)의 제1 클럭 단자(CK1)는 클럭 신호(CK10)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK1)를 수신한다. The second clock terminal CK2 of each of the discharge driving stages ASRC2, ASRC6, ASRC10, ... receives a clock signal different from the clock signal received at the first clock terminal CK1. For example, the first clock terminal CK1 of the discharge driving stage SRC2 receives the clock signal CK2, and the second clock terminal CK2 receives the clock signal CK5. The first clock terminal CK1 of the discharge driving stage SRC6 receives the clock signal CK6 and the second clock terminal CK2 receives the clock signal CK9. The first clock terminal CK1 of the discharge driving stage SRC10 receives the clock signal CK10 and the second clock terminal CK2 receives the clock signal CK1.

즉, 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …) 각각의 제2 클럭 단자(CK2)로 수신되는 클럭 신호는 제1 클럭 단자(CK1)로 수신되는 클럭 신호보다 3 수평 구간(3HP) 지연된 신호이다.That is, the clock signal received at the second clock terminal CK2 of each of the discharge driving stages ASRC2, ASRC6, ASRC10, ... has three horizontal periods 3HP rather than the clock signal received at the first clock terminal CK1. Delayed signal.

디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …) 각각의 제3 입력 단자(IN3)는 자신의 스테이지로부터 출력되는 캐리 신호를 수신한다. 예컨대, 구동 스테이지(ASRCk)의 제3 입력 단자(IN3)는 캐리 신호(CRk)를 수신한다.The third input terminal IN3 of each of the discharge driving stages ASRC2, ASRC6, ASRC10, ... receives a carry signal output from its own stage. For example, the third input terminal IN3 of the driving stage ASRCk receives the carry signal CRk.

디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)의 디스챠지 제어 출력 단자(DCO)는 디스챠지 제어 신호(DSC)를 출력한다. 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)각각의 디스챠지 제어 출력 단자(DCO)는 동일한 스테이지 그룹 내 구동 스테이지들의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 예컨대, 구동 스테이지 그룹(SG1) 내 디스챠지 구동 스테이지(ASRC2)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG1) 내 구동 스테이지들(ASRC1, ASRC3, SRC4) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 구동 스테이지 그룹(SG2) 내 디스챠지 구동 스테이지(ASRC6)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG2) 내 구동 스테이지들(ASRC5, ASRC7, ASRC8) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 구동 스테이지 그룹(SG3) 내 디스챠지 구동 스테이지(ASRC10)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG3) 내 구동 스테이지들(ASRC9, ASRC11, ASRC12) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다.The discharge control output terminal DCO of the discharge driving stages ASRC2, ASRC6, ASRC10, ... outputs a discharge control signal DSC. The discharge control output terminal DCO of each of the discharge driving stages ASRC2, ASRC6, ASRC10, ... is electrically connected to the discharge control input terminal DCI of the driving stages in the same stage group. For example, the discharge control output terminal DCO of the discharge driving stage ASRC2 in the driving stage group SG1 is connected to the discharge control input terminal IN of each of the driving stages ASRC1, ASRC3 and SRC4 in the driving stage group SG1, (DCI). The discharge control output terminal DCO of the discharge driving stage ASRC6 in the driving stage group SG2 is connected to the discharge control input terminal DCI of each of the driving stages ASRC5, ASRC7, ASRC8 in the driving stage group SG2, ). The discharge control output terminal DCO of the discharge driving stage ASRC10 in the driving stage group SG3 is connected to the discharge control input terminal DCI of each of the driving stages ASRC9, ASRC11, ASRC12 in the driving stage group SG3, ).

도 11은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.11 is a block diagram of a gate driving circuit according to an embodiment of the present invention.

도 11을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(110_2)는 복수의 구동 스테이지 그룹들(SG1, SG2, …)을 포함한다. 복수의 구동 스테이지 그룹들(SG1, SG2, …) 각각은 1개의 디스챠지 제어 스테이지와 6개의 구동 스테이지들을 포함한다. 예를 들어, 구동 스테이지 그룹(SG1)은 디스챠지 제어 스테이지(DSCC1) 및 구동 스테이지들(BSRC1~BSRC6)을 포함하고, 구동 스테이지 그룹(SG2)은 디스챠지 제어 스테이지(DSCC2) ALC 구동 스테이지들(SRC7~SRC12)을 포함한다. 하나의 구동 스테이지 그룹에 포함되는 스테이지들의 수는 다양하게 변경될 수 있다. 게이트 구동회로(110_2)는 도 1에 도시된 게이트 라인들(GL1~GLn)에 각각 대응하는 n개의 구동 스테이지들(SRC1~SRCn) 및 더미 스테이지들(미 도시됨)을 포함할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 스테이지들은 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다. 이 실시예에서 게이트 구동회로(110_2)는 9 개의 더미 스테이지들(미 도시됨)을 포함할 수 있다.Referring to FIG. 11, a gate driving circuit 110_2 according to an embodiment of the present invention includes a plurality of driving stage groups SG1, SG2,.... Each of the plurality of driving stage groups SG1, SG2, ... includes one discharge control stage and six driving stages. For example, the driving stage group SG1 includes the discharge control stage DSCC1 and the driving stages BSRC1 to BSRC6, and the driving stage group SG2 includes the discharging control stage DSCC2 and the ALC driving stages SRC7 to SRC12. The number of stages included in one driving stage group can be variously changed. The gate drive circuit 110_2 may include n drive stages SRC1 to SRCn and dummy stages (not shown) corresponding to the gate lines GL1 to GLn shown in FIG. 1, respectively. The plurality of drive stages SRC1 to SRCn and the dummy stages have a dependent connection relationship that operates in response to the carry signal output from the previous stage and the carry signal output from the next stage. In this embodiment, the gate drive circuit 110_2 may include nine dummy stages (not shown).

복수 개의 구동 스테이지들(BSRC1~BSRCn) 각각은 도 1에 도시된 구동 컨트롤러(130)로부터 클럭 신호들(CKV1~CKV12) 중 대응하는 어느 하나, 제1 디스챠지 전압(VSS1) 및 제2 디스챠지 전압(VSS2)을 수신한다. 구동 스테이지들(BSRC1~BSRC6)은 개시신호(STV)를 더 수신한다.Each of the plurality of driving stages BSRC1 to BSRCn receives a corresponding one of the clock signals CKV1 to CKV12 from the driving controller 130 shown in Fig. 1, a first discharge voltage VSS1, And receives the voltage VSS2. The driving stages BSRC1 to BSRC6 further receive the start signal STV.

본 실시예에서 복수 개의 구동 스테이지들(BSRC1~BRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들(G1~Gn)을 각각 제공한다. 복수 개의 구동 스테이지들(BSRC1~BSRCn) 각각은 도 5에 도시된 구동 스테이지들(SG1, SRC2, SRC4-SRC8, SRC10, SRC11, …)과 동일하게 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 디스플레이 제어 입력 단자(DCI), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함할 수 있다. 복수 개의 구동 스테이지들(BSRC1~BSRCn) 각각의 회로 구성 및 동작은 도 7에 도시된 구동 스테이지(SRCp)와 동일하므로 중복되는 설명은 생략한다. 디스챠지 제어 스테이지들(DSCC1, DSCC2, …)은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제3 입력 단자(CRk) 및 디스챠지 제어 출력 단자(DCO)를 포함할 수 있다.In the present embodiment, the plurality of driving stages BSRC1 to BRCn provide the gate signals G1 to Gn to the plurality of gate lines GL1 to GLn, respectively. Each of the plurality of driving stages BSRC1 to BSRCn includes a first input terminal IN1, a second input terminal IN2, a first input terminal IN1, a second input terminal IN2, The first clock terminal CK1, the first voltage terminal V1 and the second voltage terminal V2 are connected to the input terminal IN2, the gate output terminal OUT, the carry output terminal CR, the display control input terminal DCI, . The circuit configuration and operation of each of the plurality of driving stages BSRC1 to BSRCn are the same as those of the driving stage SRCp shown in FIG. 7, so duplicate descriptions are omitted. The discharge control stages DSCC1, DSCC2, ... may include a first clock terminal CK1, a second clock terminal CK2, a third input terminal CRk, and a discharge control output terminal DCO .

구동 스테이지 그룹(SG1) 내 디스챠지 제어 스테이지(DSCC1)로부터 출력되는 디스챠지 제어 신호(DSC1)는 구동 스테이지들(BSRC1~BSRC6)로 제공된다. 구동 스테이지 그룹(SG2) 내 디스챠지 제어 스테이지(DSCC2)로부터 출력되는 디스챠지 제어 신호(DSC2)는 구동 스테이지들(BSRC7~BSRC12)로 제공된다.The discharge control signal DSC1 output from the discharge control stage DSCC1 in the driving stage group SG1 is provided to the driving stages BSRC1 to BSRC6. The discharge control signal DSC2 output from the discharge control stage DSCC2 in the driving stage group SG2 is provided to the driving stages BSRC7 to BSRC12.

도 12는 도 11에 도시된 디스차지 제어 스테이지의 회로도이다.12 is a circuit diagram of the discharge control stage shown in Fig.

도 12를 참조하면, 디스챠지 제어 회로(DSCCi)(i는 자연수)는 제1 클럭 신호(CKV_1)에 응답해서 제1 클럭 신호(CKV_1)를 디스챠지 제어 신호(DSCi)로 출력하고, k번째 캐리 신호(CRk)(k=(i-1)x6+3) 및 제2 클럭 신호(CKV_2)에 응답해서 디스챠지 제어 신호(DSCi)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 제1 클럭 신호(CKV_1)는 도 11에 도시된 k번째 구동 스테이지(BSRCk)의 제1 클럭 단자(CK1)로 수신되는 클럭 신호와 동일하고, 제2 클럭 신호(CKV_2)는 제1 클럭 신호(CKV_1)보다 4 수평 주기(4HP) 지연된 클럭 신호이다.12, the discharge control circuit DSCCi (i is a natural number) outputs the first clock signal CKV_1 as the discharge control signal DSCi in response to the first clock signal CKV_1, Discharges the discharge control signal DSCi to the second discharge voltage VSS2 in response to the carry signal CRk (k = (i-1) x6 + 3) and the second clock signal CKV_2. The first clock signal CKV_1 is the same as the clock signal received at the first clock terminal CK1 of the kth driving stage BSRCk shown in Fig. 11, the second clock signal CKV_2 is the first clock signal CKV_1) is delayed by 4 horizontal periods (4HP).

예컨대, 디스챠지 제어 회로(DSCC1)는 제1 클럭 단자(CK1)로 수신되는 클럭 신호(CKV3)에 응답해서 클럭 신호(CKV3)를 디스챠지 제어 신호(DSC1)로 출력하고, 제3 입력 단자(IN3)로 수신되는 캐리 신호(CR3) 및 제2 클럭 단자(CK2)로 수신되는 클럭 신호(CKV7)에 응답해서 디스챠지 제어 신호(DSC1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.For example, the discharge control circuit DSCC1 outputs the clock signal CKV3 as the discharge control signal DSC1 in response to the clock signal CKV3 received at the first clock terminal CK1, Discharges the discharge control signal DSC1 to the second discharge voltage VSS2 in response to the carry signal CR3 received at the first clock terminal IN3 and the clock signal CKV7 received at the second clock terminal CK2.

디스챠지 제어 스테이지(DSCCi)는 제1 내지 제6 제어 트랜지스터들(TR21, TR22, TR23, TR24, TR25, TR26)을 포함한다. 제1 제어 트랜지스터(TR21)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 제4 노드(N4)와 연결된 제2 전극 및 제1 클럭 단자(CK1)와 연결된 게이트 전극을 포함한다. 제2 제어 트랜지스터(TR22)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 디스챠지 제어 출력 단자(DCO)와 연결된 제2 전극 및 제4 노드(N4)와 연결된 게이트 전극을 포함한다. 제3 제어 트랜지스터(TR23)는 제4 노드(N4)와 연결된 제1 전극, 제2 디스챠지 전압(VSS2)을 수신하는 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 클럭 신호(CKV_2)를 수신하는 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제4 제어 트랜지스터(TR24)는 디스챠지 제어 출력 단자(DCO)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제5 제어 트랜지스터(TR25)는 제4 노드(N4)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 k번째 캐리 신호(CRk)를 수신하는 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제6 제어 트랜지스터(TR26)는 디스챠지 제어 출력 단자(DCO)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제2 노드(N2)는 디스챠지 제어 신호(DSCk)를 출력하는 디스챠지 제어 출력 단자(DCO)와 연결된다.The discharge control stage DSCCi includes first through sixth control transistors TR21, TR22, TR23, TR24, TR25, and TR26. The first control transistor TR21 includes a first electrode connected to the first clock terminal CK1, a second electrode connected to the fourth node N4, and a gate electrode connected to the first clock terminal CK1. The second control transistor TR22 includes a first electrode coupled to the first clock terminal CK1, a second electrode coupled to the discharge control output terminal DCO, and a gate electrode coupled to the fourth node N4. The third control transistor TR23 includes a first electrode connected to the fourth node N4, a second electrode connected to the second voltage terminal V2 receiving the second discharge voltage VSS2, And a gate electrode connected to the second clock terminal CK2 receiving the clock signal CKV_2. The fourth control transistor TR24 includes a first electrode connected to the discharge control output terminal DCO, a second electrode connected to the second voltage terminal V2, and a gate electrode connected to the second clock terminal CK2. The fifth control transistor TR25 includes a first electrode connected to the fourth node N4, a second electrode connected to the second voltage terminal V2, and a third input terminal IN3 receiving the kth carry signal CRk. And a gate electrode connected to the gate electrode. The sixth control transistor TR26 includes a first electrode connected to the discharge control output terminal DCO, a second electrode connected to the second voltage terminal V2, and a gate electrode connected to the third input terminal IN3. The second node N2 is connected to the discharge control output terminal DCO which outputs the discharge control signal DSCk.

도 13은 도 11에 도시된 구동 스테이지의 회로도이다.13 is a circuit diagram of the driving stage shown in Fig.

도 13은 도 11에 도시된 복수 개의 스테이지들(BSRC1~BSRCn) 중 구동 스테이지(BSRCj)를 예시적으로 도시하였다(단, j는 자연수). 도 13에 도시된 구동 스테이지들(BSRC1~BSRCn)은 도 13에 도시된 구동 스테이지(BSRCj)와 동일한 구성을 가질 수 있다.Fig. 13 exemplarily shows a driving stage BSRCj (where j is a natural number) among the plurality of stages BSRC1 to BSRCn shown in Fig. The driving stages BSRC1 to BSRCn shown in FIG. 13 may have the same configuration as the driving stage BSRCj shown in FIG.

도 13을 참조하면, 구동 스테이지(BSRCj)는 입력 회로(410), 제1 출력 회로(420), 제2 출력 회로(430), 제1 풀다운 회로(450) 및 전류 제어 회로(470)를 포함한다. 구동 스테이지(BSRCj)는 제2 풀다운 회로(460)를 더 포함할 수 있다. 도 13의 입력 회로(410), 제1 출력 회로(420), 제2 출력 회로(430), 제1 풀다운 회로(450) 및 제2 풀다운 회로(460)의 구성 및 동작은 도 7에 도시된 입력 회로(310), 제1 출력 회로(320), 제2 출력 회로(330), 제1 풀다운 회로(350) 및 제2 풀다운 회로(360)와 동일하므로 중복되는 설명은 생략한다.13, the driving stage BSRCj includes an input circuit 410, a first output circuit 420, a second output circuit 430, a first pull-down circuit 450, and a current control circuit 470 do. The driving stage BSRCj may further include a second pull down circuit 460. [ The configuration and operation of the input circuit 410, the first output circuit 420, the second output circuit 430, the first pull-down circuit 450 and the second pull-down circuit 460 shown in FIG. 13 are the same as those shown in FIG. 7 The input circuit 310, the first output circuit 320, the second output circuit 330, the first pull-down circuit 350, and the second pull-down circuit 360, and thus a duplicate description will be omitted.

디스챠지 제어 스테이지(DSCCi)로부터 출력되는 디스챠지 제어 신호(DSCi)의 펄스 폭은 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧다. 그러므로 구동 스테이지들(BSRC1~BSRCn) 내 제1 풀다운 회로(450) 내 제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR452, TR46)은 디스챠지 제어 신호(DSCi)에 응답해서 동작하므로 클럭 신호들(CKV1~CKV12)에 응답해서 동작하는 것보다 제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)의 턴 온 시간이 감소될 수 있다.The pulse width of the discharge control signal DSCi output from the discharge control stage DSCCi is shorter than the pulse width of the clock signals CKV1 to CKV12. Therefore, the first through fourth discharge transistors TR44_1, TR44_2, TR452 and TR46 in the first pull-down circuit 450 in the driving stages BSRC1 to BSRCn operate in response to the discharge control signal DSCi, The turn-on time of the first through fourth discharge transistors TR44_1, TR44_2, TR45, and TR46 may be reduced compared to operating in response to the signals CKV1 to CKV12.

제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)은 게이트 구동회로(110_2)가 동작하는 동안 주기적으로 턴 온/오프를 반복적으로 수행한다. 게이트 구동회로(110_2)의 동작 시간이 길어질수록 그리고 주변 온도가 높아질수록 제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)의 드레솔드 전압은 포지티브 쉬프트하는 경향이 있다. 본 발명의 실시예와 같이, 디스챠지 제어 신호(DSCi)의 펄스 폭을 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧게 설정하면 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)의 턴 온 시간(동작 시간)이 감소하므로 게이트 구동회로(110_2)의 동작 마진을 확보할 수 있다.The first through fourth discharge transistors TR44_1, TR44_2, TR45 and TR46 repeatedly turn on / off periodically while the gate driving circuit 110_2 is operating. As the operation time of the gate driving circuit 110_2 becomes longer and the ambient temperature becomes higher, the drain voltages of the first through fourth discharge transistors TR44_1, TR44_2, TR45 and TR46 tend to be positively shifted. If the pulse width of the discharge control signal DSCi is set shorter than the pulse width of the clock signals CKV1 to CKV12 as in the embodiment of the present invention, the turn-on of the discharge transistors TR44_1, TR44_2, TR45, The operating time of the gate driving circuit 110_2 can be reduced and the operation margin of the gate driving circuit 110_2 can be ensured.

전류 제어 회로(470)는 캐리 출력 단자(CR)와 제1 디스챠지 트랜지스터 그룹(251) 내 제1 연결 노드(CN1) 사이에 다이오드 접속된 제어 트랜지스터(TR48)를 포함한다. 제어 트랜지스터(TR48)는 캐리 출력 단자(CR)와 연결된 제1 전극, 제1 노드(CN1)와 연결된 제2 전극 및 캐리 출력 단자(CR)와 연결된 게이트 전극을 포함한다.The current control circuit 470 includes a control transistor TR48 diode-connected between the carry output terminal CR and the first connection node CN1 in the first discharge transistor group 251. [ The control transistor TR48 includes a first electrode connected to the carry output terminal CR, a second electrode connected to the first node CN1, and a gate electrode connected to the carry output terminal CR.

제2 디스챠지 전압(VSS2)이 -10V이고, 제1 노드(N1)의 부스트 업 전압 레벨이 30V인 경우, 제1 디스챠지 트랜지스터(TR41_1)의 제1 전극 및 제2 디스챠지 트랜지스터(TR41_2)의 제2 전극 사이의 전압 차는 대략 40V이다. 트랜지스터의 드레인 전극과 소스 전극의 전압 차가 큰 경우, 트랜지스터는 고전압 스트레스로 인한 드레솔드 전압 쉬프트 현상이 발생한다. 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2)에 드레솔드 전압 쉬프트 현상이 발생하는 경우 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2)를 통해 누설 전류가 흐르게 되고 이는 제1 노드(N1)의 전압 레벨을 낮추는 결과를 초래할 수 있다. 제1 노드(N1)가 고전압으로 부스트 업될 때 캐리 신호(CRk)는 소정의 제1 전압(예를 들면, 12V)으로 상승하므로 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2) 사이의 연결 노드(CN1)는 제1 전압인 12V로 설정된다. 그러므로 제1 디스챠지 트랜지스터(TR41_1)의 드레인-소스 전극 사이의 전압 차는 18V로 감소하고, 제2 디스챠지 트랜지스터(TR41_2)의 드레인-소스 전극 사이의 전압 차는 22V로 감소한다. 이와 같이, 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2)의 고전압 스트레스 감소로 인해 제1 노드(N1)의 누설 전류 문제는 감소될 수 있다.When the second discharge voltage VSS2 is -10V and the boost voltage level of the first node N1 is 30V, the first electrode of the first discharge transistor TR41_1 and the second discharge transistor TR41_2, The voltage difference between the first and second electrodes is approximately 40V. When the voltage difference between the drain electrode and the source electrode of the transistor is large, the transistor exhibits a Dracelold voltage shift due to high voltage stress. When a drain voltage shift phenomenon occurs in the first discharge transistor TR41_1 and the second discharge transistor TR41_2, a leakage current flows through the first discharge transistor TR41_1 and the second discharge transistor TR41_2 Which may result in lowering the voltage level of the first node N1. The first discharge transistor TR41_1 and the second discharge transistor TR41_2 are turned on when the first node N1 is boosted to a high voltage because the carry signal CRk rises to a predetermined first voltage (for example, 12V) The connection node CN1 is set to 12V, which is the first voltage. Therefore, the voltage difference between the drain-source electrodes of the first discharge transistor TR41_1 is reduced to 18V, and the voltage difference between the drain-source electrodes of the second discharge transistor TR41_2 is reduced to 22V. As such, the leakage current problem of the first node N1 can be reduced due to the high voltage stress reduction of the first discharge transistor TR41_1 and the second discharge transistor TR41_2.

제어 트랜지스터(TR48)의 제2 전극은 입력 회로(410) 내 제1 연결 노드(CN1) 및 제2 풀다운 회로(460) 내 제2 연결 노드(CN2) 및 제2 풀다운 회로(460)와 더 연결된다. 그러므로 입력 회로(410) 내 제1 입력 트랜지스터들(TR1_1, TR1_2) 및 제2 풀다운 회로(460) 내 제1 풀다운 트랜지스터(TR10_1) 및 제2 풀다운 트랜지스터(TR10_2)의 고전압 스트레스로 인한 누설 전류 문제가 감소될 수 있다.The second electrode of the control transistor TR48 is connected to the first connection node CN1 in the input circuit 410 and the second connection node CN2 and the second pull-down circuit 460 in the second pull- do. Therefore, a leakage current problem due to the high voltage stress of the first pull-down transistor TR10_1 and the second pull-down transistor TR10_2 in the first input transistors TR1_1 and TR1_2 and the second pull-down circuit 460 in the input circuit 410 Can be reduced.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims. It will be possible. In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, and all technical ideas which fall within the scope of the following claims and equivalents thereof should be interpreted as being included in the scope of the present invention .

DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 110: 게이트 구동회로
120: 데이터 구동회로 MCB: 메인 회로기판
SRC1~SRCn: 구동 스테이지 210: 입력 회로
220: 제1 출력 회로 230: 제2 출력 회로
240: 디스챠지 제어 회로 250: 제1 풀다운 회로
260: 제2 풀다운 회로 DP: display panel DS1: first substrate
DS2: second substrate 110: gate drive circuit
120: Data driver circuit MCB: Main circuit board
SRC1 to SRCn: driving stage 210: input circuit
220: first output circuit 230: second output circuit
240: Discharge control circuit 250: First pull-down circuit
260: Second pull-down circuit

Claims

A gate drive circuit comprising a plurality of driving stage groups,
Each of the plurality of driving stage groups including a plurality of driving stages and at least one discharge driving stage,
Each of the plurality of driving stages and the discharge driving stage includes:
An input circuit for receiving a previous carry signal from a previous drive stage and precharging a first node;
A first output circuit responsive to the signal of the first node for outputting a first clock signal as a gate signal;
A second output circuit responsive to the signal of the first node for outputting the first clock signal as a carry signal; And
And a first pull-down circuit for discharging the signal of the first node, the gate signal and the carry signal to a discharge voltage in response to a discharge control signal,
Wherein the at least one discharge driving stage comprises:
A discharge circuit for outputting the first clock signal as the discharge control signal in response to the first clock signal and discharging the discharge control signal to the discharge voltage in response to the carry signal and the second clock signal, Further comprising a control circuit.

The method according to claim 1,
Wherein the pulse width of the discharge control signal is narrower than the pulse width of the first clock signal.

The method according to claim 1,
And the second clock signal is a signal having a phase different from that of the first clock signal.

The method of claim 3,
Wherein the discharge voltage comprises a first discharge voltage and a second discharge voltage.

5. The method of claim 4,
The discharge control circuit comprising:
A first transistor having a first electrode coupled to a first clock terminal receiving the first clock signal, a second electrode coupled to a third node, and a gate electrode coupled to the first clock signal;
A second transistor including a first electrode coupled to the first clock terminal, a second electrode coupled to the second node, and a gate electrode coupled to the third node;
A third transistor including a first electrode connected to the third node, a second electrode connected to a second voltage terminal receiving the second discharge voltage, and a gate electrode connected to a third input terminal receiving the carry signal, ;
A fourth transistor including a first electrode coupled to the second node, a second electrode coupled to the second voltage terminal, and a gate electrode coupled to the third input terminal;
A second electrode connected to the third node, a second electrode connected to the second voltage terminal for receiving the second discharge voltage, and a gate electrode connected to the second clock terminal for receiving the second clock signal, 5 transistors; And
And a sixth transistor including a first electrode connected to the second node, a second electrode connected to the second voltage terminal, and a gate electrode connected to the second clock terminal.

5. The method of claim 4,
The first pull-
A first discharge transistor group for discharging a signal of the first node to the second discharge voltage in response to the discharge control signal;
A third discharge transistor for discharging the gate signal to the first discharge voltage in response to the discharge control signal; And
And a fourth discharge transistor for discharging the carry signal to the second discharge voltage in response to the discharge control signal.

The method according to claim 6,
The first discharge transistor group includes:
A first discharge transistor including a first electrode coupled to the first node, a second electrode coupled to the first connection node, and a control electrode coupled to the second node; And
A second discharge transistor including a first electrode coupled to the first connection node, a second electrode coupled to a second voltage terminal for receiving the second discharge voltage, and a control electrode coupled to the second node, And a gate driving circuit for driving the gate driving circuit.

5. The method of claim 4,
Wherein each of the plurality of driving stages comprises:
And a second pull-down circuit responsive to a next carry signal for discharging the signal of the first node to the second discharge voltage.

9. The method of claim 8,
Wherein the second pull-
A first pull-down transistor including a first electrode coupled to the first node, a second electrode coupled to a second coupling node, and a control electrode coupled to the next carry signal; And
And a second pull-down transistor including a first electrode connected to the second connection node, a second electrode connected to a second voltage terminal receiving the second discharge voltage, and a control electrode coupled to the next carry signal Characterized by a gate drive circuit.

10. The method of claim 9,
A first electrode connected to a carry terminal for outputting the carry signal, and a second electrode connected to the first connection node, the current control circuit including a current control circuit for diode-connected to form a current path between the carry terminal and the first connection node, Further comprising a gate driving circuit for driving the gate driving circuit.

11. The method of claim 10,
And the second electrode of the current control circuit is further connected to the second connection node.

A gate drive circuit comprising a plurality of driving stage groups,
Wherein each of the plurality of driving stage groups outputs a discharge control signal in response to a first control clock signal, a second control clock signal, and a first carry signal; And
A plurality of driving stages each driving a plurality of gate lines,
Wherein each of the plurality of driving stages comprises:
An input circuit for receiving a previous carry signal from a previous drive stage and precharging a first node;
A first output circuit for outputting a clock signal as a gate signal in response to the signal of the first node;
A second output circuit responsive to the signal of the first node for outputting the clock signal as a carry signal; And
And a first pull-down circuit for discharging the signal of the first node, the gate signal and the carry signal to a discharge voltage in response to the discharge control signal,
Wherein the clock signals provided to each of the plurality of drive stages have different phases,
Wherein the first control clock signal is a clock signal provided to a first one of the plurality of driving stages and the second control clock signal is a clock signal provided to a second one of the plurality of driving stages, Wherein the first carry signal is a carry signal output from the first drive stage.

13. The method of claim 12,
The discharge control stage includes:
Wherein the control circuit outputs the first control clock signal as the discharge control signal in response to the first control clock signal and outputs the discharge control signal as the discharge voltage in response to the first carry signal and the second control clock signal. And discharging the gate drive circuit.

13. The method of claim 12,
Wherein the pulse width of the discharge control signal is narrower than the pulse width of the first control clock signal and the second control clock signal is a signal having a phase different from the first control clock signal.

15. The method of claim 14,
Wherein the discharge voltage comprises a first discharge voltage and a second discharge voltage.

16. The method of claim 15,
The discharge control circuit comprising:
A first transistor having a first electrode coupled to a first clock terminal receiving the first control clock signal, a second electrode coupled to a third node, and a gate electrode coupled to the first control clock signal;
A second transistor including a first electrode coupled to the first clock terminal, a second electrode coupled to the second node, and a gate electrode coupled to the third node;
A third transistor including a first electrode connected to the third node, a second electrode connected to a second voltage terminal receiving the second discharge voltage, and a gate electrode connected to a third input terminal receiving the carry signal, ;
A fourth transistor including a first electrode coupled to the second node, a second electrode coupled to the second voltage terminal, and a gate electrode coupled to the third input terminal;
A second electrode coupled to the second voltage terminal for receiving the second discharge voltage, and a gate electrode coupled to the second clock terminal for receiving the second control clock signal, A fifth transistor; And
And a sixth transistor including a first electrode connected to the second node, a second electrode connected to the second voltage terminal, and a gate electrode connected to the second clock terminal.

16. The method of claim 15,
Wherein each of the plurality of driving stages comprises:
And a second pull-down circuit responsive to a next carry signal for discharging the signal of the first node to the second discharge voltage.

A display panel including a plurality of pixels each connected to a plurality of gate lines and a plurality of data lines;
A gate driving circuit including a plurality of driving stage groups and outputting gate signals to the plurality of gate lines; And
And a data driving circuit driving the plurality of data lines,
remind
Wherein each of the plurality of driving stage groups includes a plurality of driving stages,
An input circuit for receiving a previous carry signal from a previous drive stage and precharging a first node;
A first output circuit responsive to the signal of the first node for outputting a first clock signal as a gate signal;
A second output circuit responsive to the signal of the first node for outputting the first clock signal as a carry signal; And
And a first pull-down circuit for discharging the signal of the first node, the gate signal and the carry signal to a discharge voltage in response to a discharge control signal of the second node,
And k (k is a positive integer) driving stage of the plurality of driving stages,
Wherein the first clock signal is transferred to the second node in response to the first clock signal to output the discharge control signal, and in response to the carry signal and the second clock signal, Further comprising a discharge control circuit for discharging a signal to the discharge voltage.

19. The method of claim 18,
Wherein the pulse width of the discharge control signal is narrower than the pulse width of the first clock signal and the second clock signal is a signal having a phase different from the first clock signal.

20. The method of claim 19,
Wherein the discharge voltage comprises a first discharge voltage and a second discharge voltage,
The discharge control circuit comprising:
A first transistor having a first electrode coupled to a first clock terminal receiving the first clock signal, a second electrode coupled to a third node, and a gate electrode coupled to the first clock signal;
A second transistor including a first electrode coupled to the first clock terminal, a second electrode coupled to the second node, and a gate electrode coupled to the third node;
A third transistor including a first electrode connected to the third node, a second electrode connected to a second voltage terminal receiving the second discharge voltage, and a gate electrode connected to a third input terminal receiving the carry signal, ;
A fourth transistor including a first electrode coupled to the second node, a second electrode coupled to the second voltage terminal, and a gate electrode coupled to the third input terminal;
A second electrode connected to the third node, a second electrode connected to the second voltage terminal for receiving the second discharge voltage, and a gate electrode connected to the second clock terminal for receiving the second clock signal, 5 transistors; And
And a sixth transistor including a first electrode coupled to the second node, a second electrode coupled to the second voltage terminal, and a gate electrode coupled to the second clock terminal.