KR102447536B1

KR102447536B1 - Gate driving circuit and display device having them

Info

Publication number: KR102447536B1
Application number: KR1020160008893A
Authority: KR
Inventors: 황정환; 조세형
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-10-14
Filing date: 2016-01-25
Publication date: 2022-09-28
Also published as: KR20170044568A

Abstract

게이트 구동 회로는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 k(k는 양의 정수)번째 스테이지는, 클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 캐리 신호, 제1 접지 전압 및 제2 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력하되, 상기 클럭 신호는 하이 전압 및 제3 접지 전압이 주기적으로 나타나는 펄스 신호이고, 상기 제3 접지 전압은 상기 제1 접지 전압 및 상기 제2 접지 전압보다 낮은 전압 레벨을 갖는다.The gate driving circuit includes a plurality of stages, and a k (k is a positive integer)-th stage among the plurality of stages is a clock signal, a k-1 th carry signal from a k-1 th stage, and a k+1 th stage. receiving the k+1 th carry signal from the stage, the carry signal from the k + 2 th stage, the first ground voltage and the second ground voltage, and outputting the k th gate signal and the k th carry signal, wherein the clock signal is It is a pulse signal in which a high voltage and a third ground voltage appear periodically, and the third ground voltage has a lower voltage level than the first ground voltage and the second ground voltage.

Description

A gate driving circuit and a display device including the same

본 발명은 표시 패널에 집적되는 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것이다.The present invention relates to a gate driving circuit integrated in a display panel and a display device including the same.

표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. The display device includes a plurality of gate lines, a plurality of data lines, and a plurality of pixels connected to the plurality of gate lines and the plurality of data lines. A display device includes a gate driving circuit providing gate signals to a plurality of gate lines and a data driving circuit outputting data signals to a plurality of data lines.

게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.The gate driving circuit includes a shift register including a plurality of driving stage circuits (hereinafter, driving stages). The plurality of driving stages respectively output gate signals corresponding to the plurality of gate lines. Each of the plurality of driving stages includes a plurality of organically connected transistors.

게이트 구동회로로부터 출력되는 게이트 신호의 주파수가 동일한 경우, 표시 패널의 크기가 커지면 1수평 주기가 길어진다. 1수평 주기가 길어짐에 따라서 게이트 신호의 지연이 발생하고, 이는 표시 영상의 품질 저하를 초래할 수 있다.When the frequency of the gate signal output from the gate driving circuit is the same, as the size of the display panel increases, one horizontal period becomes longer. As one horizontal period becomes longer, a delay of the gate signal occurs, which may result in deterioration of the quality of a display image.

본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a gate driving circuit with improved reliability.

본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 포함하는 표시 장치를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a display device including a gate driving circuit having improved reliability.

이와 같은 목적을 달성하기 위한 본 발명의 게이트 구동회로는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 중 k번째 스테이지는, 클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 캐리 신호, 제1 접지 전압 및 제2 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력하되, 상기 클럭 신호는 하이 전압 및 제3 접지 전압이 주기적으로 나타나는 펄스 신호이고, 상기 제3 접지 전압은 상기 제1 접지 전압 및 상기 제2 접지 전압보다 낮은 전압 레벨을 갖는다.The gate driving circuit of the present invention for achieving the above object includes a plurality of stages. A kth stage among the plurality of stages includes a clock signal, a k−1th carry signal from a k−1th stage, a k+1th carry signal from a k+1th stage, and a carry from a k+2th stage. Receive a signal, a first ground voltage, and a second ground voltage, and output a k-th gate signal and a k-th carry signal, wherein the clock signal is a pulse signal in which a high voltage and a third ground voltage appear periodically, and the third The ground voltage has a lower voltage level than the first ground voltage and the second ground voltage.

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, k번째 클럭 주기 동안, 제1 노드의 신호에 응답해서 상기 클럭 신호의 상기 하이 전압을 상기 k번째 게이트 신호로 출력하고, k+1번째 클럭 주기동안 상기 제1 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 클럭 신호의 상기 제3 접지 전압으로 디스챠지하는 제1 출력부를 포함한다.In this embodiment, a k-th stage among the plurality of stages outputs the high voltage of the clock signal as the k-th gate signal in response to a signal of a first node during a k-th clock period, and k+ and a first output unit configured to discharge the k-th gate signal to the third ground voltage of the clock signal in response to the signal of the first node during a first clock period.

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 캐리 신호로 출력하는 제2 출력부를 더 포함한다.In this embodiment, the k-th stage among the plurality of stages further includes a second output unit configured to output the clock signal as the k-th carry signal in response to the signal of the first node.

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 k+1번째 캐리 신호에 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제1 풀다운부를 더 포함한다.In this embodiment, the k-th stage of the plurality of stages further includes a first pull-down unit for discharging the k-th gate signal to the first ground voltage in response to a carry signal to the k+1-th carry signal. include

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 클럭 신호, 상기 k-1번째 캐리 신호 및 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드로 상기 클럭 신호 및 상기 제2 접지 전압 중 어느 하나를 제공하는 제어부, 상기 클럭 신호를 제2 노드로 제공하는 인버터부, 상기 제1노드의 신호에 응답해서 상기 제2 노드를 상기 제2 접지 전압으로 디스챠지하고, 상기 제2 노드의 신호에 응답해서 상기 제1 노드를 상기 제2 접지 전압으로 디스챠지하는 제1 디스챠지부, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 디스챠지부, 및 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제3 디스챠지부를 포함한다.In this embodiment, a k-th stage among the plurality of stages is transmitted to the first node in response to the clock signal, the k-1 th carry signal, and the k+2 th carry signal to the first node. A control unit providing any one of two ground voltages, an inverter unit providing the clock signal to a second node, and discharging the second node to the second ground voltage in response to a signal of the first node, and A first discharge unit for discharging the first node to the second ground voltage in response to a signal from a second node, and discharging the k-th carry signal to the second ground voltage in response to a signal from the second node and a third discharge unit configured to discharge the k-th gate signal to the first ground voltage in response to the signal of the second node.

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 풀다운부를 더 포함한다.In this embodiment, the k-th stage among the plurality of stages further includes a second pull-down unit for discharging the k-th carry signal to the second ground voltage in response to the k+1-th carry signal.

이 실시예에 있어서, 상기 제1 접지 전압 및 상기 제2 접지 전압은 서로 다른 전압 레벨이다.In this embodiment, the first ground voltage and the second ground voltage are at different voltage levels.

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 클럭 신호, 상기 k-1번째 캐리 신호 및 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드로 상기 클럭 신호 및 상기 제2 접지 전압 중 어느 하나를 제공하는 제어부, 상기 클럭 신호를 제2 노드로 제공하는 인버터부, 상기 제2노드의 신호에 응답해서 상기 제1 노드 및 상기 제2 노드를 상기 제2 접지 전압으로 디스챠지하는 제1 디스챠지부, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 디스챠지부, 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제3 디스챠지부, 및 상기 k+2번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 풀다운부를 더 포함한다.In this embodiment, a k-th stage among the plurality of stages is transmitted to the first node in response to the clock signal, the k-1 th carry signal, and the k+2 th carry signal to the first node. A control unit providing any one of two ground voltages, an inverter unit providing the clock signal to a second node, and disassembling the first node and the second node to the second ground voltage in response to a signal from the second node A first discharge unit for charging, a second discharge unit for discharging the k-th carry signal to the second ground voltage in response to a signal from the second node, and the k-th in response to a signal from the second node A third discharge unit for discharging the gate signal to the first ground voltage, and a second pull-down unit for discharging the k-th carry signal to the second ground voltage in response to the k + 2 th carry signal do.

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드를 상기 제2 접지 전압으로 디스챠지하는 제3 풀다운부 및 상기 k+2번째 캐리 신호에 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제2 접지 전압으로 디스챠지하는 제1 풀다운부를 더 포함한다.In this embodiment, a k-th stage among the plurality of stages includes a third pull-down unit for discharging the first node to the second ground voltage in response to the k+2-th carry signal and the k+2 The display device further includes a first pull-down unit configured to discharge the k-th gate signal to the second ground voltage in response to the carry signal in response to the carry signal.

이 실시예에 있어서, 상기 제3 풀다운부는, 상기 제1 노드와 상기 제4 노드 사이에 연결되고, 상기 k+2번째 캐리 신호와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터 및 상기 제4 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 제4 노드와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함한다.In this embodiment, the third pull-down unit may include a first discharge transistor connected between the first node and the fourth node, and including a control electrode connected to the k+2 th carry signal, and the fourth node. and a second discharge transistor connected between the second ground voltage and the control electrode connected to the fourth node.

본 발명의 다른 특징에 따른 표시 장치는: 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함한다. 상기 복수의 스테이지들 중 k번째 스테이지는, 클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 캐리 신호, 제1 접지 전압 및 제2 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력한다. 상기 클럭 신호는 하이 전압 및 제3 접지 전압이 주기적으로 나타나는 펄스 신호이고, 상기 제3 접지 전압은 상기 제1 접지 전압 및 상기 제2 접지 전압보다 낮은 전압 레벨을 갖는다.A display device according to another aspect of the present invention includes: a display panel including a plurality of pixels respectively connected to a plurality of gate lines and a plurality of data lines, and a plurality of driving stages for outputting gate signals to the plurality of gate lines and a gate driving circuit including a gate driving circuit, and a data driving circuit driving the plurality of data lines. A kth stage among the plurality of stages includes a clock signal, a k−1th carry signal from a k−1th stage, a k+1th carry signal from a k+1th stage, and a carry from a k+2th stage. The signal, the first ground voltage, and the second ground voltage are received, and a k-th gate signal and a k-th carry signal are output. The clock signal is a pulse signal in which a high voltage and a third ground voltage appear periodically, and the third ground voltage has a lower voltage level than the first ground voltage and the second ground voltage.

이 실시예에 있어서, 상기 표시 패널은, 상기 복수의 화소들이 배열된 표시 영역, 및 및 상기 표시 영역과 인접한 비표시 영역을 포함하고, 상기 게이트 구동 회로는 상기 비표시 영역에 집적된다.In this embodiment, the display panel includes a display area in which the plurality of pixels are arranged, and a non-display area adjacent to the display area, and the gate driving circuit is integrated in the non-display area.

이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 k+1번째 캐리 신호에 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제1 풀다운부를 더 포함하는 것을 특징으로 하는 표시 장치.In this embodiment, the k-th stage of the plurality of stages further includes a first pull-down unit for discharging the k-th gate signal to the first ground voltage in response to a carry signal to the k+1-th carry signal. A display device comprising:

상기 복수의 스테이지들 중 k번째 스테이지는, 상기 클럭 신호, 상기 k-1번째 캐리 신호 및 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드로 상기 클럭 신호 및 상기 제2 접지 전압 중 어느 하나를 제공하는 제어부, 상기 클럭 신호를 제2 노드로 제공하는 인버터부, 상기 제1노드의 신호에 응답해서 상기 제2 노드를 상기 제2 접지 전압으로 디스챠지하고, 상기 제2 노드의 신호에 응답해서 상기 제1 노드를 상기 제2 접지 전압으로 디스챠지하는 제1 디스챠지부, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 디스챠지부 및 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제3 디스챠지부를 포함한다.One of the clock signal and the second ground voltage to the first node in response to the k-th stage among the plurality of stages is the clock signal, the k-1 th carry signal, and the k+2 th carry signal. a control unit providing Thus, a first discharge unit for discharging the first node to the second ground voltage, and a second discharge unit for discharging the k-th carry signal to the second ground voltage in response to a signal from the second node and a third discharge unit configured to discharge the k-th gate signal to the first ground voltage in response to the signal of the second node.

이 실시예에 있어서, 상기 표시 장치는, 외부로부터 제공되는 제어 신호 및 영상 신호에 응답해서 상기 게이트 구동회로 및 상기 데이터 구동회로를 제어하고, 상기 클럭 신호, 상기 제1 접지 전압, 상기 제2 접지 전압 및 상기 제3 접지 전압을 발생하는 구동 컨트롤러를 더 포함한다.In this embodiment, the display device controls the gate driving circuit and the data driving circuit in response to a control signal and an image signal provided from the outside, and the clock signal, the first ground voltage, and the second ground It further includes a driving controller that generates a voltage and the third ground voltage.

이 실시예에 있어서, 상기 클럭 신호의 펄스들은 상기 복수의 게이트 라인들에 각각 대응하고, 상기 클럭 신호의 상기 펄스들 각각의 상기 제3 접지 전압의 전압 레벨은 한 프레임 내 상기 펄스의 순서에 대응한다.In this embodiment, the pulses of the clock signal respectively correspond to the plurality of gate lines, and the voltage level of the third ground voltage of each of the pulses of the clock signal corresponds to the sequence of the pulses in one frame do.

이 실시예에 있어서, 상기 복수의 스테이지들 중 상기 구동 컨트롤러와 인접한 스테이지부터 멀리 떨어진 스테이지 순서대로 상기 게이트 신호들이 순차적으로 출력될 때, 상기 클럭 신호의 상기 펄스들 각각의 상기 제3 접지 전압의 전압 레벨은 상기 한 프레임 내 상기 펄스의 순서에 따라서 점진적으로 낮아진다.In this embodiment, when the gate signals are sequentially output in an order of a stage farther away from a stage adjacent to the driving controller among the plurality of stages, the voltage of the third ground voltage of each of the pulses of the clock signal The level is gradually lowered according to the order of the pulses within the frame.

이와 같은 구성을 갖는 게이트 구동회로는 클럭 신호의 전압 레벨을 변경하는 것에 의해 게이트 신호가 빠르게 디스챠지될 수 있다. 따라서 게이트 구동회로의 신뢰성이 향상된다. 또한 제1 노드, 게이트 신호 및 캐리 신호를 디스챠지하는 트랜지스터들 중 일부를 사용하지 않고도 게이트 구동회로는 안정된 동작을 수행할 수 있다. 따라서 게이트 구동회로의 회로 면적이 감소될 수 있다.In the gate driving circuit having such a configuration, the gate signal can be rapidly discharged by changing the voltage level of the clock signal. Accordingly, the reliability of the gate driving circuit is improved. In addition, the gate driving circuit may perform a stable operation without using some of the transistors for discharging the first node, the gate signal, and the carry signal. Accordingly, the circuit area of the gate driving circuit can be reduced.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 7은 도 6에 도시된 k번째 구동 스테이지의 동작을 설명하기 위한 타이밍도 이다.
도 8은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 12는 도 11에 도시된 구동 스테이지의 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 14는 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 15는 도 14에 도시된 구동 스테이지의 회로도이다.
도 16은 도 1에 도시된 게이트 구동 회로로부터 출력되는 게이트 신호들의 지연 시간을 예시적으로 보여주는 도면이다.
도 17은 도 1에 도시된 구동 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 18은 도 17에 도시된 클럭 및 전압 발생기에서 발생되는 클럭 신호들 및 도 5에 도시된 게이트 구동 회로에서 발생되는 게이트 신호들을 예시적으로 보여주는 타이밍도이다.
도 19는 도 17에 도시된 클럭 및 전압 발생기에서 발생되는 클럭 신호들 및 도 5에 도시된 게이트 구동 회로에서 발생되는 게이트 신호들의 다른 실시예에 다른 타이밍도이다.1 is a plan view of a display device according to an exemplary embodiment.
2 is a timing diagram of signals of a display device according to an embodiment of the present invention.
3 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention.
4 is a cross-sectional view of a pixel according to an exemplary embodiment.
5 is a block diagram of a gate driving circuit according to an embodiment of the present invention.
6 is a circuit diagram of a driving stage according to an embodiment of the present invention.
FIG. 7 is a timing diagram for explaining the operation of the k-th driving stage shown in FIG. 6 .
8 is a circuit diagram of a driving stage according to another embodiment of the present invention.
9 is a circuit diagram of a driving stage according to another embodiment of the present invention.
10 is a circuit diagram of a driving stage according to another embodiment of the present invention.
11 is a block diagram of a gate driving circuit according to another embodiment of the present invention.
12 is a circuit diagram of the driving stage shown in FIG. 11 .
13 is a circuit diagram of a driving stage according to another embodiment of the present invention.
14 is a block diagram of a gate driving circuit according to another embodiment of the present invention.
FIG. 15 is a circuit diagram of the driving stage shown in FIG. 14 .
FIG. 16 is a diagram exemplarily showing delay times of gate signals output from the gate driving circuit shown in FIG. 1 .
17 is a block diagram exemplarily illustrating the configuration of the driving controller shown in FIG. 1 .
18 is a timing diagram exemplarily showing clock signals generated by the clock and voltage generator shown in FIG. 17 and gate signals generated by the gate driving circuit shown in FIG. 5 .
19 is a timing diagram according to another embodiment of clock signals generated from the clock and voltage generator shown in FIG. 17 and gate signals generated from the gate driving circuit shown in FIG. 5 .

이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다. 1 is a plan view of a display device according to an exemplary embodiment. 2 is a timing diagram of signals of a display device according to an embodiment of the present invention.

도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시 패널(DP), 게이트 구동회로(100), 데이터 구동회로(200) 및 구동 컨트롤러(300)를 포함한다. 1 and 2 , a display device according to an exemplary embodiment includes a display panel DP, a gate driving circuit 100 , a data driving circuit 200 , and a driving controller 300 .

표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.The display panel DP is not particularly limited and includes, for example, a liquid crystal display panel, an organic light emitting display panel, an electrophoretic display panel, and an electrophoretic display panel. Various display panels such as an electrowetting display panel may be included. In this embodiment, the display panel DP is described as a liquid crystal display panel. Meanwhile, the liquid crystal display including the liquid crystal display panel may further include a polarizer, a backlight unit, and the like, which are not shown.

표시 패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시 패널(DP)은 복수 개의 화소들(PX₁₁~PX_nm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. The display panel DP includes a first substrate DS1 , a second substrate DS2 spaced apart from the first substrate DS1 , and a liquid crystal layer LCL disposed between the first substrate DS1 and the second substrate DS2 . ) is included. In a plan view, the display panel DP includes a display area DA in which a plurality of pixels PX ₁₁ to PX _nm are disposed and a non-display area NDA surrounding the display area DA.

표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.The display panel DP includes a plurality of gate lines GL1 to GLn disposed on the first substrate DS1 and a plurality of data lines DL1 to DLm crossing the gate lines GL1 to GLn. do. The plurality of gate lines GL1 to GLn are connected to the gate driving circuit 100 . The plurality of data lines DL1 to DLm are connected to the data driving circuit 200 . In FIG. 1 , only some of the plurality of gate lines GL1 to GLn and some of the plurality of data lines DL1 to DLm are illustrated.

도 1에는 복수 개의 화소들(PX₁₁~PX_nm) 중 일부만이 도시되었다. 복수 개의 화소들(PX₁₁~PX_nm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.In FIG. 1 , only some of the plurality of pixels PX ₁₁ to PX _nm are illustrated. The plurality of pixels PX ₁₁ to PX _nm are respectively connected to a corresponding gate line among the plurality of gate lines GL1 to GLn and a corresponding data line among the plurality of data lines DL1 to DLm.

복수 개의 화소들(PX₁₁~PX_nm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX₁₁~PX_nm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다. The plurality of pixels PX ₁₁ to PX _nm may be divided into a plurality of groups according to a color to be displayed. The plurality of pixels PX ₁₁ to PX _nm may display one of primary colors. Primary colors may include red, green, blue and white. Meanwhile, the present invention is not limited thereto, and the main color may further include various colors such as yellow, cyan, and magenta.

게이트 구동회로(100) 및 데이터 구동회로(200)는 구동 컨트롤러(300)로부터 제어 신호를 수신한다. 구동 컨트롤러(300)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(300)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다. The gate driving circuit 100 and the data driving circuit 200 receive a control signal from the driving controller 300 . The driving controller 300 may be mounted on the main circuit board MCB. The driving controller 300 receives image data and a control signal from an external graphic controller (not shown). The control signal is a vertical synchronization signal Vsync, which is a signal for discriminating the frame sections Ft-1, Ft, and Ft+1, and a horizontal sync signal Hsync, a signal for discriminating the horizontal sections HP, that is, a row discrimination signal. ), a data enable signal and clock signals that are high level only during a period in which data is output to indicate a region in which data is received may be included.

게이트 구동회로(100)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 구동 컨트롤러(300)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1~Gn)을 생성하고, 게이트 신호들(G1~Gn)을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(G1~Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 화소들(PX₁₁~PX_nm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.The gate driving circuit 100 performs a gate operation based on a control signal (hereinafter, referred to as a gate control signal) received from the driving controller 300 through the signal line GSL during the frame periods Ft-1, Ft, and Ft+1. Signals G1 to Gn are generated, and the gate signals G1 to Gn are output to the plurality of gate lines GL1 to GLn. The gate signals G1 to Gn may be sequentially output to correspond to the horizontal sections HP. The gate driving circuit 100 may be formed simultaneously with the pixels PX ₁₁ to PX _nm through a thin film process. For example, the gate driving circuit 100 may be mounted as an oxide semiconductor TFT gate driver circuit (OSG) in the non-display area NDA.

도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.FIG. 1 exemplarily illustrates one gate driving circuit 100 connected to left ends of the plurality of gate lines GL1 to GLn. In one embodiment of the present invention, the display device may include two gate driving circuits. One of the two gate driving circuits may be connected to left ends of the plurality of gate lines GL1 to GLn, and the other may be connected to right ends of the plurality of gate lines GL1 to GLn. Also, one of the two gate driving circuits may be connected to odd-numbered gate lines, and the other may be connected to even-numbered gate lines.

데이터 구동회로(200)는 구동 컨트롤러(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. The data driving circuit 200 generates grayscale voltages according to image data provided from the driving controller 300 based on a control signal (hereinafter, referred to as a data control signal) received from the driving controller 300 . The data driving circuit 200 outputs grayscale voltages as data voltages DS to the plurality of data lines DL1 to DLm.

데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Ft-1, Ft, Ft+1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다. The data voltages DS may include positive data voltages having a positive value and/or negative data voltages having a negative value with respect to the common voltage. Some of the data voltages applied to the data lines DL1 to DLm during each of the horizontal sections HP may have a positive polarity, and others may have a negative polarity. The polarities of the data voltages DS may be inverted according to the frame periods Ft-1, Ft, and Ft+1 in order to prevent deterioration of the liquid crystal. The data driving circuit 200 may generate inverted data voltages in units of frame sections in response to the inversion signal.

데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)을 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다. The data driving circuit 200 may include a driving chip 210 and a flexible circuit board 220 on which the driving chip 210 is mounted. The data driving circuit 200 may include a plurality of driving chips 210 and the flexible circuit board 220 . The flexible circuit board 220 electrically connects the main circuit board MCB and the first board DS1. The plurality of driving chips 210 provide data signals corresponding to corresponding data lines among the plurality of data lines DL1 to DLm.

도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다. 1 exemplarily shows a data driving circuit 200 of a tape carrier package (TCP) type. In another embodiment of the present invention, the data driving circuit 200 may be disposed on the non-display area NDA of the first substrate DS1 in a chip on glass (COG) method.

도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX₁₁~PX_nm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.3 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention. 4 is a cross-sectional view of a pixel according to an exemplary embodiment. Each of the plurality of pixels PX ₁₁ to PX _nm illustrated in FIG. 1 may have the equivalent circuit illustrated in FIG. 3 .

도 3에 도시된 것과 같이, 화소(PX_ij)는 화소 박막 트랜지스터(TR, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.3 , the pixel PX _ij includes a pixel thin film transistor TR (hereinafter, referred to as a pixel transistor), a liquid crystal capacitor Clc, and a storage capacitor Cst. Hereinafter, in this specification, a transistor means a thin film transistor. In an embodiment of the present invention, the storage capacitor Cst may be omitted.

화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.The pixel transistor TR is electrically connected to the i-th gate line GLi and the j-th data line DLj. The pixel transistor TR outputs a pixel voltage corresponding to the data signal received from the j-th data line DLj in response to the gate signal received from the i-th gate line GLi.

액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.The liquid crystal capacitor Clc charges the pixel voltage output from the pixel transistor TR. The arrangement of liquid crystal directors included in the liquid crystal layer LCL (refer to FIG. 4 ) is changed according to the amount of charge charged in the liquid crystal capacitor Clc. Light incident on the liquid crystal layer is transmitted or blocked according to the arrangement of the liquid crystal director.

스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.The storage capacitor Cst is connected in parallel to the liquid crystal capacitor Clc. The storage capacitor Cst maintains the arrangement of the liquid crystal director for a predetermined period.

도 4에 도시된 것과 같이, 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi, 도 3 참조)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj, 도 3 참조)에 연결된 제1 전극(SE), 및 제1 전극(SE)과 이격되어 배치된 제2 전극(DE)을 포함한다. As shown in FIG. 4 , the pixel transistor TR includes a control electrode GE connected to an i-th gate line GLi (refer to FIG. 3 ), an activation unit AL overlapping the control electrode GE, and j-th data It includes a first electrode SE connected to the line DLj (refer to FIG. 3 ), and a second electrode DE disposed to be spaced apart from the first electrode SE.

액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.The liquid crystal capacitor Clc includes a pixel electrode PE and a common electrode CE. The storage capacitor Cst includes the pixel electrode PE and a portion of the storage line STL overlapping the pixel electrode PE.

제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다. An i-th gate line GLi and a storage line STL are disposed on one surface of the first substrate DS1 . The control electrode GE is branched from the i-th gate line GLi. The i-th gate line GLi and the storage line STL are made of aluminum (Al), silver (Ag), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium (Ti), etc. It may include a metal or an alloy thereof. The i-th gate line GLi and the storage line STL may include a multilayer structure, for example, a titanium layer and a copper layer.

제1 기판(DS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다. A first insulating layer 10 covering the control electrode GE and the storage line STL is disposed on one surface of the first substrate DS1 . The first insulating layer 10 may include at least one of an inorganic material and an organic material. The first insulating layer 10 may be an organic layer or an inorganic layer. The first insulating layer 10 may include a multi-layered structure, for example, a silicon nitride layer and a silicon oxide layer.

제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.An activation part AL overlapping the control electrode GE is disposed on the first insulating layer 10 . The activation part AL may include a semiconductor layer and an ohmic contact layer. A semiconductor layer is disposed on the first insulating layer 10 , and an ohmic contact layer is disposed on the semiconductor layer.

활성화부(AL) 상에 제2 전극(DE)과 제1 전극(SE)이 배치된다. 제2 전극(DE)과 제1 전극(SE)은 서로 이격되어 배치된다. 제2 전극(DE)과 제1 전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다. The second electrode DE and the first electrode SE are disposed on the activation part AL. The second electrode DE and the first electrode SE are spaced apart from each other. Each of the second electrode DE and the first electrode SE partially overlaps the control electrode GE.

제1 절연층(10) 상에 활성화부(AL), 제2 전극(DE), 및 제1 전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다. A second insulating layer 20 covering the activation part AL, the second electrode DE, and the first electrode SE is disposed on the first insulating layer 10 . The second insulating layer 20 may include at least one of an inorganic material and an organic material. The second insulating layer 20 may be an organic layer or an inorganic layer. The second insulating layer 20 may include a multi-layered structure, for example, a silicon nitride layer and a silicon oxide layer.

도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.1 exemplarily illustrates the pixel transistor TR having a staggered structure, the structure of the pixel transistor TR is not limited thereto. The pixel transistor TR may have a planar structure.

제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.A third insulating layer 30 is disposed on the second insulating layer 20 . The third insulating layer 30 provides a flat surface. The third insulating layer 30 may include an organic material.

제3 절연층(30) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 제2 전극(DE)에 연결된다. 제3 절연층(30) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.A pixel electrode PE is disposed on the third insulating layer 30 . The pixel electrode PE is connected to the second electrode DE through a contact hole CH passing through the second insulating layer 20 and the third insulating layer 30 . An alignment layer (not shown) covering the pixel electrode PE may be disposed on the third insulating layer 30 .

제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.A color filter layer CF is disposed on one surface of the second substrate DS2 . A common electrode CE is disposed on the color filter layer CF. A common voltage is applied to the common electrode CE. They have different values from the common voltage and the pixel voltage. An alignment layer (not shown) covering the common electrode CE may be disposed on the common electrode CE. Another insulating layer may be disposed between the color filter layer CF and the common electrode CE.

액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다. The pixel electrode PE and the common electrode CE disposed with the liquid crystal layer LCL interposed therebetween form a liquid crystal capacitor Clc. In addition, a portion of the pixel electrode PE and the storage line STL disposed with the first insulating layer 10 , the second insulating layer 20 , and the third insulating layer 30 interposed therebetween is a storage capacitor Cst. ) to form The storage line STL receives a storage voltage different from the pixel voltage. The storage voltage may have the same value as the common voltage.

한편, 도 3에 도시된 화소(PX_ij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시 패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.Meanwhile, the cross-section of the pixel PX _ij illustrated in FIG. 3 is only an example. 3 , at least one of the color filter layer CF and the common electrode CE may be disposed on the first substrate DS1 . In other words, the liquid crystal display panel according to the present embodiment has a vertical alignment (VA) mode, a patterned vertical alignment (PVA) mode, an in-plane switching (IPS) mode, a fringe-field switching (FFS) mode, and a plane to line (PLS) mode. Switching) mode and the like.

도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.5 is a block diagram of a gate driving circuit according to an embodiment of the present invention.

도 5에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)을 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)는 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.5 , the gate driving circuit 100 includes a plurality of driving stages SRC1 to SRCn and dummy driving stages SRCn+1 and SRCn+2. The plurality of driving stages SRC1 to SRCn and the dummy driving stage SRCn+1 have a dependent connection relationship that operates in response to a carry signal output from a previous stage and a carry signal output from a next stage.

복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 제1 클럭 신호(CKV)/제2 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 수신한다. 구동 스테이지(SRC1) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 개시신호(STV)를 더 수신한다.Each of the plurality of driving stages SRC1 to SRCn includes a first clock signal CKV/second clock signal CKVB, a first ground voltage VSS1 and a second ground from the driving controller 300 shown in FIG. 1 . Receive voltage VSS2. The driving stage SRC1 and the dummy driving stages SRCn+1 and SRCn+2 further receive the start signal STV.

본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다. In the present embodiment, the plurality of driving stages SRC1 to SRCn are respectively connected to the plurality of gate lines GL1 to GLn. The plurality of driving stages SRC1 to SRCn respectively provide gate signals to the plurality of gate lines GL1 to GLn. In an embodiment of the present invention, the gate lines connected to the plurality of driving stages SRC1 to SRCn may be odd-numbered gate lines or even-numbered gate lines among all gate lines.

복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각은 입력 단자들(IN1, IN2, IN3), 출력 단자(OUT), 캐리 단자(CR), 제어 단자(CT), 클럭 단자(CK), 제1 접지 단자(V1) 및 제2 접지 단자(V2)를 포함한다.Each of the plurality of driving stages SRC1 to SRCn and the dummy driving stages SRCn+1 and SRCn+2 includes the input terminals IN1 , IN2 and IN3 , the output terminal OUT, the carry terminal CR, and the control unit. It includes a terminal CT, a clock terminal CK, a first ground terminal V1 and a second ground terminal V2.

복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.The output terminal OUT of each of the plurality of driving stages SRC1 to SRCn is connected to a corresponding gate line among the plurality of gate lines GL1 to GLn. The gate signals generated from the plurality of driving stages SRC1 to SRCn are provided to the plurality of gate lines GL1 to GLn through the output terminal OUT.

복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 단자(CR)는 이전 구동 스테이지들과 연결된다. 예컨대, 구동 스테이지들(SRC1~SRCn) 중 k번째 구동 스테이지의 캐리 단자(CR)는 k-1번째 구동 스테이지의 제2 입력 단자(IN2) 및 k-2번째 구동 스테이지의 제3 입력 단자(IN3)와 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 캐리 단자(CR)는 캐리 신호를 출력한다.The carry terminal CR of each of the plurality of driving stages SRC1 to SRCn is electrically connected to a first input terminal IN1 of a driving stage following the corresponding driving stage. Also, the carry terminal CR of each of the plurality of driving stages SRC1 to SRCn is connected to the previous driving stages. For example, the carry terminal CR of the k-th driving stage among the driving stages SRC1 to SRCn is the second input terminal IN2 of the k-1 th driving stage and the third input terminal IN3 of the k-2 th driving stage. ) is associated with The carry terminal CR of each of the plurality of driving stages SRC1 to SRCn and the dummy driving stages SRCn+1 and SRCn+2 outputs a carry signal.

복수 개의 구동 스테이지들(SRC2~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 제1 입력 단자(IN1)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지들(SRCk)의 제1 입력 단자(IN1)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 수직 개시 신호(STV)를 수신한다. The first input terminal IN1 of each of the plurality of driving stages SRC2 to SRCn and the dummy driving stages SRCn+1 and SRCn+2 receives the carry signal of the driving stage before the corresponding driving stage. For example, the first input terminal IN1 of the k-th driving stages SRCk receives the carry signal of the k-th driving stage SRCk-1. The first input terminal IN1 of the first driving stage SRC1 among the plurality of driving stages SRC1 to SRCn is a vertical start signal STV for starting the driving of the gate driving circuit 100 instead of the carry signal of the previous driving stage. ) is received.

복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 단자(CR)로부터의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 또한 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다.The second input terminal IN2 of each of the plurality of driving stages SRC1 to SRCn receives a carry signal from the carry terminal CR of a driving stage following the corresponding driving stage. The third input terminal IN3 of each of the plurality of driving stages SRC1 to SRCn receives a carry signal of a driving stage following the corresponding driving stage. For example, the second input terminal IN2 of the k-th driving stage SRCk receives the carry signal output from the carry terminal CR of the k+1-th driving stage SRCk+1. The third input terminal IN3 of the k-th driving stage SRCk receives the carry signal output from the carry terminal CR of the k+2th driving stage SRCk+2. In another embodiment of the present invention, the second input terminal IN2 of each of the plurality of driving stages SRC1 to SRCn may be electrically connected to an output terminal OUT of a driving stage following the corresponding driving stage. Also, the third input terminal IN3 of each of the plurality of driving stages SRC1 to SRCn may be electrically connected to an output terminal OUT of a driving stage following the corresponding driving stage.

말단에 배치된 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 스테이지(SRCn+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 구동 스테이지(SRCn)의 제3 입력 단자(IN3)는 더미 스테이지(SRCn+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다.The second input terminal IN2 of the driving stage SRCn disposed at the end receives the carry signal output from the carry terminal CR of the dummy stage SRCn+1. The third input terminal IN3 of the driving stage SRCn receives the carry signal output from the carry terminal CR of the dummy stage SRCn+2.

복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, ..., SRCn-1)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, ..., SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.The clock terminal CK of each of the plurality of driving stages SRC1 to SRCn receives one of the first clock signal CKV and the second clock signal CKVB, respectively. The clock terminals CK of the odd-numbered driving stages SRC1, SRC3, ..., SRCn-1 among the plurality of driving stages SRC1 to SRCn may receive the first clock signal CKV, respectively. . The clock terminals CK of the even-numbered driving stages SRC2 , SRC4 , ..., SRCn among the plurality of driving stages SRC1 to SRCn may receive the second clock signal CKVB, respectively. The first clock signal CKV and the second clock signal CKVB may have different phases.

복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제1 접지 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 접지 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 레벨을 갖는다.The first ground terminal V1 of each of the plurality of driving stages SRC1 to SRCn receives the first ground voltage VSS1. The second ground terminal V2 of each of the plurality of driving stages SRC1 to SRCn receives the second ground voltage VSS2. The first ground voltage VSS1 and the second ground voltage VSS2 have different voltage levels, and the second ground voltage VSS2 has a lower level than the first ground voltage VSS1.

본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 그 회로구성에 따라 출력 단자(OUT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 캐리 단자(CR), 제어단자(CT), 클럭 단자(CK), 제1 접지 단자(V1), 및 제2 접지 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 접지 단자(V1), 및 제2 접지 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.In an embodiment of the present invention, each of the plurality of driving stages SRC1 to SRCn has an output terminal OUT, a first input terminal IN1, a second input terminal IN2, and a third input terminal according to a circuit configuration thereof. Any one of IN3, carry terminal CR, control terminal CT, clock terminal CK, first ground terminal V1, and second ground terminal V2 may be omitted, or other terminals may be further included. can For example, any one of the first ground terminal V1 and the second ground terminal V2 may be omitted. In this case, each of the plurality of driving stages SRC1 to SRCn receives only one of the first ground voltage VSS1 and the second ground voltage VSS2. Also, a connection relationship between the plurality of driving stages SRC1 to SRCn may be changed.

도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.6 is a circuit diagram of a driving stage according to an embodiment of the present invention.

도 6은 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 중 k(k는 양의 정수)번째 구동 스테이지(SRCk)를 예시적으로 도시하였다. 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다. FIG. 6 exemplarily illustrates a k (k is a positive integer)-th driving stage SRCk among the plurality of driving stages SRC1 to SRCn illustrated in FIG. 5 . Each of the plurality of driving stages SRC1 to SRCn illustrated in FIG. 5 may have the same circuit as the k-th driving stage SRCk.

도 6을 참조하면, k번째 구동 스테이지(SRCk)는 제1 출력부(110), 제2 출력부(120), 제어부(130), 인버터부(140), 제1 디스챠지부(150), 제2 디스챠지부(160), 제3 디스챠지부(170), 제1 풀다운부(180) 및 제2 풀다운부(190)를 포함한다.Referring to FIG. 6 , the k-th driving stage SRCk includes a first output unit 110 , a second output unit 120 , a control unit 130 , an inverter unit 140 , a first discharge unit 150 , It includes a second discharge unit 160 , a third discharge unit 170 , a first pull-down unit 180 , and a second pull-down unit 190 .

제1 출력부(110)는 k번째 게이트 신호(Gk)를 출력하고, 제2 출력부(120)는 k번째 캐리 신호(CRk)를 출력한다. 제1 풀다운부(180)는 출력 단자(OUT)를 제1 접지 단자(V1)와 연결된 제1 접지 전압(VSS1)으로 풀다운시킨다. 제2 풀다운부(190)는 캐리 단자(CR)를 제2 접지 단자(V2)와 연결된 제2 접지 전압(VSS2)으로 풀다운시킨다. 제어부(130)는 제1 출력부(110) 및 제2 출력부(120)의 동작을 제어한다.The first output unit 110 outputs the k-th gate signal Gk, and the second output unit 120 outputs the k-th carry signal CRk. The first pull-down unit 180 pulls down the output terminal OUT to the first ground voltage VSS1 connected to the first ground terminal V1. The second pull-down unit 190 pulls down the carry terminal CR to the second ground voltage VSS2 connected to the second ground terminal V2 . The control unit 130 controls the operations of the first output unit 110 and the second output unit 120 .

k번째 구동 스테이지(SRCk)의 구체적인 구성은 다음과 같다.A specific configuration of the k-th driving stage SRCk is as follows.

제1 출력부(110)는 제1 출력 트랜지스터(TR1) 및 커패시터(C)를 포함한다. 제1 출력 트랜지스터(TR1)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, 및 k번째 게이트 신호(Gk)를 출력하는 제2 전극을 포함한다. The first output unit 110 includes a first output transistor TR1 and a capacitor C. The first output transistor TR1 includes a first electrode connected to the clock terminal CK, a control electrode connected to the first node N1 , and a second electrode that outputs the k-th gate signal Gk.

제2 출력부(120)는 제2 출력 트랜지스터(TR15)를 포함한다. 제2 출력 트랜지스터(TR15)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, k번째 캐리 신호(CRk)를 출력하는 제2 전극을 포함한다. The second output unit 120 includes a second output transistor TR15. The second output transistor TR15 includes a first electrode connected to the clock terminal CK, a control electrode connected to the first node N1 , and a second electrode that outputs the k-th carry signal CRk.

앞서 도 5에 도시된 바와 같이, 구동 스테이지들(SRC1~SRCn) 중 일부 구동 스테이지들(SRC1, SRC3, ..., SRCn-1) 및 더미 구동 스테이지(SRCn+1)의 클럭 단자(CK)는 제1 클럭 신호(CKV)를 수신한다. 구동 스테이지들(SRC1~SRCn) 중 다른 구동 스테이지들(SRC2, SRC4, ..., SRCn) 및 더미 구동 스테이지(SRCn+2)의 클럭 단자(CK)는 제2 클럭 신호(CKVB)를 수신한다. 클럭 신호(CKV) 및 클럭 신호(CKVB)는 상보적 신호들이다. 즉, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 180°위상차를 가질 수 있다. 5, the clock terminal CK of some of the driving stages SRC1 to SRCn (SRC1, SRC3, ..., SRCn-1) and the dummy driving stage SRCn+1 receives the first clock signal CKV. The other driving stages SRC2, SRC4, ..., SRCn of the driving stages SRC1 to SRCn and the clock terminal CK of the dummy driving stage SRCn+2 receive the second clock signal CKVB. . The clock signal CKV and the clock signal CKVB are complementary signals. That is, the first clock signal CKV and the second clock signal CKVB may have a phase difference of 180°.

제어부(130)는 이전 구동 스테이지(SRCk-1)로부터 제1 입력 단자(IN1)로 수신된 k-1번째 캐리 신호(CRk-1)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)를 턴 온 시킨다. 제어부(130)는 다음 구동 스테이지(SRCk+2)로부터 제3 입력 단자(INT3)로 수신된 k+2번째 캐리 신호(CRk+2)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)를 턴오프시킨다.The controller 130 responds to the k−1 th carry signal CRk−1 received from the previous driving stage SRCk−1 to the first input terminal IN1 , the first output transistor TR1 and the second output transistor TR1 . Turn on (TR2). The control unit 130 responds to the k+2 th carry signal CRk+2 received from the next driving stage SRCk+2 to the third input terminal INT3 , the first output transistor TR1 and the second output transistor TR1 . Turn off (TR2).

제어부(130)는 제4 트랜지스터 및 제6 트랜지스터(TR4, TR6)를 포함한다. 제4 트랜지스터(TR4)는 제1 입력 단자(IN1)와 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제6 트랜지스터(TR6)는 제1 노드(N1)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 제어 전극을 포함한다.The control unit 130 includes a fourth transistor and a sixth transistor TR4 and TR6. The fourth transistor TR4 includes a first electrode connected to the first input terminal IN1 , a second electrode connected to the first node N1 , and a control electrode connected to the first input terminal IN1 . The sixth transistor TR6 includes a first electrode connected to the first node N1 , a second electrode connected to the second ground terminal V2 , and a control electrode connected to the third input terminal IN3 .

인버터부(140)는 클럭 단자(CK)로부터의 클럭 신호(CKV)를 제2 노드(N2)로 전달한다. 인버터부(140)는 트랜지스터들(TR7, TR8, TR12, TR13)을 포함한다. 제7 트랜지스터(T7)는 클럭 단자(CK)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 제3 노드(N3)와 연결된 제어 전극을 포함한다. 제12 트랜지스터(TR12)는 클럭 단자(CK)와 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극, 클럭 단자(CK)와 연결된 제어 전극을 포함한다. 제8 트랜지스터(TR8)는 제2 노드(N2)와 연결된 제1 전극, 제1 접지 단자(V1)와 연결된 제2 전극, 캐리 단자(CR)와 연결된 제어 전극을 포함한다. 제13 트랜지스터(TR13)는 제3 노드(N3)와 연결된 제1 전극, 제1 접지 단자(V1)와 연결된 제2 전극 및 캐리 단자(CR)와 연결된 제어 전극을 포함한다.The inverter unit 140 transfers the clock signal CKV from the clock terminal CK to the second node N2 . The inverter unit 140 includes transistors TR7, TR8, TR12, and TR13. The seventh transistor T7 includes a first electrode connected to the clock terminal CK, a second electrode connected to the second node N2 , and a control electrode connected to the third node N3 . The twelfth transistor TR12 includes a first electrode connected to the clock terminal CK, a second electrode connected to the third node N3 , and a control electrode connected to the clock terminal CK. The eighth transistor TR8 includes a first electrode connected to the second node N2 , a second electrode connected to the first ground terminal V1 , and a control electrode connected to the carry terminal CR. The thirteenth transistor TR13 includes a first electrode connected to the third node N3 , a second electrode connected to the first ground terminal V1 , and a control electrode connected to the carry terminal CR.

제1 디스챠지부(150)는 제1 노드(N1)의 신호에 응답해서 제2 노드(N2)를 제2 접지 단자(V2)로 디스챠지하고, 제2 노드(N3)의 신호에 응답해서 제1 노드(N1)를 제2 접지 단자(V2)로 디스챠지한다. 제1 디스챠지부(150)는 제5 트랜지스터(TR5) 및 제10 트랜지스터(TR10)를 포함한다. 제5 트랜지스터(TR5)는 제2 노드(N2)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제10 트랜지스터(TR10)는 제1 노드(N1)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극, 제2 노드(N2)와 연결된 제어 전극을 포함한다.The first discharge unit 150 discharges the second node N2 to the second ground terminal V2 in response to the signal of the first node N1, and in response to the signal of the second node N3 The first node N1 is discharged to the second ground terminal V2. The first discharge unit 150 includes a fifth transistor TR5 and a tenth transistor TR10 . The fifth transistor TR5 includes a first electrode connected to the second node N2 , a second electrode connected to the second ground terminal V2 , and a control electrode connected to the first input terminal IN1 . The tenth transistor TR10 includes a first electrode connected to the first node N1 , a second electrode connected to the second ground terminal V2 , and a control electrode connected to the second node N2 .

제2 디스챠지부(160)는 제2 노드(N2)의 신호에 응답해서 캐리 단자(CR)를 제2 접지 단자(V2)로 디스챠지한다. 제2 디스챠지부(160)는 캐리 단자(CR)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제11 트랜지스터(TR11)를 포함한다.The second discharge unit 160 discharges the carry terminal CR to the second ground terminal V2 in response to the signal of the second node N2 . The second discharge unit 160 is an eleventh transistor including a first electrode connected to the carry terminal CR, a second electrode connected to the second ground terminal V2, and a control electrode connected to the second node N2. TR11).

제3 디스챠지부(170)는 제2 노드(N2)의 신호에 응답해서 출력 단자(OUT)를 제1 접지 단자(V2)로 디스챠지한다. 제3 디스챠지부(170)는 출력 단자(OUT)와 연결된 제1 전극, 제1 접지 단자(V1)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제3 트랜지스터(TR3)를 포함한다.The third discharge unit 170 discharges the output terminal OUT to the first ground terminal V2 in response to the signal of the second node N2 . The third discharge unit 170 includes a third transistor including a first electrode connected to the output terminal OUT, a second electrode connected to the first ground terminal V1, and a control electrode connected to the second node N2 TR3).

제1 풀다운부(180)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 출력 단자(OUT)를 제1 접지 단자(V1)로 디스챠지한다. 제1 풀다운부(180)는 출력 단자(OUT)와 연결된 제1 전극, 제1 접지 단자(V1)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제2 트랜지스터(TR2)를 포함한다.The first pull-down unit 180 discharges the output terminal OUT to the first ground terminal V1 in response to the k+1-th carry signal CRk+1 received through the second input terminal IN2 . . The first pull-down unit 180 is a second transistor ( TR2).

제2 풀다운부(190)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 캐리 단자(CR)를 제2 접지 단자(V2)로 디스챠지한다. 제2 풀다운부(190)는 캐리 단자(CR)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제17 트랜지스터(TR17)를 포함한다.The second pull-down unit 190 discharges the carry terminal CR to the second ground terminal V2 in response to the k+1-th carry signal CRk+1 received through the second input terminal IN2 . . The second pull-down unit 190 is a seventeenth transistor including a first electrode connected to the carry terminal CR, a second electrode connected to the second ground terminal V2, and a control electrode connected to the second input terminal IN2. TR17).

도 7은 도 6에 도시된 k번째 구동 스테이지의 동작을 설명하기 위한 타이밍도 이다.FIG. 7 is a timing diagram for explaining the operation of the k-th driving stage shown in FIG. 6 .

도 6 및 도 7을 참조하면, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 주파수는 같고 위상이 다른 신호이다. 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각은 하이 전압(VH) 및 제3 접지 전압(VSS3)이 주기적으로 나타나는 펄스 신호이다. 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 제3 접지 전압(VSS3)은 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2) 보다 낮은 전압 레벨을 갖는다.6 and 7 , the first clock signal CKV and the second clock signal CKVB are signals having the same frequency and different phases. Each of the first clock signal CKV and the second clock signal CKVB is a pulse signal in which the high voltage VH and the third ground voltage VSS3 periodically appear. The third ground voltage VSS3 of the first clock signal CKV and the second clock signal CKVB has a lower voltage level than the first ground voltage VSS1 and the second ground voltage VSS2.

k-1번째 클럭 주기(k-1)에서, k-1번째 캐리 신호(CRk-1)가 하이 레벨로 천이하면, 트랜지스터(TR4)가 턴 온되어서 제1 노드(N1)의 전압 레벨이 상승한다. k번째 클럭 주기(k)에서 제1 클럭 신호(CKV)가 하이 전압(VH) 레벨로 천이하면, 제1 출력 트랜지스터(TR1)가 턴 온되어서 제1 노드(N1)의 전압은 커패시터(C)에 의해서 부스팅된다. 이때 출력 단자(OUT)를 통해 k번째 게이트 신호(Gk)가 출력된다. 제1 노드(N1)의 부스팅된 전압에 의해서 제2 출력 트랜지스터(TR2)가 턴 온되면 캐리 단자(CR)를 통해 k번째 캐리 신호(CRk)가 출력된다.In the k-1 th clock period k-1, when the k-1 th carry signal CRk-1 transitions to a high level, the transistor TR4 is turned on to increase the voltage level of the first node N1. do. When the first clock signal CKV transitions to the high voltage VH level in the k-th clock period k, the first output transistor TR1 is turned on so that the voltage of the first node N1 is transferred to the capacitor C is boosted by At this time, the k-th gate signal Gk is output through the output terminal OUT. When the second output transistor TR2 is turned on by the boosted voltage of the first node N1 , the k-th carry signal CRk is output through the carry terminal CR.

k+1번째 클럭 주기(k+1)에서 제1 클럭 신호(CKV)가 제3 접지 전압(VSS3) 레벨로 천이하면 출력 단자(OUT)의 k번째 게이트 신호(Gk)는 제1 클럭 신호(CKV)의 제3 접지 전압(VSS3) 레벨로 디스챠지될 수 있다.When the first clock signal CKV transitions to the third ground voltage VSS3 level in the k+1th clock period (k+1), the k-th gate signal Gk of the output terminal OUT changes to the first clock signal ( CKV) may be discharged to the level of the third ground voltage VSS3.

이후 k+1번째 캐리 신호(CRk+1)가 하이 레벨로 천이하면, 제1 풀다운부(180) 내 제2 트랜지스터(T2)가 턴 온되어서 출력 단자(OUT)의 k번째 게이트 신호(Gk)는 제1 접지 전압(VSS1)으로 디스챠지된다. 하이 레벨의 k+1번째 캐리 신호(CRk+1)에 응답해서 제2 풀다운부(190) 내 제17 트랜지스터(T17)가 턴 온되면, 캐리 단자(CR)의 k번째 캐리 신호(CRk)는 제2 접지 전압(VSS2)으로 디스챠지된다.Afterwards, when the k+1-th carry signal CRk+1 transitions to the high level, the second transistor T2 in the first pull-down unit 180 is turned on, so that the k-th gate signal Gk of the output terminal OUT is turned on. is discharged to the first ground voltage VSS1. When the 17th transistor T17 in the second pull-down unit 190 is turned on in response to the k+1-th carry signal CRk+1 of the high level, the k-th carry signal CRk of the carry terminal CR is It is discharged to the second ground voltage VSS2.

한편, k-1번째 캐리 신호(CRk-1)가 하이 레벨인 동안(k-1 번째 클럭 주기 동안) 제5 트랜지스터(TR5)가 턴 온되어서 제2 노드(N2)는 제2 접지 전압(VSS2) 레벨로 유지된다. k+2번째 클럭 주기에서 k-1번째 캐리 신호(CRk-1)가 로우 레벨이고, k번째 캐리 신호(CRk)가 로우 레벨이고, 제1 클럭 신호(CKV)가 하이 레벨이면, 제2 노드(N2)는 하이 레벨로 천이한다. 제2 노드(N2)가 하이 레벨이면 제3 트랜지스터(TR3)가 턴 온되어서 출력 단자(OUT)는 제1 접지 전압(VSS1)으로 유지될 수 있다. 마찬가지로, 제2 노드(N2)가 하이 레벨이면 제11 트랜지스터(TR11)가 턴 온되어서 캐리 단자(CR)는 제2 접지 전압(VSS2)으로 유지될 수 있다. Meanwhile, while the k-1 th carry signal CRk-1 is at a high level (during the k-1 th clock period), the fifth transistor TR5 is turned on so that the second node N2 is connected to the second ground voltage VSS2 ) level is maintained. In the k+2th clock period, when the k-1 th carry signal CRk-1 is at a low level, the k-th carry signal CRk is at a low level, and the first clock signal CKV is at a high level, the second node (N2) transitions to the high level. When the second node N2 is at a high level, the third transistor TR3 is turned on and the output terminal OUT may be maintained at the first ground voltage VSS1. Similarly, when the second node N2 is at a high level, the eleventh transistor TR11 is turned on, so that the carry terminal CR may be maintained at the second ground voltage VSS2.

k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 게이트 신호(Gk)는 제1 접지 전압(VSS1)보다 낮은 전압 레벨인 제1 클럭 신호(CKV)의 제3 접지 전압(VSS3)으로 디스챠지될 수 있으므로 출력 단자(OUT)의 k번째 게이트 신호(Gk)를 디스챠지하기 위한 별도의 트랜지스터를 필요로 하지 않는다. 그러므로 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 회로 면적이 감소할 수 있다. 더욱이 제1 접지 전압(VSS1)보다 낮은 전압 레벨인 제3 접지 전압(VSS3)로 k번째 게이트 신호(Gk)를 디스챠지할 수 있으므로 게이트 신호(Gk)의 디스챠지 속도가 향상된다. 따라서 도 1에 도시된 표시 패널(DP)의 크기가 커져서 1수평 주기가 길어지더라도 게이트 신호의 지연을 최소화할 수 있고, 이는 게이트 구동 회로(100)의 신뢰성을 향상시킨다.During the k+1th clock period (k+1), the k-th gate signal Gk of the output terminal OUT has a third ground voltage of the first clock signal CKV, which is at a lower voltage level than the first ground voltage VSS1. Since it can be discharged to (VSS3), a separate transistor for discharging the k-th gate signal Gk of the output terminal OUT is not required. Therefore, the circuit area of each of the plurality of driving stages SRC1 to SRCn may be reduced. Furthermore, since the k-th gate signal Gk can be discharged to the third ground voltage VSS3 that is a voltage level lower than the first ground voltage VSS1, the discharge speed of the gate signal Gk is improved. Accordingly, although the size of the display panel DP shown in FIG. 1 is increased and one horizontal period is increased, the delay of the gate signal can be minimized, which improves the reliability of the gate driving circuit 100 .

도 8은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.8 is a circuit diagram of a driving stage according to another embodiment of the present invention.

도 8에 도시된 구동 스테이지(ASRCk)는 도 6에 도시된 구동 스테이지(SRCk)와 유사한 구성을 갖되 제1 풀다운부(180) 및 제2 풀다운부(190)를 포함하지 않는다.The driving stage ASRCk shown in FIG. 8 has a configuration similar to that of the driving stage SRCk shown in FIG. 6 , but does not include the first pull-down unit 180 and the second pull-down unit 190 .

앞서 도 7에서 설명한 바와 같이, k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 클럭 신호(Gk)는 제1 클럭 신호(CKV)의 제3 접지 전압(VSS3)으로 디스챠지될 수 있다. 따라서, k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 클럭 신호(Gk)를 제1 접지 전압(VSS1)으로 디스챠지하는 제1 풀다운부(180)는 생략될 수 있다. 마찬가지로, 캐리 단자(CR)의 k번째 캐리 신호(CRk)는 제1 클럭 신호(CKV)의 제3 접지 전압(VSS3)으로 디스챠지될 수 있다. 따라서, k+1번째 클럭 주기(k+1) 동안 캐리 단자(CR)의 k번째 캐리 신호(CRk)를 제2 접지 전압(VSS2)으로 디스챠지하는 제2 풀다운부(190)는 생략될 수 있다.As described above with reference to FIG. 7 , during the k+1th clock period k+1, the k-th clock signal Gk of the output terminal OUT is converted to the third ground voltage VSS3 of the first clock signal CKV. can be discharged. Accordingly, the first pull-down unit 180 for discharging the k-th clock signal Gk of the output terminal OUT to the first ground voltage VSS1 during the k+1-th clock period k+1 may be omitted. have. Similarly, the k-th carry signal CRk of the carry terminal CR may be discharged to the third ground voltage VSS3 of the first clock signal CKV. Accordingly, the second pull-down unit 190 for discharging the k-th carry signal CRk of the carry terminal CR to the second ground voltage VSS2 during the k+1-th clock period k+1 may be omitted. have.

도 6에 도시된 제1 풀다운부(180) 및 제2 풀다운부(190)가 생략된 도 8에 도시된 구동 스테이지(ASRCk)는 도 6에 도시된 구동 스테이지(SRCk)보다 회로 면적이 더욱 감소될 수 있다. 도 8에 도시된 스테이지(ASRCk)는 제5 트랜지스터(TR5)를 포함하나, 회로 면적을 감소시키기 위하여 제5 트랜지스터(TR5)를 포함하지 않을 수 있다.The driving stage ASRCk shown in FIG. 8 in which the first pull-down unit 180 and the second pull-down unit 190 shown in FIG. 6 are omitted has a further reduced circuit area than the driving stage SRCk shown in FIG. 6 . can be The stage ASRCk illustrated in FIG. 8 includes the fifth transistor TR5 , but may not include the fifth transistor TR5 to reduce a circuit area.

도 9는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.9 is a circuit diagram of a driving stage according to another embodiment of the present invention.

도 9에 도시된 구동 스테이지(BSRCk)는 도 6에 도시된 구동 스테이지(SRCk)와 유사한 구성을 갖되 제1 풀다운부(180)를 포함하지 않는다.The driving stage BSRCk shown in FIG. 9 has a configuration similar to that of the driving stage SRCk shown in FIG. 6 , but does not include the first pull-down unit 180 .

앞서 도 7에서 설명한 바와 같이, k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 클럭 신호(Gk)는 제1 클럭 신호(CKV)의 제3 접지 전압(VSS3)으로 디스챠지될 수 있다. 따라서, k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 클럭 신호(Gk)를 제1 접지 전압(VSS1)으로 디스챠지하는 제1 풀다운부(180)는 생략될 수 있다.As described above with reference to FIG. 7 , during the k+1th clock period k+1, the k-th clock signal Gk of the output terminal OUT is converted to the third ground voltage VSS3 of the first clock signal CKV. can be discharged. Accordingly, the first pull-down unit 180 for discharging the k-th clock signal Gk of the output terminal OUT to the first ground voltage VSS1 during the k+1-th clock period k+1 may be omitted. have.

다만, 도 9에 도시된 구동 스테이지(BSRCk) 도 8에 도시된 구동 스테이지(ASRCk)에 제2 풀다운부(190)를 더 포함하여 k번째 캐리 신호(CRk)의 오프 전압 레벨을 더욱 안정화시킬 수 있다. 도 6에 도시된 제1 풀다운부(180)가 생략된 도 9에 도시된 구동 스테이지(BSRCk)는 도 6에 도시된 구동 스테이지(SRCk)보다 회로 면적이 감소될 수 있다.However, the driving stage BSRCk shown in FIG. 9 may further include a second pull-down unit 190 in the driving stage ASRCk shown in FIG. 8 to further stabilize the off voltage level of the k-th carry signal CRk. have. The driving stage BSRCk shown in FIG. 9 , in which the first pull-down unit 180 shown in FIG. 6 is omitted, may have a reduced circuit area than the driving stage SRCk shown in FIG. 6 .

도 10은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.10 is a circuit diagram of a driving stage according to another embodiment of the present invention.

도 10에 도시된 구동 스테이지(CSRCk)는 도 6에 도시된 구동 스테이지(SRCk)와 유사한 구성을 갖되 제3 풀다운부(200)를 더 포함한다.The driving stage CSRCk shown in FIG. 10 has a configuration similar to that of the driving stage SRCk shown in FIG. 6 , but further includes a third pull-down unit 200 .

도 10을 참조하면, 제3 풀다운부(200)는 k+1번째 캐리 신호(CRk+1)에 응답해서 제1 노드(N1)를 제2 접지 전압(VSS2)으로 디스챠지한다. 제3 풀다운부(200)는 제9 트랜지스터(TR9) 및 제16 트랜지스터(TR16)를 포함한다. 제9 트랜지스터(TR9)는 제1 노드(N1)와 연결된 제1 전극, 제4 노드(N4)와 연결된 제2 전극, 제2 입력 단자(IN2)와 연결된 제어 전극을 포함한다. 제16 트랜지스터(TR16)는 제4 노드(N4)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극, 제4 노드(N4)와 연결된 제어 전극을 포함한다.Referring to FIG. 10 , the third pull-down unit 200 discharges the first node N1 to the second ground voltage VSS2 in response to the k+1-th carry signal CRk+1. The third pull-down unit 200 includes a ninth transistor TR9 and a sixteenth transistor TR16. The ninth transistor TR9 includes a first electrode connected to the first node N1 , a second electrode connected to the fourth node N4 , and a control electrode connected to the second input terminal IN2 . The sixteenth transistor TR16 includes a first electrode connected to the fourth node N4 , a second electrode connected to the second ground terminal V2 , and a control electrode connected to the fourth node N4 .

도 11은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.11 is a block diagram of a gate driving circuit according to another embodiment of the present invention.

도 11에 도시된 게이트 구동 회로(100_1)는 도 5에 도시된 게이트 구동 회로(100)와 유사한 구성을 가지나 복수 개의 구동 스테이지들(DSRC1~DSRCn) 및 더미 구동 스테이지들(DSRCn+1, DSRCn+2) 각각이 제3 입력 단자(IN3)를 포함하지 않는다.The gate driving circuit 100_1 shown in FIG. 11 has a configuration similar to that of the gate driving circuit 100 shown in FIG. 5 , but includes a plurality of driving stages DSRC1 to DSRCn and dummy driving stages DSRCn+1 and DSRCn+ 2) Each does not include the third input terminal IN3.

복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 다다음 스테이지로부터 출력되는 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(DSRCk)의 제2 입력 단자(IN2)는 k+2번째 구동 스테이지(DSRCk+2)의 캐리 단자(CR)와 전기적으로 연결된다. 더미 구동 스테이지들(DSRCn+1, DSRCn+2) 각각의 제2 입력 단자(IN2)는 수직 개시 신호(STV)를 수신한다.The second input terminal IN2 of each of the plurality of driving stages SRC1 to SRCn receives a carry signal output from the next stage. For example, the second input terminal IN2 of the k-th driving stage DSRCk is electrically connected to the carry terminal CR of the k+2nd driving stage DSRCk+2. The second input terminal IN2 of each of the dummy driving stages DSRCn+1 and DSRCn+2 receives the vertical start signal STV.

도 12는 도 11에 도시된 구동 스테이지의 회로도이다.12 is a circuit diagram of the driving stage shown in FIG. 11 .

도 12에 도시된 구동 스테이지(DSRCk)는 도 10에 도시된 구동 스테이지(CSRCk)와 유사한 구성을 갖되, 제1 풀다운부(180) 및 제2 풀다운부(190)가 k+2번째 캐리 신호(CRk+2)에 응답해서 동작한다.The driving stage DSRCk shown in FIG. 12 has a configuration similar to that of the driving stage CSRCk shown in FIG. 10 , but the first pull-down unit 180 and the second pull-down unit 190 include the k+2th carry signal ( It operates in response to CRk+2).

구동 스테이지(DSRCk)는 k+1번째 캐리 신호(CRk+1)를 수신하는 입력 단자 및 k+1번째 캐리 신호(CRk+1)가 전송되는 신호 라인을 포함하지 않으므로, 도 11에 도시된 게이트 구동 회로(100_1)의 회로 면적이 감소될 수 있다.Since the driving stage DSRCk does not include an input terminal for receiving the k+1-th carry signal CRk+1 and a signal line through which the k+1-th carry signal CRk+1 is transmitted, the gate shown in FIG. 11 . A circuit area of the driving circuit 100_1 may be reduced.

도 13은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.13 is a circuit diagram of a driving stage according to another embodiment of the present invention.

도 13에 도시된 구동 스테이지(ESRCk)는 도 12에 도시된 구동 스테이지(DSRCk)와 유사한 구성을 갖되 제1 풀다운부(180) 및 제3 풀다운부(200)를 포함하지 않는다.The driving stage ESRCk shown in FIG. 13 has a configuration similar to that of the driving stage DSRCk shown in FIG. 12 , but does not include the first pull-down unit 180 and the third pull-down unit 200 .

앞서 도 7에서 설명한 바와 같이, k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 클럭 신호(Gk)는 제1 클럭 신호(CKV)의 제3 접지 전압(VSS3)으로 디스챠지될 수 있다. 따라서, k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 클럭 신호(Gk)를 제1 접지 전압(VSS1)으로 디스챠지하는 제1 풀다운부(180)는 생략될 수 있다. As described above with reference to FIG. 7 , during the k+1th clock period k+1, the k-th clock signal Gk of the output terminal OUT is converted to the third ground voltage VSS3 of the first clock signal CKV. can be discharged. Accordingly, the first pull-down unit 180 for discharging the k-th clock signal Gk of the output terminal OUT to the first ground voltage VSS1 during the k+1-th clock period k+1 may be omitted. have.

구동 스테이지(ESRCk)는 도 12에 도시된 제1 풀다운부(180)를 포함하지 않으므로 도 12에 도시된 구동 스테이지(DSRCk)보다 회로 면적이 감소될 수 있다.Since the driving stage ESRCk does not include the first pull-down unit 180 illustrated in FIG. 12 , a circuit area may be reduced compared to that of the driving stage DSRCk illustrated in FIG. 12 .

도 14는 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.14 is a block diagram of a gate driving circuit according to another embodiment of the present invention.

도 14에 도시된 게이트 구동 회로(100_2)는 복수 개의 구동 스테이지들(SSRC1~SSRCn) 및 더미 구동 스테이지들(미 도시됨)을 포함한다. 복수 개의 구동 스테이지들(SSRC1~SSRCn) 및 더미 구동 스테이지들은 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.The gate driving circuit 100_2 illustrated in FIG. 14 includes a plurality of driving stages SSRC1 to SSRCn and dummy driving stages (not shown). The plurality of driving stages SSRC1 to SSRCn and the dummy driving stages have a dependent connection relationship that operates in response to a carry signal output from a previous stage and a carry signal output from a next stage.

복수 개의 구동 스테이지들(SSRC1~SSRCn) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 제1 클럭 신호들(CKV1~CKV6) 및 제2 클럭 신호들(CKVB1~CKVB6) 중 어느 하나, 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 수신한다. 구동 스테이지들(SSRC1~SSRC6) 은 개시신호(STV)를 더 수신한다.Each of the plurality of driving stages SSRC1 to SSRCn includes any one of the first clock signals CKV1 to CKV6 and the second clock signals CKVB1 to CKVB6 from the driving controller 300 shown in FIG. 1 , a first The ground voltage VSS1 and the second ground voltage VSS2 are received. The driving stages SSRC1 to SSRC6 further receive the start signal STV.

복수 개의 구동 스테이지들(SSRC1~SSRCn) 및 더미 구동 스테이지들 각각은 입력 단자들(IN1, IN2), 출력 단자(OUT), 캐리 단자(CR), 제어 단자(CT), 클럭 단자(CK), 제1 접지 단자(V1) 및 제2 접지 단자(V2)를 포함한다.Each of the plurality of driving stages SSRC1 to SSRCn and the dummy driving stages includes input terminals IN1 and IN2, an output terminal OUT, a carry terminal CR, a control terminal CT, a clock terminal CK, It includes a first ground terminal V1 and a second ground terminal V2.

도 15는 도 14에 도시된 구동 스테이지의 회로도이다.FIG. 15 is a circuit diagram of the driving stage shown in FIG. 14 .

도 15에 도시된 구동 스테이지(SSRCk)는 도 8에 도시된 구동 스테이지(ASRCk)와 유사한 구성을 갖되, 제1 입력 단자(IN1)는 k-6번째 캐리 신호(CRk-6)를 수신하고, 제2 입력 단자(IN2)는 k+8번째 캐리 신호(CRk+8)를 수신한다.The driving stage SSRCk shown in FIG. 15 has a configuration similar to that of the driving stage ASRCk shown in FIG. 8 , but the first input terminal IN1 receives the k-6th carry signal CRk-6, The second input terminal IN2 receives the k+8th carry signal CRk+8.

구동 스테이지(SSRCk)는 도 6에 도시된 구동 스테이지(SRCk)에 비해 k+1번째 캐리 신호(CRk+1)를 수신하는 입력 단자 및 k+1번째 캐리 신호(CRk+1)가 전송되는 신호 라인을 포함하지 않으므로, 도 14에 도시된 게이트 구동 회로(100_2)의 회로 면적이 감소될 수 있다.Compared to the driving stage SRCk shown in FIG. 6 , the driving stage SSRCk has an input terminal receiving the k+1th carry signal CRk+1 and a signal through which the k+1th carry signal CRk+1 is transmitted. Since the line is not included, the circuit area of the gate driving circuit 100_2 illustrated in FIG. 14 may be reduced.

도 16은 도 1에 도시된 게이트 구동 회로로부터 출력되는 게이트 신호들의 지연 시간을 예시적으로 보여주는 도면이다.FIG. 16 is a diagram exemplarily showing delay times of gate signals output from the gate driving circuit shown in FIG. 1 .

도 1 및 도 16을 참조하면, 게이트 구동회로(100)는 구동 컨트롤러(300)로부터 신호 라인(GSL)을 통해 수신한 수직 동기 신호(STV), 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)에 기초하여 게이트 신호들(G1~Gn)을 생성한다.1 and 16 , the gate driving circuit 100 receives the vertical sync signal STV, the first clock signal CKV, and the second clock signal received from the driving controller 300 through the signal line GSL. Gate signals G1 to Gn are generated based on (CKVB).

제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 로우 레벨의 전압 레벨이 동일할 때 게이트 신호(G1)의 지연 곡선(DLY_G1)과 게이트 신호(Gn)의 지연 곡선(DLY_Gn)이 서로 다름을 알 수 있다. 즉, 구동 컨트롤러(300)와 인접한 첫 번째 게이트 라인(GL1)으로 제공되는 게이트 신호(G1)보다 구동 컨트롤러(300)와 멀리 떨어진 n번째 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 지연 시간이 길어진다. 이는 도 1에 도시된 구동 컨트롤러(300)로부터 게이트 구동회로(100)로 제공되는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 지연 시간 및 전압 레벨에 기인한다.When the low-level voltage levels of the first clock signal CKV and the second clock signal CKVB are the same, the delay curve DLY_G1 of the gate signal G1 and the delay curve DLY_Gn of the gate signal Gn are can be seen to be different. That is, the delay of the gate signal Gn provided to the nth gate line GLn farther from the driving controller 300 than the gate signal G1 provided to the first gate line GL1 adjacent to the driving controller 300 is delayed. time gets longer This is due to the delay time and voltage level of the first clock signal CKV and the second clock signal CKVB provided from the driving controller 300 to the gate driving circuit 100 shown in FIG. 1 .

예컨대, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 로우 레벨의 전압 레벨이 -11.5V일 때 첫번째 게이트 라인(GL1)으로 제공되는 게이트 신호(G1)의 지연 시간은 0ns이고, n번째 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 지연 시간은 0.15ns이다. 즉, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 전압 레벨이 동일할 때 n번째 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 지연 시간이 더 길다.For example, when the low-level voltage level of each of the first clock signal CKV and the second clock signal CKVB is -11.5V, the delay time of the gate signal G1 provided to the first gate line GL1 is 0 ns. , The delay time of the gate signal Gn provided to the n-th gate line GLn is 0.15 ns. That is, when the voltage levels of the first clock signal CKV and the second clock signal CKVB are the same, the delay time of the gate signal Gn provided to the n-th gate line GLn is longer.

도 17은 도 1에 도시된 구동 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.17 is a block diagram exemplarily illustrating the configuration of the driving controller shown in FIG. 1 .

도 17을 참조하면, 구동 컨트롤러(300)는 구동 컨트롤러(300)는 타이밍 컨트롤러(310) 그리고 클럭 및 전압 발생기(320)를 포함한다. 타이밍 컨트롤러(310)는 영상 데이터(RGB) 및 제어 신호(CTRL)를 수신하고, 도 1에 도시된 데이터 구동회로(200)로 제공될 데이터 제어 신호(CONT) 및 데이터 신호(DATA), 게이트 구동회로(100)로 제공될 개시 신호(STV)를 출력한다. 데이터 제어 신호(CONT)는 데이터 인에이블 신호(DE)를 포함할 수 있다.Referring to FIG. 17 , the driving controller 300 includes a timing controller 310 and a clock and voltage generator 320 . The timing controller 310 receives the image data RGB and the control signal CTRL, the data control signal CONT and the data signal DATA to be provided to the data driving circuit 200 shown in FIG. 1 , and the gate driving circuit A start signal STV to be provided to the furnace 100 is output. The data control signal CONT may include a data enable signal DE.

클럭 및 전압 발생기(320)는 타이밍 컨트롤러(310)로부터 개시 신호(STV) 및 데이터 제어 신호(CONT)에 포함된 데이터 인에이블 신호(DE)를 수신하고, 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 발생한다. 클럭 및 전압 발생기(320)에 의해서 발생되는 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)은 서로 다른 전압 레벨일 수 있다. 클럭 및 전압 발생기(320)는 PMIC(power management integrated circuit)로 구성되어서 도 1에 도시된 메인 회로기판(MCB)에 실장될 수 있다.The clock and voltage generator 320 receives the start signal STV and the data enable signal DE included in the data control signal CONT from the timing controller 310 , and receives the first clock signal CKV, the second A clock signal CKVB, a first ground voltage VSS1, and a second ground voltage VSS2 are generated. The first ground voltage VSS1 and the second ground voltage VSS2 generated by the clock and voltage generator 320 may have different voltage levels. The clock and voltage generator 320 may be configured as a power management integrated circuit (PMIC) and mounted on the main circuit board (MCB) shown in FIG. 1 .

클럭 및 전압 발생기(320)는 타이밍 컨트롤러(310)로부터의 개시 신호(STV) 및 데이터 인에이블 신호(DE)에 응답해서 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 로우 레벨의 전압 레벨을 변경할 수 있다. 즉, 클럭 및 전압 발생기(320)는 게이트 라인들(GL1~GLn)의 위치에 따라서 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 로우 레벨의 전압 레벨을 변경할 수 있다.The clock and voltage generator 320 has a low level of each of the first clock signal CKV and the second clock signal CKVB in response to the start signal STV and the data enable signal DE from the timing controller 310 . voltage level can be changed. That is, the clock and voltage generator 320 may change the low level voltage level of each of the first clock signal CKV and the second clock signal CKVB according to the positions of the gate lines GL1 to GLn.

도 18은 도 17에 도시된 클럭 및 전압 발생기에서 발생되는 클럭 신호들 및 도 5에 도시된 게이트 구동 회로에서 발생되는 게이트 신호들을 예시적으로 보여주는 타이밍도이다.18 is a timing diagram exemplarily illustrating clock signals generated by the clock and voltage generator shown in FIG. 17 and gate signals generated by the gate driving circuit shown in FIG. 5 .

도 5, 도 17 및 도 18을 참조하면, 클럭 및 전압 발생기(320)는 개시 신호(STV)에 응답해서 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 발생을 시작한다. 클럭 및 전압 발생기(320)는 제1 클럭 신호(CKV)의 펄스 수를 카운트하고, 한 프레임(Ft) 내 펄스 카운트 값에 따라서 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 제3 접지 전압(VSS3)의 전압 레벨을 변경한다. 예를 들어, 게이트 라인들(GL1~GLn)은 p개의 그룹들로 구분될 수 있다. 클럭 및 전압 발생기(320)는 1번째 그룹의 게이트 라인들(GL1~GLi-1)에 대응하는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 제3 접지 전압(VSS3)을 VSS3_V1로 설정한다. 클럭 및 전압 발생기(320)는 2번째 그룹의 게이트 라인들(GLi~GLi-1)에 대응하는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 제3 접지 전압(VSS3)을 VSS3_V2로 설정한다. 클럭 및 전압 발생기(320)는 마지막 p번째 그룹의 게이트 라인들(GLh~GLn)에 대응하는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 각각의 제3 접지 전압(VSS3)을 VSS3_Vp로 설정한다. 5, 17 and 18 , the clock and voltage generator 320 starts to generate the first clock signal CKV and the second clock signal CKVB in response to the start signal STV. The clock and voltage generator 320 counts the number of pulses of the first clock signal CKV, and generates each of the first clock signal CKV and the second clock signal CKVB according to the pulse count value within one frame Ft. The voltage level of the third ground voltage VSS3 is changed. For example, the gate lines GL1 to GLn may be divided into p groups. The clock and voltage generator 320 generates a third ground voltage VSS3 of each of the first clock signal CKV and the second clock signal CKVB corresponding to the gate lines GL1 to GLi-1 of the first group. Set to VSS3_V1. The clock and voltage generator 320 generates a third ground voltage VSS3 of each of the first clock signal CKV and the second clock signal CKVB corresponding to the gate lines GLi to GLi-1 of the second group. Set to VSS3_V2. The clock and voltage generator 320 applies the third ground voltage VSS3 of each of the first and second clock signals CKV and CKVB corresponding to the gate lines GLh to GLn of the last p-th group to VSS3_Vp. set to

제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 제3 접지 전압(VSS3)은VSS3_V1 > VSS3_V2 > .... > VSS3_Vp의 관계를 갖는다. 그 결과, 구동 컨트롤러(300)와 인접한 첫 번째 게이트 라인(GL1)으로 제공되는 게이트 신호(G1)보다 구동 컨트롤러(300)와 멀리 떨어진 n번째 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 디스챠지 속도가 향상될 수 있다. 따라서, 도 1에 도시된 표시 패널(DP)의 크기가 커져서 게이트 라인들(GL1~GLn)의 위치에 따른 게이트 신호들(G1~Gn)의 지연 편차가 커지더라도 이를 보상할 수 있다.The third ground voltage VSS3 of the first clock signal CKV and the second clock signal CKVB has a relationship of VSS3_V1 > VSS3_V2 > ... > VSS3_Vp. As a result, the gate signal Gn provided to the nth gate line GLn farther from the driving controller 300 than the gate signal G1 provided to the first gate line GL1 adjacent to the driving controller 300 is The discharge speed may be improved. Accordingly, even if the size of the display panel DP shown in FIG. 1 is increased and the delay deviation of the gate signals G1 to Gn according to the positions of the gate lines GL1 to GLn is increased, this can be compensated.

다른 실시예에서, 도 1에 도시된 메인 회로기판(MCB) 및 구동 컨트롤러(300)가 마지막 게이트 라인(GLn)에 인접하게 배열되는 경우, 도 18에 도시된 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 로우 레벨에 해당하는 전압들은 VSS3_V1 < VSS3_V2 < .... < VSS3_Vp의 관계를 갖는 것이 바람직하다. In another embodiment, when the main circuit board MCB and the driving controller 300 shown in FIG. 1 are arranged adjacent to the last gate line GLn, the first clock signal CKV and the second clock signal CKV shown in FIG. Voltages corresponding to the low level of the second clock signal CKVB preferably have a relationship of VSS3_V1 < VSS3_V2 < .... < VSS3_Vp.

도 19는 도 17에 도시된 클럭 및 전압 발생기에서 발생되는 클럭 신호들 및 도 5에 도시된 게이트 구동 회로에서 발생되는 게이트 신호들의 다른 실시예에 다른 타이밍도이다.19 is a timing diagram according to another embodiment of clock signals generated from the clock and voltage generator shown in FIG. 17 and gate signals generated from the gate driving circuit shown in FIG. 5 .

도 18에 도시된 타이밍도에서, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 로우 레벨 구간은 일정한 전압(VSS3_V1, VSS3_V2, 및 VSS3_Vp)으로 유지된다. 도 19에 도시된 바와 같이, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 로우 레벨 구간은 게이트 라인들(GL1~GLn)에 대응하는 소정 전압(VSS3_V1, VSS3_V2, 및 VSS3_Vp)에서 제1 접지 전압(VSS1)으로 변경된다.In the timing diagram shown in FIG. 18 , the low-level sections of the first clock signal CKV and the second clock signal CKVB are maintained at constant voltages VSS3_V1 , VSS3_V2 , and VSS3_Vp. 19 , the low level section of the first clock signal CKV and the second clock signal CKVB is at predetermined voltages VSS3_V1, VSS3_V2, and VSS3_Vp corresponding to the gate lines GL1 to GLn. It is changed to the first ground voltage VSS1.

제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 로우 레벨에 해당하는 전압들은 VSS3_V1 > VSS3_V2 > .... > VSS3_Vp의 관계를 갖는다. 그 결과, 구동 컨트롤러(300)와 인접한 첫 번째 게이트 라인(GL1)으로 제공되는 게이트 신호(G1)보다 구동 컨트롤러(300)와 멀리 떨어진 n번째 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 디스챠지 속도가 향상될 수 있다. 따라서 도 1에 도시된 표시 패널(DP)의 크기가 커져서 게이트 라인들(GL1~GLn)의 위치에 따른 게이트 신호들(G1~Gn)의 지연 편차가 커지더라도 이를 보상할 수 있다.Voltages corresponding to the low levels of the first clock signal CKV and the second clock signal CKVB have a relationship of VSS3_V1 > VSS3_V2 > ... > VSS3_Vp. As a result, the gate signal Gn provided to the nth gate line GLn farther from the driving controller 300 than the gate signal G1 provided to the first gate line GL1 adjacent to the driving controller 300 is The discharge speed may be improved. Accordingly, even if the size of the display panel DP shown in FIG. 1 is increased and the delay deviation of the gate signals G1 to Gn according to the positions of the gate lines GL1 to GLn is increased, this can be compensated.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although it has been described with reference to the above embodiments, it will be understood by those skilled in the art that various modifications and changes can be made to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. will be able In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, and all technical ideas within the scope of the following claims and their equivalents should be construed as being included in the scope of the present invention. .

DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 MCB: 메인 회로기판
SRC1~SRCn: 구동 스테이지 110: 제1 출력부
120: 제2 출력부 130: 제어부
140: 인버터부 150: 제1 디스챠지부
160: 제2 디스챠지부 170: 제3 디스챠지부
180: 제1 풀다운부 190: 제2 풀다운부
200: 제3 풀다운부DP: display panel DS1: first substrate
DS2: second substrate 100: gate driving circuit
200: data driving circuit MCB: main circuit board
SRC1 to SRCn: driving stage 110: first output unit
120: second output unit 130: control unit
140: inverter unit 150: first discharge unit
160: second discharge unit 170: third discharge unit
180: first pull-down unit 190: second pull-down unit
200: third pull-down unit

Claims

A gate driving circuit including a plurality of stages:
A k (k is a positive integer)-th stage among the plurality of stages,
The clock signal, the k-1th carry signal from the k-1th stage, the k+1th carry signal from the k+1th stage, the k+2th carry signal from the k+2th stage, the first ground voltage, and receiving the second ground voltage, and outputting a k-th gate signal and a k-th carry signal,
The clock signal is a pulse signal in which a high voltage and a third ground voltage appear periodically, and the third ground voltage has a lower voltage level than the first ground voltage and the second ground voltage;
The k-th stage is
outputting the high voltage of the clock signal as the k-th gate signal in response to the signal of the first node during the k-th clock period;
discharging the k-th gate signal to the third ground voltage of the clock signal in response to the signal of the first node during a k+1th clock period;
and discharging the k-th gate signal to the first ground voltage in response to the k-th carry signal during a k+2th clock period.

The method of claim 1,
The k-th stage is
During the kth clock period, the high voltage of the clock signal is output as the kth gate signal in response to the signal of the first node, and in response to the signal of the first node during the k+1th clock period and a first output unit for discharging the k-th gate signal to the third ground voltage of the clock signal.

3. The method of claim 2,
The k-th stage is
and a second output unit configured to output the clock signal as the k-th carry signal in response to the signal of the first node.

3. The method of claim 2,
The k-th stage is
and a first pull-down unit configured to discharge the k-th gate signal to the first ground voltage in response to a carry signal in response to the k+1-th carry signal.

The method of claim 1,
The k-th stage is
a control unit providing any one of the clock signal and the second ground voltage to the first node in response to the clock signal, the k-1 th carry signal, and the k + 2 th carry signal;
an inverter unit providing the clock signal to a second node;
a first for discharging the second node to the second ground voltage in response to the k-1 th carry signal, and discharging the first node to the second ground voltage in response to a signal from the second node discharge unit;
a second discharge unit for discharging the k-th carry signal to the second ground voltage in response to the signal from the second node; and
and a third discharge unit for discharging the k-th gate signal to the first ground voltage in response to the signal from the second node.

6. The method of claim 5,
The k-th stage is
and a second pull-down unit configured to discharge the k-th carry signal to the second ground voltage in response to the k+1-th carry signal.

3. The method of claim 2,
The first ground voltage and the second ground voltage are at different voltage levels.

3. The method of claim 2,
The k-th stage is
a control unit providing any one of the clock signal and the second ground voltage to the first node in response to the clock signal, the k-1 th carry signal, and the k + 2 th carry signal;
an inverter unit providing the clock signal to a second node;
a first discharge unit for discharging the first node and the second node to the second ground voltage in response to the k-1 th carry signal;
a second discharge unit for discharging the k-th carry signal to the second ground voltage in response to the signal from the second node;
a third discharge unit for discharging the k-th gate signal to the first ground voltage in response to the signal from the second node; and
and a second pull-down unit for discharging the k-th carry signal to the second ground voltage in response to the k+2-th carry signal.

9. The method of claim 8,
The k-th stage is
a third pull-down unit for discharging the first node to the second ground voltage in response to the k+2 th carry signal; and
and a first pull-down unit configured to discharge the k-th gate signal to the second ground voltage in response to a carry signal in response to the k+2-th carry signal.

10. The method of claim 9,
The third pull-down unit,
a first discharge transistor connected between the first node and a fourth node and including a control electrode connected to the k+2 th carry signal; and
and a second discharge transistor connected between the fourth node and the second ground voltage and including a control electrode connected to the fourth node.

a display panel including a plurality of pixels respectively connected to a plurality of gate lines and a plurality of data lines;
a gate driving circuit including a plurality of stages outputting gate signals to the plurality of gate lines; and
a data driving circuit for driving the plurality of data lines;
A k (k is a positive integer)-th stage among the plurality of stages,
The clock signal, the k-1 th carry signal from the k-1 th stage, the k+1 th carry signal from the k+1 th stage, the carry signal from the k + 2 th stage, the first ground voltage and the second ground voltage , and output the k-th gate signal and the k-th carry signal,
The clock signal is a pulse signal in which a high voltage and a third ground voltage appear periodically, and the third ground voltage has a lower voltage level than the first ground voltage and the second ground voltage;
The k-th stage is
outputting the high voltage of the clock signal as the k-th gate signal in response to the signal of the first node during the k-th clock period;
Discharging the k-th gate signal to the third ground voltage of the clock signal in response to the signal of the first node during a k+1th clock period;
and discharging the k-th gate signal to the first ground voltage in response to the k-th carry signal during a k+2th clock period.

12. The method of claim 11,
The display panel is
a display area in which the plurality of pixels are arranged; and
a non-display area adjacent to the display area;
and the gate driving circuit is integrated in the non-display area.

12. The method of claim 11,
The k-th stage is
During the kth clock period, the high voltage of the clock signal is output as the kth gate signal in response to the signal of the first node, and in response to the signal of the first node during the k+1th clock period and a first output unit for discharging the k-th gate signal to the third ground voltage of the clock signal.

14. The method of claim 13,
The k-th stage is
and a second output unit configured to output the clock signal as the k-th carry signal in response to the signal of the first node.

14. The method of claim 13,
The k-th stage is
and a first pull-down unit configured to discharge the k-th gate signal to the first ground voltage in response to a carry signal in response to the k+1-th carry signal.

16. The method of claim 15,
The k-th stage is
a control unit providing any one of the clock signal and the second ground voltage to the first node in response to the clock signal, the k-1 th carry signal, and the k + 2 th carry signal;
an inverter unit providing the clock signal to a second node;
a first for discharging the second node to the second ground voltage in response to the k-1 th carry signal, and discharging the first node to the second ground voltage in response to a signal from the second node discharge unit;
a second discharge unit for discharging the k-th carry signal to the second ground voltage in response to the signal from the second node; and
and a third discharge unit for discharging the k-th gate signal to the first ground voltage in response to the signal from the second node.

16. The method of claim 15,
The k-th stage is
and a second pull-down unit configured to discharge the k-th carry signal to the second ground voltage in response to the k+1-th carry signal.

12. The method of claim 11,
A driving for controlling the gate driving circuit and the data driving circuit in response to a control signal and an image signal provided from the outside, and generating the clock signal, the first ground voltage, the second ground voltage, and the third ground voltage A display device further comprising a controller.

19. The method of claim 18,
Pulses of the clock signal respectively correspond to the plurality of gate lines,
A voltage level of the third ground voltage of each of the pulses of the clock signal corresponds to an order of the pulses within one frame.

20. The method of claim 19,
When the gate signals are sequentially outputted from among the plurality of stages in an order that is farther away from the stage adjacent to the driving controller, the voltage level of the third ground voltage of each of the pulses of the clock signal is within the one frame. The display device according to claim 1, wherein the pulses are gradually lowered according to the order of the pulses.