KR20180004314A - 변조 방식에 무관한 디지털 하이브리드 모드 전력 증폭기 시스템 및 그 방법 - Google Patents

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완종 김
숀 패트릭 스태플튼
잉 샤오
경준 조
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달리 시스템즈 씨오. 엘티디.
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Abstract

광대역 통신 시스템에서 고효율 및 고선형성을 달성하는 RF 디지털 하이브리드 모드 전력 증폭기 시스템이 개시된다. 본 발명은 RF 도메인에서 전력 증폭기를 선형화하기 위하여 적응적 디지털 사전 왜곡 방법에 기초한다. 본 명세서의 개시 내용은 전력 증폭기 시스템이 현장에서 재구성 가능하도록 하고 다중 변조 방식(변조 방식에 무관), 다중 반송파 및 다중 채널을 지원할 수 있게 한다. 결과적으로, 디지털 하이브리드 모드 전력 증폭기 시스템은, 즉각 사용할 수 있는 기저 대역 I-Q 신호 정보를 갖고 있지 못한 베이스 스테이션, 중계기, 및 실내 신호 커버리지 시스템과 같은 무선 통신 시스템에 특히 적합하다.

Description

변조 방식에 무관한 디지털 하이브리드 모드 전력 증폭기 시스템 및 그 방법{MODULATION AGNOSTIC DIGITAL HYBRID MODE POWER AMPLIFIER SYSTEM AND METHOD}
관련 출원
본 출원은 아래 출원들의 우선권을 주장한다:
2009.3.31.자로 출원된 미국 특허 출원 제12/415,676호 및 이를 통한 2008.3.31.자로 출원된 미국 특허 출원 제61/041,164호; 이는 또한, 2009.4.24.자로 출원된 미국 임시 특허 출원 제61/172,642호의 우선권을 주장함;
2009.10.21.자로 출원된 미국 특허 출원 제12/603,419호 및 이를 통한 2008.4.23.자로 출원된 미국 특허 출원 제12/108,507호, 및 이를 통한 2007.4.23.자로 출원된 미국 특허 출원 제60/925,577호;
2008.12.8.자로 출원된 미국 특허 출원 제12/330,451호 및 이를 통한 2007.12.7.자로 출원된 미국 특허 출원 제61/012,416호
2007.12.20.자로 출원된 미국 특허 출원 제11/961,969호 및 이를 통한 2006.12.26.자로 출원된 미국 특허 출원 제60/877,035호, 및 2007.4.23.자로 출원된 미국 특허 출원 제60/925,603호;
2008.4.23.자로 출원된 미국 특허 출원 제12/108,502호 및 이를 통한 2008.1.28.자로 출원된 미국 특허 출원 제12/021,241호, 및 이를 통한 2001.1.26.자로 출원된 미국 임시 특허 출원 제60/897,746호의 우선권을 주장함;
김 완종(Wan-Jong Kim), 조 경준(Kyoung-Joon Cho), 및 숀 패트릭 스태플튼(Shawn Patrick Stapleton)이 발명자로서 지명되고, 다중 대역 광대역 전력 증폭기 디지털 사전 왜곡 시스템 및 그 방법(MULTI-BAND WIDEBAND POWER AMPLIFIER DIGITAL PREDISTORTION SYSTEM AND METHOD)이라는 명칭으로 2009.12.21.자로 출원된 미국 특허 출원 제61/288,838호.
츠엉쉰 왕(Chengxun Wang) 및 숀 패트릭 스태플튼(Shawn Patrick Stapleton)이 발명자로서 지명되고, 광대역 전력 증폭기를 포함하는 원격 무선 헤드 유닛 시스템 및 그 방법(REMOTE RADIO HEAD UNIT SYSTEM WITH WIDEBAND POWER AMPLIFIER AND METHOD)이라는 명칭으로 2009.12.21.자로 출원된 미국 특허 출원 제61/288,840호.
김 완종(Wan-Jong Kim), 조 경준(Kyoung-Joon Cho), 숀 패트릭 스태플튼(Shawn Patrick Stapleton), 잉 샤오(Ying Xiao)가 발명자로서 지명되고, 변조 방식에 무관한 디지털 하이브리드 모드 전력 증폭기 시스템 및 그 방법(MODULATION AGNOSTIC DIGITAL HYBRID MODE POWER AMPLIFIER SYSTEM AND METHOD)이라는 명칭으로 2009.12.21.자로 출원된 미국 특허 출원 제61/288,844호.
김 완종(Wan-Jong Kim), 조 경준(Kyoung-Joon Cho), 숀 패트릭 스태플튼(Shawn Patrick Stapleton), 및 잉 샤오(Ying Xiao)가 발명자로서 지명되고, 무선 통신을 위한 고효율의 원격으로 구성 가능한 원격 무선 헤드 유닛 시스템 및 그 방법(HIGH EFFICIENCY, REMOTELY RECONFIGURABLE REMOTE RADIO HEAD UNIT SYSTEM AND METHOD FOR WIRELESS COMMUNICATIONS)이라는 명칭으로 2009.12.21.자로 출원된 미국 특허 출원 제61/288,847호.
상기 모든 출원은 모든 목적을 위해 참조에 의하여 본 명세서의 일부로 편입된다.
본 발명은 일반적으로 복소 변조(complex modulation) 기술을 사용하는 무선 통신 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 무선 통신을 위한 전력 증폭기 시스템에 관한 것이다.
광대역 코드 분할 다중 접속(wideband code division multiple access; WCDMA)과 직교 주파수 분할 다중화(orthogonal frequency division multiplexing; OFDM)와 같은 복소 변조 기술을 사용하는 광대역 이동 통신 시스템은 높은 첨두 대 평균 전력비(peak-to-average power ratio; PAPR) 규격을 갖고 따라서 그 무선 주파수(RF) 전송을 위하여 고선형성 전력 증폭기를 요구한다. 종래의 전방 귀환 선형 전력 증폭기(feedforward linear power amplifier; FFLPA)는 낮은 전력 효율에도 불구하고 그 우수한 선형성 성능 때문에 널리 사용되어 왔다.
종래의 FFLPA들은 전력 증폭기(PA)에 대한 비선형 보정을 실현하기 위해 주로 에러 추출(error subtraction)의 원리와 전용 하드웨어 회로에 의한 전력 정합(power-matching)에 기초한다. 이러한 접근 방식은 전송 전력 균형, 시간 지연 및 메인 PA에 의해 생성된 에러를 정확히 정합시키기 위해 보조 PA 및 복잡한 하드웨어 회로를 사용해야만 한다. 정확한 정합이 얻어지고 나면, 메인 PA로부터의 비선형 왜곡 에러가 상기 보조 PA로부터의 왜곡 에러에 의해 상쇄될 수 있다. 무엇보다도 많은 변수 및 파라미터와 연관된 비선형 왜곡 회로의 복잡성 때문에, FFLPA는 매우 정밀한 튜닝과 교정을 위한 다른 노력을 요구한다. 또한, 메인 PA 신호와 보조 PA 신호의 완벽한 정렬이 필수적이기 때문에, 이러한 전통적인 FFLPA 방식은 온도 및 습도 변화와 같은 환경 조건의 변동에 취약하다. 결과적으로, 상업적인 무선 시스템 환경에서 전통적인 사전 왜곡 방식은 구현하는데 많은 비용이 들고 사전 왜곡의 정확성과 안정성에 한계가 있다.
상기한 FFLPA의 낮은 효율성을 극복하기 위하여, 최근의 디지털 신호 처리(digital signal processing; DSP) 기술의 발전에 기인한 디지털 기저 대역(baseband) 사전 왜곡(PD)이 제시되고 있다. 또한, 전력 효율을 향상시키기 위해 도허티 전력 증폭기(Doherty power amplifier; DPA)도 이러한 선형화 시스템에 적용되어 왔다. 그러나, 덜 비싼 구조를 갖는, 더 큰 선형성과 더 좋은 효율과 같은 고성능의 전력 증폭기에 대한 요구가 여전히 존재한다.
종래의 DSP-기반의 PD 방식은, 일반적으로 PA 시스템 내의 신호의 빠른 추적(tracking)과 조정을 수행함으로써 PA의 비선형성을 계산, 연산 및 보정하기 위해 디지털 마이크로프로세서를 이용한다. 그러나, 종래의 DSP 기반의 PD 방식은 온도와 같은 환경의 변화와 메모리 효과로 인한 PA의 출력 신호의 비대칭적 왜곡에 기인하는 증폭기의 선형성 성능의 변화라는 도전에 직면한다. 이러한 모든 변화와 왜곡은 보상되어야 한다. 종래의 PD 알고리즘은 광대역 피드백 신호에 기초하고 필요한 정보를 포획하기 위해 고속 아날로그-디지털 컨버터(ADC)를 요구한다. 또한, 기준 신호와 왜곡된 신호 간의 에러 신호를 포획하기 위해 일반적으로 시간 동기화가 요구된다. 이러한 시간 정합 처리는 작은 동기화 에러를 가져올 수 있고, 이는 종래의 PD 방식의 선형화 성능에 더욱 영향을 미칠 수 있다. 기준 신호와 왜곡된 신호를 정렬하기 위해 진폭 및 위상 동기화도 요구된다.
또한, 종래의 PD 방식은, 필요한 이상적 또는 기준 신호로서 기저 대역에서 부호화된 동상(in-phase; I) 및 직교(quadrature; Q) 채널 신호를 필요로 한다. 결과적으로, 종래의 PD 방식은 표준이거나 특정 변조 방식을 따르고 각 기저 대역 시스템에 잘 맞춰져야 한다. 따라서, 종래의 PD 방식을 베이스 스테이션으로 배치하기 위해서는, PD 엔진이 베이스 스테이션의 기저 대역 구조로 내장되어야 한다. 기존의 베이스 스테이션의 기저 대역 구조 또는 베이스 스테이션 설계를 변경하는 것이 곤란하거나 불가능한 경우가 많기 때문에, 이러한 내장은 실제 구현시에 직면하게 되는 과제이다. 일단 PD 방식이 특정 베이스 스테이션 설계를 위해 셋업되면, 재구성할 수 없는 경우가 많고 따라서 장래의 표준 또는 변조의 변화에 따라 업그레이드할 수 없다. 뿐만 아니라, 전통적인 PD 접근법은 기저 대역 I-Q 신호 소스들이 동작할 것을 요구하기 때문에, 중계기(repeater) 및 실내 신호 커버리지 서브시스템과 같은 기저 대역 I-Q 신호 소스를 포함하지 않는 일정한 RF 시스템에는 적용할 수 없다.
따라서, 본 발명은 상기한 과제들의 관점에서 개발되어 왔고, 본 발명의 목적은 광대역 통신 시스템에 응용하기 위한 높은 선형성과 높은 효율을 갖는 전력 증폭기 시스템의 고성능 및 비용 효율적인 방법을 제공하는 것이다. 본 명세서는 다중 변조 방식(변조 방식에 무관한), 다중 반송파, 및 다중 채널을 지원하는 현장에서 재구성 가능한 전력 증폭기 시스템을 제공한다. 본 발명의 다중 채널 구성에서는, 다수의 대역을 위한 하나 이상의 전력 증폭기가 있을 수 있다.
상기 목적을 달성하기 위해, 본 발명은 일반적으로, 무선 주파수 영역에서 전력 증폭기를 선형화하기 위해 적응적(adaptive) 디지털 사전 왜곡 방법을 기초로 한다. 본 발명의 다양한 실시예들이 개시된다. 일 실시예에서, 계수 적응적 알고리즘과 함께 파고율 감소(crest factor reducton), PD, 전력 효율 부스팅(power efficiency boosting) 기술의 조합이 전력 증폭기(PA) 시스템 내에서 사용된다. 다른 실시예에서는, 성능을 향상시키기 위해 아날로그 직교 변조기 보상 구조가 또한 사용된다.
본 발명의 일부 실시예에는 전력 증폭기 특성의 변동을 모니터할 수 있으며, 자기 적응적 알고리즘에 의하여 자기 조정할 수 있다. 현재 개시된 이러한 자기 적응적 알고리즘의 하나는 디지털 사전 왜곡 알고리즘이며, 이는 디지털 도메인에서 구현된다.
본 발명의 응용은, 모든 무선 베이스 스테이션, 억세스 포인트, 모바일 장치 및 무선 터미널, 포터블 무선 장치 및 마이크로파 및 위성 통신과 같은 다른 무선 통신 시스템에서의 사용에 적합하다.
광대역 통신 시스템에서 고효율과 고선형성을 달성하기 위한 RF 디지털 하이브리드 모드 전력 증폭기 시스템이 개시된다. 본 발명은 RF 도메인에서 전력 증폭기를 선형화하기 위해 적응적 디지털 사전 왜곡 방법에 기초한다. 선형성의 변동 및 증폭기 출력 신호의 비대칭적 왜곡과 같은 전력 증폭기 특성은 피드백 경로에서 샘플링되고 디지털 모듈의 적응적 알고리즘에 의해 제어된다. 따라서, 일 실시예에서, 본 발명은 전력 증폭기 시스템의 메모리 효과뿐 아니라 비선형성을 보상할 수 있고, 또한 전력 부가 효율(power added efficiency), 인접 채널 누설비(adjacent channel leakage ratio; ACLR) 및 첨두 대 평균 전력비(peak-to-average power ratio) 관점에서 성능을 향상시킨다. 본 명세서의 개시 내용은 전력 증폭기 시스템이 현장에서 재구성 가능하도록 하고 다중 변조 방식(변조 방식에 무관), 다중 반송파 및 다중 채널을 지원할 수 있게 한다. 결과적으로, 디지털 하이브리드 모드 전력 증폭기 시스템은, 즉각 사용할 수 있는 기저 대역 I-Q 신호 정보를 갖고 있지 못한 베이스 스테이션, 중계기, 및 실내 신호 커버리지 시스템과 같은 무선 통신 시스템에 특히 적합하다.
본 발명의 추가적인 목적과 이점들은 첨부된 도면과 함께 이하의 상세한 설명에 의하여 더욱 명확하게 이해될 수 있다.
도 1 은 디지털 하이브리드 모드 전력 증폭기 시스템의 기본형을 도시하는 블록도이다.
도 2는 본 발명의 일 실시예에 의한 전력 증폭기 시스템을 위한 단순한 디지털 사전 왜곡 블록도를 도시하는 블록도이다.
도 3은 본 발명의 디지털 하이브리드 모드 전력 증폭기 시스템에서의 다항식 기반 사전 왜곡을 도시하는 블록도이다.
도 4는 본 발명의 디지털 하이브리드 모드 전력 증폭기 시스템에서 자기 적응(self-adaptation)에 적용된 디지털 사전 왜곡 알고리즘의 블록도이다.
도 5는 본 발명의 지연 추정 블록도이다.
도 6은 본 발명을 위한 부분 지연의 블록도이다.
도 7은 본 발명의 다른 실시예에 의한 다운 컨버터(DNC) 및 UPC 기반 클리핑 에러 복구 경로(Clipping Error Restoration Path)로 구현된 디지털 하이브리드 모드 전력 증폭기 시스템을 도시하는 블록도이다.
도 8은 본 발명의 다른 실시예에 의한 DNC 및 아날로그 직교 변조기(AQM)으로 구현된 디지털 하이브리드 모드 전력 증폭기 시스템을 도시하는 블록도이다.
도 9는 아날로그 직교 변조기 보상 구조의 일 실시예를 도시하는 블록도이다.
용어집
본 명세서에서 사용되는 약어들은 다음과 같은 의미를 갖는다. 즉,
ACLR: 인접 채널 누설비(Adjacent Channel Leakage Ratio)
ACPR: 인접 채널 전력비(Adjacent Channel Power Ratio)
ADC: 아날로그-디지털 컨버터(Analog to Digital Converter)
AQDM: 아날로그 직교 복조기(Analog Quadrature Demodulator)
AQM: 아날로그 직교 변조기(Analog Quadrature Modulator)
AQDMC: 아날로그 직교 복조기 보정기(Analog Quadrature Demodulator Corrector)
AQMC: 아날로그 직교 변조기 보정기(Analog Quadrature Modulator Corrector)
BPF: 대역 통과 필터(Bandpass Filter)
CDMA: 코드 분할 다중 접속(Code Division Multiple Access)
CFR: 파고율 감소(Crest Factor Reduction)
DAC: 디지털-아날로그 컨버터(Digital to Analog Converter)
DET: 검출기(Detector)
DHMPA: 디지털 하이브리드 모드 전력 증폭기(Digital Hybrid Mode Power Amplifier)
DDC: 디지털 다운 컨버터(Digital Down Converter)
DNC: 다운 컨버터(Down Converter)
DPA: 도허티 전력 증폭기(Doherty Power Amplifier)
DQDM: 디지털 직교 복조기(Digital Quadrature Demodulator)
DQM: 디지털 직교 변조기(Digital Quadrature Modulator)
DSP: 디지털 신호 처리(Digital Signal Processing)
DUC: 디지털 업 컨버터(Digital Up Converter)
EER: 포락선 제거 및 복구(Envelope Elimination and Restoration)
EF: 포락선 추종(Envelope Following)
ET: 포락선 추적(Envelope Tracking)
EVM: 에러 벡터치(Error Vector Magnitude)
FFLPA: 전방 귀환 선형 전력 증폭기(Feedforward Linear Power Amplifier)
FIR: 유한 임펄스 응답(Finite Impulse Response)
FPGA: 필드 프로그램 가능 게이트 어레이(Field-Programmable Gate Array)
GSM: 무선 이동 통신 세계화 시스템(Global System for Mobile communications)
l-Q: 동상/직교(ln-phase/Quadrature)
IF: 중간 주파수(Intermediate Frequency)
LINC: 비선형 컴포넌트를 이용한 선형 증폭(Linear Amplification using Nonlinear Components)
LO: 국지 발진기(Local Oscillator)
LPF: 저주파 통과 필터(Low Pass Filter)
MCPA: 다중 반송파 전력 증폭기(Multi-Carrier Power Amplifier)
MDS: 다방향 검색(Multi-Directional Search)
OFDM: 직교 주파수 분할 다중화(Orthogonal Frequency Division Multiplexing)
PA: 전력 증폭기(Power Amplifier)
PAPR: 첨두 대 평균 전력비(Peak-to-Average Power Ratio)
PD: 디지털 기저 대역 사전 왜곡(Digital Baseband Predistortion)
PLL: 위상 동기 루프(Phase Locked Loop)
QAM: 직교 진폭 변조(Quadrature Amplitude Modulation)
QPSK: 직교 위상 편이 변조(Quadrature Phase Shift Keying)
RF: 무선 주파수(Radio Frequency)
SAW: 표면 탄성파 필터(Surface Acoustic Wave Filter)
UMTS: 범용 이동 통신 시스템(Universal Mobile Telecommunications System)
UPC: 업 컨버터(Up Converter)
WCDMA: 광대역 코드 분할 다중 접속(Wideband Code Division Multiple Access)
WLAN: 무선 구내 네트워크(Wireless Local Area Network)
본 발명은 적응적 디지털 사전 왜곡 알고리즘을 사용하는 새로운 RF 출력 PA 시스템에 관한 것이다. 본 발명은 디지털 및 아날로그 모듈들의 하이브리드 시스템에 관한 것이다. 상기 하이브리드 시스템의 디지털 및 아날로그 모듈들의 상호 작용은, 넓은 대역폭을 유지 또는 증가시키는 한편, 스펙트럼의 재성장을 선형화하고 PA의 전력 효율을 향상시킨다. 따라서, 본 발명은 광대역 복조 변조 반송파를 위한 더욱 높은 효율성과 더 높은 선형성을 달성한다.
도 1은, 적어도 본 발명의 일부 실시예에서는 디지털 및 아날로그 모듈들과 피드백 경로를 포함하는 것으로 고려될 수 있는 기본적인 시스템 구조를 도시하는 상위 수준의 블록도이다. 상기 디지털 모듈은, PD 알고리즘, 기타 보조 DSP 알고리즘 및 관련 디지털 회로들을 포함하는 디지털 사전 왜곡 제어기 101이다. 상기 아날로그 모듈은, 메인 전력 증폭기 102, DPA와 같은 기타 보조 아날로그 회로 및 전체 시스템의 관련 주변 아날로그 회로이다. 본 발명은, RF 변조 신호 100을 입력으로서 수신하며, 실질적으로 동일하지만 증폭된 RF 신호 103을 출력으로서 제공하며 따라서 RF 입력/RF 출력이기 때문에, "블랙 박스"로서 그리고 플러그 앤 플레이 타입의 시스템이다. 기저 대역 입력 신호는 본 발명의 일 실시예에 따라 상기 디지털 사전 왜곡 제어기에 직접 인가될 수 있다. 본 발명의 일 실시예에 의하면 광학적 입력 신호가 상기 디지털 사전 왜곡 제어기에 직접 인가될 수 있다. 상기 피드백 경로는 기본적으로 상기 출력 신호를 나타내는 신호를 상기 사전 왜곡 제어기 101로 제공한다. 본 발명은 이하에서 때때로 디지털 하이브리드 모드 전력 증폭기(DHMPA) 시스템이라고 불린다.
디지털 사전 왜곡기 알고리즘(Digital Predistorter Algorithm)
디지털 사전 왜곡(DPD)은 전력 증폭기(PA)를 선형화하는 기술이다. 도 2는 선형 디지털 사전 왜곡 PA의 일 실시예를 블록도를 도시한다. 상기 DPD 블록에 있어서, 메모리 다항식 모델이 사전 왜곡 함수(도 3)로서 사용되고, 다음의 식을 따른다.
Figure pat00001
여기서 aij는 DPD 계수이다.
DPD 추정기 블록에서, 상기 DPD 계수를 발견하기 위하여 최소 자승 알고리즘(least square algorithm)이 사용되고, 이어서 그들을 DPD 블록으로 전송한다. 상세한 DPD 알고리즘은 도 4에 도시되어 있다.
도 3은 본 발명의 DHMPA 시스템에서의 사전 왜곡(PD) 부분을 도시하는 블록도이다. 본 발명에 있어서 상기 PD는 일반적으로 적응적 다항식 기반 사전 왜곡 시스템을 사용한다. PD의 다른 실시예는 LUT 기반 디지털 사전 왜곡 시스템을 사용한다. 보다 구체적으로, 도 3에 도시된 PD와 이하에서 설명되는 도 7 및 도 8에 개시된 PD는 미국 특허 출원 제11/961,969호(A Method for Baseband Predistortion Linearization in Multi-Channel Wideband Communication Systems)에 개시된 적응적 알고리즘에 의하여 디지털 프로세서에서 처리된다. 도 3의 상기 DHMPA 시스템을 위한 PD는 복수의 유한 임펄스 응답(finite impulse response; FIR) 필터, 즉 FIR1 301, FIR2 303, FIR3 305 및 FIR4 307을 포함한다. 상기 PD는 또한 3제곱 생성 블록 302, 5제곱 생성 블록 304 및 7제곱 생성 블록 306을 포함한다. 상기 FIR 필터로부터의 출력 신호는 합산 블록 308에서 결합된다. 복수의 FIR 필터에 있어서의 계수들은 상기 디지털 사전 왜곡 알고리즘에 의하여 갱신된다.
지연 추정 알고리즘(Delay Estimation Algorithm):
상기 DPD 추정기는, 상기 DPD 계수를 발견하기 위하여 x(n)과 그 대응 피드백 신호 y(n-Δd)를 비교한다. 여기서, Δd는 피드백 경로의 지연이다. 각 PA에 대하여 피드백 경로 지연이 서로 다르므로, 이 지연은 신호가 상기 계수 추정에 도달하기 전에 식별되어야 한다. 이러한 설계에 의하면, 상기 전송 데이터 x(n)과 피드백 데이터 y(n)의 진폭차 상관 함수(amplitude difference correlation function)가 상기 피드백 경로 지연을 발견하기 위하여 적용된다. 상기 상관은 아래의 식으로 주어진다.
Figure pat00002
상기 상관 C(m)을 최대화하는 지연 n이 피드백 경로 지연이다. 상기 지연 추정 블록은 도 5에 도시된다.
상기 피드백 경로가 아날로그 회로를 통과하므로, 상기 전송 및 피드백 경로 사이의 지연은 분수 샘플 지연(fractional sample delay)일 수 있다. 신호를 더욱 정확하게 동기화하기 위하여 분수 지연 추정이 필요하다. 설계를 단순화하기 위하여 본 설계에서는 도 6에 도시된 바와 같이 단지 1/2 샘플 지연(halp-sample delay)만이 고려되고 있다. 적어도 일부 실시예에서는 더 작은 분수 지연도 사용될 수 있음을 인식할 수 있을 것이다.
상기 1/2 샘플 지연 데이터를 얻기 위해서는 업샘플링(upsampling) 접근법이 일반적인 선택이지만, 상기 FPGA에서는 FPGA의 매우 높은 샘플링 주파수를 피하기 위하여, 상기 1/2 샘플 지연 데이터를 얻기 위해 보간(interpolation) 방법이 사용된다. 정수 지연 및 분수 지연을 갖는 데이터는 병렬로 전송된다. 분수 지연에 대한 보간 함수는 다음과 같다. 즉,
Figure pat00003
여기서, Ci는 가중치 계수이다.
상기 분수 지연 경로가 선택될 것인지 정수 지연 경로가 선택될 것인지는 진폭차 상관의 결과에 달려있다. 만약 상관 결과가 홀수이면 상기 정수 경로가 선택될 것이며, 그렇지 않으면 분수 지연 경로가 선택될 것이다.
위상 오프셋 추정 및 보정 알고리즘(Phase offset Estimation and Correction Algorithm):
전송 신호와 피드백 신호 사이의 위상 오프셋이 회로에 존재한다. 상기 DPD 계수 추정의 더 양호하고 더 빠른 수렴을 위해서, 이러한 위상 오프셋은 제거되어야 한다.
상기 전송 신호 x(n) 및 피드백 신호 y(n)은 다음 식으로 표현될 수 있다.
Figure pat00004
상기 위상 오프셋 ej(θx-θy)은 다음 식으로 계산될 수 있다.
Figure pat00005
그러므로, 상기 전송 및 피드백 경로 사이의 위상 오프셋은 다음과 같다.
Figure pat00006
위상 오프셋이 제거된 피드백 신호는 다음 식으로 계산될 수 있다.
Figure pat00007
크기 보정(Magnitude correction):
PA의 이득은 미소하게 변화하기 때문에, 이득 부정합에 의한 에러를 피하기 위하여 피드백 이득이 보정되어야 한다. 상기 피드백 신호는 다음 함수에 의하여 보정된다.
Figure pat00008
본 설계에서, N은 4096로 선택된다. N의 선택은 원하는 정확도에 의존한다.
QR _ RLS 적응적 알고리즘( QR _ RLS Adaptive Algorithm):
DPD 계수 추정을 위한 최소 자승 해는 다음 식으로 표현된다. 즉,
Figure pat00009
hk = x(n - i)|x(n - i)|j, wk = aij으로 정의한다(여기서, k = (i - 1)N + j이다). 상기 최소 자승식은 다음과 같이 표현된다.
Figure pat00010
본 설계에서, 이 문제를 해결하기 위하여 QR-RLS 알고리즘(Haykin, 1996 참조)이 구현되었다. 상기 QR_RLS 알고리즘의 수식은 다음과 같다.
Figure pat00011
여기서, φi는 대각 행렬이며, qi는 벡터이다.
상기 QR_RLS 알고리즘은 유니터리 변환(unitary transformation)을 통해 그의 (i-1)번째 모멘트로부터 다음과 같은 i번째 모멘트φi및 qi를 얻는다. 즉,
Figure pat00012
여기서, θi는 유니터리 변환의 유니터리 행렬이다.
QR_RLS 알고리즘을 FPGA에 더욱 효율적으로 적용하기 위하여, 제곱근이 없는 기븐스 회전법(Givens rotation)이 상기 유니터리 변환 프로세스에 적용된다(E.N. Frantzeskakis, 1994 참조).
Figure pat00013
RLS 알고리즘에 있어서, 상기 i번째 모멘트는 다음과 같이 전개된다.
Figure pat00014
wi는 다음 식의 해를 구함으로써 얻을 수 있다.
Figure pat00015
반복적인 프로세스에 있어서, 데이터 블록(본 설계에 있어서는 하나의 블록에 4096 데이터가 존재한다.)이 메모리에 저장되며, 상기 알고리즘은 상기 DPD 계수를 추정하기 위하여 메모리의 모든 데이터를 사용한다. 상기 DPD 성능을 더욱 안정되게 하기 위하여, 상기 DPD 계수는 한 블록의 데이터가 처리된 후에만 갱신된다. 상기 행렬 A는 다음 반복 처리에서 사용될 것이며, 이로 인해 더욱 빨리 수렴될 것이다.
상기 DPD의 성능이 안정적임을 확실히 하기 위하여, 상기 DPD 계수를 갱신할 때 다음과 같은 가중치 요소 f가 사용된다. 즉,
Figure pat00016
상기 DPD 계수 추정기는 QR_RLS 알고리즘을 사용하여 계수 wi를 계산한다. 이러한 wi는 상기 PA를 선형화하기 위하여 상기 DPD 블록으로 복사된다.
도 7 및 도 8은 DHMPA 시스템의 보다 복잡한 실시예들을 도시하는 블록도이며, 동일한 구성요소들은 동일한 도면 부호를 갖고 도 8에서 도면 부호를 갖지 않는 구성요소들은 도 7에 도시된 것과 같은 도면 부호를 갖는다. 도 7 및 도 8의 실시예들은 하나의 디지털 프로세서에서의 적응적 알고리즘으로 파고율 감소(CFR)를 PD 이전에 적용함으로써, PAPR, EVM 및 ACPR을 감소시키며 메모리 효과 및 PA의 온도 변화로 인한 선형성의 변화를 보상한다. 상기 디지털 프로세서는 거의 모든 형식을 취할 수 있는데, 편의를 위하여 FPGA 구현이 예로서 도시되어 있으나 많은 실시예에서 범용 프로세서도 또한 채택 가능하다. 상기 실시예의 디지털 모듈에서 구현된 CFR은, 2008.3.31.자로 출원된 미국 특허 출원 제61/041,164호(An Efficient Peak Cancellation Method For Reducing The Peak-To- Average Power Ratio In Wideband Communication Systems)에 개시된 스케일드 반복 펄스 취소(scaled iterative pulse cancellation)에 기초하며, 그 내용은 참조에 의하여 본 명세서의 일부로 편입된다. 상기 CFR은 성능 향상을 위하여 포함된 것이므로 따라서 선택적이다. 상기 CFR은 전체적인 기능성에 영향을 미치지 않은 채로 상기 실시예로부터 제거될 수 있다.
도 7은 본 발명의 일 실시예에 의한 DQM으로 구현된 DHMPA 시스템을 도시하는 블록도이다. 도 7에 도시된 시스템은 입력에서 RF 입력 700 및/또는 다중 반송파 디지털 신호 705의 이중 모드를 갖고, 출력에서 RF 신호 710을 갖는다. 신호 입력의 이중 모드는 유연성을 극대화시키는데, RF 입력("RF 입력 모드") 또는 기저 대역 디지털 입력("기저 대역 입력 모드")이 그것이다. 도 7에 도시된 시스템은 다음의 세 개의 핵심 부분을 포함하는데, 재구성 가능한 디지털(이하, "FPGA 기반 디지털"이라 함) 모듈 715, 전력 증폭기 모듈 760, 및 피드백 경로 725가 그것이다.
상기 FPGA 기반 디지털 부분은, 디지털 프로세서 715(예컨대, FPGA), 디지털-아날로그 컨버터 735(DAC), 아날로그-디지털 컨버터 740(ADC), 및 위상 동기 루프(PLL) 745를 포함한다. 도 7의 실시예는 이중 입력 모드를 가지므로, 상기 디지털 프로세서는 두 개의 신호 처리 경로를 갖는다. RF 신호 입력 경로를 위하여, 상기 디지털 프로세서는 디지털 직교 복조기(DQDM), CFR, PD 및 디지털 직교 변조기(DQM)를 구현한다. 기저 대역 디지털 입력 경로를 위하여, 디지털 업 컨버터(DUC), CFR, PD 및 DQM이 구현된다.
도 7에 도시된 실시예의 RF 입력 모드는 FPGA 기반 디지털 부분 이전에 다운 컨버터(DNC) 750을, 상기 FPGA 이전에 ADC 740을 구현한다. 아날로그 다운 컨버팅된 신호는 상기 FPGA 기반 디지털 모듈로 제공되고 ADC 740에 의해 디지털 신호로 변환된다. 상기 디지털적으로 변환된 신호는 상기 DQDM에 의해 복조되어 실수부 및 허수부 신호를 생성하고 상기 신호의 PAPR은 CFR에 의하여 감소된다. 첨두(peak)가 감소된 신호는 상기 증폭기를 선형화하기 위해 사전 왜곡되고 DQM을 통과하여 상기 실수부 신호를 생성하고, 이어서 상기 FPGA 기반 디지털 부분의 DAC에 의해 중간 주파수(IF) 아날로그 신호로 변환된다. 그러나, 모든 실시예에서, 상기 FPGA 내에 DQDM과 DQM을 구현해야 하는 것은 아니다. 만약, 도 7 및 도 8에 도시된 바와 같이, 디지털 변조기가 사용되지 않으면, 상기 FPGA 뒤에 AQM 모듈 800에 신호를 공급하는 두 개의 DAC 801이 각각 실수부 신호 및 허수부 신호를 생성하기 위해 사용될 수 있다("AQM 구현").
도 7에 도시된 시스템의 기저 대역 입력 모드는 상기 RF 입력 모드와 조금 다르게 동작한다. 다중 채널로부터의 디지털 데이터 스트림이 FPGA 기반 디지털 모듈로 입력되며, 상기 DUC에 의하여 디지털 IF 신호로 디지털적으로 업 컨버팅된다. 여기서부터, 기저 대역 입력 모드와 RF 입력 모드는 동일하게 진행된다. 다음으로 이 IF 신호들은 신호의 PAPR을 감소시키도록 상기 CFR 블록을 통과한다. 이러한 PAPR 억제 신호는 상기 전력 증폭기의 비선형적 왜곡을 미리 보상하기 위하여 디지털적으로 사전 왜곡된다.
어느 한 입력 모드에서, 자체 발열, 바이어스된 네트워크 및 활성화된 장치의 주파수 의존성 등에 의한 메모리 효과는 PD에서의 적응적 알고리즘에 의하여 역시 보상된다. 상기 PD의 계수는 상기 피드백 경로 725로부터의 광대역 포획 출력 신호를 기준 신호와 동기화함으로써 조정된다. 디지털 사전 왜곡 알고리즘은 동기화 및 보상을 수행한다. 상기 사전 왜곡된 신호는 실수부 신호를 생성하기 위하여 DQM을 통과하고 그 다음에 도시된 것처럼 DAC 740에 의하여 IF 아날로그 신호로 변환된다. 상기한 바와 같이, 모든 실시예에 있어서 상기 DQM이 FPGA에 구현될 필요는 없으며 또는 전혀 구현되지 않아도 좋다. 만약 상기 DQM이 상기 FPGA에 사용되지 않는다면, 각각 실수부 및 허수부 신호를 생성하기 위한 두 개의 DAC를 구비한 AQM이 구현될 수 있다. 상기 전력 증폭기의 게이트 바이어스 전압 753은 상기 적응적 알고리즘에 의하여 결정되며, 그 다음에 상기 전력 증폭기의 온도 변화에 의한 선형성의 변화를 안정화시키기 위하여 상기 DAC 535를 통해 조정된다.
상기 전력 증폭기 파트는 FPGA 기반 디지털 모듈로부터의 실수부 신호를 위한 UPC(도 7의 실시예에 도시된 것과 같이) 또는 실수부 및 허수부 신호를 위한 AQM(도 8에 도시된 DHMPA 시스템의 실시예와 같이), 다단 구동 증폭기를 구비한 고전력 증폭기 및 온도 센서를 포함한다. 상기 DHMPA 시스템의 효율성 성능을 향상시키기 위하여, 도허티(Doherty), 포락선 제거 및 복구(Envelope Elimination and Restoration; EER), 포락선 추적(ET), 포락선 추종(EF) 및 비선형 컴포넌트를 이용한 선형 증폭(LINC)과 같은 효율 증대 기술들이 사용될 수 있다. 이러한 전략 효율성 기술들은 혼합 및 정합될 수 있고, 상기 기본적인 DHMPA 시스템에 대하여 선택적인 특성들이다. 이러한 도허티 전력 증폭 기술의 하나는 2007.4.23.자로 출원된 미국 임시 특허 출원 제60/925,577호(N-Way Doherty Distributed Power Amplifier)와 2009.10.21.자로 출원된 미국 특허 출원 제12/603,419호(N-Way Doherty Distributed Power Amplifier with Power Tracking)에 개시되어 있으며, 그 내용은 참조에 의하여 본 명세서의 일부로서 편입된다. 상기 증폭기의 선형성 성능을 안정화하기 위하여, 상기 온도 센서에 의하여 상기 증폭기의 온도가 모니터링되고, 상기 FPGA 기반 디지털 부분에 의하여 상기 증폭기의 게이트 바이어스가 제어된다.
상기 피드백 부분은 방향성 결합기, 혼합기, 이득 증폭기, 대역 통과 필터(BPF) 및 디지털-아날로그 컨버터(DAC)를 포함한다. 실시예에 따라, 이러한 아날로그 컴포넌트들은 다른 아날로그 컴포넌트들과 혼합 및 정합될 수 있다. 상기 증폭기의 RF출력 신호의 일부는 상기 방향성 결합기에 의하여 샘플링되고, 그리고 나서 혼합기의 국지 발진 신호에 의하여 IF 아날로그 신호로 다운 컨버팅된다. 상기 IF 아날로그 신호는 상기 이득 증폭기 및 대역외 왜곡을 포획할 수 있는 BPF(예컨대, 표면 탄성파 필터)를 통과한다. 상기 BPF의 출력은, 출력 전력 수준 및 메모리 효과에 의한 비대칭적 왜곡에 따라 상기 디지털 PD의 동적 파라미터를 결정하기 위하여 상기 FPGA 기반 디지털 모듈의 ADC로 제공된다. 또한, 선형성의 변화를 계산하고 이어서 상기 PA의 게이트 바이어스 전압을 조정하기 위하여 온도 역시 검출기 580에 의하여 검출된다. 상기 PD 알고리즘과 자기 적응적 피드백 알고리즘의 더욱 상세한 사항은, 다항식 기반 사전 왜곡 알고리즘을 도시하는 도 3과, 본 발명의 일부 실시예들에서 사용될 수 있는 디지털 사전 왜곡기 동기화 알고리즘의 블록도를 도시하는 도 4를 참조하여 이해될 수 있다.
WiMAX 또는 기타 OFMD 기반 방식과 같은 광대역 무선 억세스에 요구되는 엄격한 EVM 요건(EVM < 2.5%)의 경우에는, 상기 FPGA 기반 디지털 파트의 CFR은 상기 엄격한 EVM 규격을 충족시키기 위하여 상기 PAPR의 단지 작은 감소만을 달성할 수 있다. 일반적인 환경에서, 이것은 상기 CFR의 전력 효율성 향상 능력이 제한된다는 것을 의미한다. 본 발명의 일부 실시예에 의하면, "클리핑 에러 복구 경로(Clipping Error Restoration Path)" 790의 사용에 의하여 CFR로부터의 인입 대역 왜곡을 보상함으로써, 그러한 엄격한 EVM 환경에서 상기 DHMPA 시스템 전력 효율성을 최대화하는 신규한 기술이 포함되어 있다. 상기한 바와 같이, 상기 클리핑 에러 복구 경로는, 상기 FPGA 기반 디지털 부분에 추가적인 DAC 735와 상기 전력 증폭기 파트에 여분의 UPC 720을 포함한다(도 7 및 도 8 참조). 상기 클리핑 에러 복구 경로는 상기 전력 증폭기의 출력에서의 CFR로부터 귀결되는 인입 대역 왜곡의 보상을 가능하게 한다. 또한, 상기 메인 경로 및 클리핑 에러 복구 경로 사이의 어떠한 지연 부정합도 상기 FPGA의 디지털 지연을 사용하여 정렬될 수 있다.
도 7을 다시 참조하면, RF 입력 신호는 먼저 기저 대역 디지털 신호로 다운 컨버팅되고, 디지털 IF 신호로 디지털적으로 업 컨버팅된다(-7.5MHz, -2.5MHz, 2.5MHz, 7.5MHz). 만약 도 7의 시스템이 기저 대역 입력 모드를 갖는다면, 다중 채널로부터의 디지털 데이터 스트림은 이들이 상기 디지털 프로세서로 들어갈 때 직접 디지털 IF 신호로 디지털적으로 업 컨버팅된다(-7.5MHz, -2.5MHz, 2.5MHz, 7.5MHz). 다음으로 CFR이 PAPR을 감소시킨다. 첨두가 감소된 신호는 DPA를 선형화하기 위해 사전 왜곡되고 실수부 및 허수부 신호를 위한 두 개의 DAC를 통과하고 마지막으로 AQM을 통과한다.
도 9는 아날로그 직교 변조기 보상 구조의 일 실시예를 도시한다. 입력 신호는 동상 컴포넌트(in-phase component) XI와 직교 컴포넌트(quadrature component) XQ로 분리된다. 상기 아날로그 직교 변조 보상 구조는 네 개의 실수부 필터(real filter) {g11 , g12 , g21 , g22}와 두 개의 DC 오프셋 보상 파라미터 c1, c2를 포함한다. 상기 AQM의 DC 오프셋은 상기 파라미터 c1, c2에 의하여 보상된다. 상기 AQM의 주파수 의존성은 상기 필터 {g11 , g12 , g21 , g22}에 의하여 보상된다. 상기 실수부 필터의 차수(order)는 요구되는 보상의 수준에 의존한다. 출력 신호 YI 및 YQ는 AQM의 동상 및 직교 포트에 나타난다.
도 8에 도시된 상기 시스템의 전력 증폭기 부분 및 피드백 부분의 구성은 도 7에 도시된 시스템에 대한 것과 동일하다.
도 8에 도시된 시스템에서, DNC 주파수는 상기 RF 신호를 저 IF 신호로 바꾼다. 상기 IF 신호는 다음으로 상기 ADC에 제공되고 여기서 기저 대역으로 디지털적으로 다운 컨버팅되며, 이어서 CFR과 사전 왜곡(PD)이 행해진다. 상기 PD의 출력은 IF 주파수로 디지털적으로 업 컨버팅되고 DAC에 제공될 기저 대역 신호이다. 다음으로 상기 DAC의 출력은 업 컨버터(UPC)를 통해 RF 주파수로 다시 주파수 변환된다. 도 8의 상기 전력 증폭기 부분과 피드백 부분의 구성은 도 7 시스템의 그것과 같다.
요컨대, 본 발명의 DHMPA 시스템은, 하나의 디지털 프로세서 내에 CFR, DPD 및 적응적 알고리즘을 구현할 수 있기 때문에, 종래 기술에 비하여 효율성과 선형성을 향상시키고, 이는 결국 하드웨어 리소스와 처리 시간을 줄인다. 상기 DHMPA 시스템은 또한, 상기 알고리즘들과 전력 효율성 향상 특성들이 언제든지 디지털 프로세서의 소프트웨어처럼 조정될 수 있으므로, 재구성 가능하며 현장에서 프로그램 가능하다.
또한, 상기 DHMPA 시스템은 RF 변조 신호를 입력으로서 수신하기 때문에, 기저 대역에서 반드시 부호화된 I 및 Q 신호를 사용할 필요가 없다. 따라서, 현재의 PA 모듈을 상기 DHMPA로 교체함으로써 간단히 무선 베이스 스테이션 시스템의 성능이 향상될 수 있다. 이는 본 발명이 "플러그 앤 플레이" PA 시스템 솔루션을 제공함으로써 고효율성과 고선형성의 PA 시스템 성능의 이점을 향유하기 위하여 현재의 베이스 스테이션 시스템의 구조를 새로운 세트의 신호 채널을 위해 변경하거나 재구축할 필요가 없도록 한 결과이다.
또한, 상기 DHMPA 시스템은 코드 분할 다중 접속(CDMA), 무선 이동 통신 세계화 시스템(GSM), WCDMA, CDMA2000, 및 무선 LAN 시스템의 직교 위상 편이 변조(QPSK), 직교 진폭 변조(QAM), 직교 주파수 분할 다중화(OFDM) 등과 같은 변조 방식에 무관하다. 이것은 상기 DHMPA 시스템이 다중 변조 방식, 다중 반송파 및 다중 채널을 지원할 수 있다는 것을 의미한다. 상기 DHMPA 시스템의 다른 이점은, 즉각 사용할 수 있는 필요한 기저 대역 신호 정보를 갖고 있지 못한 중계기 또는 실내 커버리지 시스템의 PA 비선형성을 보정할 수 있다는 것을 포함한다.
본 발명에 관하여 바람직한 실시예를 참조하며 기술하였으나, 본 발명이 상기한 상세한 설명에 한정되는 것이 아님을 주의하여야 한다. 다양한 대안과 수정들이 상기 설명에서 제안되었으며, 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 다른 대안과 수정들도 착상할 수 있다. 따라서, 그러한 대안들과 수정들은 이하의 특허청구범위에서 정의되는 발명의 범위에 속하는 것임을 이해하여야 한다.

Claims (8)

  1. 디지털 하이브리드 모드 전력 증폭기 시스템에 있어서,
    다운 컨버팅된 RF 입력;
    다중 채널 디지털 입력;
    상기 다운 컨버팅된 RF 입력에 연결된 아날로그-디지털 컨버터;
    상기 아날로그-디지털 컨버터 및 다중 채널 디지털 입력에 연결된 디지털 사전 왜곡 모듈;
    상기 디지털 사전 왜곡 모듈에 연결되고 실수부 신호를 생성하는 제1 디지털-아날로그 컨버터;
    상기 디지털 사전 왜곡 모듈에 연결되고 허수부 신호를 생성하는 제2 디지털-아날로그 컨버터;
    상기 제1 디지털-아날로그 컨버터 및 제2 디지털-아날로그 컨버터에 연결된 아날로그 직교 변조기(AQM);
    상기 아날로그 직교 변조기에 연결되고 출력을 포함하는 전력 증폭기; 및
    상기 전력 증폭기 및 디지털 사전 왜곡 모듈에 연결된 피드백 경로
    를 포함하는 디지털 하이브리드 모드 전력 증폭기 시스템.
  2. 제1항에 있어서,
    상기 디지털 사전 왜곡 모듈은 상기 전력 증폭기에 의해 도입된 비대칭적 왜곡에 기인하는 비선형성 및 메모리 효과를 능동적으로 보상하도록 동작가능한,
    디지털 하이브리드 모드 전력 증폭기 시스템.
  3. 제1항에 있어서,
    상기 디지털 사전 왜곡 모듈은, 디지털 업-컨버터, 파고율 감소(CFR), 또는 사전 왜곡기 중 하나 또는 그 이상을 포함하는 디지털 필드 프로그램 가능 게이트 어레이를 포함하는 디지털 하이브리드 모드 전력 증폭기 시스템.
  4. 제1항에 있어서,
    상기 디지털 사전 왜곡 모듈에 연결되는 제3 디지털-아날로그 컨버터; 및
    상기 제3 디지털-아날로그 컨버터 및 상기 전력 증폭기의 출력에 연결되는 업 컨버터
    를 더 포함하는 디지털 하이브리드 모드 전력 증폭기 시스템.
  5. 제1항에 있어서,
    상기 피드백 경로는 위상 동기 루프(phase-locked loop)를 포함하는, 디지털 하이브리드 모드 전력 증폭기 시스템.
  6. 제1항에 있어서,
    상기 디지털 사전 왜곡 모듈은 지연 추정 논리 회로를 포함하는,
    디지털 하이브리드 모드 전력 증폭기 시스템.
  7. 제6항에 있어서,
    상기 지연 추정 논리 회로는 정수 지연과 분수 지연 사이에서 선택하는 지연 선택 다중화기를 포함하는, 디지털 하이브리드 모드 전력 증폭기 시스템.
  8. 제6항에 있어서,
    상기 전력 증폭기에 연결되는 온도 센서를 더 포함하는,
    디지털 하이브리드 모드 전력 증폭기 시스템.
KR1020177037559A 2009-12-21 2010-12-21 변조 방식에 무관한 디지털 하이브리드 모드 전력 증폭기 시스템 및 그 방법 KR20180004314A (ko)

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