KR20180002635A - 그래픽 프로세싱을 위한 표면 포맷에 기초한 적응적 메모리 어드레스 스캐닝 - Google Patents

그래픽 프로세싱을 위한 표면 포맷에 기초한 적응적 메모리 어드레스 스캐닝 Download PDF

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Abstract

본 개시는 특정의 표면을 위해 사용될 어드레스 스캐닝 패턴을, 그 표면의 하나 이상의 특성들에 기초하여 정의하는 적응적 메모리 어드레스 스캐닝 기법을 기술한다. 또, 병렬로 프로세싱할 표면의 서브 프리미티브들의 수, 형상, 및 배열이 결정될 수도 있다. 본 개시의 하나의 예에서, 그래픽 프로세싱을 위한 메모리 액세싱 방법은, 그래픽 프로세싱 유닛 (GPU) 에 의해, 표면의 특성들을 결정하는 단계, GPU 에 의해 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하는 단계, 및 GPU 에 의해, 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 단계를 포함한다.

Description

그래픽 프로세싱을 위한 표면 포맷에 기초한 적응적 메모리 어드레스 스캐닝
본 개시는 그래픽 프로세싱을 위한 메모리 동작들에 관한 것으로서, 특히 컴퓨터 메모리 시스템에서의 어드레스 스캐닝에 관한 것이다.
그래픽 프로세싱 유닛 (GPU) 을 사용하는 시스템들을 포함하는 컴퓨팅 시스템들은 이용가능한 메모리 대역폭의 양을 증가시킴으로써 메모리 병목현상들을 경감시키기 위해 다중-채널 메모리 시스템들을 사용할 수도 있다. 예를 들어, 다중-채널 메모리 시스템은 각각 별개의 메모리 유닛을 제어하는 복수의 메모리 제어기들을 포함할 수 있다. 그 복수의 메모리 제어기들은 단일의 메모리 제어기보다 더 많은 메모리 요청들을 핸들링할 수 있음으로써 단지 단일의 메모리 제어기만을 포함하는 메모리 시스템에 비해 다중-채널 메모리 시스템의 이용가능한 대역폭을 증가시킨다.
다중-채널 메모리 시스템의 성능은 메모리 시스템의 메모리 채널들에 걸쳐 이용가능한 대역폭의 이용을 최대화하기 위해 다중-채널 메모리 시스템에서의 메모리 채널들의 작업부하를 잘 밸런싱되게 (well-balanced) 유지함으로써 최적화될 수 있다. 잘 밸런싱된 다중-채널 메모리 시스템에서, 메모리 부하들은 메모리 시스템 내의 메모리 제어기들에 걸쳐 확산될 수도 있다. 역으로, 다중-채널 메모리 시스템의 메모리 채널들에서의 밸런싱되지 않은 메모리 부하들은 다중-채널 메모리 시스템들의 이점들을 감소시킬 수도 있다. 예를 들어, 메모리 시스템에서의 메모리 채널들의 일부가 메모리 시스템에서의 다른 메모리 채널들에 비해 메모리 부하의 불균형한 양을 떠맡도록 메모리 시스템이 밸런싱되지 않은 경우, 메모리 시스템에서의 그러한 다른 메모리 채널들은 충분히 이용되지 않는 이용가능한 메모리 대역폭을 가질 수도 있으며, 이로 인해 메모리 시스템의 성능을 감소시킨다.
일반적으로, 본 개시는 그래픽 프로세싱 시스템에서 메모리를 액세스하기 위한 기법들을 기술한다. 특히, 본 개시는 특정의 표면을 위해 사용될 어드레스 스캐닝 패턴을, 그 표면의 하나 이상의 특성들에 기초하여 정의하는 적응적 메모리 어드레스 스캐닝 기법을 기술한다.
본 개시의 하나의 예에서, 그래픽 프로세싱을 위한 메모리 액세싱 방법은, 그래픽 프로세싱 유닛 (GPU) 에 의해, 표면의 특성들을 결정하는 단계, GPU 에 의해 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하는 단계, 및 GPU 에 의해, 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 단계를 포함한다.
본 개시의 다른 예에서, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 장치는 표면과 연관된 데이터를 저장하도록 구성된 메모리, 및 메모리와 통신하는 GPU 를 포함하고, GPU 는 표면의 특성들을 결정하고, 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하며, 및 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성된다.
본 개시의 다른 예에서, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU 는 표면의 특성들을 결정하고, 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하도록 구성된 2D 디스패치 프로세서, 및 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성된 적어도 하나의 2D 서브엔진을 포함한다.
본 개시의 다른 예에서, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 장치는 표면의 특성들을 결정하는 수단, 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하는 수단, 및 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 수단을 포함한다.
하나 이상의 예들의 상세들은 첨부하는 도면들 및 이하의 설명에서 진술된다. 다른 특징들, 목적들 및 이점들은 상세한 설명 및 도면들로부터 및 청구범위로부터 명백할 것이다.
도 1 은 본 개시의 양태들에 따른 예시의 컴퓨팅 디바이스를 도시하는 블록도이다.
도 2 는 본 개시의 일부 예들에 따른 도 1 의 컴퓨팅 디바이스의 예를 도시하는 블록도이다.
도 3 은 본 개시의 일부 예들에 따른 도 1 의 컴퓨팅 디바이스의 다른 예를 도시하는 블록도이다.
도 4 는 도 1 의 컴퓨팅 디바이스의 예시의 그래픽 프로세싱 유닛 (GPU) 및 다른 하드웨어를 더 상세히 도시하는 블록도이다.
도 5 는 본 개시의 하나의 예에 따른 2차원 (2D) 표면의 개념도이다.
도 6 은 어드레스 스캐닝의 하나의 예를 보여주는 개념도이다.
도 7 은 본 개시의 예들에 따른 예시의 표면 형상 배열들을 보여주는 개념도이다.
도 8 은 예시의 메모리 뱅크 배열들을 보여주는 개념도이다.
도 9 는 본 개시의 하나의 예에 따른 예시의 어드레스 스캐닝 순서를 보여주는 개념도이다.
도 10 은 본 개시의 하나의 예에 따른 슈퍼 블록들의 예시의 사이즈들을 보여주는 표이다.
도 11 은 본 개시의 하나의 예에 따른 예시의 슈퍼 블록 어드레스 스캐닝 순서를 보여주는 개념도이다.
도 12 는 본 개시의 다른 예에 따른 예시의 슈퍼 블록 어드레스 스캐닝 순서를 보여주는 개념도이다.
도 13 은 본 개시의 하나의 예에 따른 기본 블록들의 예시의 사이즈들을 보여주는 표이다.
도 14 는 본 개시의 하나의 예에 따른 예시의 기본 블록 어드레스 스캐닝 순서를 보여주는 개념도이다.
도 15 는 본 개시의 다른 예에 따른 예시의 기본 블록 어드레스 스캐닝 순서를 보여주는 개념도이다.
도 16 은 본 개시의 하나의 예에 따른 예시의 판독/기입 어드레스 스캐닝 순서를 보여주는 개념도이다.
도 17 은 본 개시의 일부 예들에 따른 예시의 방법을 도시하는 플로우챠트이다.
이동 디바이스들에서, 메모리 효율은 이동 디바이스의 성능 및 전력 효율에 대한 중요한 양태이다. 메모리 효율은, 이미지 또는 표면을 렌더링하는 것이 다수의 메모리 액세스들을 요구할 수도 있기 때문에, 그래픽 프로세싱 유닛의 동작에 특히 중요할 수도 있다. 일부 예들에서, 저 메모리 효율이 비효율적인 어드레싱 패턴들 (즉, 이미지 또는 표면의 화소들이 메모리에서 액세스되는 순서) 에 의해 초래될 수도 있으며, 이것은 다수의 페이지 손실들, 뱅크 충돌들, 판독/기입 스위칭, 및 다른 유사한 어드레싱 문제들을 야기할 수도 있다. 다수의 현대의 메모리 시스템들은 단일의, 더욱 최적의 어드레싱 스킴을 설계함으로써 메모리 효율을 향상시키기를 시도한다. 그러나, 이미지들 및 표면들의 데이터 사이즈들 및 데이터 조직화 포맷들은 통상 여러 애플리케이션들에 대해 상이하다. 이와 같이, 하나의 어드레싱 스킴이 모든 사용 케이스들에 대해 효율적이기는 어렵다.
GPU 내에서, 소위 "2D 엔진" 은 데이터 이동, 데이터 복사, 데이터 변환들, 어드레스 재배열, 스케일링 및 다른 기능들을 담당할 수도 있으며, 이것에 의해 데이터가 메모리로부터 액세스되거나 메모리로 기입된다. 그러한 2D 엔진의 효율은 GPU 의 전체 성능 및 전력 효율에 영향을 준다. 2D 엔진은 데이터를 여러 이미지/표면 포맷들로 핸들링하는 것을 담당할 수도 있다. 예를 들어, 이미지/표면은 1차원, 2차원들, 3차원들로 조직될 수도 있다. 이미지/표면을 표현하는 데이터는 또한 선형 모드 (선드로 배열된 데이터), 틸팅 모드 (직사각형 블록들로 배열된 데이터), 및 매크로-타일 모드 (다수의 직사각형 서브블록들을 갖는 블록들로 배열된 데이터) 를 포함하는 다양한 상이한 모드들 (즉, 저장 모드) 로 저장될 수도 있다. 또, 이미지/표면에서의 화소들은 상이한 비트 길이들을 가질 수도 있다. 메모리 효율을 더 양호하게 향상시키기 위해, 2D 엔진의 판독 및 기입 액션들은 타이프 라이터 (type writer) 스캐닝, 타일-기반 스캐닝, 힐버트 스캐닝, 특별 스캐닝 등을 포함하는 특정의 메모리 어드레싱 패턴을 사용할 수도 있다. 그러나, 그러한 패턴들은 일부 이미지/표면 포맷들에 대해서만 효율적인 메모리 사용을 허용할 수도 있고, 다른 이미지/표면 포맷들에 대해서는 일반적으로 열악한 선택들일 수도 있다.
이들 단점들의 관점에서, 본 개시는 적응적 메모리 어드레스 스캐닝 기법을 제안한다. 본 개시의 적응적 메모리 어드레스 스캐닝 기법들은 표면의 하나 이상의 특성들에 기초하여 특정의 표면에 대해 사용될 어드레스 스캐닝 패턴을 정의할 수도 있다.
도 1 은 본 개시의 적응적 메모리 어드레스 스캐닝 기법들을 구현하도록 구성된 예시의 컴퓨팅 디바이스를 도시하는 블록도이다. 도 1 에 도시된 바와 같이, 디바이스 (100) 는 디스플레이 (103), 프로세싱 유닛 (102), 그래픽 프로세싱 유닛 (GPU) (114), 메모리 시스템 (107), 디스플레이 프로세서 (113), 송수신기 모듈 (115), 및 사용자 인터페이스 (117) 를 포함할 수도 있다. 디바이스 (100) 의 예들은 미디어 플레이어들과 같은 비디오 디바이스들, 셋-톱 박스들, 이동 전화들과 같은 무선 핸드셋들, 개인용 휴대정보단말들 (PDAs), 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 게이밍 콘솔들, 화상 회의 유닛들, 태블릿 컴퓨팅 디바이스들 등을 포함할 수도 있지만, 이들에 제한되지 않는다.
프로세싱 유닛 (102) 은 중앙 프로세싱 유닛 (CPU), 코프로세서 등과 같은, 그러나 이들에 제한되지 않는 하나 이상의 프로그램가능한 프로세서들을 포함할 수도 있다. GPU (114) 는 디바이스 (100) 의 일부이거나 디바이스 (100) 에 커플링될 수도 있는 디스플레이 (103) 의 화소들에 대한 화소 값들을 결정하는 것과 같은 그리픽 관련 기능들을 수행하고, 디스플레이의 화소들을 렌더링하도록 구성될 수도 있다. 예를 들어, 프로세싱 유닛 (102) 은 비디오 게임, 웹 브라우저, 이메일 애플리케이션과 같은, 메모리 시스템 (107) 에 저장된 애플리케이션, 또는 제시되어야 하는 그래픽을 생성하는 임의의 다른 애플리케이션을 실행할 수도 있다. 프로세싱 유닛 (102) 은 GPU (114) 에게 애플리케이션의 실행에 의해 생성된 그래픽에 대한 컬러 값들, 불투명도 값들, 및 다른 그러한 값들과 같은 화소 값들을 결정하기 위해 그래픽 관련 기능들을 수행하도록 명령할 수도 있다. 응답으로, GPU (114) 는 그래픽 관련 기능들을 수행하고 결정된 화소 값들에 기초하여 디스플레이의 화소들을 렌더링할 수도 있다.
그래픽 프로세싱 유닛 (GPU) 구동기 (116) 는 프로세싱 유닛 (102) 이 GPU (114) 에게 그래픽 관련 기능들을 수행하도록 명령하는 것을 허용하는 프로세싱 유닛 (102) 과 GPU (114) 사이의 인터페이스로서 기능할 수도 있다. 예를 들어, 프로세싱 유닛 (102) 이 GPU (114) 로 커맨드 또는 명령을 송신할 필요가 있다면, 프로세싱 유닛 (102) 은 GPU 구동기 (116) 를 통해 GPU (114) 로 커맨드 또는 명령을 송신할 수도 있다. 프로세싱 유닛 (102) 이 GPU (114) 로 송신할 수도 있는 커맨드들 또는 명령들은 버텍스 셰이더들 (vertex shaders) 및 프래그먼트 셰이더들 (fragment shaders) 과 같은 셰이더 프로그램들의 명령들을 로딩 및 실행하는 커맨드들, 및 GPU (114) 가 메모리 시스템 (107) 으로부터 화소 값들을 취출하거나 메모리 시스템 (107) 으로 화소 값들을 저장할 수도 있는 가상 메모리 어드레스들을 나타내는 커맨드들을 포함할 수도 있다. 이러한 방식으로, 프로세싱 유닛 (102) 은 GPU (114) 의 동작을 제어할 수도 있다.
GPU (114) 가 화소 값들을 취출하거나 저장하기 위해 이용하는 가상 어드레스들은 화소 값들이 저장되거나 취출되는 곳의 실제의 로케이션들이 GPU (114) 로부터 "은닉되는" 것을 방지하는 가상 메모리 스킴의 부분일 수도 있다. 예를 들어, 가상 메모리는 GPU (114) 가 화소 값들을 취출 및 저장하기 위한 가상 어드레스들만을 지칭할 필요가 있을 수 있도록 메모리 시스템 (107) 을 가상화하는 메모리 관리 기법이다. 이들 예들에서, 프로세싱 유닛 (102) 의 GPU 구동기 (116) 는 GPU (114) 에게 화소 값들을 어디에 저장해야 하는지 또는 화소 값들을 어디에서 취출해야 하는지를 나타내는 가상 어드레스들을 GPU (114) 로 송신할 수도 있다.
메모리 시스템 (107) 의 예들은 랜덤 액세스 메모리 (RAM), 동기 동적 RAM (SDRAM), 이중 데이터 레이트 SDRAM (DDR SDRAM), 리드 온리 메모리 (ROM), 전기적으로 소거가능한 프로그램가능한 리드 온리 메모리 (EEPROM), 플래시 메모리, 또는 데이터 (예를 들어, GPU (114) 에 의해 렌더링된 표면과 연관된 데이터) 룰 저장하기 위해 사용될 수 있는 임의의 다른 매체를 포함하는 하나 이상의 메모리 유닛들을 포함하지만, 이들에 제한되지 않는다. 메모리 시스템 (107) 은 또한 명령들 또는 데이터 구조들의 형태로 프로그램 코드를 저장하도록 구성될 수도 있고, 그것은 프로세싱 유닛 (102) 및 GPU (114) 에 의해 액세스될 수 있다. 일부 예들에서, 메모리 시스템 (107) 은 컴퓨터 판독가능 저장 디바이스와 같은 하나 이상의 컴퓨터 판독가능 저장 매체들을 포함할 수도 있다. 예를 들어, 메모리 시스템 (107) 은 프로세싱 유닛 (102) 및 GPU (114) 로 하여금 본 개시에서 그들에게 부여된 기능들을 수행하게 하는 명령들을 포함할 수도 있다.
메모리 시스템 (107) 은, 일부 예들에서, 비일시적 저장 매체로서 고려될 수도 있다. 용어 "비일시적" 은 저장 매체가 반송파 또는 전파된 신호로 구현되지 않는 것을 나타낼 수도 있다. 그러나, 용어 "비일시적" 은 메모리 시스템 (107) 이 이동불가한 것을 의미하는 것으로 해석되지 않아야 한다. 하나의 예로서, 메모리 시스템 (107) 은 디바이스 (100) 로부터 제거될 수도 있고, 다른 디바이스로 이동될 수도 있다. 다른 예로서, 메모리 시스템 (107) 과 실질적으로 유사한 저장 디바이스가 디바이스 (100) 로 삽입될 수도 있다. 소정의 예들에서, 비일시적 저장 매체는 (예를 들어, RAM 에서) 시간의 경과에 따라 변할 수 있는 데이터를 저장할 수도 있다.
GPU 구동기 (116) 는 프로세싱 유닛 (102) 상에서 실행하고 있는 소프트웨어일 수도 있다. 이러한 예에서, 메모리 시스템 (107) 은 프로세싱 유닛 (102) 이 실행을 위해 취출하는 GPU 구동기 (116) 의 소스 코드 또는 오브젝트 코드를 저장한다. 대안적으로, GPU 구동기 (116) 는 프로세싱 유닛 (102) 내에 임베딩된 하드웨어, 또는 프로세싱 유닛 (102) 및 GPU (114) 에 커플링하는 프로세싱 유닛 (102) 의 외부의 하드웨어일 수도 있다. 일부 예들에서, GPU 구동기 (116) 는 그의 임의의 조합을 포함하여, 하드웨어, 소프트웨어, 펌웨어 등일 수도 있다. 예시 및 명확성의 목적으로, 본 개시에 기술된 예들은 GPU 구동기 (116) 가 프로세싱 유닛 (102) 상에서 실행하는 소프트웨어인 콘텍스트에서 기술된다.
디바이스 (100) 는 명확성의 목적으로 도 1 에 도시되지 않은 추가적인 모듈들 또는 유닛들을 포함할 수도 있다. 예를 들어, 디바이스 (100) 는 디바이스 (100) 가 이동 무선 전화인 예들에서 전화 통화를 유발하기 위해, 도 1 에 도시되지 않은 스피커 및 마이크로폰, 또는 디바이스 (100) 가 미디어 플레이어인 경우의 스피커를 포함할 수도 있다. 디바이스 (100) 는 또한 비디오 카메라를 포함할 수도 있다. 또한, 디바이스 (100) 에 도시된 여러 모듈들 및 유닛들은 디바이스 (100) 의 모든 예에서 필요하지는 않을 수도 있다. 예를 들어, 사용자 인터페이스 (117) 및 디스플레이 (103) 는 디바이스 (100) 가 데스크톱 컴퓨터인 예들에서의 디바이스 (100) 또는 외부 사용자 인터페이스 또는 디스플레이와 인터페이싱하도록 구비되는 다른 디바이스의 외부에 있을 수도 있다.
사용자 인터페이스 (117) 의 예들은 트랙볼, 마우스, 키보드, 및 다른 타입들의 입력 디바이스들을 포함하지만, 이들에 제한되지 않는다. 사용자 인터페이스 (117) 는 또한 터치 스크린일 수도 있고, 디스플레이 (103) 의 부분으로서 통합될 수도 있다. 송수신기 모듈 (115) 은 디바이스 (100) 와 다른 디바이스 또는 네트워크 사이의 무선 또는 유선 통신을 허용하는 회로를 포함할 수도 있다. 송수신기 모듈 (115) 은 변조기들, 복조기들, 증폭기들 및 유선 또는 무선 통신을 위한 다른 그러한 회로를 포함할 수도 있다.
디스플레이 (103) 는 GPU (114) 에 의해 생성된 이미지 컨텐츠를 디스플레이하는 디바이스 (100) 의 디스플레이일 수도 있다. 예를 들어, 래스터화 프로세스 동안, GPU (114) 는 디스플레이 (103) 를 디스플레이 타일들로 분할하고, 이미지의 대응하는 부분들을 디스플레이 타일들의 각각의 것으로 렌더링할 수도 있다. 디스플레이 (103) 는 액정 디스플레이 (LCD), 유기 발광 다이오드 디스플레이 (OLED), 음극선관 (CRT) 디스플레이, 플라즈마 디스플레이, 또는 다른 타입의 디스플레이 디바이스일 수도 있다.
본 개시의 기법들에 따르면, GPU (114) 를 포함하는 디바이스 (100) 는 그래픽 프로세싱을 위해 메모리 액세싱 방법을 수행하도록 구성될 수도 있다. 하나의 예에서, GPU (114) 는 표면의 특성들을 결정하고, 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하며, 및 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성될 수도 있다.
도 2 는 본 개시의 일부 예들에 따른 도 1 의 컴퓨팅 디바이스의 양태들의 예를 도시하는 블록도이다. 예를 들어, 도 2 는 도 1 의 디바이스 (100) 를 더욱 상세히 보여줄 수도 있다. 간략성의 목적으로, 도 2 에 도시되지만 도 1 에는 도시되지 않는 디바이스 (100) 의 컴포넌트들만이 이하에 상세히 기술된다. 도 2 에 도시된 바와 같이, 디바이스 (100) 는 메모리 인터페이스 유닛 (MIF) (104), 메모리 관리 유닛 (MMU) (105), 메모리 제어기 (106A), 및 메모리 제어기 (106B) 를 더 포함할 수도 있다. 프로세싱 유닛 (102) 및 GPU (114) 는 MIF (104), MMU (105), 및 메모리 제어기들 (106A 및 106B) 를 통해 메모리 시스템 (107) 에 데이터를 저장하고 메모리 시스템 (107) 으로부터 데이터를 취출할 수도 있다. 도 2 에 도시된 바와 같이, 프로세싱 유닛 (102), GPU (114), 및 메모리 시스템 (107) 은 도 1 에 도시된 것들과 실질적으로 유사할 수도 있다.
일부 예들에서, 디바이스 (100) 는 집적회로 (IC) (101) 를 포함할 수도 있고, IC (101) 는 프로세싱 유닛 (102), GPU (114), MIF (104), MMU (105), 메모리 제어기 (106A), 및 메모리 제어기 (106B) 를 포함할 수도 있다. 일부 예들에서, 도 1 의 송수신기 모듈 (115) 및 디스플레이 프로세서 (113) 는 양자 모두 IC (101) 의 외부에 있을 수도 있거나, 하나는 IC (101) 의 부분이고 다른 것은 IC (101) 의 외부에 있을 수도 있다. 도 2 는 GPU (114) 및 프로세싱 유닛 (102) 이 공통 패키지 (예를 들어, 공통 하드웨어 칩 또는 집적회로) 내에 상주하는 것을 도시하지만, 본 개시의 양태들은 그렇게 제한되지 않는다. 일부 예들에서, 프로세싱 유닛 (102) 은 IC (101) 의 외부에 있을 수도 있다. 또한, 프로세싱 유닛 (102) 이 IC (101) 의 외부에 있는 예들에서, GPU (114) 는 MIF (104) 및 메모리 제어기들 (106A 및 106B) 을 포함할 수도 있다; 그러나 이거은 프로세싱 유닛 (102) 이 패키지의 외부에 있는 모든 예에서의 요건은 아니다.
따라서, 일부 예들에서, 프로세싱 유닛 (102), GPU (114), MIF (104), 및 메모리 제어기들 (106A 및 106B) 은 개개의 하드웨어 칩들일 수도 있고, IC (101) 는 이들 하드웨어 칩들의 조합을 포함할 수도 있다. 다른 예들에서, 하나의 하드웨어 칩은 프로세싱 유닛 (102), MIF (104), 및 메모리 제어기들 (106A 및 106B) 중 하나 이상을 포함할 수도 있고, 다른 하드웨어 칩은 GPU (114) 를 포함할 수도 있다. 그러한 예들에서, IC (101) 는 이들 2 개의 하드웨어 칩들 양자 모두를 포함할 수도 있다. 프로세싱 유닛 (102), GPU (114), MIF (104), 및 메모리 제어기들 (106A 및 106B) 이 공통 패키지 내에 있은 것으로 도시되는 도 2 에 도시된 예를 포함하여, 다른 그러한 치환들 및 결합들이 가능할 수도 있다. 또, IC (101) 는 비디오 코더 또는 다른 적합한 컴포넌트들과 같은, 도 2 에 도시된 것들보다 추가적인 컴포넌트들을 포함할 수도 있다.
IC (101) 는 가속화된 양식으로 그래픽을 렌더링하는 대량 병렬 프로세싱 능력들과 같은, 특정의 성능 기준들을 갖는 그래픽을 렌더링하는 것과 같은, 특정의 목적들을 위해 설계된 특수화된 하드웨어 유닛일 수도 있다. 일부 예들에서, IC (101) 는 디지털 신호 프로세서 (DSP), 범용 마이크로프로세서, 주문형 반도체 (ASIC), 필드 프로그램가능 게이트 어레이 (FPGA), 또는 다른 등가의 집적 또는 이산 로직 회로와 결합한 특수화된 하드웨어를 포함할 수도 있다. 예를 들어, GPU (114) 는 특수화된 하드웨어일 수도 있고, 프로세싱 유닛 (102) 은 DSP, 범용 마이크로프로세서, ASIC, FPGA, 또는 임의의 다른 적합한 하드웨어일 수도 있다.
상술된 바와 같이, GPU (114) 는 메모리 시스템 (107) 으로 화소 값들을 저장하고, 메모리 시스템 (107) 으로부터 화소 값들을 취출할 수도 있다. 메모리 시스템 (107) 을 액세스하기 위해, GPU (114) 는 MIF (104) 및 메모리 제어기들 (106A 및 106B) 을 사용할 수도 있다. MIF (104) 및 메모리 제어기들 (106A 및 106B) 은 그의 임의의 조합을 포함하여, 하드웨어, 소프트웨어, 펌웨어 등일 수도 있다.
일부 예들에서, MIF (104) 는 프로세싱 유닛 (102) 및 GPU (114) 와 같은 프로세서들과 메모리 시스템 (107) 사이의 인터페이스를 제공할 수도 있다. MIF (104) 는 메모리 시스템 (107) 에서의 물리적 메모리 어드레스들로의 논리적 메모리 어드레스들의 변환들을 수행하는 것 뿐아니라 다른 태스크들을 수행하는 것을 포함하는, 프로세싱 유닛 (102) 으로부터 메모리 시스템 (107) 에 대한 액세스를 위한 요청들을 핸들링할 수도 있는 MMU (105) 를 포함할 수도 있다. 메모리 제어기들 (106A 및 106B) 은 각각의 메모리 유닛들 (108A 및 108B) 내로 및 밖으로의 데이터의 흐름을 조절할 수도 있다. 메모리 제어기들 (106A 및 106B) 중 각각의 것은 메모리 시스템 (107) 의 메모리 유닛들 (108A 및 108B) 중 대응하는 것에 대한 액세스를 제공할 수도 있다. 메모리 유닛들 (108A 및 108B) 중 각각의 것은 개별적으로 액세스가능한 메모리 시스템 (107) 의 별개의 부분들일 수도 있다. 이러한 콘텍스트에서, 메모리 유닛 (108A) 은 메모리 유닛 (108B) 으로부터 별개의 메모리 "채널" 로서 고려될 수도 있다. 메모리 시스템 (107) 은 복수의 메모리 유닛들 (108A 및 108B) 을 포함할 수도 있고, 메모리 유닛들 (108A 및 108B) 에 대한 액세스는 메모리 제어기들 (106A 및 106B) 중 대응하는 것에 의해 제공된다.
일부 예들에서, 메모리 유닛들 (108A 및 108B) 중 하나는 메모리 제어기들 (106A 및 106B) 중 그것의 대응하는 것만을 통해, 그리고 다른 메모리 제어기들을 통하지 않고 액세스가능할 수도 있다. 예를 들어, 메모리 제어기 (106A) 가 메모리 유닛 (108A) 에 대응하는 경우, 메모리 유닛 (108A) 은 메모리 제어기 (106A) 를 통해서만 액세스가능할 수도 있고, 메모리 제어기 (106B) 는 메모리 유닛 (108A) 을 액세스할 수 없을 수도 있다. 이러한 식으로 메모리 제어기들 (106A 및 106B) 중 각각의 것은 대응하는 메모리 유닛들 (108A 및 108B) 을 통해 메모리 시스템 (107) 으로 메모리 채널을 제공한다.
본 개시의 양태들이 2 개의 메모리 제어기들 (106A 및 106B), 및 2 개의 메모리 유닛들 (108A 및 108B) 을 포함하는 메모리 시스템 (107) 을 포함하는 디바이스 (100) 로 기술되지만, 일부 다른 예들에서 디바이스 (100) 는 4 개의 메모리 제어기들과 같은 3 개 이상의 메모리 제어기들을 포함할 수도 있다. 다른 예들에서, 메모리 시스템 (107) 은 4 개의 메모리 유닛들과 같은 3 개 이상의 메모리 유닛들을 포함할 수도 있고, 본 개시에 기술된 기법들은 마찬가지로 그러한 예들에 확장가능할 수도 있다. 메모리 시스템 (107) 이 2 개의 메모리 유닛들을 포함하는 예들에서, 메모리 시스템 (107) 은 각각 메모리 시스템 (107) 내의 2 개의 메모리 유닛들 (108A 및 108B) 로 2 개의 메모리 제어기들 (106A 및 106B) 에 의해 제공되는 2 개의 채널들이 존재하기 때문에 이중 채널 메모리 시스템으로서 지칭될 수도 있다.
MIF (104) 는 GPU (114) 및 프로세싱 유닛 (102) 이 각각 메모리 제어기들 (106A 및 106B) 을 통해 메모리 유닛들 (108A 및 108B) 로부터의 데이터 (예를 들어, 화소 값들) 를 액세스하는 것을 허용하는 인터페이스일 수도 있다. 예를 들어, MIF (104) 는 가상 메모리 어드레스들을 물리적 메모리 어드레스들로 맵핑하는 MMU (105) 를 포함할 수도 있다. 예를 들어, 메모리 시스템 (107) 내의 특정의 메모리 어드레스로 화소 값들을 저장하거나 특정의 메모리 어드레스로부터 화소 값들을 취출하기 위해, GPU (114) 는 MIF (104) 로 특정의 메모리 어드레스와 연관된 가상 메모리 어드레스를 출력할 수도 있다. MIF (104) 의 MMU (105) 은 그 가상 메모리 어드레스로부터 특정의 메모리 어드레스를 결정하고, 메모리 시스템 (107) 내의 특정의 메모리 어드레스를 액세스할 수도 있다. 본 개시에서, 용어들 "논리적" 및 "가상" 는 가상 페이지가 또한 논리적 페이지로서 지칭될 수 있고, 가상 메모리 어드레스가 또한 논리적 메모리 어드레스로서 지칭될 수 있고, 가상 메모리 공간이 논리적 메모리 공간으로서 지칭될 수 있는 등을 위해 메모리 및 메모리 어드레스들을 지칭할 때 교환가능하게 사용될 수도 있다.
가상 메모리 공간은 복수의 가상 페이지들로 분할될 수도 있다. 이들 가상 페이지들은 인접할 수도 있지만, 이들 가상 페이지들이 대응하는 메모리 시스템 (107) 내의 물리적 페이지들 (예를 들어, 페이지0 및 페이지1) 은 메모리 시스템 (107) 에서 인접하지 않을 수도 있다. 페이지들은 MIF (104) 가 관리할 수 있을 수도 있는 최소 유닛들로서 고려될 수도 있다. 각각의 가상 페이지는 복수의 뱅크들로 더욱 서브-분할될 수도 있다. 각 뱅크는 페이지 내의 저장을 위한 논리적 단위를 나타낸다. 뱅크는 다수의 행들 및 열들의 저장 유닛들을 포함할 수도 있고, (예를 들어, 다수의 메모리 채널들에 걸쳐) 하나 이상의 상이한 메모리 유닛들을 포인팅할 수도 있다. 통상적으로, 단일의 판독 또는 기입 액션에서, 한 번에 메모리의 가상 페이지의 단 하나의 뱅크만이 액세스된다. 일부 예들에서, 뱅크의 사이즈는 메모리 버스 폭의 사이즈와 동일하다.
그래픽 관련 기능들의 부분으로서, GPU (114) 는 디바이스 (100) 와 연관된 또는 디바이스 (100) 상의 디스플레이 상에서 보여져야 하는, 표면 (120) 과 같은, 그래픽 이미지 또는 컨텐츠의 표면을 생성할 수도 있다. GPU 구동기 (116) 는 GPU (114) 로 하여금 메모리 시스템 (107) 에 그 표면을 저장하게 하는 명령들, 및 GPU (114) 가 그 표면을 저장해야 하는 곳에 관한 가상 어드레스들을 송신할 수도 있다. 각각의 표면은 메모리 시스템 (107) 에 저장되는 화소 값들을 포함할 수도 있다.
표면 (120) 은 화소 값들의 2차원 (2D) 어레이로서 배열될 수도 있고, GPU (114) 는 MIF (104) 에게 메모리 시스템 (107) 에 선형, 타일 또는 매크로-타일 (macro-tiled) 저장 모드로 표면 (120) 또는 다수의 표면들을 저장하도록 명령할 수도 있다. 선형 저장 모드에서, 데이터 (예를 들어, 화소 데이터) 는 라인들로 배열된다. 타일링 (tiling) 저장 모드에서, 화소 데이터는 직사각형 블록들로 배열된다. 매크로-타일링 저장 모드에서, 화소 데이터는 블록들로 배열되고, 각각의 블록은 다수의 직사각형 서브블록들 (즉, 타일들 내의 타일들) 을 포함한다. 일반적으로, 타일링 또는 매크로-타일링 저장 모드는 일반적으로 타일링 저장 모드인 것으로서 지칭될 수도 있다. 일부 예들에서, 표면 (120) 의 화소 값들의 2D 어레이는 디스플레이상의 화소들의 수와 대략 동일한 사이즈일 수도 있다. 예를 들어, 표면 (120) 의 화소 값들은 GPU (114) 에 의해 생성된 그래픽 이미지를 나타낼 수도 있다. 다른 예들에서, 표면 (120) 은 디스플레이되는 이미지의 부분일 수도 있다. 즉, 디스플레이된 이미지는 하나 이상의 표면들을 포함할 수도 있다.
하나의 예로서, 프로세싱 유닛 (102) 상에서 실행하는 GPU 구동기 (116) 는 라인이 표면 (120) 의 하나의 행에 걸친 화소 값들을 포함하는 경우, 메모리 시스템 (107) 에 그 후 저장되는, 표면 (120) 의 각 라인을 GPU (114) 로 하여금 저장하게 하는 명령들을 송신할 수도 있다. 다른 예로서, GPU 구동기 (116) 는 타일이 표면의 MxN 화소 값들을 포함하는 경우, 메모리 시스템 (107) 에 그 후 저장되는, 표면 타일로서 지칭되는, 표면의 각 타일을 GPU (114) 로 하여금 저장하게 하는 명령들을 송신할 수도 있다. 본 개시의 다른 예들에서, GPU (114) 자신이 GPU 구동기 (116) 로부터의 임의의 입력 없이 화소 데이터를 저장하기 위해 사용될 저장 모드를 결정할 수도 있다. 일반적으로, 본 개시는 선형 또는 타일 양식으로 표면을 저장하는 것을 지칭할 수도 있는, 표면의 부분들을 저장하는 것을 일반적으로 지칭할 수도 있다. 하나의 예에서, 선형 또는 타일 양식 중 어느 것으로 표면을 저장하기 위해, GPU 구동기 (116) 는 GPU (114) 로 하여금 가상 어드레스들에 화소 값들을 저장하게 하는 명령들을 송신할 수도 있다. MIF (104) 의 MMU (105) 은 가상 어드레스들에 대응하는 물리적 어드레스들을 결정할 수도 있고, GPU (114) 는 MIF (104) 를 통해 물리적 어드레스들에 대응하는 메모리 시스템 (107) 의 페이지들에 화소 값들을 저장할 수도 있다.
본 개시의 양태들에서, 가상 페이지로부터 맵핑되는 물리적 페이지는 도 3 에 더욱 상세히 도시된 바와 같이 메모리 유닛들 (108A 및 108B) 양자를 포함할 수도 있다. 도 3 은 메모리 시스템 (107) 의 예시의 물리적 페이지를 도시하는 블록도이다. 예를 들어, 도 3 은 4 개의 섹션들 (섹션들 0-3) 을 포함하는 가상 페이지 (130) 를 포함하는 MIF (104) 를 도시한다. 가상 페이지 (130) 는 이해의 편의를 위해 도 3 에 도시되는 가상의 구성이라는 것이 이해되어야 한다. 도 3 에서, 메모리 시스템 (107) 은 가상 페이지 (130) 에 대응하는 물리적 페이지 (132) 를 포함할 수도 있다.
물리적 페이지 (132) 는 메모리 유닛 (108A) 및 메모리 유닛 (108B) 양자 모두를 포함할 수도 있다. 예를 들어, 메모리 유닛 (108A) 은 부분 (132A) 으로서 나타낸, 물리적 페이지 (132) 의 일부를 저장할 수도 있고, 메모리 유닛 (108B) 은 부분 (132B) 으로서 나타낸, 물리적 페이지 (132) 의 일부를 저장할 수도 있다. 도시된 바와 같이, 메모리 유닛 (108A) 은 물리적 페이지 (132) 의 섹션 0 및 섹션 2 를 저장하고, 메모리 유닛 (108B) 은 물리적 페이지 (132) 의 섹션 1 및 섹션 3 을 저장한다.
IC (101) 가 인터리빙 방식으로 데이터를 저장하기 때문에, 메모리 유닛 (108A) 은 섹션 0 및 섹션 2 를 저장할 수도 있고, 메모리 유닛 (108B) 은 섹션 1 및 섹션 3 을 저장할 수도 있다. 예를 들어, 도 1 을 다시 참조하면, GPU 구동기 (116) 는 GPU (114) 로 하여금 화소 값들을 저장하게 하는 명령들을 송신할 수도 있고, 화소 값이 저장되어야 하는 곳에 대한 가상 어드레스들을 송신할 수도 있다. GPU (114) 는, 차례로, MIF (104) 에게 가상 어드레스들에 따라 화소 값들을 저장하도록 요청할 수도 있다. MIF (104) 는, 차례로, 가상 어드레스들을 물리적 어드레스들로 맵핑하고, 그 물리적 어드레스들에 기초하여 인터리빙 방식으로 메모리 시스템 (107) 의 페이지들에 화소 값들을 저장할 수도 있다.
MIF (104) 는 인터리빙 방식으로 화소 값들을 저장하도록 구성될 수도 있다. 하나의 예로서, MIF (104) 는 인터리빙 방식으로 화소 값들을 저장하도록 사전-프로그래밍될 수도 있다. 다른 예로서, MIF (104) 는 인터리빙 방식으로 화소 값들을 저장하도록 MIF (104) 에게 명령하는 명령들을 수신할 수도 있다. MIF (104) 는 메모리 시스템 (107) 의 페이지들에 화소 값들을 저장하기 위해 메모리 제어기들 (106A 및 106B) 사이에서 인터리빙할 수도 있다. 저장의 인터리빙 방식은 메모리 제어기 (106A) 를 통해 메모리 유닛 (108A) 에, 1 바이트가 8 비트들인 바이트들의 제 1 세트를 저장하고, 후속하여 메모리 제어기 (106B) 를 통해 메모리 유닛 (108B) 에 바이트들의 제 2 세트를 저장하고, 후속하여 메모리 제어기 (106A) 를 통해 메모리 유닛 (108A) 에 바이트들의 제 3 세트를 저장하고, 후속하여 메모리 제어기 (106B) 를 통해 메모리 유닛 (108B) 에 바이트들의 제 4 세트를 저장하는 등을 지칭한다. 즉, 저장의 인터리빙된 방식은 각각 메모리 제어기들 (106A 및 106B) 을 통해 메모리 유닛 (108A) 및 메모리 유닛 (108B) 에 바이트들의 저장을 교번하는 것으로서 고려될 수도 있다. 인터리브 사이클 당 저장되는 바이트들의 수는 인터리브 입도 (granularity) 로서 지칭될 수도 있고, GPU 구동기 (116) 에 의해 정의될 수도 있거나, MIF (104) 가 그 인터리브 입도로 사전 프로그래밍될 수도 있다.
예를 들어, 도 3 에 도시된 예에서, (가상 페이지 (130) 로부터 맵핑된) 물리적 페이지 (132) 는 4096 바이트들의 화소 값들 (예를 들어, 4 킬로바이트 (kB) 의 화소 값들) 을 저장할 수 있을 수도 있으며, 이것은 섹션들 0-3 의 각 섹션이 1024 바이트들의 화소 값들 (예를 들어, 1 kB 의 화소 값들) 을 저장할 수 있다는 것을 의미한다. 또한, 인터리브 입도는 1024 바이트들이라고 가정하라. 이러한 예에서, GPU (114) 는 1 kB 의 인터리브 입도에 기인하여, 표면의 라인 또는 타일의 제 1 의 1 kB 의 화소 값들이 메모리 제어기 (106A) 를 통해 메모리 유닛 (108A) 내의 섹션 0 에 저장되도록, 및 표면의 라인 또는 타일의 제 2 의 1 kB 의 화소 값들이 메모리 제어기 (106B) 를 통해 메모리 유닛 (108B) 내의 섹션 1 에 저장되도록, MIF (104) 를 통해 화소 값들을 저장할 수도 있다. 또한, GPU (114) 는 1 kB 의 인터리브 입도에 기인하여, 표면의 라인 또는 타일의 제 3 의 1 kB 의 화소 값들이 메모리 제어기 (106A) 를 통해 메모리 유닛 (108A) 내의 섹션 2 에 저장되도록, 및 표면의 라인 또는 타일의 제 4 의 1 kB 의 화소 값들이 메모리 제어기 (106B) 를 통해 메모리 유닛 (108B) 내의 섹션 3 에 저장되도록, MIF (104) 를 통해 화소 값들을 저장할 수도 있다.
상기 예는 페이지들 (예를 들어, 물리적 페이지 (132) 또는 가상 페이지 (130)) 에서의 화소 값들의 저장을 기술하지만, 본 개시의 양태들은 그렇게 제한되지 않는다. 예를 들어, 메모리 시스템 (107) 이 복수의 물리적 페이지들로 분할되는 것이 필요하지 않을 수도 있다. 심지어 이들 예들에서, GPU 구동기 (116) 는 GPU (114) 로 하여금 인터리빙 방식으로 MIF (104) 를 통해 화소 값들을 저장하게 할 수도 있다. 이들 예들에서, 메모리 시스템 (107) 내의 저장 비트들은 인접한 저장 로케이션들로서 고려될 수도 있다; 그러나, 인접한 저장이 모든 예에서 필요하지는 않을 수도 있다. 일 예로서, 메모리 시스템 (107) 이 물리적 페이지들로 반드시 분할되지는 않는 경우에, GPU (114) 는 1 kB 의 인터리브 입도에 기인하여, 표면의 라인 또는 타일의 제 1 의 1 kB 의 화소 값들이 메모리 제어기 (106A) 를 통해 메모리 유닛 (108A) 내에 저장되도록, 및 표면의 라인 또는 타일의 제 2 의 1 kB 의 화소 값들이 메모리 제어기 (106B) 를 통해 메모리 유닛 (108B) 내에 저장되도록, MIF (104) 를 통해 화소 값들을 저장할 수도 있다. 또한, GPU (114) 는 1 kB 의 인터리브 입도에 기인하여, 표면의 라인 또는 타일의 제 3 의 1 kB 의 화소 값들이 메모리 제어기 (106A) 를 통해 메모리 유닛 (108A) 내에 저장되도록, 및 표면의 라인 또는 타일의 제 4 의 1 kB 의 화소 값들이 메모리 제어기 (106B) 를 통해 메모리 유닛 (108B) 내에 저장되도록, MIF (104) 를 통해 화소 값들을 저장할 수도 있다. 설명의 편의를 위해, 여러 예들이 메모리 시스템 (107) 이 물리적 페이지 (132) 와 같은 페이지들을 포함하는 예들로 기술된다.
예시의 목적으로, 본 개시는 화소 값들의 바이트들을 저장하는 것을 기술한다. 바이트는 8 비트들과 동일하다. 이에 따라, 1024 바이트들을 저장하는 것은 8192 비트들을 저장하는 것과 등가이며, 여기서 비트는 0 의 디지털 값 또는 1 의 디지털 값일 수도 있다. 따라서, 본 개시는 화소 값들의 바이트들을 저장하는 것을 기술하지만, 본 개시에 기술된 기법들은 화소 값들의 비트들을 저장하는 것과 등가이며, 여기서 각 바이트는 8 비트들이다.
메모리 시스템 (107) 이 물리적 페이지 (132) 를 포함하는 예에서, 인터리브 입도는 물리적 페이지 (132) 의 반절이 메모리 유닛 (108A) 에 저장되게 하고, 물리적 페이지 (132) 의 다른 반절이 메모리 유닛 (108B) 에 저장되게 한다. 그러한 인터리브 저장은 효율적인 채널 이용을 증지시킬 수도 있다. 예를 들어, 인터리브 입도는 MIF (104) 로 하여금 메모리 제어기 (106A) 에 의해 확립된 채널을 사용하여 화소 값들의 반절을 저장하게 하고, 메모리 제어기 (106B) 에 의해 확립된 채널을 사용하여 화소 값들의 반절을 저장하게 할 수도 있다. 메모리 제어기 (106A) 에 의해 확립된 채널을 사용하여 화소 값들의 반절 및 메모리 제어기 (106B) 에 의해 확립된 채널을 사용하여 화소 값들의 반절의 그러한 저장은 메모리 시스템 (107) 가 페이지들로 분할되지 않는 예들에서도 발생할 수도 있다.
또한, 인터리빙된 저장 방식으로 화소 값들을 저장하는 것은 GPU (114) 가 병렬로 메모리 시스템 (107) 에 MIF (104) 를 통해 화소 값들을 저장하는 것을 허용할 수도 있다. 예를 들어, GPU (114) 는 GPU (114) 가 메모리 제어기 (106B) 를 통해 메모리 유닛 (108B) 내의 물리적 페이지 (132) 의 부분 (132B) 의 섹션 1 에 MIF (104) 를 통해 화소 값들을 저장할 수 있을 수도 있는 것과 동일한 시간 또는 실질적으로 동일한 시간에 (예를 들어, 병렬로) 메모리 제어기 (106A) 를 통해 메모리 유닛 (108A) 내의 물리적 페이지 (132) 의 부분 (132A) 의 섹션 0 에 MIF (104) 를 통해 화소 값들을 저장할 수 있을 수도 있다. 상기한 것과 유사하게, 메모리 제어기 (106B) 를 통한 메모리 유닛 (108B) 내의 화소 값들의 저장과 동시에 발생하는 메모리 제어기 (106A) 를 통한 메모리 유닛 (108A) 내의 화소 값들의 저장은 메모리 시스템 (107) 이 페이지들로 분할되지 않는 예들에서도 발생할 수도 있다.
상술된 바와 같이, 그래픽 프로세싱에서 메모리를 효율적으로 사용하기 위한 종래의 기법들은 마주치게될 수도 있는 상이한 표면 타입들에 대해 일반적으로 차선이다. 이들 단점들에 비추어, 본 개시는 메모리 효율을 개선하기 위해 적응적 메모리 어드레스 스캐닝 기법의 사용을 제안한다. 본 개시의 적응적 메모리 어드레스 스캐닝 기법들은 표면의 하나 이상의 특성들에 기초하여 특정의 표면에 대해 사용되도록 어드레스 스캐닝 패턴을 정의할 수도 있다.
도 4 는 도 1 의 디바이스 (100) 의 예시의 그래픽 프로세싱 유닛 (GPU) 및 다른 하드웨어를 더 상세히 도시하는 블록도이다. 특히, 도 4 는 본 개시의 기법들을 구현하도록 구성될 수도 있는 GPU (114) 의 하드웨어 유닛들을 더 상세히 묘사한다.
GPU (114) 는 2D 디스패치 프로세서 (140), 2D 서브엔진들 (142A-D) ("2D 서브엔진들 (142)"), 캐시들 (144A-D) ("캐시들 (144)") 및 버스 인터페이스 (146) 를 포함할 수도 있다. 2D 디스패치 프로세서 (140) 는 표면상의 다양한 2D 동작들을 수행하기 위해 2D 서브엔진들 (142) 의 동작을 명령 및/또는 다르게는 제어하도록 구성될 수도 있는 GPU (114) 내의 프로세서이다. 예시의 2D 동작들은 블록 전송 (BLT 동작들), 클리어 동작들, 블렌딩 동작들, 포맷 변환들, 회전들, 스케일링, 및 다른 기하학적 동작들을 포함한다. BLT 동작은 데이터가 하나의 메모리로부터 다른 메모리로 복사되는 동작이다. 클리어 동작은 표면의 화소들에 특정의 컬러 값을 할당함으로써 표면을 초기화하기 위해 사용될 수도 있다. 블렌딩 동작은 2 개의 표면들로부터의 화소 값들이 새로운 표면을 생성하기 위해 소정의 방식으로 (예를 들어, 투명도 값에 기초하여) 결합되는 동작이다. 포맷 변환은 하나의 컬러 포맷 (예를 들어, RGB) 의 화소 값들이 다른 컬러 포맷 (예를 들어, YUV) 의 화소 값들로 변환되는 동작이다. 회전 동작은 표면이 소정의 각도량 (예를 들어, 90 도, 180 도 등) 만큼 회전되는 동작이다. 스케일링 동작은 표면의 사이즈가 더 크게 또는 더 작게 될 수도 있는 동작이다. 일부 예들에서, 스케일링 동작은 표면의 원래의 애스펙트비를 유지할 수도 있다. 다른 예들에서, 스케일링 동작은 표면의 원래의 애스펙트비를 변경할 수도 있다. 상술된 2D 동작들은 메모리로부터의 판독들 (예를 들어, 판독만의 동작들), 메모리로의 기입들 (예를 들어, 기입만의 동작들), 및/또는 판독 및 기입 동작들 양자 모두 (예를 들어, 메모리로부터 판독하는 것, 및 메모리로 기입하는 것 양자 모두를 수반하는 동작들) 를 수반할 수도 있다.
2D 서브엔진들 (142) 은 표면상의 2D 동작들을 수행하도록 구성된 특수화된 하드웨어 유닛들이다. 일반적으로, 도 4 에 도시된 바와 같은 2D 서브엔진들 (142) 의 병렬 배열은 단일의 2D 엔진으로서 (즉, 2D 디스패치 프로세서 (140) 및 캐시들 (144) 과 함께) 지칭될 수도 있다. 더욱 일반적으로, 본 개시의 콘텍스트에서, 2D 서브엔진들 (142) 각각은 병렬 어드레스 스캐닝 엔진으로서 지칭될 수도 있다. 본 개시의 기법들은 소스 표면 및/또는 목적지 표면에 적용될 수도 있다. 소스 표면은 2D 서브엔진들 (142) 이 동작을 수행하고 있는 표면이다. 목적지 표면은 소스 표면상에서의 동작의 수행을 통해 2D 서브엔진들에 의해 생성된 표면이다. 2D 서브엔진들 (142) 은 메모리 시스템 (107) 에 화소 데이터를 저장하기 전에 화소 데이터를 일시적으로 저장하기 위해 각각의 캐시들 (144) 을 사용할 수도 있다. 캐시들 (144) 은 GPU (114) 와 동일한 IC 에 물리적으로 위치되는 고속 그래픽 메모리 (GMEM) 로서 구성될 수도 있다. 하나의 예에서, 캐시들 (144) 각각은 2k 비트들의 데이터를 저장할 수도 있는, 다수의 캐시 라인들 (예를 들어, 32 개의 캐시 라인들) 을 가질 수도 있다. 그러나, 캐시들 (144) 의 다른 사이즈들이 사용될 수도 있다. 일부 예들에서, 캐시들 (144) 의 사이즈는 압축된 화소 블록의 비트들에서의 사이즈에 기초하여 선택될 수도 있다. 물론, 비트들에서의 압축된 화소 블록의 사이즈는 (화소당 비트들에서의) 화소 밀도 및 사용된 압축 알고리즘에 의존할 수도 있다.
도 4 의 예에서, 4 개의 2D 서브엔진들 (142) 및 4 개의 캐시들 (144) 이 묘사된다. 이러한 예에서, 4 개의 섹션들 (또는 표면의 서브 프리미티브들) 이 2D 서브엔진들 (142) 에 의해 병렬로 동작될 수도 있다. 다른 예에서, 2D 서브엔진들 (142) 은 4 개의 상이한 표면들상에서 동작하도록 구성될 수도 있다. 그러나, 더 많거나 더 적은 2D 서브엔진들이 사용될 수도 있다. 도 5 는 4 개의 서브 프리미티브들 (즉, 서브 프리미티브0, 서브 프리미티브1, 서브 프리미티브2, 및 서브 프리미티브3) 로 분할된 2차원 (2D) 표면 (150) 의 개념도이다.
도 4 로 돌아가서, 2D 서브엔진들 (142) 은 메모리 시스템 (107) 에 표면과 연관된 화소 데이터를 판독 및/또는 저장하도록 구성될 수도 있다. 하나의 예에서, 2D 서브엔진들 (142) 은 MIF (104) 를 통해 화소 데이터를 저장한다. MIF (104) 는 버스 인터페이스 (146) 를 통해 액세스될 수도 있다. 저장 동작들의 경우, 버스 인터페이스 (146) 는 2D 서브엔진들 (142) 의 모두로부터 화소 데이터를 수집하고 저장을 위해 MIF (104) 로 그 화소 데이터를 전송한다. 판독 동작들의 경우, 버스 인터페이스 (146) 는 MIF (104) 로 판독 요청들을 포워드하고 그 판독 요청들에 응답하여 거꾸로 화소 데이터를 수신한다. 버스 인터페이스 (146) 는 그 후 2D 서브엔진들 (142) 중 각각의 것에 의한 추가의 동작을 위해 캐시들 (144) 중 적절한 것으로 그 취출된 화소 데이터를 라우팅할 수도 있다.
본 개시의 특징들에 따르면, GPU (114) 는 표면의 특성들을 결정하고, 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하며, 및 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성될 수도 있다. 특히, 2D 디스패치 프로세서 (140), 또는 GPU (114) 의 다른 하드웨어 유닛은 표면 포맷 및 메모리 조직화 정보 (141) 로부터 표면의 특성들을 결정하도록 구성될 수도 있다. 표면 포맷 및 메모리 조직화 정보 (141) 는 표면의 특성들을 나타내는, 레지스터들, 버퍼들, 또는 다른 타입들의 메모리에 저장된 정보일 수도 있다. 일부 예들에서, 표면 특성들은 표면과 연관된 메타데이터 (예를 들어, 표면 설명) 로부터 판독될 수도 있다.
표면 특성들의 예들은 표면상에서 수행될 2D 동작 (또는 다른 그래픽 동작들), 저장 모드, 표면 높이, 표면 폭, 화소 압축의 사용 유무, 다중-샘플 안티-알리아싱 (MSAA) 의 사용, 화소 사이즈, 또는 화소 컬러 포맷을 포함할 수도 있지만 이들에 제한되지 않는다. 저장 모드는 상술된 바와 같이 매크로-타일링을 포함하여, 하나 이상의 선형 저장 모드 및 타일링 저장 모드를 포함할 수도 있다. 표면 높이는 화소들에서의 표면의 높이이다. 표면 폭은 화소들에서의 표면의 폭이다. 화소 압축의 사용에 관한 정보는 표면의 화소 데이터가 압축되는지 여부를 나타낸다. 화소 압축의 사용에 관한 정보는 또한 사용된 압축의 타입을 나타낼 수도 있다. 통상적으로, 화소 값들을 압축하는 스킴들은 화소들의 블록들을 한 번에 압축할 것이다. 사용된 압축의 타입은 압축을 수행하기 위해 사용된 화소들의 블록의 사이즈 (즉, 압축 블록 사이즈) 를 나타낼 수도 있다. 2D 서브엔진들 (142) 은 그 후 압축 블록 사이즈에 따라 압축된 화소들을 액세스할 것이다. MSAA 는 그래픽 프로세싱 기법이며, 이것에 의해 상이한 로케이션들에서의 다수의 값들 (즉, 샘플들) 이 각 화소에 대해 저장된다 (예를 들어, 각각 상이한 로케이션에 있는, 화소당 4 개의 화소 값들). 화소 사이즈는 각 화소를 나타내기 위해 얼마나 많은 비트들이 사용되는지를 나타낸다 (예를 들어, 8 bpp (bits per pixel), 16 bpp, 32 bpp 등). 화소 포맷은 화소의 컬러 포맷을 지칭할 수도 있다. 예시의 컬러 포맷들은 RGB, YCbCr, YUV, YUY2, AYB, NV12-4R, NV21-4R, 및 IYUV 를 포함한다.
2D 디스패치 프로세서 (140) 는 상술된 표면 특성들 중 하나 이상을 결정하고 그 결정된 하나 이상의 표면 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하도록 구성될 수도 있다. 이하에 논의된 개시의 예들에서, 메모리 어드레스 스캐닝 기법들은 표면을 서브 프리미티브들로 지칭되는 하나 이상의 블록들로 분할하는 것 및 하나 이상의 서브 프리미티브들 각각에서 시작 스캔 위치를 결정하는 것, 하나 이상의 서브 프리미티브들에 대한 스캐닝 피턴을 선택하는 것, 및/또는 특정의 2D 동작을 수행하기 위해 다수의 2D 서브엔진들 (142) 을 선택하는 것을 포함할 수도 있다.
다음은 2D 서브엔진들에 의해 사용될 메모리 어드레스 스캐닝 기법을 결정하기 위해 2D 디스패치 프로세서 (140) 가 결정할 수도 있는 표면의 예시의 특성들이다. 제 1 예로서, 2D 디스패치 프로세서 (140) 는 표면의 폭 및/또는 높이를 결정하도록 구성될 수도 있다. 표면의 결정된 폭 및/또는 높이에 의존하여, 2D 디스패치 프로세서 (140) 는 2D 서브엔진들 (142) 에게 표면을 더 작은 서브 프리미티브들로 분할하도록 명령할 수도 있다. 메모리에서의 단일의 시작 포인트로부터 끝까지의 표면의 화소 데이터를 판독하는 대신에, 2D 서브엔진들 (142) 은 메모리에서의 다수의 시작 포인트들로부터 표면 데이터의 화소 데이터를 판독 및/또는 기입하도록 구성될 수도 있다. 다수의 서브 프리미티브, 및 따라서 다수의 시작 어드레스들은 판독/기입들이 병렬로 발생하는 것을 허용하며, 따라서 이용가능한 메모리 대역폭을 더 완전하게 이용한다.
본 개시의 다른 예에서, 2D 서브엔진들 (142) 은 사이즈 (예를 들어, 화소들의 총 수) 및/또는 화소 포맷 (즉, 화소당 비트들의 수) 에 기초하여 변하는 수들의 서브 프리미티브들로 표면을 적응적으로 분할하도록 구성될 수도 있다. 이러한 방식으로, 표면의 서브 프리미티브들은 상이한 메모리 페이지들 및/또는 메모리 뱅크들로 할당될 수도 있다.
본 개시의 다른 예에서, 저장 모드 및 표면 사이즈에 기초하여, 2D 서브엔진들 (142) 은 표면을 수평으로 배열된 서브 프리미티브들 (예를 들어, 4x1 또는 2x1 배열), 수직으로 배열된 서브 프리미티브들 (예를 들어, 1x4 또는 1x2 배열), 정사각형으로 배열된 서브 프리미티브들 (예를 들어, 2x2 배열) 을 포함하는 여러 형상들의 서브 프리미티브들로, 또는 단일의 표면으로 (즉, 서브 프리미티브들 없음) 분할하도록 구성될 수도 있다. 배열의 형상은 더 양호한 메모리 효율을 달성하기 위해 변화될 수도 있다.
다른 예에서, 상술된 표면 특성들 중 하나 이상에 기초하여, 2D 서브엔진들 (142) 은 상술된 기법들 중 하나를 사용하여 결정된 서브 프리미티브들 각각에 대해 스캐닝 패턴을 적용하도록 구성될 수도 있다. 이러한 콘텍스트에서, 스캐닝 패턴은 각 서브 프리미티브에서 스캔할 시작 어드레스 뿐아니라, 각 프리미티브 내의 나머지 어드레스들을 스캔할 순서를 나타낼 수도 있다. 결정된 표면 특성들이 메모리 어드레스 스캐닝 기법을 결정하기 위해 사용되는 방법의 일반적 가이드라인들 및 특정의 예들이 도 6 내지 도 14 를 참조하여 이하에 기술된다.
도 6 은 어드레스 스캐닝의 하나의 예를 보여주는 개념도이다. 도 6 에 도시된 바와 같이, 표면 (155) 은 2x2 배열로 4 개의 서브 프리미티브들로 분할되었다. 이러한 예에서, 표면 (155) 은 표면의 폭이 4k 바이트이도록 표면 사이즈 및 화소 사이즈를 갖는다. 이와 같이, 서브 프리미티브 0-3 각각은 2k 바이트 폭을 갖는다. 표면 (155) 은 도 1 의 메모리 시스템 (107) 에 저장된다. 도 2 의 예와 유사하게, 도 6 의 예에서의 메모리 시스템 (107) 은 2-채널 메모리 시스템이다. 도 6 의 예에서, 2-채널 메모리 시스템은 1k 바이트 인터리빙 패턴으로 데이터를 저장한다. 이에 따라, 도 6 의 서브 프리미티브들 각각에서 도시된 바와 같이, 서브 프리미티브들 각각의 좌측 반절은 메모리 채널 A (예를 들어, 도 2 의 메모리 유닛 (108A)) 에서 저장되고, 서브 프리미티브들 각각의 우측 반절은 메모리 채널 B (예를 들어, 도 2 의 메모리 유닛 (108B)) 에서 저장된다.
종래의 메모리 어드레스 스캐닝 기법들을 사용하는 경우, 표면 (155) 의 그러한 분할은 열악한 메모리 효율을 야기할 것이다. 이것은 2D 서브엔진들 (142) 각각이 서브 프리미티브의 좌상측 코너에서 각각의 서브 프리미티브의 스캔을 시작할 것이기 때문이다. 그와 같이, 도 6 의 예에서, 2D 서브엔진들 (142) 각각은 메모리 채널 A 를 사용하여 동시에 표면 (155) 에 대한 데이터를 판독 또는 기입할 것이다. 2D 서브엔진들 (142) 이 메모리 채널 B 에 대한 데이터에 도달할 무렵에는, 2D 서브엔진들 (142) 모두가 메모리 채널 B 로부터 판독 및/또는 기입하고 있을 것이다. 이와 같이, 메모리 시스템 (107) 에서의 메모리 유닛들의 단지 50% 만이 임의의 1 회에 사용될 것이므로, 채널 밸런스가 비효율적이다.
이러한 문제를 경감시키기 위해, 본 개시의 기법들은 서브 프리미티브들로의 표면의 더욱 최적인 분할을 결정하기 위해 표면의 상술된 특성들을 사용한다. 특히, 본 개시는 서브 프리미티브들로의 표면의 하나 이상의 최적의 분할들을 결정하기 위해, (압축의 사용을 포함하여) 저장 모드 뿐아니라 표면 사이즈를 사용하는 것을 제안한다. 가능한 분할들은 서브 프리미티브들의 수 뿐아니라 배열의 형상을 포함한다. 이하 도 7 에 도시된 예들은 하나의 서브 프리미티브 (즉, 무 분할), 2 개의 서브 프리미티브들, 및 4 개의 서브 프리미티브들로의 표면의 분할을 포함한다. 그러나, 표면들은 이하에 논의된 가이드라인들과 일관된 임의의 수의 서브 프리미티브들로 분할될 수도 있다.
일반적으로, 2D 디스패치 프로세서 (140) 는 표면의 특성들을 결정하고 표면을 서브 프리미티브들로 분할하는 방법을 결정하도록 구성될 수도 있다. 서브 프리미티브들로의 표면의 분할은 서브 프리미티브들의 수 및 서브 프리미티브들의 배열의 형상 양자 모두를 포함할 수도 있다. 서브 프리미티브들의 수 및 형상은 결정된 메모리 어드레스 스캐닝 기법의 하나의 예이다. 본 개시의 기법들에 따르면, GPU (114) 는 (예를 들어, 2D 디스패치 프로세서 (140) 를 통해) 각 서브 프리미티브의 시작 스캔 위치가 동일한 메모리 채널을 사용하지 않도록 서브 프리미티브들의 수 및 배열을 결정하도록 구성될 수도 있다. 이와 같이, 표면 특성들에 더하여, 2D 디스패치 프로세서 (140) 는 또한 서브 프리미티브들의 수 및 배열을 결정하기 위해 메모리 채널 폭을 고려할 수도 있다.
본 개시의 다른 예에서, 2D 디스패치 프로세서 (140) 는 또한 표면을 분할할 때 서브 프리미티브들의 수 및 배열을 결정할 때 캐시들 (144) 의 사이즈를 고려할 수도 있다. 예를 들어, 2D 디스패치 프로세서 (140) 는 서브 프리미티브들의 결과적인 사이즈가 캐시들 (144) 의 사용을 효율적으로 만들도록하는 서브 프리미티브들로 표면을 분할하도록 구성될 수도 있다. 즉, 서브 프리미티브들의 바이트들에서의 데이터의 사이즈가 캐시들 (144) 의 사이즈에 비해 작은 경우, 그러한 분할은 열악한 캐시 효율을 야기할 것이다. 예를 들어, 표면이 4 개의 서브 프리미티브들로 분할되고 그 서브 프리미티브들 각각이 각각의 2D 서브엔진 (142) 에 대한 캐시 (144) 의 사이즈의 반절 미만인 화소 데이터를 포함한다면, 캐시 효율은 열악할 것이다. 즉, 각 캐시 (144) 의 절반 이상이 각 동작에 대해 사용되지 않을 것이다. 이러한 시나리오에서, 2 개의 서브 프리미티브들로의 표면의 분할은 사용되는 2 개의 캐시들 (144) 각각이 더욱 완전히 이용될 것이기 때문에 더욱 최적일 것이다. 또한, 단지 2D 서브엔진들 (142) 만이 필요할 것이어서, 추가적인 동작들을 수행하기 위해 임의의 추가적인 2D 서브엔진들 (142) 을 해방한다.
도 7 은 본 개시의 예들에 따른 예시의 표면 형상 배열들을 보여주는 개념도이다. 도 7 의 예에서, 2D 디스패치 프로세서 (140) 는 이하에 도시된 의사-코드에 기초하여 서브 프리미티브들의 수 및 배열로 표면들 각각을 분할하도록 구성될 수도 있다:
if (compression enabled)
if ( width > 256)
Vertical 4;
else if (height > 128)
Horizontal 4;
else if (width > 64 & height > 16)
Vertical 2, Horizontal 2
else if (width > 64)
Vertical 2;
else if (height > 16)
Horizontal 2;
else
Original;
else if (macro tiling or tiling)
if ( clear | blt )
Original;
else
if (width > 64)
Vertical 2;
else if (height > 16)
Horizontal 2;
else
Original;
else // (linear)
if ((edge of surface = channel boundary) && width > 256)
Vertical 4;
else
if ( clear | blt )
Original;
else
if ( width > 64)
Vertical 2;
else if (height > 16)
Horizontal 2;
else
Original;
상기 의사-코드의 제 1 라인으로 시작하여, 서브 프리미티브들의 분할은 표면의 화소 데이터가 압축되는 경우 먼저 수행된다. 그러한 경우, 2D 디스패치 프로세서 (140) 는 표면의 폭이 (예를 들어, 표면의 높이 및/또는 폭에서의 화소들의 수의 면에서) 소정 임계값보다 큰지 여부를 결정한다. 이러한 예에서, 임계값은 256 화소들이다. 표면의 폭이 256 화소들보다 큰 경우, 2D 디스패치 프로세서 (140) 는 도 7 의 표면 (160) 에 의해 도시된 바와 같이 4 개의 수직 서브 프리미티브들 (수직 4) 로 표면을 분할한다. 다시, 상술된 바와 같이, 임계값은 결과적인 서브 프리미티브들이 캐시들 (144) 의 사용을 효율적이게 만들기에 충분히 크도록 선택될 수도 있다. 도 7 의 예에서, 표면 (160) 은 4 개의 수직 서브 프리미티브들로 분할되며, 여기서 서브 프리미티브들 각각의 경계는 (A 및 B 로 표시된) 2-채널 메모리 시스템의 하나의 채널의 경계 라인상에 있다. 이러한 예에서, 2D 서브엔진들 (142) 의 둘은 메모리 채널 A 에서 스캐닝하기 시작할 것인 반면, 다른 2 개의 2D 서브엔진들 (142) 은 메모리 채널 B 에서 스캐닝하기 시작할 것이다. 표면 (160) 의 예는 최적의 예이고, 그러한 결과들은 모든 표면 사이즈에 대해 달성되지 않을 수도 있다는 것을 유의해야 한다. 즉, 메모리 채널 경계들은 서브 프리미티브들의 경계들과 항상 일렬로 세울 수 없을 수도 있다.
의사-코드의 다음 라인으로 이동하면, 표면의 폭이 256 보다 크지 않지만, 표면의 높이가 128 화소들보다 더 큰 경우, 2D 디스패치 프로세서 (140) 는 4 개의 수평 서브 프리미티브들 (수평 4) 로 표면을 분할하도록 구성될 수도 있다. 도 7 의 표면 (162) 은 그러한 분할의 예이다. 다시, 128 의 임계값은 결과적인 서브 프리미티브들이 캐시들 (144) 의 사용을 효율적이에 만들기에 충분히 크도록 선택될 수도 있다. 상기 예시의 의사-코드에서, 표면의 폭은 서브 프리미티브들의 수 및 배열의 결정을 행할 때 표면의 높이 전에 체크된다. 그러나, 폭 및 높이 결정들은 임의의 순서로 행해질 수도 있다는 것이 이해되어야 한다.
표면의 폭도 높이도 각각 256 및 128 보다 크지 않다면, 2D 디스패치 프로세서 (140) 는 다음에 표면의 폭 및 높이 양자가 각각 64 및 16 보다 큰지 여부를 결정한다. 그렇다면, 2D 디스패치 프로세서 (140) 는 2x2 배열 (수직 2, 수평 2) 로 4 개의 서브 프리미티브들로 표면을 분할한다. 도 7 의 표면 (164) 은 그러한 2x2 배열을 보여준다.
표면의 폭이 64 보다 크지만, 표면의 높이가 16 보다 크지 않은 경우, 2D 디스패치 프로세서 (140) 는 수직 배열 (수직 2) 로 2 개의 서브 프리미티브들로 표면을 분할한다. 도 7 의 표면 (166) 은 그러한 2 서브 프리미티브 수직 배열을 보여준다. 표면의 폭이 64 보다 크지 않지만, 표면의 높이가 16 보다 큰 경우, 2D 디스패치 프로세서 (140) 는 수평 배열 (수평 2) 로 2 개의 서브 프리미티브들로 표면을 분할한다. 도 7 의 표면 (168) 은 그러한 2 서브 프리미티브 수평 배열을 보여준다.
표면이 상술된 임계값들 모두보다 작은 경우, 2D 디스패치 프로세서 (140) 는 표면을 분할하지 않는다 (오리지널). 대신에, 전체 표면이 전체로서 프로세싱된다. 도 7 의 표면 (170) 은 표면이 분할되지 않는 예를 보여준다. 일부 예들에서, 2D 서브엔진들 (142) 각각은 상이한 미분할 표면 (예를 들어, 표면 (170)) 상에서 병렬로 동작하도록 구성될 수도 있다. 이러한 예에서, 2D 서브엔진들 (142) 각각은 상이한 미분할 표면들상에서 동일한 2D 동작을 수행하도록 구성될 수도 있거나, 미분할 표면들 각각 상에서 상이한 2D 동작들을 수행하도록 구성될 수도 있다.
압축이 가능하게 된 경우, 2D 디스패치 프로세서 (140) 는 다음에 표면이 매크로 타일링 또는 타일링 저장 모드로 저장되는지 여부를 결정한다. 매크로 타일링 또는 타일링 저장 모드 중 어느 것이 사용되는 경우, 2D 디스패치 프로세서 (140) 는 다음에 표면 상에서 수행될 동작의 타입을 결정한다. 동작이 클리어 또는 BLT 동작인 경우, 표면은 표면 (170) 에 의해 도시된 바와 같이 서브 분할되지 않는다. 임의의 다른 타입의 동작의 경우, 2D 디스패치 프로세서 (140) 는 그 후 서브 분할을 결정하기 위해 표면의 폭 및/또는 높이를 결정한다. 그러나, 타일링 또는 매크로 타일링 저장 모드에 대해 사용되는 폭 및 높이 임계값들은 일반적으로 표면의 화소 데이터가 압축될 때 사용되는 임계값들보다 작다. 이것은 화소당 데이터의 양이 압축이 사용되지 않을 때 더 높아서, 캐시들 (144) 의 사용을 더 최적이게 만들기 위해 각 서브 프리미티브에 대해 더 적은 수의 화소들이 필요하기 때문이다. 예를 들어, 상기의 의사 코드에서 도시된 바와 같이, 매크로 타일링 저장 모드 및 클리어 또는 BLT 이외의 동작의 경우, 수직 2 배열 (예를 들어, 표면 (166)) 이 표면의 폭이 64 화소보다 큰 경우에 사용되고, 수평 2 배열 (예를 들어, 표면 (168)) 이 표면의 높이가 16 보다 큰 경우에 사용된다. 그렇지 않으면, 오리지날 표면이 사용되고 그것은 분할되지 않는다 (예를 들어, 표면 (170)).
2D 디스패치 프로세서 (140) 는 표면이 (예를 들어, 타일링 또는 매크로 타일링 저장 모드라기 보다는) 선형 저장 모드로 저장되는 경우 표면 특성들 및 임계값들의 여전히 상이한 세트를 사용할 수도 있다. 예를 들어, 표면의 에지가 채널 경계와 일렬로 정렬되고 표면의 폭이 256 화소들보다 큰 경우, 2D 디스패치 프로세서 (140) 는 수직 4 배열 (예를 들어, 표면 (160)) 을 사용한다. 그렇지 않은 경우, 2D 디스패치 프로세서 (140) 는 다음에 표면상에서 수행될 동작의 타입을 결정한다. 동작이 클리어 또는 BLT 동작인 경우, 표면은 표면 (170) 에 의해 도시되는 것처럼 서브 분할되지 않는다. 임의의 다른 타입의 동작의 경우, 2D 디스패치 프로세서 (140) 는 그 후 서브 분할을 결정하기 위해 표면의 폭 및/또는 높이를 결정한다. 다시, 선형 저장 모드를 위해 사용되는 폭 및 높이 임계값들은 표면의 화소 데이터가 압축되는 경우 사용되는 임계값들보다 일반적으로 작다. 이것은 화소당 데이터의 양이 압축이 사용되지 않는 경우 더 높아서, 캐시들 (144) 의 사용을 더 최적이게 만들기 위해 각 서브 프리미티브에 대해 더 적은 수의 화소들이 필요하기 때문이다. 예를 들어, 상기의 의사 코드에서 도시된 바와 같이, 선형 저장 모드 및 클리어 또는 BLT 이외의 동작의 경우, 수직 2 배열 (예를 들어, 표면 (166)) 은 표면의 폭이 64 화소들보다 큰 경우 사용되고, 수평 2 배열 (예를 들어, 표면 (168)) 은 표면의 높이가 16 보다 큰 경우에 사용된다. 그렇지 않으면, 오리지날 표면이 사용되고 그것은 분할되지 않는다 (예를 들어, 표면 (170)).
도 7 의 상술된 예들은 메모리 채널 효율을 개선하도록 작용한다. 스캐닝 패턴을 적응적으로 결정하기 위한 추가적인 기법들은 뱅크 충돌들을 수반하는 문제들을 경감시키기 위해 사용될 수도 있다. 이하에 논의된 기법들은 단독으로 또는 상술된 기법들 중 임의의 것과 결합하여 사용될 수도 있다.
도 8 은 예시의 메모리 뱅크 배열들을 보여주는 개념도이다. 도 8 의 예에서, 표면 (180) 의 4 개의 서브 프리미티브들 각각에서의 화소 데이터는 가상 메모리의 2 개의 페이지들에 배열되며, 각 페이지는 8 개의 뱅크들을 갖는다. 스캔이 각 서브 프리미티브의 좌상측 코너에서 시작하는 경우, 표면 (180) 에 대해 화소 데이터를 판독 또는 기입하는 각각의 2D 서브엔진 (142) 은 동일한 뱅크를 액세스하고 있을 것이다. 뱅크들이 상이한 페이지들에 존재하더라도, 메모리의 단 하나의 뱅크만이 한 번에 액세스될 수도 있다. 이와 같이, 4 개의 2D 서브엔진들 (142) 이 병렬로 화소 데이터를 판독 또는 기입하기를 시도하는 경우, 뱅크 충돌이 발생할 것이다. 뱅크 충돌이 발생하면, 2D 서브엔진들 (142) 각각은 해당 뱅크에 대한 임의의 다른 메모리 액세스들이 발생하기 전에 2D 서브엔진들 (142) 중 다른 것이 그 충돌하는 뱅크를 액세스하기를 마칠 때까지 대기해야만 할 것이다.
뱅크 충돌들을 갖는 그러한 문제를 경감시키기 위해, 본 개시는 표면의 서브 프리미티브들에 대한 스캐닝 패턴을 적응적으로 결정하는 것을 제안한다. 2D 디스패치 프로세서 (140) 는, 결정된 표면 특성들을 사용하여, 각 서브 프리미티브에 대한 스캐닝 패턴을 독립적으로 결정할 수도 있다. 즉, 각 서브 프리미티브는 상이한 스캐닝 패턴을 가질 수도 있다. 이러한 콘텍스트에서, 스캐닝 패턴은 서브 프리미티브 내의 시작 스캔 어드레스 및 후속 메모리 어드레스들이 액세스되는 순서 양자 모두를 지칭할 수도 있다. 도 9 는 본 개시의 하나의 예에 따른 예시의 어드레스 스캐닝 패턴을 보여주는 개념도이다. 도 9 는 도 8 의 표면 (180) 을 보여주며, 메모리 뱅크들이 제거되어 있다. 서브 프리미티브들 0-3 각각 내의 화살표는 각 서브 프리미티브 내에서 사용되는 일반적인 스캐닝 패턴을 나타낸다. 일반적인 스캔 방향과 함께, 스캔의 시작 메모리 어드레스가 뱅크 충돌들을 피하는 한, 임의의 특정의 스캔 패턴이 사용될 수도 있다.
도 9 에 도시된 바와 같이, 서브 프리미티브0 에 대한 스캔 패턴은 좌상측 코너에서 시작하고 일반적으로 (예를 들어, 래스터 스캔 패턴으로) 우하측 코너를 향해 진행한다. 서브 프리미티브1 에 대한 스캔 패턴은 우상측 코너에서 시작하고 일반적으로 좌하측 코너를 향해 진행한다. 서브 프리미티브2 에 대한 스캔 패턴은 좌하측 코너에서 시작하고 일반적으로 우상측 코너를 향해 진행한다. 서브 프리미티브3 에 대한 스캔 패턴은 우하측 코너에서 시작하고 일반적으로 좌상측 코너를 향해 진행한다. 이러한 방식으로, 도 8 을 다시 참조하면, 표면 (180) 의 4 개의 서브 프리미티브들의 스캔 패턴들 각각은 상이한 메모리 블록으로부터 판독 및 기입하기 시작한다. 본 개시의 하나의 예에서, 도 9 에 도시된 스캔 패턴들을 적용하는 것은 표면이 매크로 타일링 모드를 사용하여 저장되고 표면 (180) 상에서 수행될 동작이 스케일링 또는 회전과 같은 기하학적 동작이 아닌 상황에서 뱅크 충돌들을 감소시키는데 있어서 효과적이라는 것을 보여주었다. 그러나, 이하의 추가적인 상세한 예들에 도시된 바와 같이, 다른 표면 특성들이 스캐닝 패턴을 선택하는데 있어서 사용될 수도 있다.
테스팅은 상술된 특징들이 DDR 메모리 효율에서의 향상을 제공했다는 것을 보여주었다. 평균, DDR 메모리 액세스 효율은 종래의 메모리 액세싱 기법들에 비해 3% 이상 향상했다. 메모리 효율에서의 거의 8% 증가가 선형 저장 모드를 사용하여 저장된 표면들에 대해 실현되었다. 메모리 효율에서의 거의 11% 증가가 YUV 컬러 포맷으로 저장된 표면의 화소들에 대해 보여졌다. 메모리 효율에서의 거의 9% 증가가 RGB 와 YUV 컬러 포맷들 사이의 컬러 변환들에 대해 보여졌다.
판독 및 기입 동작들을 수행하기 위해 2D 서브엔진들 (142) 에 대해 필요한 클록 사이클들의 수의 면에서의 향상들이 또한 실현되었다. 상술된 기법들을 사용하면, 클록 사이클들에서의 3% 감소가 평균적으로 실현되었다. 선형 저장 모드에서 저장된 화소들을 판독 및/또는 기입하기 위해 필요한 클록 사이클들의 수에서의 거의 9% 감소가 실현되었다. YUV 컬러 포맷으로 화소들을 판독 및/또는 기입하기 위해 필요한 클록 사이클들의 수에서의 11% 이상의 감소가 실현되었다. RGB 와 YUV 컬러 포맷들 사이의 컬러 변환들에 대해 화소들을 판독 및/또는 기입하기 위해 필요한 클록 사이클들의 수에서의 11% 이상의 감소가 실현되었다.
이하의 도 10 내지 도 14, 및 관련된 설명은 본 개시의 기법들을 구현하기 위한 특정의 예를 보여준다. 이하에 논의되는 예시의 구현에서, 용어 "슈퍼 블록" 이 서브 프리미티브들 대신에 사용된다. 이하의 예들은 표면을 특정의 수로 분할하는 기법들 및 슈퍼 블록들의 배열을 제공한다. 이하의 기법들은 또한 슈퍼 블록들 사이에 스캐닝하는 패턴들을 기술한다. 또, 이하의 기법들은 슈퍼 블록들 자체가 기본 블록들로 분할될 수도 있는 방법을 기술한다. 슈퍼 블록들로 표면들을 분할하고 배열하는 기법들은 또한 슈퍼 블록들을 기본 블록들로 분할하고 배열하는 것에 적용될 수도 있다.
상술된 일반적인 기법들 처럼, 여기에 기술된 예시의 구현은 ("슈퍼 블록들"로도 칭해지는) 하나 이상의 서브 프리미티브들로 표면을 분할하기 위해 (화소들에서의 표면 폭 및 높이를 포함하는) 표면 특성들을 사용한다. 슈퍼 블록들의 배열은 표면의 저장 모드 (예를 들어, 선형 또는 타일링 저장 모드) 에 기초하여 변할 수도 있다.
이러한 예시의 구현에서, 슈퍼 블록들 각각의 형상은 "정사각형" 형상, "최소 높이" 형상, 또는 "밸런스" 형상 중 하나일 수도 있다. 정사각형 형상은 소스 표면 및 목적지 표면이 타일링 저장 모드로 저장되고, 목적지 표면이 예를 들어 64 화소들보다 작은 폭을 갖는 경우에 사용된다. 상술된 바와 같이, 소스 표면은 2D 서브엔진들 (142) 이 동작을 수행하고 있는 표면이다. 목적지 표면은 소스 표면상의 동작의 수행을 통해 2D 서브엔진들에 의해 생성된 표면이다. 소스 표면이 타일링 저장 모드에 있고 목적지 표면이 특정의 임계값 (예를 들어, 활성 2D 서브엔진들 (142) 의 수의 15 배) 보다 넓은 경우, 디스패치 프로세서 (140) 는 최소 높이 형상을 갖는 슈퍼 블록들로 표면을 분할한다. 그렇지 않으면, 디스패치 프로세서 (140) 는 밸런스 형상을 갖는 슈퍼 블록들로 표면을 분할한다.
슈퍼 블록의 최소 높이 형상은 2 개의 화소 높이들 중 하나를 채용할 수도 있다: 4 또는 8. 예시의 구현에서, 최소 높이 슈퍼 블록 형상에 대해 사용되는 화소들의 수는 이하의 표 1 에 도시된 바와 같이 소스 및 목적지 표면들의 화소 컬러 포맷에 의해 결정된다.
＼목적지
소스 ＼
RGB/
YUY2/
AYUV
NV12-4R/
NV21-4R
IYUV

RGB/
YUY2/
AYUV
4
8
8

NV12-4R/
NV21-4R
4
4 (M1)
8 (M2)
4(M1)
8(M2)

IYUV
4
4 (M1)
8 (M2)
4 (M1)
8 (M2)
표 1 최소 슈퍼 블록 높이 결정
위의 표 1 에서, M1 은 클리어 동작을 사용하는 테스트 모델을 지칭한다. M2 는 2D 포맷 변환을 사용하는 테스트 모델을 지칭한다. 슈퍼 블록의 실제의 사이즈들은 결정된 형상 및 bpp 에서의 화소 사이즈 및/또는 컬러 포맷을 사용하여 결정된다. 이러한 예시의 구현에 대한 슈퍼 블록들의 예시의 사이즈들은 도 10 의 표에 도시된다.
본 개시의 기법들은 또한 특정의 동작을 위해 얼마나 많은 2D 서브엔진들 (142) 을 사용해야 하는지를 결정하기 위해 사용될 수도 있다. 즉, 소스 및/또는 목적지 표면들이 압축되는지 여부에 의존하여, 2D 서브엔진들 (142) 의 상이한 수가 클리어, BLT, 또는 블렌드 동작들을 수행하기 위해 필요할 수도 있다. 이하의 표 2 는 동작들의 세트를 위해 사용되는 2D 서브엔진들 (142) 의 수의 하나의 예를 보여준다.
　
클리어
(하나의 판독)
BLT
(하나의 판독, 하나의 기입)
블렌드
(2 개의 판독, 하나의 기입)

소스/목적지 양자 모두 압축됨
4
2
4

소스/목적지 중 하나가 압축됨
1
2
4

소스/목적지 양자 모두 압축되지 않음
1
1
2
표 2 - 동작 당 2D 서브엔진들의 수
슈퍼 블록의 어드레스들을 스캐닝할 때, 2D 서브엔진들 (142) 은 예를 들어 슈퍼 블록들에 대한 스캐닝 방향을 나타내는 2D 디스패치 프로세서 (140) 에 의해 설정된 레지스터를 액세스할 수도 있다. 슈퍼 블록들이 프로세싱되는 순서는 루핑 (looping) 스타일을 따르며, 그것의 예들이 도 11 및 도 12 에 도시된다. 소스 포맷이 타일링인 경우, 슈퍼 블록들은 슈퍼 블록들의 다음 섹션으로 이동하기 전에 64 화소들의 높이로 수직으로 프로세싱된다. 도 11 은 본 개시의 하나의 예에 따른 예시의 슈퍼 블록 어드레스 스캐닝 순서를 보여주는 개념도이다. 도 11 에서, 소스 포맷은 타일링이고, 슈퍼 블록들의 형상은 64x16 "밸런스" 형상이다. 전체 표면의 사이즈는 128 bpp 를 갖는 256x256 화소들이다.
소스 포맷이 선형인 경우, 수평 루프가 슈퍼 블록들을 프로세싱하기 위해 사용된다. 도 12 는 본 개시의 다른 예에 따른 예시의 슈퍼 블록 어드레스 스캐닝 순서를 보여주는 개념도이다. 도 12 에서, 소스 포맷은 선형이고, 슈퍼 블록들의 형상은 256x4 "최소 높이" 형상이다. 전체 표면의 사이즈는 128 bpp 를 갖는 1024x64 화소들이다.
도 11 및 도 12 에서의 루핑 스타일들의 경우, 슈퍼 블록들이 반드시 순차적으로 프로세싱되지는 않는다는 것이 이해되어야 한다. 일부 예들에서, 2D 서브엔진들 (142) 중 하나 이상은 표면의 슈퍼 블록들의 그룹들을 병렬로 프로세싱할 수도 있다. 상술된 도 9 의 예에서와 같이, 각 슈퍼 블록 내의 스캐닝 패턴은 상이할 수도 있다.
각 슈퍼 블록은 기본 블록들로 더 분할될 수도 있다. 기본 블록들은 캐시들 (144) 의 사이즈에 의해 정의된다. 예를 들어, 타일링 모드로 저장된 표면의 경우, 각 기본 블록은 하나의 타일 또는 하나의 압축된 블록을 포함한다. 선형 저장 모드로 저장된 표면의 경우, 각 기본 블록은 2k 비트들의 데이터를 포함할 수도 있으며, 여기서 2k 비트들은 캐시들 (144) 의 사이즈이다. 물론, 상이한 사이즈들의 기본 블록블이 상이한 사이즈들의 캐시들 (144) 에 대해 사용될 수도 있다. 슈퍼 블록들처럼, 기본 블록들의 사이즈 및 형상은 표면 저장 포맷 뿐아니라 bpp 에서의 화소 사이즈 및/또는 컬러 포맷 양자 모두에 의해 정의될 수도 있다. 도 13 은 본 개시의 하나의 예에 따른 기본 블록들의 예시의 사이즈들을 보여주는 표이다.
루핑 패턴은 또한 각 슈퍼 블록 내의 기본 블록들을 통해 루핑하기 위해 정의될 수도 있다. 기본 블록들 사이의 루핑 패턴은 슈퍼 블록들 사이의 루핑 패턴과는 독립적으로 정의될 수도 있다. 도 14 는 본 개시의 하나의 예에 따른 예시의 기본 블록 어드레스 스캐닝 순서를 보여주는 개념도이다. 도 14 의 예에서, 표면은 타일링 저장 모드로 저장되고, 화소 사이즈는 32 bpp 이다. 따라서, 도 13 의 표에 따라, 기본 블록의 사이즈는 16x4 화소들이다. 도 10 의 표에 따라, 그러한 표면에 대한 각 슈퍼 블록의 사이즈 및 형상은 64x64 정사각형 형상이다. 도 14 의 예에서, 기본 블록들은 화소 위치 y = 8 에서 시작한다.
도 15 는 본 개시의 다른 예에 따른 예시의 기본 블록 어드레스 스캐닝 순서를 보여주는 개념도이다. 도 15 의 예에서, 표면은 선형 저장 모드로 저장되고, 화소 사이즈는 32 bpp 이다. 따라서, 도 13 의 표에 따라, 기본 블록의 사이즈는 16x4 화소들이다. 도 10 의 표에 따라, 그러한 표면에 대한 각 슈퍼 블록의 사이즈 및 형상은 256x16 밸런스 형상이다. 도 15 의 예에서, 기본 블록들은 화소 위치 y = 8 에서 시작한다.
본 개시의 다른 예에서, 2D 서브엔진들 (142) 은 표면 내에서 2 개의 상이한 방향으로부터 표면들을 판독 또는 기입하도록 구성될 수도 있다. 그러한 기법들은 2 개의 메모리 채널들 사이에 버스 인터페이스 (146) 의 작업부하를 밸런싱하기 위해 사용될 수도 있다. 2 개의 상이한 방향들에서의 판독 및 기입을 위한 본 개시의 기법들은 판독되고 기입될 표면이 선형 저장 모드로 저장되고 2k 바이트들 정렬 피치를 갖는 (즉, 표면의 에지들이 메모리 채널 폭과 정렬되는) 상황들에서 유용할 수도 있다. 또, 2 개의 상이한 방향들에서의 판독 및 기입을 위한 본 개시의 기법들은 슈퍼 블록 형상이 최소 높이 형상인 상황들에서 유용할 수도 있다.
도 15 에 도시된 바와 같이, 선형 저장 모드로 저장된 표면의 경우, 수평 루핑 스타일이 슈퍼 블록 내의 기본 블록들 사이에서 루핑하기 위해 사용된다. 선형 표면이 최소 높이 형상 슈퍼 블록 내에서 2k 바이트들 정렬되는 상황에서, 슈퍼 블록 내의 하나의 화소 라인은 (4 또는 8 의 최소 높이에 의존하여) 2k/4k 바이트들의 데이터를 갖는다. 이러한 화소 라인은 2 개의 상이한 메모리 채널들, 및 따라서 버스 인터페이스 (146) 내의 2 개의 채널들을 커버한다. 이러한 상황에서, 본 개시는 2 개의 상이한 방향들을 사용하여 기본 블록 내에서의 판독들 또는 기입들을 수행할 것을 제안한다. 도 16 은 본 개시의 하나의 예에 따른 예시의 판독/기입 어드레스 스캐닝 순서를 보여주는 개념도이다.
도 16 에 도시된 바와 같이, 기본 블록들 사이의 루핑 패턴은 1024x4 최소 높이 슈퍼 블록으로 양 방향들로부터 진행된다. 그러한 패턴은 슈퍼 블록들의 좌측 반절이 버스 인터페이스 (146) 의 하나의 채널을 사용하는 반면, 슈퍼 블록들의 우측 반절이 버스 인터페이스 (146) 의 다른 채널을 사용한다는 사실을 이용한다. 도 16 에 도시된 스캐닝 패턴의 경우, 2D 서브엔진 (142) 은 기본 블록 0 (BB0) 에서 스캔을 시작할 것이다. BB1 으로 진행하는 대신에, 2D 서브엔진 (142) 은 다음에 슈퍼 블록의 먼 우측에서 BB63 을 스캔할 것이다. 다음 스캔은 그 후 슈퍼 블록의 좌측으로 거슬러와 BB1 으로 진행할 것이다. 이러한 방식으로, 기본 블록들에 대한 교번하는 판독들 또는 기입들이 버스 인터페이스 (146) 의 상이한 채널들을 통해 교번적으로 수행될 것이다.
도 17 은 본 개시의 일부 예들에 따른 예시의 방법을 도시하는 플로우챠트이다. 도 17 의 기법들은 2D 디스패치 프로세서 (140) 및 2D 서브엔진들 (142) 을 포함하여, GPU (114) 의 하나 이상의 하드웨어 유닛들에 의해 수행될 수도 있다.
본 개시의 하나의 예에서, GPU (114) 는 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성될 수도 있다. GPU (114) 는 표면의 특성들을 결정하고 (902), 표면의 결정된 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하도록 (904) 구성된 2D 디스패치 프로세서 (140) 를 포함할 수도 있다. GPU (114) 는 결정된 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 (906) 구성된 적어도 하나의 2D 서브엔진 (142) 을 더 포함할 수도 있다. 본 개시의 하나의 예에서, 표면의 특성들은 저장 모드, 표면 높이, 표면 폭, 화소 압축의 사용, 다중-샘플 안티-알리아싱의 사용, 화소 사이즈, 또는 화소 포맷 중 적어도 하나를 포함한다.
본 개시의 다른 예에서, 2D 디스패치 프로세서 (140) 는 또한 표면의 특성들에 기초하여 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하고, 서브 프리미티브들의 결정된 수 및 형상에 기초하여 하나 이상의 서브 프리미티브들로 표면을 분할하도록 구성된다. 본 개시의 다른 예에서, 2D 디스패치 프로세서 (140) 는 또한 표면의 특성들에 기초하여 서브 프리미티브들의 결정된 수의 배열을 결정하고, 서브 프리미티브들의 결정된 수의 결정된 배열로 표면을 분할하도록 구성된다.
본 개시의 다른 예에서, 적어도 하나의 2D 서브엔진 (142) 은 또한 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성된다.
본 개시의 다른 예에서, 2D 디스패치 프로세서 (140) 는 또한 표면의 특성들에 기초하여 데이터의 판독 및 기입 중 적어도 하나를 수행하기 위해 사용된 GPU (114) 의 적어도 하나의 2D 서브엔진 (142) 의 수를 결정하도록 구성된다. 결정된 수의 2D 서브엔진들은 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성된다. 본 개시의 다른 예에서, 적어도 하나의 2D 서브엔진 (142) 은 또한 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 병렬로 수행하도록 구성된다.
본 개시의 다른 예에서, 2D 디스패치 프로세서 (140) 는 또한 표면의 특성들에 기초하여 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하고, 표면의 특성들에 기초하여 서브 프리미티브들의 결정된 수 및 형상에 대한 스캐닝 패턴을 결정하도록 구성된다. 본 개시의 다른 예에서, 2D 디스패치 프로세서 (140) 는 또한 표면의 특성들에 기초하여 서브 프리미티브들의 결정된 수 각각에 대한 스캐닝 패턴을 독립적으로 결정하도록 구성된다.
예에 따라, 여기에 기술된 기법들 중 임의의 것의 소정의 액션들 또는 이벤트들이 상이한 시퀀스로 수행될 수 있고, 추가되거나, 병합되거나 완전히 배체될 수도 있다 (예를 들어, 모든 기술된 액션들 또는 이벤트들이 기법들의 실시를 위해 필요한 것은 아니다). 또한, 소정의 예들에서, 액션들 또는 이벤트들은 순차적이라기보다는 예를 들어, 다중 스레드 프로세싱, 인터럽트 프로세싱, 또는 다중 프로세서들을 통해 동시적으로 수행될 수도 있다.
하나 이상의 예들에서, 기술된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되는 경우, 그 기능들은 컴퓨터 판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터 판독가능 매체는 컴퓨터 데이터 저장 매체 또는 한 곳에서 다른 곳으로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 포함할 수도 있다. 데이터 저장 매체는 본 개시에 기술된 기법들의 구현을 위해 명령들, 코드 및/또는 데이터 구조들을 취출하기 위해 하나 이상의 컴퓨터들 또는 하나 이상의 프로세서들에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 예시로써, 그러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM, 또는 다른 광디스크 기억장치, 자기 디스크 기억장치, 또는 다른 자기 저장 디바이스, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 반송하거나 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 라인 (DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 여기에서 사용되는 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광디스크, DVD (digital versatile disc), 플로피 디스크, 및 블루레이 디스크를 포함하며, 여기서, 디스크 (disk) 는 보통 자기적으로 데이터를 재생하는 반면, 디스크 (disc) 는 보통 레이저를 사용하여 광학적으로 데이터를 재생한다. 상기한 것의 조합들은 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
코드는 하나 이상의 디지털 신호 프로세서들 (DSPs), 범용 마이크로프로세서들, 주문자 반도체들 (ASICs), 필드 프로그램가능 로직 어레이들 (FPGAs), 또는 다른 등가의 집적되거나 이산의 로직 회로와 같은 하나 이상의 프로세서들에 의해 실행될 수도 있다. 이에 따라, 여기서 사용된 용어 "프로세서" 는 여기에 기술된 기법들의 구현에 적합한 상술된 구조 또는 임의의 다른 구조 중 임의의 것을 지칭할 수도 있다. 또, 일부 양태들에서, 여기에 기술된 기능성은 인코딩 및 디코딩을 위해 구성되거나, 또는 결합된 코덱에 통합된 전용 하드웨어 및/또는 소프트웨어 모듈들 내에 제공될 수도 있다. 또한, 기법들은 하나 이상의 회로들 또는 로직 엘리먼트들에서 완전히 구현될 수 있을 것이다.
본 개시의 기법들은 무선 핸드셋, 집적 회로 (IC) 또는 IC 들의 세트 (즉, 칩셋) 을 포함하여 광범위한 디바이스들 또는 장치들에서 구현될 수도 있다. 여러 컴포넌트들, 모듈들 또는 유닛들이 개시된 기법들을 수행하도록 구성된 디바이스들의 기능적 양태들을 강조하기 위해 본 개시에서 기술되지만, 상이한 하드웨어 유닛들에 의한 실현을 반드시 요구하지는 않는다. 오히려, 상술된 바와 같이, 여러 유닛들은 코덱 하드웨어 유닛 내에서 결합되거나 적합한 소프트웨어 및/또는 펌웨어와 결합하여, 상술된 하나 이상의 프로세서들을 포함하여, 상호 동작가능한 하드웨어 유닛들의 집합으로서 제공될 수도 있다.
여러 예들이 기술되었다. 이들 및 다른 예들은 다음의 청구범위의 범위 내에 있다.

Claims (30)

  1. 그래픽 프로세싱을 위한 메모리 액세싱 방법으로서,
    그래픽 프로세싱 유닛 (GPU) 에 의해, 표면의 특성들을 결정하는 단계;
    상기 GPU 에 의해, 상기 표면의 결정된 상기 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하는 단계; 및
    상기 GPU 에 의해, 결정된 상기 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 상기 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 단계를 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  2. 제 1 항에 있어서,
    상기 표면의 특성들은 저장 모드, 표면 높이, 표면 폭, 화소 압축의 사용, 다중-샘플 안티-알리아싱의 사용, 화소 사이즈, 또는 화소 포맷 중 적어도 하나를 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  3. 제 2 항에 있어서,
    상기 메모리 어드레스 스캐닝 기법을 결정하는 단계는,
    상기 GPU 에 의해, 상기 표면의 특성들에 기초하여 상기 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하는 단계; 및
    상기 GPU 에 의해, 서브 프리미티브들의 결정된 상기 수 및 상기 형상에 기초하여 하나 이상의 서브 프리미티브들로 상기 표면을 분할하는 단계를 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  4. 제 3 항에 있어서,
    상기 메모리 어드레스 스캐닝 기법을 결정하는 단계는,
    상기 GPU 에 의해, 상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수의 배열을 결정하는 단계; 및
    상기 GPU 에 의해, 서브 프리미티브들의 상기 결정된 수의 결정된 상기 배열로 상기 표면을 분할하는 단계를 더 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  5. 제 3 항에 있어서,
    상기 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 단계는,
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 단계를 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  6. 제 5 항에 있어서,
    상기 표면의 특성들에 기초하여 데이터의 판독 및 기입 중 적어도 하나를 수행하기 위해 사용된 병렬 어드레스 스캐닝 엔진들의 수를 결정하는 단계; 및
    결정된 수의 병렬 어드레스 스캐닝 엔진들로 상기 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 단계를 더 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  7. 제 5 항에 있어서,
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 단계는 상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 병렬로 수행하는 단계를 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  8. 제 2 항에 있어서,
    상기 메모리 어드레스 스캐닝 기법을 결정하는 단계는:
    상기 GPU 에 의해, 상기 표면의 특성들에 기초하여 상기 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하는 단계; 및
    상기 GPU 에 의해, 상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수 및 형상에 대한 스캐닝 패턴을 결정하는 단계를 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  9. 제 8 항에 있어서,
    상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수에 대한 스캐닝 패턴을 결정하는 단계는 서브 프리미티브들의 상기 결정된 수 각각에 대한 상기 스캐닝 패턴을 독립적으로 결정하는 단계를 포함하는, 그래픽 프로세싱을 위한 메모리 액세싱 방법.
  10. 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스로서,
    표면과 연관된 데이터를 저장하도록 구성된 메모리; 및
    상기 메모리와 통신하는 그래픽 프로세싱 유닛 (GPU) 를 포함하고,
    상기 GPU 는,
    상기 표면의 특성들을 결정하고;
    상기 표면의 결정된 상기 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하며; 및
    결정된 상기 메모리 어드레스 스캐닝 기법에 기초하여 상기 메모리에서의 상기 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록
    구성된, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  11. 제 10 항에 있어서,
    상기 표면의 특성들은 저장 모드, 표면 높이, 표면 폭, 화소 압축의 사용, 다중-샘플 안티-알리아싱의 사용, 화소 사이즈, 또는 화소 포맷 중 적어도 하나를 포함하는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  12. 제 11 항에 있어서,
    상기 메모리 어드레스 스캐닝 기법을 결정하기 위해, 상기 GPU 는 또한:
    상기 표면의 특성들에 기초하여 상기 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하고; 및
    서브 프리미티브들의 결정된 상기 수 및 상기 형상에 기초하여 하나 이상의 서브 프리미티브들로 상기 표면을 분할하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  13. 제 12 항에 있어서,
    어드레스 스캐닝을 결정하기 위해, 상기 GPU 는 또한:
    상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수의 배열을 결정하고; 및
    서브 프리미티브들의 상기 결정된 수의 결정된 상기 배열로 상기 표면을 분할하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  14. 제 12 항에 있어서,
    상기 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하기 위해, 상기 GPU 는 또한:
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  15. 제 14 항에 있어서,
    상기 GPU 는 또한:
    상기 표면의 특성들에 기초하여 데이터의 판독 및 기입 중 적어도 하나를 수행하기 위해 사용된 상기 GPU 의 병렬 어드레스 스캐닝 엔진들의 수를 결정하고; 및
    결정된 수의 병렬 어드레스 스캐닝 엔진들로 상기 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  16. 제 14 항에 있어서,
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하기 위해, 상기 GPU 는 또한:
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 병렬로 수행하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  17. 제 11 항에 있어서,
    상기 메모리 어드레스 스캐닝 기법을 결정하기 위해, 상기 GPU 는 또한:
    상기 표면의 특성들에 기초하여 상기 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하고; 및
    상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수 및 형상에 대한 스캐닝 패턴을 결정하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  18. 제 17 항에 있어서,
    상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수에 대한 스캐닝 패턴을 결정하기 위해, 상기 GPU 는 또한:
    서브 프리미티브들의 상기 결정된 수 각각에 대한 상기 스캐닝 패턴을 독립적으로 결정하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  19. 제 11 항에 있어서,
    상기 메모리 및 GPU 는 이동 통신 디바이스의 부분인, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  20. 제 19 항에 있어서,
    상기 GPU 로 하여금 상기 표면을 렌더링하게 하는 애플리케이션을 실행하는 프로세서; 및
    상기 애플리케이션에 따라 렌더링된 상기 표면을 디스플레이하도록 구성된 디스플레이를 더 포함하는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 전자 디바이스.
  21. 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 그래픽 프로세싱 유닛 (GPU) 으로서,
    2D 디스패치 프로세서로서,
    표면의 특성들을 결정하고; 및
    상기 표면의 결정된 상기 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하도록 구성된, 상기 2D 디스패치 프로세서; 및
    적어도 하나의 2D 서브엔진으로서,
    결정된 상기 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 상기 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성된, 상기 적어도 하나의 2D 서브엔진을 포함하는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  22. 제 21 항에 있어서,
    상기 표면의 특성들은 저장 모드, 표면 높이, 표면 폭, 화소 압축의 사용, 다중-샘플 안티-알리아싱의 사용, 화소 사이즈, 또는 화소 포맷 중 적어도 하나를 포함하는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  23. 제 22 항에 있어서,
    상기 메모리 어드레스 스캐닝 기법을 결정하기 위해, 상기 2D 디스패치 프로세서는 또한:
    상기 표면의 특성들에 기초하여 상기 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하고; 및
    서브 프리미티브들의 결정된 상기 수 및 상기 형상에 기초하여 하나 이상의 서브 프리미티브들로 상기 표면을 분할하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  24. 제 23 항에 있어서,
    상기 어드레스 스캐닝을 결정하기 위해, 상기 2D 디스패치 프로세서는 또한:
    상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수의 배열을 결정하고; 및
    서브 프리미티브들의 상기 결정된 수의 결정된 상기 배열로 상기 표면을 분할하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  25. 제 23 항에 있어서,
    상기 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하기 위해, 상기 적어도 하나의 2D 서브엔진은 또한:
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  26. 제 25 항에 있어서,
    상기 2D 디스패치 프로세서는 또한:
    상기 표면의 특성들에 기초하여 데이터의 판독 및 기입 중 적어도 하나를 수행하기 위해 사용된 상기 GPU 의 상기 적어도 하나의 2D 서브엔진의 수를 결정하고; 및
    결정된 상기 수의 상기 적어도 하나의 2D 서브엔진들로 상기 데이터의 판독 또는 기입 중 적어도 하나를 수행하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  27. 제 25 항에 있어서,
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하기 위해, 상기 적어도 하나의 2D 서브엔진은 또한:
    상기 하나 이상의 서브 프리미티브들 각각과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 병렬로 수행하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  28. 제 22 항에 있어서,
    상기 메모리 어드레스 스캐닝 기법을 결정하기 위해, 상기 2D 디스패치 프로세서는 또한:
    상기 표면의 특성들에 기초하여 상기 표면을 분할할 서브 프리미티브들의 수 및 형상을 결정하고; 및
    상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수 및 형상에 대한 스캐닝 패턴을 결정하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  29. 제 28 항에 있어서,
    상기 표면의 특성들에 기초하여 서브 프리미티브들의 상기 결정된 수에 대한 스캐닝 패턴을 결정하기 위해, 상기 2D 디스패치 프로세서는 또한:
    서브 프리미티브들의 상기 결정된 수 각각에 대한 상기 스캐닝 패턴을 독립적으로 결정하도록 구성되는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 GPU.
  30. 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 장치로서,
    표면의 특성들을 결정하는 수단;
    상기 표면의 결정된 상기 특성들에 기초하여 메모리 어드레스 스캐닝 기법을 결정하는 수단; 및
    결정된 상기 메모리 어드레스 스캐닝 기법에 기초하여 메모리에서의 상기 표면과 연관된 데이터의 판독 또는 기입 중 적어도 하나를 수행하는 수단을 포함하는, 그래픽 프로세싱을 위해 메모리를 액세스하도록 구성된 장치.





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