KR20170139482A - X-ray detecter having the thin film transistor - Google Patents

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장훈
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Abstract

An X-ray detector according to an embodiment of the present invention comprises a substrate, a gate line and a readout line that intersect to define a pixel region on the substrate, a photodiode disposed in the pixel region, a thin film transistor electrically connected to the gate line, the readout line, and the photodiode, and a power supply line crossing the gate line, disposed in parallel with the readout line, and overlapping the photodiode. The thin film transistor includes a gate electrode including gate electrode portions, a source electrode disposed on a region between the gate electrode portions, and a drain electrode including at least one drain electrode portion disposed on the gate electrode portions. The source electrode includes a first side region at least a part of which overlaps a first gate electrode portion of the gate electrode portions and a second side region at least a part of which overlaps a second gate electrode portion of the gate electrode portions, wherein a first parasitic capacitance is formed between the first side region and the first gate electrode portion, a second parasitic capacitance is formed between the second side region and the second gate electrode portion, and the first parasitic capacitance and the second parasitic capacitance are connected in parallel.

Description

박막트랜지스터를 구비한 엑스레이 검출기{X-RAY DETECTER HAVING THE THIN FILM TRANSISTOR}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an X-ray detector having a thin film transistor (X-ray DETECTOR HAVING THE THIN FILM TRANSISTOR)

본 발명은 박막트랜지스터를 구비한 엑스레이 검출기에 관한 것이다.The present invention relates to an x-ray detector having a thin film transistor.

일반적으로 박막트랜지스터는 어떤 정보의 공급 및 차단을 스위칭하기 위해 널리 사용된다.In general, thin film transistors are widely used to switch the supply and interruption of certain information.

예컨대, 박막트랜지스터는 액정표시장치, 유기전계 발광장치 및 전기영동표시장치와 같은 표시장치에서 각 셀을 선택하기 위한 스위칭 소자로서 사용될 수 있고, 엑스레이 검출기에서 각 셀의 포토 다이오드에서 검출된 신호를 리드아웃시키기 위한 스위칭 소자로서 사용될 수 있다. For example, a thin film transistor can be used as a switching element for selecting each cell in a display device such as a liquid crystal display, an organic electroluminescence device, and an electrophoretic display device, and the signal detected in the photodiode of each cell in the X- Can be used as a switching element for turning on and off the transistor.

도 1은 종래의 박막트랜지스터를 도시한다.1 shows a conventional thin film transistor.

도 1a에 도시한 바와 같이, 종래의 박막트랜지스터는 게이트 전극 상에 소스 전극과 드레인 전극이 부분적으로 오버랩되고 서로 이격되어 형성된다.As shown in FIG. 1A, a conventional thin film transistor is formed such that a source electrode and a drain electrode partially overlap and are spaced apart from each other on a gate electrode.

게이트 전극과 소스 전극 사이에는 절연 물질을 매개로 기생 캐패시턴스(Cgs)가 형성된다. 기생 캐패시턴스는 게이트 전극과 소스 전극 사이의 오버랩 면적에 비례하여 커지게 된다.A parasitic capacitance (Cgs) is formed between the gate electrode and the source electrode via an insulating material. The parasitic capacitance becomes larger in proportion to the overlap area between the gate electrode and the source electrode.

소스 전극과 드레인 전극은 세정 공정, 코팅 공정, 노광 공정, 현상 공정, 베이킹 공정 및 식각 공정을 통해 형성될 수 있다. The source electrode and the drain electrode may be formed through a cleaning process, a coating process, an exposure process, a developing process, a baking process, and an etching process.

노광 공정을 위해 먼저 마스크 얼라인이 수행된다. 마스크 얼라인이 잘못된 경우 즉 마스크 미스얼라인이 발생된 경우 예컨대, 가로 방향 또는 세로 방향으로 시프트된 경우, 이후의 일련의 공정들을 통해 형성된 소스 전극과 드레인 전극은 상기 게이트 전극 상에 오버랩되는 면적이 달라지게 된다.Mask alignment is first performed for the exposure process. In the case where the mask alignment is erroneous, that is, when mask misalignment occurs, for example, when the mask electrode is shifted in the horizontal direction or in the vertical direction, the source electrode and the drain electrode formed through the subsequent series of processes have an overlapping area on the gate electrode Will be different.

예를 들어, 왼쪽에서 오른쪽으로 마스크가 시프트된 경우, 일련의 공정들에 의해 형성된 소스 전극과 게이트 전극과의 오버랩 면적은 점점 더 커지게 된다. 따라서, 기생 캐패시턴스(Cgs) 또한 점점 더 커지게 된다.For example, when the mask is shifted from left to right, the overlap area between the source electrode and the gate electrode formed by a series of processes becomes larger and larger. Therefore, the parasitic capacitance Cgs also becomes larger and larger.

오른쪽에서 왼쪽으로 마스크가 시프트된 경우, 일련의 공정들에 의해 형성된 소스 전극과 게이트 전극과의 오버랩 면적은 점점 더 작아직 된다. 따라서, 기생 캐패시턴스(Cgs) 또한 점점 더 작아지게 된다.When the mask is shifted from right to left, the overlap area between the source electrode and the gate electrode formed by a series of processes is still smaller and smaller. Therefore, the parasitic capacitance (Cgs) also becomes smaller and smaller.

도 2에 도시한 바와 같이, 도 1a의 소스 전극과 게이트 전극 사이의 오버랩 면적을 나타내는 X 면적을 기준으로 할 때, 기생 캐패시턴스의 변동량을 보면 마스크가 왼쪽에서 오른쪽으로 시프트되는 경우 기생 캐패시턴스(Cgs)가 커지게 되고(도 1b), 마스크가 오른쪽에서 왼쪽으로 시프트되는 경우 기생 캐패시턴스(Cgs)가 작아지게 된다(도 1c).As shown in FIG. 2, when the X area representing the overlap area between the source electrode and the gate electrode in FIG. 1A is taken as a reference, the variation of the parasitic capacitance indicates the parasitic capacitance Cgs when the mask is shifted from left to right, (Fig. 1B). When the mask is shifted from right to left, the parasitic capacitance Cgs becomes small (Fig. 1C).

이와 같이, 마스크 얼라인 불량에 의해 기생 캐패시턴스(Cgs)가 변동되게 된다. 이러한 기생 캐패시턴스(Cgs)의 변동으로 인해 정확한 정보 전달이나 정확한 정보 검출이 용이하지 않아, 표시 불량이나 검출 불량과 같은 문제가 발생될 수 있다. In this manner, the parasitic capacitance Cgs is changed by the defective mask alignment. Due to the fluctuation of the parasitic capacitance (Cgs), accurate information transmission and accurate information detection are not easy, and problems such as display failure and detection failure may occur.

예를 들어, 표시 장치에 구비된 박막트랜지스터에서 미리 설계된 기생 캐패시턴스를 고려하여 5V의 정보를 전달하고자 하는 경우, 마스크의 시프트로 인해 기생 캐패시턴스가 커지는 경우 5V보다 낮은 전압을 갖는 정보가 전달될 수 있다.For example, when information of 5V is to be transmitted in consideration of a parasitic capacitance preliminarily designed in a thin film transistor provided in a display device, information having a voltage lower than 5V can be transmitted when the parasitic capacitance is increased due to shift of the mask .

예를 들어, 엑스레이 검출기에서 미리 설계된 기생 캐패시턴스를 고려하여 5V의 정보를 검출하고자 하는 경우, 마스크의 시프트로 인해 기생 캐패시턴스가 커지는 경우 5V보다 낮은 전압을 갖는 정보가 검출될 수 있다.For example, when 5V information is to be detected in consideration of the parasitic capacitance preliminarily designed by the X-ray detector, information having a voltage lower than 5V can be detected when the parasitic capacitance is increased due to the shift of the mask.

실시예는 품질이 우수한 박막트랜지스터를 제공한다.The embodiment provides a thin film transistor having excellent quality.

실시예는 미스얼라인시에도 기생 캐패시턴스가 변동되지 않는 박막트랜지스터를 제공한다.The embodiment provides a thin film transistor in which the parasitic capacitance does not change even when misaligned.

실시예는 정보를 정확히 전달 및 검출할 수 있는 박막트랜지스터를 제공한다.The embodiment provides a thin film transistor capable of accurately transmitting and detecting information.

실시예는 검출용 이미지의 손실을 방지하는 박막트랜지스터를 구비한 엑스레이 검출기를 제공한다.An embodiment provides an x-ray detector having a thin film transistor that prevents loss of an image for detection.

실시예는 데이터 전압의 지연을 방지하는 박막트랜지스터를 구비한 액정표시장치를 제공한다.The embodiment provides a liquid crystal display device having a thin film transistor for preventing a delay of a data voltage.

본 발명의 일실시예에 따른 엑스레이 검출기는 기판과, 상기 기판 상에 화소 영역을 정의하기 위해 교차하는 게이트 라인과 리드아웃 라인과, 상기 화소 영역에 배치된 포토다이오드와, 상기 게이트 라인, 상기 리드아웃 라인 및 상기 포토다이오드에 전기적으로 연결된 박막트랜지스터과, 상기 게이트 라인과 교차하면서, 상기 리드아웃 라인과 평행하게 배치되고, 상기 포토다이오드에 오버랩되는 전원라인을 포함하고, 상기 박막트랜지스터는 게이트 전극부들을 포함하는 게이트 전극과, 상기 게이트 전극부들 사이의 영역 상에 배치된 소스 전극과, 상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극을 포함하고, 상기 소스 전극은, 상기 게이트 전극부들 중 제1 게이트 전극부 상에 적어도 일부가 오버랩되는 제1 측 영역과 상기 게이트 전극부들 중 제2 게이트 전극부 상에 적어도 일부가 오버랩되는 제2 측 영역을 포함하고, 상기 제1 측 영역과 상기 제1 게이트 전극부 사이에 제1 기생 캐패시턴스가 구성되고, 상기 제2 측 영역과 상기 제2 게이트 전극부 사이에 제2 기생 캐패시턴스가 구성되고, 상기 제1 기생 캐패시턴스와 상기 제2 기생 캐패시턴스는 병렬로 연결된다. An X-ray detector according to an embodiment of the present invention includes a substrate, a gate line and a lead-out line intersecting each other to define a pixel region on the substrate, a photodiode disposed in the pixel region, And a power supply line disposed in parallel with the lead-out line and overlapping the photodiode, the power line intersecting the gate line, the thin-film transistor including a gate electrode portion A source electrode disposed on a region between the gate electrode portions and a drain electrode including at least one drain electrode portion disposed on the gate electrode portions, At least a portion of the gate electrode portions overlapping the first gate electrode portion, And a second side region at least partially overlapping on the second gate electrode portion of the gate electrode portions, wherein a first parasitic capacitance is formed between the first side region and the first gate electrode portion A second parasitic capacitance is formed between the second side region and the second gate electrode portion, and the first parasitic capacitance and the second parasitic capacitance are connected in parallel.

또한, 상기 엑스레이 검출기에 있어서, 상기 리드아웃 라인은 폭은 크기에 따라 제1 폭부, 제2 폭부 및 연결부를 포함하고, 상기 제1 폭부는 상기 제2 폭부에 비하여 폭이 좁고, 상기 연결부는 상기 제1 폭부와 상기 제2 폭부를 연결하고, 상기 리드아웃 라인은 상기 제1 폭부, 상기 연결부, 상기 제2 폭부, 상기 연결부 및 상기 제1 폭부 순으로 형성된다. In the X-ray detector, the lead-out line may include a first width portion, a second width portion, and a connection portion, the width of which is narrower than the width of the second width portion, And the lead-out line connects the first width portion and the second width portion, and the lead-out line is formed in the order of the first width portion, the connection portion, the second width portion, the connection portion, and the first width portion.

또한, 상기 엑스레이 검출기에 있어서, 상기 리드아웃 라인의 상기 제2 폭부는 제2 콘택홀을 통해 상기 박막트랜지스터의 상기 소스 전극에 전기적으로 연결된다. Further, in the X-ray detector, the second width of the lead-out line is electrically connected to the source electrode of the thin film transistor through the second contact hole.

또한, 상기 엑스레이 검출기에 있어서, 상기 리드아웃 라인의 상기 제1 폭부는 상기 게이트 라인과 교차될 수 있다. Further, in the above-described X-ray detector, the first width of the lead-out line may intersect the gate line.

또한, 상기 엑스레이 검출기에 있어서, 상기 전원라인은 폭은 크기에 따라 제1 폭부, 제2 폭부 및 연결부를 포함하고, 상기 제1 폭부는 상기 제2 폭부에 비하여 폭이 좁고, 상기 연결부는 상기 제1 폭부와 상기 제2 폭부를 연결하고, 상기 전원라인은 상기 제1 폭부, 상기 연결부, 상기 제2폭부, 상기 연결부 및 상기 제1 폭부 순으로 연장되도록 형성될 수 있다. Also, in the above-described X-ray detector, the power supply line may include a first width portion, a second width portion, and a connection portion depending on the width, the first width portion may be narrower than the second width portion, And the power supply line may extend in the order of the first width portion, the connection portion, the second width portion, the connection portion, and the first width portion.

또한, 상기 엑스레이 검출기에 있어서, 상기 전원라인의 상기 제1 폭부는 상기 게이트 라인과 교차되고, 상기 게이트 라인은 폭은 크기에 따라 제1 폭부, 제2 폭부 및 연결부를 포함하고, 상기 제1 폭부는 상기 제2 폭부에 비하여 폭이 좁고, 상기 연결부는 상기 제1 폭부와 상기 제2 폭부를 연결하고, 상기 전원라인의 상기 제1 폭부는 상기 게이트 라인의 상기 제1 폭부와 교차될 수 있다. In the above-described X-ray detector, the first width portion of the power supply line intersects with the gate line, and the width of the gate line includes a first width portion, a second width portion, and a connection portion, The first wide portion and the second wide portion, and the first width of the power line may intersect with the first width of the gate line.

실시예에 따른 박막트랜지스터는 품질이 우수하다.The thin film transistor according to the embodiment is excellent in quality.

실시예에 따른 박막트랜지스터는 미스얼라인시에도 기생 캐패시턴스가 변동되지 않게 된다.The parasitic capacitance of the thin film transistor according to the embodiment does not change even when misaligned.

실시예에 따른 박막트랜지스터는 정보를 정확히 전달 및 검출할 수 있다.The thin film transistor according to the embodiment can accurately transmit and detect information.

실시예에 따른 엑스레이 검출기는 검출용 이미지의 손실을 방지할 수 있다.The X-ray detector according to the embodiment can prevent the loss of the image for detection.

실시예에 따른 액정표시장치는 데이터 전압의 지연을 방지할 수 있다.The liquid crystal display according to the embodiment can prevent the delay of the data voltage.

도 1은 종래의 박막트랜지스터를 도시한다.
도 2는 도 1의 박막트랜지스터에서 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 그래프이다.
도 3은 실시예에 따른 박막트랜지스터를 도시한 평면도이다.
도 4는 도 3의 박막트랜지스터를 A-A'라인 및 B-B'라인을 따라 절단한 단면도이다.
도 5는 도 3의 박막트랜지스터에 형성된 기생 캐패시턴스를 등가적으로 도시한 회로도이다.
도 6a 내지 도 6c는 횡 방향으로의 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 7a 내지 도 7c는 종 방향으로의 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 8은 종래와 본발명의 마스크 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 9는 실시예에 따른 엑스레이 검출기를 도시한 평면도이다.
도 10은 도 9의 엑스레이 검출기를 C-C'라인을 따라 절단한 단면도이다.
도 11은 실시에에 따른 액정표시장치를 도시한 평면도이다.
도 12는 도 11의 액정표시장치를 D-D'라인을 따라 절단한 단면도이다.1 shows a conventional thin film transistor.
FIG. 2 is a graph showing variations in parasitic capacitance due to shift of a mask in the thin film transistor of FIG. 1; FIG.
3 is a plan view showing a thin film transistor according to an embodiment.
4 is a cross-sectional view of the thin film transistor of FIG. 3 taken along line A-A 'and line B-B'.
5 is a circuit diagram equivalent to a parasitic capacitance formed in the thin film transistor of FIG.
6A to 6C are diagrams showing fluctuations of parasitic capacitance due to the shift of the mask in the lateral direction.
Figs. 7A to 7C are diagrams showing variations in parasitic capacitance due to the shift of the mask in the longitudinal direction. Fig.
FIG. 8 is a diagram showing variation of parasitic capacitance according to the mask shift of the conventional and the present invention.
9 is a plan view showing an X-ray detector according to an embodiment.
10 is a cross-sectional view of the X-ray detector of FIG. 9 taken along the line C-C '.
11 is a plan view showing a liquid crystal display device according to the embodiment.
12 is a cross-sectional view of the liquid crystal display device of FIG. 11 taken along the line D-D '.

이하 첨부된 도면들을 참고하여 실시예를 상세히 설명한다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings.

도 3은 실시예에 따른 박막트랜지스터를 도시한 평면도이고, 도 4는 도 3의 박막트랜지스터를 A-A'라인 및 B-B'라인을 따라 절단한 단면도이다.FIG. 3 is a plan view showing a thin film transistor according to an embodiment, and FIG. 4 is a cross-sectional view taken along line A-A 'and line B-B' of FIG.

도 3을 참고하면, 실시예에 따른 박막트랜지스터(50)에서, 게이트 전극(11)은 제1 및 제2 게이트 전극부들(11a, 11b)과 상기 제1 및 제2 게이트 전극부들(11a, 11b)을 연결하는 게이트 연결부(11c)를 포함할 수 있다.Referring to FIG. 3, in the thin film transistor 50 according to the embodiment, the gate electrode 11 includes first and second gate electrode portions 11a and 11b and first and second gate electrode portions 11a and 11b (Not shown).

상기 제1 및 제2 게이트 전극부들(11a, 11b)은 서로 간에 평행하게 배치되고, 상기 제1 및 제2 게이트 전극부들(11a, 11b)의 끝단들이 상기 게이트 연결부(11c)에 연결될 수 있다. 예컨대, 상기 제1 및 제2 게이트 전극부들(11a, 11b)은 횡 방향으로 평행하게 배치될 수 있다. The first and second gate electrode portions 11a and 11b may be disposed parallel to each other and the ends of the first and second gate electrode portions 11a and 11b may be connected to the gate connection portion 11c. For example, the first and second gate electrode portions 11a and 11b may be arranged in parallel in the horizontal direction.

따라서, 상기 게이트 전극(11)은 상기 제1 및 제2 게이트 전극부들(11a, 11b)과 상기 게이트 연결부(11c)에 의해 'U'자 형상을 가질 수 있다. Therefore, the gate electrode 11 may have a U-shape by the first and second gate electrode portions 11a and 11b and the gate connection portion 11c.

상기 제1 및 제2 게이트 전극부들(11a, 11b)은 상기 게이트 연결부(11c)를 중심으로 서로 대칭된 동일한 형상을 가질 수 있다.The first and second gate electrode portions 11a and 11b may have the same shape symmetrical with respect to the gate connecting portion 11c.

상기 제1 및 제2 게이트 전극부들(11a, 11b) 사이의 영역 상에 소스 전극(21)이 배치될 수 있다. 상기 소스 전극(21)은 상기 제1 및 제2 게이트 전극부들(11a, 11b)과 평행하게 배치될 수 있다. 예컨대, 상기 소스 전극(21)은 횡 방향으로 평행하게 배치될 수 있다.A source electrode 21 may be disposed on a region between the first and second gate electrode portions 11a and 11b. The source electrode 21 may be disposed in parallel with the first and second gate electrode portions 11a and 11b. For example, the source electrode 21 may be arranged in parallel to the transverse direction.

상기 소스 전극(21)은 상기 제1 게이트 전극부(11a) 상에 오버랩되는 제1 측 영역(21a)과 상기 제2 게이트 전극부(11b)상에 오버랩되는 제2 측 영역(21b)을 포함할 수 있다. 상기 제1 측 영역(21a)은 적어도 상기 제1 게이트 전극부(11a)와 오버랩하고, 상기 제2 측 영역(21b)은 적어도 상기 제2 게이트 전극부(11b)와 오버랩할 수 있다.The source electrode 21 includes a first side region 21a overlapping the first gate electrode portion 11a and a second side region 21b overlapping the second gate electrode portion 11b can do. The first side region 21a may overlap at least the first gate electrode portion 11a and the second side region 21b may overlap at least the second gate electrode portion 11b.

바람직하게는 상기 제1 측 영역(21a)과 상기 제1 게이트 전극부(11a) 사이의 오버랩 영역은 상기 제2 측 영역(21b)과 상기 제2 게이트 전극부(11b) 사이의 오버랩 영역과 동일한 면적을 가질 수 있다. Preferably, the overlap region between the first side region 21a and the first gate electrode portion 11a is the same as the overlap region between the second side region 21b and the second gate electrode portion 11b Area.

상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a)에 의해 제1 기생 캐패시턴스(Cgs1)가 형성되고, 상기 제2 게이트 전극부(11b)와 상기 제2 측 영역(21b)에 의해 제2 기생 캐패시턴스(Cgs2)가 형성될 수 있다.A first parasitic capacitance Cgs1 is formed by the first gate electrode portion 11a and the first side region 21a and the first parasitic capacitance Cgs1 is formed by the second gate electrode portion 11b and the second side region 21b. A second parasitic capacitance Cgs2 can be formed.

도 5에 도시한 바와 같이, 제1 기생 캐패시턴스(Cgs1)와 제2 기생 개패시턴스(Cgs2)는 병렬로 연결될 수 있다. 즉, 상기 소스 전극(21)의 제1 측 영역(21a)과 상기 제1 게이트 전극부(11a) 사이에 제1 기생 캐패시턴스(Cgs1)이 형성되고, 상기 소스 전극(21)의 제2 측 영역(21b)과 상기 제2 게이트 전극부(11b) 사이에 제2 기생 캐패시턴스(Cgs2)가 형성될 수 있다. 상기 제1 측 영역(21a)과 상기 제2 측 영역(21b)은 소스 전극(21)의 일부 영역이고, 상기 제1 게이트 전극(11a)와 상기 제2 게이트 전극(11b) 은 게이트 전극(11)의 일부 영역이므로, 소스 전극(21)과 게이트 전극(11) 사이에 제1 및 제2 기생 캐패시턴스(Cgs1, Cgs2)가 병렬로 연결되는 구조를 가지게 된다.As shown in FIG. 5, the first parasitic capacitance Cgs1 and the second parasitic capacitance Cgs2 may be connected in parallel. That is, a first parasitic capacitance Cgs1 is formed between the first side region 21a of the source electrode 21 and the first gate electrode portion 11a, A second parasitic capacitance Cgs2 may be formed between the second gate electrode part 21b and the second gate electrode part 11b. The first side region 21a and the second side region 21b are a part of the source electrode 21 and the first gate electrode 11a and the second gate electrode 11b are part of the gate electrode 11 The first and second parasitic capacitances Cgs1 and Cgs2 are connected in parallel between the source electrode 21 and the gate electrode 11. In this case,

이러한 경우, 총 캐패시턴스(Ctot)는 제1 기생 캐패시턴스(Cgs1)와 제2 기생 캐패시턴스(Cgs2)의 합이 될 수 있다.In this case, the total capacitance Ctot may be the sum of the first parasitic capacitance Cgs1 and the second parasitic capacitance Cgs2.

바람직하게는 상기 제1 및 제2 기생 캐패시턴스(Cgs1, Cgs2)가 변동되더라도 상기 총 캐패시턴스(Ctot)은 일정하게 유지될 수 있다. 즉, 상기 제1 기생 캐패시턴스(Cgs1)이 커지는 만큼, 상기 제2 기생 캐패시턴스(Cgs2)가 작아지는 경우, 상기 총 캐패시턴스(Ctot)은 일정하게 유지될 수 있다. Preferably, the total capacitance Ctot can be maintained constant even if the first and second parasitic capacitances Cgs1 and Cgs2 are varied. That is, when the second parasitic capacitance Cgs2 decreases as the first parasitic capacitance Cgs1 increases, the total capacitance Ctot may be maintained constant.

상기 소스 전극(21)의 끝단 영역은 상기 게이트 연결부(11c)에 오버랩할 수도 있고 그렇지 않을 수도 있다.The end region of the source electrode 21 may or may not overlap the gate connection portion 11c.

상기 드레인 전극(23)은 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 제1 및 제2 드레인 전극부들(23a, 23b)을 연결하는 드레인 연결부(23c)를 포함할 수 있다.The drain electrode 23 may include a drain connection portion 23c connecting the first and second drain electrode portions 23a and 23b and the first and second drain electrode portions 23a and 23b.

상기 제1 및 제2 드레인 전극부들(23a, 23b)은 상기 소스 전극(21) 또는 상기 제1 및 제2 게이트 전극부들(11a, 11b)과 횡 방향으로 평행하게 배치될 수 있다. The first and second drain electrode portions 23a and 23b may be disposed in parallel to the source electrode 21 or the first and second gate electrode portions 11a and 11b in the lateral direction.

상기 제1 드레인 전극부(23a)는 상기 소스 전극(21)의 제1 측 영역(21a)으로부터 이격되어 상기 제1 게이트 전극부(11a) 상에 형성되고, 상기 제2 드레인 전극부(23b)는 상기 소스 전극(21)의 제2 측 영역(21b)으로부터 이격되어 상기 제2 게이트 전극부(11b) 상에 형성될 수 있다.The first drain electrode part 23a is formed on the first gate electrode part 11a and is spaced apart from the first side area 21a of the source electrode 21. The first drain electrode part 23a is formed on the second drain electrode part 23b, May be formed on the second gate electrode portion 11b so as to be spaced apart from the second side region 21b of the source electrode 21. [

상기 제1 및 제2 드레인 전극부들(23a, 23b)의 끝단들이 상기 드레인 연결부(23c)에 연결될 수 있다.The ends of the first and second drain electrode portions 23a and 23b may be connected to the drain connection portion 23c.

상기 드레인 전극(23)은 상기 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 드레인 연결부(23c)에 의해 'U'자 형상을 가질 수 있다. 상기 드레인 전극(23)의 'U'자 형상은 적어도 상기 게이트 전극(11)의 'U'자 형상에 오버랩될 수 있다. The drain electrode 23 may have a U-shape by the first and second drain electrode portions 23a and 23b and the drain connection portion 23c. The 'U' shape of the drain electrode 23 may overlap at least the 'U' shape of the gate electrode 11.

상기 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 드레인 연결부(23c)는 모두 상기 게이트 전극(11)에 오버랩될 수 있다. The first and second drain electrode portions 23a and 23b and the drain connection portion 23c may overlap the gate electrode 11. [

상기 제1 및 제2 게이트 전극부들(11a, 11b), 상기 소스 전극(21) 및 상기 제1 및 제2 드레인 전극부들(23a, 23b)은 동일 방향을 따라 평행하게 배치될 수 있다.The first and second gate electrode portions 11a and 11b, the source electrode 21 and the first and second drain electrode portions 23a and 23b may be arranged in parallel along the same direction.

도 6a 내지 도 6c는 횡 방향으로의 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.6A to 6C are diagrams showing fluctuations of parasitic capacitance due to the shift of the mask in the lateral direction.

도 6a에 도시한 바와 같이, 소스 전극(21)을 형성하기 위한 마스크가 정확히 정렬되는 경우, 소스 전극(21)의 제1 및 제2 측 영역들과 게이트 전극(11)의 제1 및 제2 게이트 전극부들(11a, 11b)에 의해 형성된 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다.6A, when the mask for forming the source electrode 21 is correctly aligned, the first and second side regions of the source electrode 21 and the first and second sides of the gate electrode 11, The first and second parasitic capacitances Cgs1 and Cgs2 formed by the gate electrode portions 11a and 11b may have the same value.

마스크가 오른쪽 방향에서 왼쪽 방향으로 시프트되거나(도 6b) 왼쪽 방향에서 오른쪽 방향으로 시프트되는 경우(도 6c)에도 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다.The first and second parasitic capacitances Cgs1 and Cgs2 may have the same value when the mask is shifted from the right direction to the left direction (Fig. 6B) or shifted from the left direction to the right direction (Fig. 6C).

이는 마스크가 횡 방향으로 시프트되는 경우에는 왼쪽 방향에서 오른쪽 방향으로 시프트되든지 오른쪽 방향에서 왼쪽 방향으로 시프트되든지에 관계없이 L 영역과 M 영역이 동일한 면적을 가지기 때문이다. L 영역은 제1 게이트 전극부(11a)와 제1 측 영역의 오버랩 면적을 의미하고, M 영역은 제2 게이트 전극부(11b)와 제2 측 영역의 오버랩 면적을 의미한다.This is because the L area and the M area have the same area irrespective of whether the mask is shifted from the left direction to the right direction or from the right direction to the left direction when the mask is shifted in the lateral direction. L region means an overlap area between the first gate electrode portion 11a and the first side region and M region means overlapping area between the second gate electrode portion 11b and the second side region.

도 6a에 도시한 바와 같이, 소스 전극(21)을 형성하기 위한 마스크가 정확히 정렬되는 경우, 소스 전극(21)의 제1 및 제2 측 영역들과 게이트 전극(11)의 제1 및 제2 게이트 전극부들(11a, 11b)에 의해 형성된 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다.6A, when the mask for forming the source electrode 21 is correctly aligned, the first and second side regions of the source electrode 21 and the first and second sides of the gate electrode 11, The first and second parasitic capacitances Cgs1 and Cgs2 formed by the gate electrode portions 11a and 11b may have the same value.

하지만, 마스크가 하부 방향에서 상부 방향을 시프트되거나(도 7b) 상부 방향에서 하부 방향으로 시프트되는 경우(도 7c)에, 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 상이한 값들을 가질 수 있다. However, in the case where the mask is shifted from the lower direction to the upper direction (Fig. 7B) or shifted from the upper direction to the lower direction (Fig. 7C), the first and second parasitic capacitances Cgs1 and Cgs2 have different values .

예컨대, 도 7b에 도시한 바와 같이, 마스크가 하부 방향에서 상부 방향으로 시프트되는 경우, P 영역이 O 영역보다 커지게 되므로, 제2 기생 캐패시턴스(Cgs2)가 제1 기생 캐패시턴스(Cgs1)보다 커지게 된다. For example, as shown in FIG. 7B, when the mask shifts from the lower direction to the upper direction, the P region becomes larger than the O region, so that the second parasitic capacitance Cgs2 becomes larger than the first parasitic capacitance Cgs1 do.

그럼에도 불구하고, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하다. 즉, 상기 제2 기생 캐패시턴스(Cgs2)가 커지는 만큼 상기 제1 기생 캐패시턴스(Cgs1)은 작아지므로, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하게 된다.Nevertheless, the sum of the first and second parasitic capacitances Cgs1 and Cgs2 is equal to the total parasitic capacitance Ctot of FIG. 7A. That is, since the first parasitic capacitance Cgs1 becomes smaller as the second parasitic capacitance Cgs2 increases, the sum of the first parasitic capacitances Cgs1 and the second parasitic capacitances Cgs2 becomes equal to the total parasitic capacitance Ctot ).

예컨대, 도 7c에 도시한 바와 같이, 마스크가 상부 방향에서 하부 방향으로 시프트되는 경우, O 영역이 P 영역보다 커지게 되므로, 제1 기생 캐패시턴스(Cgs1)이 제2 기생 캐패시턴스(Cgs2)보다 커지게 된다.7C, when the mask shifts from the upper direction to the lower direction, the O region becomes larger than the P region, so that the first parasitic capacitance Cgs1 becomes larger than the second parasitic capacitance Cgs2 do.

그럼에도 불구하고, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하다. 즉, 상기 제1 기생 캐패시턴스(Cgs1)가 커지는 만큼 상기 제2 기생 캐패시턴스(Cgs2)는 작아지므로, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하게 된다.Nevertheless, the sum of the first and second parasitic capacitances Cgs1 and Cgs2 is equal to the total parasitic capacitance Ctot of FIG. 7A. That is, since the second parasitic capacitance Cgs2 decreases as the first parasitic capacitance Cgs1 increases, the sum of the first and second parasitic capacitances Cgs1 and Cgs2 becomes equal to the total parasitic capacitance Ctot ).

도 8은 종래와 본발명의 마스크 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다. FIG. 8 is a diagram showing variation of parasitic capacitance according to the mask shift of the conventional and the present invention.

도 8에 도시한 바와 같이, 종래의 박막트랜지스터(도 1)는 마스크의 시프트에 따라 기생 캐패시턴스가 커지든지 작아지든지 한다.As shown in Fig. 8, the parasitic capacitance of the conventional thin film transistor (Fig. 1) may become larger or smaller depending on the shift of the mask.

이에 반해 실시예의 박막트랜지스터(도 3)는 마스크의 시프트에 관계없이 총 기생 캐패시턴스, 즉 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합이 거의 일정하게 유지된다.In contrast, in the thin film transistor of the embodiment (FIG. 3), the total parasitic capacitance, i.e., the sum of the first and second parasitic capacitances Cgs1 and Cgs2, is kept substantially constant regardless of the shift of the mask.

따라서, 실시예의 박막트랜지스터는 마스크의 시프트에 관계없이 기생 캐패시턴스의 값이 일정하게 유지되므로, 이러한 기생 캐패시턴스을 고려하여 정보를 정확히 전달하거나 검출할 수 있다. Therefore, since the value of the parasitic capacitance is kept constant regardless of the shift of the mask, the information can be accurately transmitted or detected in consideration of such parasitic capacitance.

도 4를 참고하면, 기판(10) 상에 제1 금속막이 형성되고 마스크 공정이 수행되어 게이트 전극(11)이 형성된다. 상기 게이트 전극(11)은 서로 평행하게 배치된 제1 및 제2 게이트 전극부들(11a, 11b)과 상기 제1 및 제2 게이트 전극부들(11a, 11b)이 연결된 게이트 연결부(11c)를 포함한다. Referring to FIG. 4, a first metal film is formed on the substrate 10, and a mask process is performed to form the gate electrode 11. The gate electrode 11 includes first and second gate electrode portions 11a and 11b disposed in parallel to each other and a gate connection portion 11c to which the first and second gate electrode portions 11a and 11b are connected .

상기 게이트 전극(11) 상에 게이트 절연막(13)이 형성된다. 상기 게이트 절연막(13)은 SiNx나 SiOx와 같은 무기 물질로 형성될 수 있다. A gate insulating film 13 is formed on the gate electrode 11. The gate insulating layer 13 may be formed of an inorganic material such as SiNx or SiOx.

상기 게이트 절연막(13) 상에 비정질 실리콘막과 도핑된 비정질 실리콘막을 순차적으로 형성한 다음, 마스크 공정을 진행하여 상기 게이트 전극(11) 상에 활성층(15)과 오믹 콘택층(17)을 포함하는 반도체층(19)을 형성할 수 있다.An amorphous silicon film and an amorphous silicon film are sequentially formed on the gate insulating film 13 and a mask process is performed to form an active layer 15 and an ohmic contact layer 17 on the gate electrode 11 The semiconductor layer 19 can be formed.

상기 기판(10) 상에 제2 금속막이 형성되고 마스크 공정이 수행되어 소스 전극(21)과 드레인 전극(23)이 형성된다.A second metal film is formed on the substrate 10 and a masking process is performed to form a source electrode 21 and a drain electrode 23. [

상기 소스 전극(21)은 상기 제1 게이트 전극부(11a)에 접하는 제1 측 영역(21a)과 상기 제2 게이트 전극부(11b)에 접하는 제2 측 영역(21b)을 포함할 수 있다.The source electrode 21 may include a first side region 21a contacting the first gate electrode unit 11a and a second side region 21b contacting the second gate electrode unit 11b.

상기 제1 측 영역(21a)은 상기 제1 게이트 전극부(11a)의 일부 영역에 오버랩되고, 상기 제2 측 영역(21b)은 상기 제2 게이트 전극부(11b)의 일부 영역에 오버랩될 수 있다. The first side region 21a overlaps a portion of the first gate electrode portion 11a and the second side region 21b overlaps a portion of the second gate electrode portion 11b have.

상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a)에 의해 제1 기생 캐패시턴스(Cgs1)가 형성되고, 상기 제2 게이트 전극부(11b)와 상기 제2 측 영역(21b)에 의해 제2 기생 캐패시턴스(Cgs2)가 형성될 수 있다.A first parasitic capacitance Cgs1 is formed by the first gate electrode portion 11a and the first side region 21a and the first parasitic capacitance Cgs1 is formed by the second gate electrode portion 11b and the second side region 21b. A second parasitic capacitance Cgs2 can be formed.

상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a) 사이의 두께와 상기 제2 게이트 전극부(11a)와 상기 제2 측 영역(21b) 사이에 게재된 매질의 유전율이 동일한 경우, 상기 제1 기생 캐패시턴스(Cgs1)와 상기 제2 기생 캐패시턴스(Cgs2) 사이의 차이는 상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a) 사이의 오버랩 면적(제1 오버랩 면적)과 상기 제2 게이트 전극부(11b)와 상기 제2 측 영역(21b) 사이의 오버랩 면적(제2 오버랩 면적) 사이의 차이에 의해서만 결정될 수 있다. When the thickness between the first gate electrode portion 11a and the first side region 21a is equal to the dielectric constant of the medium between the second gate electrode portion 11a and the second side region 21b , The difference between the first parasitic capacitance Cgs1 and the second parasitic capacitance Cgs2 is determined by the overlap area (first overlap area) between the first gate electrode part 11a and the first side area 21a, And the overlap area (second overlap area) between the second gate electrode part 11b and the second side area 21b.

상기 제1 오버랩 면적과 상기 제2 오버랩 면적이 동일한 경우, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다. 상기 제1 오버랩 면적과 상기 제2 오버랩 면적이 동일하지 않은 경우, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 상이한 값을 가질 수 있다. If the first overlap area and the second overlap area are equal to each other, the first and second parasitic capacitances Cgs1 and Cgs2 may have the same value. If the first overlap area and the second overlap area are not the same, the first and second parasitic capacitances Cgs1 and Cgs2 may have different values.

하지만, 제1 오버랩 면적이 커지는 만큼 제2 오버랩 면적은 작아지거나 또는 제2 오버랩 면적이 커지는 만큼 제1 오버랩 면적이 작아지므로, 상기 제1 및 제2 기생캐패시턴스들(Cgs1, Cgs2)의 합, 즉 총 기생 캐패시턴스(Ctot)는 상기 제1 및 제2 오버랩 면적들이 동일한 경우의 총 기생 캐패시턴스(Ctot)와 동일하게 된다.However, since the first overlap area becomes larger or the second overlap area becomes smaller or the second overlap area becomes larger, the first overlap area becomes smaller. Therefore, the sum of the first and second parasitic capacitances Cgs1 and Cgs2, that is, The total parasitic capacitance Ctot becomes equal to the total parasitic capacitance Ctot when the first and second overlap areas are equal.

따라서, 실시예에 따른 박막트랜지스터는 마스크가 시프트되더라도 마스크가 시프트되지 않을 때의 기생 캐패시턴스와 동일한 기생 캐패시턴스를 얻을 수 있다. 그러므로, 실시예에 따른 박막트랜지스터는 정보를 정확하게 전달하거나 검출할 수 있다. Therefore, the thin film transistor according to the embodiment can obtain parasitic capacitance equal to parasitic capacitance when the mask is not shifted even if the mask is shifted. Therefore, the thin film transistor according to the embodiment can accurately transmit or detect information.

이상의 실시예에서는 하나의 소스 전극과 2개의 드레인 전극부들을 설명하고 있지만, 이에 대해서는 한정하지 않는다. 즉, 2개 이상의 소스 전극부들과 소스 전극부들보다 하나 더 많은 드레인 전극부들을 갖는 박막트랜지터가 사용될 수도 있다. 이러한 경우, 게이트 전극부들은 상기 드레인 전극부들만큼 구비될 수 있다. Although one source electrode and two drain electrode portions have been described in the above embodiments, the present invention is not limited thereto. That is, a thin film transistor having two or more source electrode portions and one more drain electrode portions than the source electrode portions may be used. In this case, the gate electrode portions may be provided by the drain electrode portions.

도 9는 실시예에 따른 엑스레이 검출기를 도시한 평면도이고, 도 10은 도 9의 엑스레이 검출기를 C-C'라인을 따라 절단한 단면도이다.FIG. 9 is a plan view showing an X-ray detector according to an embodiment, and FIG. 10 is a cross-sectional view taken along line C-C 'of the X-ray detector of FIG.

도 9를 참고하면, 실시예에 따른 엑스레이 검출기(100)는 교차 배열되어 화소 영역을 정의하는 게이트 라인(102)과 리드아웃 라인(124)과, 상기 화소 영역에 배치되어 있는 포토다이오드와, 상기 게이트 라인(102)과 리드아웃 라인(124)의 교차 영역에 배치되어 있는 박막트랜지스터(50)와, 상기 게이트 라인(102)과 교차하면서 상기 리드아웃 라인(124)과 평행하게 배치되어 있는 전원 라인(126)을 포함한다.9, the X-ray detector 100 according to the embodiment includes a gate line 102 and a lead-out line 124 which are arranged in an intersecting manner to define a pixel region, a photodiode disposed in the pixel region, A thin film transistor 50 which is arranged at an intersection region of the gate line 102 and the lead out line 124 and a power supply line which crosses the gate line 102 and which is arranged in parallel with the lead out line 124, (126).

상기 포토다이오드는 제1 전극(110), 광도전층 및 제2 전극(114)을 포함한다. 상기 광도전층은 엑스레이의 조사 선량에 비례하는 전하를 생성할 수 있다. 상기 포토다이오드는 상기 생성된 전하에 상응하는 전기적인 신호를 생성할 수 있다. 따라서, 상기 박막트랜지스터(50)의 제어에 의해 상기 전기적인 신호가 리드아웃 라인(124)을 통해 검출될 수 잇다.The photodiode includes a first electrode 110, a photoconductive layer, and a second electrode 114. The photoconductive layer can generate charges proportional to the irradiation dose of the X-rays. The photodiode may generate an electrical signal corresponding to the generated charge. Therefore, the electric signal can be detected through the lead-out line 124 under the control of the thin film transistor 50. [

상기 박막트랜지스터(50)는 소스 전극과 드레인 전극을 형성하기 위한 마스크가 좌우 방향 또는 상하 방향으로 시프트하더라도 기생 캐패시턴스가 일정하게 유지될 수 있다. 따라서, 상기 박막트랜지스터(50)에 의해 정보의 추가적인 손실을 방지함으로써, 정보를 정확히 검출하도록 한다.The parasitic capacitance of the thin film transistor 50 can be kept constant even if the mask for forming the source electrode and the drain electrode is shifted in the horizontal direction or the vertical direction. Therefore, by preventing the thin film transistor 50 from further loss of information, information is accurately detected.

상기 박막트랜지스터(50)의 게이트 전극은 상기 게이트 라인(102)으로부터 연장 형성될 수 있다. 상기 박막트랜지스터(50)의 소스 전극은 제2 콘택홀(120)을 통해 상기 리드아웃 라인(124)과 전기적으로 연결될 수 있다. 상기 박막트랜지스터(50)의 드레인 전극은 제1 콘택홀(106)을 통해 상기 포토다이오드의 제1 전극(110)에 전기적으로 연결될 수 있다. A gate electrode of the thin film transistor 50 may extend from the gate line 102. The source electrode of the thin film transistor 50 may be electrically connected to the lead-out line 124 through the second contact hole 120. The drain electrode of the thin film transistor 50 may be electrically connected to the first electrode 110 of the photodiode through the first contact hole 106.

상기 전원 라인(126)은 상기 포토다이오드, 구체적으로 상기 제2 전극(114)에 오버랩되도록 배치될 수 있다. 상기 전원 라인(126)은 상기 리드아웃 라인(124)과 평행하게 배치되는 한편, 상기 포토다이오드를 가로질러 배치될 수 있다. 상기 전원 라인(126)은 상기 포토다이오드의 일부 영역에서 상기 제2 전극(114)에 전기적으로 연결될 수 있다. The power supply line 126 may be disposed to overlap the photodiode, specifically, the second electrode 114. The power supply line 126 may be disposed parallel to the lead-out line 124, and may be disposed across the photodiode. The power supply line 126 may be electrically connected to the second electrode 114 in a portion of the photodiode.

또한, 전원라인(126)은 상기 게이트 라인과 교차하면서, 상기 리드아웃 라인과 평행하게 배치되고, 상기 포토다이오드에 오버랩될 수 있다. Also, the power supply line 126 may be disposed in parallel with the lead-out line while intersecting the gate line, and may overlap with the photodiode.

또한, 리드아웃 라인(124)은 폭은 크기에 따라 제1 폭부(124a), 제2 폭부(124b) 및 연결부(124c)를 포함하고, 상기 제1 폭부(124a)는 상기 제2 폭부(124b)에 비하여 폭이 좁고, 상기 연결부(124c)는 상기 제1 폭부와 상기 제2 폭부를 연결하고, 상기 리드아웃 라인(124)은 상기 제1 폭부(124a), 상기 연결부(124c), 상기 제2 폭부(124b), 상기 연결부(124c) 및 상기 제1 폭부(124a) 순으로 형성된다. The lead-out line 124 includes a first width portion 124a, a second width portion 124b and a connecting portion 124c in width, and the first width portion 124a includes the second width portion 124b , The connection portion 124c connects the first width portion and the second width portion and the lead out line 124 is connected to the first width portion 124a, the connection portion 124c, The second width portion 124b, the connection portion 124c, and the first width portion 124a.

또한, 리드아웃 라인(124)의 상기 제2 폭부(124b)는 제2 콘택홀(120)을 통해 상기 박막트랜지스터의 상기 소스 전극에 전기적으로 연결된다. In addition, the second width portion 124b of the lead-out line 124 is electrically connected to the source electrode of the thin film transistor through the second contact hole 120. [

또한, 리드아웃 라인(124)의 상기 제1 폭부는 상기 게이트 라인과 교차될 수 있다. In addition, the first width of the lead-out line 124 may intersect the gate line.

또한, 전원라인(126)은 폭은 크기에 따라 제1 폭부(126a), 제2 폭부(126b) 및 연결부(126c)를 포함하고, 상기 제1 폭부(126a)는 상기 제2 폭부(126b)에 비하여 폭이 좁고, 상기 연결부(126c)는 상기 제1 폭부(126a)와 상기 제2 폭부(126b)를 연결하고, 상기 전원라인(126)은 상기 제1 폭부(126a), 상기 연결부(126c), 상기 제2폭부(126b), 상기 연결부(126c) 및 상기 제1 폭부(126a) 순으로 연장되도록 형성될 수 있다. The power supply line 126 may include a first width portion 126a, a second width portion 126b and a connection portion 126c depending on the width thereof. The first width portion 126a may include a second width portion 126b, And the connection portion 126c connects the first width portion 126a and the second width portion 126b and the power line 126 is connected to the first width portion 126a and the connection portion 126c The second width portion 126b, the connection portion 126c, and the first width portion 126a.

또한, 전원라인(126)의 상기 제1 폭부(126a)는 상기 게이트 라인(102)과 교차되고, 상기 게이트 라인은 폭은 크기에 따라 제1 폭부(102a), 제2 폭부(102b) 및 연결부(102c)를 포함하고, 상기 제1 폭부(102a)는 상기 제2 폭부(102b)에 비하여 폭이 좁고, 상기 연결부(102c)는 상기 제1 폭부(102a)와 상기 제2 폭부(102b)를 연결하고, 상기 전원라인(126)의 상기 제1 폭부(126a)는 상기 게이트 라인(102)의 상기 제1 폭부(102a)와 교차될 수 있다. In addition, the first width portion 126a of the power supply line 126 intersects the gate line 102, and the width of the gate line 102 may vary depending on the size of the first width portion 102a, the second width portion 102b, Wherein the first width portion 102a is narrower than the second width portion 102b and the connection portion 102c has a width smaller than that of the first width portion 102a and the second width portion 102b And the first width portion 126a of the power line 126 may intersect the first width portion 102a of the gate line 102. [

또한, 상기 전원라인(126)의 제1 폭부(126a)는 게이트 라인(102)의 제1 폭부(102a)와 교차될 수 있다.The first width 126a of the power line 126 may intersect the first width 102a of the gate line 102. [

도 10을 참고하면, 기판(10) 상에 제1 금속막이 증착되고, 마스크 공정이 진행되어 게이트 라인과 게이트 전극(11)이 형성될 수 있다. Referring to FIG. 10, a first metal film is deposited on the substrate 10, and a masking process is performed to form the gate line and the gate electrode 11. FIG.

상기 기판(10)의 전 영역 상에 게이트 절연막(13)이 형성되고, 이어서 비정실 실리콘막과 도핑된 비정질 실리콘막이 순차적으로 형성된 다음, 마스크 공정이 수행되어 상기 게이트 전극(11)에 대응하는 상기 게이트 절연막(13) 상에 활성층(15)과 오믹 콘택층(17)을 포함하는 반도체층(19)이 형성될 수 있다. A gate insulating film 13 is formed on the entire region of the substrate 10 and then an amorphous silicon film and a doped amorphous silicon film are sequentially formed and then a mask process is performed to form the gate electrode 11, A semiconductor layer 19 including an active layer 15 and an ohmic contact layer 17 may be formed on the gate insulating film 13. [

상기 게이트 절연막(13)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. The gate insulating layer 13 may be formed of an inorganic insulating material or an organic insulating material.

상기 기판(10) 상에 제2 금속막이 형성되고, 마스크 공정이 수행되어, 소스 전극(21)과 드레인 전극이 형성될 수 있다. 상기 드레인 전극은 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 제1 및 제2 드레인 전극부들(23a, 23b)을 전기적으로 연결하는 드레인 연결부(23c)를 포함할 수 있다.A second metal film is formed on the substrate 10, and a mask process is performed to form the source electrode 21 and the drain electrode. The drain electrode may include a drain connection portion 23c for electrically connecting the first and second drain electrode portions 23a and 23b to the first and second drain electrode portions 23a and 23b.

상기 기판(10)의 전 영역 상에 제1 층간절연막(104)이 형성되고, 상기 드레인 전극이 노출되도록 상기 제1 층간절연막(104)이 관통되어 형성된 제1 콘택홀(106)이 형성될 수 있다. A first interlayer insulating film 104 is formed on the entire region of the substrate 10 and a first contact hole 106 formed through the first interlayer insulating film 104 is formed to expose the drain electrode have.

상기 제1 층간절연막(104)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. The first interlayer insulating film 104 may be formed of an inorganic insulating material or an organic insulating material.

상기 기판(10) 상에 제3 금속막이 형성되고, 마스크 공정이 수행되어 상기 화소 영역 상에 제1 전극(110)이 형성될 수 있다. 상기 제1 전극(110)은 상기 제1 콘택홀(106)을 통해 상기 드레인 전극과 전기적으로 연결될 수 있다. A third metal film is formed on the substrate 10, and a mask process is performed to form the first electrode 110 on the pixel region. The first electrode 110 may be electrically connected to the drain electrode through the first contact hole 106.

상기 기판(10) 상에 광도전 물질이 형성된 다음, 마스크 공정이 수행되어 상기 제1 전극(110)에 접하는 광도전층(112)이 형성될 수 있다. 상기 광도전층(112)은 상기 제1 전극(110)과 동일한 면적을 갖거나 적은 면적을 가질 수 있다. A photoconductive material may be formed on the substrate 10 and then a photoconductive layer 112 may be formed by a mask process to contact the first electrode 110. The photoconductive layer 112 may have the same area as the first electrode 110 or may have a small area.

상기 기판(10) 상에 투명 도전막이 형성된 다음, 마스크 공정이 수행되어 상기 광도전층(112)에 접하는 제2 전극(114)이 형성될 수 있다. 상기 제2 전극(114)은 상기 광도전층(112)과 동일한 면적을 갖거나 적은 면적을 가질 수 있다. 상기 투명 도전막은 ITO, IZO, ITZO 등을 포함할 수 있다.A transparent conductive layer is formed on the substrate 10, and then a mask process is performed to form a second electrode 114 in contact with the photoconductive layer 112. The second electrode 114 may have the same area as the photoconductive layer 112 or may have a smaller area. The transparent conductive film may include ITO, IZO, ITZO, and the like.

상기 제1 전극(110), 상기 광도전층(112) 및 상기 제2 전극(114)에 의해 포토다이오드(116)가 형성될 수 있다.A photodiode 116 may be formed by the first electrode 110, the photoconductive layer 112, and the second electrode 114.

상기 기판(10)의 전 영역 상에 제2 층간절연막(118)이 형성되고, 마스크 공정이 수행되어 제2 및 제3 콘택홀들(120, 122)이 형성될 수 있다. 상기 제2 콘택홀(120)은 상기 소스 전극(21)이 노출되도록 상기 제2 층간절연막(118)이 관통되어 형성될 수 있다. 상기 제3 콘택홀(122)은 상기 제2 전극(114)이 노출되도록 상기 제2 층간절연막(118)이 관통되어 형성될 수 있다. A second interlayer insulating film 118 may be formed on the entire region of the substrate 10 and a mask process may be performed to form the second and third contact holes 120 and 122. The second contact hole 120 may be formed through the second interlayer insulating layer 118 to expose the source electrode 21. The third contact hole 122 may be formed through the second interlayer insulating layer 118 to expose the second electrode 114.

상기 제2 층간절연막(118)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. The second interlayer insulating film 118 may be formed of an inorganic insulating material or an organic insulating material.

한편, 상기 제2 전극(114)의 전 역역 상에 제2 층간절연막(118)이 제거되어, 상기 제2 전극(114)의 전 영역이 노출될 수도 있다. 이러한 경우, 상기 제3 콘택홀(122) 또한 상기 제2 전극(114) 상에 형성되므로, 상기 제3 콘택홀(122) 주변의 일정 영역의 제2 층간절연막(118)은 남게 된다. 따라서, 상기 제2 전극(114)의 전 영역은 오픈되고, 상기 제3 콘택홀(122)에 의해서 상기 제2 전극(114)은 오픈될 수 있다. 이러한 경우, 상기 제2 전극(114) 상의 제2 층간절연막(118)은 그 위에 나중에 전원 라인(126)이 형성되도록 상기 제2 전극(114)을 세로 방향으로 가로지르도록 형성될 수 있다. On the other hand, the second interlayer insulating layer 118 may be removed on the entire area of the second electrode 114 to expose the entire area of the second electrode 114. In this case, since the third contact hole 122 is also formed on the second electrode 114, the second interlayer insulating film 118 in a certain region around the third contact hole 122 remains. Therefore, the entire area of the second electrode 114 can be opened, and the second electrode 114 can be opened by the third contact hole 122. In this case, the second interlayer insulating film 118 on the second electrode 114 may be formed to cross the second electrode 114 in the longitudinal direction so that a power supply line 126 is formed later on the second interlayer insulating film 118.

상기 기판(10) 상에 제4 금속막이 형성되고, 마스크 공정이 수행되어 리드아웃 라인(124)과 전원 라인(126)이 형성될 수 있다. A fourth metal film is formed on the substrate 10, and a mask process is performed to form the lead-out line 124 and the power source line 126. [

상기 리드아웃 라인(124)은 상기 제2 콘택홀(120)을 통해 상기 소스 전극(21)에 전기적으로 연결되고, 상기 전원 라인(126)은 상기 제3 콘택홀(122)을 통해 상기 제2 전극(114)에 전기적으로 연결될 수 있다. The lead-out line 124 is electrically connected to the source electrode 21 through the second contact hole 120 and the power line 126 is electrically connected to the second contact hole 122 through the third contact hole 122. [ And may be electrically connected to the electrode 114.

상기 기판(10)의 전 영역 상에 보호막(128)이 형성될 수 있다. 상기 보호막(128)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. A protective film 128 may be formed on the entire region of the substrate 10. The protective layer 128 may be formed of an inorganic insulating material or an organic insulating material.

따라서, 실시예의 엑스레이 검출기(100)는 전원 라인(126)에 전원이 공급된 후, 엑스레이가 조사되면 포토다이오드(116)의 광도전층(112)에서 엑스레이의 조사 선량에 비례하는 전하들이 생성되고, 이러한 전하들은 전기적인 신호로 변환되어 도시되지 않은 캐패시터에 저장될 수 있다. 상기 박막트랜지스터(50)의 스위칭에 의해 상기 전기적인 신호는 리드아웃 라인(124)을 통해 검출될 수 있다.Therefore, after the power source line 126 is supplied with power, the x-ray detector 100 of the embodiment generates charges proportional to the irradiation dose of the x-rays in the photoconductive layer 112 of the photodiode 116 when the x- These charges may be converted into electrical signals and stored in a capacitor not shown. By switching the thin film transistor 50, the electrical signal can be detected through the lead-out line 124.

도 11은 실시에에 따른 액정표시장치를 도시한 평면도이고, 도 12는 도 11의 액정표시장치를 D-D'라인을 따라 절단한 단면도이다.FIG. 11 is a plan view showing a liquid crystal display device according to an embodiment, and FIG. 12 is a cross-sectional view taken along line D-D 'of the liquid crystal display device of FIG.

도 11을 참고하면, 실시예에 따른 액정표시장치(200)는 게이트 라인(202)과 데이터 라인(204)이 교차되어 화소 영역이 정의된다. 상기 화소 영역에는 박막트랜지스터(50)와 화소 전극(210)이 배치될 수 있다.Referring to FIG. 11, in the liquid crystal display device 200 according to the embodiment, the pixel region is defined by intersecting the gate line 202 and the data line 204. The thin film transistor 50 and the pixel electrode 210 may be disposed in the pixel region.

상기 박막트랜지스터(50)가 상기 게이트 라인(202), 상기 데이터 라인(204) 및 화소 전극(210)에 전기적으로 연결될 수 있다. The thin film transistor 50 may be electrically connected to the gate line 202, the data line 204, and the pixel electrode 210.

상기 게이트 라인(202)으로 공급된 게이트 신호에 의해 상기 박막트랜지스터(50)가 스위칭되고, 상기 데이터 라인(204)으로 공급된 데이터 전압이 상기 박막트랜지스터(50)를 경유하여 상기 화소 전극(210)으로 인가될 수 있다. The thin film transistor 50 is switched by a gate signal supplied to the gate line 202 and a data voltage supplied to the data line 204 is applied to the pixel electrode 210 via the thin film transistor 50. [ Lt; / RTI >

상기 화소 전극(210)의 일부 영역은 전 단의 게이트 라인(202)과 오버랩되어, 데이터 전압을 1 프레임동안 저장할 수 있는 스토리지 캐패시터가 형성될 수 있다. A portion of the pixel electrode 210 overlaps the gate line 202 of the previous stage, and a storage capacitor capable of storing a data voltage for one frame may be formed.

도 12를 참고하면, 기판(10) 상에 제1 금속막이 형성되고, 마스크 공정이 수행되어 게이트 라인과 게이트 전극(11)이 형성될 수 있다. 도시하지는 않았지만, 게이트 라인의 끝단에 게이트 패드 전극이 형성될 수 있다.Referring to FIG. 12, a first metal film is formed on the substrate 10, and a mask process is performed to form the gate line and the gate electrode 11. Although not shown, a gate pad electrode may be formed at the end of the gate line.

상기 게이트 전극(11)은 상기 게이트 라인으로부터 연장 형성될 수 있다. The gate electrode 11 may extend from the gate line.

상기 기판(10)의 전 영역 상에 게이트 절연막(13)이 형성되고, 이어서 비정질 실리콘막과 도핑된 비정질 실리콘막이 순차적으로 형성되고, 마스크 공정이 수행되어 활성층(15)과 오믹 콘택층(17)을 포함하는 반도체층(19)이 형성될 수 있다.A gate insulating film 13 is formed on the entire region of the substrate 10 and then an amorphous silicon film and an amorphous silicon film doped sequentially are sequentially formed and a mask process is performed to form the active layer 15 and the ohmic contact layer 17, A semiconductor layer 19 may be formed.

상기 게이트 절연막(13)은 무기 절연 물질이나 유기 절연 물질일 수 있다.The gate insulating film 13 may be an inorganic insulating material or an organic insulating material.

상기 기판(10) 상에 제2 금속막이 형성되고, 마스크 공정이 수행되어 데이터 라인, 소스 전극(21) 및 드레인 전극이 형성될 수 있다. 상기 드레인 전극은 제1 및 제2 드레인 전극부들(23a, 23b)와 상기 제1 및 제2 드레인 전극부들(23a, 23b)에 전기적으로 연결된 드레인 연결부(23c)를 포함할 수 있다. A second metal film is formed on the substrate 10, and a mask process is performed to form a data line, a source electrode 21, and a drain electrode. The drain electrode may include first and second drain electrode portions 23a and 23b and a drain connection portion 23c electrically connected to the first and second drain electrode portions 23a and 23b.

도시하지는 않았지만, 상기 데이터 라인의 끝단에 데이터 패드 전극이 형성될 수 있다. Although not shown, a data pad electrode may be formed at the end of the data line.

상기 소스 전극(21)은 상기 데이터 라인으로부터 연장 형성될 수 있다. The source electrode 21 may extend from the data line.

상기 기판(10) 상에 보호막(206)이 형성되고, 상기 드레인 전극이 노출되도록 상기 보호막(206)이 관통하여 형성된 드레인 콘택홀(208)이 형성될 수 있다. 도시하지는 않았지만, 상기 게이트 패드 전극이 노출된 게이트 콘택홀과 데이터 패드 전극이 노출된 데이터 콘택홀이 형성될 수 있다. A protective film 206 may be formed on the substrate 10 and a drain contact hole 208 may be formed through the protective film 206 to expose the drain electrode. Although not shown, a data contact hole may be formed in which the gate contact hole where the gate pad electrode is exposed and the data pad electrode are exposed.

상기 보호막(206)은 무기 절연 물질이나 유기 절연 물질일 수 있다.The protective film 206 may be an inorganic insulating material or an organic insulating material.

상기 기판(10) 상에 투명 도전막이 형성되고, 마스크 공정이 수행되어 화소 전극(210)이 형성될 수 있다. 상기 투명 도전막은 ITO, IZO, ITZO일 수 있다.A transparent conductive film is formed on the substrate 10, and a mask process is performed to form the pixel electrode 210. The transparent conductive film may be ITO, IZO, or ITZO.

상기 화소 전극(210)은 상기 드레인 콘택홀(208)을 통해 상기 드레인 전극에 전기적으로 연결될 수 있다.The pixel electrode 210 may be electrically connected to the drain electrode through the drain contact hole 208.

도시하지는 않았지만, 상기 게이트 콘택홀을 통해 상기 게이트 패드 전극과 전기적으로 연결된 게이트 콘택 전극과 상기 데이터 콘택홀을 통해 상기 데이터 패드 전극과 전기적으로 연결된 데이터 콘택 전극이 형성될 수 있다.A data contact electrode electrically connected to the data pad electrode through the gate contact electrode electrically connected to the gate pad electrode through the gate contact hole and the data contact hole may be formed.

이상과 같이, 실시예에 따른 박막트랜지스터(50)는 공정 중에 마스크가 시프트되더라도 기생 캐패시터가 일정하게 유지되게 되므로, 박막트랜지스터(50)의 품질이 우수하고 박막트랜지스터의 제조 불량이 발생되지 않게 된다.As described above, since the parasitic capacitor is kept constant even when the mask is shifted during the process, the quality of the thin film transistor 50 is excellent and the manufacturing defect of the thin film transistor is not generated.

아울러, 이러한 박막트랜지스터(50)가 엑스레이 검출기(100)나 액정표시장치(200), 유기전계발광 표시장치 또는 전기영동 표시장치와 같은 표시장치에 적용되는 경우, 정보의 정확한 검출 또는 전달이 가능할 수 있다. In addition, when the thin film transistor 50 is applied to a display device such as an X-ray detector 100, a liquid crystal display device 200, an organic light emitting display device, or an electrophoretic display device, accurate detection or transmission of information have.

10: 기판 11: 게이트 전극
11a, 11b; 게이트 전극부 11c: 게이트 연결부
13: 게이트 절연막 15: 활성층
17: 오믹 콘택층 19: 반도체층
21: 소스 전극 21a: 제1 측 영역
21b: 제2 측 영역 23: 드레인 전극
23a, 23b: 드레인 전극부 23c: 드레인 연결부
50: 박막트랜지스터 100: 엑스레이 검출기
102: 게이트 라인 104: 제1 층간 절연막
106: 제1 콘택홀 110: 제1 전극
112: 광 도전체층 114: 제2 전극
116: 포토 다이오드 118: 제2 층간 절연막
120: 제2 콘택홀 122: 제3 콘택홀
124: 리드아웃 라인 126: 전원 라인
128: 보호막 200: 액정표시장치
202: 게이트 라인 204: 데이터 라인
206: 보호막 208: 드레인 콘택홀
210: 화소 전극10: substrate 11: gate electrode
11a, 11b; Gate electrode portion 11c: gate connection portion
13: gate insulating film 15: active layer
17: ohmic contact layer 19: semiconductor layer
21: source electrode 21a: first side region
21b: second side region 23: drain electrode
23a, 23b: drain electrode portion 23c: drain connection portion
50: Thin film transistor 100: X-ray detector
102: gate line 104: first interlayer insulating film
106: first contact hole 110: first electrode
112: photoconductor layer 114: second electrode
116: photodiode 118: second interlayer insulating film
120: second contact hole 122: third contact hole
124: lead-out line 126: power line
128: protective film 200: liquid crystal display
202: gate line 204: data line
206: protective film 208: drain contact hole
210:

Claims (6)

기판;
상기 기판 상에 화소 영역을 정의하기 위해 교차하는 게이트 라인과 리드아웃 라인;
상기 화소 영역에 배치된 포토다이오드; 및
상기 게이트 라인, 상기 리드아웃 라인 및 상기 포토다이오드에 전기적으로 연결된 박막트랜지스터;
상기 게이트 라인과 교차하면서, 상기 리드아웃 라인과 평행하게 배치되고, 상기 포토다이오드에 오버랩되는 전원라인을 포함하고,
상기 박막트랜지스터는
게이트 전극부들을 포함하는 게이트 전극;
상기 게이트 전극부들 사이의 영역 상에 배치된 소스 전극; 및
상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극을 포함하고,
상기 소스 전극은,
상기 게이트 전극부들 중 제1 게이트 전극부 상에 적어도 일부가 오버랩되는 제1 측 영역과
상기 게이트 전극부들 중 제2 게이트 전극부 상에 적어도 일부가 오버랩되는 제2 측 영역을 포함하고,
상기 제1 측 영역과 상기 제1 게이트 전극부 사이에 제1 기생 캐패시턴스가 구성되고,
상기 제2 측 영역과 상기 제2 게이트 전극부 사이에 제2 기생 캐패시턴스가 구성되고,
상기 제1 기생 캐패시턴스와 상기 제2 기생 캐패시턴스는 병렬로 연결되는
엑스레이 검출기.
Board;
A gate line and a lead out line intersecting each other to define a pixel region on the substrate;
A photodiode arranged in the pixel region; And
A thin film transistor electrically connected to the gate line, the lead-out line, and the photodiode;
And a power supply line that is disposed in parallel with the lead-out line and overlaps with the photodiode while crossing the gate line,
The thin film transistor
A gate electrode including gate electrode portions;
A source electrode disposed on a region between the gate electrode portions; And
And a drain electrode including at least one or more drain electrode portions disposed on the gate electrode portions,
The source electrode,
A first side region overlapping at least a part of the first gate electrode portion among the gate electrode portions,
And a second side region at least partially overlapping the second gate electrode portion of the gate electrode portions,
A first parasitic capacitance is formed between the first side region and the first gate electrode portion,
A second parasitic capacitance is formed between the second side region and the second gate electrode portion,
The first parasitic capacitance and the second parasitic capacitance are connected in parallel
X-ray detector.
제 1 항에 있어서,
상기 리드아웃 라인은 폭은 크기에 따라 제1 폭부, 제2 폭부 및 연결부를 포함하고,
상기 제1 폭부는 상기 제2 폭부에 비하여 폭이 좁고,
상기 연결부는 상기 제1 폭부와 상기 제2 폭부를 연결하고,
상기 리드아웃 라인은 상기 제1 폭부, 상기 연결부, 상기 제2 폭부, 상기 연결부 및 상기 제1 폭부 순으로 형성된
엑스레이 검출기.
The method according to claim 1,
The lead out line includes a first width portion, a second width portion, and a connection portion according to a width,
Wherein the first width portion is narrower than the second width portion,
Wherein the connecting portion connects the first width portion and the second width portion,
The lead-out line is formed in the order of the first width portion, the connection portion, the second width portion, the connection portion,
X-ray detector.
제 2 항에 있어서,
상기 리드아웃 라인의 상기 제2 폭부는 제2 콘택홀을 통해 상기 박막트랜지스터의 상기 소스 전극에 전기적으로 연결된
엑스레이 검출기.
3. The method of claim 2,
And the second width portion of the lead out line is electrically connected to the source electrode of the thin film transistor through the second contact hole
X-ray detector.
제 2 항에 있어서,
상기 리드아웃 라인의 상기 제1 폭부는 상기 게이트 라인과 교차되는
엑스레이 검출기.
3. The method of claim 2,
Wherein the first width of the lead-out line intersects the gate line
X-ray detector.
제 1 항에 있어서,
상기 전원라인은 폭은 크기에 따라 제1 폭부, 제2 폭부 및 연결부를 포함하고, 상기 제1 폭부는 상기 제2 폭부에 비하여 폭이 좁고, 상기 연결부는 상기 제1 폭부와 상기 제2 폭부를 연결하고,
상기 전원라인은 상기 제1 폭부, 상기 연결부, 상기 제2폭부, 상기 연결부 및 상기 제1 폭부 순으로 연장되도록 형성된
엑스레이 검출기.
The method according to claim 1,
Wherein the power supply line includes a first width portion, a second width portion and a connection portion according to a width, the first width portion being narrower in width than the second width portion, and the connection portion includes a first width portion and a second width portion Connect,
The power supply line is formed to extend in the order of the first width portion, the connection portion, the second width portion, the connection portion,
X-ray detector.
제 5 항에 있어서,
상기 전원라인의 상기 제1 폭부는 상기 게이트 라인과 교차되고,
상기 게이트 라인은 폭은 크기에 따라 제1 폭부, 제2 폭부 및 연결부를 포함하고,
상기 제1 폭부는 상기 제2 폭부에 비하여 폭이 좁고, 상기 연결부는 상기 제1 폭부와 상기 제2 폭부를 연결하고,
상기 전원라인의 상기 제1 폭부는 상기 게이트 라인의 상기 제1 폭부와 교차되는
엑스레이 검출기.6. The method of claim 5,
The first width of the power supply line intersects the gate line,
The gate line includes a first width portion, a second width portion, and a connection portion according to a width,
Wherein the first width portion is narrower than the second width portion, the connection portion connects the first width portion and the second width portion,
Wherein the first width of the power supply line intersects the first width of the gate line
X-ray detector.
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