KR20170134930A - 표시 장치 - Google Patents

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KR20170134930A
KR20170134930A KR1020160065898A KR20160065898A KR20170134930A KR 20170134930 A KR20170134930 A KR 20170134930A KR 1020160065898 A KR1020160065898 A KR 1020160065898A KR 20160065898 A KR20160065898 A KR 20160065898A KR 20170134930 A KR20170134930 A KR 20170134930A
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이효철
김지원
박현도
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삼성디스플레이 주식회사
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Abstract

본 발명에 따른 표시 장치는 제1 게이트 라인, 제2 게이트 라인, 제1 화소, 및 제2 화소를 포함한다. 상기 제1 게이트 라인은 제1 게이트 전압을 수신한다. 상기 제2 게이트 라인은 상기 제1 게이트 라인이 상기 제1 게이트 전압을 수신한 이후에 제2 게이트 전압을 수신한다. 상기 제1 화소 및 상기 제2 화소는 상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 배치된다. 상기 제1 게이트 전압은 제1 시간 동안 상기 제1 게이트 라인에 제공된다. 상기 제2 게이트 전압은 제2 시간 동안 상기 제2 게이트 라인에 제공된다. 상기 제1 시간은 상기 제2 시간보다 길다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 좀 더 상세하게는 킥백 전압에 의한 화소 전극 전압 차이를 보상하는 표시 장치에 관한 것이다.
액정 표시 장치는 두 기판 사이에 배치된 액정층에 전계를 형성하여 액정 분자들의 배열 상태를 변경함으로써 입사된 광의 투과도를 조절하여 영상을 표시한다.
액정 표시 장치의 구동 방법에는 데이터 라인에 인가되는 데이터 전압의 위상에 따라 라인 인버젼(line inversion), 컬럼 인버젼(column inversion), 및 도트 인버젼(dot inversion) 등의 방식이 있다. 라인 인버젼 방식은 데이터 라인에 인가되는 영상 데이터의 위상을 화소행 마다 반전시켜 인가하는 방식이고, 컬럼 인버젼 방식은 데이터 라인에 인가되는 영상 데이터의 위상을 화소열 마다 반전시켜 인가하는 방식이고, 도트 인버젼 방식은 데이터 라인에 인가되는 영상 데이터의 위상을 화소행과 화소열 마다 반전시켜 인가하는 방식이다.
일반적으로 표시 장치는 레드, 블루 및 그린의 삼원색을 이용하여 색을 표현한다. 그러므로 표시 패널은 레드, 블루 및 그린에 각각 대응하는 화소들을 구비한다.
화소들 각각은 게이트 라인과 데이터 라인에 연결되고, 게이트 라인과 데이터 라인에 인가된 신호에 의해 영상을 표시한다. 게이트 라인에 신호를 인가하는 회로가 데이터 라인에 신호를 인가하는 회로보다 구현하기가 용이하고, 제조 비용이 적게 든다.
본 발명은 해상도를 그대로 유지하면서 데이터 라인들의 개수를 감소시키고, 데이터 라인들에 연결되는 구동 회로 칩의 개수를 줄이고, 화소들과 게이트 라인들 간의 킥백 전압에 의한 휘도 변화를 보상하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 내지 제4 게이트 라인들 및 제1 내지 제4 화소들을 포함한다.
상기 제1 내지 제4 게이트 라인들은 제1 방향으로 연장된다. 상기 제1 게이트 라인은 제1 게이트 전압을 수신한다. 상기 제2 게이트 라인은 상기 제1 게이트 라인이 상기 제1 게이트 전압을 수신한 이후에 제2 게이트 전압을 수신한다. 상기 제3 게이트 라인은 상기 제2 게이트 라인이 상기 제2 게이트 전압을 수신한 이후에 제3 게이트 전압을 수신한다. 상기 제4 게이트 라인은 상기 제3 게이트 라인이 상기 제3 게이트 전압을 수신한 이후에 제4 게이트 전압을 수신한다.
상기 제1 게이트 전압은 제1 시간 동안 상기 제1 게이트 라인에 제공되고, 상기 제2 게이트 전압은 제2 시간 동안 상기 제2 게이트 라인에 제공된다. 상기 제3 게이트 전압은 제1 시간 동안 상기 제3 게이트 라인에 제공되고, 상기 제4 게이트 전압은 제2 시간 동안 상기 제4 게이트 라인에 제공된다. 상기 제1 시간은 상기 제2 시간보다 길다. 상기 제1 시간과 상기 제2 시간의 차이는 0.7㎲정도일 수 있다.
상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 간격은 제1 폭으로 정의되고, 상기 제2 게이트 라인과 상기 제3 게이트 라인 사이의 간격은 제2 폭으로 정의된다. 상기 제3 게이트 라인과 상기 제4 게이트 라인 사이의 간격은 상기 제1 폭으로 정의된다. 상기 제1 폭은 상기 제2 폭보다 크다.
상기 제1 화소는 상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 배치된다. 상기 제1 화소는 상기 제2 게이트 라인에 연결될 수 있다. 상기 제2 화소는 상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 배치되고, 상기 제1 화소와 상기 제1 방향으로 인접하게 배치된다. 상기 제2 화소는 상기 제1 게이트 라인에 연결될 수 있다. 상기 제3 화소는 상기 제3 게이트 라인 및 상기 제4 게이트 라인 사이에 배치된다. 상기 제3 화소는 상기 제3 게이트 라인에 연결될 수 있다. 상기 제4 화소는 상기 제3 게이트 라인 및 상기 제4 게이트 라인 사이에 배치되고, 상기 제3 화소와 상기 제1 방향으로 인접하게 배치된다. 상기 제4 화소는 상기 제4 게이트 라인에 연결될 수 있다.
상기 제1 화소 및 상기 제2 화소는 동일한 색상을 표시할 수 있다. 상기 제3 화소 및 상기 제4 화소는 동일한 색상을 표시할 수 있다. 상기 제1 화소 및 상기 제3 화소는 서로 다른 색상을 표시할 수 있다.
상기 제1 내지 제4 화소들은 상기 제1 방향에 평행한 제1 변 및 상기 제2 방향에 평행한 제2 변을 포함할 수 있다. 상기 제1 변의 길이는 상기 제2 변의 길이보다 길 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 제1 방향에 교차하는 제2 방향으로 연장하는 제1 데이터 라인 및 제2 데이터 라인을 더 포함한다.
상기 제1 내지 제4 화소들은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치된다. 상기 제1 화소 및 상기 제2 화소는 상기 제1 데이터 라인에 연결될 수 있다. 상기 제1 화소는 상기 제2 화소 및 상기 제1 데이터 라인 사이에 배치될 수 있다. 상기 제3 화소 및 상기 제4 화소는 상기 제2 데이터 라인에 연결될 수 있다. 상기 제3 화소는 상기 제4 화소 및 상기 제1 데이터 라인 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 내지 제4 게이트 전압들 각각을 상기 제1 내지 제4 게이트 라인들 각각에 제공하는 게이트 구동부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 제1 내지 제4 게이트 라인들 및 제1 내지 제4 화소들을 포함한다.
상기 제1 내지 제4 게이트 라인들은 제1 방향으로 연장된다. 상기 제1 게이트 라인은 제1 게이트 전압을 수신한다. 상기 제2 게이트 라인은 상기 제1 게이트 라인이 상기 제1 게이트 전압을 수신한 이후에 제2 게이트 전압을 수신한다. 상기 제3 게이트 라인은 상기 제2 게이트 라인이 상기 제2 게이트 전압을 수신한 이후에 제3 게이트 전압을 수신한다. 상기 제4 게이트 라인은 상기 제3 게이트 라인이 상기 제3 게이트 전압을 수신한 이후에 제4 게이트 전압을 수신한다.
상기 제1 게이트 전압은 상기 제2 게이트 전압보다 높은 전압 레벨을 갖는다. 상기 제3 게이트 전압은 상기 제4 게이트 전압보다 높은 전압 레벨을 갖는다. 상기 제1 게이트 전압은 상기 제3 게이트 전압과 동일한 전압 레벨을 갖고, 상기 제2 게이트 전압과 상기 제4 게이트 전압은 동일한 전압 레벨을 갖는다. 상기 제1 게이트 전압의 전압 레벨과 상기 제2 게이트 전압의 전압 레벨의 차이는 1V일 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 본 발명의 일 실시예에 따른 표시 장치와 동일한 화소들 및 게이트 라인들의 구조를 가질 수 있다.
본 발명의 표시 장치는 화소 전극들과 게이트 라인들 사이의 킥백 전압에 의한 화소 전극들의 전압 강하를 보상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 3은 도 1에 도시된 a번째 화소 및 b번째 화소의 등가 회로도이다.
도 4 및 도 5는 도 3의 화소 구조에서 게이트 전압에 따른 화소 전극 전압의 관계를 도시한 그래프도이다.
도 6은 킥백 전압에 의한 손실 보상에 따른 제1 화소 전극 전압과 제2 화소 전극 전압의 차이를 도시한 그래프도이다.
도 7 및 도 8은 도 3의 화소 구조에서 게이트 전압에 따른 화소 전극 전압의 관계를 도시한 그래프도이다.
도 9는 킥백 전압에 의한 손실 보상에 따른 제1 화소 전극 전압과 제2 화소 전극 전압의 차이를 도시한 그래프도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1000)의 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치(1000)는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 구동부(300), 및 데이터 구동부(400)를 포함한다.
표시 패널(100)은 게이트 라인들(G1~Gm), 데이터 라인들(D1~Dn), 및 화소들(PX)을 포함한다. 게이트 라인들(G1~Gm)은 제1 방향(DR1)으로 연장하고, 데이터 라인들(D1~Dn)은 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장한다. 각 화소들(PX)은 게이트 라인들(G1~Gm) 중 어느 하나 및 데이터 라인들(D1~Dn) 중 어느 하나에 연결되고, 영상을 표시한다. 구체적인 내용은 후술된다.
타이밍 컨트롤러(200)는 외부의 그래픽 제어부(도시하지 않음)로부터 영상 데이터(RGB) 및 제어 신호를 수신한다. 제어 신호는 프레임 구별 신호인 수직 동기 신호(이하 'Vsync 신호'라 함), 행 구별 신호인 수평 동기 신호(이하 'Hsync 신호'라 함), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이(HIGH) 레벨인 데이터 인에이블 신호(이하 'DE 신호'라함) 및 메인 클록 신호(MCLK)를 포함할 수 있다.
타이밍 컨트롤러(200)는 영상 데이터(RGB)를 데이터 구동부(400)의 사양에 맞도록 변환하고, 변환된 영상 데이터(DATA)를 데이터 구동부(400)에 출력한다. 타이밍 컨트롤러(200)는 게이트 제어 신호(GS1) 및 데이터 제어 신호(DS1)를 생성한다. 타이밍 컨트롤러(200)는 게이트 제어 신호(GS1)를 게이트 구동부(300)에 출력하고, 데이터 제어 신호(DS1)를 데이터 구동부(400)에 출력한다.
게이트 제어 신호(GS1)는 게이트 구동부(300)를 구동하기 위한 신호이고, 데이터 제어 신호(DS1)는 데이터 구동부(400)를 구동하기 위한 신호이다.
게이트 구동부(300)는 게이트 제어 신호(GS1)에 기초하여 게이트 신호를 생성하고, 게이트 신호를 게이트 라인들(G1~Gm)에 출력한다. 게이트 제어 신호(GS1)은 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 클록 신호, 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호를 포함할 수 있다.
데이터 구동부(400)는 데이터 제어 신호(DS1)에 기초하여 영상 데이터(DATA)에 따른 계조 전압을 생성하고, 이를 데이터 전압으로 데이터 라인들(D1~Dn)에 출력한다. 데이터 전압은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압과 음의 값을 갖는 부극성 데이터 전압을 포함할 수 있다. 데이터 제어 신호(DS1)은 영상 데이터(DATA)가 데이터 구동부(400)로 전송되는 것의 시작을 알리는 수평 시작 신호(STH), 데이터 라인들(D1~Dn)에 데이터 전압을 인가하라는 로드 신호, 및 공통 전압에 대해 데이터 전압의 극성을 반전시키는 반전 신호를 포함할 수 있다.
각 화소들(PX)에 인가되는 데이터 전압의 극성은 액정의 열화를 방지하기 위하여 한 프레임이 끝나고 다음 프레임이 시작되기 전에 반전될 수 있다. 즉, 데이터 구동부(400)에 인가되는 반전 신호에 응답하여 한 프레임 단위로 데이터 전압의 극성이 반전될 수 있다. 표시 패널(100)은 한 프레임의 영상을 표시할 때 화질 향상을 위하여 적어도 하나의 데이터 라인들 단위로 서로 다른 극성의 데이터 전압이 인가되는 방식으로 구동될 수 있다.
데이터 구동부(400)는 하나의 데이터 라인 마다 정극성의 데이터 전압 및 부극성의 데이터 전압을 교대로 출력할 수 있다.
타이밍 컨트롤러(200), 게이트 구동부(300), 및 데이터 구동부(400) 각각은 적어도 하나의 집적 회로 칩의 형태로 표시 패널(100)에 직접 장착되거나, 가요성 인쇄회로기판(flexible printed circuit board) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 패널(100)에 부착되거나, 별도의 인쇄회로기판(printed circuit board) 상에 장착될 수 있다. 이와는 달리, 게이트 구동부(300) 및 데이터 구동부(400) 중 적어도 하나는 게이트 라인들(G1~Gm) 및 데이터 라인들(D1~Dn)과 함께 표시 패널(100)에 집적될 수도 있다. 또한, 타이밍 컨트롤러(200), 게이트 구동부(300), 및 데이터 구동부(400)는 단일 칩으로 집적될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널(100)의 일부를 도시한 평면도이다.
도 2를 참조하면, 표시 패널(100)은 제1 내지 제12 화소들(PX1~PX12)을 포함할 수 있다. 본 발명의 실시예에서, 레드 화소, 그린 화소, 및 블루 화소는 제2 방향(DR2)으로 순서대로 배치될 수 있다. 예를 들어, 제1 및 제2 화소들(PX1, PX2)은 레드 화소이고, 제3 및 제4 화소들(PX3, PX4)은 그린 화소이고, 제5 및 제6 화소들(PX5, PX6)은 블루 화소일 수 있다. 다만, 이에 제한되는 것은 아니고, 레드 화소, 그린 화소, 및 블루 화소의 배열 순서는 다양하게 변경될 수 있다.
도 2에 도시된 표시 패널(100)의 각 화소들에 제공되는 데이터 전압의 극성은 i번째 프레임의 극성을 나타낸 것으로, i+1번째 프레임에서 각 화소들에 제공되는 데이터 전압의 극성은 반전된다. 즉, 도 1의 데이터 구동부(400)는 프레임 마다 데이터 라인들(D1~Dn)에 출력되는 데이터 전압의 극성을 반전시킨다. 데이터 라인들(D1~Dn)에는 정극성의 데이터 전압 및 부극성의 데이터 전압이 교대로 인가된다.
서로 인접한 두 개의 게이트 라인들과 서로 인접한 두 개의 데이터 라인들에 의해 정의된 영역 내에 2 개의 화소들이 배치될 수 있다. 예를 들어, 제1 및 제2 게이트 라인들(G1, G2) 및 제1 및 제2 데이터 라인들(D1, D2)에 의해 정의된 영역 내에 제1 및 제2 화소들(PX1, PX2)이 배치될 수 있다.
서로 인접한 두 개의 데이터 라인들 사이에 제1 방향(DR1)으로 서로 인접한 두 개의 화소들이 배치될 수 있다. 예를 들어, 제1 및 제2 데이터 라인들(D1, D2) 사이에 제1 및 제2 화소들(PX1, PX2)이 배치될 수 있다.
서로 인접한 두 개의 게이트 라인들 사이에 하나의 화소가 배치된다. 제2 방향(DR2)으로 서로 인접한 두 개의 화소들 사이에 서로 인접한 두 개의 게이트 라인들이 배치될 수 있다. 예를 들어, 제2 및 제3 게이트 라인들(G2, G3)은 제2 방향(DR2)으로 서로 인접한 제1 화소(PX1) 및 제5 화소(PX5) 사이에 배치될 수 있다.
화소들 각각은 대략적인 직사각 형상을 가질 수 있다. 화소들 각각은 제1 방향(DR1)으로 연장된 장변을 갖고, 제2 방향(DR2)으로 연장된 단변을 가질 수 있다. 구체적으로, 화소들 각각은 제1 방향(DR1)에 평행한 제1 변(aa)을 갖고 제2 방향(DR2)에 평행한 제2 변(bb)을 가질 수 있다. 제1 변(aa)의 길이는 제2 변(bb)의 길이보다 길 수 있다.
본 발명의 실시예에 따른 표시 장치에 의하면, 해상도를 그대로 유지하면서 데이터 라인들의 개수를 감소시킬 수 있다. 따라서, 데이터 라인들에 연결되는 구동 회로 칩의 개수를 줄여 비용을 절감하고, 구성을 간소화할 수 있다.
제1 화소(PX1)는 제2 화소(PX2)에 비해 제1 데이터 라인(D1)에 더 인접하게 배치될 수 있다. 구체적으로, 제1 화소(PX1)는 제2 화소(PX2) 및 제1 데이터 라인(D1) 사이에 배치될 수 있다. 제3 화소(PX3)는 제4 화소(PX4)에 비해 제1 데이터 라인(D1)에 더 인접하게 배치될 수 있다. 구체적으로, 제3 화소(PX3)는 제4 화소(PX4) 및 제1 데이터 라인(D1) 사이에 배치될 수 있다.
제1 및 제2 화소들(PX1, PX2)은 제1 및 제2 데이터 라인들(D1, D2) 중 어느 하나에 연결될 수 있다. 제3 및 제4 화소들(PX3, PX4)은 제1 및 제2 데이터 라인(D1, D2)중 어느 하나에 연결될 수 있다. 도 2를 참조하면, 제1 화소(PX1) 및 제2 화소(PX2)는 제1 데이터 라인(D1)에 연결되고, 제3 화소(PX3) 및 제4 화소(PX4)는 제2 데이터 라인(D2)에 연결된 것을 예시적으로 도시하였다.
제1 화소(PX1)는 제1 및 제2 게이트 라인들(G1, G2) 중 어느 하나에 연결되고, 제2 화소(PX2)는 제1 및 제2 게이트 라인들(G1, G2) 중 다른 하나에 연결될 수 있다. 도 2에서 제1 화소(PX1)는 제2 게이트 라인(G2)에 연결되고, 제2 화소(PX2)는 제1 게이트 라인(G1)에 연결된 것을 예시적으로 도시하였다.
제3 화소(PX3)는 제3 및 제4 게이트 라인들(G3, G4) 중 어느 하나에 연결되고, 제4 화소(PX4)는 제3 및 제4 게이트 라인들(G3, G4) 중 다른 하나에 연결될 수 있다. 도 2에서 제3 화소(PX3)는 제3 게이트 라인(G3)에 연결되고, 제4 화소(PX4)는 제4 게이트 라인(G4)에 연결된 것을 예시적으로 도시하였다.
제7 화소(PX7)는 제8 화소(PX8)에 비해 제2 데이터 라인(D2)에 더 인접하게 배치될 수 있다.
제7 및 제8 화소들(PX7, PX8)은 제2 및 제3 데이터 라인들(D2, D3) 중 어느 하나에 연결될 수 있다. 제1 및 제2 화소들(PX1, PX2)이 제1 데이터 라인(D1)에 연결된 경우, 제7 및 제8 화소들(PX7, PX8)은 제2 데이터 라인(D2)에 연결될 수 있다. 또는, 제1 및 제2 화소들(PX1, PX2)이 제2 데이터 라인(D2)에 연결된 경우 제7 및 제8 화소들(PX7, PX8)은 제3 데이터 라인(D3)에 연결될 수 있다. 도 2를 참조하면, 제1 화소(PX1) 및 제2 화소(PX2)는 제1 데이터 라인(D1)에 연결되고, 제7 화소(PX7) 및 제8 화소(PX8)는 제2 데이터 라인(D2)에 연결된 것을 예시적으로 도시하였다.
본 발명의 실시예에서, 서로 인접한 두 개의 데이터 라인들 사이에 배치된 화소들 중 홀수 번째 행에 배치된 화소들은 서로 동일한 연결 구조를 가질 수 있다. 또한, 서로 인접한 두 개의 데이터 라인들 사이에 배치된 화소들 중 짝수 번째 행에 배치된 화소들은 서로 동일한 연결 구조를 가질 수 있다. 구체적으로, 제5 및 제6 화소들(PX5, PX6)은 제1 및 제2 화소(PX1, PX2)와 실질적으로 동일한 연결 구조를 가질 수 있다.
도 2는 화소들의 구조를 일 실시예로 도시하였으나, 이에 제한되지 않고 다양한 구조들을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 라인들(G1, G2) 및 제1 및 제2 데이터 라인들(D1, D2)에 의해 정의된 영역 내에 두 개 이상의 화소들이 배치될 수 있다. 또한, 도 2는 제1 및 제2 화소들(PX1, PX2)이 제1 데이터 라인(D1)에 연결되는 것으로 도시되었으나, 제1 화소(PX1) 및 제2 화소(PX2) 중 어느 하나는 제1 데이터 라인(D1)에 연결되고, 제1 화소(PX1) 및 제2 화소(PX2) 중 다른 하나는 제2 데이터 라인(D2)에 연결될 수 있다.
제1 게이트 라인(G1)과 제2 게이트 라인(G2) 사이의 간격은 제1 폭(W1)으로 정의되고, 제2 게이트 라인(G2)과 제3 게이트 라인(G3) 사이의 간격은 제2 폭(W2)으로 정의된다. 제3 게이트 라인(G3)과 제4 게이트 라인(G4) 사이의 간격은 제1 폭(W1)으로 정의되고, 제4 게이트 라인(G4)과 제5 게이트 라인(G5) 사이의 간격은 제2 폭(W2)으로 정의된다. 도 2를 참조하면, 제1 게이트 라인(G1)과 제2 게이트 라인(G2) 사이에는 화소들이 배치되고, 제2 게이트 라인(G2)과 제3 게이트 라인(G3) 사이에는 화소들이 배치되지 않으므로, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
도 3은 도 1에 도시된 a번째 화소(PXa) 및 b번째 화소(PXb)의 등가 회로도이다.
도 3을 참조하면, 표시 패널(100)은 하부 기판(110), 하부 기판(110)에 마주하는 상부 기판(120), 및 두 기판(110, 120) 사이에 배치된 액정층(130)을 포함할 수 있다.
a번째 화소(PXa)는 제1 박막트랜지스터(TRa), 제1 액정 커패시터(liquid crystal capacitor)(CLa), 및 제1 스토리지 커패시터(storage capacitor)(CSa)를 포함할 수 있다. b번째 화소(PXb)는 제2 박막트랜지스터(TRb), 제2 액정 커패시터(liquid crystal capacitor)(CLb), 및 제2 스토리지 커패시터(storage capacitor)(CSb)를 포함할 수 있다.
제1 및 제2 박막트랜지스터들(TRa, TRb)은 게이트 라인들(G1~Gm) 중 하나 및 데이터 라인들(D1~Dn) 중 하나에 연결될 수 있다. 제1 액정 커패시터(CLa)는 제1 박막트랜지스터(TRa)에 연결될 수 있다. 제2 액정 커패시터(CLb)는 제2 박막트랜지스터(TRb)에 연결될 수 있다. 제1 스토리지 커패시터(CSa)는 제1 액정 커패시터(CLa)에 병렬 연결될 수 있다. 제2 스토리지 커패시터(CSb)는 제2 액정 커패시터(CLb)에 병렬 연결될 수 있다. 제1 스토리지 커패시터(CSa) 및 제2 스토리지 커패시터(CSb)는 필요에 따라 생략할 수 있다.
제1 및 제2 박막트랜지스터들(TRa, TRb)은 하부 기판(110)에 구비될 수 있다. 제1 및 제2 박막트랜지스터들(TRa, TRb)은 3단자 소자로서, 제어단, 일단, 및 타단을 가질 수 있다. 제1 박막트랜지스터(TRa)의 제어단은 x+1번째 게이트 라인(Gx+1)과 연결되어 있고, 일단은 y번째 데이터 라인(Dy)과 연결되어 있으며, 타단은 제1 액정 커패시터(CLa) 및 제1 스토리지 커패시터(CSa)와 연결될 수 있다. 제2 박막트랜지스터(TRb)의 제어단은 x번째 게이트 라인(Gx)과 연결되어 있고, 일단은 y번째 데이터 라인(Dy)과 연결되어 있으며, 타단은 제2 액정 커패시터(CLb) 및 제2 스토리지 커패시터(CSb)와 연결될 수 있다.
제1 액정 커패시터(CLa)는 하부 기판(110)에 구비된 제1 화소 전극(PEa)과 상부 기판(120)에 구비된 공통 전극(CE)을 두 단자로 한다. 제2 액정 커패시터(CLb)는 하부 기판(110)에 구비된 제2 화소 전극(PEb)과 상부 기판(120)에 구비된 공통 전극(CE)을 두 단자로 한다. 제1 및 제2 화소 전극들(PEa, PEb)과 공통 전극(CE) 사이의 액정층(130)은 유전체로서 기능한다. 제1 및 제2 화소 전극들(PEa, PEb) 각각은 제1 및 제2 박막트랜지스터(TRa, TRb)각각과 연결되며, 공통 전극(CE)은 상부 기판(120)에 전면적으로 형성되고 공통 전압을 수신한다. 도 3과 달리, 공통 전극(CE)이 하부 기판(110)에 구비되는 경우도 있으며 이때에는 제1 및 제2 화소 전극들(PEa, PEb)과 공통 전극(CE) 중 적어도 하나가 슬릿을 구비할 수 있다.
제1 및 제2 스토리지 커패시터들(CSa, CSb) 각각은 제1 및 제2 액정 커패시터들(CLa, CLb) 각각의 보조적인 역할을 한다. 제1 스토리지 커패시터(CSa)는 제1 화소 전극(PEa), 스토리지 라인(미도시), 제1 화소 전극(PEa)과 스토리지 라인(미도시) 사이에 배치된 절연체를 포함할 수 있다. 스토리지 라인(미도시)은 하부 기판(110)에 구비되어 제1 화소 전극(PEa)의 일부와 중첩할 수 있다. 스토리지 라인(미도시)에는 스토리지 전압과 같은 일정한 전압이 인가된다. 제2 스토리지 커패시터(CSb)는 제1 스토리지 커패시터(CSa)와 동일한 구성을 가질 수 있다.
a번째 화소(PXa) 및 b번째 화소(PXb)각각은 주요색 중 하나를 나타내는 제1 및 제2 컬러 필터(CFa CFb)를 각각 더 포함할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 다만, 이에 제한되지 않고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다. 도 2에는 제1 및 제2 컬러 필터(CFa CFb) 상부 기판(120)에 구비된 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니고, 제1 및 제2 컬러 필터(CFa CFb)는 하부 기판(110)에 구비될 수 있다.
도 4 및 도 5는 도 3의 화소 구조에서 게이트 전압에 따른 화소 전극 전압의 관계를 도시한 그래프도이다. 도 4는 제1 게이트 전압(VGx)이 제공되는 시간과 제2 게이트 전압(VGx+1)이 제공되는 시간이 동일한 경우의 화소 전극 전압을 도시한 그래프도이다. 도 5는 제1 게이트 전압(VGx)이 제공되는 시간이 제2 게이트 전압(VGx+1)이 제공되는 시간보다 긴 경우의 화소 전극 전압을 도시한 그래프도이다.
도 2를 참조하면, 제2 게이트 라인(G2)과 제3 게이트 라인(G3) 사이에는 화소들이 배치되지 않고, 제4 게이트 라인(G4)과 제5 게이트 라인(G5) 사이에는 화소들이 배치되지 않는다. 또한, 제1 화소(PX1)와 제5 화소(PX5) 사이에는 제2 및 제3 게이트 라인(G2, G3)이 배치된다. 즉, 제 1 방향으로 화소들 간 배치되는 게이트 라인들의 개수가 증가한다. 화소들 간 배치되는 게이트 라인이 하나인 경우와 비교하여, 도 2와 같은 화소 구조에서 화소와 게이트 라인 사이의 간격은 감소한다.
화소와 게이트 라인 사이에 간격이 작은 경우, 화소와 게이트 라인 사이에 형성되는 기생 커패시턴스가 커지게 된다. 기생 커패시턴스에 의하여, 화소 전극에 제공되는 전압이 낮아진다. 구체적으로, 게이트 전압이 급격하게 떨어지는 순간 화소와 게이트 라인 사이의 기생 커패시턴스에 의하여 킥백(kick-back) 전압이 발생하고, 화소 전극에서의 전압 강하가 발생한다.
다시 도 4를 참조하면, 데이터 전압(VD)이 인가되고, 제1 게이트 전압(VGx) 및 제2 게이트 전압이 순서대로 인가된다. 제1 게이트 전압(VGx)은 x번째 게이트 라인(Gx)에 제공되는 전압이고, 제2 게이트 전압(VGx+1)은 x+1번째 게이트 라인(Gx+1)에 제공되는 전압으로 정의된다. x번째 게이트 라인(Gx)은 도 2에서의 홀수번째 게이트 라인에 대응될 수 있고, x+1번째 게이트 라인(Gx+1)은 도 2에서의 짝수번째 게이트 라인에 대응될 수 있다.
제1 게이트 전압(VGx)이 x번째 게이트 라인(Gx)에 제공되는 시간과 제2 게이트 전압(VGx+1)이 x+1번째 게이트 라인(Gx+1)에 제공되는 게이트 인가 시간(TT)은 동일하다. 도 1을 참조하면, 제1 게이트 전압(VGx)은 제1 게이트 라인(G1)에 제공되는 전압으로 볼 수 있고, 제2 게이트 전압(VGx+1)은 제2 게이트 라인(G2)에 제공되는 전압으로 볼 수 있다.
제1 게이트 전압(VGx)이 인가되면, 데이터 전압(VD)에 근거하여 제2 화소 전극 전압(VPb)이 제2 화소 전극(PEb)에 제공된다. 제1 게이트 전압(VGx)이 제공되는 동안, 제2 화소 전극 전압(VPb)의 레벨은 상승한다. 제2 화소 전극 전압(VPb)은 x번째 게이트 라인(Gx)과 제2 화소 전극(PEb) 사이의 기생 커패시턴스에 의하여 전압 강하하고, x+1번째 게이트 라인(Gx+1)과 제2 화소 전극(PEb) 사이의 기생 커패시턴스에 의하여 전압 강하한다. 즉, 두 번 전압이 강하한다. 전압 강하 이후에, 제2 화소 전극 전압(VPb)은 일정한 레벨을 유지한다.
제2 게이트 전압(VGx+1)이 인가되면, 데이터 전압(VD)에 근거하여 제1 화소 전극 전압(VPa)이 제1 화소 전극(PEa)에 제공된다. 제2 게이트 전압(VGx+1)이 제공되는 동안, 제1 화소 전극 전압(VPa)의 레벨은 상승한다. 제1 화소 전극 전압(VPa)은 x+1번째 게이트 라인(Gx+1)과 제2 화소 전극(PEb) 사이의 기생 커패시턴스에 의하여 전압 강하한다. x번째 게이트 라인(Gx)에 제1 게이트 전압(VGx)이 제공된 이후에, x+1번째 게이트 라인(Gx+1)에 제2 게이트 전압(VGx+1)이 제공되므로, x+1번째 게이트 라인(Gx+1)에 연결된 제1 화소 전극 전압(VPa)은 한 번 전압 강하한다. 전압 강하 이후에, 제1 화소 전극 전압(VPa)은 일정한 레벨을 유지한다.
제1 화소 전극 전압(VPa)은 킥백 전압에 의하여 한 번 전압 강하하고 제2 화소 전극 전압(VPb)은 킥백 전압에 의하여 두 번 전압 강하하므로, 제1 화소 전극 전압(VPa)은 제2 화소 전극 전압(VPb)보다 높은 전압 레벨을 갖는다. 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)이 다른 전압값을 갖는 경우, a번째 화소(PXa) 및 b번째 화소(PXb)는 서로 다른 휘도를 갖게되고, 휘도 변화가 시인될 수 있다.
도 5를 참조하면, 제1 게이트 전압(VGx)은 제1 시간(T1)동안 x번째 게이트 라인(Gx)에 제공되고, 제2 게이트 전압(VGx+1)은 제2 시간(T2)동안 x+1번째 게이트 라인(Gx+1)에 제공된다. 제1 시간(T1)은 제2 시간(T2)보다 길다. 구체적으로, 제1 게이트 전압(VGx)이 10V 이상인 시간을 제1 시간(T1)으로 정의하는 경우, 제1 시간(T1)은 16.7㎲이다. 제2 게이트 전압(VGx+1)이 10V 이상인 시간을 제2 시간(T2)으로 정의하는 경우, 제2 시간(T2)은 16㎲이다. 제1 시간(T1)과 제2 시간(T2)의 차이는 0.7㎲이다.
도 5를 참조하면, 제1 및 제2 게이트 전압들(VGx, VGx+1) 각각이 인가된 이후에, 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb) 각각은 실질적으로 동일할 수 있다. 제1 시간(T1)이 길어지는 경우, 제2 화소 전극 전압(VPb)이 상승하는 시간이 증가한다. 따라서, 제2 화소 전극 전압(VPb)이 기생 커패시턴스에 의한 전압 강하가 두 번 발생하더라도, 제2 화소 전극 전압(VPb)의 상승 시간이 증가하므로, 킥백 전압에 의한 손실을 보상할 수 있다.
도 6은 제1 시간(T1)이 제2 시간(T2)보다 긴 경우, 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이를 도시한 그래프도이다. 구체적으로, 제1 시간(T1)과 제2 시간(V2)의 차이가 0.7㎲인 경우, 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이를 도시한 그래프도이다.
도 6을 참조하면, 킥백 전압에 의한 손실 보상 미적용시(제1 시간(T1)과 제2 시간(T2)이 동일한 경우) 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이는 킥백 전압에 의한 손실 보상 적용시(제1 시간(T1)이 제2 시간(T2)보다 긴 경우) 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이보다 크다.
구체적으로, 제1 시간(T1)과 제2 시간(T2)이 동일한 경우 0그레이(Black)와 47그레이 사이에서의 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이는 0.075V 내지 0.085V 사이에서 형성된다. 제1 시간(T1)이 제2 시간(T2)보다 긴 경우 0그레이(Black)와 47그레이 사이에서의 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이는 0.01V 이하에서 형성된다. 즉, 제1 시간(T1)이 제2 시간(T2)보다 긴 경우 0그레이(Black)와 47그레이 사이에서의 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이는 거의 나타나지 않으며, 휘도 변화가 시인되지 않을 수 있다.
도 7 및 도 8은 도 3의 화소 구조에서 게이트 전압에 따른 화소 전압의 관계를 도시한 그래프도이다. 도 7은 제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1) 레벨보다 큰 경우의 화소 전압을 도시한 그래프도이다.
도 7을 참조하면, 데이터 전압(VD)이 인가되고, 제1 게이트 전압(VGx) 및 제2 게이트 전압이 순서대로 인가된다. 제1 화소 전극 전압(VPa)은 한 번 킥백 전압에 의하여 전압 강하하고 제2 화소 전극 전압(VPb)은 두 번 킥백 전압에 의하여 전압 강하한다. 따라서, 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb) 사이에 전압 차이가 발생할 수 있다.
도 7을 참조하면, 제1 게이트 전압(VGx) 레벨은 제2 게이트 전압(VGx+1) 레벨보다 크다. 예시적으로, 제1 게이트 전압(VGx)은 24V이고, 제2 게이트 전압(VGx+1)은 23V인 것으로 도시되었다.
제1 및 제2 게이트 전압들(VGx, VGx+1) 각각이 인가된 이후에, 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb) 각각은 실질적으로 동일할 수 있다.
제1 게이트 전압(VGx) 레벨이 커지는 경우, 제2 화소 전극 전압(VPb)이 시간당 상승하는 전압값이 실질적으로 증가할 수 있다. 제2 화소 전극 전압(VPb)은 제1 화소 전극 전압(VPa)보다 가파르게 전압값이 상승할 수 있다. 따라서, 킥백 전압에 의한 손실 전의 제2 화소 전극 전압(VPb)은 킥백 전압에 의한 손실 전의 제1 화소 전극 전압(VPa)보다 큰 전압값을 갖는다. 제2 화소 전극 전압(VPb)이 두 번 킥백 전압에 의한 전압 강하가 발생하더라도, 킥백 전압에 의한 손실을 보상할 수 있다.
제1 게이트 전압(VGx) 레벨이 커지는 경우, 제2 화소 전극 전압(VPb)이 상승하는 시간이 실질적으로 증가할 수 있다. 예를 들어, 제1 게이트 전압(VGx) 레벨이 1V 증가하는 경우, 제1 게이트 전압(VGx)이 10V 이상인 시간은 증가한다. 제1 게이트 전압(VGx)이 10V 이상인 시간을 제1 시간(T1)으로 정의하고, 제2 게이트 전압(VGx+1)이 10V 이상인 시간을 제2 시간(T2)으로 정의하는 경우, 제1 시간(T1)은 제2 시간(T2)보다 길다. 따라서, 제2 화소 전극 전압(VPb)이 두 번 킥백 전압에 의한 전압 강하가 발생하더라도, 제2 화소 전극 전압(VPb)의 상승 시간이 증가하므로, 킥백 전압에 의한 손실을 보상할 수 있다.
도 8은 제1 화소 게이트 전압(VGx') 및 제2 화소 게이트 전압(VGx+1')에 따른 화소 전압을 도시한 그래프도이다.
제1 화소 게이트 전압(VGx')은 x번째 게이트 라인(Gx)에 연결된 제2 박막트랜지스터(TRb)의 제어단자에 제공되는 전압으로 정의된다. 제2 화소 게이트 전압(VGx+1')은 x+1번째 게이트 라인(Gx+1)에 연결된 제1 박막트랜지스터(TRa)의 제어단자에 제공되는 전압으로 정의된다. x번째 게이트 라인(Gx)은 도 2에서의 홀수번째 게이트 라인에 대응되고, x+1번째 게이트 라인(Gx+1)은 도 2에서의 짝수번째 게이트 라인에 대응된다.
도 2를 참조하면, 제2 방향(DR2)으로 서로 인접한 두 개의 화소들 사이에 두 개의 게이트 라인들이 배치된다. 인접한 두 개의 게이트 라인들 사이에는 기생 커패시턴스가 형성되고, 인접한 두 개의 게이트 라인들 사이의 간격이 좁을수록 기생 커패시턴스가 커지게 된다.
도 2 및 도 3을 참조하면, x-1번째 게이트 라인(Gx-1)은 x번째 게이트 라인(Gx)과 제2 방향(DR2)으로 인접하게 배치된다. 따라서, x-1번째 게이트 라인(Gx-1)과 x번째 게이트 라인(Gx) 사이에는 기생 커패시턴스가 형성된다. 기생 커패시턴스에 의하여, 게이트 라인과 연결되어 박막트랜지스터의 제어단자에 제공되는 전압과 게이트 구동부(300)가 게이트 라인에 제공하는 전압은 다르게 된다.
구체적으로, x번째 게이트 라인(Gx)은 제2 박막트랜지스터(TRb)의 제어단자와 연결된다. x번째 게이트 라인(Gx)이 게이트 구동부(300)로부터 제1 게이트 전압(VGx)을 수신하는 경우, 게이트 라인(Gx)은 제2 박막트랜지스터(TRb)의 제어단자에 제1 게이트 전압(VGx)보다 낮은 전압 레벨을 갖는 제1 화소 게이트 전압(VGx')를 제공한다. 이는, x-1번째 게이트 라인(Gx-1)과 x번째 게이트 라인(Gx) 사이의 기생 커패시턴스에 의하여 발생한 킥백(kick-back) 전압에 의하여 전압 손실이 발생하기 때문이다.
도 8을 참조하면, x번째 게이트 라인(Gx)과 x-1번째 게이트 라인(Gx-1) 사이의 기생 커패시턴스에 의하여 제1 화소 게이트 전압(VGx')은 제1 게이트 전압(VGx)보다 낮은 피크값을 갖는다.
제2 화소 게이트 전압(VGx+1')은 x+1번째 게이트 라인(Gx+1)에 제공되는 제2 게이트 전압(VGx+1)에 근거하여 발생한다. x+1번째 게이트 라인(Gx+1)은 제2 방향(DR2)으로 x+1번째 게이트 라인(Gx+1)과 인접한 x+2번째 게이트 라인(Gx+2) 사이에 기생 커패시턴스가 형성될 수 있다. 다만, x+1번째 게이트 라인(Gx+1)에 전압이 제공된 이후에 x+2번째 게이트 라인(Gx+2)에 전압이 제공되므로, x+1번째 게이트 라인(Gx+1)과 x+2번째 게이트 라인(Gx+2) 사이에 형성되는 기생 커패시턴스는 제2 화소 게이트 전압(VGx+1')에 영향을 미치지 않을 수 있다.
도 8을 참조하면, 제1 화소 게이트 전압(VGx') 레벨이 제2 화소 게이트 전압(VGx+1') 레벨보다 큰 값을 가질 수 있다.
도 9는 제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1) 레벨보다 큰 경우, 화소의 휘도에 따른 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이를 도시한 그래프도이다. 구체적으로, 제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1) 레벨의 차이가 1V인 경우, 화소의 휘도에 따른 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이를 도시한 그래프도이다.
도 9를 참조하면, 킥백 전압에 의한 손실 보상 미적용시(제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1)레벨이 동일한 경우) 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이는 킥백 전압에 의한 손실 보상 적용시(제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1)레벨보다 큰 경우) 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이보다 크다.
구체적으로, 제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1)레벨이 동일한 경우 7그레이와 47그레이 사이에서의 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이는 0.075V 내지 0.085V 사이에서 형성된다. 제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1)레벨보다 큰 경우 7그레이와 47그레이 사이에서의 제1 화소 전극 전압(VPa)과 제2 화소 전극 전압(VPb)의 차이는 0.05V 이하에서 형성된다. 즉, 제1 게이트 전압(VGx) 레벨이 제2 게이트 전압(VGx+1)레벨보다 큰 경우 화소들 간의 휘도 차이 문제를 개선할 수 있다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 청구범위에 속한다 해야 할 것이다.
1000: 표시 장치 100: 표시 패널
200: 타이밍 컨트롤러 300: 게이트 구동부
400: 데이터 구동부 G1~Gm: 게이트 라인들
D1~Dn: 데이터 라인들 PX1~PX12: 제1 내지 제12 화소들
VD: 데이터 전압 VPa, VPb: 제1 및 제2 화소 전극 전압
VGx, VGx+1: 제1 및 제2 게이트 전압

Claims (20)

  1. 제1 방향으로 연장되고 제1 게이트 전압을 수신하는 제1 게이트 라인;
    상기 제1 방향으로 연장되고 상기 제1 게이트 라인이 상기 제1 게이트 전압을 수신한 이후에 제2 게이트 전압을 수신하는 제2 게이트 라인;
    상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 배치되고, 상기 제2 게이트 라인에 연결되는 제1 화소; 및
    상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 배치되고, 상기 제1 화소와 상기 제1 방향으로 인접하게 배치되고, 상기 제1 게이트 라인에 연결되는 제2 화소를 포함하고,
    상기 제1 게이트 전압은 제1 시간 동안 상기 제1 게이트 라인에 제공되고, 상기 제2 게이트 전압은 제2 시간 동안 상기 제2 게이트 라인에 제공되고, 상기 제1 시간은 상기 제2 시간보다 긴 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 방향으로 연장되고 상기 제2 게이트 라인이 상기 제2 게이트 전압을 수신한 이후에 제3 게이트 전압을 수신하는 제3 게이트 라인;
    상기 제1 방향으로 연장되고 상기 제3 게이트 라인이 상기 제3 게이트 전압을 수신한 이후에 제4 게이트 전압을 수신하는 제4 게이트 라인;
    상기 제3 게이트 라인 및 상기 제4 게이트 라인 사이에 배치되고, 상기 제3 게이트 라인에 연결되는 제3 화소; 및
    상기 제3 게이트 라인 및 상기 제4 게이트 라인 사이에 배치되고, 상기 제3 화소와 상기 제1 방향으로 인접하게 배치되고, 상기 제4 게이트 라인에 연결되는 제4 화소를 더 포함하고,
    상기 제3 게이트 전압은 상기 제1 시간 동안 상기 제3 게이트 라인에 제공되고, 상기 제4 게이트 전압은 상기 제2 시간 동안 상기 제4 게이트 라인에 제공되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 간격은 제1 폭으로 정의되고,
    상기 제2 게이트 라인과 상기 제3 게이트 라인 사이의 간격은 제2 폭으로 정의되고,
    상기 제3 게이트 라인과 상기 제4 게이트 라인 사이의 간격은 상기 제1 폭으로 정의되고,
    상기 제1 폭은 상기 제2 폭보다 큰 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 방향에 교차하는 제2 방향으로 연장하고, 상기 제1 방향으로 연속하는 제1 데이터 라인 및 제2 데이터 라인을 더 포함하고,
    상기 제1 내지 제4 화소들은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 상기 제1 데이터 라인에 연결되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 화소는 상기 제2 화소 및 상기 제1 데이터 라인 사이에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 화소는 상기 제4 화소 및 상기 제1 데이터 라인 사이에 배치되고,
    상기 제3 화소 및 상기 제4 화소는 상기 제2 데이터 라인에 연결되는 표시 장치.
  8. 제2 항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 동일한 색상을 표시하고,
    상기 제3 화소 및 상기 제4 화소는 동일한 색상을 표시하고,
    상기 제1 화소 및 상기 제3 화소는 서로 다른 색상을 표시하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 내지 제2 화소들은 상기 제1 방향에 평행한 제1 변 및 상기 제1 방향에 교차하는 제2 방향에 평행한 제2 변을 포함하고,
    상기 제1 변의 길이는 상기 제2 변의 길이보다 긴 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 내지 제2 게이트 전압들 각각을 상기 제1 내지 제2 게이트 라인들 각각에 제공하는 게이트 구동부를 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 시간과 상기 제2 시간의 차이는 0.7㎲인 표시 장치.
  12. 제1 방향으로 연장되고 제1 게이트 전압을 수신하는 제1 게이트 라인;
    상기 제1 방향으로 연장되고 상기 제1 게이트 라인이 상기 제1 게이트 전압을 수신한 이후에 제2 게이트 전압을 수신하는 제2 게이트 라인;
    상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 배치되고, 상기 제2 게이트 라인 및 상기 제1 데이터 라인에 연결되는 제1 화소; 및
    상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 배치되고, 상기 제1 화소와 상기 제1 방향으로 인접하게 배치되고, 상기 제1 게이트 라인에 연결되는 제2 화소를 포함하고,
    상기 제1 게이트 전압은 상기 제2 게이트 전압보다 높은 전압 레벨을 갖는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 방향으로 연장되고 상기 제2 게이트 라인이 상기 제2 게이트 전압을 수신한 이후에 제3 게이트 전압을 수신하는 제3 게이트 라인;
    상기 제1 방향으로 연장되고 상기 제3 게이트 라인이 상기 제3 게이트 전압을 수신한 이후에 제4 게이트 전압을 수신하는 제4 게이트 라인;
    상기 제3 게이트 라인 및 상기 제4 게이트 라인 사이에 배치되고, 상기 제3 게이트 라인에 연결되는 제3 화소; 및
    상기 제3 게이트 라인 및 상기 제4 게이트 라인 사이에 배치되고, 상기 제3 화소와 상기 제1 방향으로 인접하게 배치되고, 상기 제4 게이트 라인에 연결되는 제4 화소를 더 포함하고,
    상기 제1 게이트 전압과 상기 제3 게이트 전압은 동일한 전압 레벨을 갖고, 상기 제2 게이트 전압과 상기 제4 게이트 전압은 동일한 전압 레벨을 갖는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 간격은 제1 폭으로 정의되고,
    상기 제2 게이트 라인과 상기 제3 게이트 라인 사이의 간격은 제2 폭으로 정의되고,
    상기 제3 게이트 라인과 상기 제4 게이트 라인 사이의 간격은 상기 제1 폭으로 정의되고,
    상기 제1 폭은 상기 제2 폭 보다 큰 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 방향에 교차하는 제2 방향으로 연장하고, 상기 제1 방향으로 연속하는 제1 데이터 라인 및 제2 데이터 라인을 더 포함하고,
    상기 제1 내지 제4 화소들은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 상기 제1 데이터 라인에 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 화소는 상기 제2 화소 및 상기 제1 데이터 라인 사이에 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제3 화소는 상기 제4 화소 및 상기 제1 데이터 라인 사이에 배치되고,
    상기 제3 화소 및 상기 제4 화소는 상기 제2 데이터 라인에 연결되는 표시 장치.
  19. 제 13항에 있어서,
    상기 제1 게이트 전압은 제1 시간 동안 상기 제1 게이트 라인에 제공되고, 상기 제2 게이트 전압은 제2 시간 동안 상기 제2 게이트 라인에 제공되고, 상기 제3 게이트 전압은 상기 제1 시간 동안 상기 제3 게이트 라인에 제공되고, 상기 제4 게이트 전압은 상기 제2 시간 동안 상기 제4 게이트 라인에 제공되고, 상기 제1 시간은 상기 제2 시간보다 긴 표시 장치.
  20. 제12 항에 있어서,
    상기 제1 게이트 전압의 전압 레벨과 상기 제2 게이트 전압의 전압 레벨의 차이는 1V인 표시 장치.
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