KR20170134797A - 표시장치, 게이트 드라이버 및 컨트롤러의 구동 방법 - Google Patents

표시장치, 게이트 드라이버 및 컨트롤러의 구동 방법 Download PDF

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Abstract

본 실시예들은 표시장치와 그 표시장치에 포함되는 게이트 드라이버, 컨트롤러의 구동 방법에 관한 것이다. 본 실시예들은 컨트롤러와 게이트 드라이버에 포함된 다수의 게이트 드라이버 집적회로를 복수의 배선을 통해 연결함으로써, 다수의 게이트 드라이버 집적회로로 입력되는 클럭 신호가 분산되어 양방향으로 입력될 수 있도록 한다. 또한, 각각의 배선의 로드의 차이를 고려하여 로드가 큰 배선으로 입력되는 클럭 신호는 로드가 작은 배선으로 입력되는 클럭 신호에 비해 앞당겨진 위상을 갖도록 조정함으로써, 게이트 라인으로 입력되는 게이트 신호의 왜곡을 감소시키고 게이트 신호의 왜곡에 따른 휘도 편차가 발생하지 않도록 한다.

Description

표시장치, 게이트 드라이버 및 컨트롤러의 구동 방법{DISPLAY DEVICE, GATE DRIVER AND METHOD FOR DRIVING CONTROLLER}
본 실시예들은 표시장치와 표시장치에 포함된 게이트 드라이버, 그리고 컨트롤러의 구동 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 근래에는 액정 표시장치(LCD: Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 종류의 표시장치가 활용되고 있다.
이러한 표시장치는, 다수의 게이트 라인과 다수의 데이터 라인이 배치되며 게이트 라인과 데이터 라인이 교차되는 영역에 정의되는 다수의 화소들이 배치된 표시패널을 포함한다. 그리고, 다수의 게이트 라인을 구동하는 게이트 드라이버와, 다수의 데이터 라인에 데이터 전압을 공급하는 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버의 구동을 제어하는 컨트롤러를 포함할 수 있다.
게이트 드라이버는 각각의 게이트 라인의 구동 시점에 게이트 신호를 출력하여, 데이터 드라이버에 의해 출력되는 데이터 전압이 데이터 라인을 통해 각각의 화소로 전달될 수 있도록 한다.
이러한 게이트 드라이버에 의해 출력되는 게이트 신호는 컨트롤러로부터 출력된 클럭 신호를 이용하여 순차적으로 출력되며, 클럭 신호는 동일한 위상과 폭을 갖는 신호일 수 있다.
이때, 클럭 신호가 동일한 위상과 폭을 갖고 게이트 드라이버로 입력되더라도, 표시패널 내의 로드(Load)로 인하여 게이트 드라이버에 의해 출력되는 게이트 신호에 딜레이(Delay)가 발생할 수 있다.
이러한 게이트 신호의 딜레이에 따른 신호의 왜곡은 각각의 화소에 데이터 전압이 공급되는 시간을 충분히 확보하지 못하게 하여, 표시패널의 위치에 따라 휘도 편차가 발생하게 하는 문제점이 존재한다.
본 실시예들의 목적은, 게이트 드라이버에 의해 출력되는 게이트 신호의 딜레이와 왜곡을 방지하는 게이트 드라이버, 컨트롤러 및 이를 포함하는 표시장치를 제공하는 데 있다.
본 실시예들의 목적은, 표시패널의 위치에 따른 휘도 편차를 방지하는 게이트 드라이버, 컨트롤러 및 이를 포함하는 표시장치를 제공하는 데 있다.
일 측면에서, 본 실시예들은, 다수의 게이트 드라이버 집적회로가 배치되고 게이트 드라이버 집적회로와 연결되며 표시패널에 배치된 다수의 게이트 라인으로 게이트 신호를 출력하는 게이트 드라이버와, 다수의 게이트 드라이버 집적회로로 클럭 신호를 출력하는 컨트롤러를 포함하는 표시장치를 제공할 수 있다.
이러한 표시장치는, 다수의 게이트 드라이버 집적회로 중 컨트롤러에 인접한 일부 게이트 드라이버 집적회로와 컨트롤러를 연결하는 제1배선과, 나머지 게이트 드라이버 집적회로와 컨트롤러를 연결하는 제2배선을 포함할 수 있다.
여기서, 제1배선은 게이트 드라이버 집적회로의 일측에 배치되고, 제2배선은 게이트 드라이버 집적회로의 타측에 배치될 수 있다.
또는, 제2배선은 게이트 드라이버 집적회로의 타측과, 게이트 드라이버 집적회로의 일측 중 제1배선이 배치되지 않은 영역에 배치될 수 있다.
이때, 컨트롤러로부터 출력되는 클럭 신호 중 제1배선을 통해 출력되는 클럭 신호와 제2배선을 통해 출력되는 클럭 신호는 서로 위상이 상이할 수 있다.
예를 들어, 제2배선을 통해 출력되는 클럭 신호의 위상은 제1배선을 통해 출력되는 클럭 신호의 위상에 비하여 앞당겨진 위상일 수 있다.
여기서, 제2배선을 통해 출력되는 클럭 신호의 위상은 제1배선을 통해 출력되는 클럭 신호에 대한 로드와 제2배선을 통해 출력되는 클럭 신호에 대한 로드의 차이에 따른 신호 지연값에 기초하여 앞당겨진 위상일 수 있다.
또는, 제2배선을 통해 출력되는 클럭 신호의 위상은 제1배선의 길이와 제2배선의 길이의 차이에 따른 신호 지연값에 기초하여 앞당겨진 위상일 수 있다.
다른 측면에서, 본 실시예들은, 다수의 게이트 드라이버 집적회로가 배치되고, 다수의 게이트 드라이버 집적회로는 컨트롤러와 인접한 일부 게이트 드라이버 집적회로를 포함하는 제1그룹과, 나머지 게이트 드라이버 집적회로를 포함하는 제2그룹으로 구성되며, 컨트롤러와 제1그룹에 포함된 게이트 드라이버 집적회로를 연결하는 제1배선과, 컨트롤러와 제2그룹에 포함된 게이트 드라이버 집적회로를 연결하는 제2배선을 포함하는 게이트 드라이버를 제공할 수 있다.
또 다른 측면에서, 본 실시예들은, 게이트 드라이버에 배치된 다수의 게이트 드라이버 집적회로로 클럭 신호를 출력하는 컨트롤러의 구동 방법에 있어서, 제1클럭 신호와 제1클럭 신호의 위상과 상이한 위상을 갖는 제2클럭 신호를 생성하는 단계와, 다수의 게이트 드라이버 집적회로 중 컨트롤러에 인접한 일부 게이트 드라이버 집적회로와 연결된 제1배선을 통해 제1클럭 신호를 출력하는 단계와, 다수의 게이트 드라이버 집적회로 중 나머지 게이트 드라이버 집적회로와 연결된 제2배선을 통해 제2클럭 신호를 출력하는 단계를 포함하는 컨트롤러의 구동 방법을 제공할 수 있다.
본 실시예들에 의하면, 게이트 드라이버에 배치된 다수의 게이트 드라이버 집적회로로 제1배선과 제2배선을 통해 클럭 신호를 출력함으로써, 클럭 신호가 양방향으로 입력될 수 있도록 한다.
본 실시예들에 의하면, 다수의 게이트 드라이버 집적회로로 출력되는 클럭 신호가 양방향으로 입력되도록 함으로써, 클럭 신호에 대한 로드를 저감시키고 신호 왜곡을 방지할 수 있도록 한다.
본 실시예들에 의하면, 양방향으로 입력되는 클럭 신호의 위상을 조정해줌으로써, 클럭 신호가 입력되는 배선에 따라 발생하는 클럭 신호의 딜레이를 방지하고 클럭 신호의 딜레이로 인한 휘도 편차가 발생하지 않도록 한다.
도 1은 본 실시예들에 따른 표시장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 실시예들에 따른 표시장치에서 게이트 신호가 출력되는 예시를 나타낸 도면이다.
도 3은 표시장치의 로드에 의해 발생하는 게이트 신호의 딜레이의 예시를 나타낸 도면이다.
도 4와 도 5는 본 실시예들에 따른 표시장치에서 컨트롤러와 게이트 드라이버 집적회로의 연결 구조의 예시를 나타낸 도면이다.
도 6은 본 실시예들에 따른 표시장치에서 클럭 신호가 입력되는 배선에 따라 클럭 신호의 위상을 조정하는 예시를 나타낸 도면이다.
도 7은 본 실시예들에 따른 표시장치에서 위상이 조정된 게이트 신호가 출력되는 예시를 나타낸 도면이다.
도 8은 본 실시예들에 따른 컨트롤러의 구동 방법의 과정을 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예들에 따른 표시장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고 게이트 라인(GL)과 데이터 라인(DL)이 교차되는 영역에 배치된 다수의 화소(200)를 포함하는 표시패널(110)과, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(120)와, 다수의 데이터 라인(DL)에 데이터 전압을 공급하는 데이터 드라이버(130)와, 게이트 드라이버(120)와 데이터 드라이버(130)의 구동을 제어하는 컨트롤러(140)를 포함한다.
게이트 드라이버(120)는, 다수의 게이트 라인(GL)으로 스캔 신호(게이트 신호)를 순차적으로 공급함으로써 다수의 게이트 라인(GL)을 순차적으로 구동한다.
데이터 드라이버(130)는, 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써 다수의 데이터 라인(DL)을 구동한다.
컨트롤러(140)는, 게이트 드라이버(120) 및 데이터 드라이버(130)로 각종 제어신호를 공급하여, 게이트 드라이버(120) 및 데이터 드라이버(130)를 제어한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(130)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어한다.
게이트 드라이버(120)는, 컨트롤러(140)의 제어에 따라 온(ON) 전압 또는 오프(OFF) 전압의 게이트 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급하여 다수의 게이트 라인(GL)을 순차적으로 구동한다.
게이트 드라이버(120)는, 구동 방식에 따라 표시패널(110)의 일 측에만 위치할 수도 있고, 양측에 위치할 수도 있다.
또한, 게이트 드라이버(120)는, 하나 이상의 게이트 드라이버 집적회로(Gate Driver Integrated Circuit)를 포함할 수 있다.
각 게이트 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수 있다. 또한, 표시패널(110)에 집적화되어 배치될 수도 있으며, 표시패널(110)과 연결된 필름상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 드라이버(130)는, 특정 게이트 라인(GL)이 열리면 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)에 공급함으로써 다수의 데이터 라인(DL)을 구동한다.
데이터 드라이버(130)는, 적어도 하나의 소스 드라이버 집적회로(Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인(DL)을 구동할 수 있다.
각 소스 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 표시패널(110)에 집적화되어 배치될 수도 있다.
또한, 각 소스 드라이버 집적회로는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로의 일 단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타 단은 표시패널(110)에 본딩된다.
컨트롤러(140)는, 입력 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 드라이버(130)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 게이트 드라이버(120) 및 데이터 드라이버(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 게이트 드라이버(120) 및 데이터 드라이버(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 드라이버(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버(120)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 게이트 신호의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 드라이버(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 드라이버(130)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 드라이버(130)의 출력 타이밍을 제어한다.
컨트롤러(140)는, 소스 드라이버 집적회로가 본딩된 소스 인쇄회로기판과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 연결된 컨트롤 인쇄회로기판(Control Printed Circuit Board)에 배치될 수 있다.
이러한 컨트롤 인쇄회로기판에는, 표시패널(110), 게이트 드라이버(120) 및 데이터 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러(미도시)가 더 배치될 수 있다. 이러한 전원 컨트롤러는 전원 관리 집적회로(Power Management IC)라고도 한다.
다수의 화소(200)는, 게이트 라인(GL)과 데이터 라인(DL)이 교차되는 영역에 배치되며, 게이트 드라이버(120)에 의해 게이트 신호가 출력되는 시점에 데이터 드라이버(130)로부터 출력되는 데이터 전압을 공급받아 영상을 표시한다.
즉, 각각의 화소(200)는, 게이트 신호에 의해 게이트 라인(GL)이 온(ON)이 되고 오프(OFF)가 되는 시점 사이에 공급받는 데이터 전압에 의해 영상을 표시하게 된다.
도 2는 본 실시예들에 따른 표시장치(100)의 게이트 드라이버(120)에 배치된 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)와 게이트 라인(GL)으로 출력되는 게이트 신호의 예시를 나타낸 것이다.
도 2를 참조하면, 게이트 드라이버(120)에는 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)가 배치될 수 있다.
다수의 게이트 드라이버 집적회로(121, 122, 123, 124)는 컨트롤러(140)와 연결되어, 컨트롤러(140)로부터 출력된 클럭 신호(CLK)를 입력받는다.
다수의 게이트 드라이버 집적회로(121, 122, 123, 124)는 도 2에 도시된 바와 같이 컨트롤러(140)와 하나의 배선으로 연결되어 컨트롤러(140)로부터 출력된 클럭 신호(CLK)가 단방향으로 입력될 수 있다.
각각의 게이트 드라이버 집적회로(121, 122, 123, 124)는 컨트롤러(140)로부터 입력받은 클럭 신호(CLK)에 따라 게이트 드라이버 집적회로(121, 122, 123, 124)와 연결된 게이트 라인(GL)으로 게이트 신호를 출력한다.
도 2에서는 하나의 게이트 드라이버 집적회로(121, 122, 123, 124)에 하나의 게이트 라인(GL)이 연결된 것으로 도시되었으나, 하나의 게이트 드라이버 집적회로(121, 122, 123, 124)에 다수의 게이트 라인(GL)이 연결될 수 있다.
각각의 게이트 드라이버 집적회로(121, 122, 123, 124)로부터 출력되는 게이트 신호는 동일한 위상과 폭을 갖는 신호로서, 게이트 라인(GL)별로 일정 간격으로 쉬프트된 게이트 신호가 입력된다.
구체적으로, 컨트롤러(140)가 각각의 게이트 드라이버 집적회로(121, 122, 123, 124)로 클럭 신호(CLK)를 출력하고, 첫 번째 게이트 드라이버 집적회로(121)로 게이트 스타트 펄스(GSP)를 출력한다.
첫 번째 게이트 드라이버 집적회로(121)는, 게이트 스타트 펄스(GSP)를 수신하면 클럭 신호(CLK)를 이용하여 일정 간격으로 쉬프트된 게이트 신호를 각각의 게이트 라인(GL)으로 순차적으로 출력한다.
첫 번째 게이트 드라이버 집적회로(121)와 연결된 모든 게이트 라인(GL)으로 게이트 신호가 출력되면, 첫 번째 게이트 드라이버 집적회로(121)는 두 번째 게이트 드라이버 집적회로(122)로 게이트 스타트 펄스(GSP)를 전송한다.
두 번째 게이트 드라이버 집적회로(122)는 게이트 스타트 펄스(GSP)를 수신하면 두 번째 게이트 드라이버 집적회로(122)와 연결된 각각의 게이트 라인(GL)으로 게이트 신호를 출력한다.
이러한 방식으로 게이트 드라이버(120)에 배치된 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)와 연결된 각각의 게이트 라인(GL)으로 게이트 신호가 순차적으로 출력된다.
이때, 각각의 게이트 라인(GL)으로 출력되는 게이트 신호는 동일한 위상과 폭을 갖는 클럭 신호(CLK)를 이용하여 생성되나, 클럭 신호(CLK)가 인가되는 배선과 표시패널(110) 내 로드(Load) 등에 의하여 게이트 라인(GL)으로 입력되는 게이트 신호에 딜레이가 발생할 수 있다.
도 3은 클럭 신호(CLK)가 단방향으로 입력되는 구조에서 클럭 신호(CLK)에 딜레이가 발생하는 경우의 예시를 나타낸 것이다.
도 3을 참조하면, 표시패널(110)에 N개의 게이트 라인(GL)이 배치된다고 가정할 때, 301은 첫 번째 게이트 라인(GL)으로 입력되는 게이트 신호의 파형을 나타낸 것이고 302는 N 번째 게이트 라인(GL)으로 입력되는 게이트 신호의 파형을 나타낸 것이다.
컨트롤러(140)에서 동일한 위상과 폭을 갖는 클럭 신호(CLK)를 게이트 드라이버 집적회로(121, 122, 123, 124)로 입력하고, 이를 이용하여 게이트 드라이버 집적회로(121, 122, 123, 124)에서 게이트 신호를 출력하더라도 표시패널(110) 내 로드(Load)에 의하여 N 번째 게이트 라인(GL)으로 입력되는 게이트 신호에 딜레이가 발생할 수 있다.
이러한 게이트 신호의 딜레이는 게이트 신호의 파형이 왜곡되게 하며, 이러한 경우 딜레이된 시간만큼 데이터 전압이 공급되는 시간이 감소하여 해당 게이트 신호에 의해 구동되는 화소(200)의 휘도가 저하되게 한다.
이는 표시패널(110)의 위치별 휘도 편차가 발생하게 하는 문제점이 존재한다.
본 실시예들은, 이러한 게이트 신호의 왜곡과 휘도 편차를 방지할 수 있도록 하는 클럭 신호(CLK)의 입력 구조와 방식을 제공한다.
도 4는 본 실시예들에 따른 표시장치(100)에서 컨트롤러(140)와 게이트 드라이버 집적회로(121, 122, 123, 124)의 연결 구조를 나타낸 것으로서, 클럭 신호(CLK)가 양방향으로 입력되는 구조를 나타낸 것이다.
도 4를 참조하면, 게이트 드라이버(120)에 배치된 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)는 컨트롤러(140)와 두 개의 배선(150, 160)을 통해 연결된다.
예를 들어, 다수의 게이트 드라이버 집적회로(121, 122, 123, 124) 중 컨트롤러(140)와 인접한 영역에 위치하는 게이트 드라이버 집적회로(121, 122)는 제1배선(150)을 통해 컨트롤러(140)와 연결된다.
그리고, 다수의 게이트 드라이버 집적회로(121, 122, 123, 124) 중 제1배선(150)과 연결되지 않은 나머지 게이트 드라이버 집적회로(123, 124)는 제2배선(160)을 통해 컨트롤러(140)와 연결된다.
여기서, 제1배선(150)은 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)의 일측에 배치될 수 있으며, 제2배선(160)은 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)의 타측에 배치될 수 있다.
즉, 제1배선(150)과 제2배선(160)이 게이트 드라이버 집적회로(121, 122, 123, 124)의 양측에 각각 배치되는 구조일 수 있다.
컨트롤러(140)는, 제1배선(150)을 통해 제1배선(150)과 연결된 게이트 드라이버 집적회로(121, 122)로 제1클럭 신호(CLK1)를 출력한다.
또한, 컨트롤러(140)는, 제2배선(160)을 통해 제2배선(150)과 연결된 게이트 드라이버 집적회로(123, 124)로 제2클럭 신호(CLK2)를 출력한다.
컨트롤러(140)는, 제1배선(150)과 연결된 첫 번째 게이트 드라이버 집적회로(121)로 게이트 스타트 펄스(GSP)를 출력하고, 게이트 스타트 펄스(GSP)를 입력받은 첫 번째 게이트 드라이버 집적회로(121)는 연결된 각각의 게이트 라인(GL)으로 게이트 신호를 순차적으로 출력한다.
첫 번째 게이트 드라이버 집적회로(121)는 게이트 신호의 출력이 완료되면 게이트 스타트 펄스(GSP)를 두 번째 게이트 드라이버 집적회로(122)로 전송하여 두 번째 게이트 드라이버 집적회로(122)가 게이트 신호를 순차적으로 출력하도록 한다.
제1배선(150)에 연결된 마지막 게이트 드라이버 집적회로와 제2배선(160)에 연결된 첫 번째 게이트 드라이버 집적회로는 서로 연결되어 게이트 스타트 펄스(GSP)가 전송될 수 있도록 한다.
즉, 컨트롤러(140)로부터 출력되는 게이트 스타트 펄스(GSP)는 제1배선(150)을 통해 출력된 후 게이트 드라이버 집적회로(121, 122, 123, 124)에 순차적으로 전달되며, 클럭 신호(CLK)는 제1배선(150)과 제2배선(160)으로 분산되어 각각의 게이트 드라이버 집적회로(121, 122, 123, 124)에 입력된다.
따라서, 컨트롤러(140)와 모든 게이트 드라이버 집적회로(121, 122, 123, 124)가 하나의 배선으로 연결되어 클럭 신호(CLK)가 단방향으로 입력되는 구조에 비하여, 컨트롤러(140)에서 출력되는 클럭 신호(CLK)를 두 개의 배선으로 분산시킴으로써 배선의 로드(Load)에 의한 클럭 신호(CLK)의 딜레이를 감소시킬 수 있도록 한다.
도 5는 본 실시예들에 따른 표시장치(100)에서 컨트롤러(140)와 게이트 드라이버 집적회로(121, 122, 123, 124)의 연결 구조를 다른 예를 나타낸 것이다.
도 5를 참조하면, 컨트롤러(140)는 게이트 드라이버(120)에 배치된 다수의 게이트 드라이버 집적회로(121, 122, 123, 124) 중 컨트롤러(140)에 인접한 게이트 드라이버 집적회로(121, 122)와 제1배선(150)을 통해 연결된다.
컨트롤러(140)는 다수의 게이트 드라이버 집적회로(121, 122, 123, 124) 중 제1배선(150)을 통해 연결되지 않은 나머지 게이트 드라이버 집적회로(123, 124)와 제2배선(160)을 통해 연결된다.
이때, 제1배선(150)은 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)의 일측에 배치될 수 있다.
그리고, 제2배선(160)은 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)의 타측에 배치될 수 있으며, 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)의 일측에서 제1배선(150)이 배치되지 않은 영역에 배치될 수 있다.
즉, 도 5에 도시된 바와 같이, 제2배선(160)은 제1배선(150)이 배치되지 않은 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)의 타측에 배치되면서, 마지막 게이트 드라이버 집적회로(124)의 아래 부분을 지나 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)에 배치될 수 있다.
다수의 게이트 드라이버 집적회로(121, 122, 123, 124)의 일측에 배치된 제2배선(160) 부분에서 각각의 게이트 드라이버 집적회로(123, 124)와 연결될 수 있다.
따라서, 게이트 드라이버(120)에 컨트롤러(140)와 게이트 드라이버 집적회로(121, 122, 123, 124)를 연결하는 두 개의 배선을 배치하되, 게이트 드라이버 집적회로(121, 122, 123, 124)와 연결되는 부분은 게이트 드라이버 집적회로(121, 122, 123, 124)의 동일한 측면에 위치할 수 있다.
제1배선(150)과 제2배선(160)이 게이트 드라이버 집적회로(121, 122, 123, 124)와 연결되는 부분은 게이트 드라이버 집적회로(121, 122, 123, 124)의 동일한 측면에 위치하도록 함으로써, 배선을 두 개 배치하더라도 게이트 드라이버(120)가 배치되는 영역의 폭이 증가하는 것을 최소화할 수 있다.
한편, 제1배선(150)과 제2배선(160)을 통해 클럭 신호(CLK)를 분산하여 입력함으로써 단일 배선을 이용한 입력 구조에 비하여 게이트 신호의 딜레이를 저감시킬 수 있으나, 제1배선(150)과 제2배선(160)의 로드(Load)의 차이로 인해 클럭 신호(CLK)에 딜레이가 발생할 수 있다.
즉, 컨트롤러(140)로부터 가까운 게이트 드라이버 집적회로(121, 122)로 클럭 신호(CLK)를 입력하는 제1배선(150)에 비하여 컨트롤러(140)로부터 먼 게이트 드라이버 집적회로(123, 124)로 클럭 신호(CLK)를 입력하는 제2배선(160)의 로드(Load)가 더 클 수 있다.
따라서, 제2배선(160)을 통해 입력되는 클럭 신호(CLK)는 제1배선(150)을 통해 입력되는 클럭 신호(CLK)에 비하여 딜레이가 발생할 수 있다.
본 실시예들은, 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)로 클럭 신호(CLK)가 양방향으로 입력되는 구조에서 클럭 신호(CLK)의 위상을 조정해줌으로써 이러한 클럭 신호(CLK)의 파형 왜곡을 방지할 수 있도록 한다.
도 6은 본 실시예들에 따른 표시장치(100)에서 제1배선(150)과 제2배선(160)을 통해 입력되는 클럭 신호(CLK)의 파형의 예시를 나타낸 것이다.
도 6을 참조하면, 제1배선(150)으로 입력되는 제1클럭 신호(CLK1)의 파형은 601과 같이 나타낼 수 있다.
제1배선(150)은 컨트롤러(140)와 인접한 게이트 드라이버 집적회로(121, 122)를 연결하는 배선으로서, 로드(Load)가 크지 않으므로 클럭 신호(CLK)의 딜레이가 크지 않다.
따라서, 컨트롤러(140)는 제1배선(150)과 연결된 게이트 드라이버 집적회로(121, 122)로 601과 같은 위상과 폭을 갖는 제1클럭 신호(CLK1)를 출력한다.
컨트롤러(140)와 인접하지 않은 게이트 드라이버 집적회로(123, 124)를 연결하는 제2배선(160)은 제1배선(150)보다 로드(Load)가 크기 때문에, 제1클럭 신호(CLK1)와 동일한 위상과 폭을 갖는 제2클럭 신호(CLK2)를 입력할 경우 602와 같이 딜레이가 발생할 수 있다.
이러한 딜레이는 해당 게이트 드라이버 집적회로(123, 124)를 통해 출력되는 게이트 신호의 왜곡이 발생하게 하며, 게이트 신호의 왜곡으로 인해 데이터 전압이 공급되는 시간을 충분히 확보하지 못할 수 있다.
따라서, 컨트롤러(140)는 제2배선(160)과 연결된 게이트 드라이버 집적회로(123, 124)로 입력되는 제2클럭 신호(CLK2)의 위상을 603과 같이 조정하여 출력할 수 있다.
즉, 컨트롤러(140)는 제1배선(150)보다 로드(Load)가 큰 제2배선(160)으로 출력되는 제2클럭 신호(CLK2)의 위상을 제1클럭 신호(CLK1)의 위상보다 앞당겨서 출력할 수 있다.
여기서, 제2클럭 신호(CLK2)의 조정된 위상은 제2배선(160)을 통해 클럭 신호(CLK)를 입력받은 게이트 드라이버 집적회로(123, 124)에 의해 출력된 게이트 신호의 지연값에 기초하여 앞당겨질 수 있다.
예를 들어, 게이트 드라이버 집적회로(124)에 의해 출력되는 게이트 신호의 지연값에 기초하여 해당 지연값만큼 클럭 신호(CLK)의 위상을 앞당김으로써, 게이트 신호가 왜곡되더라도 데이터 전압이 공급되는 시간이 충분히 확보될 수 있도록 한다.
따라서, 본 실시예들에 의하면, 컨트롤러(140)로부터 출력되는 클럭 신호(CLK)를 두 개의 배선을 통해 분산하여 게이트 드라이버 집적회로(121, 122, 123, 124)로 출력함으로써, 단일 배선을 사용하는 경우에 비해 로드(Load)가 저감될 수 있도록 한다.
또한, 제1배선(150)보다 로드(Load)가 큰 제2배선(160)으로 입력되는 제2클럭 신호(CLK2)는 제1배선(150)과 제2배선(160)의 로드(Load)의 차이에 따른 신호 지연값에 기초하여 앞당겨진 위상으로 출력함으로써, 제2배선(160)으로 입력되는 제2클럭 신호(CLK2)에 따른 게이트 신호의 딜레이에도 불구하고 휘도 편차가 발생하지 않도록 한다.
도 7은 본 실시예들에 따른 표시장치(100)에서 위상이 상이한 클럭 신호(CLK)가 양방향으로 입력되는 구조에서 출력되는 게이트 신호의 예시를 나타낸 것이다.
도 7을 참조하면, 컨트롤러(140)는 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)와 제1배선(150)과 제2배선(160)을 통해 연결된다.
컨트롤러(140)는 컨트롤러(140)와 인접한 영역에 위치한 게이트 드라이버 집적회로(121, 122)와 연결된 제1배선(150)으로 동일한 위상과 폭을 갖는 제1클럭 신호(CLK1)를 출력한다.
따라서, 도 7에 도시된 바와 같이, 제1배선(150)과 연결된 게이트 드라이버 집적회로(121, 122)로부터 동일한 위상과 폭을 갖는 게이트 신호가 출력된다.
컨트롤러(140)는 제2배선(160)과 연결된 게이트 드라이버 집적회로(123, 124)로 제1클럭 신호(CLK1)에 비하여 앞당겨진 위상을 갖는 제2클럭 신호(CLK2)를 출력한다.
제2배선(160)과 연결된 게이트 드라이버 집적회로(123, 124)는 앞당겨진 위상을 갖는 제2클럭 신호(CLK2)에 기초하여 게이트 신호를 출력한다.
따라서, 도 7에 도시된 바와 같이, 제2배선(160)과 연결된 게이트 드라이버 집적회로(123, 124)로부터 제1배선(150)과 연결된 게이트 드라이버 집적회로(121, 122)로부터 출력되는 게이트 신호에 비하여 앞당겨진 위상을 갖는 게이트 신호가 출력된다.
제2배선(160)과 연결된 게이트 드라이버 집적회로(123, 124)로부터 앞당겨진 위상을 갖는 게이트 신호가 출력되므로, 게이트 신호의 딜레이로 인해 게이트 신호의 파형이 왜곡되더라도 데이터 전압이 공급되는 시간을 충분히 확보할 수 있도록 한다.
도 8은 본 실시예들에 따른 표시장치(100)에서 클럭 신호(CLK)를 출력하는 컨트롤러(140)의 구동 방법의 과정을 나타낸 것이다.
도 8을 참조하면, 컨트롤러(140)는 동일한 위상과 폭을 갖는 제1클럭 신호(CLK1)를 생성한다(S800).
컨트롤러(140)는, 제1클럭 신호(CLK1)의 위상보다 앞당겨진 위상을 갖는 제2클럭 신호(CLK2)를 생성한다(S820).
컨트롤러(140)는, 컨트롤러(140)와 인접하게 배치된 게이트 드라이버 집적회로(121, 122)와 연결된 제1배선(150)으로 제1클럭 신호(CLK1)를 출력하고(S840), 나머지 게이트 드라이버 집적회로(123, 124)와 연결된 제2배선(160)으로 제2클럭 신호(CLK2)를 출력한다(S860).
따라서, 다수의 게이트 드라이버 집적회로(121, 122, 123, 124)로 출력되는 클럭 신호(CLK)를 양방향으로 입력함으로써, 단일 배선으로 클럭 신호(CLK)가 입력되는 구조에 비하여 로드(Load)를 저감할 수 있도록 한다.
또한, 각각의 배선에 대한 로드(Load)의 차이를 고려하여, 제1배선(150)보다 로드(Load)가 큰 제2배선(160)을 통해 출력되는 제2클럭 신호(CLK2)의 위상을 제1클럭 신호(CLK1)보다 앞당겨 출력함으로써, 배선의 로드(Load)의 차이로 인한 신호 딜레이를 보상할 수 있도록 한다.
이를 통해, 각각의 게이트 라인(GL)으로 출력되는 게이트 신호의 왜곡을 감소시키고, 게이트 신호의 왜곡으로 인한 표시패널(110)의 위치별 휘도 편차가 발생하지 않도록 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 110: 표시패널
120: 게이트 드라이버
121, 122, 123, 124: 게이트 드라이버 집적회로
130: 데이터 드라이버 140: 컨트롤러
150: 제1배선 160: 제2배선

Claims (13)

  1. 다수의 게이트 드라이버 집적회로가 배치되고, 상기 게이트 드라이버 집적회로와 연결되며 표시패널에 배치된 다수의 게이트 라인으로 게이트 신호를 출력하는 게이트 드라이버;
    상기 다수의 게이트 드라이버 집적회로로 클럭 신호를 출력하는 컨트롤러;
    상기 컨트롤러와 상기 다수의 게이트 드라이버 집적회로 중 상기 컨트롤러에 인접한 일부 게이트 드라이버 집적회로를 연결하는 제1배선; 및
    상기 컨트롤러와 상기 다수의 게이트 드라이버 집적회로 중 나머지 게이트 드라이버 집적회로를 연결하는 제2배선
    을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제1배선은 상기 게이트 드라이버 집적회로의 일측에 배치되고, 상기 제2배선은 상기 게이트 드라이버 집적회로의 타측에 배치되는 표시장치.
  3. 제2항에 있어서,
    상기 제2배선은 상기 게이트 드라이버 집적회로의 타측과, 상기 게이트 드라이버 집적회로의 일측 중 상기 제1배선이 배치되지 않은 영역에 배치되는 표시장치.
  4. 제1항에 있어서,
    상기 컨트롤러로부터 상기 제1배선을 통해 출력되는 클럭 신호의 위상과 상기 컨트롤러로부터 상기 제2배선을 통해 출력되는 클럭 신호의 위상이 상이한 표시장치.
  5. 제1항에 있어서,
    상기 컨트롤러로부터 상기 제2배선을 통해 출력되는 클럭 신호의 위상은 상기 컨트롤러로부터 상기 제1배선을 통해 출력되는 클럭 신호의 위상에 비하여 앞당겨진 표시장치.
  6. 제1항에 있어서,
    상기 컨트롤러로부터 상기 제2배선을 통해 출력되는 클럭 신호의 위상은 상기 제1배선을 통해 출력되는 클럭 신호에 대한 로드와 상기 제2배선을 통해 출력되는 클럭 신호에 대한 로드의 차이에 따른 신호 지연값에 기초하여 조정된 표시장치.
  7. 제1항에 있어서,
    상기 컨트롤러로부터 상기 제2배선을 통해 출력되는 클럭 신호의 위상은 상기 제1배선의 길이와 상기 제2배선의 길이의 차이에 따른 신호 지연값에 기초하여 조정된 표시장치.
  8. 다수의 게이트 드라이버 집적회로가 배치되고, 상기 다수의 게이트 드라이버 집적회로는 컨트롤러와 인접한 일부 게이트 드라이버 집적회로를 포함하는 제1그룹과, 나머지 게이트 드라이버 집적회로를 포함하는 제2그룹으로 구성되며,
    상기 컨트롤러와 상기 제1그룹에 포함된 게이트 드라이버 집적회로를 연결하는 제1배선; 및
    상기 컨트롤러와 상기 제2그룹에 포함된 게이트 드라이버 집적회로를 연결하는 제2배선
    을 포함하는 게이트 드라이버.
  9. 제8항에 있어서,
    상기 제1배선은 상기 게이트 드라이버 집적회로의 일측에 배치되고, 상기 제2배선은 상기 게이트 드라이버 집적회로의 타측에 배치된 게이트 드라이버.
  10. 제8항에 있어서,
    상기 컨트롤러로부터 상기 제1배선을 통해 입력되는 클럭 신호의 위상과 상기 컨트롤러로부터 상기 제2배선을 통해 입력되는 클럭 신호의 위상이 상이한 게이트 드라이버.
  11. 제10항에 있어서,
    상기 컨트롤러로부터 상기 제2배선을 통해 입력되는 클럭 신호의 위상은 상기 제1배선과 상기 제2배선의 로드의 차이에 따른 신호 지연값에 기초하여 상기 컨트롤러로부터 상기 제1배선을 통해 입력되는 클럭 신호의 위상에 비해 앞당겨진 게이트 드라이버.
  12. 게이트 드라이버에 배치된 다수의 게이트 드라이버 집적회로로 클럭 신호를 출력하는 컨트롤러의 구동 방법에 있어서,
    제1클럭 신호와 상기 제1클럭 신호의 위상과 상이한 위상을 갖는 제2클럭 신호를 생성하는 단계;
    상기 다수의 게이트 드라이버 집적회로 중 상기 컨트롤러에 인접한 일부 게이트 드라이버 집적회로와 연결된 제1배선을 통해 상기 제1클럭 신호를 출력하는 단계; 및
    상기 다수의 게이트 드라이버 집적회로 중 나머지 게이트 드라이버 집적회로와 연결된 제2배선을 통해 상기 제2클럭 신호를 출력하는 단계를 포함하는 컨트롤러의 구동 방법.
  13. 제12항에 있어서,
    상기 제1클럭 신호와 상기 제1클럭 신호의 위상과 상이한 위상을 갖는 제2클럭 신호를 생성하는 단계는,
    상기 제1배선의 로드와 상기 제2배선의 로드의 차이에 따른 신호 지연값에 기초하여 상기 제1클럭 신호의 위상보다 앞당겨진 위상을 갖는 상기 제2클럭 신호를 생성하는 컨트롤러의 구동 방법.
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