KR20170130277A

KR20170130277A - High power semiconductor structure and method for manufacturing the same

Info

Publication number: KR20170130277A
Application number: KR1020170027958A
Authority: KR
Inventors: 김성복
Original assignee: 한국전자통신연구원
Priority date: 2016-05-17
Filing date: 2017-03-03
Publication date: 2017-11-28

Abstract

The present invention relates to a high power semiconductor apparatus and a manufacturing method thereof. The high power semiconductor apparatus comprises: a first heat dissipation substrate provided on a bottom surface of a high power semiconductor structure; and a second heat dissipation substrate provided on an upper surface of the high power semiconductor structure, wherein a minimum distance between the first and second dissipation substrates is 5 to 20 micrometers (m).

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a high-

본 발명은 고출력 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 방열 성능이 개선된 고출력 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a high-output semiconductor device and a manufacturing method thereof, and more particularly to a high-output semiconductor device with improved heat dissipation performance and a manufacturing method thereof.

전자 소자 및 광전자 소자의 경우, 그 소자가 가지고 있는 효율이 100%일 수 없다. 따라서, 상기 소자들에 인가되는 전력 중 일부가 줄(joule) 열로 변환될 수 있다. 상기 줄 열은 상기 소자들을 열화시킬 수 있다. 이에 따라, 상기 소자들의 성능이 저하될 수 있다. 특히, 고출력 소자의 경우, 인가되는 전력량이 매우 높으므로, 많은 열이 발생될 수 있다. 따라서, 고출력 소자의 열을 효과적으로 방출시킬 수 있는 기술이 요구된다. In the case of electronic and optoelectronic devices, the efficiency of the device can not be 100%. Therefore, some of the power applied to the elements can be converted into joule heat. The row of rows may degrade the elements. As a result, the performance of the devices may deteriorate. Particularly, in the case of a high output device, since the amount of power applied is very high, a lot of heat may be generated. Therefore, there is a need for a technique capable of effectively emitting heat of a high output device.

본 발명이 해결하고자 하는 일 과제는 고출력 반도체 구조체의 상면과 바닥면 상에 방열 기판들을 제공하는 것에 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide heat dissipation substrates on top and bottom surfaces of a high-power semiconductor structure.

본 발명이 해결하고자 하는 일 과제는 반도체 기판이 제거된 고출력 반도체 장치를 제공하는 것에 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a high-output semiconductor device in which a semiconductor substrate is removed.

다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.However, the problem to be solved by the present invention is not limited to the above disclosure.

상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치는 고출력 반도체 구조체; 상기 고출력 반도체 구조체의 바닥면 상에 제공되는 제1 방열 기판; 및 상기 고출력 반도체 구조체의 상면 상에 제공되는 제2 방열 기판을 포함하되, 상기 제1 및 제2 방열 기판들 사이의 최소 거리는 5 내지 20 마이크로미터(㎛)일 수 있다. According to an aspect of the present invention, there is provided a high output semiconductor device comprising: a high output semiconductor structure; A first heat dissipation substrate provided on a bottom surface of the high power semiconductor structure; And a second heat dissipation substrate provided on an upper surface of the high-power semiconductor structure, wherein a minimum distance between the first and second heat dissipation substrates may be 5 to 20 micrometers (占 퐉).

예시적인 실시예들에 따르면, 상기 고출력 반도체 구조체는 상기 고출력 반도체 구조체의 바닥면에 수직한 방향을 따른 두께를 갖고, 상기 고출력 반도체 구조체의 상기 두께는 5 마이크로미터(㎛) 이하일 수 있다.According to exemplary embodiments, the high-output semiconductor structure may have a thickness along a direction perpendicular to the bottom surface of the high-output semiconductor structure, and the thickness of the high-output semiconductor structure may be equal to or less than 5 micrometers (占 퐉).

예시적인 실시예들에 따르면, 상기 고출력 반도체 구조체는 레이저 다이오드 소자 또는 전력 반도체 소자를 포함할 수 있다.According to exemplary embodiments, the high power semiconductor structure may include a laser diode element or a power semiconductor element.

상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치는 차례로 적층된 제1 오믹 금속 구조체, 제1 반도체 층, 제1 클래드 층, 액티브 층, 제2 클래드 층, 제2 반도체 패턴, 및 제2 오믹 금속 구조체를 포함하는 고출력 반도체 구조체; 상기 제1 오믹 금속 구조체의 바닥면 상에 제공되는 제1 방열 기판; 상기 제2 오믹 금속 구조체의 상면 상에 제공되는 제2 방열 기판; 상기 제1 오믹 금속 구조체와 상기 제1 방열 기판 사이에 제공되는 제1 솔더 층; 및 상기 제2 오믹 금속 구조체와 상기 제2 방열 기판 사이에 제공되는 제2 솔더 층을 포함하되, 상기 제2 반도체 패턴의 상기 제1 반도체 층의 바닥면에 평행한 폭은 상기 제1 반도체 층의 폭보다 작고, 상기 제1 및 제2 방열 기판들 사이의 최소 거리는 5 내지 20 마이크로미터(㎛)일 수 있다.According to an exemplary embodiment of the present invention, there is provided a high output semiconductor device including a first ohmic metal structure, a first semiconductor layer, a first clad layer, an active layer, a second clad layer, Pattern, and a second ohmic metal structure; A first heat dissipation substrate provided on a bottom surface of the first ohmic metal structure; A second heat dissipation substrate provided on an upper surface of the second ohmic metal structure; A first solder layer provided between the first ohmic metal structure and the first heat dissipation substrate; And a second solder layer provided between the second ohmic metal structure and the second heat dissipation substrate, wherein a width parallel to a bottom surface of the first semiconductor layer of the second semiconductor pattern is greater than a width of the first semiconductor layer And the minimum distance between the first and second heat radiation substrates may be 5 to 20 micrometers (占 퐉).

예시적인 실시예들에 따르면, 상기 제1 반도체 층은 제1 도전형을 갖고, 상기 제2 반도체 패턴은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.According to exemplary embodiments, the first semiconductor layer may have a first conductivity type, and the second semiconductor pattern may have a second conductivity type different from the first conductivity type.

예시적인 실시예들에 따르면, 상기 제1 방열 기판과 상기 제1 솔더 층 사이에 제공되는 제1 전극 패드; 및 상기 제2 방열 기판과 상기 제2 솔더 층 사이에 제공되는 제2 전극 패드를 더 포함하되, 상기 제1 및 제2 전극 패드들의 각각은 상기 고출력 반도체 구조체의 측벽으로부터 돌출될 수 있다.According to exemplary embodiments, a first electrode pad is provided between the first heat dissipating substrate and the first solder layer; And a second electrode pad provided between the second heat dissipating substrate and the second solder layer, wherein each of the first and second electrode pads protrudes from the side wall of the high output semiconductor structure.

상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치는 반도체 기판을 준비하는 것; 상기 반도체 기판 상에 고출력 반도체 구조체를 형성하는 것; 상기 고출력 반도체 구조체의 상면 상에 제2 방열 기판을 고정시키는 것; 상기 고출력 반도체 구조체로부터 상기 반도체 기판을 분리시키는 것; 및 상기 고출력 반도체 구조체의 바닥면 상에 제1 방열 기판을 고정시키는 것을 포함할 수 있다.According to an aspect of the present invention, there is provided a high output semiconductor device comprising: a semiconductor substrate; Forming a high-power semiconductor structure on the semiconductor substrate; Fixing the second heat radiation substrate on the upper surface of the high power semiconductor structure; Separating the semiconductor substrate from the high-power semiconductor structure; And fixing the first heat dissipating substrate on the bottom surface of the high-power semiconductor structure.

예시적인 실시예들에 따르면, 상기 고출력 반도체 구조체를 형성하기 전, 상기 반도체 기판 상에 희생층을 형성하는 것을 더 포함하되, 상기 반도체 기판을 분리시키는 것은 상기 희생층을 제거하는 공정을 포함할 수 있다.According to exemplary embodiments, further comprising forming a sacrificial layer on the semiconductor substrate prior to forming the high-power semiconductor structure, wherein separating the semiconductor substrate may include removing the sacrificial layer have.

예시적인 실시예들에 따르면, 상기 희생층은 알루미늄아세나이드(AlAs) 알루미늄을 98%이상 함유하는 알루미늄 갈륨 아세나이드(AlGaAs)를 포함하고, 상기 희생층을 제거하는 것은 불산(HF) 계열의 식각액을 이용한 습식 식각 공정을 포함할 수 있다.According to exemplary embodiments, the sacrificial layer includes aluminum gallium arsenide (AlGaAs) containing 98% or more aluminum aluminum (AlAs) aluminum, and removing the sacrificial layer may be performed using a hydrofluoric acid (HF) A wet etching process using a wet etching process.

예시적인 실시예들에 따르면, 상기 고출력 반도체 반도체 구조체를 형성하기 전, 상기 희생층과 상기 반도체 기판 사이에 버퍼층을 형성하는 것을 더 포함하되, 상기 버퍼층은 상기 반도체 기판과 상기 희생층이 서로 분리되는 것을 방지할 수 있다. According to exemplary embodiments, the method further comprises forming a buffer layer between the sacrificial layer and the semiconductor substrate before forming the high-output semiconductor semiconductor structure, wherein the buffer layer is formed such that the semiconductor substrate and the sacrificial layer are separated from each other Can be prevented.

예시적인 실시예들에 따르면, 상기 고출력 반도체 구조체의 상기 상면 상에 상기 제2 방열 기판을 고정시키는 것은: 상기 고출력 반도체 구조체의 상기 상면 상에 제2 솔더 층을 형성하는 것; 및 상기 제2 솔더 층을 리플로우하여, 상기 제2 방열 기판을 상기 고출력 반도체 구조체의 상기 상면 상에 부착시키는 것을 포함할 수 있다.According to exemplary embodiments, the securing of the second radiating substrate on the top surface of the high power semiconductor structure includes: forming a second solder layer on the top surface of the high power semiconductor structure; And reflowing the second solder layer to attach the second radiating substrate on the upper surface of the high power semiconductor structure.

예시적인 실시예들에 따르면, 상기 고출력 반도체 구조체의 상기 바닥면 상에 상기 제1 방열 기판을 고정시키는 것은: 상기 고출력 반도체 구조체의 상기 바닥면 상에 제1 솔더 층을 형성하는 것; 및 상기 제1 솔더 층과 상기 제1 방열 기판을 서로 접합시키는 것을 포함할 수 있다. According to exemplary embodiments, securing the first radiating substrate on the bottom surface of the high power semiconductor structure includes: forming a first solder layer on the bottom surface of the high power semiconductor structure; And bonding the first solder layer and the first heat radiation substrate to each other.

예시적인 실시예들에 따르면, 상기 고출력 반도체 구조체를 형성하는 것은: 상기 반도체 기판 상에 차례로 제1 반도체 층, 제1 클래드 층, 액티브 층, 및 제2 클래드 층을 에피택시얼 성장(Epitaxial Growth)시키는 것; 및 상기 제2 클래드 층 상에 반도체 막을 에피택시얼 성장시킨 후, 상기 반도체 막을 패터닝하여 제2 반도체 패턴을 형성하는 것을 포함할 수 있다.According to exemplary embodiments, forming the high-power semiconductor structure includes: epitaxially growing a first semiconductor layer, a first cladding layer, an active layer, and a second cladding layer on the semiconductor substrate in order, To do; And epitaxially growing a semiconductor film on the second cladding layer, and then patterning the semiconductor film to form a second semiconductor pattern.

예시적인 실시예들에 따르면, 상기 제2 방열 기판을 고정시키는 것은: 상기 반도체 기판을 분리시키는 공정 수행 전, 상기 고출력 반도체 구조체의 상기 상면 상에 보조 기판을 고정시키는 것; 상기 제1 방열 기판을 고정시키는 공정 수행 후, 상기 고출력 반도체 구조체로부터 상기 보조 기판을 분리시키는 것; 및 상기 고출력 반도체 구조체의 상기 상면 상에 제2 방열 기판을 고정시키는 것을 포함할 수 있다.According to exemplary embodiments, the securing of the second radiating substrate comprises: fixing the auxiliary substrate on the upper surface of the high-power semiconductor structure before performing the process of separating the semiconductor substrate; Separating the auxiliary substrate from the high-power semiconductor structure after the step of fixing the first radiating substrate; And fixing the second heat radiation substrate on the upper surface of the high power semiconductor structure.

예시적인 실시예들에 따르면, 상기 보조 기판을 고정시키는 것은 상기 고출력 반도체 구조체의 상기 상면과 상기 보조 기판 사이에 보조 접착층을 형성하는 것을 포함하고, 상기 보조 기판은 상기 보조 접착층에 의해 상기 고출력 반도체 구조체의 상기 상면 상에 접합될 수 있다.According to exemplary embodiments, fixing the auxiliary substrate may include forming an auxiliary adhesive layer between the upper surface of the high-output semiconductor structure and the auxiliary substrate, wherein the auxiliary substrate is bonded to the high- And the upper surface of the base plate.

예시적인 실시예들에 따르면, 상기 보조 기판을 분리시키는 것은 상기 보조 접착층을 제거하는 것을 포함할 수 있다.According to exemplary embodiments, separating the auxiliary substrate may include removing the auxiliary adhesive layer.

예시적인 실시예들에 따르면, 상기 보조 접착층은 에폭시(epoxy)를 포함할 수 있다.According to exemplary embodiments, the auxiliary adhesive layer may include an epoxy.

일반적으로, 고출력 반도체 장치는 고출력 반도체 구조체가 형성된 반도체 기판(예를 들어, 실리콘(Si) 기판 또는 갈륨 아세나이드(GaAs) 기판)을 포함할 수 있다. 고출력 반도체 구조체 내에서 발생된 열은 반도체 기판을 거쳐 방열 기판에 전달될 수 있다. 반면, 본 발명의 개념에 따른 고출력 반도체 장치는 반도체 기판을 포함하지 않을 수 있다. 고출력 반도체 장치 내에서 발생되는 열은 반도체 기판을 거치지 않고 바로 제1 및 제2 방열 기판으로 전달될 수 있다. 반도체 기판이 제거된 본 발명의 개념에 따른 고출력 반도체 장치의 방열 성능은 최대화될 수 있다. Generally, the high output semiconductor device may include a semiconductor substrate (e.g., a silicon (Si) substrate or a gallium arsenide (GaAs) substrate) on which a high output semiconductor structure is formed. Heat generated in the high-power semiconductor structure can be transferred to the heat dissipation substrate through the semiconductor substrate. On the other hand, the high-output semiconductor device according to the concept of the present invention may not include a semiconductor substrate. The heat generated in the high power semiconductor device can be transferred directly to the first and second heat radiation substrates without passing through the semiconductor substrate. The heat radiation performance of the high-output semiconductor device according to the concept of the present invention in which the semiconductor substrate is removed can be maximized.

다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.However, the effect of the present invention is not limited to the above disclosure.

도 1은 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 단면도이다.
도 2 내지 도 4는 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 단면도이다.
도 6 내지 도 8은 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다
도 9 내지 도 12는 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 단면도이다. 1 is a cross-sectional view of a high-power semiconductor device according to exemplary embodiments of the present invention.
FIGS. 2 to 4 are cross-sectional views illustrating a method of manufacturing a high-output semiconductor device according to exemplary embodiments of the present invention.
5 is a cross-sectional view of a high-power semiconductor device according to exemplary embodiments of the present invention.
6 to 8 are cross-sectional views illustrating a method of manufacturing a high-output semiconductor device according to exemplary embodiments of the present invention
9 to 12 are cross-sectional views illustrating a method of manufacturing a high-output semiconductor device according to exemplary embodiments of the present invention.
13 is a cross-sectional view of a high-power semiconductor device according to exemplary embodiments of the present invention.

본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the structure and effect of the technical idea of the present invention, preferred embodiments of the technical idea of the present invention will be described with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to the embodiments described below, but may be implemented in various forms and various modifications may be made. It is to be understood by those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. 본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 도면들에 있어서, 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 다양한 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. The same reference numerals denote the same elements throughout the specification. The embodiments described herein will be described with reference to cross-sectional views that are ideal illustrations of the technical spirit of the present invention. In the drawings, the thickness of the regions is exaggerated for an effective description of the technical content. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention. Although various terms have been used in the various embodiments of the present disclosure to describe various elements, these elements should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 단면도이다. 1 is a cross-sectional view of a high-power semiconductor device according to exemplary embodiments of the present invention.

도 1을 참조하면, 고출력 반도체 구조체(10)가 제공될 수 있다. 고출력 반도체 구조체(10)는 많은 열을 방출하는 반도체 소자를 포함할 수 있다. 예를 들어, 고출력 반도체 구조체(10)는 레이저 다이오드(Laser Diode) 소자 또는 전력 반도체(Power Semiconductor) 소자를 포함할 수 있다. 고출력 반도체 구조체(10)는 고출력 반도체 구조체(10)의 바닥면(10b)에 수직한 방향을 따른 두께를 가질 수 있다. 예를 들어, 고출력 반도체 구조체(10)의 두께는 약 5 마이크로미터(㎛) 이하일 수 있다. Referring to FIG. 1, a high output semiconductor structure 10 may be provided. The high-power semiconductor structure 10 may include a semiconductor device that emits a large amount of heat. For example, the high-power semiconductor structure 10 may include a laser diode device or a power semiconductor device. The high-output semiconductor structure 10 may have a thickness along a direction perpendicular to the bottom surface 10b of the high-output semiconductor structure 10. For example, the thickness of the high-power semiconductor structure 10 may be less than about 5 micrometers (占 퐉).

고출력 반도체 구조체(10)의 바닥면(10b) 및 상면(10u) 상에 각각 제1 방열 기판(210) 및 제2 방열 기판(220)이 제공될 수 있다. 제1 방열 기판(210)의 일면은 제2 방열 기판(220)의 일면과 마주할 수 있다. 제1 및 제2 방열 기판들(210, 220)은 상기 마주하는 면들이 서로 평행하도록 배치될 수 있다. 예시적인 실시예들에서, 제1 및 제2 방열 기판들(210, 220) 사이의 거리(DS)는 약 5 마이크로미터(㎛) 내지 약 20 마이크로미터(㎛)일 수 있다. 제1 및 제2 방열 기판들(210, 220)은 열 전도율이 높은 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 방열 기판들(210, 220)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 텅스텐-구리(CuW) 합금), 세라믹(실리콘 카바이드(SiC), 알루미늄 나이트라이드(AlN)), 다이아몬드(Diamond), 또는 이들의 조합을 포함할 수 있다. The first heat dissipating substrate 210 and the second heat dissipating substrate 220 may be provided on the bottom surface 10b and the top surface 10u of the high power semiconductor structure 10, respectively. One surface of the first heat dissipating substrate 210 may face one surface of the second heat dissipating substrate 220. The first and second heat dissipation boards 210 and 220 may be disposed such that the facing surfaces are parallel to each other. In exemplary embodiments, the distance DS between the first and second radiating substrates 210 and 220 may be between about 5 micrometers (micrometers) and about 20 micrometers (micrometers). The first and second radiating substrates 210 and 220 may include a material having a high thermal conductivity. For example, the first and second heat dissipation boards 210 and 220 may be formed of a metal (e.g., copper (Cu), aluminum (Al), silver (Ag), tungsten- Silicon carbide (SiC), aluminum nitride (AlN), diamond, or combinations thereof.

고출력 반도체 구조체(10)의 바닥면(10b)과 제1 방열 기판(210) 사이에 제1 솔더층(21)이 제공될 수 있다. 제1 솔더층(21)은 제1 방열 기판(210)을 고출력 반도체 구조체(10)의 바닥면(10b) 상에 고정시킬 수 있다. 고출력 반도체 구조체(10)의 상면(10u)과 제2 방열 기판(220) 사이에 제2 솔더층(22)이 제공될 수 있다. 제2 솔더층(22)은 제2 방열 기판(220)을 고출력 반도체 구조체(10)의 상면(10u) 상에 고정시킬 수 있다. 제1 및 제2 솔더층들(21, 22)은 도전 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 솔더층들(21, 22)은 단일층(예를 들어, 크롬(Cr), 티타늄(Ti), 백금(Pt), 금(Au), 몰리브덴(Mo), 및 주석(Sn) 중 적어도 2개를 포함하는 합금층) 구조 또는 다중층(예를 들어, 금/주석(Au/Sn), 백금/금/주석(Pt/Au/Sn), 크롬/금/주석(Cr/Au/Sn) 다중층) 구조를 가질 수 있다. The first solder layer 21 may be provided between the bottom surface 10b of the high power semiconductor structure 10 and the first heat dissipating substrate 210. [ The first solder layer 21 may fix the first heat dissipating substrate 210 on the bottom surface 10b of the high output semiconductor structure 10. [ A second solder layer 22 may be provided between the upper surface 10u of the high power semiconductor structure 10 and the second heat dissipation substrate 220. [ The second solder layer 22 may fix the second heat dissipation substrate 220 on the upper surface 10u of the high output semiconductor structure 10. [ The first and second solder layers 21, 22 may comprise a conductive material. In the exemplary embodiments, the first and second solder layers 21 and 22 are formed of a single layer (e.g., Cr, Ti, Pt, Au, Molybdenum (Au / Sn), platinum / gold / tin (Pt / Au / Sn), chromium (Mo), and tin (Sn) / Gold / tin (Cr / Au / Sn) multilayer) structure.

일반적으로, 고출력 반도체 장치는 고출력 반도체 구조체(10)가 형성된 반도체 기판(예를 들어, 실리콘(Si) 기판 또는 갈륨 아세나이드(GaAs) 기판)을 포함할 수 있다. 고출력 반도체 구조체(10) 내에서 발생된 열은 반도체 기판을 거쳐 방열 기판에 전달될 수 있다. 반면, 본 발명의 개념에 따른 고출력 반도체 장치는 반도체 기판을 포함하지 않을 수 있다. 고출력 반도체 장치 내에서 발생되는 열은 반도체 기판을 거치지 않고 바로 제1 및 제2 방열 기판(210, 220)으로 전달될 수 있다. 반도체 기판은 낮은 열전도율을 가지므로, 반도체 기판이 제거된 본 발명의 개념에 따른 고출력 반도체 장치의 방열 성능은 최대화될 수 있다. Generally, the high output semiconductor device may include a semiconductor substrate (e.g., a silicon (Si) substrate or a gallium arsenide (GaAs) substrate) on which the high output semiconductor structure 10 is formed. The heat generated in the high-power semiconductor structure 10 can be transferred to the heat dissipation substrate through the semiconductor substrate. On the other hand, the high-output semiconductor device according to the concept of the present invention may not include a semiconductor substrate. Heat generated in the high power semiconductor device can be transferred directly to the first and second heat dissipation boards 210 and 220 without passing through the semiconductor substrate. Since the semiconductor substrate has a low thermal conductivity, the heat dissipation performance of the high-output semiconductor device according to the concept of the present invention in which the semiconductor substrate is removed can be maximized.

도 2 내지 도 4는 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. FIGS. 2 to 4 are cross-sectional views illustrating a method of manufacturing a high-output semiconductor device according to exemplary embodiments of the present invention.

도 2를 참조하면, 반도체 기판(110)이 제공될 수 있다. 반도체 기판(110)은 단원자 반도체 기판(예를 들어, 실리콘(Si) 기판, 게르마늄(Ge) 기판) 또는 화합물 반도체 기판(예를 들어, 갈륨아세나이드(GaAs) 기판, 갈륨나이트라이드(GaN) 기판, 인듐포스파이드(InP) 기판)을 포함할 수 있다. Referring to FIG. 2, a semiconductor substrate 110 may be provided. The semiconductor substrate 110 may be a monolithic semiconductor substrate (for example, a silicon (Si) substrate, a germanium (Ge) substrate or a compound semiconductor substrate (for example, a gallium arsenide (GaAs) substrate, a gallium nitride Substrate, an indium phosphide (InP) substrate).

반도체 기판(110) 상에 희생층(120)이 형성될 수 있다. 희생층(120)을 형성하는 것은 반도체 기판(110) 상에 희생층(120)을 에피택시얼 성장시키는 공정을 포함할 수 있다. 예시적인 실시예들에서, 희생층(120)은 알루미늄아세나이드(AlAs) 또는 높은 조성비를 갖는 알루미늄(예를 들어, 약 98 % 이상)을 포함하는 알루미늄갈륨아세나이드(AlGaAs)를 포함할 수 있다. A sacrificial layer 120 may be formed on the semiconductor substrate 110. Forming the sacrificial layer 120 may include a step of epitaxially growing the sacrificial layer 120 on the semiconductor substrate 110. [ In exemplary embodiments, the sacrificial layer 120 may comprise aluminum gallium arsenide (AlGaAs), including aluminum arsenide (AlAs) or aluminum having a high compositional ratio (e.g., greater than about 98%) .

희생층(120) 상에 고출력 반도체 구조체(10)가 형성될 수 있다. 예시적인 실시예들에서, 고출력 반도체 구조체(10)는 많은 열을 방출하는 반도체 소자를 포함할 수 있다. 예를 들어, 고출력 반도체 구조체(10)는 레이저 다이오드(Laser Diode) 소자 또는 전력 반도체(Power Semiconductor) 소자를 포함할 수 있다. The high-power semiconductor structure 10 may be formed on the sacrificial layer 120. In exemplary embodiments, the high power semiconductor structure 10 may include a semiconductor device that emits a lot of heat. For example, the high-power semiconductor structure 10 may include a laser diode device or a power semiconductor device.

도 3을 참조하면, 고출력 반도체 구조체(10) 상에 제2 솔더층(22) 및 제2 방열 기판(220)이 형성될 수 있다. 제2 솔더층(22)은 고출력 반도체 구조체(10) 상면 상에 제2 방열 기판(220)을 고정시킬 수 있다. 예를 들어, 제2 솔더층(22)에 열을 가하여, 제2 솔더층(22)을 리플로우(reflow)시킨 후, 제2 솔더층(22) 상에 제2 방열 기판(220)을 제공할 수 있다. 리플로우된 제2 솔더층(22)이 경화되면서, 제2 방열 기판(220)과 고출력 반도체 구조체(10)를 서로 부착시킬 수 있다. 예시적인 실시예들에서, 제2 솔더층(22)은 도전 물질을 포함할 수 있다. 예시적인 실시예들에서, 제2 솔더층(22)은 단일층(예를 들어, 크롬(Cr), 티타늄(Ti), 백금(Pt), 금(Au), 몰리브덴(Mo), 및 주석(Sn) 중 적어도 2개를 포함하는 합금층) 구조 또는 다중층(예를 들어, 금/주석(Au/Sn), 백금/금/주석(Pt/Au/Sn), 크롬/금/주석(Cr/Au/Sn) 다중층) 구조를 가질 수 있다. Referring to FIG. 3, a second solder layer 22 and a second heat dissipation substrate 220 may be formed on the high-power semiconductor structure 10. The second solder layer 22 may fix the second heat dissipation substrate 220 on the upper surface of the high-power semiconductor structure 10. For example, after the second solder layer 22 is reflowed by applying heat to the second solder layer 22, a second heat dissipation substrate 220 is provided on the second solder layer 22 can do. The second heat dissipating substrate 220 and the high output semiconductor structure 10 can be attached to each other while the reflowed second solder layer 22 is cured. In the exemplary embodiments, the second solder layer 22 may comprise a conductive material. In the exemplary embodiments, the second solder layer 22 is formed of a single layer (e.g., chromium (Cr), titanium (Ti), platinum (Pt), gold (Au), molybdenum (Mo), and tin (Au / Sn), platinum / gold / tin (Pt / Au / Sn), chromium / gold / tin (Cr) / Au / Sn) multilayer) structure.

제2 방열 기판(220)은 열 전도율이 높은 물질을 포함할 수 있다. 예를 들어, 제2 방열 기판(220)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 텅스텐-구리(CuW) 합금), 세라믹(실리콘 카바이드(SiC), 알루미늄 나이트라이드(AlN)), 다이아몬드(Diamond), 또는 이들의 조합을 포함할 수 있다. The second heat dissipation substrate 220 may include a material having a high thermal conductivity. For example, the second heat dissipation substrate 220 may be formed of a metal (e.g., copper (Cu), aluminum (Al), silver (Ag), tungsten-copper (CuW) alloy), ceramic (silicon carbide Aluminum nitride (AlN), diamond, or combinations thereof.

도 4를 참조하면, 반도체 기판(110)을 고출력 반도체 구조체(10)로부터 분리시킬 수 있다. 반도체 기판(110)을 분리하는 것은 희생층(120)을 습식 식각하는 공정을 포함할 수 있다. 예를 들어, 희생층(120)이 알루미늄아세나이드(AlAs)를 포함하는 경우, 희생층(120)은 불산(HF) 계열의 식각액을 이용한 습식 식각 공정을 통해 제거될 수 있다. 다만, 반도체 기판(110)을 고출력 반도체 구조체(10)로부터 제거하는 공정은 상기 개시에 한정되지 않는다. 다른 예시적인 실시예들에서, 반도체 기판(110)을 제거하는 공정은 리프트 오프(lift-off) 공정 또는 기계적인 박리(spallling) 공정을 포함할 수 있다. 리프트 오프 공정은 반도체 기판(110)과 고출력 반도체 구조체(10) 사이에 레이저를 조사하여 반도체 기판(110)과 고출력 반도체 구조체(10)를 서로 분리시키는 것을 포함할 수 있다. 기계적인 박리 공정은 고출력 반도체 구조체(10) 상에 응력을 갖는 금속층(예를 들어, 니켈(Ni)층)을 형성하여, 고출력 반도체 구조체(10)를 반도체 기판(110)으로부터 분리시키는 것을 포함할 수 있다. Referring to FIG. 4, the semiconductor substrate 110 may be separated from the high-output semiconductor structure 10. Disconnecting the semiconductor substrate 110 may include wet etching the sacrificial layer 120. For example, if the sacrificial layer 120 comprises aluminum arsenide (AlAs), the sacrificial layer 120 may be removed through a wet etch process using a hydrofluoric acid (HF) series etchant. However, the process of removing the semiconductor substrate 110 from the high-output semiconductor structure 10 is not limited to the above-described disclosure. In other exemplary embodiments, the process of removing the semiconductor substrate 110 may include a lift-off process or a mechanical spalling process. The lift-off process may include irradiating a laser between the semiconductor substrate 110 and the high-power semiconductor structure 10 to separate the semiconductor substrate 110 and the high-output semiconductor structure 10 from each other. The mechanical stripping process includes separating the high output semiconductor structure 10 from the semiconductor substrate 110 by forming a metal layer (e.g., a nickel (Ni) layer) having a stress on the high output semiconductor structure 10 .

도 1을 다시 참조하면, 고출력 반도체 구조체(10)의 바닥면(10b) 상에 제1 솔더층(21) 및 제1 방열 기판(210)이 형성될 수 있다. 제1 솔더층(21)은 고출력 반도체 구조체(10)의 바닥면(10b) 상에 제1 방열 기판을 고정시킬 수 있다. 예를 들어, 제1 솔더층(21)에 열을 가하여, 제1 솔더층(21)을 리플로우시킨 후, 제1 솔더층(21) 상에 제1 방열 기판(210)을 제공할 수 있다. 리플로우된 제1 솔더층(21)이 경화되면서, 제1 방열 기판(210)과 고출력 반도체 구조체(10)를 서로 부착시킬 수 있다. 예시적인 실시예들에서, 제1 솔더층(21)은 도전 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 솔더층(21)은 단일층(예를 들어, 크롬(Cr), 티타늄(Ti), 백금(Pt), 금(Au), 몰리브덴(Mo), 및 주석(Sn) 중 적어도 2개를 포함하는 합금층) 구조 또는 다중층(예를 들어, 금/주석(Au/Sn), 백금/금/주석(Pt/Au/Sn), 크롬/금/주석(Cr/Au/Sn) 다중층) 구조를 가질 수 있다. Referring to FIG. 1 again, a first solder layer 21 and a first heat dissipation substrate 210 may be formed on a bottom surface 10b of the high-power semiconductor structure 10. The first solder layer 21 may fix the first heat dissipation substrate on the bottom surface 10b of the high-power semiconductor structure 10. [ For example, heat may be applied to the first solder layer 21 to reflow the first solder layer 21, and then the first heat dissipation substrate 210 may be provided on the first solder layer 21 . As the reflowed first solder layer 21 is cured, the first heat dissipating substrate 210 and the high output semiconductor structure 10 can be attached to each other. In the exemplary embodiments, the first solder layer 21 may comprise a conductive material. In the exemplary embodiments, the first solder layer 21 is formed of a single layer (e.g., Cr, Ti, Pt, Au, Mo, (Au / Sn), platinum / gold / tin (Pt / Au / Sn), chromium / gold / tin (Cr) / Au / Sn) multilayer) structure.

제1 방열 기판(210)은 열 전도율이 ?塚? 물질을 포함할 수 있다. 예를 들어, 제1 방열 기판(210)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 텅스텐-구리(CuW) 합금), 세라믹(실리콘 카바이드(SiC), 알루미늄 나이트라이드(AlN)), 다이아몬드(Diamond), 또는 이들의 조합을 포함할 수 있다. The first heat dissipation substrate 210 has a thermal conductivity of? &Lt; / RTI > For example, the first heat dissipation substrate 210 may be formed of a metal (e.g., copper (Cu), aluminum (Al), silver (Ag), tungsten- copper (CuW) alloy), ceramic (silicon carbide Aluminum nitride (AlN), diamond, or combinations thereof.

이하에서, 레이저 다이오드 소자를 포함하는 고출력 반도체 장치에 대해 설명된다.Hereinafter, a high power semiconductor device including a laser diode element will be described.

도 5는 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 5 is a cross-sectional view of a high-power semiconductor device according to exemplary embodiments of the present invention. For brevity of description, substantially the same contents as those described with reference to Fig. 1 may not be described.

도 5를 참조하면, 차례로 적층된 제1 오믹 금속 구조체(322), 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 제2 클래드 층(160), 제2 반도체 패턴(172), 절연 패턴(312), 및 제2 오믹 금속 구조체(324)를 포함하는 고출력 반도체 구조체(10)가 제공될 수 있다. 제1 오믹 금속 구조체(322), 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 제2 클래드 층(160), 및 제2 반도체 패턴(172)들의 각각은 제1 반도체 층(130)의 바닥면(130b)에 평행한 방향을 따른 폭을 가질 수 있다. 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 및 제2 클래드 층(160)의 폭들은 실질적으로 서로 동일할 수 있다.Referring to FIG. 5, the first ohmic metal structure 322, the first semiconductor layer 130, the first clad layer 140, the active layer 150, the second clad layer 160, A high output semiconductor structure 10 including a semiconductor pattern 172, an insulating pattern 312, and a second ohmic metal structure 324 may be provided. Each of the first ohmic metal structure 322, the first semiconductor layer 130, the first cladding layer 140, the active layer 150, the second cladding layer 160, And may have a width along a direction parallel to the bottom surface 130b of the first semiconductor layer 130. [ The widths of the first semiconductor layer 130, the first cladding layer 140, the active layer 150, and the second cladding layer 160 may be substantially equal to each other.

제2 반도체 패턴(172)의 폭은 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 및 제2 클래드 층(160)의 각각의 폭보다 작을 수 있다. 고출력 반도체 구조체(10)는 제1 반도체 층(130)의 바닥면(130b)에 수직한 방향을 따른 두께를 가질 수 있다. 예를 들어, 고출력 반도체 구조체(10)의 두께는 약 5 마이크로미터(㎛) 이하일 수 있다. 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 제2 클래드 층(160), 및 제2 반도체 패턴(172)를 포함하는 구조체는 레이저 다이오드(laser diode) 소자로 정의될 수 있다. 제1 반도체 층(130) 및 제2 반도체 패턴(172)에 전압이 인가될 경우, 액티브 층(150)에서 레이저가 방사될 수 있다. The width of the second semiconductor pattern 172 may be smaller than the width of each of the first semiconductor layer 130, the first cladding layer 140, the active layer 150, and the second cladding layer 160. The high output semiconductor structure 10 may have a thickness along a direction perpendicular to the bottom surface 130b of the first semiconductor layer 130. [ For example, the thickness of the high-power semiconductor structure 10 may be less than about 5 micrometers (占 퐉). The structure including the first semiconductor layer 130, the first clad layer 140, the active layer 150, the second clad layer 160, and the second semiconductor pattern 172 may be a laser diode . &Lt; / RTI > When a voltage is applied to the first semiconductor layer 130 and the second semiconductor pattern 172, the laser may be emitted from the active layer 150.

제1 반도체 층(130)은 단원자 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge)) 또는 화합물 반도체 물질(예를 들어, 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN), 인듐 포스파이드(InP))을 포함할 수 있다. 제1 반도체 층(130)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형일 수 있다. 다만, 제1 도전형은 n형으로 한정되지 않는다. 다른 예시적인 실시예들에서, 제1 도전형은 p형일 수 있다. 제1 도전형이 n형으로 고정되지 않는다는 것은 이하에서 동일하므로, 다시 설명되지 않는다. 예를 들어, 제1 반도체 층(130)은 n형 갈륨아세나이드(GaAs)을 포함할 수 있다.The first semiconductor layer 130 may be a single semiconductor material (e.g., silicon (Si), germanium (Ge), or compound semiconductor material (e.g., gallium arsenide (GaAs), gallium nitride Indium phosphide (InP)). The first semiconductor layer 130 may have a first conductivity type. For example, the first conductivity type may be n-type. However, the first conductivity type is not limited to the n-type. In other exemplary embodiments, the first conductivity type may be p-type. The fact that the first conductivity type is not fixed to n-type is the same hereinafter and therefore will not be described again. For example, the first semiconductor layer 130 may include n-type gallium arsenide (GaAs).

제1 클래드 층(140)은 액티브 층(150)에서 발생된 빛을 액티브 층(150) 내에 가둘 수 있다. 예시적인 실시예들에서, 제1 클래드 층(140)은 제1 도전형을 갖는 반도체 층일 수 있다. 예를 들어, 제1 클래드 층(140)은 n형 알루미늄갈륨아세나이드(AlGaAs)를 포함할 수 있다. The first clad layer 140 may confine the light generated in the active layer 150 into the active layer 150. In the exemplary embodiments, the first cladding layer 140 may be a semiconductor layer having a first conductivity type. For example, the first cladding layer 140 may include n-type aluminum gallium arsenide (AlGaAs).

액티브 층(150)은 전기 에너지를 빛 에너지로 변화할 수 있다. 예를 들어, 제1 반도체 층(130) 및 제2 반도체 패턴(172)에 전압이 인가되면, 액티브 층(150) 내에서 빛이 발생될 수 있다. 액티브 층(150)은 양자 우물 구조를 포함할 수 있다. 양자 우물 구조는 서로 다른 에너지 띠 간격을 갖는 반도체 층들이 교대로 성장된 구조일 수 있다. 예를 들어, 액티브 층(150)은 GaAs/AlGaAs 구조, GaAs/InGaP 구조 또는 Al_xGa_xAs_x/Al_yGa_yAs_y 구조를 포함할 수 있다. 예시적인 실시예들에서, 액티브 층(150)은 진성(intrinsic) 반도체를 포함할 수 있다. The active layer 150 may convert electrical energy into light energy. For example, when a voltage is applied to the first semiconductor layer 130 and the second semiconductor pattern 172, light may be generated in the active layer 150. The active layer 150 may comprise a quantum well structure. The quantum well structure may be a structure in which semiconductor layers having different energy band gaps are alternately grown. For example, the active layer 150 may be a GaAs / AlGaAs structure, a GaAs / InGaP structure, or an Al _x Ga _x As _x / Al _y Ga _y As _y Structure. In the exemplary embodiments, the active layer 150 may comprise an intrinsic semiconductor.

제2 클래드 층(160)은 제1 클래드 층(140)과 함께 액티브 층(150)에서 발생된 빛을 액티브 층(150) 내에 가둘 수 있다. 예시적인 실시예들에서, 제2 클래드 층(160)은 제1 도전형과 다른 제2 도전형을 갖는 반도체 층일 수 있다. 예를 들어, 제2 클래드 층(160)은 p형 알루미늄갈륨아세나이드(AlGaAs)를 포함할 수 있다. 다만, 제2 도전형은 p형으로 한정되지 않는다. 다른 예시적인 실시예들에서, 제2 도전형은 n형일 수 있다. 제2 도전형이 p형으로 한정되지 않는 것은 이하에서 동일하므로, 다시 언급되지 않는다.The second cladding layer 160 may confine the light generated in the active layer 150 together with the first cladding layer 140 in the active layer 150. In the exemplary embodiments, the second cladding layer 160 may be a semiconductor layer having a second conductivity type different from the first conductivity type. For example, the second cladding layer 160 may include p-type aluminum gallium arsenide (AlGaAs). However, the second conductivity type is not limited to the p-type. In other exemplary embodiments, the second conductivity type may be n-type. The second conductivity type is not limited to the p-type, which is the same hereinafter and therefore, it is not mentioned again.

제2 반도체 패턴(172)은 제2 클래드 층(160)의 상면의 일부를 덮을 수 있다. 제2 반도체 패턴(172)은 단원자 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge)) 또는 화합물 반도체 물질(예를 들어, 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN), 인듐 포스파이드(InP))을 포함할 수 있다. 제2 반도체 패턴(172)은 제2 도전형을 가질 수 있다. 예를 들어, 제2 반도체 패턴(172)은 p형 갈륨아세나이드(GaAs)를 포함할 수 있다. 제2 반도체 패턴(172)의 도핑 농도는 제2 클래드 층(160)의 도핑 농도보다 클 수 있다. The second semiconductor pattern 172 may cover a part of the upper surface of the second cladding layer 160. The second semiconductor pattern 172 may be a single semiconductor material (e.g., silicon (Si), germanium (Ge), or compound semiconductor material (e.g., gallium arsenide (GaAs), gallium nitride Indium phosphide (InP)). The second semiconductor pattern 172 may have a second conductivity type. For example, the second semiconductor pattern 172 may comprise p-type gallium arsenide (GaAs). The doping concentration of the second semiconductor pattern 172 may be greater than the doping concentration of the second cladding layer 160.

제2 클래드 층(160) 상에 절연 패턴(312)이 제공될 수 있다. 절연 패턴(312)은 제2 클래드 층(160)의 상면의 다른 일부를 덮을 수 있다. 절연 패턴(312)은 제2 반도체 패턴(172)의 측벽을 따라 연장되어, 제2 반도체 패턴(172)의 상면의 일부를 덮을 수 있다. 절연 패턴(312)은 제2 반도체 패턴(172)의 상면의 다른 일부를 노출할 수 있다. 예시적인 실시예들에서, 절연 패턴(312)은 실리콘 산화물을 포함할 수 있다.An insulating pattern 312 may be provided on the second cladding layer 160. The insulating pattern 312 may cover another portion of the upper surface of the second cladding layer 160. The insulating pattern 312 may extend along the sidewalls of the second semiconductor pattern 172 to cover a portion of the upper surface of the second semiconductor pattern 172. [ The insulating pattern 312 may expose another portion of the top surface of the second semiconductor pattern 172. [ In the exemplary embodiments, the insulating pattern 312 may comprise silicon oxide.

절연 패턴(312) 및 제2 반도체 패턴(172) 상에 제2 오믹 금속 구조체(324)가 제공될 수 있다. 제2 오믹 금속 구조체(324)는 제2 반도체 패턴(172)에 전기적으로 연결될 수 있다. 예를 들어, 제2 오믹 금속 구조체는 제2 반도체 패턴(172)의 노출된 상면에 직접 접할 수 있다. 제2 반도체 패턴(172)이 p형인 경우, 제2 오믹 금속 구조체(324)는 제2 반도체 패턴(172) 내의 반도체 물질의 일함수보다 큰 일함수를 갖는 금속(즉, p형 오믹 금속)을 포함할 수 있다. 예를 들어, 제2 반도체 패턴(172)이 p형 GaAs을 포함하는 경우, 제2 오믹 금속 구조체(324)는 크롬/금(Cr/Au) 이중층 구조를 포함할 수 있다. A second ohmic metal structure 324 may be provided on the insulating pattern 312 and the second semiconductor pattern 172. [ The second ohmic metal structure 324 may be electrically connected to the second semiconductor pattern 172. For example, the second ohmic metal structure may be in direct contact with the exposed top surface of the second semiconductor pattern 172. When the second semiconductor pattern 172 is a p-type, the second ohmic metal structure 324 is formed of a metal having a work function larger than the work function of the semiconductor material in the second semiconductor pattern 172 (i.e., a p-type ohmic metal) . For example, when the second semiconductor pattern 172 includes p-type GaAs, the second ohmic metal structure 324 may include a Cr / Au (Cr / Au) bilayer structure.

제2 오믹 금속 구조체(324) 상에 제2 솔더층(22) 및 제2 방열 기판(220)이 제공될 수 있다. 제2 솔더층(22) 및 제2 방열 기판(220)은 도 1을 참조하여 설명된 것과 실질적으로 동일할 수 있다. A second solder layer 22 and a second heat dissipation substrate 220 may be provided on the second ohmic metal structure 324. The second solder layer 22 and the second heat dissipation substrate 220 may be substantially the same as those described with reference to Fig.

제1 반도체 층(130)의 바닥면(130b) 상에 제1 오믹 금속 구조체(322)가 제공될 수 있다. 제1 오믹 금속 구조체(322)는 제1 반도체 층(130)에 전기적으로 연결될 수 있다. 제1 반도체 층(130)이 n형인 경우, 제1 오믹 금속 구조체(322)는 제1 반도체 층(130) 내의 반도체 물질의 일함수보다 작은 일함수를 갖는 금속(즉, n형 오믹 금속)을 포함할 수 있다. 예를 들어, 제1 반도체 층(130)이 n형 GaAs을 포함하는 경우, 제1 오믹 금속 구조체(322)는 금-게르마늄 합금/니켈/금(AuGe/Ni/Au) 다중층 구조를 포함할 수 있다. 이때, 금-게르마늄 합금 층이 제1 반도체 층(130)에 가장 인접할 수 있다. The first ohmic metal structure 322 may be provided on the bottom surface 130b of the first semiconductor layer 130. [ The first ohmic metal structure 322 may be electrically connected to the first semiconductor layer 130. When the first semiconductor layer 130 is n-type, the first ohmic metal structure 322 may include a metal having a work function smaller than the work function of the semiconductor material in the first semiconductor layer 130 (i.e., n-type ohmic metal) . For example, when the first semiconductor layer 130 includes n-type GaAs, the first ohmic metal structure 322 may include a gold-germanium alloy / nickel / gold (AuGe / Ni / Au) multilayer structure . At this time, the gold-germanium alloy layer may be closest to the first semiconductor layer 130.

제1 오믹 금속 구조체(322)의 바닥면 상에 제1 솔더층(21) 및 제1 방열 기판(210)이 제공될 수 있다. 제1 솔더층(21) 및 제1 방열 기판(210)은 도 1을 참조하여 설명된 것과 실질적으로 동일할 수 있다. 예시적인 실시예들에서, 제1 및 제2 방열 기판들(210, 220) 사이의 거리(DS)는 약 5 마이크로미터(㎛) 내지 약 20 마이크로미터(㎛)일 수 있다. A first solder layer 21 and a first heat dissipation substrate 210 may be provided on the bottom surface of the first ohmic metal structure 322. The first solder layer 21 and the first heat dissipating substrate 210 may be substantially the same as those described with reference to FIG. In exemplary embodiments, the distance DS between the first and second radiating substrates 210 and 220 may be between about 5 micrometers (micrometers) and about 20 micrometers (micrometers).

일반적으로, 고출력 반도체 장치는 열 전도율이 낮은 반도체 기판(예를 들어, 실리콘(Si) 기판, 갈륨 아세나이드(GaAs) 기판, 인듐 포스파이드(InP) 기판)을 포함할 수 있다. 본 발명의 개념에 따른 고출력 반도체 장치는 열 전도율이 낮은 반도체 기판 대신 제1 방열 기판(210)을 포함할 수 있다. 고출력 반도체 장치 내부의 열은 제1 방열 기판(210)을 통해 효과적으로 고출력 반도체 장치 외부로 방출될 수 있다. 이에 따라, 열로 인한 고출력 반도체 장치의 열화가 방지되어, 고출력 반도체 장치의 안정성이 최대화될 수 있다. Generally, a high power semiconductor device may include a semiconductor substrate (e.g., a silicon (Si) substrate, a gallium arsenide (GaAs) substrate, an indium phosphide (InP) substrate) having a low thermal conductivity. The high power semiconductor device according to the concept of the present invention may include the first heat dissipation substrate 210 instead of the semiconductor substrate having a low thermal conductivity. The heat inside the high power semiconductor device can be effectively discharged to the outside of the high power semiconductor device through the first heat dissipating board 210. [ Thus, deterioration of the high-output semiconductor device due to heat is prevented, and the stability of the high-output semiconductor device can be maximized.

도 6 내지 도 8은 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위하여, 도 2 내지 도 4를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.6 to 8 are cross-sectional views illustrating a method of manufacturing a high-power semiconductor device according to exemplary embodiments of the present invention. For brevity of description, substantially the same contents as those described with reference to Figs. 2 to 4 may not be described.

도 6을 참조하면, 반도체 기판(110)이 제공될 수 있다. 반도체 기판(110)은 단원자 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge)) 또는 화합물 반도체 물질(예를 들어, 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN), 인듐 포스파이드(InP))을 포함할 수 있다. 반도체 기판(110)은 제1 도전형을 가질 수 있다. 예를 들어, 반도체 기판(110)은 n형 갈륨 아세나이드(GaAs)을 포함할 수 있다.Referring to FIG. 6, a semiconductor substrate 110 may be provided. The semiconductor substrate 110 may be formed of a single semiconductor material (e.g., silicon (Si), germanium (Ge), or compound semiconductor material (e.g., gallium arsenide (GaAs), gallium nitride (GaN) 0.0 > InP). &Lt; / RTI > The semiconductor substrate 110 may have a first conductivity type. For example, the semiconductor substrate 110 may comprise n-type gallium arsenide (GaAs).

반도체 기판(110) 상에 차례로 버퍼층(112), 희생층(120), 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 및 제2 클래드 층(160)이 형성될 수 있다. 버퍼층(112), 희생층(120), 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 및 제2 클래드 층(160)은 형성하는 것은 반도체 기판(110) 상에 수행되는 증착 공정을 포함할 수 있다. 예를 들어, 상기 증착 공정은 유기금속 화학 증착법(metallorganic chemical vapor deposition, MOCVD) 또는 분자선 에피택시법(molecular beam epitaxy)을 포함할 수 있다. A buffer layer 112, a sacrifice layer 120, a first semiconductor layer 130, a first clad layer 140, an active layer 150, and a second clad layer 160 are sequentially formed on a semiconductor substrate 110 . The buffer layer 112, the sacrificial layer 120, the first semiconductor layer 130, the first clad layer 140, the active layer 150, and the second clad layer 160 are formed on the semiconductor substrate 110, Lt; RTI ID = 0.0 > a < / RTI > For example, the deposition process may include metalorganic chemical vapor deposition (MOCVD) or molecular beam epitaxy.

버퍼층(112)은 반도체 기판(110)과 희생층(120)의 격자 상수 차이로 인해 반도체 기판(110)과 희생층(120)이 서로 분리되는 것을 방지할 수 있다. 예를 들어, 버퍼층(112)은 진성(intrinsic) 갈륨 아세나이드(GaAs)를 포함할 수 있다. The buffer layer 112 can prevent the semiconductor substrate 110 and the sacrificial layer 120 from being separated from each other due to the difference in lattice constant between the semiconductor substrate 110 and the sacrificial layer 120. For example, the buffer layer 112 may comprise intrinsic gallium arsenide (GaAs).

예시적인 실시예들에서, 희생층(120)은 알루미늄아세나이드(AlAs) 또는 높은 조성비를 갖는 알루미늄(예를 들어, 약 98 % 이상)을 포함하는 알루미늄갈륨아세나이드(AlGaAs)를 포함할 수 있다. In exemplary embodiments, the sacrificial layer 120 may comprise aluminum gallium arsenide (AlGaAs), including aluminum arsenide (AlAs) or aluminum having a high compositional ratio (e.g., greater than about 98%) .

예시적인 실시예들에서, 제1 클래드 층(140)은 제1 도전형을 갖는 반도체 층일 수 있다. 예를 들어, 제1 클래드 층(140)은 n형 알루미늄갈륨아세나이드(AlGaAs)를 포함할 수 있다. In the exemplary embodiments, the first cladding layer 140 may be a semiconductor layer having a first conductivity type. For example, the first cladding layer 140 may include n-type aluminum gallium arsenide (AlGaAs).

예시적인 실시예들에서, 액티브 층(150)은 양자 우물 구조를 포함할 수 있다. 예를 들어, 액티브 층(150)은 GaAs/AlGaAs 구조, GaAs/InGaP 구조 또는 AlxGaxAsx/AlyGayAsy 구조를 포함할 수 있다. 예시적인 실시예들에서, 액티브 층(150)은 진성(intrinsic) 반도체를 포함할 수 있다. In the exemplary embodiments, the active layer 150 may comprise a quantum well structure. For example, the active layer 150 may include a GaAs / AlGaAs structure, a GaAs / InGaP structure, or an AlxGaxAsx / AlyGayAsy structure. In the exemplary embodiments, the active layer 150 may comprise an intrinsic semiconductor.

예시적인 실시예들에서, 제2 클래드 층(160)은 제1 도전형과 다른 제2 도전형을 갖는 반도체 층일 수 있다. 예를 들어, 제2 클래드 층(160)은 p형 알루미늄갈륨아세나이드(AlGaAs)를 포함할 수 있다. In the exemplary embodiments, the second cladding layer 160 may be a semiconductor layer having a second conductivity type different from the first conductivity type. For example, the second cladding layer 160 may include p-type aluminum gallium arsenide (AlGaAs).

제2 클래드 층(160) 상에 제2 반도체 패턴(172)이 형성될 수 있다. 제2 반도체 패턴(172)을 형성하는 것은 제2 클래드 층(160)의 상면 상에 반도체 막(미도시)을 형성하는 공정 및 상기 반도체 막을 패터닝하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 반도체 막을 패터닝하는 공정은 반도체 막 상에 포토레지스트(photoresist) 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 반도체 막을 식각하는 것을 포함할 수 있다. 상기 반도체 막을 식각하는 것은 제2 클래드 층(160)의 상면이 노출될 때까지 수행될 수 있다. 제2 반도체 패턴(172)은 단원자 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge)) 또는 화합물 반도체 물질(예를 들어, 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN), 인듐 포스파이드(InP))을 포함할 수 있다. 제2 반도체 패턴(172)은 제2 도전형을 가질 수 있다. 예를 들어, 제2 반도체 패턴(172)은 p형 갈륨 아세나이드(GaAs)를 포함할 수 있다. 제2 반도체 패턴(172)의 도핑 농도는 제2 클래드 층(160)의 도핑 농도보다 클 수 있다. A second semiconductor pattern 172 may be formed on the second cladding layer 160. The formation of the second semiconductor pattern 172 may include a step of forming a semiconductor film (not shown) on the upper surface of the second clad layer 160 and a step of patterning the semiconductor film. In exemplary embodiments, the step of patterning the semiconductor film may include forming a photoresist pattern on the semiconductor film, and then etching the semiconductor film using the photoresist pattern as an etch mask. Etching the semiconductor film may be performed until the upper surface of the second cladding layer 160 is exposed. The second semiconductor pattern 172 may be a single semiconductor material (e.g., silicon (Si), germanium (Ge), or compound semiconductor material (e.g., gallium arsenide (GaAs), gallium nitride Indium phosphide (InP)). The second semiconductor pattern 172 may have a second conductivity type. For example, the second semiconductor pattern 172 may comprise p-type gallium arsenide (GaAs). The doping concentration of the second semiconductor pattern 172 may be greater than the doping concentration of the second cladding layer 160.

제2 클래드 층(160) 및 제2 반도체 패턴(172) 상에 절연 패턴(312)이 형성될 수 있다. 절연 패턴(312)을 형성하는 것은 제2 클래드 층(160) 및 제2 반도체 패턴(172) 상에 절연막(미도시)을 형성하는 공정 및 상기 절연막을 패터닝하는 공정을 포함할 수 있다. 절연막을 패터닝하는 공정을 통해 제2 반도체 패턴(172)의 상면이 노출될 수 있다. 예를 들어, 절연 패턴(312)은 실리콘 산화물을 포함할 수 있다.An insulating pattern 312 may be formed on the second clad layer 160 and the second semiconductor pattern 172. [ The formation of the insulating pattern 312 may include a step of forming an insulating film (not shown) on the second clad layer 160 and the second semiconductor pattern 172, and a step of patterning the insulating film. The upper surface of the second semiconductor pattern 172 may be exposed through a process of patterning the insulating film. For example, the insulating pattern 312 may comprise silicon oxide.

도 7을 참조하면, 절연 패턴(312) 및 제2 반도체 패턴(172) 상에 제2 오믹 금속 구조체(324)가 형성될 수 있다. 제2 오믹 금속 구조체(324)를 형성하는 것은 증착 공정을 포함할 수 있다. 예를 들어, 상기 증착 공정은 유기금속 화학 증착법 또는 분자선 에피택시법을 포함할 수 있다. 다만, 제2 오믹 금속 구조체(324)을 형성하는 공정은 상기 개시에 한정되지 않는다. 제2 반도체 패턴(172)이 p형인 경우, 제2 오믹 금속 구조체(324)는 제2 반도체 패턴(172) 내의 반도체 물질의 일함수보다 큰 일함수를 갖는 금속(즉, p형 오믹 금속)을 포함할 수 있다. 예를 들어, 제2 반도체 패턴(172)이 p형 GaAs을 포함하는 경우, 제2 오믹 금속 구조체(324)는 크롬/금(Cr/Au) 이중층 구조를 포함할 수 있다. Referring to FIG. 7, a second ohmic metal structure 324 may be formed on the insulating pattern 312 and the second semiconductor pattern 172. Forming the second ohmic metal structure 324 may include a deposition process. For example, the deposition process may include metal organic chemical vapor deposition or molecular beam epitaxy. However, the process of forming the second ohmic metal structure 324 is not limited to the above disclosure. When the second semiconductor pattern 172 is a p-type, the second ohmic metal structure 324 is formed of a metal having a work function larger than the work function of the semiconductor material in the second semiconductor pattern 172 (i.e., a p-type ohmic metal) . For example, when the second semiconductor pattern 172 includes p-type GaAs, the second ohmic metal structure 324 may include a Cr / Au (Cr / Au) bilayer structure.

제2 오믹 금속 구조체(324) 상에 제2 솔더층(22)이 형성될 수 있다. 제2 솔더층(22)를 형성하는 것은 증착 공정을 포함할 수 있다. 예를 들어, 상기 증착 공정은 유기금속 화학 증착법 또는 분자선 에피택시법을 포함할 수 있다. 다만, 제2 솔더층(22)을 형성하는 공정은 상기 개시에 한정되지 않는다. 제2 솔더층(22)은 도전성 솔더 물질을 포함할 수 있다. 예를 들어, 제2 솔더층(22)은 단일층(예를 들어, 크롬(Cr), 티타늄(Ti), 백금(Pt), 금(Au), 몰리브덴(Mo), 및 주석(Sn) 중 적어도 2개를 포함하는 합금층) 구조 또는 다중층(예를 들어, 금/주석(Au/Sn), 백금/금/주석(Pt/Au/Sn), 크롬/금/주석(Cr/Au/Sn) 다중층) 구조를 가질 수 있다. A second solder layer 22 may be formed on the second ohmic metal structure 324. The formation of the second solder layer 22 may include a deposition process. For example, the deposition process may include metal organic chemical vapor deposition or molecular beam epitaxy. However, the process of forming the second solder layer 22 is not limited to the above disclosure. The second solder layer 22 may comprise a conductive solder material. For example, the second solder layer 22 may be formed of a single layer (e.g., Cr, Ti, Pt, Au, Mo, and Sn) (Au / Sn), platinum / gold / tin (Pt / Au / Sn), chromium / gold / tin (Cr / Au / Sn) Sn) multi-layer) structure.

제2 방열 기판(220)이 제2 솔더층(22)을 통해 제2 오믹 금속 구조체(324) 상에 고정될 수 있다. 제2 방열 기판(220)은 열 전도율이 높은 물질을 포함할 수 있다. 예를 들어, 제2 방열 기판(220)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 텅스텐-구리(CuW) 합금), 세라믹(실리콘 카바이드(SiC), 알루미늄 나이트라이드(AlN)), 다이아몬드(Diamond), 또는 이들의 조합을 포함할 수 있다. The second heat dissipation substrate 220 may be fixed on the second ohmic metal structure 324 through the second solder layer 22. [ The second heat dissipation substrate 220 may include a material having a high thermal conductivity. For example, the second heat dissipation substrate 220 may be formed of a metal (e.g., copper (Cu), aluminum (Al), silver (Ag), tungsten-copper (CuW) alloy), ceramic (silicon carbide Aluminum nitride (AlN), diamond, or combinations thereof.

도 8을 참조하면, 반도체 기판(110) 및 버퍼층(112)이 제1 반도체 층(130)으로부터 분리될 수 있다. 반도체 기판(110) 및 버퍼층(112)을 분리하는 것은 희생층(도 7의 120)을 습식 식각하는 공정을 포함할 수 있다. 희생층(도 7의 120)이 알루미늄 아세나이드(AlAs)를 포함하는 경우, 불산(HF) 계열의 식각액을 이용한 습식 식각 공정을 통해 희생층(도 7의 120)이 제거될 수 있다. 다만, 반도체 기판(110) 및 버퍼층(112)을 제1 반도체 층(130)으로부터 분리하는 방법은 상기 개시에 한정되지 않는다. 다른 예시적인 실시예들에서, 반도체 기판(110) 및 버퍼층(112)은 리프트 오프(lift-off) 공정 또는 기계적인 박리(spallling) 공정을 통해 제거될 수 있다. 반도체 기판(110) 및 버퍼층(112)이 제1 반도체 층(130)으로부터 분리되어, 제1 반도체 층(130)의 바닥면(130b)이 노출할 수 있다. Referring to FIG. 8, the semiconductor substrate 110 and the buffer layer 112 may be separated from the first semiconductor layer 130. Separation of the semiconductor substrate 110 and the buffer layer 112 may include wet etching the sacrificial layer 120 (FIG. 7). When the sacrificial layer (120 in FIG. 7) contains aluminum arsenide (AlAs), the sacrificial layer (120 in FIG. 7) can be removed through a wet etching process using a hydrofluoric acid (HF) series etching solution. However, the method of separating the semiconductor substrate 110 and the buffer layer 112 from the first semiconductor layer 130 is not limited to the above disclosure. In other exemplary embodiments, the semiconductor substrate 110 and the buffer layer 112 may be removed through a lift-off process or a mechanical spalling process. The semiconductor substrate 110 and the buffer layer 112 may be separated from the first semiconductor layer 130 and the bottom surface 130b of the first semiconductor layer 130 may be exposed.

도 5를 다시 참조하면, 제1 반도체 층(130)의 바닥면(130b) 상에 제1 오믹 금속 구조체(322)가 형성될 수 있다. 제1 오믹 금속 구조체(322)를 형성하는 것은 증착 공정을 포함할 수 있다. 예를 들어, 상기 증착 공정은 유기금속 화학 증착법 또는 분자선 에피택시법을 포함할 수 있다. 다만, 제1 오믹 금속 구조체(322)를 형성하는 공정은 상기 개시에 한정되지 않는다. 제1 반도체 층(130)이 n형인 경우, 제1 오믹 금속 구조체(322)는 제1 반도체 층(130) 내의 반도체 물질의 일함수보다 작은 일함수를 갖는 금속(즉, n형 오믹 금속)을 포함할 수 있다. 예를 들어, 제1 반도체 층(130)이 n형 GaAs을 포함하는 경우, 제1 오믹 금속 구조체(322)는 금-게르마늄 합금/니켈/금(AuGe/Ni/Au) 다중층 구조를 가질 수 있다. 제1 오믹 금속 구조체(322)에서 금-게르마늄 합금 층이 제1 반도체 층(130)에 가장 인접할 수 있다.Referring again to FIG. 5, a first ohmic metal structure 322 may be formed on the bottom surface 130b of the first semiconductor layer 130. Referring to FIG. Forming the first ohmic metal structure 322 may include a deposition process. For example, the deposition process may include metal organic chemical vapor deposition or molecular beam epitaxy. However, the process of forming the first ohmic metal structure 322 is not limited to the above disclosure. When the first semiconductor layer 130 is n-type, the first ohmic metal structure 322 may include a metal having a work function smaller than the work function of the semiconductor material in the first semiconductor layer 130 (i.e., n-type ohmic metal) . For example, when the first semiconductor layer 130 includes n-type GaAs, the first ohmic metal structure 322 may have a gold-germanium alloy / nickel / gold (AuGe / Ni / Au) multilayer structure have. In the first ohmic metal structure 322, the gold-germanium alloy layer may be closest to the first semiconductor layer 130.

제1 오믹 금속 구조체(322)의 바닥면 상에 제1 솔더층(21)이 형성될 수 있다. 제1 솔더층(21)을 형성하는 것은 증착 공정을 포함할 수 있다. 예를 들어, 상기 증착 공정은 유기금속 화학 증착법 또는 분자선 에피택시법을 포함할 수 있다. 다만, 제1 솔더층(21)을 형성하는 공정은 상기 개시에 한정되지 않는다. 제1 솔더층(21)은 도전성 솔더 물질을 포함할 수 있다. 예를 들어, 제1 솔더층(21)은 단일층(예를 들어, 크롬(Cr), 티타늄(Ti), 백금(Pt), 금(Au), 몰리브덴(Mo), 및 주석(Sn) 중 적어도 2개를 포함하는 합금층) 구조 또는 다중층(예를 들어, 금/주석(Au/Sn), 백금/금/주석(Pt/Au/Sn), 크롬/금/주석(Cr/Au/Sn) 다중층) 구조를 가질 수 있다. A first solder layer 21 may be formed on the bottom surface of the first ohmic metal structure 322. The formation of the first solder layer 21 may include a deposition process. For example, the deposition process may include metal organic chemical vapor deposition or molecular beam epitaxy. However, the process of forming the first solder layer 21 is not limited to the above-described disclosure. The first solder layer 21 may comprise a conductive solder material. For example, the first solder layer 21 may be formed of a single layer (e.g., chromium (Cr), titanium (Ti), platinum (Pt), gold (Au), molybdenum (Mo), and tin (Au / Sn), platinum / gold / tin (Pt / Au / Sn), chromium / gold / tin (Cr / Au / Sn) Sn) multi-layer) structure.

제1 방열 기판(210)이 제1 솔더층(21)을 통해 제1 오믹 금속 구조체(322) 상에 고정될 수 있다. 제1 방열 기판(210)은 열 전도율이 높은 물질을 포함할 수 있다. 예를 들어, 제1 방열 기판(210)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 텅스텐-구리(CuW) 합금), 세라믹(실리콘 카바이드(SiC), 알루미늄 나이트라이드(AlN)), 다이아몬드(Diamond), 또는 이들의 조합을 포함할 수 있다. The first heat dissipation substrate 210 may be fixed on the first ohmic metal structure 322 through the first solder layer 21. [ The first heat dissipating substrate 210 may include a material having a high thermal conductivity. For example, the first heat dissipation substrate 210 may be formed of a metal (e.g., copper (Cu), aluminum (Al), silver (Ag), tungsten- copper (CuW) alloy), ceramic (silicon carbide Aluminum nitride (AlN), diamond, or combinations thereof.

도 9 내지 도 12는 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위하여, 도 6 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.9 to 12 are cross-sectional views illustrating a method of manufacturing a high-output semiconductor device according to exemplary embodiments of the present invention. For brevity of description, substantially the same contents as those described with reference to Figs. 6 to 8 may not be described.

도 9를 참조하면, 반도체 기판(110)이 준비될 수 있다. 반도체 기판(110)은 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다. 반도체 기판(110) 상에 차례로 버퍼층(112), 희생층(120), 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 제2 클래드 층(160), 제2 반도체 패턴(172), 절연 패턴(312), 및 제2 오믹 금속 구조체(324)가 형성될 수 있다. 버퍼층(112), 희생층(120), 제1 반도체 층(130), 제1 클래드 층(140), 액티브 층(150), 제2 클래드 층(160), 제2 반도체 패턴(172), 절연 패턴(312), 및 제2 오믹 금속 구조체(324)는 도 6 및 도 7을 참조하여 설명된 것과 실질적으로 동일할 수 있다. Referring to FIG. 9, a semiconductor substrate 110 may be prepared. The semiconductor substrate 110 may be substantially the same as that described with reference to Fig. A buffer layer 112, a sacrificial layer 120, a first semiconductor layer 130, a first clad layer 140, an active layer 150, a second clad layer 160, Two semiconductor patterns 172, an insulating pattern 312, and a second ohmic metal structure 324 may be formed. The buffer layer 112, the sacrificial layer 120, the first semiconductor layer 130, the first clad layer 140, the active layer 150, the second clad layer 160, the second semiconductor pattern 172, The pattern 312, and the second ohmic metal structure 324 may be substantially the same as those described with reference to FIGS.

제2 오믹 금속 구조체(324) 상에 보조 접착층(23) 및 보조 기판(30)이 형성될 수 있다. 보조 접착층(23)은 보조 기판(30)을 제2 오믹 금속 구조체(324) 상에 고정시킬 수 있다. 예를 들어, 보조 접착층(23)은 접착성을 갖는 에폭시(epoxy)를 포함할 수 있다. 보조 기판(30)과 제2 오믹 금속 구조체(324)는 보조 접착층(23)을 통해 서로 부착될 수 있다. An auxiliary bonding layer 23 and an auxiliary substrate 30 may be formed on the second ohmic metal structure 324. The auxiliary adhesive layer 23 can fix the auxiliary substrate 30 on the second ohmic metal structure 324. [ For example, the auxiliary adhesive layer 23 may include an epoxy having adhesiveness. The auxiliary substrate 30 and the second ohmic metal structure 324 can be attached to each other via the auxiliary bonding layer 23. [

도 10을 참조하면, 반도체 기판(110) 및 버퍼층(112)이 제1 반도체 층(130)으로부터 분리될 수 있다. 반도체 기판(110) 및 버퍼층(112)을 분리하는 것은 희생층(도 9의 120)을 습식 식각하는 공정을 포함할 수 있다. 희생층(도 9의 120)을 습식 식각하는 공정은 도 8을 참조하여 설명된 것과 실질적으로 동일할 수 있다.Referring to FIG. 10, the semiconductor substrate 110 and the buffer layer 112 may be separated from the first semiconductor layer 130. Separation of the semiconductor substrate 110 and the buffer layer 112 may include wet etching the sacrificial layer 120 (FIG. 9). The process of wet etching the sacrificial layer (120 in FIG. 9) may be substantially the same as that described with reference to FIG.

도 11을 참조하면, 제1 반도체 층(130)의 바닥면(130b) 상에 제1 오믹 금속 구조체(322), 제1 솔더층(21), 및 제1 방열 기판(210)이 형성될 수 있다. 제1 오믹 금속 구조체(322), 제1 솔더층(21), 및 제1 방열 기판(210)을 형성하는 공정은 도 5를 다시 참조하여 설명된 것과 실질적으로 동일할 수 있다. 11, a first ohmic metal structure 322, a first solder layer 21, and a first heat dissipation substrate 210 may be formed on a bottom surface 130b of the first semiconductor layer 130 have. The process of forming the first ohmic metal structure 322, the first solder layer 21, and the first heat dissipating substrate 210 may be substantially the same as those described with reference to FIG. 5 again.

도 12를 참조하면, 보조 기판(30)이 제2 오믹 금속 구조체(324)로부터 분리될 수 있다. 보조 기판(30)을 제2 오믹 금속 구조체(324)로부터 분리하는 것은 보조 접착층(도 11의 23)을 제거하는 공정을 포함할 수 있다. 예를 들어, 보조 접착층(도 11의 23)을 제거하는 공정은 에폭시를 제거하는 것을 포함할 수 있다. Referring to FIG. 12, the auxiliary substrate 30 may be separated from the second ohmic metal structure 324. Separation of the auxiliary substrate 30 from the second ohmic metal structure 324 may include a step of removing the auxiliary bonding layer (23 in Fig. 11). For example, the step of removing the auxiliary adhesive layer (23 in Fig. 11) may include removing the epoxy.

도 5를 다시 참조하면, 제2 오믹 금속 구조체(324) 상에 제2 솔더층(22) 및 제2 방열 기판(220)이 형성될 수 있다. 제2 솔더층(22) 및 제2 방열 기판(220)을 형성하는 것은 도 7을 참조하여 설명된 것과 실질적으로 동일할 수 있다. Referring again to FIG. 5, a second solder layer 22 and a second heat dissipation substrate 220 may be formed on the second ohmic metal structure 324. The formation of the second solder layer 22 and the second heat radiation substrate 220 may be substantially the same as those described with reference to Fig.

도 13은 본 발명의 예시적인 실시예들에 따른 고출력 반도체 장치의 단면도이다. 설명의 간결함을 위하여, 도 5를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 도 13을 참조하여 설명되는 고출력 반도체 장치는 제1 전극 패드(41) 및 제2 전극 패드(42)를 제외하면, 도 5를 참조하여 설명된 고출력 반도체 장치와 실질적으로 동일할 수 있다. 13 is a cross-sectional view of a high-power semiconductor device according to exemplary embodiments of the present invention. For brevity of description, substantially the same contents as those described with reference to Fig. 5 may not be described. The high-output semiconductor device described with reference to FIG. 13 may be substantially the same as the high-output semiconductor device described with reference to FIG. 5, except for the first electrode pad 41 and the second electrode pad 42.

도 13을 참조하면, 제1 방열 기판(210)과 제1 솔더층(21) 사이에 제1 전극 패드(41)가 제공될 수 있다. 제1 전극 패드(41)는 외부 전원(미도시)으로부터 전압을 인가받을 수 있다. 예시적인 실시예들에서, 제1 전극 패드(41)는 금속(예를 들어, 금(Au))을 포함할 수 있다. 제1 전극 패드(41)는 고출력 반도체 구조체(10)의 측벽으로부터 돌출될 수 있다. 이에 따라, 제1 전극 패드(41)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 제1 전극 패드(41)의 상면과 외부 전원 사이에 본딩 와이어들(미도시)이 제공될 수 있다. Referring to FIG. 13, a first electrode pad 41 may be provided between the first heat dissipating substrate 210 and the first solder layer 21. The first electrode pad 41 may receive a voltage from an external power source (not shown). In the exemplary embodiments, the first electrode pad 41 may comprise a metal (e.g., gold (Au)). The first electrode pad 41 may protrude from the side wall of the high-power semiconductor structure 10. Accordingly, the upper surface of the first electrode pad 41 can be exposed. In the exemplary embodiments, bonding wires (not shown) may be provided between the top surface of the first electrode pad 41 and the external power source.

제2 방열 기판(220)과 제2 솔더층(22) 사이에 제2 전극 패드(42)가 제공될 수 있다. 제2 전극 패드(42)는 외부 전원(미도시)으로부터 전압을 인가받을 수 있다. 예시적인 실시예들에서, 제2 전극 패드(42)는 금속(예를 들어, 금(Au))을 포함할 수 있다. 제2 전극 패드(42)는 고출력 반도체 구조체(10)의 측벽으로부터 돌출될 수 있다. 이에 따라, 제2 전극 패드(42)의 바닥면이 노출될 수 있다. 예시적인 실시예들에서, 제2 전극 패드(42)의 바닥면과 외부 전원 사이에 본딩 와이어들(미도시)이 제공될 수 있다. And a second electrode pad 42 may be provided between the second heat dissipating substrate 220 and the second solder layer 22. [ The second electrode pad 42 may receive a voltage from an external power source (not shown). In the exemplary embodiments, the second electrode pad 42 may comprise a metal (e.g., gold (Au)). The second electrode pad 42 may protrude from the side wall of the high output semiconductor structure 10. Accordingly, the bottom surface of the second electrode pad 42 can be exposed. In the exemplary embodiments, bonding wires (not shown) may be provided between the bottom surface of the second electrode pad 42 and the external power source.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and not restrictive in every respect.

Claims

High power semiconductor structure;
A first heat dissipation substrate provided on a bottom surface of the high power semiconductor structure; And
And a second heat dissipation substrate provided on an upper surface of the high-power semiconductor structure,
And the minimum distance between the first and second heat radiation substrates is 5 to 20 micrometers (占 퐉).

The method according to claim 1,
Wherein the high-output semiconductor structure has a thickness along a direction perpendicular to a bottom surface of the high-output semiconductor structure,
Wherein the thickness of the high-output semiconductor structure is not more than 5 micrometers (占 퐉).

The method according to claim 1,
Wherein the high-power semiconductor structure includes a laser diode element or a power semiconductor element.

A high output semiconductor structure including a first ohmic metal structure, a first semiconductor layer, a first clad layer, an active layer, a second clad layer, a second semiconductor pattern, and a second ohmic metal structure stacked in that order;
A first heat dissipation substrate provided on a bottom surface of the first ohmic metal structure;
A second heat dissipation substrate provided on an upper surface of the second ohmic metal structure;
A first solder layer provided between the first ohmic metal structure and the first heat dissipation substrate; And
And a second solder layer provided between the second ohmic metal structure and the second heat dissipation substrate,
The width of the second semiconductor pattern parallel to the bottom surface of the first semiconductor layer is smaller than the width of the first semiconductor layer,
And the minimum distance between the first and second heat radiation substrates is 5 to 20 micrometers (占 퐉).

5. The method of claim 4,
Wherein the first semiconductor layer has a first conductivity type,
Wherein the second semiconductor pattern has a second conductivity type different from the first conductivity type.

5. The method of claim 4,
A first electrode pad provided between the first heat dissipating substrate and the first solder layer; And
And a second electrode pad provided between the second heat dissipating substrate and the second solder layer,
And each of the first and second electrode pads protrudes from a sidewall of the high-power semiconductor structure.

Preparing a semiconductor substrate;
Forming a high-power semiconductor structure on the semiconductor substrate;
Fixing the second heat radiation substrate on the upper surface of the high power semiconductor structure;
Separating the semiconductor substrate from the high-power semiconductor structure; And
And fixing the first heat dissipation substrate on the bottom surface of the high-output semiconductor structure.

8. The method of claim 7,
Further comprising forming a sacrificial layer on the semiconductor substrate before forming the high power semiconductor structure,
And separating the semiconductor substrate includes removing the sacrificial layer.

9. The method of claim 8,
Wherein the sacrificial layer includes aluminum gallium arsenide (AlGaAs) containing 98% or more of aluminum arsenide (AlAs) aluminum,
And removing the sacrificial layer includes a wet etching process using a hydrofluoric acid (HF) based etchant.

10. The method of claim 9,
Further comprising forming a buffer layer between the sacrificial layer and the semiconductor substrate before forming the high-power semiconductor semiconductor structure,
Wherein the buffer layer prevents the semiconductor substrate and the sacrificial layer from being separated from each other.

8. The method of claim 7,
Fixing the second heat radiation substrate on the upper surface of the high power semiconductor structure includes:
Forming a second solder layer on the upper surface of the high-power semiconductor structure; And
And reflowing the second solder layer to adhere the second heat radiation substrate on the upper surface of the high power semiconductor structure.

8. The method of claim 7,
Fixing the first heat dissipating substrate on the bottom surface of the high power semiconductor structure comprises:
Forming a first solder layer on the bottom surface of the high power semiconductor structure; And
And bonding the first solder layer and the first heat radiation substrate to each other.

8. The method of claim 7,
The high-power semiconductor structure is formed by:
Epitaxially growing a first semiconductor layer, a first clad layer, an active layer, and a second clad layer on the semiconductor substrate in order; And
Epitaxially growing a semiconductor film on the second cladding layer, and patterning the semiconductor film to form a second semiconductor pattern.

8. The method of claim 7,
Fixing the second radiating board comprises:
Fixing the auxiliary substrate on the upper surface of the high-power semiconductor structure before performing the step of separating the semiconductor substrate;
Separating the auxiliary substrate from the high-power semiconductor structure after the step of fixing the first radiating substrate; And
And fixing the second heat dissipation substrate on the upper surface of the high-output semiconductor structure.

15. The method of claim 14,
Fixing the auxiliary substrate includes forming an auxiliary adhesive layer between the upper surface of the high-output semiconductor structure and the auxiliary substrate,
And the auxiliary substrate is bonded to the upper surface of the high-output semiconductor structure by the auxiliary adhesive layer.

16. The method of claim 15,
And separating the auxiliary substrate includes removing the auxiliary adhesive layer.

17. The method of claim 16,
Wherein the auxiliary adhesive layer comprises an epoxy.