KR20170120764A - Semiconductor package having moisture path and method for manufacturing the same - Google Patents

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Abstract

The present invention relates to a semiconductor device with a water discharge route and a method of manufacturing the same and, more specifically, to a semiconductor device with a water discharge route, capable of preventing an interface between a circuit wire layer and a molding compound resin from delaminating due to water. That is, the present invention is to provide a semiconductor device with a water discharge route and a method for manufacturing the same, wherein the separate water discharge route is formed on a conformal shield layer attached or applied over a surface of the molding compound resin in addition to the sides of first and second circuit wire layers so as to induce gradual evaporation of water through the water discharge route, thereby easily preventing an interface between the first and second circuit wire layers and an interface between the molding compound resin and the first circuit wire layer from delaminating.

Description

수분 배출 경로를 갖는 반도체 장치 및 이의 제조 방법{Semiconductor package having moisture path and method for manufacturing the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device having a moisture discharge path and a method of manufacturing the same.

본 발명은 수분 배출 경로를 갖는 반도체 장치 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 회로배선층과 몰딩 컴파운드 수지 간의 계면이 수분에 의하여 박리되는 것을 방지할 수 있도록 한 수분 배출 경로를 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device having a water discharge path and a method of manufacturing the same, and more particularly, to a semiconductor device having a moisture discharge path for preventing an interface between a circuit wiring layer and a molding compound resin from being peeled off by moisture And a method for producing the same.

일반적으로, 웨이퍼에 회로를 집적시키는 반도체 펩(FAB) 공정 중 백 엔드 오프 라인(BEOL, back-end-of-line)에서 웨이퍼 상에 BEOL층을 집적시키는 단계와, BEOL층 만이 남도록 웨이퍼를 백그라인딩하여 제거하는 단계 등이 진행된다.Generally, a step of integrating a BEOL layer on a wafer in a back-end-of-line (BEOL) of a semiconductor PE (FAB) process for integrating a circuit on a wafer, A grinding step and the like are carried out.

상기 BEOL층은 소정의 도전성 회로패턴과, 회로패턴을 절연시키는 절연층으로 구성되고, 회로패턴 중 일부분은 전기적 접속을 위한 패드면으로서 상하로 노출된 구조를 갖는다.The BEOL layer is composed of a predetermined conductive circuit pattern and an insulating layer for insulating the circuit pattern, and a part of the circuit pattern has a structure in which the pad is exposed as a pad surface for electrical connection.

이렇게 제조된 BEOL층은 반도체 패키지 제조를 위한 패키징 공정으로 제공되어, 기판과 반도체 칩을 도전 가능하게 연결하거나 반도체 칩과 반도체 칩을 도전 가능하게 연결하는 인터포저 등으로 사용된다.The thus-fabricated BEOL layer is provided as a packaging process for manufacturing a semiconductor package, and is used as an interposer that conductively connects a substrate and a semiconductor chip or conductively connects a semiconductor chip and a semiconductor chip.

이때, 상기 반도체 펩 공정에서 웨이퍼 백그라인딩이 진행되지 않은 채 BEOL층이 형성된 웨이퍼 자체가 반도체 패키징 공정으로 공급되는 경우, 반도체 패키징 공정에서 BEOL층 만을 사용하기 위하여 웨이퍼를 백그라인딩할 수 있다. In this case, if the wafer itself having the BEOL layer formed therein is supplied to the semiconductor packaging process without wafer back grinding in the semiconductor peep process, the wafer may be back-grounded to use only the BEOL layer in the semiconductor packaging process.

여기서, 상기 BEOL층을 인터포저로 이용한 종래의 반도체 패키지 및 그 제조 공정을 살펴보면 다음과 같다.Hereinafter, a conventional semiconductor package using the BEOL layer as an interposer and its manufacturing process will be described.

종래의 BEOL층을 인터포저로 이용한 반도체 패키지의 일례로서, 슬림(SLIM, Silicon-Less Integrated Module) 타입 및 스위프트(SWIFT, Silicon Wafer Integrated Fan-out Technology) 타입의 반도체 패키지를 들 수 있으며, 이 슬림 타입 및 스위프트 타입의 반도체 패키지는 웨이퍼 백그라인을 통해 얻어진 BEOL층을 이용하여 제조된 패키지를 말한다.As an example of a semiconductor package using a conventional BEOL layer as an interposer, there is a semiconductor package of a SLIM (Silicon-Less Integrated Module) type and a SWIFT (Silicon Wafer Integrated Fan-out Technology) type. Type and swift type semiconductor packages refer to packages manufactured using the BEOL layer obtained through the wafer background line.

첨부한 도 6은 종래의 슬림 타입의 반도체 패키지를 도시한 단면도를 나타낸다.6 is a cross-sectional view showing a conventional semiconductor package of a slim type.

먼저, BEOL층(11 : 이하, 제1회로배선층이라 칭함)이 형성된 웨이퍼(10)가 제공된다.First, a wafer 10 on which a BEOL layer 11 (hereinafter referred to as a first circuit wiring layer) is formed is provided.

상기와 같이 제1회로배선층(11)은 소정의 도전성 회로패턴(11a)과, 회로패턴(11a)을 절연시키는 절연층(11b)으로 구성되고, 회로패턴(11a) 중 일부분은 전기적 접속을 위한 패드면으로서 상하로 노출된 구조를 갖는다.As described above, the first circuit wiring layer 11 is composed of a predetermined conductive circuit pattern 11a and an insulating layer 11b for insulating the circuit pattern 11a, and a part of the circuit pattern 11a is electrically connected And is vertically exposed as a pad surface.

이어서, 상기 제1회로배선층(11)에 하나 이상의 반도체 칩(13)을 도전 가능하게 부착한다.Then, one or more semiconductor chips 13 are electroconductively attached to the first circuit interconnection layer 11.

이때, 상기 반도체 칩(13)의 본딩패드에는 범핑 공정 등에 의하여 도전성 범프(14)가 미리 융착된 상태이다.At this time, the conductive bumps 14 are preliminarily fused to the bonding pads of the semiconductor chip 13 by a bumping process or the like.

이에, 상기 제1회로배선층(11)에 대한 반도체 칩 부착 공정시 도전성 범프(14)가 제1회로배선층(11)의 상면을 통해 노출된 패드면에 도전 가능하게 융착되는 상태가 된다.The conductive bumps 14 are electrically fused to the pad surfaces exposed through the upper surface of the first circuit wiring layer 11 during the process of attaching the semiconductor chip to the first circuit wiring layer 11. [

이때, 상기 반도체 칩(13)과 제1회로배선층(11) 사이는 도전성 범프(14)의 높이에 상응하는 틈새가 존재하게 되는데, 이 틈새공간내에 도전성 범프(14)를 견고하게 고정시키는 동시에 절연시키는 언더필 재료(17)가 충진된다.At this time, a gap corresponding to the height of the conductive bump 14 is present between the semiconductor chip 13 and the first circuit wiring layer 11. The conductive bump 14 is firmly fixed in the space, The underfill material 17 is filled.

이어서, 상기 반도체 칩(13)을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(15)로 몰딩하는 공정이 진행된다.Next, a process of molding with the molding compound resin 15 is performed to protect the semiconductor chip 13 from the outside.

즉, 상기 제1회로배선층(11)의 상면에 걸쳐 몰딩 컴파운드 수지(15)를 오버 몰딩함으로써, 반도체 칩(13)이 외부로부터 보호되도록 봉지되는 상태가 된다.That is, by overmolding the molding compound resin 15 over the upper surface of the first circuit wiring layer 11, the semiconductor chip 13 is sealed so as to be protected from the outside.

다음으로, 상기 웨이퍼에 대한 백그라인딩을 진행하되, 제1회로배선층(11)이 남을 때까지 백그라인딩을 실시함으로써, 제1회로배선층(11)의 저면을 통해 회로패턴의 패드가 노출되는 상태가 된다.Next, back grinding is performed on the wafer until the first circuit wiring layer 11 is left, and a state in which the pad of the circuit pattern is exposed through the bottom surface of the first circuit wiring layer 11 do.

이때, 상기 제1회로배선층(11)의 저면을 통해 노출된 회로패턴의 패드에 직접 솔더볼과 같은 입출력단자를 융착시키는데 한계가 있으며, 그 이유는 제1회로배선층(11)의 각 회로패턴(11a)들이 매우 얇고, 입출력단자의 크기보다 작은 파인 피치(fine pitch)를 이루고 있기 때문이며, 이에 파인 파치를 갖는 회로패턴(11a)의 패드에 입출력단자를 직접 부착하면 입출력단자 간의 접촉으로 전기적 쇼트가 발생할 수 있다.At this time, there is a limit in fusing input / output terminals such as solder balls directly to the pads of the circuit patterns exposed through the bottom surface of the first circuit wiring layer 11 because the circuit patterns 11a Output terminal are directly connected to the pads of the circuit pattern 11a having a fine pitch to cause electrical short-circuiting due to contact between input / output terminals. .

이를 위해, 상기 제1회로배선층(11)에 입출력단자의 팬 아웃 배열이 가능하도록 한 제2회로배선층(20)을 형성하는 바, 이 제2회로배선층(20)은 재배선층으로 채택된다.To this end, a second circuit interconnection layer 20 is formed in the first circuit interconnection layer 11 so that the fan-out arrangement of the input and output terminals can be arranged. The second circuit interconnection layer 20 is adopted as a re-wiring layer.

우선 상기 제2회로배선층(20)을 형성하기 위하여 제1회로배선층(11)이 노출될 때까지 상기 웨이퍼(10)가 백그라인딩된다.The wafer 10 is back-grounded until the first circuit wiring layer 11 is exposed to form the second circuit wiring layer 20.

상기 제2회로배선층(20)의 일 구성으로서, 제1회로배선층(11)의 표면에 걸쳐 제1패시베이션층(21)을 도포하되, 제1회로배선층(11)에 형성된 패드를 제외하고 도포한다.The first passivation layer 21 is applied over the surface of the first circuit wiring layer 11 except for the pad formed on the first circuit wiring layer 11 as a constitution of the second circuit wiring layer 20 .

연이어, 상기 제1패시베이션층(21) 및 제1회로배선층(11)의 회로패턴 패드에 재배선라인(22)을 도금한다.Subsequently, the rewiring line 22 is plated on the circuit pattern pads of the first passivation layer 21 and the first circuit wiring layer 11.

이때, 상기 재배선라인(22)의 일단부는 제1회로배선층(11)의 노출된 패드에 도전 가능하게 연결되고, 타단부는 제1패시베이션층(21)을 따라 원하는 방향으로 연장되어 입출력단자를 부착하기 위한 패드면이 된다.One end of the rewiring line 22 is conductively connected to the exposed pad of the first circuit wiring layer 11 and the other end of the rewiring line 22 extends in a desired direction along the first passivation layer 21, It becomes a pad surface for attachment.

이어서, 상기 재배선라인(22)이 도금된 제1패시베이션층(21)의 표면에 걸쳐 재배선라인(22)의 절연을 위한 제2패시베이션층(23)이 도포되며, 이때 재배선라인(22)의 패드면 즉, 입출력단자를 부착하기 위한 패드면은 제2패시베이션층(23)으로 도포되지 않고 외부로 노출되도록 한다.A second passivation layer 23 is then applied to the rewiring line 22 over the surface of the plated first passivation layer 21 for insulation of the rewiring line 22. The rewiring line 22 , That is, the pad surface for attaching the input / output terminal is exposed to the outside without being coated with the second passivation layer 23.

이에, 상기 제2회로배선층(20)의 재배선라인(22)의 패드면에 솔더볼과 같은 입출력단자(16)가 융착된다.An input / output terminal 16 such as a solder ball is fused to the pad surface of the rewiring line 22 of the second circuit wiring layer 20.

이와 같이, 상기 BEOL층 즉, 제1회로배선층(11)에 하나 이상의 반도체 칩(12)이 실장되어 몰딩 컴파운드 수지(15)로 몰딩된 후, 제1회로배선층(11)에 제2회로배선층(20)을 적층 구성한 다음, 제2회로배선층(20)의 재배선라인 패드에 솔더볼과 같은 입출력단자(16)를 부착함으로써, 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.After one or more semiconductor chips 12 are mounted on the BEOL layer, that is, the first circuit wiring layer 11 and molded with the molding compound resin 15, a second circuit wiring layer (not shown) is formed on the first circuit wiring layer 11 And a semiconductor package of a slim type (SLIM, Silicon-Less Integrated Module) type is completed by attaching an input / output terminal 16 such as a solder ball to the rewiring line pad of the second circuit wiring layer 20.

한편, 상기와 같이 제조된 슬림 타입 패키지의 구성 중, 몰딩 컴파운드 수지(15)의 표면을 비롯하여 제1회로배선층(11) 및 제2회로배선층(20)의 측면에 걸쳐서 전자파 차폐 및 열전달 등의 기능을 하는 캡 형상의 컨포멀 쉴드층(30)이 부착 또는 도포된다.On the other hand, among the constitutions of the slim type package manufactured as described above, functions of electromagnetic shielding and heat transfer, etc., are provided on the surfaces of the molding compound resin 15, the first circuit interconnection layer 11 and the second circuit interconnection layer 20, Shaped conformal shield layer 30 is applied or applied.

그러나, 상기한 종래의 반도체 패키지는 다음과 같은 문제점이 있다.However, the conventional semiconductor package described above has the following problems.

제1회로배선층에 반도체 칩을 부착하는 공정과, 반도체 칩을 몰딩하는 공정과, 제2회로배선층을 형성하는 공정 등 각 공정 중에 발생하는 고열 조건, 그리고 주변 습도 조건 등으로 인하여 몰딩 컴파운드 수지, 언더필 재료, 제1회로배선층, 제2회로배선층 등에 미세한 수분이 잔존하게 된다.Due to the high temperature conditions and the ambient humidity conditions occurring during each step such as a step of attaching the semiconductor chip to the first circuit wiring layer, a step of molding the semiconductor chip, and a step of forming the second circuit wiring layer, molding resin, underfill Minute moisture remains in the material, the first circuit wiring layer, the second circuit wiring layer, and the like.

특히, 몰딩 컴파운드 수지는 최초 액상 수지 상태로 몰딩된 후, 경화되는 과정에서 미세한 수분을 머금게 된다.Particularly, the molding compound resin is first molded into the liquid resin state, and thereafter, the resin undergoes fine moisture during the curing process.

이렇게 상기한 반도체 패키지의 각 구성내에 미세한 수분이 잔존하는 상태에서 몰딩 컴파운드 수지의 표면을 비롯하여 제1회로배선층 및 제2회로배선층의 측면에 걸쳐 컨포멀 쉴드층(30)이 부착 또는 도포됨으로써, 내부의 미세 수분이 빠져나가지 못하게 계속해서 잔존하게 된다.The conformal shield layer 30 is adhered or coated on the surfaces of the first and second circuit interconnection layers as well as the surface of the molding compound resin in the state where fine moisture remains in each of the constitutions of the semiconductor package, So that the fine moisture of the water remains.

이에, 상기 반도체 패키지의 각 구성내에 미세한 수분이 잔존하는 상태에서몰딩 컴파운드 수지와 제1회로배선층 간의 계면, 그리고 제1회로배선층과 제2회로배선층 간의 계면이 잔존하던 미세 수분에 의하여 박리되는 문제점이 있다.
The problem that the interface between the molding compound resin and the first circuit interconnection layer and the interface between the first circuit interconnection layer and the second circuit interconnection layer are peeled off due to the remaining fine moisture in a state where fine moisture remains in each constitution of the semiconductor package have.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 몰딩 컴파운드 수지의 표면을 비롯하여 제1회로배선층 및 제2회로배선층의 측면에 걸쳐서 부착 또는 도포되는 컨포멀 쉴드층에 별도의 수분 배출 경로를 형성하여, 수분 배출 경로를 통해 수분이 점진적으로 증발되는 것을 유도함으로써, 몰딩 컴파운드 수지와 제1회로배선층 간의 계면, 그리고 제1회로배선층과 제2회로배선층 간의 계면이 박리되는 현상을 용이하게 방지할 수 있도록 한 수분 배출 경로를 갖는 반도체 장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems of the prior art, and it is an object of the present invention to provide a method of manufacturing a multilayer wiring board in which a conformal shield layer, which is adhered or applied over side surfaces of a first circuit wiring layer and a second circuit wiring layer, The interface between the molding compound resin and the first circuit interconnection layer and the interface between the first circuit interconnection layer and the second circuit interconnection layer are peeled off easily by inducing the moisture to gradually evaporate through the moisture discharge path And a method for manufacturing the semiconductor device.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 하나 또는 두 개 이상의 층으로 적층 구성된 회로배선층과, 회로배선층 상에 도전 가능하게 부착되는 반도체 칩과, 반도체 칩을 봉지하기 위하여 회로배선층 위에 몰딩되는 몰딩 컴파운드 수지와, 몰딩 컴파운드 수지의 표면 및 회로배선층의 측면에 걸쳐 도포되는 컨포멀 쉴드층을 포함하되, 상기 컨포멀 쉴드층에 수분 배출 경로를 형성하여, 상기 몰딩 컴파운드 수지를 비롯한 회로배선층에 잔존하는 수분이 수분 배출 경로를 통하여 외부로 배출되도록 한 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a circuit wiring layer formed by stacking one or two or more layers; a semiconductor chip electrically conductively attached on the circuit wiring layer; A molding compound resin to be molded, a surface of the molding compound resin, and a conformal shield layer applied over the side surface of the circuit wiring layer, wherein a water discharge path is formed in the conformal shield layer, So that moisture remaining in the semiconductor device is discharged to the outside through the moisture discharge path.

바람직하게는, 상기 수분 배출 경로는 컨포멀 쉴드층에 불규칙 또는 규칙적인 배열을 갖는 홀 형태로 관통 형성된 것을 특징으로 한다.Preferably, the water discharge path is formed in a hole shape having an irregular or regular arrangement in the conformal shield layer.

또는 상기 수분 배출 경로는 컨포멀 쉴드층에 일렬 이상의 일방향 트렌치 또는 교차방향 트렌치 형태로 관통 형성된 것을 특징으로 한다.Or the water discharge path is formed in the form of one or more unidirectional trenches or intersecting direction trenches in a row in the conformal shield layer.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 하나 또는 두 개 이상의 층으로 적층 구성된 회로배선층 제공 단계; 상기 회로배선층 상에 반도체 칩을 도전 가능하게 부착하는 단계; 상기 반도체 칩을 봉지하기 위하여 회로배선층 위에 몰딩 컴파운드 수지을 몰딩하는 단계; 상기 몰딩 컴파운드 수지의 표면에 복수개의 마스크를 부착하는 단계; 상기 몰딩 컴파운드 수지의 표면 및 회로배선층의 측면에 걸쳐 컨포멀 쉴드층을 형성하는 단계; 및 상기 복수개의 마스크를 분리하는 동시에 마스크를 분리한 자리가 수분 배출 경로로 형성되도록 한 단계; 를 통하여, 상기 몰딩 컴파운드 수지를 비롯한 회로배선층에 잔존하는 수분이 수분 배출 경로를 통하여 외부로 배출되도록 한 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a circuit wiring layer formed by stacking one or more layers; Electrically attaching a semiconductor chip on the circuit wiring layer; Molding a molding compound resin on the circuit wiring layer to seal the semiconductor chip; Attaching a plurality of masks to a surface of the molding compound resin; Forming a conformal shield layer over the surface of the molding compound resin and the side surfaces of the circuit wiring layer; And separating the plurality of masks and separating the mask so as to form a moisture discharge path; Wherein moisture remaining in the circuit wiring layer including the molding compound resin is discharged to the outside through the moisture discharge path.

바람직하게는 상기 마스크를 부착하는 단계에서, 각 마스크는 컨포멀 쉴드층에 관통홀 형태의 수분 배출 경로를 형성하기 위한 형상으로 재단된 후, 불규칙 또는 규칙적인 배열로 몰딩 컴파운드 수지의 표면에 부착되는 것을 특징으로 한다.Preferably, in the step of attaching the mask, each of the masks is cut into a shape for forming a water discharge path in the form of a through hole in the conformal shield layer, and then attached to the surface of the molding compound resin in an irregular or regular arrangement .

또는, 상기 마스크를 부착하는 단계에서, 각 마스크는 컨포멀 쉴드층에 일방향 또는 교차방향 트렌치 형태의 수분 배출 경로를 형성하기 위한 형상으로 재단된 후, 몰딩 컴파운드 수지의 표면에 부착되는 것을 특징으로 한다.
Alternatively, in the step of attaching the mask, each mask is characterized in that it is attached to the surface of the molding compound resin after being cut into a shape for forming a moisture discharge path in the form of one-directional or cross-directional trenches in the conformal shield layer .

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

첫째, 몰딩 컴파운드 수지의 표면을 비롯하여 제1회로배선층 및 제2회로배선층의 측면에 걸쳐서 도포되는 컨포멀 쉴드층에 별도의 수분 배출 경로를 형성하여, 내부에 잔존하는 미세한 수분이 점진적으로 증발되면서 수분 배출 경로를 통해 외부로 배출되도록 함으로써, 몰딩 컴파운드 수지와 제1회로배선층 간의 계면, 그리고 제1회로배선층과 제2회로배선층 간의 계면이 박리되는 현상을 용이하게 방지할 수 있다.First, a separate water discharge path is formed in the conformal shield layer applied over the surfaces of the first and second circuit interconnection layers and the second circuit interconnection layer including the surface of the molding compound resin, and the minute water remaining therein gradually evaporates, The interface between the molding compound resin and the first circuit interconnection layer and the interface between the first circuit interconnection layer and the second circuit interconnection layer are easily peeled off.

둘째, 컨포멀 쉴드층에 형성되는 수분 배출 경로를 마스크를 이용하여 간단하게 형성할 수 있다.
Second, the moisture discharge path formed in the conformal shield layer can be formed simply using a mask.

도 1은 본 발명에 따른 수분 배출 경로를 갖는 반도체 장치를 나타낸 단면도,
도 2 내지 도 5는 본 발명에 따른 반도체 장치에 수분 배출 경로를 형성하는 방법을 도시한 사시도,
도 6은 종래의 반도체 패키지를 도시한 단면도.1 is a cross-sectional view showing a semiconductor device having a water discharge path according to the present invention,
2 to 5 are perspective views showing a method of forming a moisture discharge path in the semiconductor device according to the present invention,
6 is a sectional view showing a conventional semiconductor package.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

첨부한 도 1은 본 발명에 따른 슬림 타입의 반도체 패키지를 도시한 단면도를 나타낸다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view illustrating a semiconductor package of a slim type according to the present invention.

먼저, 제1회로배선층(11)이 형성된 웨이퍼가 제공된다.First, a wafer on which the first circuit wiring layer 11 is formed is provided.

상기 제1회로배선층(11)은 BEOL층으로서, 웨이퍼에 회로를 집적시키는 반도체 펩(FAB) 공정 중 백 엔드 오프 라인(BEOL, back-end-of-line)에서 웨이퍼(10) 상에 집적된다.The first circuit interconnection layer 11 is integrated as a BEOL layer on the wafer 10 in a back-end-of-line (BEOL) process of a semiconductor Pep (FAB) process in which circuits are integrated on a wafer .

상기 제1회로배선층(11)은 소정의 도전성 회로패턴(11a)과, 회로패턴(11a)을 절연시키는 절연층(11b)으로 구성되고, 회로패턴(11a) 중 일부분은 전기적 접속을 위한 패드면으로서 상하로 노출된 구조를 갖는다.The first circuit wiring layer 11 is composed of a predetermined conductive circuit pattern 11a and an insulating layer 11b for insulating the circuit pattern 11a and a part of the circuit pattern 11a is electrically connected to a pad surface As shown in Fig.

이어서, 상기 제1회로배선층(11)에 하나 이상의 반도체 칩(13)을 도전 가능하게 부착하는 바, 이 반도체 칩(13)의 본딩패드에는 범핑 공정 등에 의하여 도전성 범프(14)가 미리 융착된 상태이다.Next, one or more semiconductor chips 13 are attached to the first circuit wiring layer 11 in a conductive manner. The conductive bumps 14 are preliminarily fused to the bonding pads of the semiconductor chip 13 by a bumping process or the like to be.

이에, 상기 제1회로배선층(11)에 대한 반도체 칩 부착 공정시 도전성 범프(14)가 제1회로배선층(11)의 상면을 통해 노출된 패드면에 도전 가능하게 융착되는 상태가 된다.The conductive bumps 14 are electrically fused to the pad surfaces exposed through the upper surface of the first circuit wiring layer 11 during the process of attaching the semiconductor chip to the first circuit wiring layer 11. [

이때, 상기 반도체 칩(13)과 제1회로배선층(11) 사이는 도전성 범프(14)의 높이에 상응하는 틈새가 존재하게 되는데, 이 틈새공간내에 도전성 범프(14)를 견고하게 고정시키는 동시에 절연시키는 언더필 재료(17)가 충진된다.At this time, a gap corresponding to the height of the conductive bump 14 is present between the semiconductor chip 13 and the first circuit wiring layer 11. The conductive bump 14 is firmly fixed in the space, The underfill material 17 is filled.

이어서, 상기 반도체 칩(13)을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(15)로 몰딩하는 공정이 진행된다.Next, a process of molding with the molding compound resin 15 is performed to protect the semiconductor chip 13 from the outside.

즉, 상기 제1회로배선층(11)의 상면에 걸쳐 몰딩 컴파운드 수지(15)를 오버 몰딩함으로써, 반도체 칩(13)이 외부로부터 보호되도록 봉지되는 상태가 된다.That is, by overmolding the molding compound resin 15 over the upper surface of the first circuit wiring layer 11, the semiconductor chip 13 is sealed so as to be protected from the outside.

다음으로, 상기 웨이퍼(10)에 대한 백그라인딩을 진행하되, 제1회로배선층(11)이 남을 때까지 백그라인딩을 실시함으로써, 제1회로배선층(11)의 저면을 통해 제1회로배선층(11)을 구성하는 회로패턴(11a)의 패드가 노출되는 상태가 된다.Back grinding is performed on the wafer 10 until the first circuit interconnection layer 11 is left so that the first circuit interconnection layer 11 is formed through the bottom surface of the first circuit interconnection layer 11 The pads of the circuit patterns 11a constituting the pads are exposed.

이때, 상기 제1회로배선층(11)의 저면을 통해 노출된 회로패턴의 패드에 직접 솔더볼과 같은 입출력단자를 융착시키는데 한계가 있으며, 그 이유는 제1회로배선층(11)의 각 회로패턴(11a)들이 매우 얇고, 입출력단자의 크기보다 작은 파인 피치(fine pitch)를 이루고 있기 때문이며, 이에 파인 파치를 갖는 회로패턴(11a)의 패드에 입출력단자를 직접 부착하면 입출력단자 간의 접촉으로 전기적 쇼트가 발생할 수 있다.At this time, there is a limit in fusing input / output terminals such as solder balls directly to the pads of the circuit patterns exposed through the bottom surface of the first circuit wiring layer 11 because the circuit patterns 11a Output terminal are directly connected to the pads of the circuit pattern 11a having a fine pitch to cause electrical short-circuiting due to contact between input / output terminals. .

이를 위해, 상기 제1회로배선층(11)에 입출력단자의 팬 아웃 배열이 가능하도록 한 제2회로배선층(20)을 형성하는 바, 이 제2회로배선층(20)은 재배선층으로 채택된다.To this end, a second circuit interconnection layer 20 is formed in the first circuit interconnection layer 11 so that the fan-out arrangement of the input and output terminals can be arranged. The second circuit interconnection layer 20 is adopted as a re-wiring layer.

상기 제2회로배선층(20)의 일 구성으로서, 제1회로배선층(11)의 표면에 걸쳐 제1패시베이션층(21)을 도포하되, 제1회로배선층(11)에 형성된 패드를 제외하고 도포한다.The first passivation layer 21 is applied over the surface of the first circuit wiring layer 11 except for the pad formed on the first circuit wiring layer 11 as a constitution of the second circuit wiring layer 20 .

연이어, 상기 제1패시베이션층(21) 및 제1회로배선층(11)의 회로패턴 패드에 재배선라인(22)을 도금한다.Subsequently, the rewiring line 22 is plated on the circuit pattern pads of the first passivation layer 21 and the first circuit wiring layer 11.

이때, 상기 재배선라인(22)의 일단부는 제1회로배선층(11)의 노출된 패드에 도전 가능하게 연결되고, 타단부는 제1패시베이션층(21)을 따라 원하는 방향으로 연장되어 입출력단자를 부착하기 위한 패드면이 된다.One end of the rewiring line 22 is conductively connected to the exposed pad of the first circuit wiring layer 11 and the other end of the rewiring line 22 extends in a desired direction along the first passivation layer 21, It becomes a pad surface for attachment.

이어서, 상기 재배선라인(22)이 도금된 제1패시베이션층(21)의 표면에 걸쳐 재배선라인(22)의 절연을 위한 제2패시베이션층(23)이 도포되며, 이때 재배선라인(22)의 패드면 즉, 입출력단자를 부착하기 위한 패드면은 제2패시베이션층(23)으로 도포되지 않고 외부로 노출되도록 한다.A second passivation layer 23 is then applied to the rewiring line 22 over the surface of the plated first passivation layer 21 for insulation of the rewiring line 22. The rewiring line 22 , That is, the pad surface for attaching the input / output terminal is exposed to the outside without being coated with the second passivation layer 23.

다음으로, 상기 몰딩 컴파운드 수지(15)의 표면을 비롯하여 제1회로배선층(11) 및 제2회로배선층(20)의 측면에 걸쳐서 전자파 차폐 및 열전달 등의 기능을 하는 캡 형상의 컨포멀 쉴드층(30)을 부착 또는 도포하는 단계가 진행된다.Next, a cap-shaped conformal shield layer (not shown) which functions as electromagnetic shielding and heat transfer, etc., is formed on the surfaces of the molding compound resin 15 and the side surfaces of the first circuit wiring layer 11 and the second circuit wiring layer 20 30 is applied or applied.

특히, 상기 컨포멀 쉴드층(30)은 몰딩 컴파운드 수지(15)를 비롯한 각 회로배선층에 잔존하는 수분이 증발되어 외부로 배출될 수 있도록 수분 배출 경로(32)를 갖는 구조로 형성된다.Particularly, the conformal shield layer 30 is formed in a structure having a water discharge path 32 so that water remaining in each circuit wiring layer including the molding compound resin 15 is evaporated and discharged to the outside.

바람직하게는, 상기 수분 배출 경로(32)는 컨포멀 쉴드층(30)에 불규칙 또는 규칙적인 배열을 갖는 홀 형태로 관통 형성된다.Preferably, the water discharge path 32 is formed in a hole shape having an irregular or regular arrangement in the conformal shield layer 30.

또는, 상기 수분 배출 경로(32)는 컨포멀 쉴드층(30)에 일렬 이상의 일방향 트렌치 또는 교차방향 트렌치 형태로 관통 형성된다.Alternatively, the water discharge path 32 may be formed in the form of one or more unidirectional trenches or cross-directional trenches in the conformal shield layer 30.

여기서, 상기 컨포멀 쉴드층)에 수분 배출 경로를 형성하는 방법을 첨부한 도 2 내지 도 5를 참조로 구체적으로 살펴보면 다음과 같다.Hereinafter, the method of forming the moisture discharge path in the conformal shield layer will be described in detail with reference to FIGS. 2 to 5. FIG.

먼저, 상기 컨포멀 쉴드층(30)을 형성하는 단계 이전에 상기 몰딩 컴파운드 수지(15)의 표면에 복수개의 마스크(34)를 부착하는 단계가 진행된다.First, a step of attaching a plurality of masks 34 to the surface of the molding compound resin 15 is performed before the step of forming the conformal shield layer 30.

상기 마스크(34)를 부착하는 단계에서, 각 마스크(34)는 컨포멀 쉴드층(30)에 관통홀 형태(예, 원형홀 또는 십자홀 등)의 수분 배출 경로(30)를 형성하기 위하여, 도 2 및 도 3에서 보듯이 원형, 십자형으로 재단된 후, 불규칙 또는 규칙적인 배열로 몰딩 컴파운드 수지(15)의 표면에 부착된다.In the step of attaching the mask 34, each of the masks 34 is formed in the conformal shield layer 30 so as to form a water discharge path 30 of a through hole type (e.g., a circular hole or a cross hole) 2 and 3, and then attached to the surface of the molding compound resin 15 in an irregular or regular arrangement.

또는, 상기 마스크(34)를 부착하는 단계에서, 각 마스크(34)는 컨포멀 쉴드층(30)에 일방향 또는 교차방향 트렌치(trench) 형태의 수분 배출 경로(30)를 형성하기 위하여, 도 4 및 도 5에서 보듯이 일방향 또는 교차방향의 스트립 형상으로 재단된 후, 몰딩 컴파운드 수지(15)의 표면에 부착된다.Alternatively, in the step of attaching the mask 34, each of the masks 34 may be formed in the same manner as that shown in Fig. 4B, in order to form the water discharge path 30 in the form of a one-directional or cross-directional trench in the conformal shield layer 30. [ And is cut into a strip shape in one direction or cross direction as shown in Fig. 5, and then attached to the surface of the molding compound resin 15. Fig.

바람직하게는, 반도체 패키지 사양에 따라 몰딩 컴파운드 수지의 면적이 넓은 경우에는 그에 상응하여 수분 배출 경로(30)를 넓게 형성하고자, 마스크(34)를 길다란 스트립 형태로 재단하여 몰딩 컴파운드 수지(15)의 표면에 부착하고, 반면 반도체 패키지 사양에 따라 몰딩 컴파운드 수지의 면적이 좁은 경우에는 점 형태(예, 원형 또는 십자형)로 재단하여 몰딩 컴파운드 수지(15)의 표면에 부착한다.Preferably, when the area of the molding compound resin is wide according to the specification of the semiconductor package, the mask 34 is cut in the form of a long strip to form the water discharge path 30 correspondingly, If the area of the molding compound resin is narrow according to the specification of the semiconductor package, it is cut into a point shape (for example, circular or cross shape) and attached to the surface of the molding compound resin 15.

이어서, 위와 같이 몰딩 컴파운드 수지(15)의 표면에 마스크(34)가 부착된 상태에서 몰딩 컴파운드 수지(15)의 표면 및 각 회로배선층의 측면에 걸쳐 컨포멀 쉴드층(30)을 도포한다.Then, the conformal shield layer 30 is applied over the surface of the molding compound resin 15 and the side surfaces of the respective circuit wiring layers in a state where the mask 34 is attached to the surface of the molding compound resin 15 as described above.

다음으로, 상기 몰딩 컴파운드 수지(15)의 표면에 부착되어 있던 복수개의 마스크(34)을 떼어내어 분리함으로써, 마스크(34)가 분리된 자리에 컨포멀 쉴드층(30)을 관통한 형태의 수분 배출 경로(30)가 형성된다.Next, a plurality of masks 34 attached to the surface of the molding compound resin 15 are peeled off and separated so that the moisture in the form of passing through the conformal shield layer 30 at the place where the mask 34 is separated A discharge path 30 is formed.

이에, 상기 수분 배출 경로(30)를 통하여 몰딩 컴파운드 수지(15)의 표면이 외부로 노출되는 상태가 되어, 몰딩 컴파운드 수지(15)를 비롯한 각 회로배선층에 잔존하는 수분이 증발되면서 수분 배출 경로(30)를 통해 외부로 용이하게 배출될 수 있다.Thus, the surface of the molding compound resin 15 is exposed to the outside through the moisture discharge path 30, so that moisture remaining in the respective circuit wiring layers including the molding compound resin 15 is evaporated, 30 to the outside.

즉, 상기 제1회로배선층(11)에 반도체 칩(13)을 부착하는 공정과, 반도체 칩(13)을 몰딩 컴파운드 수지(15)로 몰딩하는 공정과, 재배선층인 제2회로배선층(20)을 형성하는 공정 등 각 공정 중에 발생하는 고열 조건, 그리고 주변 습도 조건 등으로 인하여 몰딩 컴파운드 수지(15), 언더필 재료, 제1회로배선층(11), 제2회로배선층(20) 등에 미세한 수분이 잔존하게 되더라도, 잔존하는 수분이 자연스럽게 증발되면서 수분 배출 경로(30)를 통해 외부로 용이하게 배출될 수 있고, 결국 몰딩 컴파운드 수지와 제1회로배선층 간의 계면, 그리고 제1회로배선층과 제2회로배선층 간의 계면 등이 미세 수분에 의하여 박리되는 문제점을 방지할 수 있다.That is, the step of attaching the semiconductor chip 13 to the first circuit wiring layer 11, the step of molding the semiconductor chip 13 with the molding compound resin 15, the step of forming the second circuit wiring layer 20, The underfill material, the first circuit interconnection layer 11, and the second circuit interconnection layer 20 due to the high temperature conditions occurring during each process such as the step of forming the first circuit interconnection layer 20 and the ambient humidity conditions, The remaining moisture can be naturally evaporated and can be easily discharged to the outside through the moisture discharge path 30. As a result, the interface between the molding compound resin and the first circuit interconnection layer and the interface between the first circuit interconnection layer and the second circuit interconnection layer The problem that the interface or the like is peeled off by the fine moisture can be prevented.

한편, 상기 제2회로배선층(20)의 재배선라인(22)의 패드면에 솔더볼과 같은 입출력단자(16)가 융착됨으로써, 본 발명에 따른 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.
Output terminal 16 such as a solder ball is fused to the pad surface of the rewiring line 22 of the second circuit interconnection layer 20 so that a semiconductor integrated circuit of a slim (SLIM, Silicon-Less Integrated Module) type semiconductor The package is completed.

10 : 웨이퍼
11 : 제1회로배선층
11a : 회로패턴
11b : 절연층
13 : 반도체 칩
14 : 도전성 범프
15 : 몰딩 컴파운드 수지
16 : 입출력단자
17 : 언더필 재료
20 : 제2회로배선층
21 : 제1패시베이션층
22 : 재배선라인
23 : 제2패시베이션층
30 : 컨포멀 쉴드층
32 : 수분 배출 경로
34 : 마스크10: wafer
11: first circuit wiring layer
11a: circuit pattern
11b: insulating layer
13: Semiconductor chip
14: Conductive bump
15: Molding compound resin
16: I / O terminal
17: underfill material
20: second circuit wiring layer
21: first passivation layer
22: Cultivation line
23: second passivation layer
30: Conformal shield layer
32: water discharge path
34: Mask

Claims (6)

하나 또는 두 개 이상의 층으로 적층 구성된 회로배선층과, 회로배선층 상에 도전 가능하게 부착되는 반도체 칩과, 반도체 칩을 봉지하기 위하여 회로배선층 위에 몰딩되는 몰딩 컴파운드 수지와, 몰딩 컴파운드 수지의 표면 및 회로배선층의 측면에 걸쳐 도포되는 컨포멀 쉴드층을 포함하되,
상기 컨포멀 쉴드층에 수분 배출 경로를 형성하여, 상기 몰딩 컴파운드 수지를 비롯한 회로배선층에 잔존하는 수분이 수분 배출 경로를 통하여 외부로 배출되도록 한 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치.
A molding compound resin that is molded on the circuit wiring layer to encapsulate the semiconductor chip, a surface of the molding compound resin, and a circuit wiring layer A conformal shield layer applied over the sides of the conformal shield layer,
Wherein a water discharge path is formed in the conformal shield layer so that water remaining in the circuit wiring layer including the molding compound resin is discharged to the outside through the moisture discharge path.
청구항 1에 있어서,
상기 수분 배출 경로는 컨포멀 쉴드층에 불규칙 또는 규칙적인 배열을 갖는 홀 형태로 관통 형성된 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치.
The method according to claim 1,
Wherein the water discharge path is formed in a hole shape having irregular or regular arrangement in the conformal shield layer.
청구항 1에 있어서,
상기 수분 배출 경로는 컨포멀 쉴드층에 일렬 이상의 일방향 트렌치 또는 교차방향 트렌치 형태로 관통 형성된 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치.
The method according to claim 1,
Wherein the water discharge path is formed in the form of a one-directional trench or a cross-directional trench in a row or more in the conformal shield layer.
하나 또는 두 개 이상의 층으로 적층 구성된 회로배선층 제공 단계;
상기 회로배선층 상에 반도체 칩을 도전 가능하게 부착하는 단계;
상기 반도체 칩을 봉지하기 위하여 회로배선층 위에 몰딩 컴파운드 수지을 몰딩하는 단계;
상기 몰딩 컴파운드 수지의 표면에 복수개의 마스크를 부착하는 단계;
상기 몰딩 컴파운드 수지의 표면 및 회로배선층의 측면에 걸쳐 컨포멀 쉴드층을 형성하는 단계; 및
상기 복수개의 마스크를 분리하는 동시에 마스크를 분리한 자리가 수분 배출 경로로 형성되도록 한 단계;
를 통하여, 상기 몰딩 컴파운드 수지를 비롯한 회로배선층에 잔존하는 수분이 수분 배출 경로를 통하여 외부로 배출되도록 한 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치 제조 방법.
A circuit wiring layer providing step of stacking one or more layers;
Electrically attaching a semiconductor chip on the circuit wiring layer;
Molding a molding compound resin on the circuit wiring layer to seal the semiconductor chip;
Attaching a plurality of masks to a surface of the molding compound resin;
Forming a conformal shield layer over the surface of the molding compound resin and the side surfaces of the circuit wiring layer; And
Separating the plurality of masks and separating the mask to form a water discharge path;
Wherein moisture remaining in the circuit wiring layer including the molding compound resin is discharged to the outside through the moisture discharge path.
청구항 4에 있어서,
상기 마스크를 부착하는 단계에서, 각 마스크는 컨포멀 쉴드층에 관통홀 형태의 수분 배출 경로를 형성하기 위한 형상으로 재단된 후, 불규칙 또는 규칙적인 배열로 몰딩 컴파운드 수지의 표면에 부착되는 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치 제조 방법.
The method of claim 4,
Characterized in that each mask is attached to the surface of the molding compound resin in an irregular or regular arrangement after being cut into a shape for forming a water discharge path in the form of a through hole in the conformal shield layer And a moisture discharging path for discharging the semiconductor device.
청구항 4에 있어서,
상기 마스크를 부착하는 단계에서, 각 마스크는 컨포멀 쉴드층에 일방향 또는 교차방향 트렌치 형태의 수분 배출 경로를 형성하기 위한 형상으로 재단된 후, 몰딩 컴파운드 수지의 표면에 부착되는 것을 특징으로 하는 수분 배출 경로를 갖는 반도체 장치 제조 방법.The method of claim 4,
Characterized in that, in the step of attaching the mask, each mask is attached to the surface of the molding compound resin after being cut into a shape for forming a water discharge path in the form of one-directional or cross-directional trenches in the conformal shield layer Wherein the semiconductor device is a semiconductor device.
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